特許 7606787 受信装置及び送受信システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-12-18

(45)【発行日】2024-12-26

(54)【発明の名称】受信装置及び送受信システム

(51)【国際特許分類】

   H04B 1/16 20060101AFI20241219BHJP

   H03L 7/08 20060101ALI20241219BHJP

   H03L 7/085 20060101ALI20241219BHJP

   H03M 1/82 20060101ALI20241219BHJP

【ＦＩ】

H04B1/16 Z

H03L7/08 107

H03L7/085

H03M1/82

【請求項の数】 17

(21)【出願番号】P 2024011164

(22)【出願日】2024-01-29

【審査請求日】2024-10-18

(73)【特許権者】

【識別番号】399011195

【氏名又は名称】ザインエレクトロニクス株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100110582

【弁理士】

【氏名又は名称】柴田 昌聰

(72)【発明者】

【氏名】久保 俊一

【審査官】川口 貴裕

(56)【参考文献】

【文献】米国特許第５９９１３４６（ＵＳ，Ａ）

【文献】国際公開第２０１１／１１８３７０（ＷＯ，Ａ１）

【文献】特開２００５－３４８１５６（ＪＰ，Ａ）

【文献】特開２０１２－０２８９４３（ＪＰ，Ａ）

【文献】特開２０１３－１９１９５６（ＪＰ，Ａ）

【文献】特開２００２－１００９８８（ＪＰ，Ａ）

【文献】特開２００６－１８００９３（ＪＰ，Ａ）

【文献】特開平０４－２０７８０１（ＪＰ，Ａ）

【文献】特開２０１０－０５０５４６（ＪＰ，Ａ）

【文献】特開２０１５－１５６６４１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｂ １／１６

Ｈ０３Ｌ ７／０８

Ｈ０３Ｌ ７／０８５

Ｈ０３Ｍ １／８２

Ｈ０３Ｍ １／１２ － １／６４

Ｈ０４Ｌ ２７／１４ － ２７／１５６

(57)【特許請求の範囲】

【請求項1】

入力端子に接続された第１Ａ／Ｄ変換器と、
前記入力端子に接続された第２Ａ／Ｄ変換器と、
前記第１Ａ／Ｄ変換器の第１出力端子、及び、前記第２Ａ／Ｄ変換器の第２出力端子に接続される入力端子を有する位相検出器と、
前記位相検出器の出力端子に接続されたループフィルタと、
前記ループフィルタの出力端子に接続された入力端子を有する電圧制御発振器と、
を備え、
前記第１Ａ／Ｄ変換器の第１サンプリングクロック信号、及び、前記第２Ａ／Ｄ変換器の第２サンプリングクロック信号は、前記電圧制御発振器の出力信号から生成され、π／２の位相差を有する、
受信装置。

【請求項2】

前記受信装置の受信信号は、搬送波周波数ｆ_ＲＦの搬送波信号を、基準周波数ｆ_Ｓのベースバンド信号により変調した信号であり、Ｎを自然数として、
ｆ_ＲＦ＝Ｎ×ｆ_Ｓ、
の関係を満たしている、
請求項１に記載の受信装置。

【請求項3】

前記第１Ａ／Ｄ変換器の後段に設けられた第１デシメーションフィルタと、
前記第２Ａ／Ｄ変換器の後段に設けられた第２デシメーションフィルタと、
を備える、
請求項２に記載の受信装置。

【請求項4】

前記第１デシメーションフィルタの後段に設けられ、入力信号のエラーレートを検出し、検出されたエラーレートが最も小さいサンプリングタイミングにおいてサンプリング動作をするように、前記第１デシメーションフィルタに指示する第１パターンチェッカと、
前記第２デシメーションフィルタの後段に設けられ、入力信号のエラーレートを検出し、検出されたエラーレートが最も小さいサンプリングタイミングにおいてサンプリング動作をするように、前記第２デシメーションフィルタに指示する第２パターンチェッカと、
を備える請求項３に記載の受信装置。

【請求項5】

前記第１Ａ／Ｄ変換器の後段に設けられ、１ビットに相当する期間内における連続するサンプリングされたｎ個のデータにおいて、これらのデータの示す複数の値のうち、最も数が多い値を選択する第１最頻値選択回路と、
前記第２Ａ／Ｄ変換器の後段に設けられ、１ビットに相当する期間内における連続するサンプリングされたｎ個のデータにおいて、これらのデータの示す複数の値のうち、最も数が多い値を選択する第２最頻値選択回路と、
を備える請求項２に記載の受信装置。

【請求項6】

前記第１Ａ／Ｄ変換器と前記第１デシメーションフィルタとの間に設けられた第１波形整形回路と、
前記第２Ａ／Ｄ変換器と前記第２デシメーションフィルタとの間に設けられた第２波形整形回路と、
を備える、
請求項３に記載の受信装置。

【請求項7】

前記第１Ａ／Ｄ変換器及び前記第２Ａ／Ｄ変換器の入力端子の前段に、前記受信装置が受信する高周波信号と第１ローカル信号が入力される第１スーパーヘテロダイン回路を備え、
前記第１ローカル信号は、前記電圧制御発振器の出力信号から生成され、Ｍ_１を自然数として、この出力信号の周波数のＭ_１倍の周波数を有する、
請求項２に記載の受信装置。

【請求項8】

前記第１スーパーヘテロダイン回路の前段に、前記受信装置が受信する高周波信号と第２ローカル信号が入力される第２スーパーヘテロダイン回路を備え、
前記第２ローカル信号は、前記電圧制御発振器の出力信号から生成され、Ｍ_２を自然数として、この出力信号の周波数のＭ_２倍の周波数を有する、
請求項７に記載の受信装置。

【請求項9】

前記受信装置の前記受信信号は、前記搬送波信号を前記ベースバンド信号で位相偏移変調して生成されている、
請求項２に記載の受信装置。

【請求項10】

前記受信装置の前記受信信号は、前記搬送波信号を前記ベースバンド信号で、直交位相振幅変調（ＱＡＭ）して生成されている、
請求項２に記載の受信装置。

【請求項11】

前記位相検出器は、
前記第１Ａ／Ｄ変換器から出力された第１デジタル値と、前記第２Ａ／Ｄ変換器から出力された第２デジタル値とが入力され、第１デジタル値と前記第２デジタル値の示す信号の位相差に相関したデジタル値を出力するマルチプレクサを有している、
請求項１に記載の受信装置。

【請求項12】

前記位相検出器の前記出力端子と、前記電圧制御発振器の前記入力端子との間に設けられたＤ／Ａ変換器を更に備える、
請求項１１に記載の受信装置。

【請求項13】

前記ループフィルタは、
Ｄ／Ａ変換器の出力端子に接続された第１端を有する抵抗器と、
前記抵抗器の第２端と固定電位との間に接続された第１キャパシタと、
前記抵抗器の前記第１端と固定電位との間に接続された第２キャパシタと、
前記抵抗器の前記第１端と前記Ｄ／Ａ変換器の出力端子との間の経路に対して並列に接続された第３キャパシタと、
を含む、
請求項１２に記載の受信装置。

【請求項14】

前記第１Ａ／Ｄ変換器及び前記第２Ａ／Ｄ変換器の入力端子に入力される受信信号は、
定期的にプリアンブル・パターンを含んでおり、前記プリアンブル・パターンを受信した場合、受信したプリアンブル・パターンを基準として、前記第１サンプリングクロック信号及び前記第２サンプリングクロック信号の位相を補正する、
請求項１に記載の受信装置。

【請求項15】

送信装置から無線で送信された信号を受信し、前記入力端子に入力するアンテナを備える、
請求項１に記載の受信装置。

【請求項16】

送信装置から有線で送信された信号を受信し、前記入力端子に入力する、
請求項１に記載の受信装置。

【請求項17】

請求項１～請求項１６のいずれか一項に記載の受信装置と、
前記受信装置の受信信号を送信信号として送信する送信装置と、
を備えた送受信システム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、受信装置及び送受信システムに関する。

【背景技術】

【0002】

電気通信技術における送信装置は、変調回路を備えている。デジタル通信における変調回路には、高周波帯域の搬送波信号と、送りたいデジタル情報（０，１）を含んだ低周波帯域のベースバンド信号が入力される。変調回路は、ベースバンド信号によって、搬送波信号を変調する。搬送波信号の周波数帯域は、ベースバンド信号の周波数帯域よりも高く、伝搬に適している。ベースバンド信号は、情報信号であり、オーディオ信号、ビデオ信号、又は、コンピューターからのビットストリームなどである。受信装置は、送信装置から送信された信号を復調する復調回路を備えている。

【0003】

特許文献１に記載の受信装置の復調回路は、受信信号と、ローカル信号を乗算するミキサを備えている。ローカル信号は、電圧制御発振器（ＶＣＯ）から出力される。ローカル信号の周波数は、搬送波信号の周波数と同一となるように設定される。ミキサの出力信号は、２つに分岐された後、２個のフィルタを介して、２個のＡ／Ｄ変換器（アナログデジタル変換器（ＡＤＣ））に入力され、ベースバンド信号の復調が行われる。２つのＡＤＣの出力信号は、コスタスループ（Costas Loop）に入力され、ＶＣＯの出力信号の周波数を調整している。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許８９５８５０４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来の受信装置は、ミキサを用いて復調を行う構造を有しており、回路規模が大きく、消費電力が高いという課題がある。回路規模を小さくして消費電力を低下可能な受信装置及び送受信システムが期待される。

【課題を解決するための手段】

【0006】

本開示の受信装置は、入力端子に接続された第１Ａ／Ｄ変換器と、前記入力端子に接続された第２Ａ／Ｄ変換器と、前記第１Ａ／Ｄ変換器の第１出力端子、及び、前記第２Ａ／Ｄ変換器の第２出力端子に接続される入力端子を有する位相検出器と、前記位相検出器の出力端子に接続されたループフィルタと、前記ループフィルタの出力端子に接続された入力端子を有する電圧制御発振器と、を備え、前記第１Ａ／Ｄ変換器の第１サンプリングクロック信号、及び、前記第２Ａ／Ｄ変換器の第２サンプリングクロック信号は、前記電圧制御発振器の出力信号から生成され、π／２の位相差を有する。この受信装置は、ミキサの代わりに、Ａ／Ｄ変換器を用いて、復調を実現しており、回路規模を小さくして消費電力を低下させることが可能となる。

【発明の効果】

【0007】

本開示の受信装置及び送受信システムは、回路規模を小さくして消費電力を低下可能である。

【図面の簡単な説明】

【0008】

【図1】図１は、送受信システムのブロック図である。

【図2】図２は、受信信号（Ｒｘ）（図２（ａ））、ＩチャネルのＡ／Ｄ変換データ（図２（ｂ））、ＱチャネルのＡ／Ｄ変換データ（図２（ｃ））、Ｉチャネルのベースバンド信号のデータ（図２（ｄ））、Ｑチャネルのベースバンド信号のデータ（図２（ｅ））、を示すタイミングチャートである。

【図3】図３は、受信装置のブロック図である。

【図4】図４は、入力値とＡ／Ｄ変換後のデジタル値（３ビット）の関係を示す図表である。

【図5】図５は、受信装置のブロック図である。

【図6】図６は、入力値とＡ／Ｄ変換後のデジタル値（５ビット）の関係を示す図表である。

【図7】図７は、受信装置におけるＤ／Ａ変換器及びループフィルタのブロック図である。

【図8】図８は、受信装置のブロック図である。

【図9】図９は、送受信システムのブロック図である。

【図10】図１０は、送信装置のブロック図である。

【図11】図１１は、送受信システムのブロック図である。

【図12】図１２は、送受信システムのブロック図である。

【図13】図１３は、パターンチェッカの回路図である。

【図14】図１４は、送受信システムのブロック図である。

【図15】図１５は、最頻値選択回路の動作の論理を説明する図である。

【図16】図１６は、送受信システムのブロック図である。

【図17】図１７は、送受信システムのブロック図である。

【図18】図１８は、送受信システムのブロック図である。

【図19】図１９は、送受信システムのブロック図である。

【図20】図２０は、信号空間ダイヤグラムを示す図である。

【図21】図２１は、受信信号の時間的な構成を示す図であり、図２１（ａ）は信号の構造を示す図である、図２１（ｂ）は周波数の構造を示す図である。

【図22】図２２は、送受信システムのブロック図である。

【図23】図２３は、送受信システムのブロック図である。

【図24】図２４は、各種信号のタイミングチャート（図２４（ａ）、図２４（ｂ）図２４（ｃ）図２４（ｄ）、図２４（ｅ）、（図２４（ｆ）、図２４（ｇ）、図２４（ｈ））のタイミングチャートである。

【図25】図２５は、各種信号のタイミングチャート（図２５（ａ）、図２５（ｂ）、図２５（ｃ）、図２５（ｂ’）、図２５（ｃ’）、図２５（ｄ）、図２５（ｅ））である。

【図26】図２６は、各種信号のタイミングチャート（図２６（ａ）、図２６（ｂ）図２６（ｃ）図２６（ｄ）、図２６（ｅ）、図２６（ｆ）、図２６（ｇ）、図２６（ｈ）、図２６（ｉ））である。

【図27】図２７は、デシメーションフィルタを示す図である。

【発明を実施するための形態】

【0009】

以下、図面を参照して種々の例示的実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附することとし、重複する説明は省略する。

【0010】

図１は、送受信システムのブロック図である。

【0011】

送受信システム１００は、受信装置ＲＸと、受信装置ＲＸの受信信号を送信信号として送信する送信装置ＴＸとを備えている。

【0012】

送信装置ＴＸは、ベースバンド信号発生器２１と、基準クロック発生器２２と、変調回路２３と、搬送波信号発生器２４、送信アンプ２５と、送信アンテナ２０を備えている。

【0013】

ベースバンド信号発生器２１は、入力信号の含む情報信号を処理して、ベースバンド信号を出力する。入力信号は、バイナリーデータであり、ＱＰＳＫ（四位相偏移変調）を行う場合、ベースバンド信号発生器２１は、基準クロック発生器２２から出力される基準クロック信号に同期にして、Ｉチャネル用のベースバンド信号と、Ｑチャネル用のベースバンド信号を生成する。変調回路２３には、Ｉチャネル及びＱチャネルのベースバンド信号が入力される。変調回路２３に入力されるベースバンド信号は、基準周波数（ｆ_Ｓ）を有している。

【0014】

ベースバンド信号発生器２１は、入力信号を符号化するエンコーダ、エラー訂正符号を追加する回路、入力信号のシリアライズを行い、Ｉチャネル及びＱチャネルの信号を生成する信号生成器などを含むことができる。

【0015】

基準クロック発生器２２は、ベースバンド信号発生器２１内の処理を行うためのクロック信号を発生して、ベースバンド信号発生器２１に供給する。なお、ベースバンド信号発生器２１が、クロック信号発生器を内蔵していてもよい。

【0016】

変調回路２３は、ベースバンド信号発生器２１から出力されたＩチャネルのベースバンド信号が入力される第１入力端子と、Ｑチャネルのベースバンド信号が入力される第２入力端子と、搬送波信号ｆ_ＲＦが入力される第３入力端子とを備えている。変調回路２３は、搬送波周波数（ｆ_ＲＦ）を有する搬送波信号ｆ_ＲＦをベースバンド信号により変調し、変調された搬送波信号を送信信号（変調波）として出力する出力端子を備えている。なお、簡単のため、信号ｆの周波数を（ｆ）と表記する。

【0017】

変調回路２３から出力される送信信号の成分は、信号空間ダイヤグラム（Constellationdiagram）上にプロットすることができる。信号空間ダイヤグラムの横軸は、同相（In-phase：Ｉ）軸であり、縦軸は直角位相（Quadrature：Ｑ）軸である。信号空間ダイヤグラムにおける原点からの距離は振幅を示し、角度は位相を示している。すなわち、Ｉ軸上の０°における信号と、Ｑ軸上の９０°における信号とは、９０°（＝π／２）だけ位相がずれている。例えば、ＱＰＳＫの場合は、信号空間ダイヤグラム上の原点を中心とした円上において、４５°の信号が「１１」を示し、１３５°の信号が「１０」を示し、２２５°の信号が「００」を示し、３１５°の信号が「０１」を示すことができる。

【0018】

ＱＰＳＫの変調を行う場合、Ｉチャネル用のベースバンド信号により、搬送波信号ｆ_ＲＦが変調されると共に、Ｑチャネル用のベースバンド信号により、搬送波信号ｆ_ＲＦが変調され、これらの搬送波信号ｆ_ＲＦが加算されて、後段の送信アンプ２５に入力される。

【0019】

搬送波信号発生器２４は、搬送波信号ｆ_ＲＦを発生する。搬送波信号ｆ_ＲＦの周波数帯域は、ベースバンド信号の周波数帯域よりも高く、信号の伝搬特性に優れている。搬送波信号発生器２４は、発振器を内蔵していてもよいが、外部の発振器からの参照クロック信号に同期して、搬送波信号ｆ_ＲＦを発生してもよい。

【0020】

送信アンプ２５は、変調回路２３から出力された送信信号を増幅して、送信アンテナ２０に伝達する。送信アンプ２５は、設計された周波数帯域の送信信号を透過させるバンドパスフィルタの機能を有してもよく、また、送信中に減衰する高周波成分の強度を増加させるイコライザを備えていてもよい。

【0021】

送信アンテナ２０は、変調された搬送波信号（送信信号）を送信する。送受信システム１００が無線通信システムの場合は、送信装置ＴＸは送信アンテナ２０を備えており、受信装置ＲＸは受信アンテナ１０を備えている。送受信システム１００が、導電ケーブル又は光ケーブルを使用した有線通信を行う場合は、これらの装置はアンテナを備える必要はない。光ケーブルを用いた通信を行う場合、送信アンテナ２０に代えて、送信アンプ２５の出力信号を光信号に変換する発光ダイオード又はレーザダイオードを用い、受信アンテナ１０に代えて、光検出器を用いる。詳説すれば、受信装置ＲＸは、送信装置ＴＸから無線で送信された信号を受信し、受信装置の入力端子に入力するアンテナ（１０）を備える。または、受信装置ＲＸは、送信装置ＴＸから有線で送信された信号を受信し、受信装置の入力端子に入力する構成としてもよい。また、有線通信を行う場合、シングルエンド又は差動ライン等を用いることにより、通信を行うことができる。

【0022】

なお、変調回路２３における変調方式として、ＱＡＭ（直交振幅変調）を採用することもできる。ＱＡＭは、搬送波信号の少なくとも２つの位相と、少なくとも２つの振幅を変調する。変調する振幅レベル数が４段階の場合、変調回路は４段階の振幅レベル変換回路（デジタルアナログ変換器）を内蔵することができる。ＱＡＭの場合は、位相（信号空間ダイヤグラム上の角度）だけでなく、振幅（信号空間ダイヤグラム上の距離）も変更するので、信号空間ダイヤグラム上の複数の座標位置（例：１６ＱＡＭ、６４ＱＡＭ）上に、変調後の搬送波信号の状態を設定することができる。

【0023】

なお、変調回路２３における変調方式として、位相変調を伴う他の変調方式を採用することも可能である。変調回路２３における変調方式として、ＢＰＳＫ（二位相偏移変調）を採用する場合は、信号空間ダイヤグラム上の原点を中心とした円上において、Ｉ軸上の０°の信号が「１」を示し、１８０°の信号が「０」を示すことができる。ＢＰＳＫの場合、変調回路２３に入力するベースバンド信号のチャネル数は１つでよい。変調方式としては、搬送波信号の位相を変調するＰＳＫ（位相偏移変調）の他、搬送波信号の周波数を変調するＦＳＫ（周波数偏移変調）、搬送波信号の振幅を変調するＡＳＫ（振幅偏移変調）が知られている。

【0024】

受信装置ＲＸは、第１Ａ／Ｄ変換器１と、第２Ａ／Ｄ変換器２と、位相検出器３と、Ｄ／Ａ変換器４（デジタルアナログ変換器（ＤＡＣ））と、ループフィルタ５と、電圧制御発振器６（ＶＣＯ）と、π／２の位相シフタ７とを備えている。受信装置ＲＸは、送信信号を受信信号として受信する受信アンテナ１０と、受信アンテナ１０の出力端子に接続された受信アンプ１１を備えている。受信アンプ１１から出力されたアナログの受信信号は、分岐され、それぞれ第１Ａ／Ｄ変換器１及び第２Ａ／Ｄ変換器２に入力される。

【0025】

第１Ａ／Ｄ変換器１は、アナログ信号（受信信号）が入力される第１入力端子Ｔ１１を備えている。第１Ａ／Ｄ変換器１は、第１サンプリングクロック信号が入力される第２入力端子Ｔ１２を備えている。第１Ａ／Ｄ変換器１は、第１サンプリングクロック信号のタイミングに同期して、入力されたアナログ信号（電圧値）をデジタル信号に変換する。１つのアナログ値を、変換した後のデジタル信号のビット数の一例は、ｎビット（３≦ｎ）である。例えば、電圧範囲がＶ１～Ｖ２の間のアナログ電圧Ｖ_Ａが入力された場合、このアナログ電圧に対応するデジタル値Ｄ_Ａを出力する。これらの変換は、例えば、判定閾値が異なる複数の比較器にアナログ電圧を入力し、各比較器のデジタル出力をパラレル信号で出力すれば実現することができる。デジタル信号の出力タイミングは、サンプリングクロック信号により調整することができる。

【0026】

第２Ａ／Ｄ変換器２は、アナログ信号（受信信号）が入力される第１入力端子Ｔ２１を備えている。第２Ａ／Ｄ変換器２は、第２サンプリングクロック信号が入力される第２入力端子Ｔ２２を備えている。第２Ａ／Ｄ変換器２は、第２サンプリングクロック信号のタイミングに同期して、入力されたアナログ信号をデジタル信号に変換する。１つの値を変換した後のデジタル信号のビット数の一例は、ｎビット（３≦ｎ）である。第２Ａ／Ｄ変換器２の構造と作用は、第１Ａ／Ｄ変換器１と同一である。

【0027】

第１Ａ／Ｄ変換器１の第１サンプリングクロック信号、及び、第２Ａ／Ｄ変換器２の第２サンプリングクロック信号は、電圧制御発振器６の出力信号から生成される。電圧制御発振器６の出力端子と、第２Ａ／Ｄ変換器２の第２入力端子Ｔ２２との間には、π／２の位相シフタ７が介在している。したがって、第１サンプリングクロック信号と、第２サンプリングクロック信号は、π／２の位相差を有している。位相変調方式として、ＱＰＳＫを採用している場合、第１Ａ／Ｄ変換器１の出力信号は、Ｉチャネルの信号に相当し、第２Ａ／Ｄ変換器２の出力信号は、Ｑチャネルの信号に相当する。Ａ／Ｄ変換後のデジタル信号は、第１Ａ／Ｄ変換器１の出力端子に接続されたＩチャネル用の第１出力端子ＯＵＴ１から出力され、第２Ａ／Ｄ変換器２の出力端子に接続されたＱチャネル用の第２出力端子ＯＵＴ２から出力される。Ｉチャネルのデジタル信号と、Ｑチャネルのデジタル信号は、後段の回路において、シリアル信号に変換することもできる。

【0028】

位相検出器３は、第１Ａ／Ｄ変換器１及び第２Ａ／Ｄ変換器２におけるサンプリングクロック信号のタイミングを、正しいタイミングに補正するために用いられている。ＱＰＳＫ変調の場合、搬送波信号に対して、ベースバンド信号により、４つの位相シフト（例：４５°、１３５°、２２５°、３１５°）の変調を加えている。位相検出器３は、第１Ａ／Ｄ変換器１の出力信号と、第２Ａ／Ｄ変換器２の出力信号の位相差を検出して出力し、これを平滑化して、位相差が小さくなるように、サンプリングタイミングを決定する電圧制御発振器６の発振周波数を制御している。この制御により、ミキサを備えることなく、Ａ／Ｄ変換器が受信信号の復調が可能となる。

【0029】

詳説すれば、受信装置に入力された変調信号（受信信号）に、位相と周波数を同期させることができ、ＱＰＳＫ変調信号から、ベースバンド信号を復調することができる。

【0030】

搬送波信号ｆ_ＲＦを変調した受信信号は、ｔを時間の関数として、受信信号ＲＦ（ｔ）＝Ｉ（ｔ）ｓｉｎ（ωｔ）＋Ｑ（ｔ）ｓｉｎ（ω／４＋ωｔ）で表すことができる。Ｉ（ｔ）は送信機のベースバンド信号発生器で発生されたＩチャネルの信号、Ｑ（ｔ）は送信機のベースバンド信号発生器で発生されたＱチャネルの信号、ωは角周波数である。位相検出器３を使用して、受信信号ＲＦ（ｔ）のサンプリングされる位相を、ＲＦ（ｔ）信号に対して４５°と９０°に、合わせることで、以下のように受信信号ＲＦ（ｔ）を離散化することができる。Ｎは、Ｎ１、Ｎ２、Ｎ３、・・・ＮＸのように離散化した値を示す自然数、ｆ_Ｓはベースバンド信号の周波数である。なお、ｓｉｎ（４５°）＝０．７である。

【0031】

すなわち、ＲＦ（Ｎ／ｆ_Ｓ）＝Ｉ（Ｎ／ｆ_Ｓ）×０．７＋Ｑ（Ｎ／ｆｓ）×０．７である。第１Ａ／Ｄ変換器１によりＩ（Ｎ／ｆｓ）のサンプリングを行い、第２Ａ／Ｄ変換器２により、Ｑ（Ｎ／ｆｓ）のサンプリングを行うことにより、Ｉチャネル及びＱチャネルのベースバンド信号を復元することができる。Ｉ（Ｎ／ｆｓ）は、Ｉ（ｔ）を離散化した関数を示しており、Ｑ（Ｎ／ｆｓ）は、Ｑ（ｔ）を離散化した関数を示している。離散化はｔ＝Ｎ／ｆｓ、Ｎ＝Ｎ１、Ｎ２、Ｎ３・・・ＮＸ（自然数）で行われている。

【0032】

位相差情報を有するデジタル信号は、単独でも平滑化すると、位相差を示す信号を生成することができるので、Ｄ／Ａ変換器４を省略することも可能であるが、本例では、位相検出器３の後段にＤ／Ａ変換器４を備えている。すなわち、この受信装置は、位相検出器３の出力端子と、電圧制御発振器６の入力端子との間に設けられたＤ／Ａ変換器４を更に備えている。Ｄ／Ａ変換器４は、位相差を有するデジタル信号をアナログ信号に変換し、後段のアナログ入力が行われる電圧制御発振器６が安定して動作するようにしている。

【0033】

ループフィルタ５は、位相検出器３又はＤ／Ａ変換器４から出力された信号を平滑化する。ループフィルタ５は、ローパスフィルタの機能も有している。ループフィルタ５の出力レベルが大きくなれば、位相差が拡大している。

【0034】

電圧制御発振器６は、ループフィルタ５の出力レベルが大きくなり、検出した位相差が拡大した場合、本例では発振周波数を増加させる。電圧制御発振器６から出力されるサンプリングクロック信号ｆ_ＲＦ’は、サンプリング周波数（ｆ_ＲＦ’）を有する。

【0035】

サンプリング周波数（ｆ_ＲＦ’）は、搬送波信号ｆ_ＲＦの搬送波周波数（ｆ_ＲＦ）の自然数倍に一致させる。Ｉチャネル又はＱチャネルのＡ／Ｄ変換器の数が１個の場合、搬送波周波数（ｆ_ＲＦ）とサンプリング周波数（ｆ_ＲＦ’）を一致させる。１つのチャネルにおけるＡ／Ｄ変換器をＮ個並列に接続した場合、１個のＡ／Ｄ変換器に入力されるサンプリング周波数（ｆ_ＲＦ’）を、搬送波周波数（ｆ_ＲＦ）に一致させる。第１Ａ／Ｄ変換器１には、サンプリング周波数（ｆ_ＲＦ’）の第１サンプリングクロック信号ｆ_ＲＦ’が与えられ、第２Ａ／Ｄ変換器２には、第１サンプリングクロック信号に対してπ／２の位相差（遅延）を有する第２サンプリングクロック信号ｆ_ＲＦ’が与えられる。

【0036】

以上、説明したように、受信装置ＲＸは、入力端子に接続された第１Ａ／Ｄ変換器１と、入力端子に接続された第２Ａ／Ｄ変換器２と、第１Ａ／Ｄ変換器１の第１出力端子、及び、第２Ａ／Ｄ変換器２の第２出力端子に接続される入力端子を有する位相検出器３と、位相検出器３の出力端子に接続されたループフィルタ５と、ループフィルタ５の出力端子に接続された入力端子を有する電圧制御発振器６とを備えている。第１Ａ／Ｄ変換器１の第１サンプリングクロック信号、及び、第２Ａ／Ｄ変換器２の第２サンプリングクロック信号は、電圧制御発振器６の出力信号から生成され、π／２の位相差を有する。

【0037】

この受信装置は、ミキサの代わりに、Ａ／Ｄ変換器を用いて、復調を実現しており、回路規模を小さくして消費電力を低下させることができる。例えば、この受信装置において、１００Ｇｐｓのサンプリング周波数を有するＡ／Ｄ変換器を用いた場合、１Ｗ以下の消費電力の受信装置を構成することができる。一方で、従来の受信装置において、０．０５２Ｇｂｐｓ～３．２Ｇｂｐｓのサンプリング周波数を有するチップ（ＡＤ６６７６（アナログデバイセス社製）、ＡＤ６６８８（アナログデバイセス社製）、ＨＳＰ５０２１０（ルネサスエレクトロニクス製））を用いて、同等の処理を行う場合、デジタル信号プロセッサ等の部品の点数が多くなり、４０Ｗ～５００Ｗの消費電力が必要となると考えられる。逆に言えば、本開示の受信装置は、従来よりも部品点数が少なく、回路規模を小さくすることができる。

【0038】

図２は、受信信号（Ｒｘ）（図２（ａ））、ＩチャネルのＡ／Ｄ変換データ（図２（ｂ））、ＱチャネルのＡ／Ｄ変換データ（図２（ｃ））、Ｉチャネルのベースバンド信号のデータ（図２（ｄ））、Ｑチャネルのベースバンド信号のデータ（図２（ｅ））を示すタイミングチャートである。

【0039】

受信信号（Ｒｘ）は、送信装置において、搬送波信号を変調して生成されたものであるが（図２（ａ））、変調方式はＱＰＳＫである。Ａ／Ｄ変換器においては、１ビットのベースバンド信号に対して、複数回のサンプリングを行っている（オーバーサンプリング）。図２（ａ）の縦軸は振幅（Amplitude）を示しており、横軸は時間（ｐｓ）を示している。

【0040】

第１Ａ／Ｄ変換器１（Ｉチャネル）におけるサンプリングのタイミングは、図２（ａ）及び図２（ｂ）に示すように、１ビット内において、搬送波信号のＳＩ０、ＳＩ１、ＳＩ２、ＳＩ３の４か所の位相の位置である。オーバーサンプリングされているデータは、適当に間引いて出力することができ、出力周波数を低下させることができる。

【0041】

第２Ａ／Ｄ変換器２（Ｑチャネル）におけるサンプリングのタイミングは、図２（ａ）及び図２（ｃ）に示すように、１ビット内において、搬送波信号のＳＱ０、ＳＱ１、ＳＱ２、ＳＱ３の４か所の位相の位置である。オーバーサンプリングされているデータは、適当に間引いて出力することができ、出力周波数を低下させることができる。

【0042】

例えば、Ｎ＝４の場合、各チャネルにおける１つのＵＩ（ユニットインターバル）に対して、４点のサンプリングポイントを設定する。すなわち、サンプリングタイミングの位相は、ＳＩ０＝４５°、ＳＱ０＝１３５°、ＳＩ１＝４５°、ＳＱ１＝１３５°、ＳＩ２＝４５°、ＳＱ２＝１３５°、ＳＩ３＝４５°、ＳＱ３＝１３５°である。図２（ａ）は、これらの位相関係を示している。サンプリングタイミングＳＩ０と、サンプリングタイミングＳＩ１には、３６０°の位相差（１周期の位相差）がある。位相が２２５°及び３１５°のデータを省くことで、サンプリング数を減らすことができ、消費電力を低減することができる。

【0043】

Ｎ＝４の場合、上記のサンプリングを行った後、サンプリングされた値をデシメーションフィルタ（図１１参照）に入力し、各チャネルにおいて、サンプリングされた複数の値から、１つのデータＩ（Ｎ／ｆｓ）と、Ｑ（Ｎ／ｆｓ）を取り出すことができる。

【0044】

なお、Ｎ＝２の場合、各チャネルにおける１つのＵＩに対して、２点のサンプリングポイントを設定する。すなわち、サンプリングタイミングの位相は、ＳＩ０＝４５°、ＳＱ０＝１３５°、ＳＩ１＝４５°、ＳＱ１＝１３５°である。この場合も、Ｎ＝４の場合と同様に、サンプリングを行った後、サンプリングされた値をデシメーションフィルタ（図１１参照）に入力し、各チャネルにおいて、サンプリングされた複数の値から、１つのデータＩ（Ｎ／ｆｓ）と、Ｑ（Ｎ／ｆｓ）を取り出すことができる。

【0045】

同様に、Ｎ＝８の場合、各チャネルにおける１つのＵＩに対して、８点のサンプリングポイントを設定する。Ｉチャネルにおける各サンプリングポイントの位相をＳＩ０，ＳＩ１，ＳＩ２，ＳＩ３，ＳＩ４，ＳＩ５，ＳＩ６，ＳＩ７とし、Ｑチャネルにおける各サンプリングポイントの位相をＳＱ０，ＳＱ１，ＳＱ２，ＳＱ３，ＳＱ４，ＳＱ５，ＳＱ６，ＳＱ７とすることができる。Ｉチャネルにおけるサンプリングポイントの位相を４５°とし、Ｑチャネルにおけるサンプリングポイントの位相を１３５°とすることができる。この場合も、Ｎ＝４の場合と同様に、サンプリングを行った後、サンプリングされた値をデシメーションフィルタ（図１１参照）に入力し、各チャネルにおいて、サンプリングされた複数の値から、１つのデータＩ（Ｎ／ｆｓ）と、Ｑ（Ｎ／ｆｓ）を取り出すことができる。

【0046】

一方、搬送波信号の位相が４５°、１３５°、２２５°、３１５°の時にサンプリングを行うと、サンプリング数が増加するので、位相の制御精度を向上させることができるという利点はある。この手法は、データのエラーレートを低減させることができ、ひずみの大きい入力に対処することができる。図２（ａ）の例では、位相が４５°、１３５°でサンプリングしているが、さらに２２５°、３１５°においてＡ／Ｄ変換用のサンプリングを行うことができる。例えば、なお、Ｎ＝４の場合、各チャネルにおける１つのＵＩに対して、４点のサンプリングポイント（４５°、１３５°、２２５°、３１５°）を設定する。Ｉチャネルにおける各サンプリングポイントの位相をＳＩ０，ＳＩ１，ＳＩ２，ＳＩ３，ＳＩ４，ＳＩ５，ＳＩ６，ＳＩ７とし、Ｑチャネルにおける各サンプリングポイントの位相をＳＱ０，ＳＱ１，ＳＱ２，ＳＱ３，ＳＱ４，ＳＱ５，ＳＱ６，ＳＱ７とすることができる。

【0047】

例えば、ＳＩ０＝４５°、ＳＱ０＝１３５°、ＳＩ１＝２２５°、ＳＱ１＝３１５°、Ｓ２＝４５°、ＳＱ２＝１３５°、ＳＩ３＝２２５°、ＳＱ３＝３１５°、ＳＩ４＝４５°ＳＱ４＝１３５°、ＳＩ５＝２２５°、ＳＱ５＝３１５°、Ｓ６＝４５°、ＳＱ６＝１３５°、ＳＩ７＝２２５°、ＳＱ７＝３１５°として、サンプリングを行ってもよい。

【0048】

当該４点のサンプリングにおいて、Ｎ＝８の場合、各チャネルにおける１つのＵＩに対して、４点のサンプリングポイント（４５°、１３５°、２２５°、３１５°）を設定する。Ｉチャネルにおける各サンプリングポイントの位相をＳＩ０，ＳＩ１，ＳＩ２，ＳＩ３，ＳＩ４，ＳＩ５，ＳＩ６，ＳＩ７，ＳＩ８，ＳＩ９，ＳＩ１０，ＳＩ１１，ＳＩ１２，ＳＩ１３，ＳＩ１４，ＳＩ１５とし、Ｑチャネルにおける各サンプリングポイントの位相をＳＱ０，ＳＱ１，ＳＱ２，ＳＱ３，ＳＱ４，ＳＱ５，ＳＱ６，ＳＱ７，ＳＱ８，ＳＱ９，ＳＱ１０，ＳＱ１１，ＳＱ１２，ＳＱ１３，ＳＱ１４，ＳＱ１５とすることができる。

【0049】

当該４点のサンプリングにおいて、Ｎ＝２の場合、各チャネルにおける１つのＵＩに対して、４点のサンプリングポイント（４５°、１３５°、２２５°、３１５°）を設定する。Ｉチャネルにおける各サンプリングポイントの位相をＳＩ０，ＳＩ１，ＳＩ２，ＳＩ３とし、Ｑチャネルにおける各サンプリングポイントの位相をＳＱ０，ＳＱ１，ＳＱ２，ＳＱ３とすることができる。

【0050】

いずれのサンプリングの場合も、サンプリングを行った後、サンプリングされた値をデシメーションフィルタ（図１１参照）に入力し、各チャネルにおいて、サンプリングされた複数の値から、１つのデータＩ（Ｎ／ｆｓ）と、Ｑ（Ｎ／ｆｓ）を取り出すことができる。

【0051】

振幅（Amplitude）は、０点を基準にして、正方向及び負方向に振れている。０点からの一番離れた位置のそれぞれの変換後のデータポイントをＳＩ２（又はＳＱ２）とすると、同一の１ビット内のこれらの間の時間の間隔Ｔｓ（図２（ｄ）、図２（ｅ））は、Ｎを自然数として、搬送周波数（ｆ_ＲＦ）の周期（Ｔ_ＲＦ）のＮ倍（Ｎは自然数）である。時間間隔Ｔ_Ｓ内の振幅レベルによって、ベースバンド信号（ＢＢ）のデータを再現することができる。

【0052】

図３は、受信装置のブロック図である。

【0053】

受信装置ＲＸは、３ビットのＡ／Ｄ変換器を用い、デジタル信号出力の加減算を行うことにより、第１及び第２のＡ／Ｄ変換器の出力信号の位相差を検出している。第１Ａ／Ｄ変換器１は、入力信号のレベルに応じた３ビット（ＤＯＩ２，ＤＯＩ１，ＤＯＩ０）の信号を出力する。各ビット信号（ＤＯＩ２，ＤＯＩ１，ＤＯＩ０）は、０又は１を示す。最上位のビット（ＤＯＩ２）は、数値の符号を示している。第２Ａ／Ｄ変換器２は、入力信号のレベルに応じた３ビット（ＤＯＱ２，ＤＯＱ１，ＤＯＱ０）の信号を出力する。各ビット信号（ＤＯＱ２，ＤＯＱ１，ＤＯＱ０）は、０又は１を示す。最上位のビット（ＤＯＱ２）は、数値の符号を示している。なお、Ａ／Ｄ変換器の前段にサンプル＆ホールド回路を配置してもよい。

【0054】

位相検出器３は、第１ＸＯＲ回路３１と、第２ＸＯＲ回路３２と、マルチプレクサ３３を備えている。ＸＯＲは、排他的論理和の意味である。詳説すれば、位相検出器３には、第１Ａ／Ｄ変換器１から出力された第１デジタル値と、第２Ａ／Ｄ変換器２から出力された第２デジタル値とが入力され、第１デジタル値と第２デジタル値の示す信号の位相差に相関したデジタル値を出力するマルチプレクサ３３を有している。マルチプレクサ３３は、Iチャネルの３ビットと、Ｑチャネルの３ビットとが入力される減算器である。マルチプレクサ３３におけるＩチャネルの入力信号の符号をマイナス（－）とし、Ｑチャネルの入力信号の符号をプラス（＋）としている。この構成によれば、デジタル処理による比較であるため、出力の遅延が生じにくいという利点がある。

【0055】

詳説すれば、本例の受信装置は、Ａ／Ｄ変換器の最上位のビットが、正負を表すコーディングであり、位相検出器３は、コスタスループの演算を、デジタル回路（２つのＸＯＲ回路と加算器）を使って実現している。Ａ／Ｄ変換器のコーディングも簡略化されている。このデジタル回路は、５０個のゲート回路を用いることで、実現することもできる。アナログ回路を使って、位相検出器を含むループを実現する場合、比較器を用いる構造が考えられるが、この場合、比較器の遅延を補償する必要がある。本例では、デジタル回路により位相検出器を構成しているので、このような遅延補償機構が要らなくなり、位相比較の精度が向上する。また、アナログ回路で実現する場合、その比較器には高い利得が必要となり、周波数帯域も高くする必要がある。本例のデジタル回路は、最上位のビットの０，１を判定するのみで、アナログ回路で実現されているコンパレータを実現することができる。例えば、最上位ビットが「１」の場合＋１、「０」の場合－１として扱い、後段の掛け算回路（最上位ビットの反転）へ入力される。したがって、比較器が不要になり設計難易度を低下し、消費電力を削減することができる。

【0056】

図４は、Ａ／Ｄ変換器への入力値（Ｖａｌ．）とＡ／Ｄ変換後のデジタル値（３ビット）の関係を示す図表である。

【0057】

入力信号の値（Ｖａｌ．）に応じて、デジタル値が決定されている。入力信号の値の単位は、例えば、ボルトであり、入力信号が－３．５Ｖ～＋３．５Ｖ程度の振幅を有する例が示されている。

【0058】

例えば、図３の受信装置において、Ａ／Ｄ変換器１に、２．５Ｖの電圧が入力され、第２Ａ／Ｄ変換器２に、―１．５Ｖの電圧が入力されたと仮定する。この場合、第１Ａ／Ｄ変換器１は、（０，１，０）を出力し、第２Ａ／Ｄ変換器２は、（１，０，１）を出力する。第１ＸＯＲ回路３１には（０，１）が入力されるので「１」を出力し、第２ＸＯＲ回路３２には（１，０）が入力されるので「１」を出力する。マルチプレクサ３３のマイナス用加算端子には（１，１，０）が入力され、プラス用の加算端子には（１，０，１）が入力される。これらの値の加算値は－１である。

【0059】

したがって、Ｄ／Ａ変換器４は、当該加算値に相当する電圧を位相差として出力する。ＩチャネルとＱチャネルの位相差が無くなるようにＡ／Ｄ変換におけるサンプリングができた場合、変調されたベースバンド信号が復元できるという条件が満たされていることを意味する。

【0060】

図３の受信装置の受信信号は、送信装置において送信信号として生成されたものであるが、この受信信号は、搬送波信号ｆ_ＲＦをベースバンド信号ｆ_Ｓで位相偏移変調（ＰＳＫ）して生成されたものとすることができる。ベースバンド信号ｆ_Ｓは、非ゼロ復帰（ＮＲＺ）の信号であり、位相検出器３は、位相偏移変調された受信信号に対応した位相検出器である。すなわち、図３に示す位相検出器３は、ＱＰＳＫ変調された受信信号の復調に用いることができる。

【0061】

受信装置ＲＸの受信信号は、送信装置において送信信号として生成されたものであるが、この受信信号は、搬送波信号ｆ_ＲＦをベースバンド信号ｆ_Ｓで、直交位相振幅変調（ＱＡＭ）して生成したものとすることもできる。また、ベースバンド信号ｆ_Ｓは、ｎを４以上の整数として、ｎレベルでパルス振幅変調（ＰＡＭ）して生成してもよい（ＰＡＭ４）。この場合、直交位相振幅変調（ＱＡＭ）された受信信号を、上述のＡ／Ｄ変換器と位相検出器を用いて復調することになる。この場合、位相検出器３の構造は、その前段にデータの選択器を配置すれば、ＱＡＭの場合でも動作させることができる（図１９参照）。すなわち、位相検出器３は、ＱＡＭ及びＰＡＭ４の変調が行われた受信信号の位相差を検出することもできる。

【0062】

図５は、受信装置のブロック図である。

【0063】

受信装置ＲＸは、５ビットのＡ／Ｄ変換器を用い、デジタル信号出力の加減算を行うことにより、第１及び第２のＡ／Ｄ変換器の位相差を検出している。第１Ａ／Ｄ変換器１は、入力信号のレベルに応じた５ビット（ＤＯＩ４，ＤＯＩ３，ＤＯＩ２，ＤＯＩ１，ＤＯＩ０）の信号を出力する。各ビット信号（ＤＯＩ４，ＤＯＩ３，ＤＯＩ２，ＤＯＩ１，ＤＯＩ０）は、０又は１を示す。最上位のビット（ＤＯＩ４）は、数値の符号を示している。第２Ａ／Ｄ変換器２は、入力信号のレベルに応じた５ビット（ＤＯＱ４，ＤＯＱ３，ＤＯＱ２，ＤＯＱ１，ＤＯＱ０）の信号を出力する。各ビット信号（ＤＯＱ４，ＤＯＱ３，ＤＯＱ２，ＤＯＱ１，ＤＯＱ０）は、０又は１を示す。最上位のビット（ＤＯＱ４）は、数値の符号を示している。なお、Ａ／Ｄ変換器の前段にサンプル＆ホールド回路を配置してもよい。本例の受信装置ＲＸは、上述の３ビットの受信装置を５ビットに変更したものであり、この点を除いて、構造及び作用は上述のものと同一である。

【0064】

図６は、Ａ／Ｄ変換器への入力値（Ｖａｌ．）とＡ／Ｄ変換後のデジタル値（５ビット）の関係を示す図表である。

【0065】

入力信号の値（Ｖａｌ．）に応じて、デジタル値が決定されている。入力信号の値の単位は、例えば、ボルトであり、入力信号が－１５．５Ｖ～＋１５．５Ｖ程度の振幅を有する例が示されている。５ビットの場合の受信装置の動作は、３ビットの場合の受信装置の動作と同様である。

【0066】

図７は、受信装置におけるＤ／Ａ変換器及びループフィルタのブロック図である。

【0067】

上述の位相検出器３の後段に配置されるＤ／Ａ変換器４及びループフィルタ５の具体例が示されている。Ｄ／Ａ変換器４は、位相検出器３の出力信号が入力されるデコーダ４０と、デコーダ４０に接続された複数の第１機能回路Ｂ１を備えている。個々の第１機能回路Ｂ１は、デコーダ４０の出力信号が入力される第１チャージポンプ４１と、第２チャージポンプ４２を備えている。これらのチャージポンプは直列に接続されており、接続点（節点）は、電圧制御発振器６の入力端子（節点ＶＣ）に接続されている。第１チャージポンプ４１の入力端子は、反転出力をする第１アンプ４３及び第３キャパシタ５３を介して、電圧制御発振器６の入力端子に接続されている。第２チャージポンプ４２の入力端子は、第２アンプ４４及び第４キャパシタ５４を介して、電圧制御発振器６の入力端子に接続されている。

【0068】

ループフィルタ５は、Ｄ／Ａ変換器４の出力端子に接続された第１端（節点ＶＣ）を有する抵抗器５５と、抵抗器５５の第２端と固定電位（グランド電位など）との間に接続された第１キャパシタ５１と、抵抗器５５の第１端と固定電位（グランド電位など）との間に接続された第２キャパシタ５２とを備えている。ループフィルタ５の節点ＶＣと、個々の第１機能回路Ｂ１との間には、それぞれ第２機能回路Ｂ２が接続されている。

【0069】

第２機能回路Ｂ２は、抵抗器５５の第１端（節点ＶＣ）と第１機能回路Ｂ１における第１アンプ４３の出力端子との間に接続された第３キャパシタ５３と、抵抗器５５の第１端（節点ＶＣ）と第１機能回路Ｂ１における第２アンプ４４の出力端子との間に接続された第４キャパシタ５４を含んでいる。この構造のループフィルタ５は、広帯域の特性を有することができ、デジタル回路及びアナログ回路の双方に対応することができる。

【0070】

詳説すれば、Ｄ／Ａ変換器４の前段のマルチプレクサ３３のデジタル出力は、Ｎビット（Ｎ＝３）の処理を行う場合、＋３、＋２、＋１、０、―１、―２、―３を示す信号である。これらの±３の値を処理するため、Ｄ／Ａ変換器４は、並列接続された第１機能回路Ｂ１を３個備えており、ループフィルタ５は、並列接続された第２機能回路Ｂ２を３個備えている。Ｄ／Ａ変換器４は、第１機能回路Ｂ１の前段にデコーダ４０を含んでいる。

【0071】

マルチプレクサ３３のデジタル出力が、３を示す場合、第１番目（ＤＡＣ０）の第１機能回路Ｂ１、第２番目（ＤＡＣ１）の第１機能回路Ｂ１、及び、第３番目（ＤＡＣ２）の第１機能回路Ｂ１において、第２チャージポンプ４２を動作させ、第２アンプ４４を動作させるような制御出力（例：（第２チャージポンプＯＮ，第２チャージポンプＯＮ，第２チャージポンプＯＮ））を出力するように、デコーダ４０は動作する。

【0072】

マルチプレクサ３３のデジタル出力が、２を示す場合、第１番目（ＤＡＣ０）の第１機能回路Ｂ１、及び、第２番目（ＤＡＣ１）の第１機能回路Ｂ１において、第２チャージポンプ４２を動作させ、第２アンプ４４を動作させ、第３番目（ＤＡＣ２）の第１機能回路Ｂ１においては、チャージポンプ及びアンプを動作させない制御出力（例：（第２チャージポンプＯＮ，第２チャージポンプＯＮ，０））を出力するように、デコーダ４０は動作する。

【0073】

マルチプレクサ３３のデジタル出力が、１を示す場合、第１番目（ＤＡＣ０）の第１機能回路Ｂ１において、第２チャージポンプ４２を動作させ、第２アンプ４４を動作させ、第２番目（ＤＡＣ１）及び第３番目（ＤＡＣ２）の第１機能回路Ｂ１においては、チャージポンプ及びアンプを動作させない制御出力（例：（第２チャージポンプＯＮ，０，０））を出力するように、デコーダ４０は動作する。

【0074】

マルチプレクサ３３のデジタル出力が、０を示す場合、全てのチャージポンプ及びアンプを動作させない制御出力（例：（０，０，０））を出力するように、デコーダ４０は動作する。

【0075】

マルチプレクサ３３のデジタル出力が、－１を示す場合、第１番目（ＤＡＣ０）の第１機能回路Ｂ１において、第１チャージポンプ４１を動作させ、第１アンプ４３を動作させ、第２番目（ＤＡＣ１）及び第３番目（ＤＡＣ２）の第１機能回路Ｂ１においては、チャージポンプ及びアンプを動作させない制御出力（例：（第１チャージポンプＯＮ，０，０））を出力するように、デコーダ４０は動作する。

【0076】

マルチプレクサ３３のデジタル出力が、－２を示す場合、第１番目（ＤＡＣ０）の第１機能回路Ｂ１、及び、第２番目（ＤＡＣ１）の第１機能回路Ｂ１において、第１チャージポンプ４１を動作させ、第１アンプ４３を動作させ、第３番目（ＤＡＣ２）の第１機能回路Ｂ１においては、チャージポンプ及びアンプを動作させない制御出力（例：（第１チャージポンプＯＮ，第１チャージポンプＯＮ，０））を出力するように、デコーダ４０は動作する。

【0077】

マルチプレクサ３３のデジタル出力が、３を示す場合、第１番目（ＤＡＣ０）の第１機能回路Ｂ１、第２番目（ＤＡＣ１）の第１機能回路Ｂ１、及び、第３番目（ＤＡＣ２）の第１機能回路Ｂ１において、第１チャージポンプ４１を動作させ、第１アンプ４３を動作させるような制御出力（例：（第１チャージポンプＯＮ，第１チャージポンプＯＮ，第１チャージポンプＯＮ））を出力するように、デコーダ４０は動作する。

【0078】

なお、Ｎビットの処理を行う場合、第１機能回路と第２機能回路の数は、それぞれＮ個となり、それぞれの回路が並列に接続される。なお、第１チャージポンプ４１は、デコーダ４０の出力に連動して電流の引き込みを行い、第２チャージポンプ４２は、デコーダ４０の出力に連動して電流の放出を行う。第１機能回路Ｂ１の出力電流は、ループフィルタ５に入力される。チャージポンプ電流に従って、抵抗器５５によって、節点ＶＣに電圧が発生する。第１番目（ＤＡＣ０）～第３番目（ＤＡＣ２）の第１機能回路Ｂ１が動作することで、ループフィルタ５へ流れ込む電流が増減し、抵抗器５５による電圧が、マルチプレクサ３３の出力値に従って変化する。

【0079】

第１アンプ４３は、第３キャパシタ５３に接続されており、第２アンプ４４は、第４キャパシタ５４に接続されている。例えば、マルチプレクサ３３の出力が１の時、第１番目（ＤＡＣ０）の第１機能回路Ｂ１が動作し、第４キャパシタ５４と第２キャパシタ５２の容量比の分だけ電圧が、節点ＶＣに発生する。なお、第１アンプ４３は反転回路、第２アンプ４４はバッファ回路であり、マルチプレクサ３３の出力に応じて、（第４キャパシタ５４の容量／第２キャパシタ５２の容量×電源電圧）×並列接続数Ｎの電圧を節点ＶＣに与える。

【0080】

図８は、受信装置のブロック図である。

【0081】

受信装置ＲＸは、図７に示した受信装置に第１位相補間器７１及び第２位相補間器７２を加えたものである。第２位相補間器７２は、π／２の位相シフタの機能も有している。また、電圧制御発振器６の出力端子には、周波数を低下させるダウンコンバータ７３が接続されている。ダウンコンバータ７３は、例えば、入力された信号周波数を、その１／４に周波数を低下させる。電圧制御発振器６の出力信号周波数の一例は、２０ＧＨｚである。ダウンコンバータ７３の出力信号の周波数の一例は、５ＧＨｚである。ダウンコンバータ７３の出力信号は、それぞれ第１位相補間器７１及び第２位相補間器７２を介して、第１Ａ／Ｄ変換器１及び第２Ａ／Ｄ変換器２のサンプリングクロック信号入力端子に入力される。

【0082】

Ａ／Ｄ変換器への入力信号（受信信号又はその中間周波数の信号）の周波数の一例は、２０ＧＨｚである。第１Ａ／Ｄ変換器１及び第２Ａ／Ｄ変換器２のサンプリングクロック信号は、５ＧＨｚに設定することができる。第１Ａ／Ｄ変換器１の数は、複数とすることができ、複数の第１Ａ／Ｄ変換器１は並列に接続することができる。第１Ａ／Ｄ変換器１の数を８個とし、８相の入力信号を変換することもできる。同様に、第２Ａ／Ｄ変換器２の数は、複数とすることができ、複数の第２Ａ／Ｄ変換器２は並列に接続することができる。第２Ａ／Ｄ変換器２の数を８個とし、８相の入力信号を変換することもできる。なお、Ａ／Ｄ変換器の前段には、パワースプリッタを配置することもできる。

【0083】

それぞれのＡ／Ｄ変換器の後段には、アライナを配置することができる。アライナの出力は、３ビット×８個とすることができる。８個のそれぞれの並列経路に対して、複数（例：８個）の位相検出器３を配置することができる。

【0084】

図９は、送受信システムのブロック図である。

【0085】

受信装置ＲＸの受信信号は、搬送波周波数（ｆ_ＲＦ）の搬送波信号ｆ_ＲＦを、ベースバンド周波数（ｆ_Ｓ）のベースバンド信号ｆ_Ｓにより変調した信号であり、Ｎを自然数として、ｆ_ＲＦ＝Ｎ×ｆ_Ｓ、の関係を満たしている。これらの関係を満たすクロック生成方法は複数ある。例えば、送信装置ＴＸにおいて、基準クロック発生器２２及び搬送波信号発生器２４に、参照クロック信号ｆ_ｒｅｆを入力する。基準クロック発生器２２の発生する基準周波数をベースバンド周波数（ｆ_Ｓ）とすると、搬送波信号発生器２４は、参照クロック信号ｆ_ｒｅｆ（∝ｆ_Ｓ）の周波数をＮ倍にした搬送波信号ｆ_ＲＦを出力する。本例では、基準周波数（ｆ_Ｓ）は、変調回路２３に入力されるベースバンド周波数（ｆ_Ｓ）であり、これは変調回路２３に入力されるベースバンド信号のデータレートに比例するものとする。

【0086】

この構造を用いた場合、受信装置ＲＸの第１Ａ／Ｄ変換器１のサンプリングクロック信号のタイミングが、上述の４つの位相（図２の位相（ＳＩ０、ＳＩ１、ＳＩ２、ＳＩ３））に一致する。また、第２Ａ／Ｄ変換器２のサンプリングクロック信号のタイミングが、上述の４つの位相（図２の位相（ＳＱ０、ＳＱ１、ＳＱ２、ＳＱ３））に一致する。搬送波信号ｆ_ＲＦの周波数（ｆ_ＲＦ）と、サンプリングクロック信号の周波数（ｆ_ＲＦ ^‘）は同一とすることができる。この構成の場合、ＣＤＲ（クロックアンドリカバリ）回路のような回路をＡ／Ｄ変換器の後段に設けなくても、当該条件を満たす信号を送信すれば、復調を行うことができる。

【0087】

図１０は、送信装置のブロック図である。

【0088】

ＱＰＳＫ変調の場合、ビデオ信号などの入力信号は、ベースバンド信号発生器２１において、基準クロック発生器２２から出力されるベースバンド信号ｆ_Sに同期してサンプリングされ、ＮＲＺ（非ゼロ復帰）のデジタル信号として、２つのチャネルから出力される。Iチャネルの第１出力信号I（ｔ）と、Ｑチャネルの第２出力信号Ｑ（ｔ）は、共に変調回路２３に入力される。

【0089】

ベースバンド信号発生器２１は、入力信号を符号化するエンコーダ、エラー訂正符号を追加する回路、入力信号のシリアライズを行い、Ｉチャネル及びＱチャネルの信号を生成する信号生成器などを含むことができる。

【0090】

変調回路２３には、Ｉチャネルにおいては、第１出力信号I（ｔ）と共に搬送波信号ｆ_ＲＦが入力される。Ｑチャネルにおいては、第２出力信号Ｑ（ｔ）と共に搬送波信号ｆ_ＲＦが入力される。搬送波信号ｆ_ＲＦは、参照クロック信号ｆ_ｒｅｆから出力された周波数のＮ倍の搬送周波数（ｆ_ＲＦ）を出力する。参照クロック信号ｆ_ｒｅｆは、基準クロック発生器２２に入力されているが、参照クロック信号ｆ_ｒｅｆの周波数が、基準クロック信号ｆ_Ｓの周波数と等しい場合、搬送波周波数ｆ_ＲＦ＝Ｎ×ｆ_Ｓとなる。第１出力信号Ｉ（ｔ）と搬送波信号ｆ_ＲＦは、第１変調部２３１（乗算器）に入力される。第２出力信号Ｑ（ｔ）と搬送波信号ｆ_ＲＦは、第２変調部２３２（乗算器）に入力される。第１変調部２３１及び第２変調部２３２の出力信号は、加算器２３３に入力され、これらの合成信号が出力される。

【0091】

第２変調部２３２に入力される搬送波信号ｆ_ＲＦの位相は、π／２の位相シフタ２３４により、第１変調部２３１に入力される搬送波信号ｆ_ＲＦの位相からπ／２だけシフトしており、加算器２３３において直交変調が行われる。加算器２３３の出力信号は、送信アンプ２５を介して、送信アンテナ２０に入力される。

【0092】

なお、ベースバンド信号発生器２１は、必要に応じて、データ変換を行う差動符号化器、ベースバンド信号の帯域の制限を行うフィルタを含んでもよい。また、入力信号をパラレルのデジタル信号に変換するシリアル／パラレル変換器の後段に差動符号化器を配置し、差動符号化器により、受信装置側において隣接するビット間の相対的な位相変化量にデータ変換を行ってもよい。なお、本例においては、ベースバンド信号発生器２１は、ＮＲＺ信号のビットパターンを出力している。

【0093】

なお、ＱＡＭ変調を行う場合、Ｉチャネルにおいてｎ段のレベルを有するアナログ信号を生成し、Ｑチャネルにおいてｎ段のレベルを有するアナログ信号を生成する。第１出力信号Ｉ（ｔ）及び第２出力信号Ｑ（ｔ）は、ＰＡＭｎ（ｎは４以上の整数）とすることができる。この場合、ｎ^２ＱＡＭ変調（例：１６ＱＡＭ）が行われることとなる。

【0094】

図１１は、送受信システムのブロック図である。

【0095】

本例では、図９等に示した送受信システムにおいて、受信装置ＲＸにおけるＡ／Ｄ変換器の後段に、デシメーションフィルタを配置している。すなわち、受信装置ＲＸは、第１Ａ／Ｄ変換器１の後段に設けられた第１デシメーションフィルタＤＦ１と、第２Ａ／Ｄ変換器２の後段に設けられた第２デシメーションフィルタＤＦ２とを備えている。

【0096】

第１Ａ／Ｄ変換器１及び第２Ａ／Ｄ変換器２からは、オーバーサンプリングしたデジタル信号が出力されている。デシメーションフィルタは、オーバーサンプリングしたデジタル信号から周期的にデータを間引いて取り出している。第１デシメーションフィルタＤＦ１は、第１Ａ／Ｄ変換器１から出力されるオーバーサンプリングしたデジタル信号を周期的にサンプリングして出力している。第２デシメーションフィルタＤＦ２は、第２Ａ／Ｄ変換器２から出力されるオーバーサンプリングしたデジタル信号を周期的にサンプリングして出力している。第１デシメーションフィルタＤＦ１からは、復調されたＩチャネルのベースバンド信号が出力され、第２デシメーションフィルタＤＦ２からは、復調されたＱチャネルのベースバンド信号が出力される。

【0097】

この構造の場合、従来のＣＤＲ回路を用いる必要がないので、回路規模を小さくして、消費電力を低減させることができる。

【0098】

図１２は、送受信システムのブロック図である。

【0099】

本例では、図１１に示した送受信システムにおいて、受信装置ＲＸにおけるデシメーションフィルタの後段にパターンチェッカを配置している。すなわち、受信装置ＲＸは、第１パターンチェッカＰＣ１と第２パターンチェッカＰＣ２を備えている。

【0100】

第１パターンチェッカＰＣ１は、第１デシメーションフィルタＤＦ１の後段に設けられ、入力信号のエラーレートを検出し、検出されたエラーレートが最も小さいサンプリングタイミングにおいてサンプリング動作をするように、第１デシメーションフィルタＤＦ１に指示を行う。この構造により、エラーレートが低減された復調を行うことができる。

【0101】

第２パターンチェッカＰＣ２は、第２デシメーションフィルタＤＦ２の後段に設けられ、入力信号のエラーレートを検出し、検出されたエラーレートが最も小さいサンプリングタイミングにおいてサンプリング動作をするように、第２デシメーションフィルタＤＦ２に指示を行う。この構造により、エラーレートが低減された復調を行うことができる。

【0102】

図１３は、パターンチェッカの一例の回路図である。

【0103】

一例のパターンチェッカＰＣは、直列に接続された第１フリップフロップＦ１、第２フリップフロップＦ２、第３フリップフロップＦ３、第４フリップフロップＦ４、第５フリップフロップＦ５、第６フリップフロップＦ６、及び、第７フリップフロップＦ７を備えている。入力信号（Ｉｎｐｕｔ）は、第１フリップフロップＦ１のＤ端子に入力され、Ｑ端子から出力される。フリップフロップ群の出力は、最終段の第７フリップフロップＦ７から出力され、入力信号と共に、ＸＯＲ回路８１に入力される。ＸＯＲ回路８１の出力は、ＮＯＴ回路８２に入力され、出力端子からは出力信号（ＯＵＴ）が出力される。各フリップフロップにはクロック信号ＣＬＫも入力される。入力信号がシリアル信号である場合は、このようなパターンチェッカを利用することができる。

【0104】

このパターンチェッカでは、特定のエラーパターンが入力された場合、それを検出する出力信号を出力することができる。エラーが検出された場合、検出結果をデシメーションフィルタにフィードバックして、デジメーションフィルタのサンプリングタイミングを変更し、エラー発生率が最小化するように、サンプリングタイミングを調整する。例えば、１ＵＩ内のサンプリング点数が４点の場合、エラー発生率が最も低いサンプリングデータ（ＳＩ０，ＳＩ１，ＳＩ２，ＳＩ３のいずれか１つ）と、エラー発生率が最も低いサンプリングデータ（ＳＱ０，ＳＱ１，ＳＱ２，ＳＱ３のいずれか１つ）を選択する。１ＵＩ内のサンプリング点数が８点の場合も同様に、Ｉチャネルのサンプリングデータ（ＳＩ０～ＳＩ７）のいずれか１つと、Ｑチャネルのサンプリングデータ（ＳＱ０～ＳＱ７）のいずれか１つを選択する。

【0105】

図１４は、送受信システムのブロック図である。

【0106】

本例では、図９等に示した送受信システムにおいて、受信装置ＲＸにおけるＡ／Ｄ変換器の後段に、最頻値選択回路を配置している。すなわち、受信装置ＲＸは、第１最頻値選択回路ＭＳ１と、第２最頻値選択回路ＭＳ２を備えている。この構造の場合も、デシメーションフィルタを採用した場合と同様に、ベースバンド信号を復調することができる。

【0107】

第１最頻値選択回路ＭＳ１は、第１Ａ／Ｄ変換器１の後段に設けられ、１ビットに相当する期間内における連続するサンプリングされたｎ個のデータにおいて、これらのデータの示す複数の値のうち、最も数が多い値を選択して出力する。

【0108】

第２最頻値選択回路ＭＳ２は、第２Ａ／Ｄ変換器２の後段に設けられ、１ビットに相当する期間内における連続するサンプリングされたｎ個のデータにおいて、これらのデータの示す複数の値のうち、最も数が多い値を選択して出力する。

【0109】

図１５は、最頻値選択回路の動作の論理を説明する図である。最頻値選択回路は、以下の論理演算を行う論理回路により構成される。

【0110】

１つのユニットインターバル（ＵＩ）内において、例えば、受信装置のＩチャネルにおいてサンプリングされるベースバンド信号の値（ＢＢＩ）が、（―１，３，３，３）であるとする（図１５の（ａ）の左端ブロック）。例えば、図２の１ビット内においてオーバーサンプリングされる値（図２（ｂ））が、これらの値に相当する。この場合、０よりも大きな値を１とし、０以下の値を０として判別し、デジタル値のセットＤ（ＢＢＩ）である（０，１，１，１）を作成する（図１５の（ｂ））。このデジタル値のセットの中で、最も、頻度の高い数値は、「１」であるので、最頻値（ｍｏｄ（ＢＢＩ））として、「１」を選択する（図１５の（ｃ））。

【0111】

同様に、１つのユニットインターバル（ＵＩ）内において、例えば、受信装置のＱチャネルにおいてサンプリングされるベースバンド信号の値（ＢＢＱ）が、（１，－３，－３，－３）であるとする（図１５の（ｄ）の左端ブロック）。例えば、図２の１ビット内においてオーバーサンプリングされる値（図２（ｃ））が、これらの値に相当する。この場合、０よりも大きな値を１とし、０以下の値を０として判別し、デジタル値のセットＤ（ＢＢＱ）である（１，０，０，０）を作成する（図１５の（ｅ））。このデジタル値のセットの中で、最も、頻度の高い数値は、「０」であるので、最頻値（ｍｏｄ（ＢＢＱ））として、「０」を選択する（図１５の（ｆ））。

【0112】

図１６は、送受信システムのブロック図である。

【0113】

本例では、図１１に示した送受信システムにおいて、受信装置ＲＸにおけるＡ／Ｄ変換器の後段に波形整形回路を配置している。すなわち、受信装置ＲＸは、第１波形整形回路ＷＳ１と、第２波形整形回路ＷＳ２を備えている。第１波形整形回路ＷＳ１は、第１Ａ／Ｄ変換器１と第１デシメーションフィルタＤＦ１との間に設けられている。第２波形整形回路ＷＳ２は、第２Ａ／Ｄ変換器２と第２デシメーションフィルタＤＦ２との間に設けられている。

【0114】

Ａ／Ｄ変換器から出力されたデジタル信号の波形が、減衰し、歪んでいる場合は、波形整形回路により補正することができる。例えば、比較器を用いることにより、歪んだ波形を方形波に変換して整形することもできる。その他、ＦＩＲ（有限インパルス応答）フィルタ、及び／又は、ＩＩＲ（無限インパルス応答）フィルタを用いることにより、デジタル信号の波形を整形することができる。歪補正を行うその他のフィルタを用いることもできる。

【0115】

図１７は、送受信システムのブロック図である。

【0116】

本例では、図１１に示した送受信システムにおいて、受信装置ＲＸにおけるＡ／Ｄ変換器の前段に、スーパーヘテロダイン回路を配置している。すなわち、受信装置ＲＺは、第１ミキサＭＸ１及び第１逓倍器ＭＰ１を含む第１スーパーヘテロダイン回路を備えている。第１スーパーヘテロダイン回路の第１ミキサＭＸ１は、第１Ａ／Ｄ変換器１及び第２Ａ／Ｄ変換器２の入力端子の前段に設けられている。第１ミキサＭＸ１には、受信装置ＲＸが受信アンテナ１０から受信する高周波信号と、第１逓倍器ＭＰ１から出力された第１ローカル信号ｆ_１が入力される。第１ローカル信号ｆ_１は、電圧制御発振器６の出力信号（ｆ_ＲＦ’）を第１逓倍器ＭＰ１により逓倍することにより生成され、Ｍ_１を自然数として、この出力信号（ｆ_ＲＦ’）の周波数のＭ_１倍の周波数（ｆ_１＝Ｍ_１×ｆ_ＲＦ’）を有する。

【0117】

スーパーヘテロダイン回路を用いることにより、受信装置ＲＸが受信アンテナ１０から受信した高周波信号の周波数を低下させ、第１中間周波数（ＩＦ_１）の信号を生成し、第１及び第２Ａ／Ｄ変換器に入力する。周波数の低下により、Ａ／Ｄ変換器におけるサンプリングクロック周波数を低下させることができる。なお、電圧制御発振器６の出力信号（ｆ_ＲＦ’）の周波数は、ｆ_ＲＦ’＝Ｎ×ｆｓを満たすことができる。

【0118】

図１８は、送受信システムのブロック図である。

【0119】

本例では、図１５に示した送受信システムにおいて、受信装置ＲＸにおけるＡ／Ｄ変換器の前段に、複数のスーパーヘテロダイン回路を配置している。すなわち、受信装置ＲＸは、第１スーパーヘテロダイン回路（第１ミキサＭＸ１，第１逓倍器ＭＰ１）の前段に、受信装置ＲＸが受信する高周波信号と第２ローカル信号ｆ_２が入力される第２スーパーヘテロダイン回路を備えている。第２ローカル信号ｆ_２は、電圧制御発振器６の出力信号（ｆ_ＲＦ’）を第２逓倍器ＭＰ２により逓倍することにより生成され、Ｍ_２を自然数として、この出力信号（ｆ_ＲＦ’）の周波数のＭ_２倍の周波数を有する。第２倍率Ｍ_２は、第１倍率Ｍ_１以上に設定することもできる。第２逓倍器ＭＰ２が、第１逓倍器ＭＰ１の出力周波数（ｆ_１）をＭ_２倍する構成であってもよい。受信装置ＲＸは、ｎ個（ｎは２以上）のスーパーヘテロダイン回路（第ｎミキサＭＸｎ，第ｎ逓倍器ＭＰ_ｎ）を備えることができる。

【0120】

複数のスーパーヘテロダイン回路を用いることにより、受信装置ＲＸが受信アンテナ１０から受信した高周波信号の周波数を低下させ、第ｎ中間周波数（ＩＦ_ｎ）の信号を生成し、第１及び第２Ａ／Ｄ変換器に入力する。周波数の低下により、Ａ／Ｄ変換器におけるサンプリングクロック周波数を低下させることができる。なお、電圧制御発振器６の出力信号（ｆ_ＲＦ’）の周波数は、ｆ_ＲＦ’＝Ｎ×ｆｓを満たすことができる。

【0121】

図１９は、送受信システムのブロック図である。

【0122】

本例では、図１１の送受信システムにおいて、位相検出器３の前段に選択器ＤＳを配置したものである。この受信装置は、ＱＡＭ変調を行った受信信号を復号するために用いることができる。選択器ＤＳには、第１Ａ／Ｄ変換器１の出力信号と、第２Ａ／Ｄ変換器２の出力信号が入力されている。選択器ＤＳは、これらの出力信号のうち、信号空間ダイヤグラムにおける特定の成分を選択して、それぞれ出力する。特定の成分を有するＩチャネル及びＱチャネルの信号が、位相検出器３に入力される。この方式によれば、ＱＡＭ変調の受信信号を変調することができる。

【0123】

図２０は、信号空間ダイヤグラムを示す図である。

【0124】

ＩチャネルとＱチャネルの信号空間ダイヤグラムにおいて、Ｉチャネルの成分がＩＡからＩＢまで変化し、Ｑチャネルの成分がＱＡからＱＢまで変化した場合、これらを含む全体領域をＲ０とする。前述の選択器ＤＳは、図中のＲ１１，Ｒ１２、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２、Ｒ４１、Ｒ４２の特定領域内の信号成分のデータを選択して出力することができる各特定領域内には、オーバーサンプリングされたデータが、例えば８×８個、マトリックス状に位置している。Ａ／Ｄ変換器の出力を、Ｉ軸とＱ軸の信号空間ダイヤグラム内で表記した場合、上記特定領域の１つずつは、全体領域Ｒ０の１６分の１の面積を有し、特定領域の合計面積は全体領域の２分の１の面積（８個の領域）を有する。選択器ＤＳを用いて、特定領域内の信号を位相検出器に入力することで、ＱＰＳＫ用の位相検出器を１６ＱＡＭで変調された受信信号の復調に用いることができる。なお、選択器ＤＳは、特定領域以外のデータが入力された場合、０を出力することができる。この信号空間ダイヤグラムは、１６分割されているが、分割される領域は任意に設定することができる。選択器ＤＳは、フィルタを用いて構成することができる。

【0125】

なお、受信信号がＢＰＳＫ変調されたものの場合、上述のＱＰＳＫの復調に用いた受信装置を用いて、これを復調することができる。このバイア、ＩチャネルとＱチャネルのデータは、同じデータとなる。

【0126】

図２１は、受信信号の時間的な構成を示す図であり、図２１（ａ）は信号の構造を示す図である、図２１（ｂ）は周波数の構造を示す図である。

【0127】

図２１（ａ）は、ベースバンド信号の構造を示している。ベースバンド信号は、時刻ｔ１～ｔ２の間において、プリアンブル・パターン（周波数学習用の信号）を送信し、時刻ｔ２～ｔ３の間において、ランダム（又は情報を有する）信号を送信する。ベースバンド信号は、ランダムな信号の送信が終了すると、時刻ｔ３～ｔ４の間において、再び、プリアンブルを送信する。プリアンブル・パターンの送信期間中の搬送波信号の周波数Ａ（図２１（ｂ））は、例えば、正弦波で５０ＧＨｚであり、ＱＰＳＫで変調したランダム信号の送信中の搬送波信号の周波数Ｂ（図２１（ｂ））は、中心周波数５０ＧＨｚ、データレートは２４．９Ｇｂｐｓである。

【0128】

この受信装置では、前述の第１Ａ／Ｄ変換器１及び第２Ａ／Ｄ変換器２の入力端子に入力される受信信号は、定期的にプリアンブル・パターンを含んでおり、プリアンブル・パターンを受信した場合、受信したプリアンブル・パターンを基準として、第１サンプリングクロック信号、及び、第２サンプリングクロック信号の位相を補正することができる。例えば、プリアンブル・パターン検出回路を受信装置の内部に配置し（例えば、Ａ／Ｄ変換器の後段位置に配置）、プリアンブル・パターンが入力されている期間内においては、位相を同期させる動作を行い、それ以外の期間内において送信データを復元する。ベースバンド信号の周波数（ｆｓ）と、ローカル信号（電圧制御発振器の出力する信号）の周波数（ｆ_ＲＦ’）が、整数倍になっていない場合、これらの周波数の余りの周波数分だけ位相がずれる。位相のずれが、ベースバンド信号の１ｂｉｔ分の長さの半分（０．５ＵＩ）を超えると、通信のエラー率が大きくなる。エラー率が大きくならないうちに、プリアンブル・パターンを使用して、位相を再同期させ、その後、受信信号を復元する。これにより、ベースバンド信号の周波数（ｆｓ）と、ローカル信号の周波数が整数倍になっていなくても、通信が可能になる。

【0129】

図２２は、送受信システムのブロック図である。

【0130】

この送受信システムにおける受信装置ＲＸは、図９に示した受信装置ＲＸに、プリアンブル検出器ＰＡＤを追加したものであり、前述のプリアンブル・パターンを検出することができる。プリアンブル検出器ＰＡＤは、第１Ａ／Ｄ変換器１及び第２Ａ／Ｄ変換器２の後段に配置されている。プリアンブル検出器ＰＡＤが、第１Ａ／Ｄ変換器１及び第２Ａ／Ｄ変換器２の出力信号内に、プリアンブル・パターンが含まれていると検出した場合、第１スイッチＳＷ１及び第２スイッチＳＷ２をＯＮさせ、位相検出器３を動作させる。なお、第１スイッチＳＷ１は、第１Ａ／Ｄ変換器１の出力端子と位相検出器３の第１入力端子との間に接続されている。また、第２スイッチＳＷ２は、第２Ａ／Ｄ変換器２の出力端子と位相検出器３の第２入力端子との間に接続されている。

【0131】

この送受信システムにおける送信装置ＴＸは、図１０に示した送信装置ＴＸにおけるベースバンド信号発生器２１をプリアンブル発生機能付の信号発生器とし、出力信号にプリアンブル・パターンを含ませる構成としたものである。受信側の処理に着目するため、実験的に、送信装置ＴＸのベースバンド信号発生器２１は、第１ベースバンド信号発生器２１Ａと、第２ベースバンド信号発生器２１Ｂと、プリアンブル発生器２１Ｃとを備える構成とした。第１ベースバンド信号発生器２１Ａ及び第２ベースバンド信号発生器２１Ｂは、ランダムもしくは画像やデジタルデータなどの情報信号を発生することができる。プリアンブル発生器２１Ｃは、プリアンブル・パターンの信号を出力する。

【0132】

第３スイッチＳＷ３を第１ベースバンド信号発生器２１Ａに接続することにより、第１ベースバンド信号発生器２１Ａからの出力信号は、Ｉチャネルの第１変調部２３１（乗算器）に入力される。第３スイッチＳＷ３をプリアンブル発生器２１Ｃに接続することにより、プリアンブル発生器２１Ｃからの出力信号は、Ｉチャネルの第１変調部２３１（乗算器）に入力される。

【0133】

同様に、第４スイッチＳＷ４を第２ベースバンド信号発生器２１Ｂに接続することにより、第２ベースバンド信号発生器２１Ｂからの出力信号は、Ｑチャネルの第２変調部２３２（乗算器）に入力される。第４スイッチＳＷ４をプリアンブル発生器２１Ｃに接続することにより、プリアンブル発生器２１Ｃからの出力信号は、Ｑチャネルの第１変調部２３１（乗算器）に入力される。

【0134】

すなわち、定期的に第３スイッチＳＷ３及び第４スイッチＳＷ４の接続を切り替えて、プリアンブル発生器２１Ｃに接続することにより、定期的にプリアンブル・パターンを送信信号内に含ませることができる。受信装置ＲＸにおいて、プリアンブル・パターンを検出した場合、位相検出器３を用いたフィードバックループの動作を開始させることで、定期的に、Ａ／Ｄ変換のサンプリングのタイミングを補正することができる。すなわち、受信装置ＲＸにおけるサンプリングタイミングの位相が、基準値から閾値を越えてシフトする前に、ランダム信号のパターンからプリアンブル・パターンに切り替えることができる。

【0135】

図２３は、送受信システムのブロック図である。

【0136】

この送受信システムは、図２２に示した送信装置ＴＸのプリアンブル発生器２１Ｃを、第１プリアンブル発生器２１Ｃ１と、第２プリアンブル発生器２１Ｃ２に置換したものである。

【0137】

第３スイッチＳＷ３を第１ベースバンド信号発生器２１Ａに接続することにより、第１ベースバンド信号発生器２１Ａからの出力信号は、Ｉチャネルの第１変調部２３１（乗算器）に入力される。第３スイッチＳＷ３を第１プリアンブル発生器２１Ｃ１に接続することにより、第１プリアンブル発生器２１Ｃ１からの出力信号は、Ｉチャネルの第１変調部２３１（乗算器）に入力される。

【0138】

同様に、第４スイッチＳＷ４を第２ベースバンド信号発生器２１Ｂに接続することにより、第２ベースバンド信号発生器２１Ｂからの出力信号は、Ｑチャネルの第２変調部２３２（乗算器）に入力される。第４スイッチＳＷ４を第２プリアンブル発生器２１Ｃ２に接続することにより、第２プリアンブル発生器２１Ｃ２からの出力信号は、Ｑチャネルの第１変調部２３１（乗算器）に入力される。第１及び第２プリアンブル発生器が発生するプリアンブル・パターンは、同一とすることができるが、異ならせることも可能である。例えば、一方のプリアンブル・パターンが１を示すこととし、他方のプリアンブル・パターンが－１を示すような構成も可能である。

【0139】

図２３の場合と同様に、定期的に第３スイッチＳＷ３及び第４スイッチＳＷ４の接続を切り替えて、第１プリアンブル発生器２１Ｃ１及び第２プリアンブル発生器２１Ｃ２に接続することにより、定期的にプリアンブル・パターンを送信信号内に含ませることができる。受信装置ＲＸにおいて、プリアンブル・パターンを検出した場合、位相検出器３を用いたフィードバックループの動作を開始させることで、定期的に、Ａ／Ｄ変換のサンプリングのタイミングを補正することができる。すなわち、受信装置ＲＸにおけるサンプリングタイミングの位相が、基準値から閾値を越えてシフトする前に、ランダム信号のパターンからプリアンブル・パターンに切り替えることができる。

【0140】

なお、送信装置側において、受信装置から送信されてきた位相同期状態を検出し、同期の完了を確認してから、データを送信することとしてもよい。

【0141】

以上、説明したように、受信装置ＲＸにおけるローカル信号の周波数（ｆ_ＲＦ’）が、Ｎ倍（１≦Ｎ）のベースバンド信号ｆ_Ｓの周波数（＝Ｎ×ｆ_Ｓ）に一致していない場合、これらの周波数の余りに相当する周波数（Δｆ_Ｓ）の周期で、これらの周波数の位相がずれていく。ベースバンド信号ｆ_Ｓのシンボル幅から１ＵＩ（ユニットインターバル）以上、位相がずれた場合（周波数のずれｆ_ｅｒｒが１ＵＩを超えた場合）、復調ができなくなる。ベースバンド信号ｆ_Ｓに含まれる情報として、定期的にプリアンブル・パターンを含ませることで、このプリアンブル・パターン信号に同期して、第１Ａ／Ｄ変換器１及び第２Ａ／Ｄ変換器２におけるサンプリングタイミングを補正し、データリカバリを行うことができる。

【0142】

以上、説明したように、上述の受信装置は、ミキサを用いることなく、Ａ／Ｄ変換器を用いることで、受信信号を復元している。次に、Ａ／Ｄ変換器の動作について、考察する。

【0143】

図２４は、デジタル処理を行う場合の入力信号（図２４（ａ））、Ｉチャネルのベースバンド信号（離散値）（図２４（ｂ））、Ｑチャネルのベースバンド信号（離散値）（図２４（ｃ））、復元されたデータ（図２４（ｄ））のタイミングチャートである。

【0144】

受信装置ＲＸへの入力信号（Ｉｎｐｕｔ）を、４５°と９０°でサンプリングして、Ａ／Ｄ変換を行う（図２４（ａ））。Ａ／Ｄ変換でサンプリングされたＩチャネル及びＱチャネルのベースバンド信号（ＢＢＩ，ＢＢＱ）は、離散値である（図２４（ｂ）及び図２４（ｃ））。Ｑチャネルは、Ｉチャネルのローカル信号（ＬＯ＝周波数（ｆ_ＲＦ’））に対してπ／２を加えた位相を有する。なお、これらのタイミングチャートの縦軸は信号レベルを示している。（４５°と９０°）の値（ＤＡＴＡ）は、（１１）、（００）、（１０）、（０１）の値を取りうる（図２４（ｄ））。これらの位相において、サンプリングを行うことで、ベースバンド信号を復元することができる。

【0145】

図２４は、アナログ処理を行う場合の入力信号（図２４（ｅ））、Ｉチャネルのベースバンド信号（連続値）（図２４（ｆ））、Ｑチャネルのベースバンド信号（連続値）（図２４（ｇ））、復元されたデータ（図２４（ｈ））のタイミングチャートである。

【0146】

受信装置ＲＸへの入力信号（Ｉｎｐｕｔ）を、ローカル信号と共にミキサに入力する（図２４（ｅ））。ミキサから出力されるＩチャネル及びＱチャネルのベースバンド信号（ＢＢＩ，ＢＢＱ）は、連続値である（図２４（ｆ）及び図２４（ｇ））。これらのタイミングチャートの縦軸は信号レベルを示している。出力された連続値を後段の回路でサンプリングして、デジタル値（ＤＡＴＡ）に変換する。この場合、デジタル値は、（１１）、（００）、（１０）、（０１）の値を取りうる（図２４（ｈ））。以上のように、デジタル処理は、アナログ処理と同様に、ベースバンド信号を復元することができる。

【0147】

受信装置ＲＸへの入力信号（Ｉｎｐｕｔ）を、ミキサに入れて復元を行った場合、Ｉチャネルのベースバンド信号（連続値）（図２４（ａ））は、１及び０の値をとある。Ｉチャネル及びＱチャネルのベースバンド信号（ＢＢＩ，ＢＢＱ）は、離散値である（図２４（ｂ）及び図２４（ｃ））。Ｑチャネルは、Ｉチャネルのローカル信号に対してπ／２を加えた位相を有する。なお、これらのタイミングチャートの縦軸は信号レベルを示している。（４５°と９０°）の値（ＤＡＴＡ）は、（１１）、（００）、（１０）、（０１）の値を取りうる（図２４（ｄ））。これらの位相において、サンプリングを行うことで、ベースバンド信号を復元することができる。

【0148】

次に、受信信号を４５°、１３５°、２２５°、３１５°の４つの位相のタイミングでサンプリングをした場合について、補足的に説明する。

【0149】

図２５は、デジタル処理を行う場合の入力信号（図２５（ａ））、Ｉチャネルのベースバンド信号（離散値）（図２５（ｂ））、Ｑチャネルのベースバンド信号（離散値）（図２５（ｃ））、Ｉチャネルにおけるサンプリングデータ（図２５（ｂ’））、Ｑチャネルにおけるサンプリングデータ（図２５（ｃ’））、Ｉチャネルにおける復元されたベースバンド信号のデータ（図２５（ｄ））、Ｑチャネルにおける復元されたベースバンド信号のデータ（図２５（ｅ））を示すタイミングチャートである。

【0150】

入力信号（Ｉｎｐｕｔ）は、Ａ／Ｄ変換器によって、４５°、１３５°、２２５°、３１５°の４つの位相のタイミングでサンプリングされる（図２５（ａ））。すなわち、Ｉチャネルの入力信号は、第１Ａ／Ｄ変換器により、４５°と２２５°の位相でサンプリングされ（図２５（ｂ））、Ｑチャネルの入力信号は、第２Ａ／Ｄ変換器により、１３５°と３１５°の位相でサンプリングされる（図２５（ｃ））。矢印で示される２１５°と３１５°でサンプリングされた値は、反転され（図２５（ｂ’）、図２５（ｃ’））、Ｉチャネルのベースバンド信号に対応するサンプリングデータ（ＢＢＩ）と、Ｑチャネルのベースバンド信号に対応するサンプリングデータ（ＢＢＱ）が得られる。これらの値をデシメーションフィルタを介して間引くことにより、Ｉチャネルのベースバンド信号（図２５（ｄ））及びＱチャネルのベースバンド信号（図２５（ｅ））を得ることができる。

【0151】

図２６は、各種信号のタイミングチャートを示している。

【0152】

これらのタイミングチャートの横軸は時間であり、縦軸は信号の振幅（Amplitude）を示している。受信装置ＲＸにおける入力信号（Ｉｎｐｕｔ）は、搬送波信号を変調したものであり、この信号の各位相（４５°、１３５°、２２５°、３１５°）においてＡ／Ｄ変換のサンプリングが行われる（図２６（ａ））。図２６（ａ）は、受信装置への入力信号（図２６（ａ））を示している。図２６（ｂ）は、Ｉチャネルにおいて位相４５°でサンプリングしたＡＤ変換後のデータを示している。図２６（ｃ）は、Ｑチャネルにおいて位相１３５°でサンプリングしたＡＤ変換後のデータを示している。図２６（ｄ）は、Ｉチャネルにおいて位相２２５°でサンプリングしたＡＤ変換後のデータを示している。図２６（ｅ）は、Ｑチャネルにおいて位相３１５°でサンプリングしたＡＤ変換後のデータを示している。なお、Ｎ＝４の場合、受信信号における１ＵＩの中に、ＳＩ０～ＳＩ７のデータが含まれ、ＳＱ０～ＳＱ７のデータが含まれる。Ｎの値に応じて、１ＵＩに含まれるサンプリングのデータ数は異なる。

【0153】

図２６（ｆ）は、Ｉチャネルにおいてサンプリングした全体のデータを示している。なお、このデータは、４５°と２２５°のサンプリングデータを含んでおり、また、２２５°のサンプリングデータは値を反転させている。

【0154】

図２６（ｇ）は、Ｑチャネルにおいてサンプリングした全体のデータを示している。なお、このデータは、１３５°と３１５°のサンプリングデータを含んでおり、また、３１５°のサンプリングデータは値を反転させている。

【0155】

図２６（ｈ）は、Ｉチャネルにおける復元されたベースバンド信号のデータを示している。図２６（ｉ）は、Ｑチャネルにおける復元されたベースバンド信号のデータを示している。

【0156】

図２７は、デシメーションフィルタを示す図である。

【0157】

上述の図２６（ｆ）及び図２６（ｇ）においては、２２５°と３１５°の位相における信号を反転した信号が示されている。これらの信号の値の反転を行うには、デシメーションフィルタへの前段に反転回路ＩＮＶを配置する。例えば、上述の図１１等に示した受信装置ＲＸは、第１Ａ／Ｄ変換器１の後段に設けられた第１デシメーションフィルタＤＦ１と、第２Ａ／Ｄ変換器２の後段に設けられた第２デシメーションフィルタＤＦ２とを備えている。それぞれのデシメーションフィルタは、４５°及び１３５°の位相でサンプリングされた信号の入力端子（ＩＮ（４５）、ＩＮ（１３５））と、２２５°及び３１５°の位相でサンプリングされた信号の入力端子（ＩＮ（２２５）、ＩＮ（３１５））を備えている。デシメーションフィルタ（ＤＦ）と、入力端子（ＩＮ（２２５）、ＩＮ（３１５））との間には、それぞれ反転回路ＩＮＶが配置される。デシメーションフィルタ（ＤＦ）は、オーバーサンプリングされたデータの間引きを行って出力することができる。

【0158】

以上、種々の例示的実施形態について説明してきたが、上述した例示的実施形態に限定されることなく、様々な省略、置換、及び変更がなされてもよい。また、異なる実施形態における要素を組み合わせて他の実施形態を形成することが可能である。また、以上の説明から、本開示の種々の実施形態は、説明の目的本明細書において説明されており、本開示の範囲及び主旨から逸脱することなく種々の変更をなし得ることが、理解されるであろう。したがって、本明細書に開示した種々の実施形態は限定することを意図しておらず、真の範囲と主旨は、特許請求の範囲によって示される。

【符号の説明】

【0159】

１０…受信アンテナ、１１…受信アンプ、２０…送信アンテナ、２１…ベースバンド信号発生器、２３…変調回路、２４…搬送波信号発生器、２５…送信アンプ、１００…送受信システム、ＲＸ…受信装置、ＴＸ…送信装置、１…第１Ａ／Ｄ変換器、２…第２Ａ／Ｄ変換器、３…位相検出器、４…Ｄ／Ａ変換器、５…ループフィルタ、６…電圧制御発振器、７…位相シフタ、３１…第１ＸＯＲ回路、３２…第２ＸＯＲ回路、３３…マルチプレクサ、４１…第１チャージポンプ、４２…第２チャージポンプ、４３…第１アンプ、４４…第２アンプ、５１…第１キャパシタ、５２…第２キャパシタ、５３…第３キャパシタ、５４…第４キャパシタ、５５…抵抗器、７１…第１位相補間器、７２…第２位相補間器、７３…ダウンコンバータ、ＤＦ１…第１デシメーションフィルタ、ＤＦ２…第２デシメーションフィルタ、ＰＣ１…第１パターンチェッカ、ＰＣ２…第２パターンチェッカ、ＭＳ１…第１最頻値選択回路、ＭＳ２…第２最頻値選択回路、ＷＳ１…第１波形整形回路、ＷＳ２…第２波形整形回路。

【要約】

【課題】 回路規模を小さくして消費電力を低下可能な受信装置及び送受信システムを提供する。
【解決手段】
受信装置ＲＸは、入力端子に接続された第１Ａ／Ｄ変換器１と、入力端子に接続された第２Ａ／Ｄ変換器２と、第１Ａ／Ｄ変換器１の第１出力端子、及び、第２Ａ／Ｄ変換器２の第２出力端子に接続される入力端子を有する位相検出器３と、前記位相検出器３の出力端子に接続されたループフィルタ５と、ループフィルタ５の出力端子に接続された入力端子を有する電圧制御発振器６とを備えている。第１Ａ／Ｄ変換器１の第１サンプリングクロック信号、及び、第２Ａ／Ｄ変換器２の第２サンプリングクロック信号は、電圧制御発振器６の出力信号から生成され、π／２の位相差を有する。
【選択図】図１

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】