特許 7606846 メモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-18

(45)【発行日】2024-12-26

(54)【発明の名称】メモリ装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20241219BHJP

   H01L 21/336 20060101ALI20241219BHJP

   H01L 29/788 20060101ALI20241219BHJP

   H01L 29/792 20060101ALI20241219BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

【請求項の数】 17

(21)【出願番号】P 2020172785

(22)【出願日】2020-10-13

(65)【公開番号】P2021082809

(43)【公開日】2021-05-27

【審査請求日】2023-08-22

(31)【優先権主張番号】10-2019-0146172

(32)【優先日】2019-11-14

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】千 志 成

(72)【発明者】

【氏名】姜 淇 允

【審査官】黒田 久美子

(56)【参考文献】

【文献】米国特許出願公開第２０１５／０１５５２９６（ＵＳ，Ａ１）

【文献】特開２０１９－０７９８５３（ＪＰ，Ａ）

【文献】特開２０１９－１６９５７７（ＪＰ，Ａ）

【文献】特開２０１０－１７１１８５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０３４５８４３（ＵＳ，Ａ１）

【文献】特開２０１９－１１４７４５（ＪＰ，Ａ）

【文献】特表２０１６－５４１１１１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／３３６

Ｈ１０Ｂ ４１／２０

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上に相互積層された複数の第１ゲート層及び複数の第１層間絶縁層を含む第１積層構造体と、
前記第１積層構造体上に相互積層された複数の第２ゲート層及び複数の第２層間絶縁層を含む第２積層構造体と、
前記第１積層構造体及び前記第２積層構造体を貫通するチャネル構造体と、を有し、
前記チャネル構造体は、前記第１積層構造体を貫通する第１チャネルホール内の第１部分、前記第２積層構造体を貫通する第２チャネルホール内の第２部分、及び前記第１チャネルホールの側面から前記複数の第１層間絶縁層のうちの１層内にリセスされた第１リセス内に位置する第１突出部、並びに前記第１チャネルホールの側面から前記複数の第１層間絶縁層のうちの他の１層内にリセスされた第２リセス内に位置する第２突出部を含み、
前記チャネル構造体の前記第２部分は、前記チャネル構造体の前記第１部分、前記第１突出部、及び前記第２突出部に接触し、
少なくとも１つのダミーゲート層の一部は、前記基板の上面に垂直方向に互いに隣接する前記第１突出部と前記第２突出部との間に配置されることを特徴とするメモリ装置。

【請求項2】

前記複数の第１層間絶縁層における前記１層は、前記複数の第１層間絶縁層のうちの最上層であることを特徴とする請求項１に記載のメモリ装置。

【請求項3】

前記チャネル構造体は、前記第１チャネルホール、前記第１リセス、及び前記第２チャネルホール上のゲート絶縁層、並びに前記ゲート絶縁層上のチャネル層を含み、
前記チャネル層は、前記第１リセス外に位置することを特徴とする請求項１に記載のメモリ装置。

【請求項4】

前記ゲート絶縁層の一部は、前記第１リセス内に位置することを特徴とする請求項３に記載のメモリ装置。

【請求項5】

前記ゲート絶縁層は、前記第１チャネルホール、前記第１リセス、及び前記第２チャネルホール上のブロッキング絶縁層、前記ブロッキング絶縁層上の電荷保存層、並びに前記電荷保存層上のトンネリング絶縁層を含み、
前記ブロッキング絶縁層の一部は、前記第１リセス内に位置し、
前記トンネリング絶縁層は、前記第１リセス外に位置することを特徴とする請求項４に記載のメモリ装置。

【請求項6】

前記電荷保存層の一部は、前記第１リセス内に位置することを特徴とする請求項５に記載のメモリ装置。

【請求項7】

前記電荷保存層は、前記第１リセス外に位置することを特徴とする請求項５に記載のメモリ装置。

【請求項8】

前記チャネル構造体の前記第２部分は、前記チャネル構造体の前記第１部分及び前記第１突出部に接触することを特徴とする請求項１に記載のメモリ装置。

【請求項9】

前記複数の第１層間絶縁層のうちの最上層の垂直方向の厚さは、前記複数の第１層間絶縁層のうちの２番目に上の層の垂直方向の厚さと同一であることを特徴とする請求項１に記載のメモリ装置。

【請求項10】

前記複数の第１層間絶縁層のうちの他の１層は、前記複数の第１層間絶縁層のうちの２番目に上の層であることを特徴とする請求項１に記載のメモリ装置。

【請求項11】

基板と、
前記基板上に相互積層された複数の第１ゲート層及び複数の第１層間絶縁層を含む第１積層構造体と、
前記第１積層構造体上に相互積層された複数の第２ゲート層及び複数の第２層間絶縁層を含む第２積層構造体と、
前記第１積層構造体及び前記第２積層構造体を貫通するチャネル構造体と、を有し、
前記複数の第１ゲート層は、前記基板上に積層された複数の第１活性ゲート層及び前記複数の第１活性ゲート層上の上部第１ダミーゲート層、並びに前記複数の第１活性ゲート層と前記上部第１ダミーゲート層との間の下部第１ダミーゲート層を含み、
前記複数の第１層間絶縁層は、前記上部第１ダミーゲート層上の上部第１層間絶縁層及び前記上部第１ダミーゲート層下の下部第１層間絶縁層を含み、
前記上部第１ダミーゲート層を貫通する前記チャネル構造体の部分の平面積は、前記上部第１層間絶縁層を貫通する前記チャネル構造体の部分の平面積及び前記下部第１層間絶縁層を貫通する前記チャネル構造体の部分の平面積よりも大きく、
前記複数の第２ゲート層のうちの最下層を貫通する前記チャネル構造体の部分の平面積は、前記上部第１層間絶縁層を貫通する前記チャネル構造体の部分の平面積よりも小さく、
前記下部第１ダミーゲート層を貫通する前記チャネル構造体の部分の平面積は、前記下部第１層間絶縁層を貫通する前記チャネル構造体の部分の平面積よりも大きいことを特徴とするメモリ装置。

【請求項12】

前記上部第１ダミーゲート層の化学的組成は、前記複数の第１活性ゲート層のうちの１層の化学的組成と同一であることを特徴とする請求項１１に記載のメモリ装置。

【請求項13】

基板と、
前記基板上の複数の第１活性ゲート層、前記複数の第１活性ゲート層上の複数の第１ダミーゲート層及び前記複数の第１活性ゲート層、並びに前記複数の第１ダミーゲート層を互いに離隔させる複数の第１層間絶縁層を含む第１積層構造体と、
前記第１積層構造体上の複数の第２ゲート層、及び前記複数の第２ゲート層を互いに離隔させる複数の第２層間絶縁層を含む第２積層構造体と、
各々が前記第１積層構造体及び前記第２積層構造体を貫通する複数のチャネル構造体と、を有し、
前記複数のチャネル構造体の各々は、前記第１積層構造体を貫通する第１部分、前記第２積層構造体を貫通する第２部分、及び前記複数のチャネル構造体の各々の前記第１部分の側面から突出する複数の突出部を含み、
前記複数のチャネル構造体の各々の前記第２部分は、前記複数のチャネル構造体の各々の前記第１部分及び前記複数の突出部のそれぞれに接触し、
少なくとも１つのダミーゲート層の一部は、前記基板の上面に垂直方向に互いに隣接する２つの突出部の間に配置されることを特徴とするメモリ装置。

【請求項14】

前記複数のチャネル構造体の各々の前記複数の突出部のうちの一部は、前記複数の第１ダミーゲート層間に位置することを特徴とする請求項１３に記載のメモリ装置。

【請求項15】

前記複数のチャネル構造体の各々の前記複数の突出部は、前記複数の第１層間絶縁層のうちの一部内にそれぞれ位置することを特徴とする請求項１３に記載のメモリ装置。

【請求項16】

前記複数のチャネル構造体の各々の前記複数の突出部は、前記複数の第１ダミーゲート層内にそれぞれ位置することを特徴とする請求項１３に記載のメモリ装置。

【請求項17】

前記複数のチャネル構造体の各々の前記複数の突出部の水平方向の突出の長さは、０ｎｍ超１０ｎｍ以下であることを特徴とする請求項１３に記載のメモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリ装置に係り、より詳細には、垂直型メモリ装置に関する。

【背景技術】

【0002】

多機能、高性能、及び小型の電子装置が要求されることにより、メモリ装置の大容量化及び高集積化が要求されている。それにより、複数のメモリセルアレイが垂直方向に積層された垂直型メモリ装置が提案されている。例えば、積層された複数のゲート層、及び複数のゲート層を垂直に貫通するチャネル構造体を含む垂直型メモリ装置が提案されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１９－９６８８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、向上した工程収率を有するメモリ装置を提供することにある。

【課題を解決するための手段】

【0005】

上記目的を達成するためになされた本発明の一態様によるメモリ装置は、基板と、前記基板上に相互積層された複数の第１ゲート層及び複数の第１層間絶縁層を含む第１積層構造体と、前記第１積層構造体上に相互積層された複数の第２ゲート層及び複数の第２層間絶縁層を含む第２積層構造体と、前記第１積層構造体及び前記第２積層構造体を貫通するチャネル構造体と、を有し、前記チャネル構造体は、前記第１積層構造体を貫通する第１チャネルホール内の第１部分、前記第２積層構造体を貫通する第２チャネルホール内の第２部分、及び前記第１チャネルホールの側面から前記複数の第１層間絶縁層のうちの１層内にリセスされた第１リセス内に位置する第１突出部を含む。

【0006】

上記目的を達成するためになされた本発明の他の態様によるメモリ装置は、基板と、前記基板上に相互積層された複数の第１ゲート層及び複数の第１層間絶縁層を含む第１積層構造体と、前記第１積層構造体上に相互積層された複数の第２ゲート層及び複数の第２層間絶縁層を含む第２積層構造体と、前記第１積層構造体及び前記第２積層構造体を貫通するチャネル構造体と、を有し、前記複数の第１ゲート層は、前記基板上に積層された複数の第１活性ゲート層及び前記複数の第１活性ゲート層上の上部第１ダミーゲート層を含み、前記複数の第１層間絶縁層は、前記上部第１ダミーゲート層上の上部第１層間絶縁層及び前記上部第１ダミーゲート層下の下部第１層間絶縁層を含み、前記上部第１ダミーゲート層を貫通する前記チャネル構造体の部分の平面積は、前記上部第１層間絶縁層を貫通する前記チャネル構造体の部分の平面積及び前記下部第１層間絶縁層を貫通する前記チャネル構造体の部分の平面積よりも大きく、前記複数の第２ゲート層のうちの最下層を貫通する前記チャネル構造体の部分の平面積は、前記上部第１層間絶縁層を貫通する前記チャネル構造体の部分の平面積よりも小さい。

【0007】

上記目的を達成するためになされた本発明の更に他の態様によるメモリ装置は、基板と、前記基板上の複数の第１活性ゲート層、前記複数の第１活性ゲート層上の複数の第１ダミーゲート層及び前記複数の第１活性ゲート層、並びに前記複数の第１ダミーゲートを互いに離隔させる複数の第１層間絶縁層を含む第１積層構造体と、前記第１積層構造体上の複数の第２ゲート層、及び前記複数の第２ゲート層を互いに離隔させる複数の第２層間絶縁層を含む第２積層構造体と、各々が前記第１積層構造体及び前記第２積層構造体を貫通する複数のチャネル構造体と、を有し、前記複数のチャネル構造体の各々は、前記第１積層構造体を貫通する第１部分、前記第２積層構造体を貫通する第２部分、及び前記複数のチャネル構造体の各々の前記第１部分の側面から突出する複数の突出部を含む。

【0008】

一実施形態によるメモリ装置製造方法は、基板上に相互積層される複数の第１犠牲層及び複数の第１層間絶縁層を含む第１予備積層構造体を形成する段階と、前記第１予備積層構造体を貫通する第１チャネルホールを形成する段階と、前記第１チャネルホールの側面から前記複数の第１層間絶縁層のうちの少なくとも１層内にリセスされる少なくとも１つのリセスを形成する段階と、前記第１チャネルホール及び前記少なくとも１つのリセス内にチャネルエッチング停止層を充填する段階と、前記第１予備積層構造体上に相互積層される複数の第２犠牲層及び複数の第２層間絶縁層を含む第２予備積層構造体を形成する段階と、前記第２予備積層構造体を貫通して前記チャネルエッチング停止層を露出させる第２チャネルホールを形成する段階と、前記チャネルエッチング停止層を除去する段階と、前記第１チャネルホール、前記第２チャネルホール、及び前記少なくとも１つのリセス内にチャネル構造体を形成する段階と、前記複数の第１犠牲層及び前記複数の第２犠牲層を複数の第１ゲート層及び複数の第２ゲート層にそれぞれ交換する段階と、を有する。

【0009】

他の実施形態によるメモリ装置製造方法は、基板上に相互積層される複数の第１犠牲層及び複数の第１層間絶縁層を含む第１予備積層構造体を形成する段階と、前記第１予備積層構造体を貫通する第１チャネルホールを形成する段階と、前記第１チャネルホールの側面から前記複数の第１犠牲層のうちの少なくとも１層内にリセスされる少なくとも１つのリセスを形成する段階と、前記第１チャネルホール及び前記少なくとも１つのリセス内にチャネルエッチング停止層を充填する段階と、前記第１予備積層構造体上に相互積層される複数の第２犠牲層及び複数の第２層間絶縁層を含む第２予備積層構造体を形成する段階と、前記第２予備積層構造体を貫通して前記チャネルエッチング停止層を露出させる第２チャネルホールを形成する段階と、前記チャネルエッチング停止層を除去する段階と、前記第１チャネルホール、前記第２チャネルホール、及び前記少なくとも１つのリセス内にチャネル構造体を形成する段階と、前記複数の第１犠牲層及び前記複数の第２犠牲層を複数の第１ゲート層及び複数の第２ゲート層にそれぞれ交換する段階と、を有する。

【0010】

更に他の実施形態によるメモリ装置製造方法は、基板上に相互積層される複数の第１犠牲層及び複数の第１層間絶縁層を含む第１予備積層構造体を形成する段階と、前記第１予備積層構造体上に相互積層される複数の第２犠牲層及び複数の第２層間絶縁層を含む第２予備積層構造体を形成する段階と、前記第１予備積層構造体及び前記第２予備積層構造体を貫通するチャネル構造体を形成する段階と、前記複数の第１犠牲層及び前記複数の第２犠牲層を複数の第１ゲート層及び複数の第２ゲート層にそれぞれ交換する段階と、を有し、前記チャネル構造体は、前記第１予備積層構造体を貫通する第１チャネルホール内の第１部分、前記第２予備積層構造体を貫通する第２チャネルホール内の第２部分、及び前記チャネル構造体の前記第１チャネルホールの側面から水平的にリセスされる複数のリセス内に位置する複数の突出部を含む。

【発明の効果】

【0011】

本発明のメモリ装置によると、メモリ装置のチャネル構造体は、第１積層構造体を貫通する第１チャネルホール内の第１部分、第２積層構造体を貫通する第２チャネルホール内の第２部分、及び第１チャネルホールの側面から水平にリセスされたリセス内の突出部を含むように製造される。そのようなメモリ装置において、チャネル構造体の第２部分がチャネル構造体の第１部分と整列されなくても、チャネル構造体の第２部分が第１積層構造体内に過度に深くまで延長されない。従って、チャネル構造体の第２部分が第１ダミーゲート層下の第１活性ゲート層を貫通してメモリ装置が所望する動作特性を示さなくなることを防止することができる。従って、本発明によるメモリ装置は、向上した工程収率を有する。

【0012】

また、第２積層構造体に接触する第１積層構造体の最上の第１層間絶縁層の垂直方向の厚さが低減されたとしても、不整列によってチャネル構造体の第２部分が活性ゲート層を貫通することを防止することができる。従って、第１積層構造体の最上の第１層間絶縁層の厚さを低減させることにより、メモリ装置の電流を増大させ、メモリ装置の閾値電圧を低下させ、工程収率を大きく低下させることがない。

【図面の簡単な説明】

【0013】

【図1】本発明の一実施形態によるメモリ装置を概略的に示した回路図である。

【図2A】本発明の一実施形態によるメモリ装置の第１例（一例）を概略的に示した断面図である。

【図2B】図２ＡのＢ１領域の拡大図である。

【図3A】本発明の一実施形態によるメモリ装置の第２例を概略的に示した断面図である。

【図3B】図３ＡのＢ１ａ領域の拡大図である。

【図4A】本発明の一実施形態によるメモリ装置の第３例を概略的に示した断面図である。

【図4B】図４ＡのＢ１ｂ領域の拡大図である。

【図5】本発明の一実施形態によるメモリ装置の第４例を概略的に示した断面図である。

【図6A】本発明の一実施形態によるメモリ装置の第５例（他の例）を概略的に示した断面図である。

【図6B】図６ＡのＢ２領域の拡大図である。

【図7】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示したフローチャートである。

【図8A】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8B】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8C】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8D】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8E】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8F】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8G】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8H】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8I】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8J】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8K】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8L】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8M】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8N】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8O】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図8P】本発明の一実施形態によるメモリ装置の製造方法の一例を概略的に示した断面図である。

【図9】本発明の一実施形態によるメモリ装置の製造方法の一例の変形例を概略的に示した断面図である。

【図10】本発明の一実施形態によるメモリ装置の製造方法の他の例を概略的に示したフローチャートである。

【図11A】本発明の一実施形態によるメモリ装置の製造方法の他の例を概略的に示した断面図である。

【図11B】本発明の一実施形態によるメモリ装置の製造方法の他の例を概略的に示した断面図である。

【図11C】本発明の一実施形態によるメモリ装置の製造方法の他の例を概略的に示した断面図である。

【図11D】本発明の一実施形態によるメモリ装置の製造方法の他の例を概略的に示した断面図である。

【図11E】本発明の一実施形態によるメモリ装置の製造方法の他の例を概略的に示した断面図である。

【発明を実施するための形態】

【0014】

以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。

【0015】

図１は、本発明の一実施形態によるメモリ装置１０を概略的に示した回路図である。

【0016】

図１を参照すると、メモリ装置１０は、複数のＮＡＮＤストリング（ＮＳ１１～ＮＳ３３）を含む。図１には、メモリ装置１０が９本のＮＡＮＤストリング（ＮＳ１１～ＮＳ３３）を含むように図示しているが、１つのメモリ装置１０に含まれるＮＡＮＤストリングの本数は、それに制限されるものではない。それぞれのＮＡＮＤストリング（ＮＳ１１～ＮＳ３３）は、直列に連結された少なくとも１つの接地選択トランジスタＧＳＴ、複数の第１メモリセル（ＭＣ１及びＭＣ２）、複数の第１ダミーセル（ＤＣ１及びＤＣ２）、複数の第２ダミーセル（ＤＣ３及びＤＣ４）、複数の第２メモリセル（ＭＣ３及びＭＣ４）、及び少なくとも１つのストリング選択トランジスタＳＳＴを含む。図１には、それぞれのＮＡＮＤストリング（ＮＳ１１～ＮＳ３３）が、１つの接地選択トランジスタＧＳＴ、２個の第１メモリセル（ＭＣ１及びＭＣ２）、２個の第１ダミーセル（ＤＣ１及びＤＣ２）、２個の第２ダミーセル（ＤＣ３及びＤＣ４）、２個の第２メモリセル（ＭＣ３及びＭＣ４）、及び１つのストリング選択トランジスタＳＳＴを含むように図示しているが、１本のＮＡＮＤストリング（ＮＳ１１～ＮＳ３３）内に含まれる接地選択トランジスタ、第１メモリセル、第１ダミーセル、第２ダミーセル、第２メモリセル、及びストリング選択トランジスタの数は、それに制限されるものではない。

【0017】

ＮＡＮＤストリング（ＮＳ１１～ＮＳ３３）は、ビットライン（ＢＬ１～ＢＬ３）と共通ソースラインＣＳＬとの間に連結される。接地選択トランジスタＧＳＴのゲートは接地選択ライン（ＧＳＬ１～ＧＳＬ３）に連結され、第１メモリセル（ＭＣ１及びＭＣ２）のゲートは第１活性ワードライン（ＷＬ１及びＷＬ２）に連結され、第１ダミーセル（ＤＣ１及びＤＣ２）のゲートは第１ダミーワードライン（ＤＷＬ１及びＤＷＬ２）に連結され、第２ダミーセル（ＤＣ３及びＤＣ４）のゲートは第２ダミーワードライン（ＤＷＬ３及びＤＷＬ４）に連結され、第２メモリセル（ＭＣ３及びＭＣ４）のゲートは第２活性ワードライン（ＷＬ３及びＷＬ４）に連結され、ストリング選択トランジスタＳＳＴのゲートはストリング選択ライン（ＳＳ１～ＳＳＬ３）に連結される。

【0018】

図２Ａは、本発明の一実施形態によるメモリ装置１００の第１例（一例）を概略的に示した断面図である。図２Ｂは、図２ＡのＢ１領域の拡大図である。

【0019】

図２Ａ及び図２Ｂを参照すると、メモリ装置１００は、基板１１０、基板１１０上の第１積層構造体ＳＳａ、第１積層構造体ＳＳａ上の第２積層構造体ＳＳｂ、及び第１積層構造体ＳＳａ及び第２積層構造体ＳＳｂを貫通する複数のチャネル構造体１３０を含む。本実施形態において、メモリ装置１００は、基板１１０と第１積層構造体ＳＳａとの間の共通ソースラインＣＳＬを更に含む。本実施形態において、メモリ装置１００は、共通ソースラインＣＳＬと第１積層構造体ＳＳａとの間の下部エッチング停止層１２０を更に含む。本実施形態において、メモリ装置１００は、第１積層構造体ＳＳａ及び第２積層構造体ＳＳｂを貫通する絶縁構造体１５０を更に含む。

【0020】

基板１１０は、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質、ＩＩ－ＶＩ族半導体物質、又はそれらの組み合わせを含む半導体物質を含む。ＩＶ族半導体物質は、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はそれらの組み合わせを含む。ＩＩＩ－Ｖ族半導体物質は、例えばガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、インジウムヒ素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、又はそれらの組み合わせを含む。ＩＩ－ＶＩ族半導体物質は、例えばテルル化亜鉛（ＺｎＴｅ）、硫化カドミウム（ＣｄＳ）、又はそれらの組み合わせを含む。

【0021】

第１積層構造体ＳＳａは、基板１１０上に１層ずつ交互に積層された複数の第１ゲート層（ＧＬ１、ＧＬ２、ＤＧＬ１、ＤＧＬ２）及び複数の第１層間絶縁層（ＩＬ１～ＩＬ５）を含む。複数の第１ゲート層（ＧＬ１、ＧＬ２、ＤＧＬ１、ＤＧＬ２）は、基板１１０上に積層された複数の第１活性ゲート層（ＧＬ１、ＧＬ２）、及び複数の第１活性ゲート層（ＧＬ１、ＧＬ２）上の複数の第１ダミーゲート層（ＤＧＬ１、ＤＧＬ２）を含む。複数の第１層間絶縁層（ＩＬ１～ＩＬ５）は、複数の第１活性ゲート層（ＧＬ１、ＧＬ２）と複数の第１ダミーゲート層（ＤＧＬ１、ＤＧＬ２）とを互いに離隔させる。複数の第１ダミーゲート層（ＤＧＬ１、ＤＧＬ２）は、上部第１ダミーゲート層ＤＧＬ２、及び上部第１ダミーゲート層ＤＧＬ２下の下部第１ダミーゲート層ＤＧＬ１を含む。複数の第１層間絶縁層（ＩＬ１～ＩＬ５）において、最上層（ＩＬ５）は、上部第１層間絶縁層ＩＬ５と呼ばれる。上部第１層間絶縁層ＩＬ５は、上部第１ダミーゲート層ＤＧＬ２上に位置する。複数の第１層間絶縁層（ＩＬ１～ＩＬ５）において、２番目に上の層（ＩＬ４）は、下部第１層間絶縁層ＩＬ４と呼ばれる。下部第１層間絶縁層ＩＬ４は、上部第１ダミーゲート層ＤＧＬ２と下部第１ダミーゲート層ＤＧＬ１との間に位置する。

【0022】

複数の第１活性ゲート層（ＧＬ１、ＧＬ２）は、複数の第１メモリセル（ＭＣ１、ＭＣ２）（図１）にそれぞれ含まれ、複数の第１活性ワードライン（ＷＬ１、ＷＬ２）（図１）にそれぞれ連結される。複数の第１ダミーゲート層（ＤＧＬ１、ＤＧＬ２）は、複数の第１ダミーセル（ＤＣ１、ＤＣ２）（図１）にそれぞれ含まれ、複数の第１ダミーワードライン（ＤＷＬ１、ＤＷＬ２）（図１）にそれぞれ連結される。一実施形態において、第１積層構造体ＳＳａは複数の第１活性ワードライン（ＷＬ１、ＷＬ２）下の追加の第１活性ワードライン（図示せず）を更に含み、追加の第１活性ワードライン（図示せず）は、接地選択トランジスタＧＳＴに含まれ、複数の接地選択ライン（ＧＳＬ１～ＧＳＬ３）（図１）のうちの１本に連結される。図２Ａには、第１積層構造体ＳＳａが、２層の第１活性ゲート層（ＧＬ１、ＧＬ２）、２層の第１ダミーゲート層（ＤＧＬ１、ＤＧＬ２）、及び５層の第１層間絶縁層（ＩＬ１～ＩＬ５）を含むように図示しているが、第１積層構造体ＳＳａに含まれる第１活性ゲート層、第１ダミーゲート層、及び第１層間絶縁層の数は、それに制限されるものではない。

【0023】

第２積層構造体ＳＳｂは、第１積層構造体ＳＳａ上に１層ずつ交互に積層された複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）及び複数の第２層間絶縁層（ＩＬ６～ＩＬ９）を含む。複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）は、第１積層構造体ＳＳａ上の複数の第２ダミーゲート層（ＤＧＬ３、ＤＧＬ４）、及び複数の第２ダミーゲート層（ＤＧＬ３、ＤＧＬ４）上の複数の第２活性ゲート層（ＧＬ３、ＧＬ４）を含む。複数の第２層間絶縁層（ＩＬ６～ＩＬ９）は、複数の第２ダミーゲート層（ＤＧＬ３、ＤＧＬ４）と複数の第２活性ゲート層（ＧＬ３、ＧＬ４）とを互いに離隔させる。

【0024】

複数の第２ダミーゲート層（ＤＧＬ３、ＤＧＬ４）は、複数の第２ダミーセル（ＤＣ３、ＤＣ４）（図１）にそれぞれ含まれ、複数の第２ダミーワードライン（ＤＷＬ３、ＤＷＬ４）（図１）にそれぞれ連結される。複数の第２活性ゲート層（ＧＬ３、ＧＬ４）は、複数の第２メモリセル（ＭＣ３、ＭＣ４）（図１）にそれぞれ含まれ、複数の第２活性ワードライン（ＷＬ３、ＷＬ４）（図１）にそれぞれ連結される。一実施形態において、第２積層構造体ＳＳｂは、複数の第２活性ワードライン（ＷＬ３、ＷＬ４）上の追加の第２活性ワードライン（図示せず）を更に含み、追加の第２活性ワードライン（図示せず）は、ストリング選択トランジスタＳＳＴに含まれ、複数のストリング選択ライン（ＳＳＬ１～ＳＳＬ３）（図１参照）のうちの１本に連結される。図２Ａには、第２積層構造体ＳＳｂが２層の第２ダミーゲート層（ＤＧＬ３、ＤＧＬ４）、２層の第２活性ゲート層（ＧＬ３、ＧＬ４）、及び４個の第２層間絶縁層（ＩＬ６～ＩＬ９）を含むように図示しているが、第２積層構造体ＳＳｂに含まれる第２ダミーゲート層、第２活性ゲート層、及び第２層間絶縁層の数は、それに制限されるものではない。

【0025】

複数の第１活性ゲート層（ＧＬ１、ＧＬ２）及び複数の第２活性ゲート層（ＧＬ３、ＧＬ４）は、例えば銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、又はそれらの組み合わせを含む伝導性物質を含む。複数の第１ダミーゲート層（ＤＧＬ１、ＤＧＬ２）及び複数の第２ダミーゲート層（ＤＧＬ３、ＤＧＬ４）のゲート層の化学的組成は、複数の第１活性ゲート層（ＧＬ１、ＧＬ２）及び複数の第２活性ゲート層（ＧＬ３、ＧＬ４）の化学的組成と実質的に同一である。本明細書において、２つの物体の化学的組成が同一であるということは、２つの物体の化学的組成の差が、２つの物体が同時に同一装置内において同一のソース及び工程条件を使用して形成されたときに、工程的限界によって発生し得る２つの物体の化学的組成差範囲内であるということを意味する。複数の第１ダミーゲート層（ＤＧＬ１、ＤＧＬ２）及び複数の第２ダミーゲート層（ＤＧＬ３、ＤＧＬ４）は、例えば銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、又はそれらの組み合わせを含む伝導性物質を含む。一実施形態において、複数の第１ゲート層（ＧＬ１、ＧＬ２、ＤＧＬ１、ＤＧＬ２）及び複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）のそれぞれは、約１０ｎｍ～約３０ｎｍの厚みを有する。

【0026】

複数の第１層間絶縁層（ＩＬ１～ＩＬ５）及び複数の第２層間絶縁層）ＩＬ６～ＩＬ９）は、例えばシリコン酸化物、シリコン窒化物、又はそれらの組み合わせを含む絶縁物質を含む。一実施形態において、複数の第１層間絶縁層（ＩＬ１～ＩＬ５）及び複数の第２層間絶縁層（ＩＬ６～ＩＬ９）のそれぞれは、約１０ｎｍ～約３０ｎｍの厚みを有する。

【0027】

チャネル構造体１３０は、第１積層構造体ＳＳａ及び第２積層構造体ＳＳｂを貫通する。チャネル構造体１３０は、第１積層構造体ＳＳａを貫通する第１部分１３０ａ、第２積層構造体ＳＳｂを貫通する第２部分１３０ｂ、及びチャネル構造体１３０の第１部分１３０ａの側面から突出する複数の突出部（１３０ｐ１、１３０ｐ２）を含む。チャネル構造体１３０の複数の突出部（１３０ｐ１、１３０ｐ２）は、例えば第１突出部１３０ｐ１、及び第１突出部１３０ｐ１下の第２突出部１３０ｐ２を含む。チャネル構造体１３０の第２部分１３０ｂは、チャネル構造体１３０の第１部分１３０ａに接触する。

【0028】

チャネル構造体１３０の第１突出部１３０ｐ１は、上部第１層間絶縁層ＩＬ５内に位置する。即ち、チャネル構造体１３０の第１突出部１３０ｐ１は、上部第１ダミーゲート層ＤＧＬ２と、複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）のうちの最下層（ＤＧＬ３）との間に位置する。チャネル構造体１３０の第２突出部１３０ｐ２は、下部第１層間絶縁層ＩＬ４内に位置する。即ち、チャネル構造体１３０の第２突出部１３０ｐ２は、上部第１ダミーゲート層ＤＧＬ２と下部第１ダミーゲート層ＤＧＬ１との間に位置する。

【0029】

チャネル構造体１３０の第１部分１３０ａは、第１積層構造体ＳＳａを貫通する第１チャネルホールＣＨＨａ内に位置する。チャネル構造体１３０の第２部分１３０ｂは、第２積層構造体ＳＳｂを貫通する第２チャネルホールＣＨＨｂ内に位置する。チャネル構造体１３０の第１突出部１３０ｐ１は、第１チャネルホールＣＨＨａの側面から複数の第１層間絶縁層（ＩＬ１～ＩＬ５）のうちの最上層（ＩＬ５）内にリセスされた第１リセスＣＨＲ１内に位置する。チャネル構造体１３０の第２突出部１３０ｐ２は、第２チャネルホールＣＨＨｂの側面から複数の第１層間絶縁層（ＩＬ１～ＩＬ５）のうちの２番目に上の層（ＩＬ４）内にリセスされた第２リセスＣＨＲ２内に位置する。

【0030】

一実施形態において、第１リセスＣＨＲ１は、複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）のうちの最下層の下面、上部第１層間絶縁層ＩＬ５の側面、及び上部第１ダミーゲート層ＤＧＬ２の上面によって定義される。第２リセスＣＨＲ２は、上部第１ダミーゲート層ＤＧＬ２の下面、下部第１層間絶縁層ＩＬ４の側面、及び下部第１ダミーゲート層ＤＧＬ１の上面によって定義される。

【0031】

本明細書において、ある物体の平面積は、ある物体のＸ－Ｙ平面上の投映の面積を意味する。上部第１層間絶縁層ＩＬ５を貫通するチャネル構造体１３０の部分１３０－２－１の平面積は、上部第１ダミーゲート層ＤＧＬ２を貫通するチャネル構造体１３０の部分１３０－２－２の平面積、及び複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）のうちの最下層（ＤＧＬ３）を貫通するチャネル構造体１３０の部分１３０－１－１の平面積よりも大きい。一実施形態において、上部第１ダミーゲート層ＤＧＬ２を貫通するチャネル構造体１３０の部分１３０－２－２の平面積は、複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）のうちの最下層（ＤＧＬ３）を貫通するチャネル構造体１３０の部分１３０－１－１の平面積よりも大きい。下部第１層間絶縁層ＩＬ４を貫通するチャネル構造体１３０の部分１３０－２－３の平面積は、上部第１ダミーゲート層ＤＧＬ２を貫通するチャネル構造体１３０の部分１３０－２－２の平面積、及び下部第１ダミーゲート層ＤＧＬ１を貫通するチャネル構造体１３０の部分１３０－２－４の平面積よりも大きい。

【0032】

チャネル構造体１３０は、第１チャネルホールＣＨＨａ、複数のリセス（ＣＨＲ１、ＣＨＲ２）、及び第２チャネルホールＣＨＨｂ上のゲート絶縁層１３１、並びにゲート絶縁層１３１上のチャネル層１３２を含む。本実施形態において、チャネル構造体１３０は、チャネル層１３２上のチャネル充填層１３３を更に含む。本実施形態において、チャネル構造体１３０は、第２チャネルホールＣＨＨｂの上端を塞ぐパッド層１３４を更に含む。

【0033】

ゲート絶縁層１３１は、第１チャネルホールＣＨＨａ、複数のリセス（ＣＨＲ１、ＣＨＲ２）、及び第２チャネルホールＣＨＨｂ上のブロッキング絶縁層１３１ａ、ブロッキング絶縁層１３１ａ上の電荷保存層１３１ｂ、並びに電荷保存層１３１ｂ上のトンネリング絶縁層１３１ｃを含む。ブロッキング絶縁層１３１ａは、例えばシリコン酸化物、シリコン窒化物、シリコン酸化物よりも高い誘電率を有する金属酸化物又はそれらの組み合わせを含む。金属酸化物は、例えばハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物、又はそれらの組み合わせを含む。一実施形態において、ブロッキング絶縁層１３１ａは、約１ｎｍ～約１０ｎｍの厚みを有する。電荷保存層１３１ｂは、例えばシリコン窒化物、ボロン窒化物、ポリシリコン、又はそれらの組み合わせを含む。一実施形態において、電荷保存層１３１ｂは、約１ｎｍ～約１０ｎｍの厚みを有する。トンネリング絶縁層１３１ｃは、例えば金属酸化物を含む。一実施形態において、トンネリング絶縁層１３１ｃは、約１ｎｍ～約１０ｎｍの厚みを有する。一実施形態において、ブロッキング絶縁層１３１ａ、電荷保存層１３１ｂ、及びトンネリング絶縁層１３１ｃは、それぞれ酸化物、窒化物及び酸化物を含む。

【0034】

ゲート絶縁層１３１の一部は、複数のリセス（ＣＨＲ１、ＣＨＲ２）内に位置し、ゲート絶縁層１３１の残りの部分は、複数のリセス（ＣＨＲ１、ＣＨＲ２）外に位置する。図２Ａ及び図２Ｂに示した実施形態において、ブロッキング絶縁層１３１ａの一部は複数のリセス（ＣＨＲ１、ＣＨＲ２）内に位置し、トンネリング絶縁層１３１ｃは複数のリセス（ＣＨＲ１、ＣＨＲ２）外に位置する。しかし、他の実施形態において、トンネリング絶縁層１３１ｃの一部も、複数のリセス（ＣＨＲ１、ＣＨＲ２）内に位置する。図２Ａ及び図２Ｂに示した実施形態において、電荷保存層１３１ｂの一部は、複数のリセス（ＣＨＲ１、ＣＨＲ２）内に位置するが、他の実施形態において、電荷保存層１３１ｂは、複数のリセス（ＣＨＲ１、ＣＨＲ２）外に位置する。

【0035】

図２Ａ及び図２Ｂに示した実施形態において、チャネル層１３２は、複数のリセス（ＣＨＲ１、ＣＨＲ２）外に位置するが、他の実施形態において、チャネル層１３２の一部は、リセス（ＣＨＲ１、ＣＨＲ２）内に位置する。チャネル層１３２は、半導体物質を含む。チャネル充填層１３３は、チャネル層１３２によって取り囲まれた空間を充填する。チャネル充填層１３３は、例えば絶縁物質を含む。パッド層１３４は、例えば半導体物質を含む。

【0036】

チャネル構造体１３０のチャネル層１３２及びチャネル充填層１３３は、共通ソースラインＣＳＬを更に貫通する。共通ソースラインＣＳＬは、チャネル構造体１３０のゲート絶縁層１３１を貫通し、チャネル構造体１３０のチャネル層１３２に接触する。共通ソースラインＣＳＬは、例えば半導体物質を含む。チャネル構造体１３０は、下部エッチング停止層１２０を更に貫通する。絶縁構造体１５０は、第２積層構造体ＳＳｂ、第１積層構造体ＳＳａ、及び下部エッチング停止層１２０を貫通し、絶縁構造体１５０の下端は、共通ソースラインＣＳＬまで延長される。絶縁構造体１５０は、第１積層構造体ＳＳａ及び第２積層構造体ＳＳｂを貫通するワードラインカットＷＬＣ内に位置する。絶縁構造体１５０は、絶縁物質を含む。

【0037】

図３Ａは、本発明の一実施形態によるメモリ装置１００ａの第２例を概略的に示した断面図である。図３Ｂは、図３ＡのＢ１ａ領域の拡大図である。

【0038】

図３Ａ及び図３Ｂを参照すると、チャネル構造体１３０の第１部分１３０ａの中心軸ＡＸ１とチャネル構造体１３０の第２部分１３０ｂの中心軸ＡＸ２とは、整列されない。例えば、チャネル構造体１３０の第１部分１３０ａの中心軸ＡＸ１とチャネル構造体１３０の第２部分１３０ｂの中心軸ＡＸ２とは、垂直的に整列されない。本実施形態において、不整列により、チャネル構造体１３０の第２部分１３０ｂは、チャネル構造体１３０の第１部分１３０ａだけではなく、チャネル構造体１３０の第１突出部１３０ｐ１に更に接触する。

【0039】

図４Ａは、本発明の一実施形態によるメモリ装置１００ｂの第３例を概略的に示した断面図である。図４Ｂは、図４ＡのＢ１ｂ領域の拡大図である。

【0040】

図４Ａ及び図４Ｂを参照すると、チャネル構造体１３０の第１部分１３０ａの中心軸ＡＸ１とチャネル構造体１３０の第２部分１３０ｂの中心軸ＡＸ２とは、整列されない。例えば、チャネル構造体１３０の第２部分１３０ｂの中心軸ＡＸ２は、チャネル構造体１３０の第１部分１３０ａの中心軸ＡＸ１と平行ではない。本実施形態において、不整列により、チャネル構造体１３０の第２部分１３０ｂは、チャネル構造体１３０の第１部分１３０ａだけではなく、チャネル構造体１３０の第１突出部１３０ｐ１及び第２突出部１３０ｐ２に更に接触する。チャネル構造体１３０の第２部分１３０ｂは、上部第１層間絶縁層ＩＬ５、上部第１ダミーゲート層ＤＧＬ２、及び下部第１層間絶縁層ＩＬ４を貫通する。一実施形態において、チャネル構造体１３０の第２部分１３０ｂは、下部第１ダミーゲート層ＤＧＬ１を更に貫通する。しかし、チャネル構造体１３０の第２部分１３０ｂは、複数の第１活性ゲート層（ＧＬ１、ＧＬ２）を更に貫通することはない。

【0041】

図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図４Ａ、及び図４Ｂを参照すると、本発明の一実施形態によるメモリ装置（１００、１００ａ、１００ｂ）において、チャネル構造体１３０の第２部分１３０ｂがチャネル構造体１３０の第１部分１３０ａと整列されなくても、チャネル構造体１３０の第２部分１３０ｂは、第１積層構造体ＳＳａ内に過度に深くまで延長されることはない。従って、チャネル構造体１３０の第２部分１３０ｂが第１ダミーゲート層（ＤＧＬ１、ＤＧＬ２）下の第１活性ゲート層（ＧＬ１、ＧＬ２）を貫通してメモリ装置（１００、１００ａ、１００ｂ）が所望する動作特性を示さないことを防止する。従って、本発明の一実施形態によるメモリ装置（１００、１００ａ、１００ｂ）は、向上した工程収率を有する。リセス（ＣＨＲ２、ＣＨＲ１）の数を増加させ、チャネル構造体１３０の突出部（１３０ｐ１、１３０ｐ２）の数を増加させることは、特に図４Ａ及び図４Ｂに示した実施形態のように、チャネル構造体１３０の第２部分１３０ｂの回転軸ＡＸ２がチャネル構造体１３０の第１部分１３０ａの回転軸ＡＸ１と平行ではない場合に、工程収率の低下防止に効果的である。

【0042】

また、第１積層構造体ＳＳａの最上の第１層間絶縁層ＩＬ５の垂直方向（Ｚ方向）の厚さＨ２が低減しても、不整列により、チャネル構造体１３０の第２部分１３０ｂが第１活性ゲート層（ＧＬ１、ＧＬ２）を貫通することを防止することができる。従って、第１積層構造体ＳＳａの最上の第１層間絶縁層ＩＬ５の厚さＨ２を低減させることにより、メモリ装置（１００、１００ａ、１００ｂ）の電流を増大させ、メモリ装置（１００、１００ａ、１００ｂ）の閾値電圧を低下させても、工程収率を大きく低下させない。例えば、第１積層構造体ＳＳａの最上の第１層間絶縁層ＩＬ５の垂直方向（Ｚ方向）の厚さＨ２は、残りの複数の第１層間絶縁層（ＩＬ１～ＩＬ４）のうちの１層（例えば、ＩＬ４）の垂直方向（Ｚ方向）の厚さＨ１と実質的に同一に低減する。本明細書において、２つの物体の寸法が実質的に同一であるということは、２つの物体の寸法差が、２つの物体が同一寸法を有するように設計されたが工程的限界によって発生し得る２つの物体の寸法差の範囲内であるということを意味する。しかし、他の実施形態において、第１積層構造体ＳＳａの最上の第１層間絶縁層ＩＬ５の垂直方向（Ｚ方向）の厚さＨ２は、残りの複数の第１層間絶縁層（ＩＬ１～ＩＬ４）のうちの１層（例えば、ＩＬ４）の垂直方向（Ｚ方向）の厚さＨ１よりも高い。

【0043】

図５は、本発明の一実施形態によるメモリ装置１００ｃの第４例を概略的に示した断面図である。

【0044】

図５を参照すると、図２Ａ及び図２Ｂには、メモリ装置１００が二つの積層構造体（ＳＳａ、ＳＳｂ）を含むように図示しているが、図５のメモリ装置１００ｃは、２よりも多数の積層構造体（ＳＳａ、ＳＳｂ、ＳＳｃ）を含む。例えば、メモリ装置１００ｃは、第１積層構造体ＳＳａ、第２積層構造体ＳＳｂ、及び第３積層構造体ＳＳｃを含む。基板１１０上に積層された積層構造体（例えば、第１積層構造体ＳＳａ、第２積層構造体ＳＳｂ、及び第３積層構造体ＳＳｃ）の数を増加させることにより、メモリ装置１００ｃの集積度を向上させることができる。

【0045】

第１積層構造体ＳＳａは、基板１１０上に積層された複数の第１活性ゲート層（ＧＬ１、ＧＬ２）、複数の第１活性ゲート層（ＧＬ１、ＧＬ２）上に積層された複数の第１ダミーゲート層（ＤＧＬ１、ＤＧＬ２）、複数の第１ゲート層（ＧＬ１、ＧＬ２、ＤＧＬ１、ＤＧＬ２）の間を互いに離隔させる複数の第１層間絶縁層（ＩＬ１～ＩＬ５）を含む。第２積層構造体ＳＳｂは、第１積層構造体ＳＳａ上に積層された複数の第２ダミーゲート層（ＤＧＬ３、ＤＧＬ４）、複数の第２ダミーゲート層（ＤＧＬ３、ＤＧＬ４）上の複数の第２活性ゲート層（ＧＬ３、ＧＬ４）、複数の第２活性ゲート層（ＧＬ３、ＧＬ４）上に積層された複数の第２ダミーゲート層（ＤＧＬ５、ＤＧＬ６）、複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４、ＤＧＬ５、ＤＧＬ６）間を互いに離隔させる複数の第２層間絶縁層（ＩＬ６～ＩＬ１１）を含む。第３積層構造体ＳＳｃは、第２積層構造体ＳＳｂ上に積層された複数の第３ダミーゲート層（ＤＧＬ７、ＤＧＬ８）、複数の第３ダミーゲート層（ＤＧＬ７、ＤＧＬ８）上の複数の第３活性ゲート層（ＧＬ５、ＧＬ６）、及び複数の第３ゲート層（ＤＧＬ７、ＤＧＬ８、ＧＬ５、ＧＬ６）間を互いに離隔させる複数の第３層間絶縁層（ＩＬ１２～ＩＬ１５）を含む。

【0046】

メモリ装置１００ｃのチャネル構造体１３０は、第１積層構造体ＳＳａ、第２積層構造体ＳＳｂ、及び第３積層構造体ＳＳｃを貫通する。チャネル構造体１３０は、第１積層構造体ＳＳａを貫通する第１チャネルホールＣＨＨａ、第２積層構造体ＳＳｂを貫通して第１チャネルホールＣＨＨａに連結される第２チャネルホールＣＨＨｂ、第３積層構造体ＳＳｃを貫通して第２チャネルホールＣＨＨｂに連結される第３チャネルホールＣＨＨｃ、第１チャネルホールＣＨＨａの側面から複数の第１層間絶縁層（ＩＬ４、ＩＬ５）内にそれぞれリセスされた複数のリセス（ＣＨＲ１、ＣＨＲ２）、第２チャネルホールＣＨＨｂの側面から複数の第２層間絶縁層（ＩＬ１０、ＩＬ１１）内にそれぞれリセスされた複数のリセス（ＣＨＲ３、ＣＨＲ４）の中に形成される。

【0047】

図６Ａは、本発明の一実施形態によるメモリ装置２００の第５例（他の例）を概略的に示した断面図である。図６Ｂは、図６ＡのＢ２領域の拡大図である。

【0048】

図６Ａ及び図６Ｂを参照すると、チャネル構造体１３０’は、第１積層構造体ＳＳａを貫通する第１部分１３０ａ、第２積層構造体ＳＳｂを貫通する第２部分１３０ｂ、及びチャネル構造体１３０の第１部分１３０ａの側面から突出する複数の突出部（１３０ｐ１’、１３０ｐ２’）を含む。チャネル構造体１３０’の複数の突出部（１３０ｐ１’、１３０ｐ２’）は、第１突出部１３０ｐ１’及び第１突出部１３０ｐ１’下の第２突出部１３０ｐ２’を含む。

【0049】

チャネル構造体１３０’の第１突出部１３０ｐ１’は、上部第１ダミーゲート層ＤＧＬ２内に位置する。即ち、チャネル構造体１３０’の第１突出部１３０ｐ１’は、上部第１層間絶縁層ＩＬ５と下部第１層間絶縁層ＩＬ４との間に位置する。チャネル構造体１３０’の第２突出部１３０ｐ２’は、下部第１ダミーゲート層ＤＧＬ１内に位置する。即ち、チャネル構造体１３０’の第２突出部１３０ｐ２’は、下部第１層間絶縁層ＩＬ４と複数の第１層間絶縁層（ＩＬ１～ＩＬ５）における３番目に下の層（ＩＬ３）との間に位置する。

【0050】

チャネル構造体１３０’の第１部分１３０ａは、第１積層構造体ＳＳａを貫通する第１チャネルホールＣＨＨａ内に位置する。チャネル構造体１３０’の第２部分１３０ｂは、第２積層構造体ＳＳｂを貫通する第２チャネルホールＣＨＨｂ内に位置する。チャネル構造体１３０’の第１突出部１３０ｐ１’は、第１チャネルホールＣＨＨａの側面から上部第１ダミーゲート層ＤＧＬ２内にリセスされた第１リセスＣＨＲ１’内に位置する。チャネル構造体１３０’の第２突出部１３０ｐ２’は、第２チャネルホールＣＨＨｂの側面から下部第１ダミーゲート層ＤＧＬ１内にリセスされた第２リセスＣＨＲ２’内に位置する。

【0051】

一実施形態において、第１リセスＣＨＲ１’は、上部第１層間絶縁層ＩＬ５の下面、上部第１ダミーゲート層ＤＧＬ２の側面、及び下部第１層間絶縁層ＩＬ４の上面によって定義される。第２リセスＣＨＲ２’は、下部第１層間絶縁層ＩＬ４の下面、下部第１ダミーゲート層ＤＧＬ１の側面、及び複数の第１層間絶縁層（ＩＬ１～ＩＬ５）のうちの３番目に上の層（ＩＬ３）の上面によって定義される。

【0052】

上部第１ダミーゲート層ＤＧＬ２を貫通するチャネル構造体１３０’の部分１３０－２－２’の平面積は、上部第１層間絶縁層ＩＬ５を貫通するチャネル構造体１３０’の部分１３０－２－１’の平面積、及び下部第１層間絶縁層ＩＬ４を貫通するチャネル構造体１３０’の部分１３０－２－３’の平面積よりも大きい。本実施形態において、複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）のうちの最下層（ＤＧＬ３）を貫通するチャネル構造体１３０’の部分１３０－１－１’の平面積は、上部第１層間絶縁層ＩＬ５を貫通するチャネル構造体１３０’の部分１３０－２－１’の平面積よりも小さい。下部第１ダミーゲート層ＤＧＬ１を貫通するチャネル構造体１３０’の部分１３０－２－４’の平面積は、下部第１層間絶縁層ＩＬ４を貫通するチャネル構造体１３０’の部分１３０－２－３’の平面積、及び複数の第１層間絶縁層（ＩＬ１～ＩＬ５）のうちの３番目に上の層（ＩＬ３）を貫通するチャネル構造体１３０’の部分１３０－２－５’の平面積よりも大きい。

【0053】

図７は、本発明の一実施形態によるメモリ装置の製造方法１０００の一例を概略的に示したフローチャートである。図８Ａ～図８Ｐ、及び図９は、本発明の一実施形態によるメモリ装置の製造方法１０００の一例を概略的に示した断面図である。

【0054】

図７及び図８Ａを参照すると、基板１１０上に第１予備積層構造体ＰＳａを形成する（段階Ｓ１１００）。第１予備積層構造体ＰＳａは、基板１１０上に相互積層された複数の第１犠牲層（ＳＬ１～ＳＬ４）及び複数の第１層間絶縁層（ＩＬ１～ＩＬ５）を含む。即ち、基板１１０上に複数の第１犠牲層（ＳＬ１～ＳＬ４）及び複数の第１層間絶縁層（ＩＬ１～ＩＬ５）を相互に形成することにより、第１予備積層構造体ＰＳａが形成される。本実施形態において、メモリ装置の製造方法１０００は、第１予備積層構造体ＰＳａを形成する（段階Ｓ１１００）前に、基板１１０上に下部犠牲層ＳＬ及び下部エッチング停止層１２０を順に更に形成する。複数の第１犠牲層（ＳＬ１～ＳＬ４）及び下部犠牲層ＳＬは、複数の第１層間絶縁層（ＩＬ１～ＩＬ５）に対してエッチング選択比を有する任意の物質、例えばシリコン窒化物を含む。下部エッチング停止層１２０は、下部犠牲層ＳＬに対してエッチング選択比を有する任意の物質、例えばポリシリコンを含む。

【0055】

図７及び図８Ｂを参照すると、第１予備積層構造体ＰＳａを貫通する第１チャネルホールＣＨＨａを形成する（段階Ｓ１２００）。本実施形態において、第１チャネルホールＣＨＨａは、下部エッチング停止層１２０及び下部犠牲層ＳＬを更に貫通する。

【0056】

図８Ｃを参照すると、複数の第１層間絶縁層（ＩＬ１～ＩＬ５）のうちの少なくとも１層（例えば、上部第１層間絶縁層ＩＬ５及び下部第１層間絶縁層ＩＬ４）を第１チャネルホールＣＨＨａに露出させ、複数の第１層間絶縁層（ＩＬ１～ＩＬ５）のうちの残り（例えば、ＩＬ１～ＩＬ３）を覆う犠牲充填層ＦＬを、第１チャネルホールＣＨＨａ内に形成する。具体的には、第１チャネルホールＣＨＨａ内に犠牲充填層ＦＬを充填し、複数の第１層間絶縁層（ＩＬ１～ＩＬ５）のうちの少なくとも１層（例えば、ＩＬ４、ＩＬ５）が犠牲充填層ＦＬにより第１チャネルホールＣＨＨａに露出されるように、犠牲充填層ＦＬの上部を除去する。犠牲充填層ＦＬは、複数の第１層間絶縁層（ＩＬ１～ＩＬ５）及び複数の第１犠牲層（ＳＬ１～ＳＬ４）に対してエッチング選択比を有する任意の物質、例えばスピン・オン・ハードマスク（ｓｐｉｎ－ｏｎ－ｈａｒｄｍａｓｋ）、ポリシリコン、金属、又はそれらの組み合わせを含む。

【0057】

図７、図８Ｄ、及び図８Ｅを参照すると、第１チャネルホールＣＨＨａの側面から充填層ＦＬによって露出される少なくとも１層の第１層間絶縁層（例えば、ＩＬ４、ＩＬ５）内にリセスされる少なくとも１つのリセス（例えば、ＣＨＲ１、ＣＨＲ２）を形成する（段階Ｓ１３００）。具体的には、上部第１層間絶縁層ＩＬ５及び下部第１層間絶縁層ＩＬ４の第１チャネルホールＣＨＨａに露出された部分を除去、例えば水平にエッチングすることにより、上部第１層間絶縁層ＩＬ５内の第１リセスＣＨＲ１及び下部第１層間絶縁層ＩＬ４内の第２リセスＣＨＲ２が形成される。第１層間絶縁層（ＩＬ５、ＩＬ４）を選択的にエッチングするために、第１犠牲層ＳＬ４を構成する物質に対するエッチング速度よりも第１層間絶縁層（ＩＬ５、ＩＬ４）を構成する物質に対するエッチング速度が更に速いエッチング剤が使用される。少なくとも１つのリセス（ＣＨＲ１、ＣＨＲ２）を形成した後、犠牲充填層ＦＬを除去する。

【0058】

図７及び図８Ｆを参照すると、第１チャネルホールＣＨＨａ及び少なくとも１つのリセス（例えば、ＣＨＲ１、ＣＨＲ２）内に、チャネルエッチング停止層ＥＳＬを充填する（段階Ｓ１４００）。チャネルエッチング停止層ＥＳＬは、複数の第１層間絶縁層（ＩＬ１～ＩＬ５）及び複数の第１犠牲層（ＳＬ１～ＳＬ４）に対してエッチング選択比を有する任意の物質、例えばスピン・オン・ハードマスク、ポリシリコン、金属、又はそれらの組み合わせを含む。

【0059】

一実施形態において、図８Ｄ～図８Ｆに示しているものと異なり、少なくとも１つのリセス（ＣＨＲ１、ＣＨＲ２）を形成した後、犠牲充填層ＦＬを除去せず、図９に示すように、チャネルエッチング停止層ＥＳＬが犠牲充填層ＦＬ上に形成される。そのような実施形態において、犠牲充填層ＦＬとチャネルエッチング停止層ＥＳＬとは、実質的に同一物質を含む。他の実施形態において、犠牲充填層ＦＬとチャネルエッチング停止層ＥＳＬとは、異なる物質を含む。

【0060】

図７、図８Ｇ、及び図８Ｈを参照すると、第１予備積層構造体ＰＳａ上に第２予備積層構造体ＰＳｂを形成する（段階Ｓ１５００）。第２予備積層構造体ＰＳｂは、第１予備積層構造体ＰＳａ上に相互積層された複数の第２犠牲層（ＳＬ５～ＳＬ８）及び複数の第２層間絶縁層（ＩＬ６～ＩＬ９）を含む。即ち、第１予備積層構造体ＰＳａ上に、複数の第２犠牲層（ＳＬ５～ＳＬ８）及び複数の第２層間絶縁層（ＩＬ６～ＩＬ９）を相互に形成することにより、第２予備積層構造体ＰＳｂが形成される。複数の第２犠牲層（ＳＬ５～ＳＬ８）は、複数の第１層間絶縁層（ＩＬ１～ＩＬ５）に対してエッチング選択比を有する任意の物質、例えばシリコン窒化物を含む。

【0061】

次に、第２予備積層構造体ＰＳｂを貫通してチャネルエッチング停止層ＥＳＬを露出させる第２チャネルホールＣＨＨｂを形成する（段階Ｓ１６００）。第２チャネルホールＣＨＨｂをエッチングするときに（段階Ｓ１６００）、チャネルエッチング停止層ＥＳＬは、第２チャネルホールＣＨＨｂが第１予備積層構造体ＰＳａ内に過度に深くエッチングされることを防止する。少なくとも１つのリセス（ＣＨＲ１、ＣＨＲ２）の形成は、チャネルエッチング停止層ＥＳＬの平面積を増加させ、それにより第１チャネルホールＣＨＨａと第２チャネルホールＣＨＨｂとの許容可能な不整列範囲を増大させる。従って、少なくとも１つのリセス（ＣＨＲ１、ＣＨＲ２）を形成することにより、第２チャネルホールを形成する段階（段階Ｓ１６００）の工程収率が向上する。また、素子特性を改善するために上部第１層間絶縁層ＩＬ５の厚みを低減させても、第２チャネルホールＣＨＨｂが第１予備積層構造体ＰＳａ内に過度に深くエッチングされることを防止するため、工程収率低下を防止することができる。第２チャネルホールＣＨＨｂを形成した後、チャネルエッチング停止層ＥＳＬを除去する（段階Ｓ１７００）。

【0062】

図７及び図８Ｉを参照すると、第１チャネルホールＣＨＨａ、第２チャネルホールＣＨＨｂ、及び少なくとも１つのリセス（ＣＨＲ１、ＣＨＲ２）の中に、チャネル構造体１３０を形成する（段階Ｓ１８００）。具体的には、第１チャネルホールＣＨＨａ、少なくとも１つのリセス（ＣＨＲ１、ＣＨＲ２）、及び第２チャネルホールＣＨＨｂの上に、ゲート絶縁層１３１及びチャネル層１３２を順に形成する。具体的には、第１チャネルホールＣＨＨａ、少なくとも１つのリセス（ＣＨＲ１、ＣＨＲ２）、及び第２チャネルホールＣＨＨｂの上にブロッキング絶縁層１３１ａ、電荷保存層１３１ｂ、及びトンネリング絶縁層１３１ｃを順に形成することにより、ゲート絶縁層１３１が形成される。本実施形態において、チャネル層１３２上にチャネル充填層１３３を更に形成する。その後、第２チャネルホールＣＨＨｂの上端を塞ぐパッド層１３４を更に形成する。

【0063】

図８Ｊを参照すると、第１予備積層構造体ＰＳａ、第２予備積層構造体ＰＳｂ、及び下部エッチング停止層１２０を貫通するワードラインカットＷＬＣが形成される。ワードラインカットＷＬＣは、下部犠牲層ＳＬを露出させる。

【0064】

図８Ｋを参照すると、複数の第２層間絶縁層（ＩＬ６～ＩＬ９）のうちの最上層（ＩＬ９）の上面及びワードラインカットＷＬＣの側面を覆い、ワードラインカットＷＬＣの下端を覆わないカバー層ＳＰを形成する。具体的に、カバー層ＳＰは、ステップカバレージ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）特性が優秀ではない蒸着方法を使用して形成される。従って、下部犠牲層ＳＬは、カバー層ＳＰによってワードラインカットＷＬＣに露出される。

【0065】

図８Ｋ及び図８Ｌを参照すると、下部犠牲層ＳＬを除去することによって基板１１０と下部エッチング停止層１２０との間にギャップＧａを形成する。基板１１０と下部エッチング停止層１２０との間のギャップＧａに、チャネル構造体１３０の側壁の一部が露出される。エッチング剤は、ワードラインカットＷＬＣを介して下部犠牲層ＳＬに伝達される。下部エッチング停止層１２０及びカバー層ＳＰは、下部犠牲層ＳＬを除去する間、第１予備積層構造体ＰＳａ及び第２予備積層構造体ＰＳｂがエッチングされることを防止する。

【0066】

図８Ｌ及び図８Ｍを参照すると、基板１１０と下部エッチング停止層１２０との間のギャップＧａによって露出されたゲート絶縁層１３１の部分を除去することにより、チャネル層１３２を、基板１１０と下部エッチング停止層１２０との間のギャップＧａに露出させる。

【0067】

図８Ｍ及び図８Ｎを参照すると、基板１１０と下部エッチング停止層１２０との間のギャップＧａ内に共通ソースラインＣＳＬを充填する。共通ソースラインＣＳＬは、チャネル層１３２に接触するように形成される。

【0068】

図７、及び図８Ｎ～図８Ｐを参照すると、複数の第１犠牲層（ＳＬ１～ＳＬ４）及び複数の第２犠牲層（ＳＬ５～ＳＬ８）を、複数の第１ゲート層（ＧＬ１、ＧＬ２、ＤＧＬ１、ＤＧＬ２）及び複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）にそれぞれ交換する（段階Ｓ１９００）。具体的には、カバー層ＳＰを除去することにより、複数の第１犠牲層（ＳＬ１～ＳＬ４）及び複数の第２犠牲層（ＳＬ５～ＳＬ８）を、ワードラインカットＷＬＣに露出させる。その後、複数の第１犠牲層（ＳＬ１～ＳＬ４）及び複数の第２犠牲層（ＳＬ５～ＳＬ８）を除去することにより、複数の第１層間絶縁層（ＩＬ１～ＩＬ４）と複数の第２層間絶縁層（ＩＬ５～ＩＬ９）との間の複数のギャップ（Ｇｂ～Ｇｉ）を形成する。エッチング剤は、ワードラインカットＷＬＣを介して複数の第１犠牲層（ＳＬ１～ＳＬ４）及び複数の第２犠牲層（ＳＬ５～ＳＬ８）に伝達される。複数のギャップ（Ｇｂ～Ｇｉ）は、チャネル構造体１３０の側面部分を露出させる。次に、複数の第１層間絶縁層（ＩＬ１～ＩＬ４）と複数の第２層間絶縁層（ＩＬ５～ＩＬ９）との間の複数のギャップ（Ｇｂ～Ｇｉ）内に、複数の第１ゲート層（ＧＬ１、ＧＬ２、ＤＧＬ１、ＤＧＬ２）及び複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）を形成する。

【0069】

図２Ａを再び参照すると、ワードラインカットＷＬＣ内に絶縁構造体１５０を形成する。図８Ａ～図８Ｐを参照して説明したメモリ製造方法１０００により、図２Ａに示したメモリ装置１００が製造される。本発明のメモリ製造方法１０００によると、第２チャネルホールＣＨＨｂが第１チャネルホールＣＨＨａと整列されなくても、第２チャネルホールＣＨＨｂが第１活性ゲート層（ＧＬ１、ＧＬ２）を貫通するように形成されることを防止して、メモリ装置１００の製造工程の収率を向上させることができる。また、第２チャネルホールＣＨＨｂが第１活性ゲート層（ＧＬ１、ＧＬ２）を貫通するように形成されることを防止するために上部第１層間絶縁層ＩＬ５を厚く形成する必要性が低減することから、上部第１層間絶縁層ＩＬ５の厚さを低減させることにより、増大化した電流、及び低下した閾値電圧を有するメモリ装置１００（図１）を、製造工程の収率を大きく低下させずに製造することができる。

【0070】

図１０は、本発明の一実施形態によるメモリ装置の製造方法（２０００）の他の例を概略的に示したフローチャートである。図１１Ａ～図１１Ｅは、本発明の一実施形態によるメモリ装置製造方法（２０００）の他の例を概略的に示した断面図である。

【0071】

図１０に示すメモリ装置の製造方法２０００により、図６Ａ及び図６Ｂに示したメモリ装置２００が製造される。図７と図１０とを比較すると、メモリ装置の製造方法２０００は、第１予備積層構造体の少なくとも１層の第１層間絶縁層内に少なくとも１つのリセスを形成する段階（段階Ｓ１３００）の代わりに、第１予備積層構造体の少なくとも１層の第１犠牲層内に少なくとも１つのリセスを形成する段階（段階Ｓ１３００’）を含む。少なくとも１つのリセスを形成する段階（段階Ｓ１３００’）は、図１１Ａ及び図１１Ｂを参照して、以下で更に詳細に説明する。

【0072】

図１１Ａを参照すると、複数の第１犠牲層（ＳＬ１～ＳＬ４）のうちの少なくとも１層（例えば、上部第１犠牲層ＳＬ４及び下部第１犠牲層ＳＬ３）を、第１チャネルホールＣＨＨａに露出させ、複数の第１犠牲層（ＳＬ１～ＳＬ４）のうちの残り（例えば、ＳＬ１、ＳＬ２）を覆う犠牲充填層ＦＬを、第１チャネルホールＣＨＨａ内に形成する。具体的には、第１チャネルホールＣＨＨａ内に犠牲充填層ＦＬを充填し、複数の第１犠牲層（ＳＬ１～ＳＬ４）のうちの少なくとも１層（例えば、ＳＬ３、ＳＬ４）が犠牲充填層ＦＬによって第１チャネルホールＣＨＨａに露出されるように、犠牲充填層ＦＬの上部を除去する。

【0073】

図１１Ｂを参照すると、第１チャネルホールＣＨＨａの側面から、充填層ＦＬによって露出される少なくとも１層の第１犠牲層（例えば、ＳＬ３、ＳＬ４）内にリセスされる少なくとも１つのリセス（例えば、ＣＨＲ１’、ＣＨＲ２’）を形成する。具体的には、上部第１犠牲層ＳＬ４及び下部第１犠牲層ＳＬ３の第１チャネルホールＣＨＨａに露出された部分を除去、例えば水平にエッチングすることによって、上部第１犠牲層ＳＬ４内の第１リセスＣＨＲ１’及び下部第１犠牲層ＩＬ３内の第２リセスＣＨＲ２’が形成される。第１犠牲層（ＳＬ３、ＳＬ４）を選択的にエッチングするために、第１層間絶縁層（ＩＬ４、ＩＬ５）を構成する物質に対するエッチング速度よりも第１犠牲層（ＳＬ３、ＳＬ４）を構成する物質に対するエッチング速度が速いエッチング剤が使用される。

【0074】

上部第１犠牲層ＳＬ４及び下部第１犠牲層ＳＬ３は、第１予備積層構造体の複数の第１犠牲層及び第２予備積層構造体の複数の第２犠牲層を、複数の第１ゲート層及び複数の第２ゲート層にそれぞれ交換する段階（段階Ｓ１９００）（図１０）の間、上部第１ダミーゲート層ＤＧＬ２（図１１Ｅ）及び下部第１ダミーゲート層ＤＧＬ１（図１１Ｅ）に交換される。

【0075】

図１１Ｃは、図１０のメモリ装置の製造方法２０００の第２チャネルホールＣＨＨｂを形成する段階（段階Ｓ１６００）を示す。

【0076】

図６Ａ、図６Ｂ、及び図１１Ｃを参照すると、第２チャネルホールＣＨＨｂを形成するときに（段階Ｓ１６００）（図１０）、第１リセスＣＨＲ１’の水平方向（Ｘ方向）の深さｄ１’及び第２リセスＣＨＲ２’の水平方向（Ｘ方向）の深さｄ２’が深いほどチャネルエッチング停止層ＥＳＬの平面積が増大するため、第２チャネルホールＣＨＨｂが第１チャネルホールＣＨＨａと整列されなくても、第２チャネルホールＣＨＨｂが第１予備積層構造体ＰＳａ内に過度に深くリセスされることを防止するのに有利である。従って、第１リセスＣＨＲ１’の水平方向（Ｘ方向）の深さｄ１’及び第２リセスＣＨＲ２’の水平方向（Ｘ方向）の深さｄ２’が深いほど、第２チャネルホールＣＨＨｂの形成段階（段階Ｓ１６００）（図１０）の工程収率が上昇する。

【0077】

図１１Ｄ及び図１１Ｅは、図１０のメモリ装置の製造方法２０００の複数の第１犠牲層（ＳＬ１～ＳＬ４）及び複数の第２犠牲層（ＳＬ５～ＳＬ８）を、複数の第１ゲート層（ＧＬ１、ＧＬ２、ＤＧＬ１、ＤＧＬ２）及び複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）にそれぞれ交換する段階（段階Ｓ１９００）を示す。

【0078】

一方、図６Ａ、図６Ｂ、図１１Ｄ、及び図１１Ｅを参照すると、第１リセスＣＨＲ１’の水平方向（Ｘ方向）の深さｄ１’又は第２リセスＣＨＲ２’の水平方向（Ｘ方向）の深さｄ２’が約１０ｎｍ超である場合、隣接する第１リセスＣＨＲ１’間の水平方向（Ｘ方向）の距離ｄＨＨ１又は隣接する第２リセスＣＨＲ２’間の水平方向（Ｘ方向）の距離ｄＨＨ２が過度に小さくなり、第１リセスＣＨＲ１’間の上部第１犠牲層ＳＬ４の部分又は隣接する第２リセスＣＨＲ２’間の下部第１犠牲層ＳＬ３の部分を除去し難くなる。或いは、第１リセスＣＨＲ１’の水平方向（Ｘ方向）の深さｄ１’又は第２リセスＣＨＲ２’の水平方向（Ｘ方向）の深さｄ２’が約１０ｎｍ超である場合、隣接する第１リセスＣＨＲ１’間の水平方向（Ｘ方向）の距離ｄＨＨ１又は隣接する第２リセスＣＨＲ２’間の水平方向（Ｘ方向）の距離ｄＨＨ２が過度に小さくなり、上部第１ダミーゲート層ＤＧＬ２又は下部第１ダミーゲート層ＤＧＬ１の中にボイドＶＤが形成される。従って、第１リセスＣＨＲ１’の水平方向（Ｘ方向）の深さｄ１’又は第２リセスＣＨＲ２’の水平方向（Ｘ方向）の深さｄ２’が約１０ｎｍを超過する場合、複数の第１犠牲層（ＳＬ１～ＳＬ４）及び複数の第２犠牲層（ＳＬ５～ＳＬ８）を、複数の第１ゲート層（ＧＬ１、ＧＬ２、ＤＧＬ１、ＤＧＬ２）及び複数の第２ゲート層（ＤＧＬ３、ＤＧＬ４、ＧＬ３、ＧＬ４）にそれぞれ交換する段階（段階Ｓ１６００）の工程収率が低下する。

【0079】

従って、図６Ａ及び図６Ｂに示したメモリ装置２００において、第１リセスＣＨＲ１’の水平方向（Ｘ方向）の深さｄ１’及び第２リセスＣＨＲ２’の水平方向（Ｘ方向）の深さｄ２’のそれぞれは、０ｎｍ超及び約１０ｎｍ以下に形成される。即ち、チャネル構造体１３０’の第１突出部１３０ｐ１’の水平方向（Ｘ方向）の突出長ｄ１’及びチャネル構造体１３０’の第２突出部１３０ｐ２’の水平方向（Ｘ方向）の突出長ｄ２’のそれぞれは、０ｎｍ超及び約１０ｎｍ以下に形成される。

【0080】

一方、図２Ａ及び図２Ｂに示すメモリ装置２００において、第１リセスＣＨＲ１及び第２リセスＣＨＲ２は、上部第１層間絶縁層ＩＬ５及び下部第１層間絶縁層ＩＬ４の中にそれぞれ形成されるため、第１リセスＣＨＲ１の水平方向（Ｘ方向）の深さｄ１及び第２リセスＣＨＲ２の水平方向（Ｘ方向）の深さｄ２は、メモリ装置の製造方法１０００の交換段階（段階Ｓ１９００）に大きい影響を及ぼさない。従って、一実施形態において、第１リセスＣＨＲ１の水平方向（Ｘ方向）の深さｄ１又は第２リセスＣＨＲ２の水平方向（Ｘ方向）の深さｄ２は、約１０ｎｍよりも深く形成される。

【0081】

以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。

【符号の説明】

【0082】

１０、１００、１００ａ、１００ｂ、１００ｃ、２００ メモリ装置
１１０ 基板
１２０ 下部エッチング停止層
１３０、１３０’ チャネル構造体
１３０－１－１、１３０－１－１’、１３０－２－１～１３０－２－４、１３０－２－１’～１３０－２－５’ 部分
１３０ａ、１３０ｂ 第１、第２部分
１３０ｐ１、１３０ｐ１’ 第１突出部
１３０ｐ２、１３０ｐ２’ 第２突出部
１３１ ゲート絶縁層
１３１ａ ブロッキング絶縁層
１３１ｂ 電荷保存層
１３１ｃ トンネリング絶縁層
１３２ チャネル層
１３３ チャネル充填層
１３４ パッド層
１５０ 絶縁構造体
１０００、２０００ メモリ装置製造方法
ＢＬ１～ＢＬ３ ビットライン
ＣＨＨａ、ＣＨＨｂ、ＣＨＨｃ 第１～第３チャネルホール
ＣＨＲ１、ＣＨＲ１’ 第１リセス
ＣＨＲ２、ＣＨＲ２’ 第２リセス
ＣＨ３、ＣＨ４ リセス
ＣＳＬ 共通ソースライン
ＤＣ１、ＤＣ２ 第１ダミーセル
ＤＣ３、ＤＣ４ 第２ダミーセル
ＤＧＬ１、ＤＧＬ２ 下部、上部第１ダミーゲート層
ＤＧＬ３、ＤＧＬ４、ＤＧＬ５、ＤＧＬ６ 第２ダミーゲート層
ＤＧＬ７、ＤＧＬ８ 第３ダミーゲート層
ＤＷＬ１、ＤＷＬ２ 第１ダミーワードライン
ＤＷＬ３、ＤＷＬ４ 第２ダミーワードライン
ＥＳＬ チャネルエッチング停止層
ＦＬ 犠牲充填層
Ｇａ、Ｇｂ～Ｇｉ ギャップ
ＧＬ１、ＧＬ２ 第１活性ゲート層
ＧＬ３、ＧＬ４ 第２活性ゲート層
ＧＬ５、ＧＬ６ 第３活性ゲート層
ＧＳＬ１～ＧＳＬ３ 接地選択ライン
ＧＳＴ 接地選択トランジスタ
ＩＬ１～ＩＬ５ 第１層間絶縁層
ＩＬ４、ＩＬ５ 下部、上部第１層間絶縁層
ＩＬ６～ＩＬ９、ＩＬ１０、ＩＬ１１ 第２層間絶縁層
ＩＬ１２～ＩＬ１５ 第３層間絶縁層
ＭＣ１、ＭＣ２ 第１メモリセル
ＭＣ３、ＭＣ４ 第２メモリセル
ＮＳ１１～ＮＳ３３ ＮＡＮＤストリング
ＰＳａ、ＰＳｂ 第１、第２予備積層構造体
ＳＬ１～ＳＬ４ 第１犠牲層
ＳＬ３、ＳＬ４ 下部、上部第１犠牲層
ＳＬ５～ＳＬ８ 第２犠牲層
ＳＬ 下部犠牲層
ＳＰ カバー層
ＳＳ１～ＳＳＬ３ ストリング選択ライン
ＳＳａ、ＳＳｂ、ＳＳｃ 第１～第３積層構造体
ＳＳＴ ストリング選択トランジスタ
ＶＤ ボイド
ＷＬ１、ＷＬ２ 第１活性ワードライン
ＷＬ３、ＷＬ４ 第２活性ワードライン
ＷＬＣ ワードラインカット

【図1】

【図2A】

【図2B】

【図3A】

【図3B】

【図4A】

【図4B】

【図5】

【図6A】

【図6B】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】

【図8F】

【図8G】

【図8H】

【図8I】

【図8J】

【図8K】

【図8L】

【図8M】

【図8N】

【図8O】

【図8P】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図11E】