特許 7607076 チップ相互接続を実現するパッケージ構造及びその製作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-18

(45)【発行日】2024-12-26

(54)【発明の名称】チップ相互接続を実現するパッケージ構造及びその製作方法

(51)【国際特許分類】

   H01L 23/12 20060101AFI20241219BHJP

   H01L 25/04 20230101ALI20241219BHJP

   H01L 25/18 20230101ALI20241219BHJP

   H05K 3/46 20060101ALI20241219BHJP

【ＦＩ】

H01L23/12 Q

H01L23/12 N

H01L23/12 501B

H01L25/04 Z

H05K3/46 N

H05K3/46 Q

【請求項の数】 9

(21)【出願番号】P 2023081498

(22)【出願日】2023-05-17

(65)【公開番号】P2024012083

(43)【公開日】2024-01-25

【審査請求日】2023-05-17

(31)【優先権主張番号】202210830138.9

(32)【優先日】2022-07-15

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】523183725

【氏名又は名称】珠海越芯半導体有限公司

【氏名又は名称原語表記】ＺＨＵＨＡＩ ＹＵＥＸＩＮ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＩＭＩＴＥＤ ＬＩＡＢＩＬＩＴＹ ＣＯＭＰＡＮＹ

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(74)【代理人】

【識別番号】100196117

【弁理士】

【氏名又は名称】河合 利恵

(72)【発明者】

【氏名】陳先明

(72)【発明者】

【氏名】洪業傑

(72)【発明者】

【氏名】黄本霞

(72)【発明者】

【氏名】黄高

(72)【発明者】

【氏名】▲デン▼小峰

【審査官】鈴木 駿平

(56)【参考文献】

【文献】特開２０１４－０４９５７８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０２７９８１７（ＵＳ，Ａ１）

【文献】特開２０１４－２３６１８８（ＪＰ，Ａ）

【文献】特開２０２０－０４３３２０（ＪＰ，Ａ）

【文献】特開２０１６－０６６７４５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／１２－２３／１５

Ｈ０１Ｌ ２５／００－２５／１８

Ｈ１０Ｂ ８０／００

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

ＰＣＢとの接続のために用いられ、チップ相互接続を実現するパッケージ構造であって、
コア層と、接続ブリッジ層と、第１の誘電体層と、第２の誘電体層と、第１のガイド孔と、第２のガイド孔と、第３のガイド孔と、第１のパッド層と、第２のパッド層と、を含み、
ここで、前記第１の誘電体層が前記コア層の第１の表面に設置され、前記第２の誘電体層が前記コア層の前記第１の表面と対向する第２の表面に設置され、
前記第１の誘電体層が前記コア層と前記第１のパッド層との間に設置され、前記第２の誘電体層が前記第２のパッド層と前記コア層との間に設置され、前記第１のパッド層と前記コア層とが前記第１のガイド孔によって接続され、前記第２のパッド層と前記コア層とが前記第２のガイド孔によって接続され、前記接続ブリッジ層が前記第１の誘電体層に埋め込まれ、前記接続ブリッジ層が前記コア層に電気的に絶縁されており、前記接続ブリッジ層と前記第１のパッド層とが前記第３のガイド孔によって接続され、
前記第１のパッド層は、前記チップとの接続のために用いられ、前記第２のパッド層は、前記ＰＣＢとの接続のために用いられ、前記接続ブリッジ層は、２つのチップの相互接続のために用いられ、
前記第１の誘電体層は、粘性媒体材料で構成される第１のサブ誘電体層と熱硬化媒体材料で構成される第２のサブ誘電体層とを含み、
前記第１のサブ誘電体層は、前記コア層の前記第１の表面を完全に被覆するように前記第１の表面の上に形成され、
前記接続ブリッジ層は、前記第１のサブ誘電体層の表面に配置され、
前記第２のサブ誘電体層は、前記第１のサブ誘電体層及び前記接続ブリッジ層を完全に被覆するように前記第１のサブ誘電体層及び前記接続ブリッジ層の上に形成される、
ことを特徴とするチップ相互接続を実現するパッケージ構造。

【請求項2】

前記コア層は、
基材と、第１のサブ配線層と、第２のサブ配線層と、第３のサブ配線層と、第４のサブ配線層と、第４のガイド孔と、第５のガイド孔と、第６のガイド孔と、第３の誘電体層と、第４の誘電体層と、を含み、
ここで、前記第１のサブ配線層が前記基材の第１の表面に設置され、前記第２のサブ配線層が前記基材の前記第１の表面と対向する第２の表面に設置され、前記第１のサブ配線層と前記第２のサブ配線層とが前記第４のガイド孔によって接続され、前記第４のガイド孔が前記基材に設置され、
前記第３の誘電体層が前記第３のサブ配線層と前記第１のサブ配線層との間に設置され、前記第３のサブ配線層と前記第１のサブ配線層とが、前記第３の誘電体層に設置される前記第５のガイド孔によって接続され、
前記第４の誘電体層が前記第４のサブ配線層と前記第２のサブ配線層との間に設置され、前記第４のサブ配線層と前記第２のサブ配線層とが前記第４の誘電体層に設置される前記第６のガイド孔によって接続される、
ことを特徴とする請求項１に記載のチップ相互接続を実現するパッケージ構造。

【請求項3】

前記接続ブリッジ層は、１つ又は１つ以上の接続ブリッジを含む、
ことを特徴とする請求項１に記載のチップ相互接続を実現するパッケージ構造。

【請求項4】

前記接続ブリッジ層は、フィルム配線層、シリコンインターポーザ、ガラスインターポーザ又はチップのうちの少なくとも１つ又は複数の組み合わせを含む、
ことを特徴とする請求項１に記載のチップ相互接続を実現するパッケージ構造。

【請求項5】

前記基材は、有機ポリマー材料又はガラス材料を含む、
ことを特徴とする請求項２に記載のチップ相互接続を実現するパッケージ構造。

【請求項6】

請求項１～５のいずれか一項に記載のチップ相互接続を実現するパッケージ構造の製作方法であって、
前記コア層を形成するステップと、
前記コア層の前記第１の表面に前記第１の誘電体層を施し、前記コア層の第２の表面に前記第２の誘電体層を施すステップと、
前記第１の誘電体層を施すプロセスにおいて、前記接続ブリッジ層を前記第１の誘電体層に埋め込むステップと、
前記第１の誘電体層に、前記コア層と前記第１のパッド層との間に設置される前記第１のガイド孔と、前記接続ブリッジ層と前記第１のパッド層との間に設置される前記第３のガイド孔を形成し、前記第２の誘電体層に前記第２のガイド孔を形成するステップと、
前記第１のガイド孔と前記第３のガイド孔上に前記第１のパッド層を形成し、前記第２のガイド孔上に前記第２のパッド層を形成するステップと、を含み、
前記第１の誘電体層を施すプロセスにおいて、接続ブリッジ層を前記第１の誘電体層に埋め込むステップは、
前記コア層の前記第１の表面を完全に被覆するように、前記第１の表面の上に粘性材料で構成される第１のサブ誘電体層を施すことと、
前記第１のサブ誘電体層の上に前記接続ブリッジ層を配置することと、
前記第１のサブ誘電体層及び前記接続ブリッジ層を完全に被覆するように、前記第１のサブ誘電体層及び前記接続ブリッジ層の上に熱硬化媒体材料で構成される第２のサブ誘電体層を施すこと、を含む、
ことを特徴とするチップ相互接続を実現するパッケージ構造の製作方法。

【請求項7】

前記第１のパッド層上にチップを実装し、前記第２のパッド層上にＰＣＢを溶接するステップをさらに含む、
ことを特徴とする請求項６に記載のチップ相互接続を実現するパッケージ構造の製作方法。

【請求項8】

前記コア層を形成する前記ステップは、
基材の第１の表面に第１のサブ配線層を形成し、対向する第２の表面に第２のサブ配線層を形成し、前記基材に第４のガイド孔を形成するステップと、
前記第１のサブ配線層上に第３の誘電体層を施し、前記第２のサブ配線層上に第４の誘電体層を施し、前記第３の誘電体層及び前記第４の誘電体層に対して窓開きを行うステップと、
前記第３の誘電体層上に第５のガイド孔と第３のサブ配線層を形成し、前記第４の誘電体層に第６のガイド孔と第４のサブ配線層を形成するステップと、を含む、
ことを特徴とする請求項６に記載のチップ相互接続を実現するパッケージ構造の製作方法。

【請求項9】

請求項１～５のいずれか一項に記載のチップ相互接続を実現するパッケージ構造を少なくとも１つ含む、
ことを特徴とする半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、集積回路技術分野に関し、特にチップ相互接続を実現するパッケージ構造及びその製作方法、半導体デバイスに関する。

【背景技術】

【0002】

電子技術の日々の発展に伴い、電子製品の性能要件がますます高くなることにより、電子部品と配線基板の回路がますます複雑になり、これとともに、電子製品のサイズについてより小さくて薄いものを求めるようになる。したがって、チップなどの電子部品パッケージ基板の高密度集積化、小型化、多機能化は、必然的な傾向である。電子製品の小型軽量を原動力として、半導体パッケージ業界ではチップの機能への要件はますます高くなり、そのためチップのＩ／Ｏポートの数の要件はますます多くなり、Ｉ／Ｏポートのサイズと間隔の要件は、ますます細かくなる。１つのチップの機能が製品の性能の需要を満たすことができない場合、複数のチップを採用して相互接続を行って満たす必要があり、従来の技術では、チップの相互接続に対してＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、シリコンビア）／ＴＧＶ（Ｔｈｒｏｕｇｈ Ｇｌａｓｓ Ｖｉａ、ガラスビア）インターポーザを単独で製作する必要があり、コストが比較的に高く、ＴＳＶ／ＴＧＶインターポーザの厚さが比較的に厚く、パッケージモジュールの体積が増加し、パッケージモジュールの短小軽薄化を本当に実現することができず、さらに、ＴＳＶ／ＴＧＶインターポーザは、マルチチップの相互接続を実現し、設計の自由度が比較的に低く、２．５Ｄパッケージ構造チップは、ＴＳＶ／ＴＧＶインターポーザの表面に実装され、インターポーザとパッケージキャリアプレートの溶接は、相互接続を実現し、集積度が相対的に比較的に低い。そのため、チップ相互接続を実現する新たなパッケージ構造が必要とされる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本願の目的は、従来の技術に存在する課題の１つを少なくともある程度解決することにある。

【0004】

このため、本願の実施形態の１つの目的は、チップ相互接続を実現するパッケージ構造及びその製作方法、半導体デバイスを提供することにある。該チップ相互接続を実現するパッケージ構造によれば、製品集積度を向上させて製作コストを削減することができる。

【課題を解決するための手段】

【0005】

上記目的を達成するために、本願の実施形態に係る技術案は下記の通りである。
ＰＣＢとの接続のために用いられ、チップ相互接続を実現するパッケージ構造であって、前記チップ相互接続を実現するパッケージ構造は、コア層と、接続ブリッジ層と、第１の誘電体層と、第２の誘電体層と、第１のガイド孔と、第２のガイド孔と、第３のガイド孔と、第１のパッド層と、第２のパッド層と、を含み、ここで、前記第１の誘電体層が前記コア層の第１の表面に設置され、前記第２の誘電体層が前記コア層の前記第１の表面と対向する第２の表面に設置され、前記第１の誘電体層が前記コア層と前記第１のパッド層との間に設置され、前記第２の誘電体層が前記第２のパッド層と前記コア層との間に設置され、前記第１のパッド層と前記コア層とが前記第１のガイド孔によって接続され、前記第２のパッド層と前記コア層とが前記第２のガイド孔によって接続され、前記接続ブリッジ層が前記第１の誘電体層に埋め込まれ、前記接続ブリッジ層が前記コア層に電気的に絶縁されており、前記接続ブリッジ層と前記第１のパッド層とが前記第３のガイド孔によって接続され、前記第１のパッド層は、前記チップとの接続のために用いられ、前記第２のパッド層は、前記ＰＣＢとの接続のために用いられ、前記接続ブリッジ層は、２つのチップの相互接続のために用いられる。

【0006】

また、本発明における上記実施形態のチップ相互接続を実現するパッケージ構造に基づいて、さらに以下の追加的な技術的特徴を有してもよい。

【0007】

さらに、本願の実施形態では、前記コア層は、基材と、第１のサブ配線層と、第２のサブ配線層と、第３のサブ配線層と、第４のサブ配線層と、第４のガイド孔と、第５のガイド孔と、第６のガイド孔と、第３の誘電体層と、第４の誘電体層と、を含み、ここで、前記第１のサブ配線層が前記基材の第１の表面に設置され、前記第２のサブ配線層が前記基材の前記第１の表面と対向する第２の表面に設置され、前記第１のサブ配線層と前記第２のサブ配線層とが前記第４のガイド孔によって接続され、前記第４のガイド孔が前記基材に設置され、前記第３の誘電体層が前記第３のサブ配線層と前記第１のサブ配線層との間に設置され、前記第３のサブ配線層と前記第１のサブ配線層とが、前記第３の誘電体層に設置される前記第５のガイド孔によって接続され、前記第４の誘電体層が前記第４のサブ配線層と前記第２のサブ配線層との間に設置され、前記第４のサブ配線層と前記第２のサブ配線層とが前記第４の誘電体層に設置される前記第６のガイド孔によって接続される。

【0008】

さらに、本願の実施形態では、前記接続ブリッジ層は、１つ又は１つ以上の接続ブリッジを含む。

【0009】

さらに、本願の実施形態では、前記接続ブリッジ層は、フィルム配線層、シリコンインターポーザ、ガラスインターポーザ又はチップのうちの少なくとも１つ又は複数の組み合わせを含む。

【0010】

さらに、本願の実施形態では、前記第１の誘電体層は、粘性媒体材料、熱硬化媒体材料又は感光媒体材料のうちの少なくとも１つの材料を含む。

【0011】

他方、本願の実施形態は、上記のいずれか一項に記載のチップ相互接続を実現するパッケージ構造を製作するためのチップ相互接続を実現するパッケージ構造の製作方法をさらに提供し、前記方法は、
前記コア層を形成するステップと、
前記コア層の前記第１の表面に前記第１の誘電体層を施し、前記コア層の第２の表面に前記第２の誘電体層を施すステップと、
前記第１の誘電体層を施すプロセスにおいて、前記接続ブリッジ層を前記第１の誘電体層に埋め込むステップと、
前記第１の誘電体層に、前記コア層と前記第１のパッド層との間に設置される前記第１のガイド孔と、前記接続ブリッジ層と前記第１のパッド層との間に設置される前記第３のガイド孔を形成し、前記第２の誘電体層に前記第２のガイド孔を形成するステップと、
前記第１のガイド孔と前記第３のガイド孔上に前記第１のパッド層を形成し、前記第２のガイド孔上に前記第２のパッド層を形成するステップと、を含む。

【0012】

さらに、本願の実施形態では、前記第１のパッド層上にチップを実装し、前記第２のパッド層上にＰＣＢを溶接するステップをさらに含む。

【0013】

さらに、本願の実施形態では、コア層を形成する前記ステップは、
基材の第１の表面に第１のサブ配線層を形成し、対向する第２の表面に第２のサブ配線層を形成し、前記基材に第４のガイド孔を形成するステップと、
前記第１のサブ配線層上に第３の誘電体層を施し、前記第２のサブ配線層上に第４の誘電体層を施し、前記第３の誘電体層及び前記第４の誘電体層に対して窓開きを行うステップと、
前記第３の誘電体層上に第５のガイド孔と第３のサブ配線層を形成し、前記第４の誘電体層に第６のガイド孔と第４のサブ配線層を形成するステップと、を含む。

【発明の効果】

【0014】

本願の利点と有益な効果は、以下の記述において部分的に示され、部分的には以下の記述から明らかになるか、又は本願の実践によって理解される。

【0015】

本願は、第１の誘電体層に埋め込まれる接続ブリッジ層と第３のガイド孔を設置することによって、２つないし複数のチップを相互接続することができ、第１のパッド層及び第１のガイド孔によってパッケージ構造のコア層とチップとの接続を実現することができ、第２のパッド層と第２のガイド孔によってパッケージ構造のコア層とＰＣＢとの相互接続を実現することができ、最終的にパッケージ構造とＰＣＢとチップとの間の相互接続、及び複数のチップの間の相互接続の高密度集積を実現し、製造コストを削減する。

【図面の簡単な説明】

【0016】

【図1】本発明に係る具体的な実施形態におけるチップ相互接続を実現するパッケージ構造の構造概略図である。

【図2】本発明に係る具体的な実施形態におけるチップ相互接続を実現するパッケージ構造のコア層の構造概略図である。

【図3】本発明に係る具体的な実施形態におけるチップ相互接続を実現するパッケージ構造の製作方法のステップ概略図である。

【図4】本発明に係る具体的な実施形態におけるチップ相互接続を実現するパッケージ構造の製作方法におけるコア層を形成するステップ概略図である。

【図5】本発明に係る具体的な実施形態におけるチップ相互接続を実現するパッケージ構造の製作方法のコア層形成の構造変化概略図である。

【図6】本発明に係る具体的な実施形態におけるチップ相互接続を実現するパッケージ構造製作時の構造変化概略図である。

【発明を実施するための形態】

【0017】

以下では、添付図面を参照しながら本発明の実施形態を詳細に記述し、本発明の実施形態におけるチップ相互接続を実現するパッケージ構造及びチップ相互接続を実現するパッケージ構造の製作方法の原理とプロセスについて、以下に説明する。

【0018】

図１を参照すると、本発明のチップ相互接続を実現するパッケージ構造は、ＰＣＢに接続されてその回路機能を実現することができ、前記パッケージ構造は、コア層１００と、接続ブリッジ層２００と、第１の誘電体層３００と、第２の誘電体層４００と、第１のパッド層５００と、第２のパッド層６００と、第１のガイド孔７００と、第２のガイド孔８００と、第３のガイド孔９００と、を含み、ここで、第１の誘電体層３００が前記コア層１００の第１の表面に設置されてもよく、第２の誘電体層４００が前記コア層１００の前記第１の表面と対向する第２の表面に設置されてもよく、第１の誘電体層と第２の誘電体層との厚さは、一致してもよいし、異なってもよい。

【0019】

第１の誘電体層３００がコア層１００と第１のパッド層５００との間に設置されてもよく、第２の誘電体層４００が第２のパッド層６００とコア層１００との間に設置され、第１のパッド層５００とコア層１００とが第１のガイド孔７００によって接続されてもよく、第１のガイド孔が第１の誘電体層の内部に設置されてもよく、第２のパッド層６００とコア層１００とが第２のガイド孔８００によって接続されてもよく、接続ブリッジ層２００が第１の誘電体層３００に埋め込まれてもよく、接続ブリッジ層２００と第１のパッド層５００とが第３のガイド孔９００によって接続されてもよく、第１のガイド孔７００と類似しており、第３のガイド孔９００が第１の誘電体層の内部に設置されてもよく、設置される時に接続ブリッジ層２００がコア層１００と電気的に絶縁されてもよい。第１のパッド層５００は、チップのピン又は接続ボールとの接続のために用いることができ、第２のパッド層６００は、ＰＣＢとの接続のために用いることができ、接続ブリッジ層２００は、２つのチップの間の相互接続のために用いることができる。なお、第１のパッド層５００は、コア層１００と接続ブリッジ層２００とを接続することができ、この二層の電気的要件が異なる可能性があるため、第１のパッド層５００の各サブパッドを異なる体積に設置してもよい。

【0020】

さらに、本願のいくつかの実施形態では、図２を参照すると、コア層１００は、基材１００１と、第１のサブ配線層１００２と、第２のサブ配線層１００３と、第３のサブ配線層１００４と、第４のサブ配線層１００５と、第３の誘電体層１００６と、第４の誘電体層１００７と、第４のガイド孔１００８と、第５のガイド孔１００９と、第６のガイド孔１０１０と、を含んでもよい。

【0021】

ここで、前記第１のサブ配線層１００２が前記基材１００１の第１の表面に設置され、前記第２のサブ配線層１００３が前記基材１００１の前記第１の表面と対向する第２の表面に設置され、前記第１のサブ配線層１００２と前記第２のサブ配線層１００３とが第４のガイド孔１００８によって接続され、前記第４のガイド孔１００８が前記基材１００１に設置され、前記第３の誘電体層１００６が前記第３のサブ配線層１００４と前記第１のサブ配線層１００２との間に設置され、前記第３のサブ配線層１００４と前記第１のサブ配線層１００２とが前記第３の誘電体層１００６に設置される第５のガイド孔１００９によって接続され、前記第４の誘電体層１００７が前記第４のサブ配線層１００５と前記第２のサブ配線層１００３との間に設置され、前記第４のサブ配線層１００５と前記第２のサブ配線層１００３とが前記第４の誘電体層１００７に設置される第６のガイド孔１０１０によって接続される。なお、本願のいくつかの実施形態では、第３の誘電体層の材料は、第４の誘電体層の材料と同じであってもよい。

【0022】

さらに、本願のいくつかの実施形態では、接続ブリッジ層は、１つ又は１つ以上の接続ブリッジを含む。具体的には、本願は、２つ以上のチップの相互接続を実現することができるため、それに対応して接続ブリッジ層を１つ又は複数設置することができ、相互接続のチップの数量が２つの場合、接続ブリッジ層における接続ブリッジを１つ設置することができ、相互接続を必要とするチップの数量がＮ個の場合、接続ブリッジ層における接続ブリッジをＮ－１個設置することができる。なお、相互接続を必要とするチップの電気的要件が異なる場合、各接続ブリッジの長さ、幅及び厚さ等のパラメータを同じに設置してもよく、実際の必要に応じて一部のパラメータが異なるか又は全部のパラメータがいずれも異なるように設置してもよい。

【0023】

さらに、本願のいくつかの実施形態では、接続ブリッジ層は、マルチチップの間の相互接続を実現することができ、高精密で電気的相互接続を実現可能な構造であってもよいため、接続ブリッジ層は、フィルム配線層、シリコンインターポーザ、ガラスインターポーザ又はチップのうちの１つ、又は２つの組み合わせ、又は他の複数の組み合わせを含んでもよい。

【0024】

さらに、本願のいくつかの実施形態では、第１の誘電体層は、粘性媒体材料、熱硬化媒体材料又は感光媒体材料のうちの少なくとも１つの材料を含んでもよい。又は、粘性媒体材料、熱硬化媒体材料又は感光媒体材料のうちの２つの組み合わせであってもよく、具体的な組み合わせ形式は、第１の誘電体層を第１のサブ誘電体層と第２のサブ誘電体層の２つのサブ誘電体層に分け、２つのサブ誘電体層が異なる材料としてそれぞれコア層上に施してもよい。例えば、まず粘性媒体材料の第１のサブ誘電体層を施し、そして粘性媒体材料のサブ誘電体層を基礎として熱硬化媒体材料で構成される第２のサブ誘電体層を施してもよい。又は、３つの材料でそれぞれ構成される第１のサブ誘電体層、第２のサブ誘電体層及び第３のサブ誘電体層が積層した後に混合される第１の誘電体層であってもよい。具体的には、本願は、まず粘性媒体材料で構成される第１のサブ誘電体層を施し、粘性媒体材料で構成される第１のサブ誘電体層の表面上に接続ブリッジ層を設置する。粘性媒体材料によれば、接続ブリッジを良好に固定することができ、その後のプロセスを順調に行いやすい。そして粘性媒体材料で構成される第１のサブ誘電体層を基礎として熱硬化媒体材料で構成される第２のサブ誘電体層を施すことにより、接続ブリッジ層を２つ又は複数の異なる材料のサブ誘電体層で構成される第１の誘電体層に埋め込む。

【0025】

さらに、本願のいくつかの実施形態では、基材は、有機ポリマー材料又はガラス材料で構成されてもよい。この２つの材料は、化学的性質が安定的で、耐高温で、耐腐食で、良好な絶縁性能を有し、半導体製造のプロセスに良好な安定性を保持することができ、半導体の製造が正常に行えるようにすることができる。

【0026】

なお、図３を参照すると、図１のチップ相互接続を実現するパッケージ構造に対応し、本願の実施形態では、上記のいずれか一つの実施形態におけるチップ相互接続を実現するパッケージ構造を製作するためのチップ相互接続を実現するパッケージ構造の製作方法をさらに提供し、前記製作方法は以下のステップを含んでもよい。

【0027】

Ｓ１：コア層を形成する。
本願の実施形態では、コア層は、基材、一層又は多層の配線層、及び誘電体層に分けられてもよい。配線層は、ある具体的な回路機能を実現可能な回路層であり、回路が比較的に簡単な場合、配線層は、一層であってもよい。一層の回路がモジュール全体の機能を実現するのに十分でない場合、コア層は、二層又は多層の配線層を含んでもよい。回路が混合回路を含む場合、コア層も二層又は多層の配線層を含んでもよい。例えばデジタル論理回路の頻度が４５ＭＨｚ～５０ＭＨｚに達するか又はそれを超える高速回路と、デジタル論理回路の頻度が４５ＭＨｚ～５０ＭＨｚよりも小さい低速回路は、一定の信号分離を必要とし、その対応する回路は、異なる層に設置される必要があり、それに対応して、このとき、基材の対向する２つの表面に異なる配線層を設置する必要がある。具体的には、本願は、回路集積度及び回路機能実現の考慮に基づき、コア層を基材、第１のサブ配線層、第２のサブ配線層、第３のサブ配線層、第４のサブ配線層、第３の誘電体層及び第４の誘電体層等の異なる層に分ける。

【0028】

Ｓ２：前記コア層の第１の表面に第１の誘電体層を施し、前記コア層の第２の表面に第２の誘電体層を施す。
具体的には、製造プロセスにおいて、まず第１の表面に第１の誘電体層を施し、第１の誘電体層を施した後、さらに対向する別の表面に第２の誘電体層を施してもよい。第１の表面に第１の誘電体層を施す場合、第１の誘電体層は、複数の異なる材料で積層してなるため、第１の誘電体層を施すプロセスにおいて、まず粘性媒体材料で作製される第１のサブ誘電体層を施し、さらに第１のサブ誘電体層を基礎として熱硬化材料又は感光材料で作製される第２のサブ誘電体層を施してもよい。第１のサブ誘電体層及び第２のサブ誘電体層は共同で第１の誘電体層を構成する。

【0029】

Ｓ３：前記第１の誘電体層を施すプロセスにおいて、接続ブリッジ層を前記第１の誘電体層に埋め込む。
具体的には、製造プロセスにおいて、まず第１の誘電体層に一層の第１のサブ誘電体層を設置し、さらに第１のサブ誘電体層のコア層と対向する一つの側面上に接続ブリッジ層を設置してもよい。接続ブリッジ層の接続ブリッジの数量が２つ以内の場合、任意の位置に間隔をおいて設置されてもよい。接続ブリッジの数量が複数の場合、複数の接続ブリッジが等間隔に設置されてもよく、等間隔に設置されなくてもよい。接続ブリッジを設置した後、各接続ブリッジ及び第１のサブ誘電体層の上方にまた一層の第２のサブ誘電体層を施す。２つのサブ誘電体層は、いずれも粘性媒体材料、熱硬化型媒体材料及び感光型媒体材料のうちの１つの材料で構成されてもよい。２つのサブ誘電体層は、材料が同じであってもよく、異なってもよい。具体的には、本願は、製造プロセスにおいて接続ブリッジを良好に固定するために、第１のサブ誘電体層は、粘性媒体材料で構成され、第２のサブ誘電体層は、熱硬化性材料で構成されてもよい。

【0030】

Ｓ４：前記第１の誘電体層に、前記コア層と第１のパッド層との間に設置される第１のガイド孔と、前記接続ブリッジ層と第１のパッド層との間に設置される第３のガイド孔を形成し、前記第２の誘電体層に第２のガイド孔を形成する。
具体的には、本願のいくつかの実施形態では、第１のガイド孔を製作する場合、まず各接続ブリッジ層を被覆する領域に窓開きを行い、第１のガイド孔の窓開きを形成し、次に第１の誘電体層の他の領域に窓開きを行い、第３のガイド孔の窓開きを形成してもよい。第３のガイド孔の窓開きの深さは、第１のガイド孔の窓開きの深さよりも大きく、窓開きの方式は、レーザ窓開きを選択してもよい。第２のガイド孔に対して、同様に、同時にレーザ窓開きの方式を選択して第２の誘電体層に対して窓開きを行ってもよい。窓開きを完了した後、窓開きを行う箇所に対して金属化を行い、最終的に電気的導通を実現可能な第１のガイド孔、第２のガイド孔及び第３のガイド孔を形成する。

【0031】

Ｓ５：前記第１のガイド孔と前記第３のガイド孔上に第１のパッド層を形成し、前記第２のガイド孔上に第２のパッド層を形成する。
具体的には、本願のいくつかの実施形態では、第１のパッド層と第２のパッド層は、メッキの方法を採用することができ、第１のガイド孔と第３のガイド孔上に一層の体積が同じ又は異なる第１のパッド層をメッキし、第２のガイド孔上に一層の体積が同じ又は異なる第２のパッド層をメッキしてもよい。なお、メッキする時に、第１のガイド孔及び第３のガイド孔の一側の表面と、第２のガイド孔が所在する別の側の表面とを同時にメッキし、第１のパッド層と第２のパッド層を同時に形成してもよい。又は、まず第１のガイド孔と第３のガイド孔をメッキして第１のパッド層を形成し、さらに第２のガイド孔をメッキして第２のパッド層を形成してもよい。

【0032】

さらに、本願のいくつかの実施形態では、チップ相互接続を実現するパッケージ構造の制作方法は、以下のステップをさらに含んでもよい。
Ｓ６：第１のパッド層上にチップを実装し、第２のパッド層上にＰＣＢを溶接する。
具体的には、第１のパッド層は、チップとコア層とを接続するために用いることができ、複数のチップの間の相互接続を実現することもでき、第２のパッド層は、コア層とＰＣＢを接続することができ、それによって、コア層の回路は、チップ相互接続を実現するパッケージ構造におけるその具体的な機能を実現することができる。そのため、いくつかの実施形態では、本願のチップ相互接続を実現するパッケージ構造は、第１のパッド層上にチップを実装し、第２のパッド層上にＰＣＢを溶接してもよい。

【0033】

さらに、図４を参照すると、本願のいくつかの実施形態では、上記ステップＳ１は、以下のステップを含んでもよい。

【0034】

Ｓ１１：基材の第１の表面に第１のサブ配線層を形成し、対向する第２の表面に第２のサブ配線層を形成し、前記基材に第４のガイド孔を形成する。
具体的には、該ステップは、基材にドリルし、そして孔に対してビアホール金属化を行うことにより第４のガイド孔を形成してもよい。ビアホール金属化は、銅化又は金属スパッタリングプロセスを採用してもよく、第４のガイド孔に対して穴埋めメッキを行って第１のサブ配線層及び第２のサブ配線層を形成する。

【0035】

Ｓ１２：前記第１のサブ配線層上に第３の誘電体層を施し、第２のサブ配線層上に第４の誘電体層を施し、第３の誘電体層及び第４の誘電体層に対して窓開きを行う。
具体的には、第３の誘電体層は、熱硬化型絶縁材料又は感光型絶縁材料であってもよく、第４の誘電体層は、熱硬化型絶縁材料又は感光型絶縁材料であってもよい。プロセスにおいて、第３の誘電体層が第１のサブ配線層全体を完全に被覆し、第４の誘電体層が第２のサブ配線層を完全に被覆する必要があり、それによって、第１のサブ配線層と第２のサブ配線層がその後の他の配線層の一部の領域から絶縁されていることを確保する。第３の誘電体層及び第４の誘電体層を施した後、第３の誘電体層に対して窓開きを行うことができる。窓開きの方式は、誘電体層材料に基づいて異なる方式を選択することができ、例えば感光型絶縁材料で構成される誘電体層は、露光と現像の方式を採用して窓開きを行ってもよく、レーザ窓開きプロセスを採用してもよく、熱硬化型材料で構成される誘電体層の場合、レーザ窓開きプロセスを採用してもよい。

【0036】

Ｓ１３：前記第３の誘電体層上に第５のガイド孔と第３のサブ配線層を形成し、前記第４の誘電体層に第６のガイド孔と第４のサブ配線層を形成する。
具体的には、第３の誘電体層と第４の誘電体層の表面上に金属シード層を製作し、金属シード層を製作するには銅化又は金属スパッタリングプロセスを採用してもよく、金属シード層を製作した後、誘電体層にマスクを施すことによって、さらに露出と現像技術によって配線図形層を製作する。配線図形を製作した後、さらにステップＳ１２で窓開きを行って形成された複数の窓をメッキし、最終的にガイド孔を形成する。メッキが完了した後に、マスクを離膜処理する。最後に金属シード層をエッチングすることによって、最終的に第５のガイド孔、第６のガイド孔、第３のサブ配線層と第４のサブ配線層を形成する。エッチングは、ドライエッチング又はウエットエッチングを採用してもよい。

【0037】

以下では、２つの接続ブリッジで構成されるチップ相互接続を実現するパッケージ構造を例として、本願の実施形態のチップ相互接続を実現するパッケージ構造の製作フローを説明する。

【0038】

まず、コア層を製作する。

【0039】

コア層製作の第１のステップは、図５のａを参照し、まず基材１００１上にドリルし、ビアホールを形成し、さらにビアホールに対して金属化を行い、基材の対向する両側の表面を導通できるガイド孔を形成し、最後にガイド孔に対して穴埋めメッキを行って図における第４のガイド孔１００８、第１のサブ配線層１００２、第２のサブ配線層１００３を形成する。基材１００１は、有機ポリマー、ガラス材料等であってもよい。第２のステップは、図５のｂを参照し、コア層の第１の配線層と第２の配線層上にそれぞれ第３の誘電体層１００６及び第４の誘電体層１００７を施してそれに対して窓開きを行い、複数の窓を形成し、これらの窓は、その後のガイド孔を製作するために用いることができる。最後のステップは、図５のｃを参照し、第３の誘電体層１００６と第４の誘電体層１００７の表面上に金属シード層を製作し、金属シード層を製作した後、誘電体層にマスクを施し、さらに露光現像技術によって配線図形層を製作し、配線図形を製作した後、さらに誘電体層上で窓開きによって形成された窓をメッキし、メッキが完了した後に、マスクを離膜処理し、最後に金属シード層をエッチングすることによって、最終的に第５のガイド孔１００９、第６のガイド孔１０１０、第３のサブ配線層１００４と第４のサブ配線層１００５を形成する。エッチングは、ドライエッチングを採用してもよい。

【0040】

次に、相互接続パッケージ構造の他の部分を製作する。

【0041】

図６を参照すると、まず、上記ステップのコア層の両側の表面に第１の誘電体層と第２の誘電体層を施す。図６のａとｂを参照し、第１の誘電体層３００を施す場合、まず一層の粘性材料で構成される第１のサブ誘電体層３００ａを施す必要があり、第１のサブ誘電体層３００ａがコア層の一側の表面を完全に被覆し、第１のサブ誘電体層３００ａの表面上に２つの接続ブリッジ層２００を離間して配置し、第１のサブ誘電体層３００ａは、粘性材料で構成されるため、粘性誘電体層は、２つの接続ブリッジの固定を助けることができ、接続ブリッジ層２００が後続のプロセスにずれないようにすることができる。第１のサブ誘電体層３００ａを施した後、第１のサブ誘電体層３００ａと接続ブリッジ層２００上に第２のサブ誘電体層３００ｂを施す必要があり、第２のサブ誘電体層３００ｂは、第１のサブ誘電体層３００ａと２つの接続ブリッジ層２００を完全に被覆する必要があり、最終的に第１の誘電体層３００を施すプロセスを完了する。第２の誘電体層４００を施すプロセスについて、本実施形態では、第２の誘電体層４００の材料は、熱硬化性材料のみであるため、第２の誘電体層４００は、コア層の第１の誘電体層３００と対向する一側の表面上に直接的に施すことができる。なお、第２の誘電体層４００は、コア層を完全に被覆する必要がある。第１の誘電体層３００と第２の誘電体層４００を施した後、第１の誘電体層と第２の誘電体層４００に対して窓開きを行う必要がある。図６のｃを参照すると、誘電体層に対して窓開きを行う場合、露光現像プロセスによって、まず第１の誘電体層３００における接続ブリッジ層２００の上方の誘電体層に対して窓開きを行い、複数の第３の窓開き９００ａを形成し、次に第１の誘電体層の残りの箇所に対して窓開きを行い、複数の第１の窓開き７００ａを形成してもよい。同様に、第２の誘電体層４００に対して、レーザ窓開きプロセスによって窓開きを行い、第２の誘電体層４００に複数の第２の窓開き８００ａを形成してもよい。窓開きを完了した後、両面で第１のガイド孔、第２のガイド孔、第３のガイド孔、第１のパッド層と第２のパッド層の製作を行う必要がある。図６のｄを参照し、穴埋めメッキによって第１のガイド孔７００、第２のガイド孔８００、第３のガイド孔９００を形成し、第１の誘電体層３００と第２の誘電体層４００上に金属シード層製作、回路図形製作、メッキ、離膜及び金属シード層エッチングプロセスを行うことによって、最終的に第１のガイド孔７００と第３のガイド孔９００上に第１のパッド層５００を形成し、第２のガイド孔８００上に第２のパッド層６００を形成し、最後に第１のパッド層５００によって複数のチップの間の相互接続を実現することができ、チップとコア層との直接接続を実現することができ、第２のパッド層６００によってコア層とＰＣＢとの間の接続を実現することができる。最後に、図６のｅを参照し、第１のパッド層と第２のパッド層の製作を完了した後、チップの相互接続を実現するように、第１のパッド層のパッド上に複数のチップ１０００を溶接してもよく、チップとＰＣＢとの集積を実現するように、第２のパッド層上にＰＣＢ１１００を溶接してもよい。

【0042】

いくつかの選択可能な実施形態では、ブロック図に言及された機能／操作は、操作図に言及された順序で発生しなくてもよい。例えば、関連する機能／操作に応じて、連続して示された２つのブロックは、実質的に大体同時に実行されてもよく、又は前述のブロックは、場合によっては逆の順序で実行されてもよい。なお、本願のフローチャートで提示及び記述された実施形態は、技術に対するより完全な理解を提供することを目的として、例示的に提供される。開示される方法は、本明細書で提示される動作と論理フローに限定されない。選択可能な実施形態が予想でき、ここで、様々な操作の順序が変更され、より大きな操作の一部として説明されるサブ操作が独立して実行される。

【0043】

本明細書の上記記述において、「一実施形態／実施例」、「別の実施形態／実施例」或いは「いくつかの実施形態／実施例」などの用語を参照する記述は、実施形態又は例に関連して記述される具体的な特徴、構造、材料、又は特点が本願の少なくとも１つの実施形態又は例に含まれることを意味する。本明細書では、上記用語の概略的な表現は、必ずしも同じ実施形態又は例を指すものではない。さらに、記述された具体的な特徴、構造、材料、又は特点は、任意の１つ又は複数の実施形態又は例において、適切な方法で組み合わされてもよい。

【0044】

本願の実施形態が示され且つ説明されているが、当業者であれば、本願の原理と精神を逸脱することなく、これらの実施形態に対する様々な変更、修正、代替、変形が可能であり、本願の範囲は、請求の範囲及びそれらの均等物によって限定されることを理解されたい。

【0045】

以上は、本願の好ましい実施形態を具体的に説明したが、本願は、前述の実施形態に限定されるものではなく、当業者は、本願の精神に反することなく、様々な均等な変形又は置換を行うことができ、これらの均等な変形又は置換は、本願の請求の範囲によって限定される範囲内に含まれる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】