特許 7607824 材料、デバイス、および構造の逆設計のための生成モデル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-19

(45)【発行日】2024-12-27

(54)【発明の名称】材料、デバイス、および構造の逆設計のための生成モデル

(51)【国際特許分類】

   G06N 3/0455 20230101AFI20241220BHJP

   G06N 3/0475 20230101ALI20241220BHJP

   G06N 3/094 20230101ALI20241220BHJP

   G06F 30/27 20200101ALI20241220BHJP

   G02B 6/12 20060101ALI20241220BHJP

   G02B 6/122 20060101ALI20241220BHJP

   G02B 6/125 20060101ALI20241220BHJP

   G02B 6/14 20060101ALI20241220BHJP

【ＦＩ】

G06N3/0455

G06N3/0475

G06N3/094

G06F30/27

G02B6/12 331

G02B6/122 301

G02B6/125 301

G02B6/14

【請求項の数】 15

(21)【出願番号】P 2024502583

(86)(22)【出願日】2022-02-02

(65)【公表番号】

(43)【公表日】2024-03-15

(86)【国際出願番号】 JP2022004986

(87)【国際公開番号】W WO2022234702

(87)【国際公開日】2022-11-10

【審査請求日】2023-09-25

(31)【優先権主張番号】17/306,003

(32)【優先日】2021-05-03

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】小島 啓介

(72)【発明者】

【氏名】秋濃 俊昭

(72)【発明者】

【氏名】タン，インホン

(72)【発明者】

【氏名】ワン，イェ

【審査官】多賀 実

(56)【参考文献】

【文献】特開２０２０－１１９６０５（ＪＰ，Ａ）

【文献】特開２０２０－１１９５５３（ＪＰ，Ａ）

【文献】中国特許出願公開第１１１２１０３８２（ＣＮ，Ａ）

【文献】特表２０２３－５１３６４２（ＪＰ，Ａ）

【文献】Yingheng Tang et al.，"Generative Deep Learning Model for a Multi-level Nano-Optic Broadband Power Splitter"，arXiv.org [online]，arXiv:2003.03747v1，米国，Cornell University ，2020年，pp.1-9，[検索日 2024.07.24], インターネット:<URL: https://arxiv.org/abs/2003.03747v1>

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｎ ３／００－９９／００

Ｇ０６Ｆ １８／００－１８／４０

Ｇ０６Ｆ ３０／００－３０／３９８

Ｇ０２Ｂ ６／１２－ ６／１４

(57)【特許請求の範囲】

【請求項1】

周期的なホールを有するナノフォトニックデバイスのレイアウトを生成するためにデバイス設計ニューラルネットワークモデルを訓練するためのシステムであって、前記レイアウトはホールベクトルパターンを含み、前記システムは、
デバイスの入力データを取得するように構成されたインターフェイスを備え、前記入力データはユーザ所望伝送情報とガウス分布とを含み、前記インターフェイスは、前記ユーザ所望伝送情報および前記ガウス分布を、前記デバイス設計ニューラルネットワークモデルの、第１のエンコーダニューラルネットワークモジュール、第２のエンコーダニューラルネットワークモジュール、第１のデコーダニューラルネットワークモジュール、および第２のデコーダニューラルネットワークモジュールに与えるように構成され、前記システムはさらに、
前記第１および第２のエンコーダニューラルネットワークモジュールと、前記第１および第２のデコーダニューラルネットワークモジュールと、第１および第２の敵対的ブロックニューラルネットワークモジュールとを含む前記デバイス設計ニューラルネットワークモデルを格納するメモリを備え、前記第１および第２のエンコーダニューラルネットワークモジュールは、同一の構造を有し同一の重みを共有し、前記第１および第２のデコーダニューラルネットワークモジュールは、同一の構造を有し同一の重みを共有し、前記第１および第２の敵対的ブロックニューラルネットワークモジュールは、同一の構造を有し同一の重みを共有し、前記第1のエンコーダニューラルネットワークモジュールは、入力パターン特徴を抽出し第１の潜在変数を用いて表すように構成され、前記第１のデコーダニューラルネットワークモジュールは、前記第１の潜在変数およびエンコードされた条件を用いて第１の出力パターンを生成するように構成され、前記第２のデコーダニューラルネットワークモジュールは、標準ガウスサンプルおよび前記エンコードされた条件を使用して第２の出力パターンを生成するように構成され、前記第２のエンコーダニューラルネットワークモジュールは、前記第２の出力パターンを使用して第２の潜在変数を生成するように構成され、前記第１の敵対的ブロックニューラルネットワークモジュールは、前記第１の潜在変数に基づいて第１の敵対的条件を出力するように構成され、前記第２の敵対的ブロックニューラルネットワークモジュールは、前記第２の潜在変数に基づいて第２の敵対的条件を出力するように構成され、前記システムはさらに、
プロセッサを備え、前記プロセッサは、前記メモリと関連して、
第１の損失関数および第３の損失関数に基づいて、前記第１および第２のエンコーダニューラルネットワークモジュールならびに前記第１および第２のデコーダニューラルネットワークモジュールにおける前記重みを更新することにより、前記第１および第２のデコーダニューラルネットワークモジュールの入力データと出力データとの間の差を低減し、
第２の損失関数を最小にすることによって前記第１および第２の敵対的ブロックニューラルネットワークモジュールにおける前記重みを更新するように、構成される、システム。

【請求項2】

前記第１および第２のエンコーダニューラルネットワークモジュールは、前記デバイスのレイアウトの特徴を抽出するために、少なくとも１つの並列全結合層が後に続く少なくとも１つの畳み込み層によって構成される、請求項１に記載のシステム。

【請求項3】

前記少なくとも１つの畳み込み層の各々は、３つ以上のチャネルを含む、請求項２に記載のシステム。

【請求項4】

前記少なくとも１つの並列全結合層の各々は、入力次元および出力次元を含む、請求項２に記載のシステム。

【請求項5】

前記デバイスは光パワースプリッタであり、前記抽出されたパターン特徴は、前記ガウス分布の平均（μ）および共分散（σ）である、請求項１に記載のシステム。

【請求項6】

前記デバイスはパワースプリッタ、または波長スプリッタ、またはモードコンバータである、請求項１に記載のシステム。

【請求項7】

前記訓練データは、アジョイント法によって最適化されたデバイス構造を含む、請求項１に記載のシステム。

【請求項8】

前記少なくとも１つの畳み込み層は、２つの畳み込み層を含み、
前記２つの畳み込み層はそれぞれ８チャネルおよび１６チャネルを含む、請求項３に記載のシステム。

【請求項9】

前記少なくとも１つの並列全結合層は、２つの並列全結合層を含み、
前記２つの並列全結合層の各々は、８００の入力次元および６０の出力次元を含む、請求項４に記載のシステム。

【請求項10】

周期的なホールを有するナノフォトニックデバイスのレイアウトを生成するためにデバイス設計ニューラルネットワークモデルを訓練するための、コンピュータによって実現される訓練方法であって、前記レイアウトはホールベクトルパターンを含み、前記方法は、
インターフェイスを介してデバイスの入力データを取得するステップを含み、前記入力データはユーザ所望伝送情報とガウス分布とを含み、前記方法はさらに、
前記ユーザ所望伝送情報および前記ガウス分布を、前記インターフェイスを介して、前記デバイス設計ニューラルネットワークモデルの、第１のエンコーダニューラルネットワークモジュール、第２のエンコーダニューラルネットワークモジュール、第１のデコーダニューラルネットワークモジュール、および第２のデコーダニューラルネットワークモジュールに与えるステップと、
第１の損失関数と第３の損失関数との和に基づいて、前記第１および第２のエンコーダニューラルネットワークモジュールならびに第１および第２のデコーダニューラルネットワークモジュールにおける重みを更新することにより、前記第１および第２のエンコーダニューラルネットワークモジュールならびに前記第１および第２のデコーダニューラルネットワークモジュールの入力データと出力データとの間の差を低減するステップと、
第２の損失関数を最小にすることによって第１および第２の敵対的ブロックニューラル
ネットワークモジュールにおける重みを更新するステップとを含み、
前記第１および第２のエンコーダニューラルネットワークモジュールは、同一の構造を有し同一の重みを共有し、前記第１および第２のデコーダニューラルネットワークモジュールは、同一の構造を有し同一の重みを共有し、前記第１および第２の敵対的ブロックニューラルネットワークモジュールは、同一の構造を有し同一の重みを共有し、
前記第1のエンコーダニューラルネットワークモジュールは、入力パターン特徴を抽出
し第１の潜在変数を用いて表すように構成され、前記第１のデコーダニューラルネットワークモジュールは、前記第１の潜在変数およびエンコードされた条件を用いて第１の出力パターンを生成するように構成され、前記第２のデコーダニューラルネットワークモジュールは、標準ガウスサンプルおよび前記エンコードされた条件を使用して第２の出力パターンを生成するように構成され、前記第２のエンコーダニューラルネットワークモジュールは、前記第２の出力パターンを使用して第２の潜在変数を生成するように構成され、前記第１の敵対的ブロックニューラルネットワークモジュールは、前記第１の潜在変数に基づいて第１の敵対的条件を出力するように構成され、前記第２の敵対的ブロックニューラルネットワークモジュールは、前記第２の潜在変数に基づいて第２の敵対的条件を出力するように構成される、方法。

【請求項11】

前記第１および第２のエンコーダニューラルネットワークモジュールは、前記デバイスのレイアウトの特徴を抽出するために、少なくとも１つの並列全結合層が後に続く少なくとも１つの畳み込み層によって構成される、請求項１０に記載の方法。

【請求項12】

前記少なくとも１つの畳み込み層の各々は、３つ以上のチャネルを含む、請求項１１に記載の方法。

【請求項13】

前記少なくとも１つの並列全結合層の各々は、入力次元および出力次元を含む、請求項１１に記載の方法。

【請求項14】

前記第１の損失関数は、前記第１のエンコーダおよびデコーダニューラルネットワークモジュールのセットの入力と出力との間のＢＣＥ損失と、エンコードされた潜在変数と標準ガウス分布との間およびエンコードされた潜在変数と前記第１の敵対的ブロックニューラルネットワークモジュールの出力との間のＫＬダイバージェンスとの組み合わせによって表され、前記第２の損失関数は、エンコードされた潜在変数と前記第１の敵対的ブロックニューラルネットワークモジュールからの出力との間の平均二乗根損失（ＭＳＥ損失）と、エンコードされた潜在変数と前記第２の敵対的ブロックニューラルネットワークモジュールからの出力との間の条件の間のＭＳＥ損失との組み合わせによって表され、前記第３の損失関数は、標準ガウスサンプルと第２の潜在変数との間のＭＳＥ損失と、エンコードされた潜在変数と前記敵対的ブロックニューラルネットワークモジュールの出力との間のＭＳＥ損失との組み合わせによって表される、請求項１０に記載の方法。

【請求項15】

デバイス生成ニューラルネットワークモデルを使用して周期的なホールを有するナノフォトニックデバイスの、ホールベクトルパターンを含むレイアウトを生成するための、コンピュータによって実現される方法であって、前記方法は、
請求項１０に記載の方法を使用して前記デバイス生成ニューラルネットワークモデルを訓練するステップと、
インターフェイスを介して前記デバイスの入力データを取得するステップとを含み、前記入力データはユーザ所望伝送情報とガウス分布とを含み、前記方法はさらに、
前記入力データを前記デバイス生成ニューラルネットワークモデルに与えるステップと、
予め訓練された前記デバイス生成ネットワークモデルを使用して前記デバイスのレイアウトのレイアウトデータを生成し、前記レイアウトデータをメモリに格納するステップを
含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、概して、材料、デバイス、または構造の設計をランダムに生成するために条件付き変動オートエンコーダを使用するためのデバイス設計ネットワークを訓練するための方法およびシステムに関する。

【背景技術】

【0002】

材料、デバイス、および構造の多くの分野では、数十、数百、またはそれよりも多いパラメータを同時に最適化する必要があるため、設計は困難であり、新たなパラメータセットに対して更新された特徴を検証するための各シミュレーションまたは実験は、長時間を要する。そのため、効率的な最適化方法が望まれる。

【0003】

順方向または逆方向の回帰に対してディープニューラルネットワークを使用する光学デバイスの逆設計は、以前から行われている。（Tahersima et al., Scientific Reports）。逆モデルは、一旦十分に訓練されると、理論的には我々のために設計パラメータを生成することができる。しかしながら、以前の逆ニューラルネットワークモデルは、実際の最適化問題の次元を低減するバイナリ構造（０または１など）を最適化するためのものである。これは、より狭い帯域幅、およびさらに最適化される必要がある半最適化結果等の、いくつかの制限をもたらし得る。より高度な最適化問題のために使用されるより優れた生成モデルを構築することが必要とされている。

【発明の概要】

【0004】

本発明は、所望のデバイス性能が条件として与えられた場合にデバイス設計をランダムに生成するために、敵対的ネットワークと組み合わされた条件付き変分オートエンコーダを使用することを提案する。性能をさらに向上させるために、能動的訓練（共訓練）を追加することができる。

【0005】

本開示のいくつかの実施形態は、周期的なホールを有する矩形または正方形の構造に基づいたシリコンフォトニクススプリッタである。最終的な正方形の寸法は、２．２５μｍ×２．２５μｍである。正方形の上に４００個のホールがあり、これらのホールは、４０μｍ～９０μｍの範囲の可変のホール直径を有する。十分に訓練された条件付き変分オートエンコーダ（ＣＶＡＥ：conditional Variational Autoencoder）モデルは、異なる分割比入力に基づいて異なるホールベクトルの組み合わせを生成することができる。生成されたすべてのデバイスについての全体的な伝送効率は、非常に広い帯域幅（１３００ｎｍ～１８００ｎｍ）にわたって約９０％であり、挿入損失は無視できる（－２５ｄＢ未満）。そのようなモデルは、波長スプリッタ、モードコンバータ、方向性結合器などのような、異なるデバイスに適用することができる。

【0006】

実施形態のいくつかは、２つの異なるデータセットと組み合わされた訓練データに基づいており、第１のデータセットは、２値のホールサイズ（ホールがないかまたは９０ｎｍのホールのいずれか）を伴う「半最適化された」結果である。これらのデバイスの帯域幅は比較的低い（１００ｎｍ）。データセットの第２の部分は、その性能を伴う複数のパターンの組み合わせである。実施形態に従うと、上記「半最適化された」結果を用いて、広帯域幅（５００ｎｍ）にわたって優れた性能（９０％の総伝送率）を有するデバイスを生成することが可能なモデルを訓練できることが示される。本開示のいくつかの実施形態に従うと、モデル構造は、ベイズの定理に基づく、敵対的ブロックを伴う条件付き変分オートエンコーダである。これは、モデルがデータの確率分布の基礎をなし、その分布から新たなデータをサンプリングできるようにすることを所望する。我々の訓練データは、ＦＤＴＤシミュレーションを実行することによって生成される。データは、いくつかのＤＢＳシミュレーションおよびいくつかのランダムに生成されたパターンによって構築される。訓練パターンはすべてバイナリホールであり、帯域幅は比較的小さい（１５００～１６００ｎｍ）。訓練データの合計はおよそ１５，０００である。

【0007】

本発明のいくつかの実施形態に従うと、デバイスのレイアウトを生成するためにデバイス設計ネットワークを訓練するためのシステムが提供される。システムは、デバイスの入力データを取得するように構成されたインターフェイスと、第１および第２のエンコーダと、第１および第２のデコーダと、第１および第２の敵対的ブロックとを含むデバイス設計ネットワークを格納するメモリと、プロセッサとを備え、プロセッサは、メモリと関連して、第１の損失関数および第３の損失関数に基づいて、第１および第２のエンコーダならびに第１および第２のデコーダを更新することにより、第１および第２のデコーダの入力データと出力データとの間の差を低減し、第２の損失関数を最大にすることによって第１および第２の敵対的ブロックを更新するように、構成される。

【0008】

さらに、本発明のいくつかの実施形態は、デバイス設計ネットワークを訓練するための、コンピュータによって実現される訓練方法を提供することができる。この場合、方法は、インターフェイスを介してデバイスの入力データを取得するステップと、第１の損失関数と第３の損失関数とに基づいて、第１および第２のエンコーダならびに第１および第２のデコーダを更新することにより、第１および第２のデコーダの入力データと出力データとの間の差を低減するステップと、第２の損失関数を最大にすることによって第１および第２の敵対的ブロックを更新するステップとを含む。

【0009】

さらに、本発明のいくつかの実施形態は、デバイス生成ネットワークを使用してデバイスのレイアウトを生成するための、コンピュータによって実現される方法を提供することができる、という認識に基づいている。コンピュータによって実現される方法は、インターフェイスを介してデバイスの入力データを取得するステップと、入力データをデバイス生成ネットワークに与えるステップとを含み得る。デバイス生成ネットワークは、コンピュータによって実現される訓練方法により、予め訓練され、コンピュータによって実現される訓練方法は、インターフェイスを介してデバイスの入力データを取得し、第１の損失関数および第３の損失関数に基づいて第１および第２のエンコーダならびに第１および第２のデコーダを更新することにより、第１および第２のデコーダの入力データと出力データとの間の差を低減し、第２の損失関数を最大にすることによって、第１および第２の敵対的ブロックを更新するように、構成される。コンピュータによって実現される方法は、予め訓練されたデバイス生成ネットワークを使用してデバイスのレイアウトのレイアウトデータを生成するステップと、レイアウトデータをメモリに格納するステップとをさらに含む。

【0010】

ここに開示される実施形態を、添付の図面を参照しながらさらに説明する。示されている図面は、必ずしも正しい縮尺ではなく、代わりに、ここに開示される実施形態の原理の説明において一般的に強調が加えられる。

【図面の簡単な説明】

【0011】

【図1】本発明の実施形態に係るシステムの全体構成を示す図である。

【図2】本発明の実施形態に係る一般的な敵対的ＣＶＡＥネットワークを示す図である。

【図3】本発明の実施形態に係るＣＶＡＥエンコーダブロックの詳細な構造を示す図である。

【図4】本発明の実施形態に係るＣＶＡＥデコーダブロックの詳細な構造を示す図である。

【図5】本発明の実施形態に係る敵対的ブロックの詳細な構造を示す図である。

【図6】本発明の実施形態に係るモデルのための訓練プロセスのフローチャートを示す図である。

【図7】本発明の実施形態に係る入力データ前処理ステップを示す図である。

【図8】本発明の実施形態に係るＣＶＡＥモデルを通る詳細なデータフローを示す図である。

【図9】本発明の実施形態に係る最終モデルを生成するための能動的学習プロセスを示す図である。

【図10】本発明の実施形態に係るレイアウトを描画するマッピングアルゴリズムのフローチャートを示す図である。

【図11a】本発明の実施形態に係る全体的なデバイス構造導入部を示す図である。

【図11b】本発明の実施形態に係る全体的なデバイスの断面構造を示す図である。

【図11c】本発明の実施形態に係るデバイス断面におけるモードプロファイルを示す図である。

【図12a】本発明の実施形態に係る、５：５の分割比を有する生成されたデバイスを示す図である。

【図12b】本発明の実施形態に係る、生成された５：５スプリッタのシミュレーション結果を示す図である。

【図12c】本発明の実施形態に係る、生成された５：５スプリッタのシミュレーション結果を示す図である。

【図12d】本発明の実施形態に係る、生成された５：５スプリッタのシミュレーション結果を示す図である。

【図13a】本発明の実施形態に係る、６：４の分割比を有する生成されたデバイスを示す図である。

【図13b】本発明の実施形態に係る、生成された６：４スプリッタのシミュレーション結果を示す図である。

【図13c】本発明の実施形態に係る、生成された５：５スプリッタのシミュレーション結果を示す図である。

【図13d】本発明の実施形態に係る、生成された５：５スプリッタのシミュレーション結果を示す図である。

【図14a】本発明の実施形態に係る７：３の分割比を有する生成されたデバイスを示す図である。

【図14b】本発明の実施形態に係る、生成された７：３スプリッタのシミュレーション結果を示す図である。

【図14c】本発明の実施形態に係る、生成された５：５スプリッタのシミュレーション結果を示す図である。

【図14d】本発明の実施形態に係る、生成された５：５スプリッタのシミュレーション結果を示す図である。

【図15a】本発明の実施形態に係る、８：２の分割比を有する生成されたデバイスを示す図である。

【図15b】本発明の実施形態に係る、生成された８：２スプリッタのシミュレーション結果を示す図である。

【図15c】本発明の実施形態に係る、生成された５：５スプリッタのシミュレーション結果を示す図である。

【図15d】本発明の実施形態に係る、生成された５：５スプリッタのシミュレーション結果を示す図である。

【図16】本発明の実施形態に係る、デコーダ＃２に供給する前のデータ処理手順を示す図である。

【図17】波長の関数としての光ファイバの伝送損失の特性を示す図である。

【発明を実施するための形態】

【0012】

以下の説明は、具体例としての実施形態のみを提供し、本開示の範囲、適用可能性、または構成を限定することは意図していない。むしろ、具体例としての実施形態の以下の説明は、具体例としての１つ以上の実施形態を実現すること可能にする説明を当業者に提供する。意図されているのは、添付の請求項に記載されている、開示された主題の精神および範囲から逸脱することなく、要素の機能および構成に対して行われ得る各種変更である。

【0013】

具体的な詳細事項が、以下の説明において、実施形態の十分な理解を得るために提供されている。しかしながら、これらの具体的な詳細事項がなくても実施形態を実行し得ることを当業者は理解する。たとえば、開示されている主題におけるシステム、プロセス、および他の要素は、実施形態を不必要な詳細事項で不明瞭にしないようにするために、ブロック図の形態で構成要素として示される場合がある。他の例において、実施形態を不明瞭にしないようにするために、周知のプロセス、構造、および技術が、不必要な詳細事項なしで示される場合がある。さらに、各種図面における同様の参照番号および名称は同様の要素を示す。

【0014】

また、個々の実施形態は、フローチャート、フロー図、データフロー図、構造図、またはブロック図として示されるプロセスとして説明される場合がある。フローチャートは動作を逐次プロセスとして説明する場合があるが、動作の多くは並列にまたは同時に実行することができる。さらに、動作の順序は入れ替え可能である。プロセスは、その動作が完了したときに終了されてもよいが、論じられていないまたは図に含まれていない他のステップを有し得る。さらに、具体的に記載されている何らかのプロセスにおけるすべての動作がすべての実施形態に起こり得る訳ではない。プロセスは、方法、関数、プロシージャ、サブルーチン、サブプログラムなどに対応し得る。プロセスが関数に対応する場合、関数の終了は、呼び出し関数または主関数に当該関数を戻すことに対応し得る。

【0015】

さらに、開示された主題の実施形態は、少なくとも部分的に、手作業または自動のいずれかで実現されてもよい。手作業または自動による実現は、マシン、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、またはそれらの任意の組み合わせの使用を通して行われてもよく、または少なくとも支援されてもよい。ソフトウェア、ファームウェア、ミドルウェア、またはマイクロコードで実現される場合、必要なタスクを実行するためのプログラムコードまたはコードセグメントは、マシン読取可能媒体に格納されてもよい。プロセッサが必要なタスクを実行してもよい。

【0016】

図１は、本発明のいくつかの実施形態に係る、デバイスのレイアウトを提供するように訓練されたニューラルネットワークモジュールを含むシステム１００の概略構造である。システム１００は、インターフェイス１１５と、プロセッサ１２０と、記憶装置１０４と、メモリ１０６とを含む。記憶装置１０４はデバイス生成モジュール２００を含み、デバイス生成モジュール２００は、エンコーダネットワークモジュール３０１および３０１’と、デコーダネットワークモジュール４０１および４０１’と、敵対的モジュール（ブロック）５０１および５０１’とを含む。記憶装置１０４は、実際のデバイス１０９のレイアウトを生成するように構成されたマッピングアルゴリズム１０８を含み得る、または、マッピングアルゴリズム１０８は別のメモリ（図示せず）に格納されていてもよい。インターフェイス１１５は、メモリ１０６と、記憶装置１０４と、プロセッサ１２０と、マッピングアルゴリズム１０８との間で通信するように構成される。また、インターフェイス１１５は、システム１００の外部の入力デバイスを介して、ユーザ所望伝送情報１０１およびガウス分布１０２を含む入力データを受信するように構成される。場合によっては、ユーザ所望伝送情報１０１およびガウス分布１０２は、メモリ１０６または記憶装置１０４に格納されていてもよい。所望伝送情報（１０１）および標準ガウス分布（１０２）は、インターフェイスを介してエンコーダおよびデコーダニューラルネットワークモジュール３０１、３０１’、４０１および４０１’に与えられる。ニューラルネットワークモジュール３０１、３０１’、４０１，４０１’，５０１および５０１’は、システム１００がデバイスの対応するホールベクトルパターン（１０７）を生成することができるように、予め訓練される。システム１００は、マッピングアルゴリズム（１０００）を適用して、実際のデバイスのレイアウトを描画／生成する。そのようなネットワークは、本発明の実施形態の１つとして、正方形ベースのスプリッタモデル（１１００）の下で検証されている。本発明の以下の実施形態は正方形ベースのスプリッタモデルを例示として示すが、スプリッタ（モデル）の形状は正方形に限定されないことに注意されたい。例として、矩形、円形、楕円形、対称形状、非対称形状、またはそれらのうちのいずれかを含む任意の形状を含む、他の形状が使用されてもよい。この場合、そのようなスプリッタは、入力パワーを有する入力ビームを受けるように構成された入力ポートと、第１の屈折率を有するガイド材料の第１の領域および第２の領域に配置され第２の屈折率を有する摂動セグメントを含むパワースプリッタとを備えるように構成され、第１の領域は、入力ビームを第１のビームと第２のビームとに分割するように構成され、第２の領域は、第１および第２のビームを別々に誘導するように構成され、第１の屈折率は第２の屈折率よりも大きく、さらに、パワースプリッタに接続されそれぞれが第１および第２のビームを受けて伝送する第１および第２の出力ポートを含む出力ポートを備えるように、構成される。

【0017】

ニューラルネットワークモジュールが十分に訓練されると、システムは、ユーザが直ちに所望する任意の分割比を有するスプリッタを生成することができる。システム１００を使用するいくつかの結果は、これらのデバイスが、ダイレクトバイナリサーチ（ＤＢＳ：Direct Binary Search）等の従来の方法を使用することによって得ることが（時間および効率という点で）実際に困難である、非常に広帯域にわたって約９３％の総伝送率を有することを示す。訓練プロセスのためにエンコーダネットワークモジュール－１ ３０１、デコーダネットワークモジュール－１ ４０１および敵対的モジュール－１ ５０１のみを含み、エンコーダネットワークモジュール－２ ３０１’、デコーダネットワークモジュール－２ ４０１’および敵対的モジュール－２ ５０１’を含まない、我々の別のシステムで得られた別の結果と比較すると、本発明による結果は、我々の以前のシステムからの著しい改善を示す。

【0018】

図２は、ニューラルネットワークモデル（デバイス生成モジュール）２００の全体構成を示す。モデル２００は６つの部分で構成され、６つの部分は、２つのエンコーダ（３０１、３０１’）、２つのデコーダ（４０１、４０１’）および２つの敵対的ブロック（５０１、５０１）（図１に示される）である。エンコーダ＃１および＃２（３０）は、同一の構造を有し、同一の重みを共有する。デコーダ＃１および＃２（４０１）は、同一の構造を有し、同一の重みを共有する。同一の規格が敵対的ブロック（５０１）にも適用される。エンコーダ＃１（３０１）は、入力パターン特徴（８０１）を抽出し、これを、潜在変数（８０６）として定義される確率分布を使用して表すように構成される。デコーダ＃１（４０１）は、エンコーダ＃１（３０１）と同様の構造を有するが、順序が逆である。デコーダ＃１は、潜在変数およびエンコードされた条件（８０７）を用いてデバイスパターンを生成するように構成される。第２のデコーダ－エンコーダセットについて、デコーダ＃２（４０１’）は、エンコードされた条件（８０１）とともに標準ガウスサンプルを取り込んで、損失関数において後に使用される第２の出力パターン（８１１）を生成する。次に、エンコーダ＃２（３０１）は、第２の出力パターン（８１１）を取り込んで、第２の潜在変数セット（５０６）を生成する。出力パターン＃２および潜在変数＃２は、（損失関数を計算するための）訓練にのみ使用される。最終モデルに対し、訓練されたデコーダ（４０１）を使用する。

【0019】

図３はエンコーダ３０１、３０１’の詳細な構造を示し、エンコーダ３０１と３０１’とは同じ構造を有する。エンコーダ３０１は、２つの並列多層パーセプトロン（ＭＬＰ：Multilayer Perceptron）層（３０４および３０５）が後に続く、２つの畳み込み層（３０３および３０４）（１つは８チャネルを有し、２つ目は１６チャネルを有する）によって構成される。２つの並列ＭＬＰ層の各々は、並列全結合層であってもよい。場合によっては、２つの並列ＭＬＰ層の各々は、３つ以上の入力を含む。例として、２つの並列ＭＬＰ層は、８００→６０の入力→出力次元を有するように構成されて、抽出されたパターン（ガウス分布の平均（μ）および共分散（σ））を生成する。潜在変数を得るために、平均および共分散の再パラメータ化（３０６）を適用する必要がある。再パラメータ化の式を以下の数式１に示す。

【数1】

式中、Ｎは、標準ガウス分布（平均０および共分散１）に従う乱数である。

【0020】

図４は、デコーダ４０１および４０１’の詳細な構造を示し、これらのデコーダは同じ構造を有する。エンコーダからの潜在変数（８０６）およびエンコードされた条件データ（８０７）は、デコーダに対する入力を形成するために連結される（８０８）。次に、組み合わされたデータは、デコーダに供給されてパターンを生成する。デコーダは、１つの多層パーセプトロン（ＭＬＰ）層（４０２）および２つの畳み込み層（４０３および４０４）と組み合わされる。ＭＬＰ層は、６９→８００の入力→出力次元を有する。場合によっては、２つの畳み込み層の各々が、３つ以上のチャネルを有するように設計されてもよい。例として、２つの畳み込み層は、第１の畳み込み層（４０３）が８チャネルを有し第２の畳み込み層（４０４）が１６チャネルを有するという、スペックを有する。第２の畳み込み層の出力は、生成された（または再構成された）パターン（１０７）である。最終モデルは、異なるデバイスを生成するために使用される。

【0021】

図５は、敵対的ブロック５０１および５０１’の詳細な構造を示し、これらの敵対的ブロックは同じ構造を有する。敵対的ブロック５０１は２つのＭＬＰ層（５０２および５０３）を有する（第１のＭＬＰ層は６０→１００の入力→出力次元を有し、第２のＭＬＰ層は１００→６０の入力→出力次元を有する）。敵対的ブロックの出力は敵対的条件（５０４）である。デバイス分布により良好に適合させるために、敵対的ブロックを追加して潜在変数を条件から分離する。

【0022】

図６は、本発明のいくつかの実施形態に係る、条件付き変分オートエンコーダ（ＣＶＡＥ）モデル６００のための詳細な訓練プロセスを示す。最初に、データ（入力パターンおよび入力条件）がデータセットから取り込まれ（６０１）、その後、それらを処理して２つのチャネル入力にし（３０１）、ネットワーク内に与える。処理ステップが７００に示される。完全な訓練反復は、２つの部分を含む。ＣＶＡＥネットワークを更新し（６０２）、敵対的ブロックを更新する（６０６）。第１の損失関数Ｌｏｓｓｌが、上記処理の後に計算される（６０３）。一方、第２の損失関数Ｌｏｓｓ３（式４）が、第２の処理後に計算され、ランダムガウスサンプリングデータ（８０９）がその後処理され（１８００）、次にデコーダエンコーダブロック（４００）に与えられて、第２の潜在変数（５０６）を得る。最終的な損失は、２つの損失関数（ｌｏｓｓ１およびｌｏｓｓ３）の和となり、これは、エンコーダおよびデコーダブロックを更新するために使用される（６０４）。第２の損失関数（Ｌｏｓｓ２）が、エンコーダおよびデコーダの３回の更新ごとに計算される（６０７）。これは、敵対的ブロックのみを更新するために使用される（６０８）（式３に示される）。

【数2】

【0023】

【数3】

【0024】

図７は、入力データの処理の詳細を示す。ネットワーク内に与えられた入力データ（ネットワークの固有の名称で表現されたい）（サイクル整合性を有するＡＣＶＡＥ）は、２つのチャネル（２つの２０×２０行列）（８０１）によって構成され、第１のチャネルは２０×２０入力パターン（７０２）、第２のチャネルはデコードされた（３×２０）入力条件である（７０１）。

【0025】

図８は、本発明のいくつかの実施形態に係る、ネットワーク内でのデータフロー８００を示す。入力パターンデータ（７０２）および入力条件データ（８０３）は、ＣＶＡＥエンコーダ（３０１）への２チャネル入力を形成する。次に、エンコーダ＃１は、次元６０の潜在変数＃１を生成する。その後、潜在変数は、エンコードされた条件（８０７）（次元９を有する）と連結されて、デコーダ＃１（８０８）への入力を形成する。デコーダ＃１による処理後、生成された（または再構成された）パターン＃１（１０７）が出力である。その間に、エンコードされた条件は、ランダムガウスサンプリング（８０９）～（１７００）と連結され、出力パターン＃２を得るためにデコーダ＃２に供給される（８１１）。次に、出力パターン＃２は、潜在変数＃２を得るためのエンコーダ＃２の入力となる。

【0026】

ニューラルネットワークモデル２００（番号が間違っている場合はネットワークの固有の名称で表現されたい）（サイクル整合性を有するＡＣＶＡＥ）を十分に訓練するために、能動学習の概念を使用した。図９は、そのプロセスのフローチャートを示す。行っていることは、元の１５，０００のバイナリ訓練データの予備的使用を訓練することである。第１のモデルの終了後、これを使用して、異なるホールサイズを有する１，０００のデバイスを生成し、ＦＤＴＤシミュレーションを通して各ポート（条件）におけるそれらのスペクトルでラベル付けする。その後、新たな生成されたデータを既存のデータとともに組み合わせて、新たな１６，０００のデータセットを形成し、モデルを再訓練する。そうすると、第２のモデルはデバイス生成に使用される最後のモデルである。

【0027】

【数4】

【0028】

図１１ａ～図１１ｃは、本発明のいくつかの実施形態に係る、システム１００を使用することによって得られる光学デバイス１１０を示す。光学デバイス１１０は、正方形ベースの光パワースプリッタである。（光ビームの）パワーを分割するメカニズムは、異なるホールを描き屈折率の違いを用いて光の伝播を導くことである。デバイス１１０は、ＴＥ０モード使用のために設計される。正方形構造は、酸化物クラッディングにより２．５μｍ×２．５μｍのフットプリントを有する。導波路の幅は５００ｎｍ、高さは２２０ｎｍである。ホール間隔は１３０ｎｍであり、最小ホール径は７６．５ｎｍ、最大ホール径は４２ｎｍである。

【0029】

パワースプリッタ１１０は、予め設計されたビーム経路に沿って出力ポートに向かって入力光ビームを効果的に案内するようにガイド材料内に配置された、ナノ構造セグメントから形成される。この場合、ナノ構造セグメントは、パワースプリッタのガイド材料の屈折率よりも小さい屈折率を有するナノ構造ホールである。パワースプリッタ１１０の導波路はシリコンであり、ナノ構造化ホールの材料は二酸化ケイ素（Ｓ_ｉＯ_２）である。

【0030】

図１２ａ、図１３ａ、図１４ａおよび図１５ａは、十分に訓練されたモデルによって生成された、異なる分割比（５：５、６：４、７：３、および８：２）を有するパワースプリッタを説明する概略図を示す。図に示されるように、スプリッタは、入力パワーを有する入力ビームを受けるように構成された入力ポートと、第１の屈折率を有するガイド材料の第１の領域および第２の領域に配置された摂動セグメントを含むパワースプリッタとを含み、各セグメントは第２の屈折率を有し、第１の領域は、入力ビームを第１のビームと第２のビームとに分割するように構成され、第２の領域は、第１および第２のビームを別々に誘導するように構成され、第１の屈折率は第２の屈折率よりも大きく、スプリッタはさらに、第１および第２のビームをそれぞれ受けて伝送するようにパワースプリッタに接続された第１および第２の出力ポートを含む。

【0031】

図１２ｂ、図１３ｂ、図１４ｂおよび図１５ｂは、デバイスを通るビーム伝搬を示す。ポート１およびポート２における総パワーは１００％であるとみなす。５：５スプリッタは、ポート１が総出力パワーの５０％を保持し、ポート２が総出力パワーの５０％を保持することを意味する。６：４スプリッタは、ポート１が総出力パワーの６０％を保持し、ポート２が総出力パワーの４０％を保持することを意味する。７：３スプリッタは、ポート１が総出力パワーの７０％を保持し、ポート２が総出力パワーの３０％を保持することを意味する。８：２スプリッタは、ポート１が総出力パワーの８０％を保持し、ポート２が総出力パワーの２０％を保持することを意味する。

【0032】

図１２ｃ～図１２ｄ、図１３ｃ～図１３ｄ、図１４ｃ～図１４ｄおよび図１５ｃ～図１５ｄは、これらのデバイスのスペクトル応答を示す。本発明者らの敵対的条件付きオートエンコーダによって生成されたデバイスは、５５０ｎｍの帯域幅（１２５０ｎｍ～１８００ｎｍ）にわたって非常に良好な性能（総伝送率約９０％）を有する。

【0033】

図１６は、本発明のいくつかの実施形態に係る、デバイスを設計するための、コンピュータによって実現される方法１６００を示す。方法１６００は、デコーダ＃２に供給される前の入力条件７０１（入力データ／パラメータ）のデータ処理手順を含む。ランダムガウスサンプリング変数（８０９）は、エンコードされた条件（８０７）と連結されて３×２４行列（１６０１）を形成し、デコーダ＃２（３０１）に供給される。

【0034】

本発明のいくつかの実施形態に従うと、モデルから生成されたデバイスに関して以下の利点がある。デバイスは、非常にコンパクトなサイズで製造することができる。例として、フットプリントをわずか２．２５μｍ×２．２５μｍ以下にすることができ、これは我々が知っている最小スプリッタである。このようなコンパクトなサイズの場合は、比較的低い面積バジェットで光通信チップ内に大規模に集積される可能性がある。

【0035】

本発明の実施形態に従って設計されたデバイスは、優れた性能（約９０％の伝送率）を維持しつつ、超広帯域幅（１２５０ｎｍ～１８００ｎｍ）で動作することができる。したがって、デバイスは、すべての光通信帯域（１２６０ｎｍ～１６２５ｎｍの範囲の波長に対応するＯバンド～Ｌバンド）をカバーすることができる。図１７を参照されたい。この図は、光ファイバの伝送損失の特性を波長の関数として示す。

【0036】

このモデルは、ユーザが欲しいどのようなデバイスも、さらなる最適化なしで直ちに生成することが証明されており、このことが設計時間を著しく節約する。

【0037】

なお、これまで、周期的なホールを有するナノフォトニックデバイスを例として説明した。しかしながら、他のタイプの光学デバイスが存在する。たとえば、アジョイント法（adjoint method）は、一般的により多くの数のパラメータを最適化することができる。本発明は、これらのタイプのデバイスを訓練データとして使用することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11a】

【図11b】

【図11c】

【図12a】

【図12b】

【図12c】

【図12d】

【図13a】

【図13b】

【図13c】

【図13d】

【図14a】

【図14b】

【図14c】

【図14d】

【図15a】

【図15b】

【図15c】

【図15d】

【図16】

【図17】