特許 7607834 半導体装置、半導体装置の製造方法、及び、電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-12-19

(45)【発行日】2024-12-27

(54)【発明の名称】半導体装置、半導体装置の製造方法、及び、電力変換装置

(51)【国際特許分類】

   H01L 29/06 20060101AFI20241220BHJP

   H01L 29/872 20060101ALI20241220BHJP

   H01L 29/78 20060101ALI20241220BHJP

   H01L 29/12 20060101ALI20241220BHJP

【ＦＩ】

H01L29/06 301G

H01L29/06 301V

H01L29/86 301D

H01L29/86 301F

H01L29/86 301E

H01L29/78 652P

H01L29/78 652T

【請求項の数】 15

(21)【出願番号】P 2024521869

(86)(22)【出願日】2023-11-07

(86)【国際出願番号】 JP2023040073

【審査請求日】2024-04-10

【早期審査対象出願】

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】海老原 洪平

【審査官】志津木 康

(56)【参考文献】

【文献】特表２００９－５２４２１７（ＪＰ，Ａ）

【文献】特開２０１９－１０２７４７（ＪＰ，Ａ）

【文献】特開２０１５－１１５３７３（ＪＰ，Ａ）

【文献】特開２０１８－００６６３１（ＪＰ，Ａ）

【文献】国際公開第２０１８／２０７４４９（ＷＯ，Ａ１）

【文献】特開２０２２－０４７４１０（ＪＰ，Ａ）

【文献】国際公開第２０２０／１７０８１３（ＷＯ，Ａ１）

【文献】特開２０２１－６８８３３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ２９／００－２９／３８

Ｈ０１Ｌ２９／７２

Ｈ０１Ｌ２９／８７２

(57)【特許請求の範囲】

【請求項1】

活性領域と、平面視で前記活性領域を取り囲む終端領域とが定義された半導体装置であって、
炭化珪素からなる第１導電型の半導体基板と、
前記終端領域の前記半導体基板の上部に選択的に設けられ、平面視で前記活性領域を取り囲む第２導電型の終端ウェル領域と、
前記終端領域の前記半導体基板の上部に選択的に設けられ、平面視で前記終端ウェル領域を取り囲むＦＬＲ領域と、
前記半導体基板上に設けられ、前記終端ウェル領域の一部及び前記ＦＬＲ領域を覆うフィールド絶縁膜と、
前記フィールド絶縁膜よりも前記活性領域側の前記半導体基板上に設けられた表面電極と、
前記フィールド絶縁膜上に設けられ、前記表面電極の前記終端領域側の端部を覆う上面膜と、
前記半導体基板の裏面に設けられた裏面電極と
を備え、
前記ＦＬＲ領域は、平面視で、前記終端ウェル領域を取り囲み、かつ互いに離間して入れ子状に設けられた、フローティング電位を有する複数の第２導電型のフローティングウェルを含み、
前記ＦＬＲ領域は、前記ＦＬＲ領域の外周側に向かうにつれて、となり合う前記フローティングウェル同士の間隔が大きくなる領域を含み、
前記表面電極を基準にして前記裏面電極に前記半導体装置の定格電圧ＶＲ［Ｖ］の０．８倍の電圧を印加した際に、前記終端ウェル領域の外周端よりも前記半導体装置の外側の前記半導体基板の上面における電界強度が１ＭＶ／ｃｍ以下である、半導体装置。

【請求項2】

請求項１に記載の半導体装置であって、
前記半導体装置の定格電圧ＶＲ［Ｖ］に対して、前記複数のフローティングウェルの数が、ＶＲ／１００以上である、半導体装置。

【請求項3】

請求項２に記載の半導体装置であって、
前記終端ウェル領域の前記外周端から、前記ＦＬＲ領域の外周端までの距離が、ＶＲ×０．０８μｍ以上である、半導体装置。

【請求項4】

請求項３に記載の半導体装置であって、
前記表面電極を基準にして前記裏面電極に前記半導体装置の定格電圧ＶＲ［Ｖ］の０．８倍の電圧を印加した際に、前記終端ウェル領域の前記外周端よりも前記半導体装置の外側の前記上面膜の上面における電界強度が０．１ＭＶ／ｃｍ以下である、半導体装置。

【請求項5】

請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記表面電極の外周端は、前記フィールド絶縁膜上に設けられ、平面視において前記終端ウェル領域の前記外周端よりも前記半導体装置の内側に位置する、半導体装置。

【請求項6】

請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記フィールド絶縁膜よりも前記活性領域側の前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極を覆う層間絶縁膜と
をさらに備え、
前記表面電極は、
前記層間絶縁膜を介して前記半導体基板上に設けられ、前記層間絶縁膜上で分割されたソース電極及びゲート配線電極を含み、
前記ソース電極、前記ゲート配線電極、及び、前記ゲート電極の外周端は、平面視において前記終端ウェル領域の前記外周端よりも前記半導体装置の内側に位置する、半導体装置。

【請求項7】

請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記複数のフローティングウェルの単位面積当たりの第２導電型の不純物濃度が、１．５×１０^１３ｃｍ^－２以上である、半導体装置。

【請求項8】

請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記複数のフローティングウェルの上面における第２導電型の不純物濃度が、１．０×１０^１７ｃｍ^－３以下である、半導体装置。

【請求項9】

請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記半導体装置のアバランシェ電圧が１．７ｋＶ以上である、半導体装置。

【請求項10】

請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記上面膜を覆うゲル状の封止樹脂をさらに備える、半導体装置。

【請求項11】

請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記上面膜を覆う熱硬化性の封止樹脂をさらに備える、半導体装置。

【請求項12】

請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記ＦＬＲ領域を覆う前記フィールド絶縁膜の材料が酸化シリコンである、半導体装置。

【請求項13】

請求項１２に記載の半導体装置であって、
前記フィールド絶縁膜は前記上面膜と接する、半導体装置。

【請求項14】

請求項８に記載の半導体装置の製造方法であって、
前記ＦＬＲ領域が、３００ｋｅＶ以上のイオン注入エネルギーで形成される、半導体装置の製造方法。

【請求項15】

請求項１から請求項４のうちのいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と
を備える、電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置、半導体装置の製造方法、及び、電力変換装置に関する。

【背景技術】

【0002】

パワー半導体デバイス等に用いられるショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）などの縦型の半導体装置において、耐圧性能を確保するための様々な技術が提案されている。例えば特許文献１では、ｎ型の半導体層の外周部である終端領域に、複数のｐ型半導体層からなるガードリング領域（終端ウェル領域ともいう）を設ける技術が提案されている。この構成によれば、半導体装置の主電極に逆電圧が印加されたときに半導体層の内部に生じる電界が、ｎ型の半導体層とｐ型のガードリング領域との間のｐｎ接合が形成する空乏層によって緩和される。

【0003】

一方、ガードリング領域において、半導体層の内部に生じる電界が効果的に緩和されても、半導体層の外部において高電界となることがある。そこで例えば特許文献２では、ガードリング領域をポリイミドなどの表面保護膜で覆ったり、ゲルなどの封止材で封止されたりする。このような表面保護膜及び封止材は、ＳＢＤに限らず、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）など他の半導体装置にも適用され得る。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００９－９４４３３号公報

【文献】特開２０１３－２１１５０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ポリイミドなどの表面保護膜及びゲルなどの封止材は、高湿度下において、半導体装置へ悪影響を及ぼす可能性がある水分を含みやすい。具体的には、高電界となった半導体層やその周辺の材料が水分と反応すると、酸化物などの絶縁物が生成されて表面保護膜の剥離が生じたり、表面保護膜と封止材との間の界面に水分が滞留したりする。この結果、半導体装置に通常と異なるリーク経路が形成されてしまい、半導体装置の絶縁信頼性が損なわれる可能性があるという問題がある。

【0006】

そこで、本開示は、上記のような問題点に鑑みてなされたものであり、半導体装置の絶縁信頼を高めることが可能な技術を提供することを目的とする。

【課題を解決するための手段】

【0007】

本開示に係る半導体装置は、活性領域と、平面視で前記活性領域を取り囲む終端領域とが定義された半導体装置であって、炭化珪素からなる第１導電型の半導体基板と、前記終端領域の前記半導体基板の上部に選択的に設けられ、平面視で前記活性領域を取り囲む第２導電型の終端ウェル領域と、前記終端領域の前記半導体基板の上部に選択的に設けられ、平面視で前記終端ウェル領域を取り囲むＦＬＲ領域と、前記半導体基板上に設けられ、前記終端ウェル領域の一部及び前記ＦＬＲ領域を覆うフィールド絶縁膜と、前記フィールド絶縁膜よりも前記活性領域側の前記半導体基板上に設けられた表面電極と、前記フィールド絶縁膜上に設けられ、前記表面電極の前記終端領域側の端部を覆う上面膜と、前記半導体基板の裏面に設けられた裏面電極とを備え、前記ＦＬＲ領域は、平面視で、前記終端ウェル領域を取り囲み、かつ互いに離間して入れ子状に設けられた、フローティング電位を有する複数の第２導電型のフローティングウェルを含み、前記ＦＬＲ領域は、前記ＦＬＲ領域の外周側に向かうにつれて、となり合う前記フローティングウェル同士の間隔が大きくなる領域を含み、前記表面電極を基準にして前記裏面電極に前記半導体装置の定格電圧ＶＲ［Ｖ］の０．８倍の電圧を印加した際に、前記終端ウェル領域の外周端よりも前記半導体装置の外側の前記半導体基板の上面における電界強度が１ＭＶ／ｃｍ以下である。

【発明の効果】

【0008】

本開示によれば、半導体装置の定格電圧ＶＲ［Ｖ］に対して、複数のフローティングウェルの数が、ＶＲ／１００以上である。このような構成によれば、半導体装置の絶縁信頼を高めることができる。

【0009】

本開示の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。

【図面の簡単な説明】

【0010】

【図1】実施の形態１に係る半導体装置の構成を示す部分断面図である。

【図2】実施の形態１に係る半導体装置の構成を示す平面図である。

【図3】実施の形態１に係る半導体装置の構成を示す部分断面図である。

【図4】実施の形態１に係る半導体装置の構成を示す部分断面図である。

【図5】実施の形態１に係る半導体装置のサンプルの寿命を示す図である。

【図6】実施の形態１に係る半導体装置のサンプルの寿命を示す図である。

【図7】（ａ）～（ｃ）は半導体装置のサンプルの上面の外観を示す図である。

【図8】実施の形態１に係る半導体装置でのシミュレーション結果を示す図である。

【図9】実施の形態１に係る半導体装置でのシミュレーション結果を示す図である。

【図10】実施の形態１に係る半導体装置の構成を示す部分断面図である。

【図11】実施の形態１に係る半導体装置での電界強度の計算結果を示す図である。

【図12】実施の形態１に係る半導体装置での電界強度の計算結果を示す図である。

【図13】実施の形態２に係る半導体装置の構成を示す部分断面図である。

【図14】実施の形態２に係る半導体装置の構成を示す平面図である。

【図15】実施の形態２に係る半導体装置の構成を示す部分断面図である。

【図16】実施の形態３に係る電力変換システムの構成を概略的に示すブロック図である。

【発明を実施するための形態】

【0011】

以下、添付される図面を参照しながら実施の形態について説明する。本明細書において、半導体装置の「活性領域」とは、半導体装置がオン状態のときに主電流が流れる領域であり、半導体装置の「終端領域」とは、平面視で活性領域を取り囲む領域であると定義される。また、半導体装置の「外側」とは、平面視で半導体装置の中央部から外周部へ向かう方向を意味し、半導体装置の「内側」は「外側」と逆の方向を意味する。また、不純物の導電型について、「第１導電型」がｎ型であり、「第２導電型」がｐ型であると仮定して説明するが、それとは逆に、「第１導電型」がｐ型であり、「第２導電型」がｎ型であってもよい。

【0012】

ここで、「ＭＯＳ」という用語は、古くは金属－酸化物－半導体の積層構造を表すものとして用いられ、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら、特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）では、近年の集積化や製造プロセスの改善などの観点からゲート電極及びゲート絶縁膜の材料に、金属及び酸化物以外の材料が用いられることもある。例えば、主としてＭＯＳトランジスタのソース及びドレインを自己整合的に形成する観点から、ゲート電極の材料には金属の代わりに多結晶シリコンが採用されることがある。また電気的特性を改善する観点から、ゲート絶縁膜には酸化物以外の高誘電率の材料が用いられることがある。

【0013】

このため、「ＭＯＳ」という用語は、必ずしも金属－酸化物－半導体の積層構造のみに限定して用いられない。すなわち、技術常識に鑑みると、「ＭＯＳ」は、Metal-Oxide-Semiconductorの略語が示す積層構造のみならず、広く導電体－絶縁体－半導体の積層構造をも含むものとして定義されることが多く、このことは本明細書でも同様である。

【0014】

また、以下の説明において、「～上」及び「～を覆う」と記載されていても、構成要素間に介在物が存在することは妨げられない。例えば、「Ａ上に設けられたＢ」または「Ａを覆うＢ」などと記載されていても、ＡとＢとの間に他の構成要素が設けられる場合もあり得る。また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置または方向を意味する用語が用いられることがあるが、これらの用語は、説明の便宜上用いられており、実際の使用時の方向とは関係しない。

【0015】

また、以下の説明で用いられる図面は模式的なものである。そのため、図面に示されている要素のサイズ、位置及びそれらの相互関係は、正確であるとは限らず、適宜変更され得る。また、異なる図面に示されている要素のサイズ及び位置の相互関係も、正確であるとは限らず、適宜変更され得る。

【0016】

各図面においては、他の図面に示した構成要素と同様の名称及び機能を持つ構成要素には、それと同じ参照符号を付している。そのため、先に他の図面を用いて説明した構成要素と同様の構成要素については、冗長な説明を避けるために、説明を省略することもある。

【0017】

＜実施の形態１＞
＜装置構成＞
図１は、本実施の形態１に係る半導体装置であるショットキーバリアダイオード（ＳＢＤ）１００の構成を示す部分断面図である。図２は、ＳＢＤ１００の平面図であり、図２のＡ－Ａ線に沿った矢視断面図が図１に相当する。図１の左側部分は、ＳＢＤ１００のオン状態において主電流が流れる活性領域であり、図１の右側部分は、ＳＢＤ１００の活性領域よりもＳＢＤ１００の外側の領域である終端領域である。以下、活性領域に相当する領域を「内側領域ＲＩ」と記すこともあり、終端領域に相当する領域を「外側領域ＲＯ」と記すこともある。

【0018】

図１のように、本実施の形態１に係るＳＢＤ１００は、単結晶基板３１とその上に設けられたエピタキシャル層３２とを含むエピタキシャル基板３０によって構成される。単結晶基板３１は、ｎ型（第１導電型）を有する基板であり、例えば炭化珪素（ＳｉＣ）から成る。エピタキシャル層３２は、ｎ型のＳｉＣから成り、単結晶基板３１上にエピタキシャル成長させた半導体層を含む。本実施の形態１に係るＳＢＤ１００は、このように構成されている場合にはＳｉＣ－ＳＢＤとなる。

【0019】

本実施の形態１に係る半導体基板は、単結晶基板３１とエピタキシャル層３２とを含むエピタキシャル基板３０であるが、これに限ったものではなく、例えば、単結晶基板３１及びエピタキシャル層３２のいずれか１つであってもよい。また本実施の形態１では、エピタキシャル基板３０は、４Ｈのポリタイプを有する基板である。図１におけるエピタキシャル基板３０の上側及び下側を、それぞれ「表側」及び「裏側」と定義し、以下、エピタキシャル基板３０の裏側の主面である下面を「裏面Ｓ１」、表側の主面である上面を「表面Ｓ２」と記すこともある。

【0020】

終端領域である外側領域ＲＯのエピタキシャル層３２の上部には、ｐ型（第２導電型）の終端ウェル領域２が選択的に設けられている。活性領域である内側領域ＲＩのｎ型のエピタキシャル層３２は、ドリフトによって電流が流れるｎ型のドリフト層１を含む。ドリフト層１の不純物濃度は、単結晶基板３１の不純物濃度よりも低い。そのため、単結晶基板３１は、ドリフト層１に比べて低い抵抗率を有している。ドリフト層１の不純物濃度は、例えば１×１０^１４／ｃｍ^３以上１×１０^１７／ｃｍ^３以下である。

【0021】

終端ウェル領域２は、平面視で活性領域を取り囲み、外周端を有するフレーム状（リング状）の領域であり、いわゆるガードリングとして機能する。図２では、終端ウェル領域２の外周が点線で示されている。なお、「外周端」は、終端ウェル領域２のようなリング状の構成要素の外周のうち、ＳＢＤ１００の外側に位置する端部である。これとは逆に、「内周端」は、終端ウェル領域２のようなリング状の構成要素の内周のうち、ＳＢＤ１００の内側に位置する端部である。

【0022】

本実施の形態１では図１に示すように、終端ウェル領域２の内周端を境にして、当該境よりもＳＢＤ１００の内側の部分が活性領域（つまり内側領域ＲＩ）であり、当該境よりもＳＢＤ１００の外側の部分が終端領域（つまり外側領域ＲＯ）である。本実施の形態１では、外側領域ＲＯは、平面視で内側領域ＲＩを取り囲むフレーム状の領域であり、半導体チップの各辺に沿った直線状の領域である直線部と、異なる方向に延びる２つの直線部の間を繋ぐ曲線状の領域であるコーナー部とを有している。

【0023】

図１のように、終端領域である外側領域ＲＯのエピタキシャル層３２の上部には、平面視で終端ウェル領域２を取り囲むＦＬＲ（Field Limiting Ring）領域３が選択的に設けられている。ＦＬＲ領域３は、フローティング電位を有する複数のｐ型のフローティングウェル３ａを含む。複数のフローティングウェル３ａは、終端ウェル領域２の外周側に離間して設けられており、平面視で終端ウェル領域２を取り囲み、互いに離間して入れ子状に設けられている。

【0024】

ＦＬＲ領域３では、フローティングウェル３ａが設けられた領域と、フローティングウェル３ａが設けられていないエピタキシャル層３２の領域とが、ＳＢＤ１００の内側から外側に向かって交互に設けられている。なお、ＦＬＲ領域３の内周は、複数のフローティングウェル３ａのうち最も内側のフローティングウェル３ａの内周に相当し、ＦＬＲ領域３の外周は、複数のフローティングウェル３ａのうち最も外側のフローティングウェル３ａの外周に相当する。

【0025】

ＦＬＲ領域３において、図３に示すように、フローティングウェル３ａ同士の間隔がＳＢＤ１００の内側から外側に向かうにつれて大きくすることが望ましい。例えば、図４に示すように、内周側から数えてｘ番目（ｘ＝１，２，…，ｎ）のフローティングウェル３ａと、ｘ－１番目のフローティングウェル３ａとの間隔をＳ_ｘとして、ｘの値が大きくなるにつれて、Ｓ_ｘの値が大きくなることが望ましい。図４では、０番目のフローティングウェル３ａは終端ウェル領域２に対応する。なお、必ずしも全てのＳ_ｘがｘに対して単調増加しなくてもよい。

【0026】

また図３に示すように、ＳＢＤ１００の内側から数えてｘ番目のフローティングウェル３ａの幅をＬ_ｘとして、ｘの値が大きくなるにつれて、Ｌ_ｘの値が小さくなってもよく、部分的に大きくなってもよく、ｘの値に関わらずに同じ値としてもよい。ただし、低コスト化の観点から、Ｓ_ｘ＋Ｌ_ｘの値は、必要なアバランシェ電圧が得られる限りにおいて小さい方が好ましく、例えば３μｍから１０μｍまでの値にすることが望ましい。

【0027】

エピタキシャル基板３０の表面Ｓ２上には、フィールド絶縁膜４、表面電極５及び表面保護膜６が設けられている。なお、図２の平面図では、フィールド絶縁膜４などの図示は省略されており、表面保護膜６の端部の位置、すなわち表面保護膜６の輪郭線は、実線で示されている。

【0028】

フィールド絶縁膜４は、終端ウェル領域２の一部及びＦＬＲ領域３を覆い、ＦＬＲ領域３の外周端を超えて延在している。フィールド絶縁膜４の材料には、例えばＳｉＯ_２、ＳｉＮ等の絶縁材料が用いられ、フィールド絶縁膜４は、例えば１０ｎｍ以上の厚みを有することが好ましい。例えば、フィールド絶縁膜４として、厚み１μｍのＳｉＯ_２膜が用いられてもよい。

【0029】

表面電極５は、フィールド絶縁膜４よりも活性領域側のエピタキシャル基板３０の表面Ｓ２上に設けられており、内側領域ＲＩにおけるエピタキシャル基板３０の表面Ｓ２の少なくとも一部に設けられる。本実施の形態１では、表面電極５は、エピタキシャル基板３０の表面Ｓ２上に設けられたショットキー電極５ａと、ショットキー電極５ａ上に設けられた電極パッド５ｂとを含む。そして、ショットキー電極５ａ及び電極パッド５ｂの外周端は、フィールド絶縁膜４に乗り上げている。

【0030】

このように表面電極５は、フィールド絶縁膜４の上部に乗り上げている。表面電極５の外周端は、平面視において終端ウェル領域２の外周端よりもＳＢＤ１００の内側に位置しており、終端ウェル領域２の外周端を超えてＦＬＲ領域３の上方には設けられていない。

【0031】

ショットキー電極５ａは、内側領域ＲＩのドリフト層１と、外側領域ＲＯの終端ウェル領域２のうちフィールド絶縁膜４から露出された残部とに接している。これにより、表面電極５は、終端ウェル領域２と電気的に接続される。ショットキー電極５ａの材料は、ｎ型のＳｉＣ半導体であるドリフト層１とのショットキー接合を形成する金属であればよく、例えば、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ａｕ（金）またはＷ（タングステン）等が用いられる。ショットキー電極５ａの厚みは、例えば３０ｎｍ以上３００ｎｍ以下であることが好ましい。例えば、ショットキー電極５ａとして、厚み１００ｎｍのＴｉ膜が用いられてもよい。

【0032】

電極パッド５ｂの材料には、例えば、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｍｏ、Ｎｉのいずれか１つまたは複数を含む金属、または、Ａｌ－Ｓｉ（珪素）のようなＡｌ合金等が用いられる。電極パッド５ｂの厚みは、例えば３００ｎｍ以上１０μｍ以下であることが好ましい。例えば、電極パッド５ｂとして、厚み３μｍのＡｌ膜が用いられてもよい。

【0033】

表面保護膜６は、フィールド絶縁膜４上に設けられ、表面電極５の外側領域ＲＯ側の端部を覆う上面膜である。具体的には、表面保護膜６は、電極パッド５ｂの上面の端部及び端面（側面）、ならびに、ショットキー電極５ａの端面（側面）を覆う。よって、電極パッド５ｂの上面の外周端は表面保護膜６に覆われている。

【0034】

ただし、電極パッド５ｂの中央部は、外部接続端子として機能できるように、表面保護膜６から露出されている。すなわち、表面保護膜６は、図１のように、内側領域ＲＩに、電極パッド５ｂの上面を露出する開口部を有している。また図１の表面保護膜６は、フィールド絶縁膜４の外周端を完全に覆い、かつ、外側領域ＲＯのエピタキシャル基板３０の表面Ｓ２の少なくとも一部を覆っている。ただし、表面保護膜６は、ＦＬＲ領域３の上側においてフィールド絶縁膜４と接するのであれば、フィールド絶縁膜４の外周端を露出してエピタキシャル基板３０の表面Ｓ２と接しなくてもよい。

【0035】

表面保護膜６の材料は、例えば、外部からの応力を緩和する樹脂製の絶縁物であるポリイミド、または、封止樹脂４１のゲル中に生じる外部電荷等を電極によってゲルの外部へ排出可能な高抵抗の窒化珪素（ＳｉＮ）でもよい。または、表面保護膜６は、ポリイミド膜及びＳｉＮ膜を積層した多層膜でもよい。

【0036】

エピタキシャル基板３０の裏面Ｓ１上には、裏面電極８が設けられている。裏面電極８の材料には、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕのいずれか１つまたは複数を含む金属等が用いられる。封止樹脂４１は、表面保護膜６などを覆う。封止樹脂４１は、ゲル状の封止樹脂であってもよいし、熱硬化性の封止樹脂であってもよい。

【0037】

以上の構成において、ＦＬＲ領域３の全体の長さ、及び、複数のフローティングウェル３ａの数は、ＳＢＤ１００に必要な耐圧により変更される。通常、ＳＢＤ１００の耐圧は適用製品や適用条件により異なり、例えば１．２ｋＶクラス、１．７ｋＶクラス、３．３ｋＶクラス、６．５ｋＶクラスなどの定格電圧が定められている。ＳＢＤ１００の定格電圧、つまり耐圧を高くする観点からは、ＦＬＲ領域３の全体の長さを長くしたり、複数のフローティングウェル３ａの数を多くしたりすることが好ましい。一方、低コスト化の観点からは、可能な限りＦＬＲ領域３の全体の長さを短くしたり、複数のフローティングウェル３ａの数を少なくしたりすることが好ましい。

【0038】

さて、高温高湿状態においてＳＢＤ１００が使用される場合、ＳＢＤ１００が多少の水分を含んだ状態で高電圧が印加されることがある。発明者の調査により、このような状態で絶縁信頼性を高めるためには、通常の使用状況で取られるＳＢＤ１００の構成と比べ、ＦＬＲ領域３の全体の長さを長くしたり、複数のフローティングウェル３ａの数を多くしたりする必要があることが分かった。

【0039】

調査結果を反映して、本実施の形態１に係るＳＢＤ１００では、ＳＢＤ１００の定格電圧ＶＲ［Ｖ］に対して、複数のフローティングウェル３ａの数がＶＲ÷１００以上、好ましくはＶＲ÷８５以上、さらに好ましくはＶＲ÷６５以上となっている。このような構成によれば、絶縁信頼性の高いＳＢＤ１００が得られる。また本実施の形態１では、終端ウェル領域２の外周端からＦＬＲ領域３の外周端までの長さがＶＲ×０．０８μｍ以上、好ましくはＶＲ×０．０９μｍ以上、さらに好ましくはＶＲ×０．１μｍ以上となっている。このような構成によれば、さらに絶縁信頼性の高いＳＢＤ１００が得られる。なお、複数のフローティングウェル３ａの数と、終端ウェル領域２の外周端からＦＬＲ領域３の外周端までの長さとの組合せを適宜変更することによって、耐圧及びコストの観点から所望のＳＢＤ１００を得ることができる。

【0040】

また本実施の形態１では、表面電極５の外周端は、フィールド絶縁膜４上に設けられ、平面視において終端ウェル領域２の外周端よりもＳＢＤ１００の内側に位置する。このような構成によれば、エピタキシャル層３２の上面及び表面保護膜６の上面で高電界になることを抑制することができる。

【0041】

また本実施の形態１では、エピタキシャル基板３０の材料としてＳｉＣが用いられる。ＳｉＣは、Ｓｉより広いワイドバンドギャップを有し、ＳｉＣ半導体装置は、Ｓｉ半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、また耐熱性も高いため高温動作も可能である。ただし、エピタキシャル基板３０の材料はＳｉＣに限定されず、特に終端領域で高電界となりやすい場合には、例えば窒化ガリウム（ＧａＮ）や酸化ガリウム（Ｇａ_２Ｏ_３）など他のワイドバンドギャップ半導体でもよい。また本実施の形態１に係る半導体装置は、ＳＢＤ以外のダイオード、例えば、ｐｎ接合ダイオード、または、ジャンクションバリアショットキー（Junction Barrier Schottky：ＪＢＳ）ダイオードであってもよい。

【0042】

＜製造方法＞
次に、本実施の形態１に係るＳＢＤ１００の製造方法について説明する。

【0043】

まず、ｎ型不純物を比較的高濃度（つまりｎ^＋）で含む低抵抗の単結晶基板３１を準備する。本実施の形態１では、単結晶基板３１として４Ｈのポリタイプを有し、４度または８度のオフ角を有するＳｉＣ基板を用いる。

【0044】

続いて、単結晶基板３１上でＳｉＣのエピタキシャル成長を行うことで、単結晶基板３１上にｎ型のエピタキシャル層３２を形成する。エピタキシャル層３２のｎ型の不純物濃度は、単結晶基板３１のｎ型の不純物濃度よりも低く、例えば１×１０^１４／ｃｍ^３以上１×１０^１７／ｃｍ^３以下である。これにより、単結晶基板３１とエピタキシャル層３２とを含むエピタキシャル基板３０が形成される。

【0045】

次に、フォトリソグラフィー工程によって、エピタキシャル層３２上に、終端ウェル領域２及びＦＬＲ領域３の形成領域が開口されたパターンを有するレジストマスクを形成する。そして、当該レジストマスクを注入マスクにして、例えばＡｌまたはＢ（ホウ素）などのｐ型不純物（アクセプタ）をエピタキシャル層３２にイオン注入することにより、エピタキシャル層３２の上部にｐ型の終端ウェル領域２を形成する。終端ウェル領域２及びＦＬＲ領域３は同時に形成することができ、ｐ型不純物のドーズ量は、１．０×１０^１３／ｃｍ^２以上３．０×１０^１３／ｃｍ^２以下であることが好ましく、例えば２．０×１０^１３／ｃｍ^２であってもよい。または、注入マスクの形成（レジストマスクのパターニング）及びイオン注入を複数回繰り返すことで、終端ウェル領域２とＦＬＲ領域３とを別々の工程で形成してもよい。

【0046】

ＦＬＲ領域３のイオン注入の注入エネルギーは、例えば、ｐ型不純物がＡｌの場合、１００ｋｅＶ以上７００ｋｅＶ以下である。この場合、上記ドーズ量［ｃｍ^－２］から換算されたフローティングウェル３ａの不純物濃度のピーク値は、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下となる。また、３００ｋｅＶ以上の高エネルギーで注入を行った場合、種々の製造プロセスでエピタキシャル層３２の上面がエッチングされても、複数のフローティングウェル３ａの上面におけるｐ型不純物濃度は１．０×１０^１７ｃｍ^－３以下にすることができる。

【0047】

終端ウェル領域２及びＦＬＲ領域３の形成後、熱処理装置を用いて、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００℃以上１９００℃以下の温度で、３０秒以上１時間以下のアニールを行う。このアニールにより、イオン注入によってエピタキシャル層３２に添加された不純物が活性化される。

【0048】

次に、例えばＣＶＤ（Chemical Vapor Deposition）法により、エピタキシャル基板３０の表面Ｓ２上に、例えば厚み１μｍのＳｉＯ_２膜などを、フィールド絶縁膜４の材料層として形成する。そして、フォトリソグラフィー工程とエッチング工程によりフィールド絶縁膜４の材料層をパターニングすることで、フィールド絶縁膜４を形成する。このとき、フィールド絶縁膜４は、終端ウェル領域２の少なくとも一部及びＦＬＲ領域３を覆い、ＦＬＲ領域３の外周端を超えて延在するようにパターニングされる。

【0049】

その後、エピタキシャル層３２及びフィールド絶縁膜４上に、例えばスパッタ法により、ショットキー電極５ａの材料層及び電極パッド５ｂの材料層をこの順に積層する。ショットキー電極５ａの材料層としては、例えば、厚み１００ｎｍのＴｉ膜が用いられ、電極パッド５ｂの材料層としては、例えば、厚み３μｍのＡｌ膜が用いられる。

【0050】

続いて、フォトリソグラフィー工程によって、電極パッド５ｂの材料層上に、表面電極５のパターンを有するレジストマスクを形成する。そして、当該レジストマスクをエッチングマスクとして、電極パッド５ｂの材料層及びショットキー電極５ａの材料層をパターニングすることで、ショットキー電極５ａ及び電極パッド５ｂを含む表面電極５を形成する。このとき、表面電極５の外周端は、表面電極５と接続する終端ウェル領域２の外周端よりもＳＢＤ１００の内側に位置するようにパターニングされ、ＦＬＲ領域３の上方には設けられない。

【0051】

電極パッド５ｂの材料層及びショットキー電極５ａの材料層のエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。ウェットエッチングの場合、エッチング液としては、例えばフッ酸（ＨＦ）またはリン酸系のエッチング液を用いることができる。

【0052】

なお、ショットキー電極５ａのパターニングと電極パッド５ｂのパターニングとは、別々に行われてもよい。この場合、図１の左右方向（平面方向ともいう）における、ショットキー電極５ａの端部の位置と、電極パッド５ｂの端部の位置とを互いにずらしてもよい。例えば、電極パッド５ｂの端部をショットキー電極５ａの端部よりも突出させることで、電極パッド５ｂがショットキー電極５ａを完全に覆ってもよい。または、ショットキー電極５ａの端部を電極パッド５ｂの端部から突出させることで、ショットキー電極５ａの端部が電極パッド５ｂに覆われなくてもよい。

【0053】

次に、フィールド絶縁膜４と、表面電極５の外側領域ＲＯ側の端部とを覆うように、エピタキシャル基板３０の表面Ｓ２上に、例えば樹脂層などの表面保護膜６の材料層を形成する。この樹脂層は、例えば、感光性ポリイミドを塗布することで形成される。続いて、フォトリソグラフィー工程によって、樹脂層をパターニングすることで、表面保護膜６を形成する。このとき、外部接続端子となる表面電極５の中央部上の表面保護膜６が除去される。なお本実施の形態１では、外側領域ＲＯにおいて、表面保護膜６が表面電極５の外側領域ＲＯ側の端部を覆い、かつ、外側領域ＲＯのエピタキシャル基板３０の少なくとも一部を覆うように、表面保護膜６の樹脂層はパターニングされる。

【0054】

なお、外側領域ＲＯにおいて、フィールド絶縁膜４上で外周端を露出してエピタキシャル基板３０の表面Ｓ２と接しないように、表面保護膜６の樹脂層がパターニングされてもよい。ただし、ＦＬＲ領域３の上方において表面保護膜６とフィールド絶縁膜４とが接する構成となるように、表面保護膜６の樹脂層はパターニングされる。

【0055】

最後に、エピタキシャル基板３０の裏面Ｓ１上に、例えばスパッタ法により、裏面電極８を形成することで、図１に示したＳＢＤ１００が形成される。なお、裏面電極８の形成は、ショットキー電極５ａの材料層及び電極パッド５ｂの材料層の形成工程の前または後に行われてもよい。裏面電極８の材料には、例えばＴｉ、Ｎｉ、Ａｌ、Ｃｕ，Ａｕのいずれか１つまたは複数を含む金属等が用いられる。また、裏面電極８の厚みは、例えば５０ｎｍ以上２μｍ以下であることが好ましい。例えば、裏面電極８として、厚み１μｍのＴｉ／Ａｕの二層膜が用いられてもよい。

【0056】

＜動作＞
次に、本実施の形態１に係るＳＢＤ１００の動作について説明する。なお、以下の説明では、終端ウェル領域２とＦＬＲ領域３とを合わせたｐ型領域として機能する領域を、「ｐ型機能領域２，３」と記すこともある。

【0057】

表面電極５の電位を基準にして、裏面電極８に負の電圧が印加されると、ＳＢＤ１００は、表面電極５から裏面電極８に向けて電流が流れる状態、すなわち導通状態（オン状態）となる。反対に、表面電極５の電位を基準として、裏面電極８に正の電圧が印加されると、ＳＢＤ１００は非導通状態（オフ状態）となる。

【0058】

ＳＢＤ１００がオフ状態にある場合、内側領域ＲＩ（活性領域）のドリフト層１の上面付近と、ドリフト層１とｐ型機能領域２，３との間のｐｎ接合の界面付近とに、大きな電界が印加される。この電界が臨界電界に達してアバランシェ降伏が起こるときの裏面電極８に印加される電圧が、ＳＢＤ１００の最大電圧（アバランシェ電圧）と定義される。通常、アバランシェ降伏が起こらない電圧範囲でＳＢＤ１００が使用されるように、ＳＢＤ１００の定格電圧ＶＲ［Ｖ］が定められる。

【0059】

ＳＢＤ１００がオフ状態にある場合、活性領域のドリフト層１の上面と、活性領域のドリフト層１とｐ型機能領域２，３との間のｐｎ接合界面とから、単結晶基板３１へ向かう方向（図１の下方向）と、ドリフト層１から外周へ向かう方向（図１の右方向）とへ空乏層が広がる。また、ドリフト層１とｐ型機能領域２，３との間のｐｎ接合界面から、ｐ型機能領域２，３内へも空乏層が広がり、その広がり具合は、終端ウェル領域２及びフローティングウェル３ａの不純物濃度に大きく依存する。すなわち、終端ウェル領域２及びフローティングウェル３ａの不純物濃度を高くすると、ｐ型機能領域２，３内での空乏層の広がりが抑制され、空乏層の先端位置は終端ウェル領域２とドリフト層１との境界に近い位置となる。

【0060】

例えば、終端ウェル領域２及びフローティングウェル３ａのドーズ量を１．０×１０^１３／ｃｍ^２以上とした場合、ｐ型機能領域２，３内で空乏層は大きく広がらず、主にＦＬＲ領域３のそれぞれのフローティングウェル３ａの間に電位勾配が生じる。それぞれのフローティングウェル３ａの間のエピタキシャル層３２の上面においては、当該上面と垂直な方向（平面方向）に電位勾配が生じ、その電位はＦＬＲ領域３の内周から外周に向かうにつれて大きくなる。エピタキシャル層３２の上面において、それぞれのフローティングウェル３ａの間で最も電位勾配が大きくなる部分は、それぞれのフローティングウェル３ａの外周側のｐｎ接合の周辺部分であり、この周辺部分において高電界となる。

【0061】

しかしながら、ＳＢＤ１００を作製するプロセスによっては、または高電圧を印加した際に生じる電界によっては、ＦＬＲ領域３のエピタキシャル層３２の上面付近の部分にトラップされる固定電荷が、当該部分の空乏層の広がり方に影響を与える可能性がある。このことを考慮すると、終端ウェル領域２のドーズ量は１．５×１０^１３／ｃｍ^２以上であることが望ましい。

【0062】

ここで、高湿度下でＳＢＤ１００がオフ状態になった場合を考える。表面保護膜６を覆うように設けられる封止樹脂４１は、水分を含有することがある。例えば、表面保護膜６がポリイミドなど高い吸湿性を有する樹脂材料からなる場合、高湿度下では表面保護膜６が多くの水分を含有し、その水分がエピタキシャル層３２の上面に達するおそれがある。また例えば、表面保護膜６が高抵抗のＳｉＮなどの材料からなる場合、プロセス中に生じる応力などによって表面保護膜６にクラックが入りやすく、クラックを通してエピタキシャル層３２の上面が水分に曝されるおそれがある。これらの場合において、オフ状態のＳＢＤ１００に印加される電圧により、ＦＬＲ領域３のエピタキシャル層３２が陽極として作用すると、特にｐ型の終端ウェル領域２の周辺において、Ｓｉ原子と水分とによるＳｉＯ_２の生成反応が生じる。次式（１）は、ＳｉＯ_２の生成反応を表す化学式である。

【0063】

Ｓｉ＋２Ｈ_２Ｏ＋４ｈ^＋→ＳｉＯ_２＋４Ｈ^＋ ・・・（１）
ＦＬＲ領域３のエピタキシャル層３２の上面において、このＳｉＯ_２の生成反応が発生した場合、ＳｉＯ_２が生成された領域の上部であるフィールド絶縁膜４及び表面保護膜６が押し上げられて剥離する場合がある。この場合、ＳＢＤ１００に通常と異なるリーク経路が形成されてしまい、ＳＢＤ１００の絶縁信頼性が損なわれる可能性がある。

【0064】

発明者は、このＳｉＯ_２の生成反応が、それぞれのフローティングウェル３ａの間の外周側のｐｎ接合周辺の電界に依存することを見出した。例えばＥＣＰＥ（European Center for Power Electronics）が定めるパワー半導体デバイスの信頼性ガイドラインであるＡＱＧ３２４においては、８５℃、８５％ｒｈで、ＳＢＤ１００の定格電圧の０．８倍の電圧を長時間印加する試験が定められている。このことを考慮して、本実施の形態１では、表面電極５を基準にして裏面電極８にＳＢＤ１００の定格電圧ＶＲ［Ｖ］の０．８倍の電圧を印加した際に、ＦＬＲ領域３のエピタキシャル層３２の上面における電界強度を１ＭＶ／ｃｍ以下になるように構成した。つまり、終端ウェル領域２の外周端よりもＳＢＤ１００の外側のエピタキシャル基板３０の上面における電界強度を１ＭＶ／ｃｍ以下になるように構成した。このような構成によれば、上述したような高温高湿環境であっても、ＳｉＯ_２の生成反応を著しく抑制できることを発明者は見出した。

【0065】

また、それぞれのフローティングウェル３ａのドーズ量が３．０×１０^１３／ｃｍ^２よりも大きい場合、フローティングウェル３ａの外周側のｐｎ接合の周辺で正孔（ｈ^＋）の供給量が大きくなり、上式（１）で表されるＳｉＯ_２の生成反応が加速される場合がある。このため、ＦＬＲ領域３のエピタキシャル層３２の上面の電界強度を１ＭＶ／ｃｍ以下に抑えられる場合であっても、それぞれのフローティングウェル３ａのドーズ量が３．０×１０^１３／ｃｍ^２以下であることが望ましい。さらに、ＦＬＲ領域３のエピタキシャル層３２の上面の正孔（ｈ^＋）の供給量を下げるため、終端ウェル領域２及びＦＬＲ領域３を形成する際のイオン注入エネルギーは３００ｋｅＶ以上であることが望ましい。

【0066】

特に、エピタキシャル層３２の上面のｎ型濃度が薄くなる高電圧の定格クラス、例えばアバランシェ電圧が１．７ｋＶ以上の定格クラスでは、終端ウェル領域２及びＦＬＲ領域３を形成する際のイオン注入エネルギーは５００ｋｅＶ以上であることが望ましい。終端ウェル領域２及びＦＬＲ領域３を高エネルギーで形成することで、複数のフローティングウェル３ａの上面のｐ型不純物濃度を１．０×１０^１７ｃｍ^－３以下にすることができるので、上式（１）で表されるＳｉＯ_２の生成反応を抑制することができる。

【0067】

また、ＳＢＤ１００が高湿度環境にさらされる場合、応力等により剥離した半導体チップと封止樹脂４１との界面に水分が滞留したり、半導体チップと封止樹脂４１との界面に水分が捕獲されて滞留したりする場合がある。例えば、封止樹脂４１がエポキシなどの熱硬化性材料からなる場合、封止樹脂４１が水分を含むことで膨張し、半導体チップと封止樹脂４１との界面で微小な剥離が起こることによって、表面保護膜６と封止樹脂４１との界面に水分が滞留しやすい。また例えば、封止樹脂４１がシリコーンなどのゲル状の材料からなる場合、封止樹脂４１を透過した水分が表面保護膜６と封止樹脂４１との界面に滞留しやすい。

【0068】

ＳＢＤ１００がオフ状態である場合、特に高電界となるＦＬＲ領域３の上方の表面保護膜６の上面では、滞留した水分の電離が加速され、通常と異なるリーク経路が形成されやすい。電極パッド５ｂのうち表面保護膜６が開口した中央部が、このリーク経路によって陰極として作用し、表面保護膜６の内周端において電極パッド５ｂの腐食が進行する。このため、電極パッド５ｂが膨張する場合に、ショットキー電極５ａに割れが生じたり、表面保護膜６が表面電極５から剥離したりして、ＳＢＤ１００の絶縁信頼性が損なわれる可能性がある。

【0069】

発明者は、この電極パッド５ｂの腐食が、ＦＬＲ領域３の上方の表面保護膜６の上面の電界に依存することを見出した。そこで本実施の形態１では、表面電極５を基準にして裏面電極８にＳＢＤ１００の定格電圧ＶＲ［Ｖ］の０．８倍の電圧を印加した際に、ＦＬＲ領域３上の表面保護膜６、つまり終端ウェル領域２の外周端よりもＳＢＤ１００の外側の表面保護膜６の上面における電界強度を０．１ＭＶ／ｃｍ以下になるように構成した。この構成によれば、信頼性ガイドラインに規定された高温高湿環境においても、表面保護膜６と封止樹脂４１との界面におけるリーク経路の形成を抑制でき、表面保護膜６から露出された電極パッド５ｂの腐食を抑制できることを発明者は見出した。つまり、ＳＢＤ１００の絶縁信頼性を高めることができることを発明者は見出した。

【0070】

このようなＦＬＲ領域３のエピタキシャル層３２の上面の電界強度、または、ＦＬＲ領域３の上方の表面保護膜６の上面の電界強度は、フローティングウェル３ａの数、及び、ＦＬＲ領域３の全体の幅のうち少なくともいずれか一方に依存する。なお本明細書において、例えばＡ、Ｂ、Ｃ、…、及び、Ｚの少なくともいずれか一方とは、Ａ、Ｂ、Ｃ、…、及び、Ｚのグループから１種類以上抜き出した全ての組合せのうちのいずれか１つであることを意味する。

【0071】

ここで、終端ウェル領域２の外周端よりもＳＢＤ１００の外側のエピタキシャル基板３０の上面における電界強度が１ＭＶ／ｃｍ以下であり、終端ウェル領域２の外周端よりもＳＢＤ１００の外側の表面保護膜６の上面における電界強度が０．１ＭＶ／ｃｍ以下であることによって、ＳＢＤ１００の絶縁信頼性を高めることができることについて説明する。

【0072】

図５は、高温高湿下で電界が異なる条件Ａ～Ｃのそれぞれについて５つのＳＢＤ１００のサンプルに電圧印加し、それによって得られた測定結果にワイブル分布を用いて故障確率が５０％となる時間を求めた結果を示す図である。図６は、条件Ａ～Ｃの故障確率が５０％となる時間のグラフを示す図である。

【0073】

図５に示すように、ＳｉＣ表面電界（つまりエピタキシャル基板３０の上面における電界強度）の差異と、保護膜表面電界（つまり表面保護膜６の上面における電界強度）の差異とによって、寿命（つまり故障確率が５０％となる時間）に差異が見られる。

【0074】

例えば図５において、ＳｉＣ表面電界が１ＭＶ／ｃｍよりも大きい条件Ａ，Ｂの寿命と、ＳｉＣ表面電界が１ＭＶ／ｃｍよりも小さい条件Ｃの寿命との比較から、ＳｉＣ表面電界が１．０ＭＶ／ｃｍ以下になると、寿命が延びていることが分かる。また図６の曲線はデータの目安を示す。図６で示すように、ＳｉＣ表面電界を１．０ＭＶ／ｃｍ以下に抑えると故障５０％の時間が顕著に長くなる、つまり寿命が延びると考えられる。このことを拡張すると、ＳｉＣ表面電界が１ＭＶ／ｃｍ、０．９ＭＶ／ｃｍ、０．８ＭＶ／ｃｍになるにつれて、寿命が延びると考えられる。

【0075】

また例えば図５において、保護膜表面電界が０．１ＭＶ／ｃｍよりも大きい条件Ａ，Ｂの寿命と、保護膜表面電界が０．１ＭＶ／ｃｍよりも小さい条件Ｃの寿命との比較から、保護膜表面電界が０．１ＭＶ／ｃｍ以下になると、寿命が延びていることが分かる。このことを拡張すると、保護膜表面電界が０．１ＭＶ／ｃｍ、０．０９ＭＶ／ｃｍ、０．０８ＭＶ／ｃｍになるにつれて、寿命が延びると考えられる。

【0076】

図７（ａ）は、ＳｉＣ表面電界が１．１ＭＶ／ｃｍである条件Ｂの電界で、７５３時間印加されたサンプルの上面の外観を示す図である。図７（ｂ）は、ＳｉＣ表面電界が０．９ＭＶ／ｃｍである条件Ｃの電界で、２１６６時間印加されたサンプルの上面の外観を示す図である。図７（ｃ）は、ＳｉＣ表面電界が０．８ＭＶ／ｃｍの電界で、９３９時間印加されたサンプルの上面の外観を示す図である。図７（ａ）の外観と、図７（ｂ）及び（ｃ）の外観との比較から、ＳｉＣ表面電界が１．０ＭＶ／ｃｍ以下になると、エピタキシャル層３２の上面におけるＳｉＯ_２の生成反応によるＦＬＲ領域３の劣化が抑制されている。このようなＦＬＲ領域３の劣化の抑制によって寿命が延びると考えられる。

【0077】

なお本実施の形態１では、ＦＬＲ領域３のエピタキシャル層３２の表面の電界強度を１ＭＶ／ｃｍ以下に抑えるために、フローティングウェル３ａの数は、定格電圧よりも高いアバランシェ電圧が実現される範囲で多くなるように構成される。この構成では、ＦＬＲ領域３のエピタキシャル層３２の内部における電界強度を低減すること、つまりアバランシェ電圧を高くすることには実質的には寄与しないが、ＦＬＲ領域３のエピタキシャル層３２の上面の電界強度を低減することができる。なお、低コスト化の観点からは、フローティングウェル３ａの数は、ＳＢＤ１００の定格電圧よりも高いアバランシェ電圧が実現される範囲で少なくすることが望ましい。

【0078】

また本実施の形態１では、フローティングウェル３ａの数がある程度多く、フローティングウェル３ａの単位面積当たりのｐ型の不純物濃度、つまりドーズ量が１．０×１０^１３ｃｍ^－２以上、好ましくは１．５×１０^１３ｃｍ^－２以上となっている。このような構成によれば、ＦＬＲ領域３のエピタキシャル層３２の上面の電界強度のピーク値は、それぞれのフローティングウェル３ａの間隔Ｓ_ｘ及び幅Ｌ_ｘによりほとんど変化せず、電界強度のピーク位置のみ変化する。具体的には、電界強度のピーク位置は、ドーズ量を大きくするとＦＬＲ領域３の外周寄りに移動し、ドーズ量を小さくするとＦＬＲ領域３の内周寄りに移動する。また、電界強度のピーク位置は、それぞれのフローティングウェル３ａの間隔Ｓ_ｘが小さい場合にはＦＬＲ領域３の外周寄りに移動し、間隔Ｓ_ｘが大きい場合にはＦＬＲ領域３の内周寄りに移動する。

【0079】

図８は、上述した種々の問題が特に発生しやすい高電圧の定格クラス（例えばアバランシェ電圧が１．７ｋＶ以上）のＳＢＤ１００に関して、３．３ｋＶクラスの半導体チップのＴＣＡＤシミュレーション結果を示す図である。図８のようにフローティングウェル３ａの数が３３（＝３．３ｋＶ（定格電圧ＶＲ）÷１００）以上であれば、定格電圧ＶＲの０．８倍の電圧印加時のＦＬＲ領域３のエピタキシャル層３２の上面の電界強度を１ＭＶ／ｃｍ以下に抑制できる。同様に、フローティングウェルの数が３９（＝３．３ｋＶ（定格電圧ＶＲ）÷８５）以上であれば、上記電界強度を０．９ＭＶ／ｃｍ以下に抑制できる。フローティングウェルの数が５１（＝３．３ｋＶ（定格電圧ＶＲ）÷６５）以上であれば、上記電界強度を０．８ＭＶ／ｃｍ以下に抑制できる。

【0080】

図９は、６．５ｋＶクラスの半導体チップのＴＣＡＤシミュレーション結果を示す図である。図９のようにフローティングウェル３ａの数が６５（＝６．５ｋＶ（定格電圧ＶＲ）÷１００）以上であれば、定格電圧ＶＲの０．８倍の電圧印加時のＦＬＲ領域３のエピタキシャル層３２の上面の電界強度を１ＭＶ／ｃｍ以下に抑制できる。図示されていないが、フローティングウェルの数が、７７（＝６．５ｋＶ（定格電圧ＶＲ）÷８５）以上であれば、上記電界強度を０．９ＭＶ／ｃｍ以下に抑制でき、１００（＝６．５ｋＶ（定格電圧ＶＲ）÷６５）以上であれば、上記電界強度を０．８ＭＶ／ｃｍ以下に抑制できる。

【0081】

以上のことを考慮すると、定格電圧ＶＲ［Ｖ］に対して、フローティングウェル３ａをＶＲ÷１００以上とすることで、定格電圧ＶＲの０．８倍の電圧印加時のＦＬＲ領域３のエピタキシャル層３２の上面の電界強度を１ＭＶ／ｃｍ以下に抑制できる。この結果、絶縁信頼性の高いＳＢＤ１００を得ることができる。

【0082】

なお、実使用上では、定格電圧ＶＲ［Ｖ］×０．８以上の電圧が、表面電極５を基準にして裏面電極８に印加される場合もある。この場合でも、ＦＬＲ領域３のエピタキシャル層３２の上面におけるＳｉＯ_２の生成反応を抑制できるように、フローティングウェル３ａの数は、ＶＲ÷８０以上であることが好ましく、ＶＲ÷６５以上であることがさらに好ましい。

【0083】

一方、ＦＬＲ領域３の上方の表面保護膜６の上面の電界強度を０．１ＭＶ／ｃｍ以下に抑えるためには、ＦＬＲ領域３の幅が重要になる。表面保護膜６の上面においては、ＦＬＲ領域３のエピタキシャル層３２の上面の電界強度分布が均されたような電界強度分布を持つ。特に、表面保護膜６の上面において、図１０に示すような矩形の電界強度分布を持つ場合には、電界強度を最小にすることができる。

【0084】

表面保護膜６の表面における電界強度の理論上の最小値Ｅは、表面電極５に対して裏面電極８に印加した電界をＶとした場合、終端ウェル領域２の外周端からＦＬＲ領域３の外周端までの長さＷ_ＦＬＲに対してＥ＝Ｖ／Ｗ_ＦＬＲが成り立つ。なお、長さＷ_ＦＬＲは、ＦＬＲ領域３の幅に対応する。

【0085】

図１１は、３．３ｋＶクラスのＳＢＤ１００に定格電圧ＶＲ［Ｖ］×０．８の電圧（２６４０Ｖ）が印加される場合の電界強度の計算結果を示す図である。図１１に示すように、ＦＬＲ領域３の上方の表面保護膜６の上面の電界強度を０．１ＭＶ／ｃｍ以下に抑えるためには、理論上、長さＷ_ＦＬＲを２６４μｍ、つまり定格電圧ＶＲ［Ｖ］×０．０８μｍ以上とすればよい。

【0086】

図１２は、６．５ｋＶクラスのＳＢＤ１００に定格電圧ＶＲ［Ｖ］×０．８の電圧（５２００Ｖ）が印加される場合の電界強度の計算結果を示す図である。図１２に示すように、ＦＬＲ領域３の上方の表面保護膜６の上面の電界強度を０．１ＭＶ／ｃｍ以下に抑えるためには、理論上、長さＷ_ＦＬＲを５２０μｍ、つまり定格電圧ＶＲ［Ｖ］×０．０８μｍ以上とすればよい。

【0087】

以上のことを考慮すると、ＦＬＲ領域３の上方における表面保護膜６の上面の電界強度を０．１ＭＶ／ｃｍ以下に抑えるためには、終端ウェル領域２の外周端からＦＬＲ領域３の外周端までの長さＷ_ＦＬＲを、定格電圧ＶＲ×０．０８μｍ以上とすればよい。ここで図１１及び図１２のプロット部分から、長さＷ_ＦＬＲが定格電圧ＶＲ×０．０９μｍ以上の場合には電界強度を０．０９ＭＶ／ｃｍ以下に低減でき、長さＷ_ＦＬＲが定格電圧ＶＲ×０．１μｍ以上の場合には電界強度を０．０８ＭＶ／ｃｍ以下に低減できることが分かる。

【0088】

ＦＬＲ領域３の上方の表面保護膜６の上面において、フローティングウェル３ａの数を増やしたり、またフローティングウェル３ａの幅Ｌ_ｘの値を大きくしたりすることで、電界強度を小さくすることが可能である。一方、ＦＬＲ領域３の上方の表面保護膜６の上面では、ＦＬＲ領域３のエピタキシャル層３２の上面の電界強度分布が平滑化されたような分布となるため、ＦＬＲ領域３の上部の表面保護膜６の上面のある位置で電界強度分布にピークを持つことになる。

【0089】

このため、長さＷ_ＦＬＲは、ＦＬＲ領域３の上方の表面保護膜６の上面の電界強度を０．１ＭＶ／ｃｍ以下に抑えるための理論上必要な距離よりも長くすればよい。つまり、長さＷ_ＦＬＲは、ＶＲ［Ｖ］×０．０８μｍとすればよく、好ましくはＶＲ×０．０９μｍ以上、さらに好ましくはＶＲ×０．１μｍ以上とすればよい。このような構成によれば、高温高湿環境においても電極パッド５ｂの中央部の表面保護膜６が開口した領域における電極パッド５ｂの腐食反応を抑制することができる。

【0090】

また、表面電極５が、終端ウェル領域２を超えて外周に突出する構成では、ＦＬＲ領域３の上方において低電位となる箇所が生じる。このため、ＦＬＲ領域３のエピタキシャル層３２の上面、及び、ＦＬＲ領域３の上方の表面保護膜６の上面の電界強度が上昇してしまうことがある。これに対して本実施の形態１では、表面電極５の外周端は、平面視において終端ウェル領域２の外周端よりもＳＢＤ１００の内側に位置するので、電界強度の上昇を抑制することができる。

【0091】

＜本実施の形態１のまとめ＞
以上のように、本実施の形態１に係るＳＢＤ１００によれば、高温高湿環境で高電圧を印加した際の通常とは異なるリーク経路の形成を抑制することができるので、ＳＢＤ１００の絶縁信頼性を高めることができる。

【0092】

＜実施の形態２＞
＜装置構成＞
図１３は、本実施の形態２に係る半導体装置であるＭＯＳＦＥＴ２００の構成を示す部分断面図である。図１４は、ＭＯＳＦＥＴ２００の平面図であり、図１４のＢ－Ｂ線に沿った矢視断面図が図１３に相当する。また、図１５は、活性領域である内側領域ＲＩに設けられるＭＯＳＦＥＴ２００の最小単位構造であるユニットセルＵＣの構成を示す断面図である。ＭＯＳＦＥＴ２００の内側領域ＲＩには、図１５に示すユニットセルＵＣが複数配列されており、図１３の左端部分には最外周のユニットセルＵＣが示されている。なお、図１３～図１５においては、図１及び図２に示した実施の形態１に係るＳＢＤ１００の構成要素と同一の機能を有する要素には、それと同一の符号が付されており、以下では実施の形態１と重複する説明は省略する。

【0093】

図１３の本実施の形態２に係るＭＯＳＦＥＴ２００を構成する半導体基板は、実施の形態１と同様に、単結晶基板３１とエピタキシャル層３２とを含むエピタキシャル基板３０である。

【0094】

活性領域である内側領域ＲＩのエピタキシャル層３２の上部には、ｐ型（第２導電型）の素子ウェル領域９が選択的に設けられている。素子ウェル領域９の上部には、ｎ型のソース領域１１と、素子ウェル領域９よりもｐ型の不純物濃度が高いｐ型のコンタクト領域１９とが選択的に設けられている。

【0095】

終端領域である外側領域ＲＯのエピタキシャル層３２の上部には、平面視で活性領域を取り囲むｐ型の境界領域２０が選択的に設けられている。境界領域２０の内周端は、内側領域ＲＩと外側領域ＲＯとの境界に対応している。境界領域２０は、ｐ型の不純物濃度が比較的低い低濃度部２０ａと、低濃度部２０ａの上部に選択的に設けられ、ｐ型の不純物濃度が比較的高い高濃度部２０ｂとを含む。なお、高濃度部２０ｂの導電型はｐ型に限らず、ｎ型であってもよい。

【0096】

終端領域である外側領域ＲＯのエピタキシャル層３２の上部には、平面視で境界領域２０を取り囲むｐ型（第２導電型）の終端ウェル領域２が選択的に設けられている。なお、終端ウェル領域２のｐ型の不純物濃度は、境界領域２０のｐ型の不純物濃度よりも低い。

【0097】

活性領域である内側領域ＲＩのｎ型のエピタキシャル層３２のうち、素子ウェル領域９、ソース領域１１及びコンタクト領域１９を除く部分は、ドリフトによって電流が流れるドリフト層１を含む。このドリフト層１は、実施の形態１で説明したドリフト層１と同様である。

【0098】

終端ウェル領域２は、実施の形態１と同様に、平面視で活性領域を取り囲み、外周端を有するフレーム状（リング状）の領域であり、いわゆるガードリングとして機能する。図１４では、終端ウェル領域２の外周が点線で示されている。

【0099】

図１３のように、終端領域である外側領域ＲＯのエピタキシャル層３２の上部には、実施の形態１と同様に、平面視で終端ウェル領域２を取り囲むＦＬＲ領域３が選択的に設けられている。ＦＬＲ領域３は、実施の形態１と同様に、フローティング電位を有する複数のｐ型のフローティングウェル３ａを含む。フローティングウェル３ａの間隔及び幅は、実施の形態１で説明した間隔Ｓ_ｘ及び幅Ｌ_ｘと同様であってもよい。

【0100】

活性領域のエピタキシャル基板３０の表面Ｓ２上、つまりフィールド絶縁膜４よりも活性領域側のエピタキシャル基板３０上には、ソース領域１１、素子ウェル領域９及びドリフト層１に跨がるゲート絶縁膜１２が設けられている。そして、ゲート絶縁膜１２の上には、ゲート電極１３が設けられている。ゲート絶縁膜１２及びゲート電極１３で覆われた素子ウェル領域９の上部のうち、ソース領域１１とドリフト層１との間の部分は、ＭＯＳＦＥＴ２００がオンしたときに反転チャネルが形成されるチャネル領域である。

【0101】

層間絶縁膜１４はゲート電極１３を覆い、ソース電極５１が層間絶縁膜１４の上に設けられている。ソース電極５１とゲート電極１３との間は、層間絶縁膜１４によって電気的に絶縁されている。ソース電極５１は、層間絶縁膜１４に設けられたコンタクトホールを通してソース領域１１及びコンタクト領域１９に電気的に接続されている。ソース電極５１とコンタクト領域１９とはオーミックコンタクトを形成している。エピタキシャル基板３０の裏面Ｓ１上には、ドレイン電極として機能する裏面電極８が形成されている。

【0102】

図１３のように、ゲート絶縁膜１２、ゲート電極１３、層間絶縁膜１４及びソース電極５１の一部は、内側領域ＲＩと外側領域ＲＯとの境界を越えて、外側領域ＲＯまで延在しており、内側領域ＲＩと外側領域ＲＯとに跨って設けられている。外側領域ＲＯに設けられたソース電極５１は、層間絶縁膜１４に設けられたコンタクトホールを通して、境界領域２０の高濃度部２０ｂとオーミックコンタクトまたはショットキーコンタクトを形成するように電気的に接続されている。また、外側領域ＲＯに設けられたゲート電極１３は、ゲート絶縁膜１２を介して境界領域２０の高濃度部２０ｂ上に配設され、高濃度部２０ｂと同様に平面視でフレーム状に延在する。

【0103】

終端領域のエピタキシャル基板３０の表面Ｓ２上には、内側領域ＲＩと外側領域ＲＯとに跨って設けられた上記構成要素以外に、フィールド絶縁膜４、ゲート配線電極５２及び表面保護膜６が設けられている。なお、図１４の平面図では、フィールド絶縁膜４などの図示は省略されており、表面保護膜６の端部の位置、すなわち表面保護膜６の輪郭線は、実線で示されている。

【0104】

フィールド絶縁膜４は、実施の形態１と同様に、終端ウェル領域２の一部をとＦＬＲ領域３を覆い、ＦＬＲ領域３の外週端を超えて延在している。ゲート配線電極５２は、外側領域ＲＯに設けられたゲート電極１３を覆う層間絶縁膜１４上に設けられている。また、ゲート配線電極５２は、層間絶縁膜１４に設けられたコンタクトホールを通してゲート電極１３に電気的に接続されている。ゲート配線電極５２は、ソース電極５１と裏面電極８との間の電気的経路を制御するためのゲート信号（制御信号）を受ける電極として機能する。ゲート配線電極５２は、ソース電極５１とは離間されており、電気的にソース電極５１と絶縁されている。

【0105】

ゲート配線電極５２は、外側領域ＲＯに設けられたゲート電極１３と同様に、平面視でフレーム状に延在している。本実施の形態２では、ゲート配線電極５２は、図１４のように、ソース電極５１を取り囲むゲート配線５２ｗと、略矩形のソース電極５１の一辺である直線部分に設けられた凹部に入り込むように設けられたゲートパッド５２ｐとを含む。ゲート配線５２ｗとゲートパッド５２ｐとは互いに接続されている。図１３に示されているゲート配線電極５２は、図１４のゲート配線５２ｗに対応する。ゲートパッド５２ｐは、ゲート信号を入力するための外部接続端子として機能する。なお、図１４においては、ゲートパッド５２ｐは、略矩形のソース電極５１の直線部に設けられているが、コーナー部に設けられてもよい。

【0106】

本実施の形態２に係る表面電極５は、ソース電極５１及びゲート配線電極５２を含む。ソース電極５１及びゲート配線電極５２は、層間絶縁膜１４を介してエピタキシャル基板３０上に設けられており、層間絶縁膜１４上で分割されている。表面電極５は、フィールド絶縁膜４よりも活性領域側のエピタキシャル基板３０の表面Ｓ２上に設けられており、内側領域ＲＩにおけるエピタキシャル基板３０の表面Ｓ２の少なくとも一部に設けられる。表面電極５は、内側領域ＲＩの全体に亘って設けられており、その一部は内側領域ＲＩと外側領域ＲＯとの境界を越えて、外側領域ＲＯまで延在している。また、表面電極５の一部は、層間絶縁膜１４に乗り上げるように設けられている。

【0107】

図１３の例では、フィールド絶縁膜４の内周端が層間絶縁膜１４の外周端に接しており、ゲート電極１３及び表面電極５がフィールド絶縁膜４の内周端よりもＭＯＳＦＥＴ２００の内側に設けられている。しかしながら、層間絶縁膜１４、ゲート電極１３及び表面電極５は、フィールド絶縁膜４に乗り上げるように設けられてもよい。そして、ソース電極５１は、層間絶縁膜１４及びフィールド絶縁膜４の両方を貫通するコンタクトホールを通して、境界領域２０の高濃度部２０ｂと接続されてもよい。ただし、表面電極５及びゲート電極１３の外周端は、平面視において終端ウェル領域２の外周端よりもＭＯＳＦＥＴ２００の内側に位置しており終端ウェル領域２の外周端を超えてＦＬＲ領域３の上方には設けられない。

【0108】

表面保護膜６は、フィールド絶縁膜４上に設けられ、表面電極５の外側領域ＲＯ側の端部を覆う上面膜である。本実施の形態２では、表面保護膜６は、ソース電極５１及びゲート配線電極５２を覆い、かつ、外側領域ＲＯのエピタキシャル基板３０の表面Ｓ２の少なくとも一部を覆っている。表面保護膜６は、図１４のように、ソース電極５１の中央部上及びゲートパッド５２ｐの中央部上に、それぞれ開口を有している。これにより、ソース電極５１及びゲートパッド５２ｐは、それぞれ外部接続端子として機能する。

【0109】

以上の構成において、ＦＬＲ領域３の全体の長さ、及び、複数のフローティングウェル３ａの数は、実施の形態１と同様に半導体装置に必要な耐圧により変更される。つまり本実施の形態２に係るＭＯＳＦＥＴ２００においては、ＭＯＳＦＥＴ２００の定格電圧ＶＲ［Ｖ］に対して、複数のフローティングウェル３ａの数がＶＲ÷１００以上、好ましくはＶＲ÷８５以上、さらに好ましくはＶＲ÷６５以上となっている。このような構成によれば、絶縁信頼性の高いＭＯＳＦＥＴ２００が得られる。

【0110】

また本実施の形態２では、終端ウェル領域２の外周端からＦＬＲ領域３の外周端までの長さがＶＲ×０．０８μｍ以上、好ましくはＶＲ×０．０９μｍ以上、さらに好ましくはＶＲ×０．１μｍ以上となっている。このような構成によれば、さらに絶縁信頼性の高いＭＯＳＦＥＴ２００が得られる。

【0111】

なお本実施の形態２では、実施の形態１と同様にエピタキシャル基板３０の材料として例えばＳｉＣが用いられる。また本実施の形態２に係る半導体装置は、ＭＯＳＦＥＴ以外のトランジスタ、例えば、ＪＦＥＴ（Junction FET）、または、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。さらに、本実施の形態２に係る半導体装置は、プレーナ型のトランジスタであるが、トレンチ型のトランジスタであってもよい。

【0112】

＜製造方法＞
次に、本実施の形態２に係るＭＯＳＦＥＴ２００の製造方法について説明する。まず、実施の形態１と同様に、単結晶基板３１及びエピタキシャル層３２を含むエピタキシャル基板３０を形成する。

【0113】

それから、レジストマスクを形成するフォトリソグラフィー工程と、レジストマスクを注入マスクとして用いるイオン注入によってエピタキシャル層３２の上部に不純物領域を形成するイオン注入工程とを繰り返す。これによって、エピタキシャル層３２に、終端ウェル領域２、ＦＬＲ領域３、素子ウェル領域９、ソース領域１１、コンタクト領域１９及び境界領域２０を形成する。ｎ型不純物としては例えばＮ（窒素）等が用いられ、ｐ型不純物としては例えばＡｌまたはＢ等が用いられる。終端ウェル領域２と、ＦＬＲ領域３とは、同一のイオン注入工程で一括して形成されてもよい。素子ウェル領域９と、境界領域２０の低濃度部２０ａとは、同一のイオン注入工程で一括して形成されてもよい。また、コンタクト領域１９と、境界領域２０の高濃度部２０ｂとは、同一のイオン注入工程で一括して形成されてもよい。

【0114】

素子ウェル領域９と、境界領域２０の低濃度部２０ａとの不純物濃度は、例えば１．０×１０^１８／ｃｍ^３以上１．０×１０^２０／ｃｍ^３以下であることが好ましい。ソース領域１１と、コンタクト領域１９と、境界領域２０の高濃度部２０ｂとの不純物濃度は、素子ウェル領域９の不純物濃度よりも高く、例えば１．０×１０^１９／ｃｍ^３以上１．０×１０^２１／ｃｍ^３以下であることが好ましい。

【0115】

ＦＬＲ領域３のｐ型不純物のドーズ量及び形成条件は、実施の形態１に係るＦＬＲ領域３のｐ型不純物のドーズ量及び形成条件と同様である。ｎ型不純物としてＮの不純物を注入する場合、イオン注入の注入エネルギーは、例えば２０ｋｅＶ以上３００ｋｅＶ以下であることが好ましい。その後、熱処理装置を用い、例えば１５００℃以上の温度でアニールが行われる。これにより、イオン注入によってエピタキシャル層３２に添加された不純物が活性化される。

【0116】

次に、例えばＣＶＤ法により、エピタキシャル基板３０の表面Ｓ２上に、例えば厚み０．５μｍ以上２μｍ以下のＳｉＯ_２膜などを、フィールド絶縁膜４の材料層として形成し、当該材料層をパターニングすることでフィールド絶縁膜４を形成する。フィールド絶縁膜４は、終端ウェル領域２の少なくとも一部及びＦＬＲ領域３を覆い、ＦＬＲ領域３の外周端を超えて延在するようにパターニングされる。

【0117】

続いて、フィールド絶縁膜４に覆われていないエピタキシャル層３２の表面を熱酸化することによって、ゲート絶縁膜１２として例えばＳｉＯ_２膜を形成する。そして、ゲート絶縁膜１２上に、例えば導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、フォトリソグラフィー工程とエッチング工程とによって多結晶珪素膜をパターニングすることでゲート電極１３を形成する。このとき、ゲート電極１３は、フィールド絶縁膜４上に乗り上げるように形成されてもよい。

【0118】

その後、ＣＶＤ法により層間絶縁膜１４として例えばＳｉＯ_２膜を形成する。そして、フォトリソグラフィー工程とエッチング工程とによってゲート絶縁膜１２及び層間絶縁膜１４を貫通し、コンタクト領域１９、ソース領域１１及び境界領域２０の高濃度部２０ｂのそれぞれに達するコンタクトホールを形成する。また、終端領域において、層間絶縁膜１４を貫通してゲート電極１３に達するコンタクトホールを形成し、フィールド絶縁膜４上の層間絶縁膜１４と、フィールド絶縁膜４の外周側の層間絶縁膜１４とを除去する。

【0119】

次に、スパッタ法または蒸着法などにより、エピタキシャル基板３０の表面Ｓ２上に表面電極５の材料層を形成する。また、表面電極５と同様に、エピタキシャル基板３０の裏面Ｓ１上に裏面電極８の材料層を形成する。表面電極５の材料には、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕの少なくともいずれか１つを含む金属、または、Ａｌ－ＳｉのようなＡｌ合金等が用いられる。裏面電極８の材料には、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕのいずれか１つまたは複数を含む金属等が用いられる。なお、エピタキシャル基板３０のうち、表面電極５または裏面電極８と接する部分に、予め熱処理によってシリサイド膜が形成されてもよい。なお、裏面電極８の形成は、全ての工程の最後に行われてもよい。

【0120】

次に、フォトリソグラフィー工程とエッチング工程とによって、表面電極５の材料層をパターニングして、分離されたソース電極５１とゲート配線電極５２とを形成する。

【0121】

最後に、フィールド絶縁膜４と、表面電極５の外側領域ＲＯ側の端部とを覆う表面保護膜６を形成する。表面保護膜６は、例えば、感光性ポリイミドの塗布及び露光によって、所望の形状で形成される。本実施の形態２では、外側領域ＲＯにおいて、表面保護膜６が表面電極５の外側領域ＲＯ側の端部を覆い、かつ、外側領域ＲＯのエピタキシャル基板３０の少なくとも一部を覆うように、表面保護膜６を形成する。以上によって、図１３に示したＭＯＳＦＥＴ２００が形成される。

【0122】

＜動作＞
次に、本実施の形態２に係るＭＯＳＦＥＴ２００の動作を、２つの状態に分けて説明する。なお、以下の説明では、終端ウェル領域２と、ＦＬＲ領域３とを合わせたｐ型領域として機能する領域をｐ型機能領域２，３と記す。

【0123】

第１の状態は、ゲート電極１３に閾値電圧以上の正の電圧が印加されている状態であり、以下、この状態を「オン状態」と記す。ＭＯＳＦＥＴ２００がオン状態であるときは、チャネル領域に反転チャネルが形成される。反転チャネルは、キャリアである電子がソース領域１１とドリフト層１との間を流れるための経路となる。ソース電極５１の電位を基準にして裏面電極８に高い電圧が印加されると、オン状態になり、単結晶基板３１及びドリフト層１を通る電流が流れる。このときソース電極５１と裏面電極８との間の電圧は「オン電圧」と呼ばれ、ソース電極５１と裏面電極８との間を流れる電流は「オン電流」と呼ばれる。オン電流は、チャネルが存在する活性領域のみを流れ、終端領域には流れない。

【0124】

第２の状態は、ゲート電極１３に閾値電圧未満の電圧が印加されている状態であり、以下、この状態を「オフ状態」と記す。ＭＯＳＦＥＴ２００がオフ状態であるときは、チャネル領域に反転チャネルが形成されないため、オン電流は流れない。よって、ソース電極５１と裏面電極８との間に高電圧が印加されると、この高電圧は維持される。このとき、ゲート電極１３とソース電極５１との間の電圧は、ソース電極５１と裏面電極８との間の電圧に対して非常に小さいので、ゲート電極１３と裏面電極８との間に高電圧が印加されることになる。

【0125】

オフ状態では、終端領域においても、ゲート配線電極５２及びゲート電極１３と、裏面電極８との間に、高電圧が印加される。ただし、活性領域において素子ウェル領域９とソース電極５１との電気的コンタクトが形成されているのと同様に、終端領域においては境界領域２０とソース電極５１との電気的コンタクトが形成されている。このため、ゲート絶縁膜１２及び層間絶縁膜１４に高電界が印加されることが抑制される。

【0126】

ＭＯＳＦＥＴ２００の終端領域は、実施の形態１で説明したＳＢＤ１００のオフ状態と同様に機能する。つまり、ドリフト層１とｐ型機能領域２，３との間のｐｎ接合の界面付近に大きな電界が印加される。この電界が臨界電界に達してアバランシェ降伏が起こるときに裏面電極８に印加される電圧が、ＭＯＳＦＥＴ２００の最大電圧（アバランシェ電圧）と定義される。通常、アバランシェ降伏が起こらない電圧範囲でＭＯＳＦＥＴ２００が使用されるように、ＭＯＳＦＥＴ２００の定格電圧ＶＲ［Ｖ］が定められる。

【0127】

ＭＯＳＦＥＴ２００がオフ状態にある場合、活性領域のドリフト層１と、素子ウェル領域９、境界領域２０、及び、ｐ型機能領域２，３との間のｐｎ接合界面から、単結晶基板３１へ向かう方向（図１３の下方向）と、ドリフト層１の外周へ向かう方向（図１３の右方向）とへ空乏層が広がる。このように、ＭＯＳＦＥＴ２００がオフ状態では、実施の形態１で説明したＳＢＤ１００のオフ状態と同様に空乏層が広がり、それぞれのフローティングウェル３ａの外周側のｐｎ接合の周辺部分において高電界となる。そして、特にｐ型の終端ウェル領域２の周辺において、上式（１）の化学式で表されるＳｉ原子と水分とによるＳｉＯ_２の生成反応が生じる。

【0128】

そこで本実施の形態２でも実施の形態１と同様に、表面電極５を基準にして裏面電極８にＭＯＳＦＥＴ２００の定格電圧ＶＲ［Ｖ］の０．８倍の電圧を印加した際に、ＦＬＲ領域３のエピタキシャル層３２の上面における電界強度を１ＭＶ／ｃｍ以下になるように構成した。つまり、終端ウェル領域２の外周端よりもＭＯＳＦＥＴ２００の外側のエピタキシャル基板３０の上面における電界強度を１ＭＶ／ｃｍ以下になるように構成した。このような構成によれば、実施の形態１と同様に高温高湿環境であっても、ＳｉＯ_２の生成反応を著しく抑制できることを発明者は見出した。

【0129】

なお、ＦＬＲ領域３のエピタキシャル層３２の上面の正孔（ｈ^＋）の供給量を下げるため、終端ウェル領域２及びＦＬＲ領域３を形成する際のイオン注入エネルギーは３００ｋｅＶ以上であることが望ましい。

【0130】

特に、エピタキシャル層３２の上面のｎ型濃度が薄くなる高電圧の定格クラス、例えばアバランシェ電圧が１．７ｋＶ以上の定格クラスでは、終端ウェル領域２及びＦＬＲ領域３を形成する際のイオン注入エネルギーは５００ｋｅＶ以上であることが望ましい。終端ウェル領域２及びＦＬＲ領域３を高エネルギーで形成することで、複数のフローティングウェル３ａの上面のｐ型不純物濃度を１．０×１０^１７ｃｍ^－３以下にすることができるので、上式（１）で表されるＳｉＯ_２の生成反応を抑制することができる。

【0131】

また、ＭＯＳＦＥＴ２００が高湿度環境にさらされる場合、ＦＬＲ領域３の上方の表面保護膜６の上面では、滞留した水分の電離が加速され、通常と異なるリーク経路が形成されやすい。このため、表面保護膜６の内周端にて表面電極５の腐食が進行して、ＭＯＳＦＥＴ２００の絶縁信頼性が損なわれる可能性がある。

【0132】

そこで本実施の形態２では、表面電極５を基準にして裏面電極８にＭＯＳＦＥＴ２００の定格電圧ＶＲ［Ｖ］の０．８倍の電圧を印加した際に、ＦＬＲ領域３上の表面保護膜６、つまり終端ウェル領域２の外周端よりもＭＯＳＦＥＴ２００の外側の表面保護膜６の上面における電界強度を０．１ＭＶ／ｃｍ以下になるように構成した。この構成によれば、信頼性ガイドラインに規定された高温高湿環境においても、表面保護膜６と封止樹脂４１との界面におけるリーク経路の形成、及び、電極パッド５ｂの腐食を抑制でき、ＭＯＳＦＥＴ２００の絶縁信頼性を高めることができることを発明者は見出した。

【0133】

また本実施の形態２では、実施の形態１と同様に、フローティングウェル３ａの数がある程度多く、フローティングウェル３ａの単位面積当たりのｐ型の不純物濃度、つまりドーズ量が１．０×１０^１３ｃｍ^－２以上、好ましくは１．５×１０^１３ｃｍ^－２以上となっている。

【0134】

また本実施の形態２に係るＭＯＳＦＥＴ２００においても、実施の形態１に係るＳＢＤ１００と同様に、図８及び図９の結果が得られる。このため、フローティングウェル３ａの数が定格電圧ＶＲ［Ｖ］÷１００以上であれば、定格電圧ＶＲの０．８倍の電圧印加時のＦＬＲ領域３のエピタキシャル層３２の上面の電界強度を１ＭＶ／ｃｍ以下に抑制できる。同様に、フローティングウェルの数が、定格電圧ＶＲ［Ｖ］÷８５以上であれば、上記電界強度を０．９ＭＶ／ｃｍ以下に抑制でき、定格電圧ＶＲ［Ｖ］÷６５以上であれば、上記電界強度を０．８ＭＶ／ｃｍ以下に抑制できる。

【0135】

また本実施の形態２に係るＭＯＳＦＥＴ２００においても、実施の形態１に係るＳＢＤ１００と同様に、図１１及び図１２の結果が得られる。このため、終端ウェル領域２の外周端からＦＬＲ領域３の外周端までの長さＷ_ＦＬＲが定格電圧ＶＲ［Ｖ］×０．０８μｍ以上であれば、ＦＬＲ領域３の上方の表面保護膜６の上面の電界強度を０．１ＭＶ／ｃｍ以下に抑えることができる。同様に、長さＷ_ＦＬＲが、定格電圧ＶＲ［Ｖ］×０．０９μｍ以上であれば、上記電界強度を０．０９ＭＶ／ｃｍ以下に抑えることができ、定格電圧ＶＲ［Ｖ］×０．１μｍ以上であれば、上記電界強度を０．０８ＭＶ／ｃｍ以下に抑えることができる。

【0136】

なお、ゲート電極１３は、フィールド絶縁膜４上に乗り上げてもよいが、ゲート電極１３が、終端ウェル領域２を超えて外周に突出する構成では、ＦＬＲ領域３の上方において低電位となる箇所が生じる。このため、ＦＬＲ領域３のエピタキシャル層３２の上面、及び、ＦＬＲ領域３の上方の表面保護膜６の上面の電界強度が上昇してしまうことがある。これに対して本実施の形態２では、ゲート電極１３の外周端は、平面視において終端ウェル領域２の外周端よりもＭＯＳＦＥＴ２００の内側に位置するので、電界強度の上昇を抑制することができる。

【0137】

＜本実施の形態２のまとめ＞
以上のように、本実施の形態２に係るＭＯＳＦＥＴ２００によれば、高温高湿環境で高電圧を印加した際の通常とは異なるリーク経路の形成を抑制することができるので、ＭＯＳＦＥＴ２００の絶縁信頼性を高めることができる。

【0138】

＜実施の形態３＞
本実施の形態３に係る電力変換装置及び電力変換装置の製造方法について説明する。本実施の形態３は、以上に記載された実施の形態１及び２に係る半導体装置が電力変換装置に適用される。このため、以下の説明においては、実施の形態１及び２で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明は適宜省略される。

【0139】

＜構成＞
本実施の形態３に係る電力変換装置は、特定の用途に限定されるものではないが、以下では、三相のインバータに適用される場合について説明する。

【0140】

図１６は、本実施の形態３に係る電力変換装置２２００を含む電力変換システムの構成を概略的に示すブロック図である。

【0141】

図１６に示す電力変換システムは、電源２１００、電力変換装置２２００及び負荷２３００を有している。電源２１００は、直流電源であり、電力変換装置２２００に直流電力を供給する。電源２１００は種々の電源で構成することが可能であり、例えば、直流系統、太陽電池または蓄電池などで構成されてもよい。また、電源２１００は、交流系統に接続された整流回路またはＡＣ－ＤＣコンバータで構成されてもよい。また、電源２１００を、直流系統から出力される直流電力を予め定められた電力に変換するＤＣ－ＤＣコンバータによって構成されてもよい。

【0142】

電力変換装置２２００は、電源２１００と負荷２３００との間に接続された三相のインバータである。電力変換装置２２００は、電源２１００から供給された直流電力を交流電力に変換し、負荷２３００に当該交流電力を供給する。

【0143】

また、電力変換装置２２００は、図１６に示されるように、直流電力を交流電力に変換して出力する変換回路２２０１と、変換回路２２０１のそれぞれのスイッチング素子を駆動するための駆動信号を出力する駆動回路２２０２と、駆動回路２２０２を制御するための制御信号を駆動回路２２０２に出力する制御回路２２０３とを備えている。

【0144】

負荷２３００は、電力変換装置２２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷２３００は特定の用途に限られるものではなく、各種電気機器に搭載される電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。

【0145】

以下、電力変換装置２２００の詳細を説明する。変換回路２２０１は、スイッチング素子と還流ダイオードとを備える（図示せず）。そして、スイッチング素子がスイッチング動作をすることによって、変換回路２２０１は、電源２１００から供給される直流電力を交流電力に変換し、負荷２３００に当該交流電力を供給する。

【0146】

変換回路２２０１の具体的な回路構成には種々の構成が想定され、本実施の形態３に係る変換回路２２０１は、２レベルの三相フルブリッジ回路であり、かつ、６つのスイッチング素子と、それぞれのスイッチング素子に逆並列に接続される６つの還流ダイオードとから構成することができる。

【0147】

変換回路２２０１におけるそれぞれのスイッチング素子及び還流ダイオードの少なくともいずれか１つとして、上述した実施の形態１及び２のいずれかに係る半導体装置が適用される。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続されて上下アームを構成し、それぞれの上下アームは、フルブリッジ回路の各相（Ｕ相、Ｖ相及びＷ相）を構成する。そして、それぞれの上下アームの出力端子、すなわち、変換回路２２０１の３つの出力端子は、負荷２３００に接続される。

【0148】

駆動回路２２０２は、変換回路２２０１のスイッチング素子を駆動するための駆動信号を生成し、変換回路２２０１のスイッチング素子の制御電極に当該駆動信号を供給する。具体的には、駆動回路２２０２は、後述する制御回路２２０３から出力される制御信号に基づいて、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とをそれぞれのスイッチング素子の制御電極に出力する。

【0149】

スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧未満の電圧信号（オフ信号）となる。

【0150】

制御回路２２０３は、負荷２３００に所望の電力が供給されるよう変換回路２２０１のスイッチング素子を制御する。具体的には、制御回路２２０３は、負荷２３００に供給すべき電力に基づいて変換回路２２０１のそれぞれのスイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するパルス幅変調（ＰＷＭ：Pulse Width Modulation）制御によって、変換回路２２０１を制御することができる。

【0151】

そして、制御回路２２０３は、それぞれの時点においてオン状態となるべきスイッチング素子にはオン信号が出力され、オフ状態となるべきスイッチング素子にはオフ信号が出力されるように、駆動回路２２０２に制御指令（制御信号）を出力する。駆動回路２２０２は、当該制御信号に基づいて、それぞれのスイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。

【0152】

通常では、半導体装置はゲルまたはエポキシ樹脂などに埋め込まれて使用するが、これらの材料も完全には水分を遮断することはできないため、半導体装置の絶縁信頼性が損なわれる。これに対して、本実施の形態３に係る電力変換装置２２００では、変換回路２２０１のスイッチング素子及び還流ダイオードの少なくともいずれか１つとして、絶縁信頼性が高められた実施の形態１及び２のいずれかに係る半導体装置を適用する。このため、電力変換装置２２００の信頼性を高めることができる。

【0153】

なお、本実施の形態３では、２レベルの三相インバータに実施の形態１及び２の半導体装置を適用する例を説明したが、種々の電力変換装置に実施の形態１及び２の半導体装置を適用することができる。

【0154】

また、本実施の形態３では、２レベルの電力変換装置について説明したが、３レベルまたはマルチレベルの電力変換装置に実施の形態１及び２の半導体装置を適用することができる。また、単相負荷に電力を供給する場合には、単相のインバータに実施の形態１及び２の半導体装置を適用することができる。また、直流負荷などに電力を供給する場合には、ＤＣ－ＤＣコンバータまたはＡＣ－ＤＣコンバータに、実施の形態１及び２の半導体装置を適用することもできる。

【0155】

また、本実施の形態３に係る電力変換装置は、上述された負荷が電動機である場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器または非接触給電システムの電源装置として用いることもできる。また、本実施の形態３に係る電力変換装置は、太陽光発電システムまたは蓄電システム等におけるパワーコンディショナーとして用いることもできる。

【0156】

＜製造方法＞
次に、本実施の形態３に関する電力変換装置の製造方法を説明する。まず、実施の形態１及び２に記載された製造方法で半導体装置を製造する。そして、当該半導体装置を有する変換回路２２０１を電力変換装置２２００に組み込む。変換回路２２０１は、入力される電力を変換して出力するための回路である。

【0157】

そして、電力変換装置２２００に駆動回路２２０２を組み込む。駆動回路２２０２は、半導体装置を駆動するための駆動信号を当該半導体装置に出力するための回路である。そして、電力変換装置２２００に制御回路２２０３を組み込む。制御回路２２０３は、駆動回路２２０２を制御するための制御信号を駆動回路２２０２に出力するための回路である。

【0158】

実施の形態１及び２に記載された半導体装置は、ＳｉＣ半導体で構成される例を示したが、例えば窒化ガリウム（ＧａＮ）や酸化ガリウム（Ｇａ_２Ｏ_３）など他のワイドバンドギャップ半導体で構成されるスイッチング素子とすることができる。ワイドバンドギャップ半導体で構成されるスイッチング素子は、Ｓｉのスイッチング素子ではユニポーラ動作が困難な高電圧領域でも使用可能であり、スイッチング動作時に発生するスイッチング損失を大きく低減できる。そのため、電力損失の大きな低減が可能となる。

【0159】

また、ワイドバンドギャップ半導体で構成されるスイッチング素子は、電力損失が小さく、耐熱性も高い。そのため、冷却部を備えるパワーモジュールを構成する場合、ヒートシンクの放熱フィンを小型化することが可能であるため、半導体モジュールの一層の小型化が可能となる。

【0160】

また、ワイドバンドギャップ半導体で構成されるスイッチング素子は、高周波スイッチング動作に適している。そのため、高周波化の要求が大きいコンバータ回路に適用された場合、スイッチング周波数の高周波化によって、コンバータ回路に接続されるリアクトルまたはコンデンサなどを小型化することもできる。

【0161】

上記各実施の形態では、各構成要素の物性、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらは全ての局面において例示であって、記載されたものに本開示が限られることはない。よって、例示されていない無数の変形例が、本開示の範囲内において想定される。

【0162】

例えば、任意の構成要素を変形、追加または省略する場合、及び、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、それを他の実施の形態の構成要素と組み合わせる場合が含まれる。

【0163】

また、矛盾が生じない限り、上記各実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、本開示を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物を含んでもよく、また、１つの構成要素が、ある構造物の一部に対応してもよい。また、本開示の各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。

【0164】

なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。

【0165】

上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が、想定され得るものと解される。

【符号の説明】

【0166】

２ 終端ウェル領域、３ ＦＬＲ領域、３ａ フローティングウェル、４ フィールド絶縁膜、５ 表面電極、６ 表面保護膜、８ 裏面電極、１２ ゲート絶縁膜、１３ ゲート電極、１４ 層間絶縁膜、３０ エピタキシャル基板、４１ 封止樹脂、５１ ソース電極、５２ ゲート配線電極、１００ ＳＢＤ、２００ ＭＯＳＦＥＴ、２２０１ 変換回路、２２０２ 駆動回路、２２０３ 制御回路、Ｗ_ＦＬＲ 長さ。

【要約】

半導体装置の絶縁信頼を高めることが可能な技術を提供することを目的とする。半導体装置は、平面視で活性領域を取り囲む終端ウェル領域と、平面視で終端ウェル領域を取り囲むＦＬＲ領域とを備える。ＦＬＲ領域は、平面視で、終端ウェル領域を取り囲み、かつ互いに離間して入れ子状に設けられた、フローティング電位を有する複数のフローティングウェルを含み、半導体装置の定格電圧ＶＲ［Ｖ］に対して、複数のフローティングウェルの数が、ＶＲ／１００以上である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】