特許 7609010 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-23

(45)【発行日】2025-01-07

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 12/00 20250101AFI20241224BHJP

   H10D 84/80 20250101ALI20241224BHJP

   H10D 30/66 20250101ALI20241224BHJP

   H10D 8/50 20250101ALI20241224BHJP

【ＦＩ】

H01L29/78 655F

H01L29/78 657D

H01L29/78 653A

H01L29/78 652J

H01L29/78 655B

H01L29/78 652T

H01L29/91 C

H01L29/91 F

【請求項の数】 14

(21)【出願番号】P 2021132356

(22)【出願日】2021-08-16

(65)【公開番号】P2023026911

(43)【公開日】2023-03-01

【審査請求日】2023-08-22

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110003199

【氏名又は名称】弁理士法人高田・高橋国際特許事務所

(72)【発明者】

【氏名】藤井 秀紀

(72)【発明者】

【氏名】曽根田 真也

(72)【発明者】

【氏名】中谷 貴洋

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２０２１－０２８９２２（ＪＰ，Ａ）

【文献】特開２０１９－１６１１９９（ＪＰ，Ａ）

【文献】国際公開第２０２１／１４５０８０（ＷＯ，Ａ１）

【文献】特開２０１３－０８０７９６（ＪＰ，Ａ）

【文献】特許第６７３５９５０（ＪＰ，Ｂ１）

【文献】特開２０１０－１１４２４８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／８７２

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

(57)【特許請求の範囲】

【請求項1】

ＩＧＢＴ領域と、基板の上面に沿った方向で前記ＩＧＢＴ領域と隣接するダイオード領域と、を有する前記基板と、
前記基板の上面に設けられた表面電極と、
前記基板の上面と反対側の裏面に設けられた裏面電極と、
を備え、
前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、前記第１部分の他方の側に設けられ前記第１部分よりも厚い第３部分と、を有することを特徴とする半導体装置。

【請求項2】

前記ダイオード領域のアノード層は、前記第１部分の上面、および、前記第１部分と前記第２部分とを繋ぐ前記基板の側面に沿って設けられることを特徴とする請求項１に記載の半導体装置。

【請求項3】

ＩＧＢＴ領域と、ダイオード領域と、を有する基板と、
前記基板の上面に設けられた表面電極と、
前記基板の上面と反対側の裏面に設けられた裏面電極と、
を備え、
前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、を有し、
前記ダイオード領域のアノード層は、前記第１部分の上面、および、前記第１部分と前記第２部分とを繋ぐ前記基板の側面に沿って設けられ、
前記アノード層のうち、前記第１部分の上面に沿って設けられた部分と、前記第１部分と前記第２部分とを繋ぐ前記基板の側面に沿って設けられた部分は、離れていることを特徴とする半導体装置。

【請求項4】

前記第２部分は前記ＩＧＢＴ領域と隣接し、
前記第２部分の上面と前記ＩＧＢＴ領域の上面は同一平面を形成することを特徴とする請求項１から３の何れか１項に記載の半導体装置。

【請求項5】

前記ＩＧＢＴ領域は前記基板の裏面側にコレクタ層を有し、
前記コレクタ層は、前記ダイオード領域にはみ出していることを特徴とする請求項１から４の何れか１項に記載の半導体装置。

【請求項6】

ＩＧＢＴ領域と、ダイオード領域と、を有する基板と、
前記基板の上面に設けられた表面電極と、
前記基板の上面と反対側の裏面に設けられた裏面電極と、
を備え、
前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、を有し、
前記第１部分は、最上層にアノード層とショットキー接触層とを有することを特徴とする半導体装置。

【請求項7】

ＩＧＢＴ領域と、ダイオード領域と、を有する基板と、
前記基板の上面に設けられた表面電極と、
前記基板の上面と反対側の裏面に設けられた裏面電極と、
を備え、
前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、を有し、
前記第１部分は最上層にアノード層を有し、
前記第２部分は、最上層にショットキー接触層を有することを特徴とする半導体装置。

【請求項8】

前記第１部分と前記第２部分とを繋ぐ前記基板の側面の少なくとも一部は酸化膜に覆われていることを特徴とする請求項１から７の何れか１項に記載の半導体装置。

【請求項9】

ＩＧＢＴ領域と、ダイオード領域と、を有する基板と、
前記基板の上面に設けられた表面電極と、
前記基板の上面と反対側の裏面に設けられた裏面電極と、
を備え、
前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、を有し、
前記第１部分と前記第２部分とを繋ぐ前記基板の側面は、外側に凸の曲面から形成されることを特徴とする半導体装置。

【請求項10】

前記ダイオード領域は、前記基板の裏面側にカソード層を有し、
前記カソード層は間引かれていることを特徴とする請求項１から９の何れか１項に記載の半導体装置。

【請求項11】

前記カソード層は、前記ＩＧＢＴ領域側ほど多く間引かれていることを特徴とする請求項１０に記載の半導体装置。

【請求項12】

ＩＧＢＴ領域と、ダイオード領域と、を有する基板と、
前記基板の上面に設けられた表面電極と、
前記基板の上面と反対側の裏面に設けられた裏面電極と、
を備え、
前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、を有し、
前記ダイオード領域は、前記基板の裏面側にカソード層を有し、
前記カソード層は、前記第１部分のアノード層の直下を避けて設けられることを特徴とする半導体装置。

【請求項13】

前記基板はワイドバンドギャップ半導体から形成されていることを特徴とする請求項１から１２の何れか１項に記載の半導体装置。

【請求項14】

前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項１３に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

特許文献１には、隣り合うＩＧＢＴ領域及びダイオード領域が規定された半導体基板を備える半導体装置が開示されている。ＩＧＢＴ表面にトレンチが配設され、半導体基板の表面のうちのダイオード表面は、半導体基板の表面のうちのＩＧＢＴ表面から窪んでいる。半導体基板の表面の反対側の裏面とトレンチの下端との間の距離は、半導体基板の裏面とダイオード表面との間の距離に対応している。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０２１－２８９２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１の半導体装置では、ダイオード領域の全体で基板が薄い。このため、特性調整が難しくなるおそれがある。

【0005】

本開示は、上述の課題を解決するためになされたもので、特性調整を行い易い半導体装置を得ることを目的とする。

【課題を解決するための手段】

【0006】

本開示に係る半導体装置は、ＩＧＢＴ領域と、基板の上面に沿った方向で前記ＩＧＢＴ領域と隣接するダイオード領域と、を有する前記基板と、前記基板の上面に設けられた表面電極と、前記基板の上面と反対側の裏面に設けられた裏面電極と、を備え、前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、前記第１部分の他方の側に設けられ前記第１部分よりも厚い第３部分と、を有する。
本開示に係る半導体装置は、ＩＧＢＴ領域と、ダイオード領域と、を有する基板と、前記基板の上面に設けられた表面電極と、前記基板の上面と反対側の裏面に設けられた裏面電極と、を備え、前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、を有し、前記ダイオード領域のアノード層は、前記第１部分の上面、および、前記第１部分と前記第２部分とを繋ぐ前記基板の側面に沿って設けられ、前記アノード層のうち、前記第１部分の上面に沿って設けられた部分と、前記第１部分と前記第２部分とを繋ぐ前記基板の側面に沿って設けられた部分は、離れている。
本開示に係る半導体装置は、ＩＧＢＴ領域と、ダイオード領域と、を有する基板と、前記基板の上面に設けられた表面電極と、前記基板の上面と反対側の裏面に設けられた裏面電極と、を備え、前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、を有し、前記第１部分は、最上層にアノード層とショットキー接触層とを有する。
本開示に係る半導体装置は、ＩＧＢＴ領域と、ダイオード領域と、を有する基板と、前記基板の上面に設けられた表面電極と、前記基板の上面と反対側の裏面に設けられた裏面電極と、を備え、前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、を有し、前記第１部分は最上層にアノード層を有し、前記第２部分は、最上層にショットキー接触層を有する。
本開示に係る半導体装置は、ＩＧＢＴ領域と、ダイオード領域と、を有する基板と、前記基板の上面に設けられた表面電極と、前記基板の上面と反対側の裏面に設けられた裏面電極と、を備え、前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、を有し、前記第１部分と前記第２部分とを繋ぐ前記基板の側面は、外側に凸の曲面から形成される。
本開示に係る半導体装置は、ＩＧＢＴ領域と、ダイオード領域と、を有する基板と、前記基板の上面に設けられた表面電極と、前記基板の上面と反対側の裏面に設けられた裏面電極と、を備え、前記ダイオード領域は、前記基板の上面が凹むことで前記ＩＧＢＴ領域よりも薄く形成された第１部分と、前記第１部分の一方の側に設けられ前記第１部分よりも厚い第２部分と、を有し、前記ダイオード領域は、前記基板の裏面側にカソード層を有し、前記カソード層は、前記第１部分のアノード層の直下を避けて設けられる。

【発明の効果】

【0007】

本開示に係る半導体装置では、ダイオード領域はＩＧＢＴ領域よりも薄く形成された第１部分と、第１部分よりも厚い第２部分とを有する。このため、特性調整を行い易い。

【図面の簡単な説明】

【0008】

【図1】実施の形態１に係る半導体装置の断面図である。

【図2】実施の形態１の変形例に係る半導体装置の断面図である。

【図3】実施の形態２に係る半導体装置の断面図である。

【図4】実施の形態３に係る半導体装置の断面図である。

【図5】実施の形態４に係る半導体装置の断面図である。

【図6】実施の形態５に係る半導体装置の断面図である。

【図7】実施の形態６に係る半導体装置の断面図である。

【図8】実施の形態７に係る半導体装置の断面図である。

【発明を実施するための形態】

【0009】

各実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。以下の説明において、ｎおよびｐは半導体の導電型を示す。各実施の形態で説明する導電型は逆であっても良い。また、ｎ－は不純物濃度がｎよりも低いことを示し、ｎ＋は不純物濃度がｎよりも高いことを示す。同様に、ｐ－は不純物濃度がｐよりも低いことを示し、ｐ＋は不純物濃度がｐよりも高いことを示す。

【0010】

実施の形態１．
図１は、実施の形態１に係る半導体装置１００の断面図である。半導体装置１００は、ＩＧＢＴ領域１０と、ダイオード領域２０とを有する基板を備える。半導体装置１００は、ＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域の周囲には、半導体装置１００の耐圧保持のために図示しない終端領域が設けられている。

【0011】

ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２が設けられる。アクティブトレンチゲート１１は、基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａを有する。ダミートレンチゲート１２は、基板に形成されたトレンチ内に、ダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａを有する。ゲートトレンチ電極１１ａは、図示しないゲートパッドに電気的に接続される。ダミートレンチ電極１２ａは、基板の上面に設けられた表面電極６と電気的に接続される。表面電極６はエミッタ電極である。

【0012】

基板は、ｎ－型ドリフト層１を有している。ＩＧＢＴ領域１０において基板は、ｎ＋型ソース層１３およびｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲である。ＩＧＢＴ領域１０では、ｎ－型ドリフト層１の上面側に、ｎ型キャリア蓄積層２が設けられている。なお、ｎ型キャリア蓄積層２は設けられなくても良い。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでも良い。

【0013】

ｎ型キャリア蓄積層２の上面側には、ｐ型ベース層１５が設けられている。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４は基板の上面を構成している。ｎ＋型ソース層１３がゲートトレンチ絶縁膜１１ｂに接して設けられる。隣り合った２つのダミートレンチゲート１２の間にはｐ＋型コンタクト層１４が設けられる。なお、ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでも良い。

【0014】

ｎ－型ドリフト層１の裏面側には、ｎ型バッファ層３が設けられている。ｎ型バッファ層３は設けられなくても良い。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでも良い。ｎ型バッファ層３の裏面側には、ｐ型コレクタ層１６が設けられている。ｐ型コレクタ層１６は基板の裏面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域にも設けられている。

【0015】

アクティブトレンチゲート１１の上には層間絶縁膜４が設けられている。ＩＧＢＴ領域１０の上面のうち、層間絶縁膜４が設けられていない領域の上および層間絶縁膜４の上には、バリアメタル５が形成されている。バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触する。バリアメタル５の上には、表面電極６が設けられる。基板の上面と反対側の裏面には、裏面電極７が設けられる。裏面電極７はコレクタ電極である。裏面電極７は、ｐ型コレクタ層１６にオーミック接触する。

【0016】

半導体装置１００は、ダイオード領域２０においてもｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１とＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されている。ダイオード領域２０において、基板は、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲である。ｎ－型ドリフト層１の上面側には、ｐ型アノード層２５およびｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでも良い。

【0017】

ダイオード領域２０には、ｎ型バッファ層３の裏面側に、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は基板の裏面を構成している。ダイオード領域２０において、表面電極６はアノード電極となり、裏面電極７はカソード電極となる。

【0018】

ダイオード領域２０は、基板の上面が凹むことでＩＧＢＴ領域１０よりも薄く形成された第１部分２０ａを有する。さらにダイオード領域２０は、第１部分２０ａの一方の側に設けられ第１部分２０ａよりも厚い第２部分２０ｂと、第１部分２０ａの他方の側に設けられ第１部分２０ａよりも厚い第３部分２０ｃを有する。第２部分２０ｂはＩＧＢＴ領域１０と隣接している。

【0019】

ｐ型アノード層２５は、第１部分２０ａの上面に沿って設けられた部分２５ａを有する。また、ｐ型アノード層２５は、第１部分２０ａと第２部分２０ｂ、第３部分２０ｃとを繋ぐ基板の側面に沿って設けられた部分２５ｂ、２５ｃを有する。

【0020】

本実施の形態では、ダイオード領域２０において、表面電極６とｐ型アノード層２５が接触する平面が複数存在する。第１部分２０ａの深さは任意であり選択可能である。第１部分２０ａの深さは、マスク処理におけるマスクパターンとエッチング処理条件により変更することができる。また、マスクパターンの幅を変化させることで、第１部分２０ａの深さを調整する事も可能である。

【0021】

本実施の形態では、ダイオード領域２０が薄い部分と厚い部分を有する。このとき、ｐ型アノード層２５を深さ方向に広く分布させることができる。これにより、ｐ型アノード層２５の各部の濃度を調整し易くできる。ｐ型アノード層２５の深さおよび濃度を調整することで、ｐ型アノード層２５からのホールの注入量を調整できる。これにより、順方向動作時のオン電圧とリカバリ特性を調整することができる。従って、本実施の形態では特性調整を行い易くできる。

【0022】

また、ダイオード領域全面でシリコン厚みが薄い場合、ＩＧＢＴ領域とダイオード領域の境界領域または電流が集中する領域で破壊が生じやすくなる可能性がある。電流が集中する領域は、例えばダイオード領域の中心またはワイヤの直下である。また、チップ割れが生じる可能性がある。また、ＩＧＢＴ領域とダイオード領域の間に広範囲に段差が形成され、製造が困難となる可能性がある。

【0023】

これに対し本実施の形態では、基板の薄い領域を限定することができる。これにより、ウエハ反り量を抑制できる。また、電流の集中による破壊またはチップ割れを抑制でき、歩留まりを改善できる。さらに、段差部を限定することで、写真製版マスク処理時のデフォーカスを回避でき、エッチング後の残渣を低減できる。従って、半導体装置１００の製造を容易にできる。以上から、本実施の形態では、特性調整の容易化、破壊耐量の向上および製造工程の容易化を実現できる。

【0024】

また、図１に示されるように、第２部分２０ｂの上面とＩＧＢＴ領域１０の上面は同一平面を形成していても良い。ＩＧＢＴ領域１０とダイオード領域２０の境界領域に段差が存在すると、段差部において局所的に電界が高くなる可能性がある。このとき、耐圧が低下し、スイッチング動作、リカバリ動作時に破壊が生じやすくなるおそれがある。ＩＧＢＴ領域１０とダイオード領域２０の境界に段差が無いことで、電界集中を抑制して、逆バイアス時の耐量を向上させることができる。

【0025】

図１の例では、第２部分２０ｂの上面に層間絶縁膜４が形成される。これに限らず、第２部分２０ｂは表面電極６と接触しても良い。また、ｐ＋型コンタクト層２４の代わりに、ｐ型アノード層２５が形成されていても良い。このとき、ＩＧＢＴ領域１０と隣接するｐ型アノード層２５に濃度勾配が設けられても良い。ｐ型アノード層２５の濃度はＩＧＢＴ領域に向かって低下することが好ましい。また、ＩＧＢＴ領域１０とダイオード領域２０の境界のトレンチは無くても良い。

【0026】

また、ＩＧＢＴ領域１０において基板の裏面側に設けられたｐ型コレクタ層１６は、ダイオード領域２０にはみ出していても良い。つまり、ダイオード領域２０において、ＩＧＢＴ領域と隣接する部分の裏面側は、ｐ型コレクタ層１６であっても良い。

【0027】

ＩＧＢＴ領域１０と隣接する境界領域の裏面構造がｎ＋型カソード層２６の場合、ダイオードの順方向動作時にキャリアが境界領域に溜まり易くなることがある。このため、リカバリ動作の際に破壊が生じ易くなるおそれがある。また、ＩＧＢＴのオン時にｎ＋型カソード層２６に電子が流れ、ｐ型コレクタ層１６からホールが注入され難くなり、ＩＧＢＴがオンしないというスナップバック現象が発生する可能性がある。ｐ型コレクタ層１６をダイオード領域へ広げることで、このようなＩＧＢＴとダイオードのキャリアの干渉を抑制することができる。

【0028】

ｐ型コレクタ層１６のダイオード領域２０へのはみだし量Ｕ１は、例えばウエハ厚と同じである。一般に、電流は４５°の角度範囲内を流れる。このため、はみだし量Ｕ１としてウエハ厚と同じ距離を確保すれば、電流の干渉を抑制できる。これに限らず、はみだし量Ｕ１は任意に設定できる。ｐ型コレクタ層１６とｐ型アノード層２５は、平面視で重なっていても良く、重なっていなくても良い。

【0029】

ｐ型アノード層２５の各部分２５ａ、２５ｂ、２５ｃは、互いに濃度が異なっても良い。ｐ型アノード層２５は深さに応じて濃度勾配を有しても良い。

【0030】

図２は、実施の形態１の変形例に係る半導体装置２００の断面図である。ｐ型アノード層２５のうち、部分２５ａ、２５ｂ、２５ｃは、離れていても良い。つまり、表面電極６とｐ型アノード層２５が接触する複数の平面ごとに、アノードを形成しても良い。マスク処理におけるマスクパターンの設定またはエッチング処理後に注入を行うことで、平面ごとにアノードを形成できる。

【0031】

また、本実施の形態ではダイオード領域２０の高さが２段階になっている。これに限らず、ダイオード領域２０の高さは３段階以上であっても良い。

【0032】

ダイオード領域２０において第１部分２０ａは、１箇所のみに設けられても良く、複数箇所に設けられても良い。第１部分２０ａの平面視でのパターンとしてあらゆる形状を採用できる。第１部分２０ａの平面視でのパターンは、ストライプ型、アイランド型または円形でも良い。第１部分２０ａの形状は、マスク処理時のマスクパターンにより適宜変更することができる。また、ダイオード領域２０は、第１部分２０ａと、第１部分２０ａの一方の側に設けられた第２部分または第３部分を有すれば良い。つまり、ダイオード領域２０のうち第１部分２０ａより厚い部分は、少なくとも第１部分２０ａの片側に設けられれば良い。

【0033】

また、図１の例では、第１部分２０ａはアクティブトレンチゲート１１と同等の深さまで掘り下げられている。第１部分２０ａの深さはこれに限定されない。第１部分２０ａがアクティブトレンチゲート１１よりも下方まで掘り下げられることで、損失をさらに抑制できる。また、第１部分２０ａの上面をアクティブトレンチゲート１１の底部と同等とすることで、基板が薄くなり製造コストが上昇することを抑制できる。

【0034】

半導体装置１００において、基板はワイドバンドギャップ半導体から形成されていても良い。ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドである。本実施の形態によれば、適切な特性調整により、ワイドバンドギャップ半導体から形成された基板に安定して高電流を流すことができる。

【0035】

これらの変形は、以下の実施の形態に係る半導体装置について適宜応用することができる。なお、以下の実施の形態に係る半導体装置については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。

【0036】

実施の形態２．
図３は、実施の形態２に係る半導体装置３００の断面図である。半導体装置３００は第１部分２０ａの構造が半導体装置１００と異なる。他の構成は半導体装置１００の構成と同じである。半導体装置３００の第１部分２０ａは、最上層にｐ型アノード層２５とショットキー接触層４０とを有する。ショットキー接触層４０にはｎ型のＰ（リン）が注入されていても良い。

【0037】

第１部分２０ａでは、ｎ－型ドリフト層１が薄いため、電流が集中し易い。第１部分２０ａにおいて、ｐ型アノード層２５の一部をショットキー接触層４０にする事で、順方向動作時のホールの注入量を抑制できる。これにより、リカバリ時の損失を低減することができる。また、ｐ型アノード層２５とショットキー接触層４０のパターンを変えることで、順方向オン電圧とリカバリ損失のＴｒａｄｅ－ｏｆｆを調整することができる。また、逆バイアス時の空乏層がｐ型アノード層２５から伸びてショットキー接触層４０を覆うように、ｐ型アノード層２５の幅、濃度または深さを調整しても良い。これにより、リーク電流を抑制できる。

【0038】

ｐ型アノード層２５とショットキー接触層４０の面積比率は任意である。平面視におけるｐ型アノード層２５およびショットキー接触層４０のパターンは、ストライプ型、アイランド型、ハニカム構造または円形であっても良い。

【0039】

実施の形態３．
図４は、実施の形態３に係る半導体装置４００の断面図である。半導体装置４００はダイオード領域２０の構造が半導体装置１００と異なる。他の構成は半導体装置１００の構成と同じである。半導体装置４００において、第１部分２０ａは最上層にｐ型アノード層２５を有し、第３部分２０ｃは、最上層にショットキー接触層４０を有する。

【0040】

一般に、ショットキー接触層４０は逆バイアス時のリーク電流が大きい。このため、実施の形態２のように、ｐ型アノード層２５から伸びる空乏層でリーク電流をブロックするために、パターン形状が制約される可能性がある。本実施の形態では、第１部分２０ａの上面をｐ型アノード層２５、第２部分２０ｂまたは第３部分２０ｃの上面をショットキー接触層４０とすることで、逆バイアス時に空乏層がショットキー接触層４０を覆い易くなる。従って、リーク電流を低減する事ができる。

【0041】

ｐ型アノード層２５とショットキー接触層４０の面積比率は任意である。平面視におけるｐ型アノード層２５およびショットキー接触層４０のパターンは、ストライプ型、アイランド型、ハニカム構造または円形であっても良い。また、第１部分２０ａと第２部分２０ｂまたは第３部分２０ｃとを繋ぐ基板の側面は、ｐ型アノード層２５であってもショットキー接触層４０であっても良い。

【0042】

実施の形態４．
図５は、実施の形態４に係る半導体装置５００の断面図である。半導体装置５００において、第１部分２０ａと第２部分２０ｂ、第３部分２０ｃとを繋ぐ基板の側面は、酸化膜４２に覆われている。他の構造は半導体装置４００の構造と同じである。

【0043】

酸化膜４２の厚さは任意である。酸化膜４２は、例えば熱酸化またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。また、ＣＶＤ処理後に、異方性エッチングを行い、基板の側面にのみ酸化膜４２を残すことができる。また、酸化膜４２は複合膜構造を有しても良い。複合膜構造では、例えば酸化膜、ポリシリコン、酸化膜が積層する。

【0044】

本実施の形態では、基板の段差部が酸化膜４２で覆われている。このため、段差部に電流が流れない。従って、リカバリ時の破壊耐量を向上できる。

【0045】

図５に示される例では、段差部の全体が酸化膜４２に覆われる。これに限らず、第１部分２０ａと第２部分２０ｂ、第３部分２０ｃとを繋ぐ基板の側面のうち、少なくとも一部が酸化膜４２に覆われれば良い。例えば、基板の側面の上側の角部または下側の角部のみが酸化膜４２に覆われても良い。この場合も、角部に電流が集中することを抑制でき、リカバリ時の破壊耐量を向上できる。

【0046】

実施の形態５．
図６は、実施の形態５に係る半導体装置６００の断面図である。半導体装置６００では、第１部分２０ａと第２部分２０ｂとを繋ぐ基板の側面は、外側に凸の曲面から形成される。他の構成は半導体装置１００の構成と同じである。このような段差部の形状は、例えば等方性エッチングで形成できる。また、マスクパターンの細さを位置により変更して、エッチングの深さを調整することができる。

【0047】

本実施の形態では、実施の形態１と比較してｐ型アノード層２５の厚さを均一に近づけることができる。特に、第１部分２０ａと第２部分２０ｂ、第３部分２０ｃとの間の段差の下側の角部において、ｐ型アノード層２５が薄くなることを抑制できる。このため、パンチスルーにより耐圧が低下することを抑制できる。また、リカバリ時に角部に電流が集中する事を抑制でき、ＲＲＳＯＡ（Ｒｅｖｅｒｓｅ Ｒｅｃｏｖｅｒｙ Ｓａｆｅ Ｏｐｅｒａｔｉｏｎ Ａｒｅａ）を向上できる。

【0048】

基板の側面の曲率は任意である。基板の側面の曲率を大きく設定するほど、角部でｐ型アノード層２５が薄くなることを抑制できる。基板の側面の曲率がｐ型アノード層２５の曲率と同等以上であれば十分な効果が得られる。

【0049】

実施の形態６．
図７は、実施の形態６に係る半導体装置７００の断面図である。ダイオード領域２０は、基板の裏面側にｎ＋型カソード層２６を有する。半導体装置７００において、ｎ＋型カソード層２６は間引かれている。なお、図７では基板の上面側の構造として実施の形態２の構造が採用されているが、他の実施の形態の構造が採用されても良い。

【0050】

次に、このようなｎ＋型カソード層２６の形成方法を説明する。まず、基板の裏面全体に注入を行い、ｐ型コレクタ層１６を形成する。次に、マスクパターンを用いて選択的に注入を行うことで、ｎ＋型カソード層２６を形成する。ｎ＋型カソード層２６の注入量は、ｐ型コレクタ層１６の注入量よりも大きく設定される。さらに、レーザーアニールで再結晶化を行う。濃度の差によって、ｎ＋型カソード層２６として注入が行われた領域では、ｐ型コレクタ層１６が打ち消される。これにより、ｐ型コレクタ層１６とｎ＋型カソード層２６のパターンを形成できる。平面視でのパターンは、ストライプ型でも、アイランド型でも、円形でも良い。

【0051】

ｎ＋型カソード層２６を間引くことにより、ｎ＋型カソード層２６からの電子の注入が抑えられる。従って、リカバリ時のテール電流を小さくすることができる。また、ｐ型コレクタ層１６とｎ＋型カソード層２６のパターンの比率を変えることにより、順方向オン電圧とリカバリ損失のＴｒａｄｅ－ｏｆｆを調整することができる。

【0052】

また、ｎ＋型カソード層２６は、ＩＧＢＴ領域１０側ほど多く間引かれていても良い。このとき、ＩＧＢＴ領域１０に向かって間引き率に傾斜をつけても良い。また、ＩＧＢＴ領域１０との境界領域のみで、ｎ＋型カソード層２６を大きく間引いても良い。これにより、ＩＧＢＴ領域１０側で基板裏面でのキャリア濃度を低下させることができる。従って、リカバリ電流がダイオード領域２０の段差の角部に集中することを抑制できる。これにより、ＲＲＳＯＡを向上できる。

【0053】

実施の形態７．
図８は、実施の形態７に係る半導体装置８００の断面図である。本実施の形態では、ｎ＋型カソード層２６の構造が実施の形態６と異なる。半導体装置８００においてｎ＋型カソード層２６は、第１部分２０ａのｐ型アノード層２５の直下を避けて設けられる。なお、図８では基板の上面側の構造として実施の形態３の構造が採用されているが、他の実施の形態の構造が採用されても良い。

【0054】

基板裏面に近い第１部分２０ａのｐ型アノード層２５の下にｎ＋型カソード層２６があると、ｐ型アノード層２５から注入されたホールと、ｎ＋型カソード層２６から注入された電子による伝導度変調効果が大きくなる。このため、リカバリ損失が大きくなる可能性がある。本実施の形態では、ｐ型アノード層２５のうち最も裏面側の部分の直下にｎ＋型カソード層２６を形成しない。これにより、リカバリ損失を低減できる。

【0055】

また、本実施の形態では、ｐ型アノード層２５のうち最も裏面側の部分と、ｎ－型ドリフト層１と、ｐ型コレクタ層１６がｐｎｐ構造を形成する。リカバリ動作中に電圧が上昇すると、このｐｎｐトランジスタが動作し、サージ電圧を抑制することができる。

【0056】

なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いても良い。

【符号の説明】

【0057】

１ ｎ－型ドリフト層、２ ｎ型キャリア蓄積層、３ ｎ型バッファ層、４ 層間絶縁膜、５ バリアメタル、６ 表面電極、７ 裏面電極、１０ ＩＧＢＴ領域、１１ アクティブトレンチゲート、１１ａ ゲートトレンチ電極、１１ｂ ゲートトレンチ絶縁膜、１２ ダミートレンチゲート、１２ａ ダミートレンチ電極、１２ｂ ダミートレンチ絶縁膜、１３ ｎ＋型ソース層、１４ ｐ＋型コンタクト層、１５ ｐ型ベース層、１６ ｐ型コレクタ層、２０ ダイオード領域、２０ａ 第１部分、２０ｂ 第２部分、２０ｃ 第３部分、２４ ｐ＋型コンタクト層、２５ ｐ型アノード層、２５ａ 部分、２５ｂ 部分、２６ ｎ＋型カソード層、４０ ショットキー接触層、４２ 酸化膜、１００、２００、３００、４００、５００、６００、７００、８００ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】