特許 7610492 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-24

(45)【発行日】2025-01-08

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 30/66 20250101AFI20241225BHJP

   H10D 64/23 20250101ALI20241225BHJP

   H10D 64/20 20250101ALI20241225BHJP

【ＦＩ】

H01L29/78 652F

H01L29/78 652Q

H01L29/78 652K

H01L29/78 652M

H01L29/78 653C

H01L29/78 652S

H01L29/50 M

H01L29/44 L

【請求項の数】 10

(21)【出願番号】P 2021146266

(22)【出願日】2021-09-08

(65)【公開番号】P2023039219

(43)【公開日】2023-03-20

【審査請求日】2023-09-13

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】馬場 祥太郎

(72)【発明者】

【氏名】加藤 浩朗

(72)【発明者】

【氏名】下村 紗矢

(72)【発明者】

【氏名】西脇 達也

【審査官】恩田 和彦

(56)【参考文献】

【文献】米国特許出願公開第２０１０／０１１７１４４（ＵＳ，Ａ１）

【文献】国際公開第２０１７／１６８７３４（ＷＯ，Ａ１）

【文献】特開２０１７－１４７４３１（ＪＰ，Ａ）

【文献】特開２０１６－１９２４４０（ＪＰ，Ａ）

【文献】特開２０２１－０３４５４０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた半導体部材と、
前記半導体部材内に設けられ、前記第１電極から前記第２電極に向かう第１方向に対して直交した第２方向に延びる第３電極と、
前記第２電極に接続され、前記第２方向に沿って複数設けられ、相互に離隔した第４電極と、
前記半導体部材内における前記第１電極と前記複数の第４電極との間に設けられ、前記第２方向に延び、前記複数の第４電極に接続され、前記第１電極から離隔した第５電極と、
を備え、
前記第４電極の前記第１電極側の第１端は、前記第３電極よりも前記第１電極側に位置する半導体装置。

【請求項2】

前記第４電極は金属を含み、
前記第５電極はシリコンを含む請求項１に記載の半導体装置。

【請求項3】

少なくとも、前記半導体部材と前記第３電極との間、前記第３電極と前記第４電極との間、前記半導体部材と前記第４電極との間、及び、前記半導体部材と前記第５電極との間に設けられた絶縁部材をさらに備えた請求項１または２に記載の半導体装置。

【請求項4】

第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた半導体部材と、
前記半導体部材内に設けられ、前記第１電極から前記第２電極に向かう第１方向に対して直交した第２方向に延びる第３電極と、
前記第２電極に接続され、前記第２方向に沿って複数設けられた第４電極と、
前記半導体部材内における前記第１電極と前記複数の第４電極との間に設けられ、前記第２方向に延び、前記複数の第４電極に接続され、前記第１電極から離隔した第５電極と、
を備え、
前記第１方向から見て、前記第３電極は前記複数の第４電極の少なくとも１つを囲む半導体装置。

【請求項5】

第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた半導体部材と、
前記半導体部材内に設けられ、前記第１電極から前記第２電極に向かう第１方向に対して直交した第２方向に延びる第３電極と、
前記第２電極に接続され、前記第２方向に沿って複数設けられた第４電極と、
前記半導体部材内における前記第１電極と前記複数の第４電極との間に設けられ、前記第２方向に延び、前記複数の第４電極に接続され、前記第１電極から離隔した第５電極と、
を備え、
終端領域における前記第２方向に沿った単位長さに占める前記第４電極の割合は、セル領域における前記第２方向に沿った単位長さに占める前記第４電極の割合よりも高い半導体装置。

【請求項6】

前記第２方向に沿って一列に配列された前記複数の第４電極からなる列は複数あり、複数の前記列は前記第１方向及び前記第２方向に対して直交した第３方向に沿って配列された請求項１～５のいずれか１つに記載の半導体装置。

【請求項7】

隣り合う２つの前記列において、前記第２方向における前記第４電極の位置は相互に同じである請求項６に記載の半導体装置。

【請求項8】

第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた半導体部材と、
前記半導体部材内に設けられ、前記第１電極から前記第２電極に向かう第１方向に対して直交した第２方向に延びる第３電極と、
前記第２電極に接続され、前記第２方向に沿って複数設けられた第４電極と、
前記半導体部材内における前記第１電極と前記複数の第４電極との間に設けられ、前記第２方向に延び、前記複数の第４電極に接続され、前記第１電極から離隔した第５電極と、
を備え、
前記第２方向に沿って一列に配列された前記複数の第４電極からなる列は複数あり、複数の前記列は前記第１方向及び前記第２方向に対して直交した第３方向に沿って配列されており、
隣り合う２つの前記列において、前記第２方向における前記第４電極の位置は相互に異なる半導体装置。

【請求項9】

前記半導体部材は、
前記第１電極に接続され、第１導電形の第１部分と、
前記第２電極に接続され、前記第１導電形の第２部分と、
前記第１部分と前記第２部分に接し、第２導電形の第３部分と、
を有した請求項１～８のいずれか１つに記載の半導体装置。

【請求項10】

前記半導体部材は、
前記第１電極に接続され、第１導電形の第１部分と、
前記第２電極に接続され、前記第１導電形の第２部分と、
前記第１部分と前記第２部分に接し、第２導電形の第３部分と、
を有し、
前記第４電極の前記第１端は、前記第１部分と前記第３部分の界面よりも前記第１電極側に位置した請求項１～３のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

従来より、スイッチング素子に用いる電力制御用半導体装置として、縦型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が開発されている。縦型のＭＯＳＦＥＴにおいては、ソース電極とドレイン電極との間に半導体部材が設けられており、半導体部材中にゲート電極が設けられている。そして、ゲート電極に所定の電位を印加することにより、半導体部材の導電性を制御して、ソース電極とドレイン電極との間に流れる電流を制御する。

【0003】

縦型のＭＯＳＦＥＴにおいては、ソース電極とドレイン電極との間の耐圧を向上させるために、半導体部材にトレンチを形成し、トレンチ内に埋込ソース電極を設ける場合がある。この場合、ソース電極と埋込ソース電極との間のソース抵抗は、ＭＯＳＦＥＴの効率に影響を及ぼすため、設計段階で調整可能であることが好ましい。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００８－１２４３４６号公報

【非特許文献】

【0005】

【文献】J. Chen, "Design optimal built-in snubber in trench field plate power MOSFET for superior EMI and efficiency performance", Proc. of 2015 SISPAD, pp. 459 - 462 (2015)

【発明の概要】

【発明が解決しようとする課題】

【0006】

実施形態の目的は、ソース抵抗を調整可能な半導体装置を提供することである。

【課題を解決するための手段】

【0007】

実施形態に係る半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた半導体部材と、第３電極と、複数の第４電極と、第５電極と、を備える。前記第３電極は、前記半導体部材内に設けられ、前記第１電極から前記第２電極に向かう第１方向に対して直交した第２方向に延びる。前記第４電極は、前記第２電極に接続され、前記第２方向に沿って複数設けられている。前記第５電極は、前記半導体部材内における前記第１電極と前記複数の第４電極との間に設けられ、前記第２方向に延び、前記複数の第４電極に接続され、前記第１電極から離隔している。

【図面の簡単な説明】

【0008】

【図1】図１（ａ）は第１の実施形態に係る半導体装置を示す上面図であり、図１（ｂ）はその下面図である。

【図2】図２は、第１の実施形態に係る半導体装置を示す上面図である。

【図3】図３は、図２に示すＡ－Ａ’線による断面図である。

【図4】図４は、図２に示すＢ－Ｂ’線による断面図である。

【図5】図５は、図２に示すＣ－Ｃ’線による断面図である。

【図6】図６（ａ）及び（ｂ）は、第１の実施形態の変形例に係る半導体装置を示す上面図であり、（ａ）は図１（ａ）の終端領域Ｒｐを示し、（ｂ）は図１（ａ）のセル領域Ｒｃを示す。

【図7】図７は、第２の実施形態に係る半導体装置を示す上面図である。

【図8】図８は、第３の実施形態に係る半導体装置を示す上面図である。

【図9】図９は、第４の実施形態に係る半導体装置を示す上面図である。

【図10】図１０は、図９に示すＡ－Ａ’線による断面図である。

【図11】図１１は、図９に示すＢ－Ｂ’線による断面図である。

【図12】図１２は、第５の実施形態に係る半導体装置を示す上面図である。

【図13】図１３は、第６の実施形態に係る半導体装置を示す上面図である。

【発明を実施するための形態】

【0009】

以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0010】

以下の説明及び図面において、ｎ^＋、ｎ^－及びｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

【0011】

＜第１の実施形態＞
本実施形態に係る半導体装置は、例えば、スイッチング素子として使用される電力制御用の縦型ＭＯＳＦＥＴである。

【0012】

図１（ａ）は本実施形態に係る半導体装置を示す上面図であり、（ｂ）はその下面図である。
図２は、本実施形態に係る半導体装置を示す上面図である。図２は、図１（ａ）のセル領域Ｒｃを示し、図３～図５に示すＤ－Ｄ’線による断面を示す。
図３は、図２に示すＡ－Ａ’線による断面図である。
図４は、図２に示すＢ－Ｂ’線による断面図である。
図５は、図２に示すＣ－Ｃ’線による断面図である。
なお、各図は模式的なものであり、適宜強調又は簡略化されている。また、図間において、各構成要素の寸法比及び位置関係は厳密に整合しているとは限らない。後述する他の図についても同様である。

【0013】

図１（ａ）及び（ｂ）、図２、図３、図４、図５に示すように、本実施形態に係る半導体装置１においては、ドレイン電極１０と、ソース電極２０と、ゲート電極３０と、上部埋込電極４０と、下部埋込電極５０と、半導体部材６０と、絶縁部材７０と、が設けられている。ドレイン電極１０、ソース電極２０及びゲート電極３０は、金属により形成されている。半導体部材６０は半導体材料により形成されている。絶縁部材７０は絶縁性材料により形成されている。

【0014】

半導体部材６０は、ドレイン電極１０とソース電極２０との間に配置されている。ゲート電極３０は半導体部材６０内に配置されており、一方向に延びている。半導体部材６０の形状は、例えば、矩形の板状である。半導体部材６０は、例えば、単結晶のシリコン（Ｓｉ）からなり、局所的に不純物が導入されることにより、各部の導電形がｐ形又はｎ形とされている。半導体部材６０の構成は後述する。

【0015】

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。ドレイン電極１０からソース電極２０に向かう方向を「Ｚ方向」とし、本実施形態においてゲート電極３０が延びる方向を「Ｙ方向」とし、Ｚ方向及びＹ方向に対して直交した方向を「Ｘ方向」とする。Ｘ方向とＹ方向とＺ方向は相互に直交する。Ｚ方向を「上」ともいい、その反対方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。

【0016】

図１（ａ）及び（ｂ）に示すように、半導体部材６０の下面６１上の全体には、ドレイン電極１０が配置されている。半導体部材６０の上面６２の外縁部上には、ゲートパッド３１と、枠状の配線部３２が設けられている。ゲートパッド３１は、例えば、半導体部材６０の上面６２の１つの角部上に設けられている。配線部３２はゲートパッド３１に接続されている。なお、本明細書において、「接続」とは電気的な接続を意味する。半導体部材６０の上面６２におけるゲートパッド３１及び配線部３２によって囲まれた領域上には、ソース電極２０が配置されている。ソース電極２０はゲートパッド３１及び配線部３２から離隔している。

【0017】

図２～図５に示すように、半導体部材６０においては、上面６２側から複数のトレンチ６３が形成されている。各トレンチ６３はＹ方向に延びている。複数のトレンチ６３はＸ方向に沿って配列されている。トレンチ６３は半導体部材６０の下面６１には到達していない。各トレンチ６３内には、絶縁部材７０が配置されている。絶縁部材７０の上部は、半導体部材６０の上面６２から上方に突出し、トレンチ６３のＸ方向両側に延出している。但し、Ｘ方向において隣り合う２つの絶縁部材７０は、相互に離隔している。絶縁部材７０は、例えば、酸化シリコンまたは窒化シリコンのうちどちらかを含む。なお、絶縁部材７０は、一体的に形成されていてもよく、一体的に形成されていなくてもよい。

【0018】

絶縁部材７０とソース電極２０との間、及び、半導体部材６０とソース電極２０との間には、金属膜４６が設けられている。金属膜４６は、絶縁部材７０における半導体部材６０の上面６２から突出した部分の上面及び側面を覆い、絶縁部材７０間においては、半導体部材６０の上面６２を覆っている。金属膜４６はソース電極２０に接し、ソース電極２０に接続されている。なお、金属膜４６における半導体部材６０の上面６２を覆う部分とソース電極２０との間には、ボイド２５が形成されていてもよい。

【0019】

各トレンチ６３内には、それぞれ２本のゲート電極３０が配置されている。ゲート電極３０は、絶縁部材７０の一部を介して半導体部材６０から離隔している。ゲート電極３０のＹ方向両端部は半導体部材６０の上面６２まで引き出され、配線部３２に接続されている。これにより、ゲート電極３０は配線部３２を介してゲートパッド３１に接続されている。

【0020】

各トレンチ６３内に配置された２本のゲート電極３０の間には、複数の上部埋込電極４０が配置されている。複数の上部埋込電極４０はＹ方向に沿って断続的に一列に配列されている。言い換えると、上部埋込電極４０はＹ方向に沿って複数設けられている。Ｙ方向において隣り合う上部埋込電極４０間には、絶縁部材７０の一部が配置されている。また、上部埋込電極４０は絶縁部材７０の一部を介してゲート電極３０から離隔している。

【0021】

Ｙ方向に沿って一列に配列された複数の上部埋込電極４０からなる列において、Ｙ方向に沿った単位長さＬに占める上部埋込電極４０の割合を「割合ｒｓ」という。半導体装置１の割合ｒｓは、設計により任意に調整することができる。割合ｒｓは０より大きく１未満であり、例えば、０．５である。

【0022】

なお、図２においては、上部埋込電極４０がＹ方向に沿って周期的に配列されており、単位長さＬを上部埋込電極４０の配列周期に相当する長さとしているが、上部埋込電極４０が周期的に配列されていない場合は、単位長さＬは統計的に有意な数の上部埋込電極４０を含む長さとする必要がある。例えば、単位長さＬは、５以上の上部埋込電極４０と、上部埋込電極４０と同数の上部埋込電極４０間の隙間を含む長さとする。

【0023】

上部埋込電極４０の上端４１はゲート電極３０の上端３３よりも上方、すなわち、ソース電極２０側に位置している。上部埋込電極４０は絶縁部材７０の上面まで引き出されており、上部埋込電極４０の上端４１は金属膜４６に接している。これにより、上部埋込電極４０は金属膜４６を介してソース電極２０に接続されている。上部埋込電極４０の下端４２は、ゲート電極３０の下端３４よりも下方、すなわち、ドレイン電極１０側に位置している。

【0024】

Ｙ方向に沿って一列に配列された複数の上部埋込電極４０からなる列は、トレンチ６３毎に設けられている。このため、半導体装置１全体では、上部埋込電極４０からなる列は複数あり、Ｘ方向に沿って配列されている。そして、本実施形態においては、隣り合う２つの列において、Ｙ方向における上部埋込電極４０の位置は相互に同じである。例えば、上述の２つの列をＸ方向から見たときに、ある上部埋込電極４０に他の上部埋込電極４０が重なる領域のＹ方向の長さは、ある上部埋込電極４０のＹ方向の長さの半分以上である。したがって、Ｚ方向から見て、上部埋込電極４０は行列状に配列されている。

【0025】

また、半導体部材６０の上面６２のうち、トレンチ６３間には、トレンチ６４が形成されている。トレンチ６４はＹ方向に延びている。トレンチ６４内には、ソースプラグ４７が設けられている。ソースプラグ４７の上端は金属膜４６に接している。これにより、ソースプラグ４７は金属膜４６を介してソース電極２０に接続されている。

【0026】

例えば、上部埋込電極４０、金属膜４６及びソースプラグ４７は、一体的に形成されている。上部埋込電極４０、金属膜４６及びソースプラグ４７は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）からなる群より選択された少なくとも１つの金属を含み、例えば、上記金属群のいずれかの金属からなる金属化合物または合金を含んでいてもよい。

【0027】

各トレンチ６３内における複数の上部埋込電極４０の下方には、１本の下部埋込電極５０が配置されている。下部埋込電極５０はＹ方向に延び、複数の上部埋込電極４０の下端４２に接している。これにより、各トレンチ６３内において、１本の下部埋込電極５０が複数の上部埋込電極４０に接続されている。したがって、下部埋込電極５０は、複数の上部埋込電極４０及び金属膜４６を介して、ソース電極２０に接続されている。下部埋込電極５０はシリコンを含み、例えば、不純物が導入されたポリシリコンにより形成されている。

【0028】

下部埋込電極５０と半導体部材６０との間には、絶縁部材７０の一部が配置されている。下部埋込電極５０は、半導体部材６０内におけるドレイン電極１０と複数の上部埋込電極４０との間に配置され、複数の上部埋込電極４０に接続されているが、半導体部材６０及びドレイン電極１０からは離隔している。

【0029】

このように、絶縁部材７０は、半導体部材６０とゲート電極３０との間、ゲート電極３０と上部埋込電極４０との間、ゲート電極３０と金属膜４６との間、半導体部材６０と上部埋込電極４０との間、及び、半導体部材６０と下部埋込電極５０との間に配置されている。

【0030】

半導体部材６０においては、導電形がｎ^＋形のドレイン層６５と、導電形がｎ^－形のドリフト層６６と、導電形がｎ^＋形のソース層６７と、導電形がｐ形のベース層６８が設けられている。ソース層６７におけるキャリア濃度は、ドレイン層６５及びドリフト層６６におけるキャリア濃度よりも高い。なお、「キャリア」は電子及び正孔である。ドレイン層６５は半導体部材６０の下面６１を構成し、ドレイン電極１０とドリフト層６６との間に配置されている。このため、ドリフト層６６はドレイン層６５を介してドレイン電極１０に接続されている。ソース層６７は半導体部材６０の上面６２を構成し、金属膜４６及びソースプラグ４７に接している。このため、ソース層６７はソースプラグ４７及び金属膜４６を介してソース電極２０に接続されている。

【0031】

ベース層６８はドリフト層６６とソース層６７の間に配置されており、ドリフト層６６及びソース層６７に接している。ベース層６８はソースプラグ４７に接しており、ソースプラグ４７及び金属膜４６を介してソース電極２０に接続されている。上述の如く、上部埋込電極４０の下端４２は、ゲート電極３０の下端３４よりも下方に位置しているが、さらに、上部埋込電極４０の下端４２は、ドリフト層６６とベース層６８とのｐｎ界面６９よりも下方、すなわち、ドレイン電極１０側に位置していることが好ましい。

【0032】

次に、本実施形態に係る半導体装置１の動作について説明する。
ドレイン電極１０とソース電極２０との間に、ドレイン電極１０の電位がソース電極２０の電位よりも高くなるような電圧を印加する。この状態で、ゲート電極３０に閾値よりも高い電位を印加すると、ベース層６８における絶縁部材７０に接する領域に反転層（チャネル）が形成される。これにより、ソース電極２０から、金属膜４６、ソース層６７、ベース層６８に形成された反転層、ドリフト層６６、ドレイン層６５を介して、ドレイン電極１０に電子が流れる。この結果、半導体装置１はオン状態となり、ドレイン電極１０からソース電極２０に電流が流れる。

【0033】

ゲート電極３０の電位が閾値よりも低くなると、ベース層６８に形成された反転層が消滅し、ドリフト層６６とベース層６８とのｐｎ界面６９を起点として空乏層が拡がる。上部埋込電極４０及び下部埋込電極５０にもソース電極２０と同じ電位が印加されるため、ドリフト層６６における絶縁部材７０に接する面からも空乏層が拡がる。すなわち、ドリフト層６６内において、空乏層はｐｎ界面６９から下方に向けて拡がり、絶縁部材７０からＸ方向に向けて拡がる。これにより、半導体装置１はオフ状態となり、ドレイン電極１０からソース電極２０に向かう電流が遮断される。

【0034】

半導体装置１がオン状態からオフ状態に切り替わると、ソース電極２０とドレイン電極１０との間の電圧が急激に増加する。ソース電極２０の電位は、金属膜４６及び上部埋込電極４０を介して、下部埋込電極５０にも伝わる。半導体装置１がオフ状態になり、下部埋込電極５０の電位が上がることで、絶縁部材７０は下部埋込電極５０とドレイン電極１０と間の寄生容量として機能し、電子の充放電が起きる。これにより、ソース電極２０とドレイン電極１０との間の電圧が振動し、その後、所定の電圧に収束する。

【0035】

次に、本実施形態の作用効果について説明する。
図２に示すように、本実施形態に係る半導体装置１においては、複数の上部埋込電極４０をＹ方向に沿って断続的に配列させている。このため、Ｙ方向における各上部埋込電極４０の長さ及び上部埋込電極４０間の距離を調整することにより、Ｙ方向に沿った単位長さＬに占める上部埋込電極４０の割合ｒｓを調整することができる。半導体装置１の設計時に、この割合ｒｓを調整することにより、上部埋込電極４０の抵抗、ソース電極２０の抵抗、下部埋込電極５０の抵抗、それぞれの接合面のコンタクト抵抗、の４つの合成抵抗であるソース抵抗を調整することができる。

【0036】

下部埋込電極５０は、フィールドプレート電極とも呼ばれ、下部埋込電極５０を設けることで、半導体装置１の耐圧を維持したまま、ドリフト層６６の不純物濃度を高めることができる。これにより、半導体装置１のオン抵抗を低減できる。

【0037】

ソース抵抗は、ソース電極２０の電位変化に対する下部埋込電極５０の電位の追従性に影響を及ぼす。ソース抵抗が高すぎると、半導体装置１のオン／オフを切り替えたときに下部埋込電極５０の電位が速やかに追従できず、半導体部材６０からのキャリアの排出が遅れ、スイッチング効率が低下する。一方、ソース抵抗が低すぎると、半導体装置１のオン／オフを切り替えたときに下部埋込電極５０の電位の振動が顕著になり、やはりスイッチング効率が低下する。ソース抵抗には、半導体装置１のチップサイズ及び必要な耐圧等によって決定される最適値が存在する。

【0038】

従来、上部埋込電極４０の下端４２がゲート電極３０の上端３３近傍に位置するように設計していた。そのため、上部埋込電極４０よりも抵抗が高く、体積も大きい下部埋込電極５０の抵抗がソース抵抗の値を支配的に決めていた。下部埋込電極５０の抵抗の値はプロセス条件によって決定されるため、ソース抵抗の値を任意の値に調整することは困難であった。これに対して、本実施形態によれば、単位長さＬに占める上部埋込電極４０の割合ｒｓを調整することにより、上部埋込電極４０と下部埋込電極５０の抵抗比が変わり、ソース抵抗において上部埋込電極４０の抵抗が支配的になるため、半導体装置１の構造によってソース抵抗の値を調整することが可能となる。この結果、ソース抵抗の値を半導体装置１の用途に応じて調整することができる。

【0039】

また、半導体装置１においては、複数の上部埋込電極４０がＹ方向に沿って断続的に配置されているため、１つの上部埋込電極４０がＹ方向に沿って連続的に配置されている場合と比較して、上部埋込電極４０とゲート電極３０の間の容量が小さい。このため、ソース電極２０、上部埋込電極４０及び下部埋込電極５０を含むソース構造体と周囲との間の容量が小さい。これによっても、半導体装置１の効率を向上させることができる。

【0040】

＜第１の実施形態の変形例＞
図６（ａ）及び（ｂ）は、本変形例に係る半導体装置を示す上面図であり、（ａ）は図１（ａ）の終端領域Ｒｐを示し、（ｂ）は図１（ａ）のセル領域Ｒｃを示す。

【0041】

本変形例に係る半導体装置において、セル領域Ｒｃは実効的なソース－ドレイン電流が流れる領域であり、終端領域Ｒｐは実効的なソース－ドレイン電流が流れない領域である。終端領域Ｒｐはセル領域Ｒｃの周囲に配置されている。

【0042】

図６（ａ）及び（ｂ）に示すように、本変形例に係る半導体装置においては、Ｙ方向に沿った単位長さＬに占める上部埋込電極４０の割合ｒｓが、セル領域Ｒｃと、セル領域ＲｃのＹ方向両側に位置する終端領域Ｒｐとで異なっている。終端領域Ｒｐにおける割合ｒｓは、セル領域Ｒｃにおける割合ｒｓよりも高い。例えば、Ｙ方向に関して、終端領域Ｒｐにおける各上部埋込電極４０の長さは、セル領域Ｒｃにおける各上部埋込電極４０の長さと等しく、終端領域Ｒｐにおける上部埋込電極４０間の距離は、セル領域Ｒｃにおける上部埋込電極４０間の距離よりも短い。

【0043】

本変形例によれば、終端領域Ｒｐにおける割合ｒｓをセル領域Ｒｃにおける割合ｒｓよりも高くすることにより、終端領域Ｒｐにおける耐圧の低下を抑制することができる。また、Ｙ方向における上部埋込電極４０の長さは均一にすることにより、プロセス条件を均一化することができる。

【0044】

なお、半導体装置のＸ方向両端部に位置する終端領域の割合ｒｓも、セル領域の割合ｒｓより高くしてもよい。但し、Ｘ方向両端部に位置する終端領域については、割合ｒｓをセル領域の割合ｒｓと等しくしても、例えば、ダミートレンチ構造を設ける等の方法により、耐圧の低下を抑制することができる。
本変形例における上記以外の構成、動作及び作用効果は、第１の実施形態と同様である。

【0045】

＜第２の実施形態＞
図７は、本実施形態に係る半導体装置を示す上面図である。
図７に示すように、本実施形態に係る半導体装置２においては、Ｚ方向から見て、上部埋込電極４０が千鳥状に配置されている。すなわち、Ｙ方向に沿って一列に配列された複数の上部埋込電極４０からなる列のうち、Ｘ方向において隣り合う２つの列において、Ｙ方向における上部埋込電極４０の位置が相互に異なっている。例えば、上述の２つの列をＸ方向から見たときに、ある上部埋込電極４０に他の上部埋込電極４０が重なる領域のＹ方向の長さは、ある上部埋込電極４０のＹ方向の長さの半分未満である。

【0046】

本実施形態によれば、半導体装置２をオフ状態としたときの空乏層の分布をより均一化することができ、半導体装置２の耐圧を向上させることができる。
本実施形態における上記以外の構成、動作及び作用効果は、第１の実施形態と同様である。

【0047】

＜第３の実施形態＞
図８は、本実施形態に係る半導体装置を示す上面図である。
図８に示すように、本実施形態に係る半導体装置３においては、複数の上部埋込電極４０がＹ方向に沿って断続的に配置されたトレンチ６３と、Ｙ方向に延びる１つの上部埋込電極４０が配置されたトレンチ６３とが、Ｘ方向に沿って交互に配列されている。

【0048】

本実施形態によれば、複数の上部埋込電極４０が断続的に配置されたトレンチ６３においては、割合ｒｓは０より大きく１未満の値となり、Ｙ方向に延びる１つの上部埋込電極４０が配置されたトレンチ６３においては、割合ｒｓは１となる。この場合も、半導体装置３全体において割合ｒｓの平均値を調整し、ソース抵抗を調整することができる。
本実施形態における上記以外の構成、動作及び作用効果は、第１の実施形態と同様である。

【0049】

＜第４の実施形態＞
図９は、本実施形態に係る半導体装置を示す上面図である。
図１０は、図９に示すＡ－Ａ’線による断面図である。
図１１は、図９に示すＢ－Ｂ’線による断面図である。

【0050】

図９～図１１に示すように、本実施形態に係る半導体装置４においては、Ｙ方向において隣り合う上部埋込電極４０間にも、ゲート電極３０が配置されている。これにより、Ｚ方向から見て、ゲート電極３０の形状が梯子状となり、ゲート電極３０は絶縁部材７０を介して上部埋込電極４０をそれぞれ囲んでいる。換言すれば、各トレンチ６３内に、Ｙ方向に延びる２本のゲート電極と、この２本のゲート電極を繋ぐ複数のブリッジ部が設けられ、各ブリッジ部はＹ方向において隣り合う２つの上部埋込電極４０間に配置されている。

【0051】

本実施形態によれば、ゲート電極３０の抵抗を低減することができる。
本実施形態における上記以外の構成、動作及び作用効果は、第１の実施形態と同様である。

【0052】

＜第５の実施形態＞
図１２は、本実施形態に係る半導体装置を示す上面図である。
図１２に示すように、本実施形態に係る半導体装置５においては、半導体部材６０の上面６２において、ゲートパッド３１及び配線部３２の外側に、外縁領域８０が設けられている。外縁領域８０は、半導体ウェーハから複数の半導体装置５を個片化するためのダイシングのマージン領域であり、半導体装置５の外周縁に沿って枠状に配置されている。外縁領域８０には、電極及び配線は配置されていない。ドレイン電極１０は、半導体部材６０の下面６１の全体に配置されている。本実施形態における上記以外の構成、動作及び作用効果は、第１の実施形態と同様である。

【0053】

＜第６の実施形態＞
図１３は、本実施形態に係る半導体装置を示す上面図である。
なお、図１３においては、トレンチ６３が延びる方向を破線で表している。

【0054】

図１３に示すように、本実施形態に係る半導体装置６においては、領域Ｒ１及び領域Ｒ２が設定されている。領域Ｒ１及び領域Ｒ２は、例えば、Ｙ方向に沿って配列されている。領域Ｒ１においては、第１の実施形態と同様に、トレンチ６３はＹ方向に延びている。領域Ｒ２においては、トレンチ６３はＸ方向に延びている。ソース電極２０は、領域Ｒ１及びＲ２のそれぞれに設けられている。例えば、領域Ｒ１に設けられたソース電極２０と領域Ｒ２に設けられたソース電極２０は、パッケージの組立時にワイヤ又はコネクタ等により相互に接続されて、単一の電極として用いられる。

【0055】

配線部３２は、領域Ｒ１の周囲、領域Ｒ２の周囲、及び、領域Ｒ１と領域Ｒ２の間に配置されている。配線部３２及びゲートパッド３１の周囲には、外縁領域８０が設けられている。ドレイン電極１０は、半導体部材６０の下面６１の全体に配置されており、領域Ｒ１と領域Ｒ２とで共通である。

【0056】

半導体部材６０は、トレンチ６３が延びる方向に対して垂直な方向を軸として、Ｚ方向に湾曲しやすい。例えば、領域Ｒ１では、トレンチ６３がＹ方向に延びているため、Ｘ方向を軸にして半導体部材６０はＺ方向に上凸形状もしくは下凸形状になる。また、領域Ｒ２では、Ｙ方向を軸として半導体部材６０はＺ方向に上凸形状もしくは下凸形状になる。本実施形態においては、領域Ｒ１のトレンチ６３が延びる方向と領域Ｒ２のトレンチ６３が延びる方向が直交することで、半導体装置６の全体がＺ方向に湾曲しにくくなる効果がある。これは、領域Ｒ１のトレンチ６３がＸ方向に延び、領域Ｒ２のトレンチ６３がＹ方向に延びるように配置した場合も同様である。本実施形態における上記以外の構成、動作及び作用効果は、第１の実施形態と同様である。

【0057】

以上説明した実施形態によれば、ソース抵抗を調整可能な半導体装置を実現することができる。

【0058】

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。

【0059】

以上、本発明のいくつかの実施形態及びその変形例を説明したが、これらの実施形態及びその変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態及びその変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態及びその変形例は、相互に組み合わせて実施することもできる。

【符号の説明】

【0060】

１、２、３、４、５、６：半導体装置
１０：ドレイン電極
２０：ソース電極
２５：ボイド
３０：ゲート電極
３１：ゲートパッド
３２：配線部
３３：上端
３４：下端
４０：上部埋込電極
４１：上端
４２：下端
４６：金属膜
４７：ソースプラグ
５０：下部埋込電極
６０：半導体部材
６１：下面
６２：上面
６３、６４：トレンチ
６５：ドレイン層
６６：ドリフト層
６７：ソース層
６８：ベース層
６９：ｐｎ界面
７０：絶縁部材
８０：外縁領域
Ｌ：単位長さ
Ｒ１、Ｒ２：領域
Ｒｃ：セル領域
Ｒｐ：終端領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】