特許 7610613 半導体構造及びその製作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-24

(45)【発行日】2025-01-08

(54)【発明の名称】半導体構造及びその製作方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20241225BHJP

   H01L 21/3205 20060101ALI20241225BHJP

   H01L 21/768 20060101ALI20241225BHJP

   H01L 23/532 20060101ALI20241225BHJP

【ＦＩ】

H10B12/00 601

H01L21/88 Q

【請求項の数】 12

(21)【出願番号】P 2022554946

(86)(22)【出願日】2022-06-23

(65)【公表番号】

(43)【公表日】2024-07-19

(86)【国際出願番号】 CN2022100923

(87)【国際公開番号】W WO2023240673

(87)【国際公開日】2023-12-21

【審査請求日】2022-09-12

(31)【優先権主張番号】202210664897.2

(32)【優先日】2022-06-13

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】邵 光速

(72)【発明者】

【氏名】肖 徳元

(72)【発明者】

【氏名】邱 雲松

【審査官】渡邊 佑紀

(56)【参考文献】

【文献】特開平１０－２２９１７５（ＪＰ，Ａ）

【文献】特開２０１１－０７７１８５（ＪＰ，Ａ）

【文献】特開２０１１－０９７００１（ＪＰ，Ａ）

【文献】特開２０１１－１８７９２７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ １２／００

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５３２

(57)【特許請求の範囲】

【請求項1】

半導体構造であって、
基板と、
前記基板に間隔を置いて配列された活性層と、
複数のビットラインと、を備え、複数の前記ビットラインは第１方向に沿って間隔を置いて配列され、前記ビットラインは第２方向に沿って延在し、各前記ビットラインの第１部分は、前記活性層の側面を被覆し、各前記ビットラインの第２部分は、前記活性層内に配置され、前記第１方向及び前記第２方向は両方とも前記基板の表面に平行であり、且つ前記第１方向は前記第２方向と交差し、
前記第１部分は、前記第１方向に沿って間隔を置いて設けられた、前記第２方向に沿って延在する２つの第１導電構造を含み、前記第２部分は、前記第２方向に沿って間隔を置いて設けられた複数の第２導電構造を含み、複数の前記第２導電構造は前記活性層内に配置され、複数の前記第２導電構造は少なくとも、２つの前記第１導電構造の間に配置され、且つ各前記第２導電構造はすべて、２つの前記第１導電構造に接触して電気的に接続されている、半導体構造。

【請求項2】

前記第２導電構造の材料は金属ケイ化物を含み、前記第１導電構造の材料は導電金属を含む、
請求項１に記載の半導体構造。

【請求項3】

前記第１方向において、前記第１導電構造の厚さは１ｎｍ～３ｎｍである、
請求項１に記載の半導体構造。

【請求項4】

前記基板に垂直な平面において、前記第２導電構造の投影と前記第１導電構造の投影との重なり部分の高さは、前記第２導電構造の投影の高さの０．５～１倍である、
請求項１に記載の半導体構造。

【請求項5】

半導体構造の製作方法であって、
ベースを提供し、前記ベースに、第１方向に沿って間隔を置いて配列される活性層を形成することと、
前記第１方向に沿って間隔を置いて配列される複数のビットラインを形成することと、を含み、前記ビットラインは、第２方向に沿って延在し、各前記ビットラインの第１部分は、前記活性層の側面を被覆し、各前記ビットラインの第２部分は、前記活性層内に配置され、前記第１方向及び前記第２方向は両方とも前記ベースの表面に平行であり、且つ前記第１方向は前記第２方向と交差し、前記第１部分は、２つの第１導電構造を含み、前記第２部分は、複数の第２導電構造を含み、
複数の前記ビットラインを形成することは、
前記第１方向に沿って間隔を置いて設けられた、前記第２方向に沿って延在する複数の前記第１導電構造を形成することであって、前記活性層の前記第１方向における対向する両側に位置する２つの前記第１導電構造は、前記ビットラインの第１部分となる、ことと、
前記第２方向に沿って間隔を置いて設けられた複数の前記第２導電構造を形成することであって、複数の前記第２導電構造は、前記活性層内に配置され、前記第２導電構造は少なくとも、２つの前記第１導電構造の間に配置され且つ２つの前記第１導電構造に接触して電気的に接続される、ことと、を含む、半導体構造の製作方法。

【請求項6】

前記第１導電構造を形成することは、
前記ベースを提供することと、
前記ベースをパターニングすることにより、前記第１方向に沿って間隔を置いて分布される前記活性層を形成することと、
第１分離層を形成することであって、前記第１分離層は、隣接する前記活性層の間に配置され、且つ前記第１分離層の上面は前記活性層の上面より低いことと、
前記第１分離層の上に前記第１導電構造を形成することと、を含む、
請求項５に記載の半導体構造の製作方法。

【請求項7】

前記第１分離層を形成することは、
前記ベースの表面に第１マスク層を形成し、前記第１マスク層及び前記ベースをエッチングして、前記第２方向に沿って延在する複数の第１トレンチを形成することであって、前記第１トレンチは、隣接する前記活性層の間に配置されることと、
前記第１トレンチに絶縁材料を充填し、前記絶縁材料の一部を除去することにより、前記第１トレンチに前記第１分離層を形成することと、を含む、
請求項６に記載の半導体構造の製作方法。

【請求項8】

前記第１分離層の上に前記第１導電構造を形成することは、
第２マスク層を形成することであって、前記第２マスク層は、前記第１分離層の上に配置され、且つ前記第２マスク層は、前記活性層の側壁を被覆することと、
前記第１分離層の一部及び前記第２マスク層の下の前記活性層の側壁の一部を除去して、第１溝を形成することと、
前記第１溝に第１導電材料を堆積し、前記第１導電材料をパターニングして、間隔を置いて配列される第１導電構造を形成することと、を含む、
請求項７に記載の半導体構造の製作方法。

【請求項9】

前記第２導電構造を形成することは、
前記活性層をエッチングして、前記第１方向に沿って延在する複数の第２トレンチを形成することであって、前記第２トレンチの底面は、前記第１導電構造の上面より高いことと、
前記第２トレンチに第３マスク層を形成することであって、前記第３マスク層は、前記第２トレンチの側壁を被覆することと、
前記第２トレンチの底部に第２導電材料を堆積し、急速熱処理によって前記第２導電構造を形成することと、を含む、
請求項８に記載の半導体構造の製作方法。

【請求項10】

前記第２導電材料は金属材料を含み、急速熱処理過程において、前記金属材料は前記活性層に拡散して金属ケイ化物を形成し、前記金属ケイ化物は少なくとも、２つの前記第１導電構造間に配置されて、前記第２導電構造を形成する、
請求項９に記載の半導体構造の製作方法。

【請求項11】

前記急速熱処理の温度は４００℃～８００℃である、
請求項９に記載の半導体構造の製作方法。

【請求項12】

２つの前記第１導電構造の間に配置される複数の前記第２導電構造は、互いに接続され且つ前記第２方向に沿って前記活性層を貫通する、
請求項５に記載の半導体構造の製作方法。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願への相互参照］
本願は、２０２２年０６月１３日に中国特許局に提出された、出願番号が２０２２１０６６４８９７．２であり、発明の名称が「半導体構造及びその製作方法」である中国特許出願の優先権を主張し、その全ての内容が参照によって本願に援用される。

【0002】

本発明の実施例は、半導体技術分野に関し、特に、半導体構造及びその製作方法に関する。

【背景技術】

【0003】

メモリは、プログラムや各種データ情報を記憶するための記憶部品である。通常のコンピュータシステムに使用されるランダムアクセスメモリ（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びスタティックランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の２種類に分けられ、ダイナミックランダムアクセスメモリは、コンピュータに一般的に使用される半導体メモリデバイスであり、たくさんの重複するメモリセルで構成される。

【0004】

メモリセルは通常、コンデンサ及びトランジスタを備え、トランジスタのドレイン電極はビットラインに接続され、ソース電極はコンデンサに接続され、コンデンサは、容量性接触構造及びキャパシタを含み、メモリセルのワードラインは、トランジスタのチャネルエリアのオン／オフを制御することができ、これにより、ビットラインを介してコンデンサに記憶されたデータ情報を読み取るか、ビットラインを介してデータ情報をコンデンサに書き込んで記憶することができる。

【0005】

しかし、現在には、線状に接続するビットラインを形成することが困難であるという問題がある。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の実施例は、少なくとも、線状に接続するビットラインを形成する難易度を低下させることができる、半導体構造及びその製作方法を提供する。

【課題を解決するための手段】

【0007】

本発明のいくつかの実施例によれば、本発明の実施例の一側面は、半導体構造を提供し、基板と、前記基板に間隔を置いて配列された活性層と、複数のビットラインと、を備え、前記ビットラインは第１方向に沿って間隔を置いて配列され、前記ビットラインは第２方向に沿って延在し、各前記ビットラインの第１部分は前記活性層の側面を被覆し、各前記ビットラインの第２部分は、前記活性層内に配置され、前記第１方向及び前記第２方向は両方とも前記基板の表面に平行であり、且つ前記第１方向は前記第２方向と交差する。

【0008】

いくつかの実施例において、前記第１部分は、間隔を置いて設けられた、前記第２方向に沿って延在する２つの第１導電構造を含み、前記第２部分は複数の第２導電構造を含み、複数の前記第２導電構造は、前記活性層内に配置され、複数の前記第２導電構造は少なくとも、２つの前記第１導電構造の間に配置され、且つ各前記第２導電構造はすべて、前記第１導電構造に接触して電気的に接続される。

【0009】

いくつかの実施例において、複数の前記第２導電構造は、前記ビットラインの延在方向に沿って一体に接続され、前記活性層を貫通する。

【0010】

いくつかの実施例において、前記第２導電構造の材料は金属ケイ化物を含み、前記第１導電構造の材料は導電金属を含む。

【0011】

いくつかの実施例において、前記第１方向において、前記第１導電構造の厚さは１ｎｍ～３ｎｍである。

【0012】

いくつかの実施例において、前記基板に垂直な平面において、前記第２導電構造の投影と前記第１導電構造の投影との重なり部分の高さは、前記第２導電構造の投影の高さの０．５～１倍である。

【0013】

本発明のいくつかの実施例によれば、本発明の実施例の別の側面は、半導体構造の製作方法を更に提供し、前記方法は、ベースを提供し、前記ベースに、第１方向に沿って間隔を置いて配列される活性層を形成することと、前記第１方向に沿って間隔を置いて配列される複数のビットラインを形成することと、を含み、前記ビットラインは第２方向に沿って延在し、各前記ビットラインの第１部分は前記活性層の側面を被覆し、各前記ビットラインの第２部分は、前記活性層内に配置され、前記第１方向及び前記第２方向は両方とも前記ベースの表面に平行であり、且つ前記第１方向は前記第２方向と交差する。

【0014】

いくつかの実施例において、複数の前記ビットラインを形成することは、前記第２方向に沿って延在する複数の第１導電構造を形成することであって、前記第１導電構造は、前記第１方向に沿って離間した前記活性層の側面に配置されることと、複数の第２導電構造を形成することと、を含み、複数の前記第２導電構造は、前記活性層内に配置され、前記第２導電構造は少なくとも、２つの前記第１導電構造の間に配置され且つ前記第１導電構造に接触して電気的に接続される。

【0015】

いくつかの実施例において、前記第１導電構造を形成することは、前記ベースを提供することと、前記ベースをパターニングすることにより、前記第１方向に沿って間隔を置いて分布される前記活性層を形成することと、第１分離層を形成することであって、前記第１分離層は、隣接する前記活性層の間に配置され、且つ前記第１分離層の上面は前記活性層の上面より低いことと、前記第１分離層の上に前記第１導電構造を形成することと、を含む。

【0016】

いくつかの実施例において、前記第１分離層を形成することは、前記ベースの表面に第１マスク層を形成し、前記第１マスク層及び前記ベースをエッチングして、前記第２方向に沿って延在する複数の第１トレンチを形成することであって、前記第１トレンチは、隣接する前記活性層の間に配置されることと、前記第１トレンチに絶縁材料を充填し、前記絶縁材料の一部を除去することにより、前記第１トレンチに前記第１分離層を形成することと、を含む。

【0017】

いくつかの実施例において、前記第１分離層の上に前記第１導電構造を形成することは、第２マスク層を形成することであって、前記第２マスク層は、前記第１分離層の上に配置され、且つ前記第２マスク層は、前記活性層の側壁を被覆することと、前記第１分離層の一部及び前記第２マスク層の下の前記活性層の側壁の一部を除去して、第１溝を形成することと、前記第１溝に第１導電材料を堆積し、前記第１導電材料をパターニングして、間隔を置いて配列される第１導電構造を形成することと、を含む。

【0018】

いくつかの実施例において、前記第２導電構造を形成することは、前記活性層をエッチングして、前記第１方向に沿って延在する複数の第２トレンチを形成することであって、前記第２トレンチの底面は、前記第１導電構造の上面より高いことと、前記第２トレンチに第３マスク層を形成することであって、前記第３マスク層は、前記第２トレンチの側壁を被覆することと、前記第２トレンチの底部に第２導電材料を堆積し、急速熱処理によって前記第２導電構造を形成することと、を含む。

【0019】

いくつかの実施例において、前記第２導電材料は金属材料を含み、急速熱処理過程において、前記金属材料は前記活性層に拡散して金属ケイ化物を形成することを含み、前記金属ケイ化物は少なくとも、２つの前記第１導電構造の間に配置されて、前記第２導電構造を形成する。

【0020】

いくつかの実施例において、前記急速熱処理の温度は４００℃～８００℃である。

【0021】

いくつかの実施例において、２つの前記第１導電構造の間に配置される複数の前記第２導電構造は、互いに接続され且つ前記第２方向に沿って前記活性層を貫通する。

【発明の効果】

【0022】

本発明の実施例による技術的解決策は、少なくとも以下の利点を有する。活性層側面を被覆するビットラインの第１部分と、活性層に配置されたビットラインの第２部分とを設けることにより、ビットラインが第２方向で一線に接続されるようにすることができ、それにより、ビットラインの読み書き機能を実現することができ、ビットラインを形成する難易度を低下させることができる。

【図面の簡単な説明】

【0023】

【図1】本発明の一実施例による半導体構造の上面図である。

【図2】本発明の一実施例による半導体構造の断面図である。

【図3】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図4】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図5】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図6】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図7】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図8】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図9】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図10】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図11】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図12】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図13】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図14】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図15】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図16】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【図17】本発明の別の実施例による半導体構造の製作方法の各ステップに対応する構造の概略図である。

【発明を実施するための形態】

【0024】

１つ又は複数の実施例は、それに対応する図面を参照して例示的に説明され、これらの例示的な説明は、実施例に対する限定を構成するものではなく、特に明記しない限り、図面における図は、縮尺への制限を構成するものではない。本発明の実施例又は従来の技術における技術的解決策をより明確に説明するために、実施例で必要とされる図面について以上で簡単に紹介した。明らかに、上記の図面は、本発明のいくつかの実施例に過ぎず、当業者であれば、創造的な労力なしに、これらの図面に従って他の図面を得ることもできる。

【0025】

本発明の実施例は半導体構造を提供し、活性層の側面にビットラインの第１部分を設け、活性層内にビットラインの第２部分を設けることにより、ビットラインが第２方向で一線に接続されるようにし、第１部分及び第２部分の接続により、半導体構造の信頼性を向上させることができ、ビットラインの伝送機能を保証することができる。

【0026】

以下では、図面を参照して本発明の各実施例について詳細に説明する。しかし、当業者であれば理解できるように、本発明の各実施例では、読者に本発明をより良く理解させるために、多くの技術的詳細が提供されているが、これらの技術的詳細及び以下の各実施例に基づく様々な変更及び修正なしにも、本発明で主張される技術的解決策を実現することができる。

【0027】

図１及び図２を参照すると、図１は、本発明の一実施例による半導体構造の上面図であり、図２は、本発明の一実施例による、図１の破線方向に沿った断面図である。

【0028】

図１を参照すると、半導体構造は、基板１００と、基板１００に間隔を置いて配列された活性層１１０と、複数のビットライン１２０と、複数のワードライン１３０と、誘電体層１４０と、を備え、複数のビットライン１２０は第１方向Ｘに沿って間隔を置いて配列され、ビットライン１２０は第２方向Ｙに沿って延在し、ワードライン１３０は第１方向Ｘに沿って延在し、第２方向Ｙに沿って間隔を置いて配列され、誘電体層１４０は、活性層１１０の側壁に配置され、ワードライン１３０と活性層１１０との直接接触を回避するために使用され、第１方向Ｘ及び第２方向Ｙは両方とも基板１００の表面に平行であり、且つ第１方向Ｘは第２方向Ｙと交差する。

【0029】

いくつかの実施例において、基板１００の材料はシリコン、ゲルマニウム又はシリコンゲルマニウムなどの材料であり得、基板１００の材料にドープすることができ、基板１００の材料がシリコンであることを例として、基板１００に、ボロン、インジウム、ガリウム又はアルミニウムなどの微量の三価元素をドープすることによって、Ｐ型のベースを形成することができる。同様に、基板１００に、リン、アンチモン、砒素などの微量の五価元素をドープすることによって、Ｎ型のベースを形成することができ、基板１００のドーピング元素の選択は、実際の必要及び製品性能などを考慮して決定することができ、本発明は、基板１００の材料及びドープされる元素に対して限定しない。

【0030】

いくつかの実施例において、ワードライン１３０は、例えば、ポリシリコン層、金属層及び保護層を含む多層スタック構造であり得、ポリシリコン層を設けることにより、ベース材料の電気信号がワードライン１３０の金属層に直接伝達される際に発生する異常を回避でき、金属層を設けることにより、ワードライン１３０の信号伝達速度を向上させることができ、保護層を設けることにより、外界との接触によるワードライン１３０の金属層の酸化を回避し、金属層の一部の酸化に起因するワードライン１３０の導電能力の低下を回避することができる。

【0031】

いくつかの実施例において、誘電体層１４０の材料は、酸化シリコン又は窒化シリコンなどの絶縁材料であり、それにより、ワードライン１３０と活性層１１０との直接接触による半導体構造の異常を回避することができる。

【0032】

図２を参照すると、いくつかの実施例において、各ビットライン１２０の第１部分は活性層１１０の側面を被覆し、各ビットライン１２０の第２部分は活性層１１０内に配置され、第１部分が活性層１１０の側面を被覆するように設け、第２部分が活性層１１０内に配置されるように設けることにより、ビットライン１２０が連続した全体となり、それにより、ビットライン１２０の信号伝達の連続性を保証し、半導体構造の信頼性を向上させることができる。

【0033】

いくつかの実施例において、第１部分は、間隔を置いて設けられた、第２方向Ｙに沿って延在する２つの第１導電構造１２１を含み、第２部分は、複数の第２導電構造１２２を含み、複数の第２導電構造１２２は活性層１１０内に配置され、複数の第２導電構造１２２は少なくとも、２つの第１導電構造１２１の間に配置され、且つ各第２導電構造１２２はすべて、第１導電構造１２１に接触して電気的に接続されている。

【0034】

第１導電構造１２１が第２導電構造１２２に接触して電気的に接続されるように設けることにより、ビットライン１２０が連続した全体とすることができ、第１方向Ｘに沿って離間した活性層１１０の両側の側壁に第１導電構造１２１を設けることにより、第１導電構造１２１及び第２導電構造１２２が、第１方向Ｘに沿って離間した活性層１１０の両側壁で接続するようにし、ことにより、ビットライン１２０の導通の信頼性を向上させることができる。

【0035】

いくつかの実施例において、複数の第２導電構造１２２は、ビットライン１２０の延在方向に沿って一体に接続され、活性層１１０を貫通し、理解できるように、第２導電構造１２２を形成する工程（例えば、金属ケイ化物工程）の効果が十分に良好であり、それによって、第２導電構造１２２をビットライン１２０の延在方向に沿って活性層１１０を貫通させることができる場合、第２導電構造１２２により、ビットライン１２０が１つの連続した全体を形成することができ、この場合、第１導電構造１２１は、ビットライン１２０の導電性能を向上させ、且つビットライン１２０の接続の信頼性を向上させるという作用を発揮することができる。

【0036】

留意されたいこととして、金属ケイ化物工程により、ビットライン１２０の延在方向に沿って活性層１１０を貫通する第２導電構造１２２を形成することは困難であるため、第１導電構造１２１を形成することにより、第２方向に沿って間隔を置いて配列された第２導電構造１２２を接続させて、連続したビットライン１２０を形成し、それにより、半導体構造の信頼性を向上させる。

【0037】

いくつかの実施例において、第２導電構造１２２の材料は、金属ケイ化物を含み得、第１導電構造１２１の材料は、窒化チタン、タングステン又はモリブデンなどの導電金属を含む。第２導電構造１２２の材料を金属ケイ化物とすることにより、第２導電構造１２２と活性層１１０との接触抵抗を低減することができ、第１導電構造１２１の材料を金属材料とすることにより、第１導電構造１２１の伝送レートを向上させることができる。

【0038】

いくつかの実施例において、第１方向Ｘにおいて、第１導電構造１２１の厚さは１ｎｍ～３ｎｍであり、例えば、第１導電構造１２１の厚さは１．５ｎｍ又は２ｎｍなどである。第１導電構造１２１の厚さが１ｎｍより小さい場合、第１導電構造１２１の抵抗は比較的大きく、これにより、ビットライン１２０の導電性に影響を及ぼす可能性があり、第１導電構造１２１の厚さが３ｎｍより大きい場合、隣接するビットライン１２０間の接続、又は隣接するビットライン１２０間の相互干渉を引き起こす可能性がある。別のいくつかの実施例において、第１導電構造の厚さは他のサイズであり得、実際の必要に応じて第１導電構造の厚さを調整することができる。

【0039】

いくつかの実施例において、基板１００に垂直な平面において、第２導電構造１２２の投影と第１導電構造１２１の投影との重なり部分の高さは、第２導電構造１２２の投影の高さの０．５～１倍である。理解できるように、第２導電構造１２２の投影と第１導電構造１２１の投影との重なり部分の高さは、第２導電構造１２２の投影の高さの０．５倍より低い場合、第１導電構造１２１と第２導電構造１２２との界面接触抵抗は比較的高く、第２導電構造１２２の投影と第１導電構造１２１の投影との重なり部分の高さを、第２導電構造１２２の投影の高さの０．５～１倍に設定することにより、第１導電構造１２１と第２導電構造１２２との界面接触抵抗を低減することができる。別のいくつかの実施例において、第２導電構造の投影と第１導電構造の投影との重なり部分の高さは、第１導電構造の投影の高さの０．５～１倍である。

【0040】

理解できるように、基板１００に垂直な方向において、第２導電構造１２２の高さが第１導電構造１２１の高さ以下であり、第２導電構造１２２の投影が第１導電構造１２１の投影内に位置する場合、第２導電構造１２２の投影と第１導電構造１２１の投影との重なり部分の高さは、第２導電構造１２２の投影の高さの１倍である。基板１００に垂直な方向において、第２導電構造１２２の高さが第１導電構造１２１の高さ以上であり、第１導電構造１２１の投影が第２導電構造１２２の投影内に位置する場合、第２導電構造１２２の投影と第１導電構造１２１の投影との重なり部分の高さは、第１導電構造１２１の投影の高さの１倍である。

【0041】

いくつかの実施例において、半導体構造は、更に、第１分離層１７０と、第２分離層２００と、第３分離層２４０と、第４分離層２５０と、を備え、前記第１分離層１７０は、基板１００の表面に配置され且つ活性層１１０の間に配置され、前記第２分離層２００は第１分離層１７０の上面に配置され、前記第３分離層２４０は、第２導電構造１２２の上面に配置され、第３分離層２４０の上面は、活性層１１０の上面より低い且つ第１導電構造１２１の上面より高いか第１導電構造１２１の上面と面一であり、前記第４分離層２５０は、第３分離層２４０の上面に配置され、前記第４分離層２５０は、隣接するワードライン１３０の間に配置され、且つ活性層１１０及びワードライン１３０の上面にも配置される。

【0042】

本発明の実施例による半導体構造では、ビットライン１２０の第１部分が活性層１１０の側面を被覆するように設け、ビットライン１２０の第２部分が活性層１１０内に配置されるように設け、第１部分と第２部分とが電気的に接続されるように設けることにより、ビットライン１２０が、第２方向において１つの連続した全体となり、それにより、ビットライン１２０の伝送信号の安定性を向上させ、更に、半導体構造の信頼性を向上させることができる。

【0043】

本発明の別の実施例は更に、半導体構造の製作方法を提供し、当該半導体構造の製作方法は、上記の半導体構造を形成するために使用されることができ、以下では、図面を参照して、本発明の別の実施例による半導体構造の製作方法について説明し、留意されたいこととして、前述の実施例と同じ又は対応する部分については、前述の実施例の対応する説明を参照でき、以下では繰り返して説明しない。

【0044】

図３及び図４を参照すると、ベース１０１を提供し、ベース１０１に第１方向Ｘに沿って間隔を置いて配列される活性層１１０を形成する。

【0045】

留意されたいこととして、ベース１０１をパターニングした後の、活性層１１０の底部にあるベース１０１の部分は、基板１００と呼ばれる。

【0046】

いくつかの実施例において、活性層１１０を形成することは、ベース１０１の表面に第１マスク層１５０を形成し、第１マスク層１５０及びベース１０１をエッチングして、第２方向Ｙに沿って延在する複数の第１トレンチ１６０を形成することを含み得、第１トレンチ１６０は、隣接する活性層１１０の間に配置される。即ち、第１トレンチ１６０及び活性層１１０は、同一工程で形成された、パターニング及び除去されたベース１０１の一部であり、残りのベース１０１は、第１トレンチ１６０を取り囲み、ベース１０１の一部を活性層１１０として使用する。第１トレンチ１６０の形成は、後続の第１導電構造の形成に工程基盤を提供する。

【0047】

いくつかの実施例において、自己整合二重パターニング（ＳＡＤＰ：Ｓｅｌｆ－ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ ）工程によって活性層１１０を形成することができ、別のいくつかの実施例において、自己整合四重パターニング（ＳＡＱＰ：Ｓｅｌｆａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）工程によって活性層１１０を形成することもできる。ＳＡＤＰ又はＳＡＱＰ技術により、形成される活性層１１０のパターンをより精密にすることができる。

【0048】

いくつかの実施例において、活性層１１０を形成した後、第１マスク層１５０を残し、第１マスク層１５０を残すことにより、形成された活性層１１０の上面を保護することができ、それにより、活性層１１０の上面の汚染を回避することができ、半導体構造の安定性を向上させることができる。別のいくつかの実施例において、活性層を形成した後、前記半導体構造の製作方法は、第１マスク層を除去することを更に含み得る。

【0049】

図５及び図６を参照すると、第１分離層１７０を形成し、第１分離層１７０は、隣接する活性層１１０の間に配置され、且つ第１分離層１７０の上面は活性層１１０の上面より低い。

【0050】

具体的には、図５を参照すると、第１トレンチ１６０に絶縁材料を充填することにより、第１初期分離層１７１を形成する。いくつかの実施例において、第１初期分離層１７１の上面は、活性層１１０の上面よりも高く、パターニングにより、第１初期分離層１７１の一部を除去することにより、第１初期分離層１７１の上面が活性層１１０の上面と面一になるようにすることができる。留意されたいこととして、ここでの面一とは、第１初期分離層１７１の上面が活性層１１０の上面と完全に面一であることを指す。或いは、第１初期分離層１７１の上面と活性層１１０の上面との高度差が許容範囲内にあることも、第１初期分離層１７１の上面が活性層１１０の上面と面一であると見なすことができる。

【0051】

いくつかの実施例において、絶縁材料は、酸化シリコン又は窒化シリコンなどであり得る。絶縁材料が酸化シリコンであることを例にとると、酸化シリコンの材料は柔らかく、充填及びエッチングに便利である。酸化シリコンを充填することにより第１初期分離層１７１を形成することは、更に、後続の第１初期分離層１７１のパターニングを容易にすることができる。

【0052】

図６を参照すると、絶縁材料の一部を除去することにより、第１トレンチ１６０に第１分離層１７０を形成し、第１トレンチ１６０を充填した後に除去する方式により、形成される第１分離層１７０の厚さを制御することができ、それにより、より精密な第１分離層１７０を形成することができる。

【0053】

いくつかの実施例において、ウェットエッチングにより、第１初期分離層１７１をエッチングすることにより、第１分離層１７０を形成し、エッチング試薬の濃度及びエッチング時間を制御することにより、エッチングによって除去される第１初期分離層１７１の厚さを制御することができる。

【0054】

図７ないし図１６を参照すると、第１方向Ｘに沿って間隔を置いて配列される複数のビットライン１２０を形成し、ビットライン１２０は第２方向Ｙに沿って延在し、各ビットライン１２０の第１部分は、活性層１１０の側面を被覆し、各ビットライン１２０の第２部分は、活性層１１０内に配置され、第１方向Ｘ及び第２方向Ｙは両方ともベース１０１の表面に平行であり、且つ第１方向Ｘは第２方向Ｙと交差する。第１部分が活性層１１０の側面を被覆し、第２部分が活性層１１０内に配置される、ビットライン１２０を形成することにより、ビットライン１２０が１つの連続した全体となるようにし、それにより、ビットライン１２０の信号伝達の連続性を保証し、半導体構造の信頼性を向上させることができる。

【0055】

図７ないし図１０を参照すると、第２方向Ｙに沿って延在する複数の第１導電構造１２１を形成し、第１導電構造１２１は、第１方向に沿って離間した活性層１１０側面に配置され、複数の第１導電構造１２１は、ビットライン１２０の第１部分を構成する。第１導電構造１２１の形成は、後続で第２導電構造を接続することによって連続したビットライン１２０を形成するに基盤を提供することができ、これにより、半導体構造の信頼性を向上させることができる。

【0056】

具体的には、図７を参照すると、第２初期マスク層１８１を形成し、第２初期マスク層１８１は第１分離層１７０上部に配置され、且つ第２初期マスク層１８１は、活性層１１０の側壁を被覆する。いくつかの実施例において、原子層堆積により、活性層１１０の側壁、第１分離層１７０の上面、第１マスク層１５０の側壁及び第１マスク層１５０の上面に、第２初期マスク層１８１を形成することができ、第２初期マスク層１８１は、後続で第１分離層１７０をエッチングするためのマスク層として使用することができ、原子層堆積によって形成された第２初期マスク層１８１は、比較的均一であり、形成される第２初期マスク層１８１の厚さを制御することに便利である。

【0057】

いくつかの実施例において、第２初期マスク層１８１の材料は、炭素又は炭素含有有機物などであり得、炭素又は炭素含有有機物の材料は比較的柔らかく、エッチング速度が速く、マスクとして使用されるパターンが比較的精密であり、それにより、後続で形成される第１導電構造の精度を向上させることができる。

【0058】

図８を参照すると、第２初期マスク層１８１をパターニングし（図７を参照）、第１マスク層１５０の上面及び第１分離層１７０の一部の表面上の第２初期マスク層１８１を除去することにより（図７を参照）、第１方向で間隔を置いて配列された第２マスク層１８０を形成し、第２マスク層１８０は、第１分離層１７０の上に配置され、且つ第２マスク層１８０は、活性層１１０の側壁を被覆する。第２マスク層１８０を形成することにより、後続で離間した第１導電構造を形成するためのマスクとして使用することができる。

【0059】

図９を参照すると、第１分離層１７０の一部と、第２マスク層１８０の下に配置される活性層１１０の側壁の一部を除去して、第１溝１９０を形成し、留意されたいこととして、第１分離層１７０をエッチングする過程において、エッチング試薬が活性層１１０に接触することは避けられないので、エッチング試薬は、活性層１１０の一部もエッチングする。別のいくつかの実施例において、第１分離層１７０の一部のみをエッチングすることもできる。第１溝１９０の形成は、後続の第１導電構造の形成に工程基盤を提供する。活性層１１０の一部をエッチングすることにより、後続で形成される第１導電構造に、より大きな空間を提供することができ、それにより、第１導電構造の幅を増加させ、第１導電構造の抵抗を低下させることができる。

【0060】

図１０を参照すると、第１溝１９０に第１導電材料を堆積することにより、第１初期導電構造を形成し、第１導電材料をパターニングして、間隔を置いて配列される第１導電構造１２１を形成する。いくつかの実施例において、第１溝１９０に第１導電材料を充填し、第２マスク層１８０をマスクとして第１初期導電構造をパターニングすることにより、間隔を置いて配列された第１導電構造１２１を形成することができる。別のいくつかの実施例において、選択的原子層堆積により、第２マスク層の底面に第１導電構造１２１を形成することもできる。第１導電構造１２１の形成は、後続で第１方向に線状に接続するビットラインの形成に基盤を提供する。

【0061】

理解できるように、第１初期導電構造をパターニングすることによって形成された、間隔を置いて配列された第１導電構造１２１は、異なるビットラインの第１導電構造１２１であり、言い換えると、同一活性層１１０の両側に配置された第１導電構造１２１は、同一ビットラインの第１部分である。

【0062】

図１１ないし図１５を参照すると、複数の第２導電構造１２２を形成し、複数の第２導電構造１２２は、活性層１１０内に配置され、第２導電構造１２２は少なくとも、２つの第１導電構造１２１の間に配置され且つ第１導電構造１２１に接触して電気的に接続される。第１導電構造１２１と電気的に接続された第２導電構造１２２を形成することによって、連続したビットライン１２０を形成し、それにより、ビットライン１２０が全体として一体化され、それによって半導体構造の信頼性を向上させることができる。

【0063】

具体的には、図１１を参照すると、第１マスク層１５０及び第２マスク層１８０を除去することにより、活性層１１０及び第１分離層１７０の上面を露出させる。

【0064】

図１２を参照すると、第２分離層２００を形成し、第２分離層２００は、第１分離層１７０の上面に配置され、且つ第２分離層２００は、活性層１１０の間に配置され、第２分離層２００を設けることにより、第１導電構造１２１を保護し、後続で形成されるワードラインが第１導電構造１２１と接触するのを回避することもできる。

【0065】

いくつかの実施例において、第２分離層２００を形成することは、第２初期分離層を形成し、第２初期分離層は、活性層１１０の上面を被覆し、活性層１１０の上面が露出するまで第２初期分離層をパターニングし、残りの第２初期分離層を第２分離層２００として使用することを含み得る。

【0066】

図１３を参照すると、活性層１１０をエッチングして、第１方向Ｘに沿って延在する複数の第２トレンチ２１０を形成し、第２トレンチ２１０の底面は、第１導電構造１２１の上面より高く、第２トレンチ２１０は、後続で第３マスク層を形成するために使用され、第２トレンチ２１０を形成することにより、後続の第２導電構造の形成に工程基盤を提供する。

【0067】

いくつかの実施例において、前記半導体構造の製作方法は、第２分離層２００の一部をエッチングすることを更に含む。

【0068】

いくつかの実施例において、活性層１１０の上面に第４マスク層２３０を形成し、第４マスク層２３０をマスクとして活性層１１０をパターニングすることにより、第２トレンチ２１０を形成することができ、第４マスク層２３０を形成する方式により、パターンがより精確である第２トレンチ２１０を形成することができる。別のいくつかの実施例では、他の方式を採用して第２トレンチを形成することもできる。

【0069】

いくつかの実施例において、第２トレンチ２１０を形成した後、第４マスク層２３０を残し、第４マスク層２３０を残すことにより、活性層１１０が後続の工程で汚染されないように保護することができ、それにより、半導体構造の信頼性を向上させることができる。

【0070】

いくつかの実施例において、第４マスク層２３０の材料は、第１マスク層１５０の材料と同じであってもよく、両方とも窒化シリコンなどの材料であってもよい。

【0071】

図１４を参照すると、第２トレンチ２１０に第３マスク層２２０を形成し、第３マスク層２２０は、第２トレンチ２１０の側壁を被覆する。第３マスク層２２０を形成することにより、後続の金属ケイ化物工程で第２導電構造を形成する際に活性層１１０を保護することができ、それにより、第２トレンチ２１０の内壁の汚染を回避し、第３マスク層２２０を形成することにより、半導体構造の信頼性を向上させる。

【0072】

いくつかの実施例において、第３マスク層２２０を形成することは、第３初期マスク層を形成することと、第３初期マスク層をパターニングすることにより、分離された第３マスク層２２０を形成することと、を含み得、第３初期マスク層は更に、第４マスク層２３０の上面及び活性層１１０の表面を被覆する。第３初期マスク層をパターニングする過程において、第４マスク層２３０は、第３初期マスク層をエッチングするためのエッチング停止層として使用することができ、第４マスク層２３０は、エッチング試薬と活性層１１０の上面との直接接触を回避することができ、それにより、活性層１１０の上面の汚染を回避することができ、半導体構造の信頼性を向上させることができる。

【0073】

いくつかの実施例において、第３マスク層２２０の材料は、第２マスク層１８０の材料と同じであってもよく、両方とも炭素又は炭素含有有機物などであってもよい。

【0074】

図１５を参照すると、第２トレンチ２１０の底部に第２導電材料を堆積し、急速熱処理より第２導電構造１２２を形成する。いくつかの実施例において、第２導電材料は金属材料を含み得、急速熱処理過程において、金属材料は活性層１１０に拡散して金属ケイ化物を形成することができ、金属ケイ化物は少なくとも、２つの第１導電構造１２１の間に配置されて、第２導電構造１２２を形成することができ、即ち、金属ケイ化物工程を採用して第２導電構造１２２を形成することにより、第２導電構造１２２を形成する際の抵抗を低減し、更に半導体構造の性能を向上させることができる。第２導電構造１２２を形成した後、前記半導体構造の製作方法は、第２導電材料を除去することにより第２導電構造１２２の上面を露出させることを更に含む。

【0075】

いくつかの実施例において、急速熱処理は急速熱アニーリング（ＲＴＡ：ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）であり得、いくつかの実施例において、２回の急速熱アニーリング工程により、第２導電構造１２２の過成長による短絡を回避することができる。

【0076】

具体的には、第２導電構造１２２を形成することは、次のステップを含み得る。第２トレンチ２１０の底部に第２導電材料を堆積し、第２導電材料がチタンであり、活性層の材料が単結晶シリコンであることを例にとると、第２導電材料を堆積した後、チタンの表面に窒化チタン薄膜が堆積され、窒化チタン薄膜は、急速熱アニーリング処理中にチタンが流動するのを防止することができる。最初の急速熱アニーリング処理を実行し、チタンは活性層１１０の単結晶シリコンと反応して、高抵抗金属ケイ化物を形成する。選択的ウェットエッチングにより、チタン及び窒化チタン薄膜を除去することができる。２回目の急速熱アニーリング処理を実行し、２回目の急速熱アニーリング処理により、高抵抗金属ケイ化物を低抵抗金属ケイ化物に変換することができる。低抵抗金属ケイ化物は、即ち第２導電構造である。理解できるように、上記の窒化チタン薄膜、チタン及び単結晶シリコン材料は、説明の便宜のための例に過ぎず、第２導電材料、第２導電材料上の薄膜及び活性層１１０の材料を限定するものではなく、実際の状況に応じて調整することができる。

【0077】

いくつかの実施例において、急速熱処理の温度は４００℃～８００℃であり得、急速熱処理の温度が４００℃より小さい場合、第２導電構造１２２の形成中の形成速度が比較的に遅く、且つ形成された第２導電構造１２２の形態が良好ではない。急速熱処理の温度が８００℃より大きい場合、第２導電構造１２２の形成中に第１導電構造１２１に影響を及ぼす可能性があり、第１導電構造１２１の異常を引き起こす可能性があり、したがって、急速熱処理の温度を４００℃～８００℃に設定することにより、第２導電構造１２２の形成速度と形態を確保しながら、半導体構造の他の構造への影響を回避することができる。

【0078】

いくつかの実施例において、急速熱処理の回数は２回であり、且つ後者の急速熱処理の温度は前者の急速熱処理の温度より高くてもよい。

【0079】

いくつかの実施例において、２つの第１導電構造１２１の間に配置される複数の第２導電構造１２２は互いに接続され、第２方向Ｙに沿って活性層１１０を貫通する。互いに接続される複数の第２導電構造１２２を形成することにより、形成されたビットライン１２０が１つの連続した全体となり、それにより、ビットライン１２０の信号伝送の安定性を向上させ、更に半導体構造の信頼性を向上させることができる。

【0080】

留意されたいこととして、金属ケイ化物工程により、金属イオンが拡散した後、活性層１１０内に１つの連続した全体を形成することを確保できないため、第１導電構造１２１を先に形成してから金属ケイ化物工程を実行する方式により、金属ケイ化物工程によって活性層１１０内に１つの連続した全体が形成されなくても、第１導電構造１２１と第２導電構造１２２との相互接続により、ビットライン１２０が１つの連続した全体になるようにし、それにより、ビットライン１２０の信号伝送の安定性を保証し、更に半導体構造の信頼性を向上させることができる。

【0081】

図１６を参照すると、第３マスク層２２０及び第４マスク層２３０を除去することにより、活性層１１０及び第２導電構造１２２の上面を露出させる。

【0082】

図１７を参照すると、ワードライン１３０を形成し、いくつかの実施例において、ワードライン１３０を形成することは、第２トレンチ２１０に第３分離層２４０を形成することであって、第３分離層２４０の上面は、活性層１１０の上面より低い且つ第１導電構造の上面より高いか第１導電構造１２１の上面と面一であることと、誘電体層１４０を形成することであって、誘電体層１４０は活性層１１０の側壁に配置されることと、ワードライン１３０を形成することであって、ワードライン１３０は誘電体層１４０の側壁に配置され、隣接するワードライン１３０は第２方向Ｙに離間していることと、第４分離層２５０を形成することであって、第４分離層２５０は、第２トレンチ２１０を充填し且つワードライン１３０及び活性層１１０の上面を被覆することと、を含み得る。

【0083】

いくつかの実施例において、第３分離層２４０を形成することは、第３初期分離層を形成することであって、第３初期分離層の上面は、活性層１１０の上面と面一であることと、第３初期分離層をパターニングし、残りの第３初期分離層を第３分離層２４０として使用することと、を含み得る。第３初期分離層をエッチングする際のエッチング試薬の濃度及びエッチング時間を制御することにより、形成された第３分離層２４０の基板１００に垂直な方向における高さを制御することができる。第３分離層２４０を形成することにより、ワードライン１３０と第１導電構造１２１との接触を回避し、半導体構造の異常を回避し、半導体構造の信頼性を向上させることができる。

【0084】

いくつかの実施例において、誘電体層１４０を形成することは、熱酸化により誘電体層１４０を形成することを含み得、熱酸化によって形成された誘電体層１４０の密度は比較的高く、形成された誘電体層１４０の性能は比較的良好である。別のいくつかの実施例において、堆積してからマスクエッチングする方法により、誘電体層１４０を形成することもでき、堆積してからマスクエッチングする方法は、形成された誘電体層１４０の幅をよりよく制御することができる。誘電体層１４０を形成することにより、活性層１１０とワードライン１３０との直接接触による半導体構造の異常を回避することができ、半導体構造の信頼性を向上させることができる。

【0085】

いくつかの実施例において、第４分離層２５０を形成することは、半導体構造の全面に絶縁材料を堆積し、その後、化学机械研磨によって表面の凹凸を除去して、第４分離層２５０を形成することを含み得る。いくつかの実施例において、第３分離層２４０及び第４分離層２５０の材料は、第１分離層１７０の材料と同じであってもよく、いずれも酸化シリコン又は窒化シリコン材料であってもよい。第４分離層２５０を形成することにより、隣接するワードライン１３０を離間させ、それにより、隣接するワードライン１３０間の信号干渉を回避することができ、ワードライン１３０と外界との直接接触を回避するためのワードライン１３０の保護層として使用することもできる。

【0086】

本発明の実施例では、ビットライン１２０を形成するとき、まず第１導電構造１２１を形成し、その後、第２導電構造１２２を形成することにより、第２導電構造１２２が形成過程において連続した構造に接続されなくても、第１導電構造１２１と第２導電構造１２２との電気的接続により、ビットライン１２０が１つの連続した全体となるようにし、それにより、ビットライン１２０の信号伝送の安定性を向上させ、更に、半導体構造の信頼性を向上させることができる。

【0087】

当業者なら理解できるように、上記の各実施形態は、本発明を実現するための特定の実施例であり、実際の応用では、本発明の実施例の趣旨及び範囲から逸脱することなく、その形式と詳細に種々な変更を加えることができる。当業者であれば、本発明の実施例の趣旨及び範囲から逸脱することなく、様々な変形及び修正を行うことができ、したがって、本発明の実施例の保護範囲は、特許請求の範囲に従うものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】