特許 7610860 柱状半導体装置とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-25

(45)【発行日】2025-01-09

(54)【発明の名称】柱状半導体装置とその製造方法

(51)【国際特許分類】

   H10D 30/01 20250101AFI20241226BHJP

   H10D 30/60 20250101ALI20241226BHJP

   H10D 84/83 20250101ALI20241226BHJP

   H10D 84/85 20250101ALI20241226BHJP

【ＦＩ】

H01L29/78 301Y

H01L29/78 301X

H01L29/78 301R

H01L27/088 331Z

H01L27/092 G

【請求項の数】 16

(21)【出願番号】P 2022504920

(86)(22)【出願日】2020-03-06

(86)【国際出願番号】 JP2020009721

(87)【国際公開番号】W WO2021176693

(87)【国際公開日】2021-09-10

【審査請求日】2022-11-10

(73)【特許権者】

【識別番号】311014428

【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド

【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100141553

【弁理士】

【氏名又は名称】鈴木 信彦

(72)【発明者】

【氏名】原田 望

(72)【発明者】

【氏名】金澤 賢一

(72)【発明者】

【氏名】リ イーソ

【審査官】西村 治郎

(56)【参考文献】

【文献】国際公開第２０１４／１８４９３３（ＷＯ，Ａ１）

【文献】国際公開第２０１９／０８７３２８（ＷＯ，Ａ１）

【文献】国際公開第２０１５／０５９７８９（ＷＯ，Ａ１）

【文献】国際公開第２０１５／０３３３８２（ＷＯ，Ａ１）

【文献】国際公開第２０１７／１０４０６６（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２１／８２３８

(57)【特許請求の範囲】

【請求項1】

基板上部に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱があり、前記第１の半導体柱を囲み第１のゲート絶縁層があり、前記第２の半導体柱を囲み第２のゲート絶縁層があり、前記第１のゲート絶縁層を囲み第１のゲート導体層があり、前記第２のゲート絶縁層を囲み第２のゲート導体層があり、前記第１の半導体柱の下部に接続して第１の不純物領域があり、前記第２の半導体柱の下部に接続して前記第１の不純物領域とは極性が異なる第２の不純物領域があり、前記第１の半導体柱の頂部に接続して第３の不純物領域があり、前記第２の半導体柱の頂部に接続して前記第３の不純物領域とは極性が異なる第４の不純物領域があり、前記第１の不純物領域と前記第３の不純物領域と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物領域と前記第４の不純物領域と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴと、を有した柱状半導体装置の製造において、
前記基板表面上に、ドナーまたはアクセプタ不純物を含んだ第１の不純物層を形成する工程と、
平面視において前記第２の不純物領域が形成されることになる前記第１の不純物層内の一部の領域を除去し、前記除去の結果として残存する前記第１の不純物層を前記第１の不純物領域として形成する工程と、
前記第１の不純物領域を形成した後、全面を覆って、第１の半導体層を前記第１の不純物層より薄い膜厚で被覆する工程と、
前記第１の半導体層を形成した後、全面を覆って、ドナーまたはアクセプタ不純物を含んだ第２の不純物層を前記第１の不純物層より厚い膜厚で被覆することで、前記第１の不純物領域と前記第２の不純物領域が接さないようにする工程と、
前記第２の不純物層を、前記第１の不純物層の上表面、又は前記第１の不純物層上の前記第１の半導体層上の表面まで研磨し、前記研磨の結果として残存する前記第２の不純物層を前記第２の不純物領域として形成する工程と、
前記第１の不純物領域の上に前記第１の半導体柱を形成すると共に、前記第２の不純物領域の上に前記第２の半導体柱を形成する工程と、
前記第１の半導体柱の上に前記第３の不純物領域を形成すると共に、前記第２の半導体柱の上に前記第４の不純物領域を形成する工程と、
前記第１の半導体柱を取り囲む前記第１のゲート絶縁層を形成すると共に、前記第２の半導体柱を取り囲む前記第２のゲート絶縁層を形成する工程と、
前記第１のゲート絶縁層を取り囲む前記第１のゲート導体層を形成すると共に、前記第２のゲート絶縁層を取り囲む前記第２のゲート導体層を形成する工程と、を有し、
前記第１の半導体層は、前記第１の不純物領域及び前記第２の不純物領域の不純物濃度より低い不純物濃度である、
ことを特徴とする柱状半導体装置の製造方法。

【請求項2】

前記第１の半導体層が有するドナーまたはアクセプタ不純物拡散係数が、前記第１の不純物層と前記第２の不純物層が有する不純物拡散係数より小さい、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項3】

前記基板表面上に、前記第１の不純物層と前記第２の不純物層の不純物濃度より低い濃度の第２の半導体層が形成されている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項4】

前記第２の半導体層が有するドナーまたはアクセプタ不純物拡散係数が、前記第１の不純物層と前記第２の不純物層が有する不純物拡散係数より小さい、
ことを特徴とする請求項３に記載の柱状半導体装置の製造方法。

【請求項5】

前記第１の不純物層及び前記第２の不純物層の上部に、前記第１の不純物層と前記第２の不純物層の不純物濃度より低い濃度の第３の半導体層が形成されている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項6】

前記第３の半導体層が有するドナーまたはアクセプタ不純物拡散係数が、前記第１の不純物層と前記第２の不純物層が有する不純物拡散係数より小さい、
ことを特徴とする請求項５に記載の柱状半導体装置の製造方法。

【請求項7】

前記基板上に、前記第１の半導体柱と前記第２の半導体柱を形成後、前記第１のゲート絶縁層と前記第２のゲート絶縁層、前記第１のゲート導体層、前記第２のゲート導体層を順次形成し、その次に、平面視において、前記第１の不純物領域、前記第２の不純物領域、前記第１の不純物領域と前記第２の不純物領域の境界に存在する前記第１の半導体層の３層に電気的に接触するように第１のコンタクトホールを形成する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項8】

前記基板上に、前記第１の半導体柱と前記第２の半導体柱を形成後、前記第１のゲート絶縁層と前記第２のゲート絶縁層、前記第１のゲート導体層、前記第２のゲート導体層を順次形成し、その次に、平面視において、少なくとも前記第２の不純物領域を含むように第１のコンタクトホールを配置し、前記第１のコンタクトホールの側壁面で前記第２の不純物領域と前記第１の半導体層に電気的に接触し、且つ、前記第１のコンタクトホールの底面で前記基板に電気的に接触するように、前記第１のコンタクトホールを形成する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。

【請求項9】

製造工程完了時の、前記第１及び第２の半導体柱の下部に存在するドナーまたはアクセプタの不純物境界が、前記第１の半導体層の膜中に形成されるように、前記第１の半導体層の膜厚が定められている、
ことを特徴とする、請求項１に記載の柱状半導体装置の製造方法。

【請求項10】

前記第１の半導体層は、２種類以上の元素によって形成される化合物半導体層であって、前記第１及び第２の半導体柱の下部に存在するドナーまたはアクセプタの不純物境界が、前記第１の半導体層の膜中に形成されるように、前記第１の半導体層の化合物比が定められている、
ことを特徴とする、請求項１に記載の柱状半導体装置の製造方法。

【請求項11】

製造工程完了時の、前記第１及び第２の半導体柱の下部に存在するドナーまたはアクセプタの不純物境界が、前記第２の半導体層と前記基板との間に位置するように、前記第２の半導体層の膜厚が定められている、
ことを特徴とする、請求項３に記載の柱状半導体装置の製造方法。

【請求項12】

前記第２の半導体層は、２種類以上の元素によって形成される化合物半導体層であって、前記第１及び第２の半導体柱の下部に存在するドナーまたはアクセプタの不純物境界が、前記第２の半導体層と前記基板との間に位置するように、前記第２の半導体層の化合物比が定められている、
ことを特徴とする、請求項３に記載の柱状半導体装置の製造方法。

【請求項13】

前記第３の半導体層は、２種類以上の元素によって形成される化合物半導体層であって、前記第１及び第２の半導体柱の下部に存在するドナーまたはアクセプタの不純物境界が、前記第３の半導体層と前記第１の半導体柱及び前記第２の半導体柱との間に位置するように、前記第３の半導体層の化合物比が定められている、
ことを特徴とする、請求項５に記載の柱状半導体装置の製造方法。

【請求項14】

基板上部に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱があり、前記第１の半導体柱を囲み第１のゲート絶縁層があり、前記第２の半導体柱を囲み第２のゲート絶縁層があり、前記第１のゲート絶縁層を囲み第１のゲート導体層があり、前記第２のゲート絶縁層を囲み第２のゲート導体層があり、前記第１の半導体柱の下部に接続して第１の不純物領域があり、前記第２の半導体柱の下部に接続して前記第１の不純物領域とは極性が異なる第２の不純物領域があり、前記第１の半導体柱の頂部に接続して第３の不純物領域があり、前記第２の半導体柱の頂部に接続して前記第３の不純物領域とは極性が異なる第４の不純物領域があり、前記第１の不純物領域と前記第３の不純物領域と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物領域と前記第４の不純物領域と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴと、を有した柱状半導体装置であって、
前記第１の不純物領域と前記第２の不純物領域が接さないように、前記第１の不純物領域と前記第２の不純物領域との間の境界領域に、薄い膜厚で形成された第１の半導体層を備え、
前記第１の半導体層は、前記第１の不純物領域及び前記第２の不純物領域の不純物濃度より低い不純物濃度である、
柱状半導体装置。

【請求項15】

請求項１４に記載の柱状半導体装置であって、
前記第１の不純物領域及び前記第２の不純物領域と前記基板との間の境界領域に、薄い膜厚で被覆された第２の半導体層を備え、
前記第２の半導体層は、前記第１の不純物領域及び前記第２の不純物領域の不純物濃度より低い不純物濃度である、
柱状半導体装置。

【請求項16】

請求項１４に記載の柱状半導体装置であって、
前記第１の不純物領域と前記第１の半導体柱との間の境界領域、及び、前記第２の不純物領域と前記第２の半導体柱との間の境界領域に、薄い膜厚で被覆された第３の半導体層を備え、
前記第３の半導体層は、前記第１の不純物領域及び前記第２の不純物領域の不純物濃度より低い不純物濃度である、
柱状半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、柱状半導体装置とその製造方法に関する。

【背景技術】

【0002】

近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。

【0003】

通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。

【0004】

図１０に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱２２０（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ⁺層２２１ａ、２２１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ⁺層」と称する。）が形成されている。このソース、ドレインとなるＮ⁺層２２１ａ、２２１ｂ間のＳｉ柱２２０の部分がチャネル領域２２２となる。このチャネル領域２２２を囲むようにゲート絶縁層２２３が形成されている。このゲート絶縁層２２３を囲むようにゲート導体層２２４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ⁺層２２１ａ、２２１ｂ、チャネル領域２２２、ゲート絶縁層２２３、ゲート導体層２２４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ⁺層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。加えて、ＳＧＴの駆動能力を向上することが出来れば１チップに使用するＳＧＴ数を減らすことが出来、同じくチップサイズの縮小化に寄与する。

【0005】

但し、更なるチップサイズの縮小化を図る場合、克服すべき課題がある。当然のことながら隣接するＳｉ柱間隔は狭くなるため、例えば図１Ｕに示した6Ｔｒ構成のＳＲＡＭセルの上部インバータでは６ａと６ｂ及び６ｂと６ｃのＳｉ柱間隔は狭く形成される。これは各々のＳｉ柱下部に接続されているソースまたはドレインとなる各不純物層３ａａ、４ａａ、３ａｂの形成領域が狭くなると共に、各Ｓｉ柱が隣接する逆導電型の不純物層との境界に物理的に近づくことになる。これにより実効的に非常に濃度の低い不純物層領域、最悪の場合は所望とは逆の導電型不純物層がＳｉ柱下部に形成されることになり、結果、高抵抗ソース及びドレイン形成による駆動能力低下や逆導電型のソース及びドレイン形成による動作不良等の問題が発生することになる。従って、この問題を回避するには、出来うる限りソースまたはドレインとなる各不純物層の拡がりを抑制し、高濃度状態を保持し形成する必要がある。

【0006】

図１１に、ＳＲＡＭセル（Static Random Access Memory）回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ２と、から構成されている。ＰチャネルＳＧＴ_Ｐｃ１のゲートとＮチャネルＳＧＴ_Ｎｃ１のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のドレインとＮチャネルＳＧＴ_Ｎｃ２のドレインが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のゲートとＮチャネルＳＧＴ_Ｎｃ２のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ１のドレインとＮチャネルＳＧＴ_Ｎｃ１のドレインが接続されている。

【0007】

図１１に示すように、ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ１、ＰチャネルＳＧＴ_Ｐｃ１のドレインとビット線端子ＢＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ２、ＰチャネルＳＧＴ_Ｐｃ２のドレインと反転ビット線端子ＢＬＲｔに接続されている。このようにＳＲＡＭセルを有する回路は、２個のＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている（例えば、特許文献２を参照）。また、駆動用トランジスタを複数個、並列接続させて、ＳＲＡＭ回路の高速化を図れる。通常、ＳＲＡＭのメモリセルを構成するＳＧＴは、それぞれ、異なる半導体柱に形成されている。ＳＲＡＭセル回路の高集積化は、どのようにして、１つのセル領域の中に複数個のＳＧＴを高密度に形成できるかである。他のＳＧＴを用いた回路形成における高集積化においても同様である。

【先行技術文献】

【特許文献】

【0008】

【文献】特開平２－１８８９６６号公報

【文献】米国特許出願公開第２０１０／０２１９４８３号明細書

【文献】米国登録ＵＳ８５３０９６０Ｂ２号明細書

【非特許文献】

【0009】

【文献】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

【文献】C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:“Study of planarized sputter-deposited SiO2“，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978)

【文献】A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal. : “ Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications” Proc. Of SPIE Vol.9782, 2016

【発明の概要】

【発明が解決しようとする課題】

【0010】

ＳＧＴを用いた回路の高集積化において、ＳＧＴ離間距離が短くなる際に生ずる、ドナー型、アクセプタ型不純物の相互拡散による駆動能力低下や動作不良が発生する。

【課題を解決するための手段】

【0011】

本発明の観点に係る柱状半導体装置の製造方法は、
基板上部に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱があり、前記第１の半導体柱を囲み第１のゲート絶縁層があり、前記第２の半導体柱を囲み第２のゲート絶縁層があり、前記第１ゲート絶縁層を囲み第１のゲート導体層があり、前記第２ゲート絶縁層を囲み第２のゲート導体層があり、前記第１の半導体柱の下部に接続して第１の不純物領域があり、前記第２の半導体柱の下部に接続して前記第１の不純物領域とは極性が異なる第２の不純物領域があり、前記第１の半導体柱の頂部に接続して第３の不純物領域があり、前記第２の半導体柱の頂部に接続して前記第３の不純物領域とは極性が異なる第４の不純物領域があり、前記第１の不純物領域と前記第３の不純物領域と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物領域と前記第４の不純物領域と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴと、を有した柱状半導体装置の製造において、
前記基板表面上に、ドナーまたはアクセプタ不純物を含んだ第１の不純物層を形成する工程と、
平面視において前記第２の不純物領域が形成されることになる前記第１の不純物層内の一部の領域を除去し、前記除去の結果として残存する前記第１の不純物層を前記第１の不純物領域として形成する工程と、
前記第１の不純物領域を形成した後、全面を覆って、第１の半導体層を前記第１の不純物層より薄い膜厚で被覆する工程と、
前記第１の半導体層を形成した後、全面を覆って、ドナーまたはアクセプタ不純物を含んだ第２の不純物層を前記第１の不純物層より厚い膜厚で被覆することで、前記第１の不純物領域と前記第２の不純物領域が接さないようにする工程と、
前記第２の不純物層を、前記第１の不純物層の上表面、又は前記第１の不純物層上の前記第１の半導体層上の表面まで研磨し、前記研磨の結果として残存する前記第２の不純物層を前記第２の不純物領域として形成する工程と、
前記第１の不純物領域の上に前記第１の半導体柱を形成すると共に、前記第２の不純物領域の上に前記第２の半導体柱を形成する工程と、
前記第１の半導体柱の上に前記第３の不純物領域を形成すると共に、前記第２の半導体柱の上に前記第４の不純物領域を形成する工程と、
前記第１の半導体柱を取り囲む前記第１のゲート絶縁層を形成すると共に、前記第２の半導体柱を取り囲む前記第２のゲート絶縁層を形成する工程と、
前記第１のゲート絶縁層を取り囲む前記第１のゲート導体層を形成すると共に、前記第２のゲート絶縁層を取り囲む前記第２のゲート導体層を形成する工程と、を有し、
前記第１の半導体層は、前記第１の不純物領域及び前記第２の不純物領域の不純物濃度より低い不純物濃度である、
ことを特徴とする。

【0012】

前記製造方法は、
前記第１の半導体層が有するドナーまたはアクセプタ不純物拡散係数が、前記第１の不純物層と前記第２の不純物層が有する不純物拡散係数より小さいことが望ましい。

【0013】

前記製造方法は、
前記第１の半導体層が、前記第２の不純物層に対するエッチング選択比または不純物拡散係数または格子定数が異なる２種以上の半導体層の積層で構成されていることが望ましい。

【0014】

前記製造方法は、
前記基板表面上に、前記第１の不純物層と前記第２の不純物層の不純物濃度より低い濃度の第２の半導体層が形成されていることが望ましい。

【0015】

前記製造方法は、
前記第２の半導体層が有するドナーまたはアクセプタ不純物拡散係数が、前記第１の不純物層と前記第２の不純物層が有する不純物拡散係数より小さいことが望ましい。

【0016】

前記製造方法は、
前記第２の半導体層が、前記第１の不純物層に対するエッチング選択比または不純物拡散係数または格子定数が異なる２種以上の半導体層の積層で構成されていることが望ましい。

【0017】

前記製造方法は、
前記第１の不純物層及び前記第２の不純物層の上部に、前記第１の不純物層と前記第２の不純物層の不純物濃度より低い濃度の第３の半導体層が形成されていることが望ましい。

【0018】

前記製造方法は、
前記第３の半導体層が有するドナーまたはアクセプタ不純物拡散係数が、前記第１の不純物層と前記第２の不純物層が有する不純物拡散係数より小さいことが望ましい。

【0019】

前記製造方法は、
前記第３の半導体層が前記第２の不純物層及び前記第２の半導体層に対するエッチング選択比または不純物拡散係数または格子定数が異なる２種以上の半導体層の積層で構成されていることが望ましい。

【0020】

前記製造方法は、
前記基板上に、前記第１の半導体柱と前記第２の半導体柱を形成後、前記第１のゲート絶縁層と前記第２のゲート絶縁層、前記第１のゲート導体層、前記第２のゲート導体層を順次形成し、その次に、平面視において、前記第１の不純物領域、前記第２の不純物領域、前記第１の不純物領域と前記第２の不純物領域の境界に存在する前記第１の半導体層の３層に電気的に接触するように第１のコンタクトホールを形成することが望ましい。

【0021】

前記製造方法は、
前記基板上に、前記第１の半導体柱と前記第２の半導体柱を形成後、前記第１のゲート絶縁層と前記第２のゲート絶縁層、前記第１のゲート導体層、前記第２のゲート導体層を順次形成し、その次に、平面視において、少なくとも前記第２の不純物領域を含むように前記第１のコンタクトホールを配置し、前記第１のコンタクトホールの側壁面で前記第２の不純物領域と前記第１の半導体層に電気的に接触し、且つ、前記第１のコンタクトホールの底面で前記基板に電気的に接触するように、前記第１のコンタクトホールを形成することが望ましい。

【0022】

本発明の別の観点に係る柱状半導体装置は、基板上部に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱があり、前記第１の半導体柱を囲み第１のゲート絶縁層があり、前記第２の半導体柱を囲み第２のゲート絶縁層があり、前記第１ゲート絶縁層を囲み第１のゲート導体層があり、前記第２ゲート絶縁層を囲み第２のゲート導体層があり、前記第１の半導体柱の下部に接続して第１の不純物領域があり、前記第２の半導体柱の下部に接続して前記第１の不純物領域とは極性が異なる第２の不純物領域があり、前記第１の半導体柱の頂部に接続して第３の不純物領域があり、前記第２の半導体柱の頂部に接続して前記第３の不純物領域とは極性が異なる第４の不純物領域があり、前記第１の不純物領域と前記第３の不純物領域と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物領域と前記第４の不純物領域と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴと、を有した柱状半導体装置であって、
前記第１の不純物領域と前記第２の不純物領域が接さないように、前記第１の不純物領域と前記第２の不純物領域との間の境界領域に、薄い膜厚で形成された第１の半導体層を備え、
前記第１の半導体層は、前記第１の不純物領域及び前記第２の不純物領域の不純物濃度より低い不純物濃度である、
ことを特徴とする。

【0023】

前記柱状半導体装置は、
前記第１の不純物領域及び前記第２の不純物領域と前記基板との間の境界領域に、薄い膜厚で被覆された第２の半導体層を備え、
前記第２の半導体層は、前記第１の不純物領域及び前記第２の不純物領域の不純物濃度より低い不純物濃度である、
ことを特徴とする。

【0024】

前記柱状半導体装置は、
前記第１の不純物領域と前記第１の半導体柱との間の境界領域、及び、前記第２の不純物領域と前記第２の半導体柱との間の境界領域に、薄い膜厚で被覆された第３の半導体層を備え、
前記第３の半導体層は、前記第１の不純物領域及び前記第２の不純物領域の不純物濃度より低い不純物濃度である、
ことを特徴とする。

【0025】

前記製造方法は、
前記第１の半導体層の膜厚が、前記第１の半導体層が有するドナーまたはアクセプタの製造工程完了時の不純物拡散長で決定されるドナーとアクセプタの不純物境界が、前記第１の半導体層膜中に形成されるように定められていることが望ましい。

【0026】

前記製造方法は、
前記第１の半導体層は、２種類以上の元素によって形成される化合物半導体層であって、その化合物比が、それによって決定されるドナーまたはアクセプタの不純物拡散長とその不純物境界が、前記第１の半導体層膜中に形成されるように定められていることが望ましい。

【0027】

前記製造方法は、
前記第２の半導体層の膜厚が、前記第２の半導体層が有するドナーまたはアクセプタの製造工程完了時の不純物拡散領域が、前記第２の半導体層と前記基板との間の境界に位置するように定められていることが望ましい。

【0028】

前記製造方法は、
前記第２の半導体層は、２種類以上の元素によって形成される化合物半導体層であって、その化合物比が、それによって決定されるドナーまたはアクセプタの不純物拡散領域が、前記第２の半導体層と前記基板との間の境界に位置するように定められていることが望ましい。

【0029】

前記製造方法は、
前記第３の半導体層の膜厚が、前記第３の半導体層が有するドナーまたはアクセプタの製造工程完了時の不純物拡散領域が、前記第３の半導体層と前記第１の半導体柱及び前記第２の半導体柱との間の境界に位置するように定められていることが望ましい。

【0030】

前記製造方法は、
記第３の半導体層は、２種類以上の元素によって形成される化合物半導体層であって、その化合物比が、それによって決定されるドナーまたはアクセプタの不純物拡散領域が、前記第３の半導体層と前記第１の半導体柱及び前記第２の半導体柱との間の境界に位置するように定められていることが望ましい。

【図面の簡単な説明】

【0031】

【図1A】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1B】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1C】第１実施形態及び第二実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1D】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1E】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1F】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1G】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1H】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1I】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1J】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1K】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1L】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1M】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1N】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1O】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1P】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1Q】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1R】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1S】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1T】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図1U】第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図2A】本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図2B】本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図2C】本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図3A】本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図3B】本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図3C】本発明の第１及び第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図4A】本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図4B】本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図5A】本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図5B】本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図5C】本発明の第１及び第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図6A】本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図6B】本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図6C】本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図6D】本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図6E】本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図7】本発明の第１実施形態及び第３実施形態及び第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図8】本発明の第７実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図9】本発明の第８実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。

【図10】従来例のＳＧＴを示す模式構造図である。

【図11】従来例のＳＧＴを用いたＳＲＡＭセル回路図である。

【発明を実施するための形態】

【0032】

以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。

【0033】

（第１実施形態）
以下、図１Ａ～図１Ｕを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する例としてＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。

【0034】

図１Ａに示すように、Ｐ層１上にＮ層２をエピタキシャル結晶成長法により形成し、基板を形成する。そして、Ｎ層２の表層つまり基板表面に、例えば、Ｎ⁺不純物がドーピングされたシリコンＮ⁺層３をエピタキシャル結晶成長法により形成する。なお、Ｎ⁺層３をイオン注入法により形成してもよい。また、Ｎ⁺層３は逆導電型であるＰ⁺層３として形成してもよい。
以降、本実施形態以降、本工程において、基板表面に形成する不純物層をＮ⁺不純物の場合で説明する。

【0035】

次に、図１Ｂに示すように、Ｐ⁺層を所望の位置に形成することを目的とし、対象箇所のＮ⁺層３をフォトリソグラフィーによりレジストマスクを形成し（図示せず）それをマスクとしてエッチングする。なお、レジストマスクではなくエッチングマスクとなりうるマスク材を使用してもよい。

【0036】

次に、図１Ｃに示すように、全体に、ＡＬＤ（Atomic Layered Deposition）法により、Ｎ⁺層３及びＰ⁺層４の不純物濃度より低い不純物濃度で半導体層１００をＮ⁺層３より薄い膜厚で形成する。尚、該半導体層１００は不純物を含まない真性半導体が望ましい。また、該半導体層１００が有するドナーまたはアクセプタ不純物拡散係数が、Ｎ⁺層３とＰ⁺層４各々が有するドナーまたはアクセプタ不純物拡散係数より小さいことが望ましい。

【0037】

更に、該半導体層１００の膜厚が、該半導体層１００が有するドナーまたはアクセプタの製造工程完了時の不純物拡散長で決定されるドナーとアクセプタの不純物境界が、該半導体層１００膜中に形成されるように定められていることが望ましい。

【0038】

また、該半導体層１００は、２種類以上の元素によって形成される化合物半導体層、例えば、シリコンゲルマニウムやシリコンカーバイトであることが望ましく、また、その化合物比が、それによって決定されるドナーまたはアクセプタの不純物拡散長とその不純物境界が、該半導体層１００膜中に形成されるように定められていることが望ましい。

【0039】

次に、図１Ｄに示すように、全体に、Ｎ⁺層３とは逆導電型であるＰ⁺層４をエピタキシャル結晶成長法により、既に形成されている段差が埋まる程度の十分な膜厚で形成する。

【0040】

次に、図１Ｅに示すように、ＣＭＰ（Chemical Mechanical Polish）法により、Ｐ⁺層４を、Ｎ⁺層３上の半導体層１００上の表面まで研磨する。尚、図示していないが、Ｎ⁺層３上表面まで研磨してもよい。

【0041】

次に、ｉ層６を形成し、例えば、ＳｉＯ₂層、酸化アルミニウム（Ａｌ₂Ｏ₃、以後ＡｌＯと称する）層、ＳｉＯ₂層よりなるマスク半導体層７を形成する。そして、例えば、シリコンゲルマニウム（ＳｉＧｅ）層８を堆積する。そして、ＳｉＯ₂層からなるマスク半導体層９を堆積する。そして、図１Ｆに示すように、ＳｉＮ層からなるマスク半導体層１０を堆積する。なお、ｉ層６はドナーまたはアクセプタ不純物原子を少量に含むＮ型、またはＰ型のＳｉで形成されてもよい。

【0042】

次に、リソグラフィ法により形成した平面視においてＹ方向に伸延した帯状レジスト層（図示せず）をマスクにして、マスク半導体層１０をエッチングする。これにより、平面視においてＹ方向に伸延した帯状マスク半導体層（図示せず）を形成する。レジスト層をマスクにして、この帯状マスク半導体層を等方性エッチングすることにより、帯状マスク半導体層の幅を、レジスト層の幅より細くなるように形成する。これにより、リソグラフィ法で形成できる最小のレジスト層の幅より小さい幅を持つ帯状マスク半導体層１０ａ、１０ｂを形成する。そして、帯状マスク半導体層１０ａ、１０ｂをエッチングマスクにして、マスク半導体層９を、例えばＲＩＥ（Reactive Ion Etching）により、エッチングして帯状マスク半導体層９ａ、９ｂを形成する。次に、帯状マスク半導体層９ａ、９ｂをマスクにして、ＳｉＧｅ層８を、例えばＲＩＥ法によりエッチングすることにより、図１Ｇに示すように、帯状ＳｉＧｅ層８ａ、８ｂを形成する。前述の帯状マスク半導体層９ａ、９ｂ上の帯状マスク半導体層１０ａ、１０ｂは、ＳｉＧｅ層８のエッチングの前に除去してもよく、または残存させていてもよい。

【0043】

次に、全体に、ＡＬＤ（Atomic Layered Deposition）法によりＳｉＮ層（図示せず）をマスク半導体層７、帯状ＳｉＧｅ層８ａ、８ｂ、帯状マスク半導体層９ａ、９ｂを覆って形成する。そして、全体を、例えばフローＣＶＤ（Flow Chemical Vapor Deposition）法によるＳｉＯ₂層（図示せず）で覆い、そして、ＣＭＰ(Chemical Mechanical Polishing)により、上表面位置が帯状マスク半導体層９ａ、９ｂ上表面位置になるようにＳｉＯ₂層と、ＳｉＮ層と、を研磨して、ＳｉＮ層１３ａ、１３ｂ、１３ｃを形成する。そして、ＳｉＮ層１３ａ、１３ｂ、１３ｃの頂部をエッチングして凹部を形成する。この凹部の底部位置が、帯状マスク半導体層９ａ、９ｂの下部位置にあるように形成する。そして、全体にＳｉＮ層（図示せず）を被覆し、全体をＣＭＰ法により、上面位置がマスク半導体層９ａ、９ｂ上面位置になるようにＳｉＮ層を研磨する。そして、フローＣＶＤにより形成したＳｉＯ₂層を除去する。これにより、図１Ｈに示すように、帯状マスク半導体層９ａ、９ｂの両側に、平面視においてＳｉＮ層１３ａ、１３ｂ、１３ｃの頂部形状と同じ形状を有する帯状マスク半導体層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂが形成される。

【0044】

次に、図１Ｉに示すように、帯状マスク半導体層９ａ、９ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂをマスクにして、ＳｉＮ層１３ａ、１３ｂ、１３ｃをエッチングして、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成する。この場合、平面視において、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの幅は同じになる。

【0045】

次に、帯状マスク半導体層９ａ、９ｂ、帯状ＳｉＧｅ層８ａ、８ｂを除去する。これにより、図１Ｊに示すように、マスク半導体層７上に、平面視においてＹ方向に伸延し、かつ互いに平行に並んだ帯状マスク半導体層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂを、それぞれの頂部上に有する帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂが形成される。

【0046】

次に、全体を覆って、ＦＣＶＤ法によるＳｉＯ₂層（図示せず）を形成する。そして、ＣＭＰ法により、ＳｉＯ₂層を、その上表面位置が帯状マスク半導体層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂの上表面位置と同じくなるように、研磨して、図１Ｋに示すように、ＳｉＯ₂層１５を形成する。そして、ＳｉＯ₂層１５、帯状マスク半導体層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ上に、ＳｉＮ層１６を形成する。そして、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成した方法と、同じ基本的な手法を用いて、ＳｉＮ層１６上にＸ方向に伸延して、且つ互いに平行に並んだ帯状マスク半導体層１７ａ、１７ｂを形成する。

【0047】

次に、図１Ｌに示すように、帯状マスク半導体層１７ａ、１７ｂをマスクにして、ＳｉＮ層１６、帯状マスク半導体層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ、マスク半導体層７をＲＩＥエッチングする。そして、残存しているＳｉＮ層１６、ＳｉＯ₂層１５を除去する。これにより、平面視において、矩形状のマスク半導体層１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈを頂部に有するＳｉＮ柱２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈを形成する。

【0048】

次に、図１Ｍに示すように、矩形状のマスク半導体層１９ｂ、１９ｇ、ＳｉＮ柱２０ｂ、２０ｇを除去する。

【0049】

次に、マスク半導体層１９ａ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｈと、ＳｉＮ柱２０ａ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｈをマスクにして、マスク半導体層７をエッチングして、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを形成する。そして、マスク半導体層１９ａ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｈと、ＳｉＮ柱２０ａ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｈを除去する。そして、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆをマスクにして、ｉ層６をエッチングして、図１Ｎに示すように、Ｎ⁺層３、Ｐ⁺層４ａ、４ｂ上にＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆを形成する。なお、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆは、垂直方向において、マスク半導体層７の上部層を除去したものでもよい。マスク半導体層７の材料構成は、精度あるマスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを得るために選択される。

【0050】

次に、図１Ｏに示すように、Ｓｉ柱６ａ、６ｂ、６ｃの底部に繋がるＮ⁺層３、Ｐ⁺層４ａ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２ａ、Ｎ⁺層３ａａ、３ａｂ（第１の不純物層と第２の不純物層の一方）、Ｐ⁺層４ａａ（Ｎ⁺層３ａｂが第１の不純物層だと第２の不純物層であり、Ｎ⁺層３ａｂが第２の不純物層だと第１の不純物層である）よりなるＳｉ柱台２１ａを形成する。同時に、Ｓｉ柱６ｄ、６ｅ、６ｆの底部に繋がるＮ⁺層３、Ｐ⁺層４ｂ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２ｂ、Ｎ⁺層３ｂａ（図示せず、第１の不純物層と第２の不純物層の一方）、３ｂｂ（図示せず）、Ｐ⁺層４ｂｂ（Ｎ⁺層３ｂａが第１の不純物層だと第２の不純物層であり、Ｎ⁺層３ｂａが第２の不純物層だと第１の不純物層である）、よりなるＳｉ柱台２１ｂを形成する。そして、Ｎ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂ、Ｎ層２ａ、２ｂの外周部と、Ｐ層基板１上にＳｉＯ₂層２２を形成する。そして、ＡＬＤ法により、全体を覆って、ＨｆＯ２層２３、ＴｉＮ層（図示せず）を形成する。この場合、Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、ではＴｉＮ層が、側面同士で接触している。そして、Ｓｉ柱６ａの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ａと、Ｓｉ柱６ｂ、６ｃの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ｂと、Ｓｉ柱６ｄ、６ｅの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ｃと、Ｓｉ柱６ｆの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ｄと、を形成する。そして、全体にＳｉＯ₂層（図示せず）を被覆し、その後に、ＣＭＰ法により全体を、その上面位置が、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの上面位置になるように研磨する。そして、ＲＩＥ法により平坦化したＳｉＯ₂層（図示せず）をエッチバックして、ＳｉＯ₂層２５を形成する。次に、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆと、ＳｉＯ₂層２５と、をマスクにして、ＨｆＯ２層２３、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄの頂部を除去する。ＴｉＮ層２４ａ、２４ｂ（第１のゲート導体層、第２のゲート導体層）、２４ｃ、２４ｄ（第１のゲート導体層、第２のゲート導体層）はＳＧＴのゲート導体層となる。

【0051】

次に、図１Ｐに示すように、マスク半導体層７ａ～７ｆを除去し、Ｓｉ柱６ａ～６ｆの外周部のＳｉＯ₂層２５上に、全体にＳｉＮ層２７（第１の絶縁層）を形成し、ＣＭＰ法により全体を、Ｓｉ柱６ａ～６ｆの上部が露出するように研磨する。

【0052】

次に、図１Ｑに示すように、ＳｉＮ層２７上に、全体を覆って、ＦＣＶＤ法によるＳｉＯ ₂ 層２８を被覆し、その後、Ｓｉ柱６ｂ、６ｅ、ＳｉＮ層２７が露出するように、該ＳｉＯ ₂ 層２８を、例えばＲＩＥ（Reactive Ion Etching）によりエッチングして、平面視において帯状溝部２８ｃ、帯状被覆部２８ａ、２８ｂを形成し、選択エピタキシャル結晶成長法により、露出しているＳｉ柱６ｂ、６ｅ頂部に、アクセプタ不純物を含んだＰ⁺層３２ｂ（第３の不純物層と第４の不純物層との一方）、３２ｅ（第３の不純物層と第４の不純物層との一方）を形成する。

【0053】

次に、全体を覆って、ＦＣＶＤ法によるＳｉＯ ₂ 層２９を被覆し、その後、その平面視において、帯状溝部２８ｃと逆パターンになる帯状溝部２９ａ、２９ｂを、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｆ、ＳｉＮ層２７が露出するように、例えばＲＩＥ（Reactive Ion Etching）により形成する。次に、図１Ｒに示すように、選択エピタキシャル結晶成長法により、露出しているＳｉ柱６ａ、６ｃ、６ｄ、６ｆ頂部に、ドナー不純物を含んだＮ⁺層３２ａ（第３の不純物層と第４の不純物層との一方）、３２ｃ（第３の不純物層と第４の不純物層との一方）、３２ｄ（第３の不純物層と第４の不純物層との一方）、３２ｆ（第３の不純物層と第４の不純物層との一方）を形成する。

【0054】

次に、ＳｉＯ ₂ 層２９を、例えば等方性エッチングにより除去し、ＣＶＤ法により全体に、ＳｉＯ₂層３０を被覆し、図１Ｓに示すように、リソグラフィ法と、ＲＩＥ（Reactive Ion Etching）により、各３２ａ～３２ｆの少なくとも一部が露出するようエッチングすることで、凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆを形成する。

【0055】

次に、薄いＴｉＮ層（図示せず）、Ｗ層（図示せず）、を被覆し、図１Ｔに示すように、ＣＭＰ法により全体を、ＳｉＯ₂層３０の表面が十分露出するように研磨することで、Ｗ層３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆを形成する。
尚、本工程は、ＳｉＯ層３０より先に薄いＴｉＮ層、Ｗ層、を被覆し、リソグラフィ法と、ＲＩＥ（Reactive Ion Etching）により、各３２ａ～３２ｆの少なくとも一部にＴｉＮ層、Ｗ層が残存するようエッチングし、３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆを形成した後に、ＣＶＤ法により全体に、ＳｉＯ₂層３０を被覆し、ＣＭＰ法により全体を研磨してもよい。この際、研磨量は、Ｗ層表面が露出するまで行っても、Ｗ層上にＳｉＯ₂層３０が残存したままでもよい。

【0056】

次に、図１Ｕに示すように、全体を覆って上表面が平坦なＳｉＯ₂層３５を形成する。そして、Ｎ⁺層３ａａとＰ⁺層４ａａと、の平面視における境界上と、ＴｉＮ層２４ｃ上と、に形成したコンタクトホールＣ１を介して接続配線金属層ＸＣ１（図示せず）を形成する。同時に、Ｎ⁺層３ｂｂとＰ⁺層４ｂｂと、の平面視における境界上と、ＴｉＮ層２４ｂと、の上に形成したコンタクトホールＣ２を介して接続配線金属層ＸＣ２を形成する。全体を覆って上表面が平坦なＳｉＯ₂層３６を形成する。そして、ＴｉＮ層２４ａ、２４ｄ上に形成したコンタクトホールＣ３、Ｃ４を介して、ワード配線金属層ＷＬを形成する。全体を覆って上表面が平坦なＳｉＯ₂層３７を形成する。そして、Ｐ⁺層３２ｂ、３２ｅ上のＷ層３３ｂ、３３ｅ上に形成したコンタクトホールＣ５、Ｃ６を介して電源配線金属層Ｖｄｄを形成する。そして、Ｎ⁺層３２ｃ上のＷ層３３ｃ上に形成したコンタクトホールＣ７を介して、グランド配線金属層Ｖｓｓ１を形成する。同時に、Ｎ⁺層３２ｄ上のＷ層３３ｄ上に形成したコンタクトホールＣ８を介して、グランド配線金属層Ｖｓｓ２を形成する。そして、全体を覆って上表面が平坦なＳｉＯ₂層３９を形成する。そして、Ｎ⁺層３２ａ、３２ｆ上のＷ層３３ａ、３３ｆに形成したコンタクトホールＣ９，Ｃ１０を介してビット出力配線金属層ＢＬ，反転ビット出力配線金属層ＲＢＬを形成する。これにより、Ｐ層基板１上にＳＲＡＭセル回路が形成される。本ＳＲＡＭ回路では、Ｓｉ柱６ｂ、６ｅに負荷ＳＧＴが形成され、Ｓｉ柱６ｃ、６ｄに駆動ＳＧＴが形成され、Ｓｉ柱６ａ、６ｆに選択ＳＧＴが形成されている。

【0057】

なお、図１Ｑ、図１Ｒで示したＮ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ⁺層３２ｂ、３２ｅの形成後の熱工程により、Ｎ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ⁺層３２ｂ、３２ｅからＳｉ柱６ａ～６ｆの頂部へのドナー、またはアクセプタ不純物の拡散により、Ｎ⁺層４０ａ、４０ｃ、４０ｄ、４０ｆ（図示せず）、Ｐ⁺層４０ｂ、４０ｅ（図示せず）が形成される。Ｎ⁺層４０ａ、４０ｃ、４０ｄ、４０ｆ、Ｐ⁺層４０ｂ、４０ｅの分布形状は、熱工程の履歴、及びＳｉ柱６ａ～６ｆの直径により、Ｓｉ柱６ａ～６ｆの表層または、内部全体に形成される。Ｓｉ柱６ａ～６ｆの頂部に繋がって、Ｎ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆ、４０ａ、４０ｃ、４０ｄ、４０ｆ、Ｐ⁺層３２ｂ、３２ｅ、４０ｂ、４０ｅ（Ｐ⁺層３２ｂ、３２ｅ、４０ｂ、４０ｅが第１の不純物層の場合、Ｎ⁺層３２ｃ、３２ｄ、４０ｃ、４０ｄは第２の不純物層であり、Ｐ⁺層３２ｂ、３２ｅ、４０ｂ、４０ｅが第２の不純物層である場合、Ｎ⁺層３２ｃ、３２ｄ、４０ｃ、４０ｄは第１の不純物層である）が形成される。

【0058】

また、図１Ｑに示すように、Ｓｉ柱６ａ～６ｆの下部に、ＳＧＴのソースまたはドレインとなるＮ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂがＮ層２ａ、２ｂ上で、繋がって形成された。これに対し、Ｎ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂを、Ｓｉ柱６ａ～６ｆの底部に形成して、かつＮ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂ間を金属層、合金層を介して繋げてもよい。また、Ｎ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂは、Ｓｉ柱６ａ～６ｆの底部側面に接続して形成してもよい。上記のように、ＳＧＴのソース、またはドレインとなるＮ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂは、Ｓｉ柱６ａ～６ｆの底部の内部、または側面外側に接して、その外周に形成されていてもよく、そして、各々が他の導体材料で電気的に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0059】

ＳＧＴを使用する回路で高集積化を図る際、必然的に半導体柱間の離間距離は小さくなる。例えば本実施形態では、半導体柱６ａ、６ｂ、６ｃ各々の間隔は小さくなる。これにより、以下の課題が発生する。
課題１．
高濃度Ｎ⁺層３ａａ、３ａｂに隣接する高濃度Ｐ⁺層４ａａと接する境界領域が、プロセス工程の熱による各々の不純物の相互拡散により、ドナー不純物とアクセプタ不純物が互いに打ち消しあい、不純物濃度が著しく低下し、高抵抗になってしまう。結果、駆動能力が低下してしまう。
課題２．
前述した相互拡散が大きい場合、Ｎ⁺層３ａａ、３ａｂが逆導電型のＰ⁺層に、若しくはＰ⁺層４ａａが逆導電型のＮ⁺層になり、結果、動作不良を引き起こす。

【0060】

特徴１．
第１実施形態の製造方法によれば、上記問題に対し以下のような特徴をもつ。Ｎ⁺層３ａａと３ａｂに隣接するＰ⁺層４ａａとの境界領域に、Ｎ⁺層３ａａ、Ｎ⁺層３ａｂ、Ｐ⁺層４ａａの不純物濃度より低い不純物濃度の半導体層１００を形成することにより、高濃度不純物層同士が接しなくなり、ドナー不純物とアクセプタ不純物が互いに打ち消しあう現象が発生しなくなる。このため、課題１の駆動能力低下と課題２の動作不良を回避することが出来る。尚、半導体層１００をドナー不純物とアクセプタ不純物を含まない真性半導体で形成、また、半導体層１００が有する不純物拡散係数が、Ｎ⁺層３ａａ、Ｎ⁺層３ａｂ、Ｐ⁺層４ａａが有する不純物拡散係数より小さい材料で形成することでより一層の効果が得られる。
特徴２．
本実施形態では、６個のＳＧＴよりなるＳＲＡＭセルについて説明した。これに対して、８個のＳＧＴよりなるＳＲＡＭセルに対しても、本発明は適用できる。８個のＳＧＴよりなるＳＲＡＭセルでは、Ｙ方向に並んだ２列が、それぞれ４個のＳＧＴより構成される。そして、この４個のＳＧＴの内、負荷用または駆動用のＳＧＴが２個隣接して並ぶ。この場合、３個並んだ負荷用と駆動用のＳＧＴのゲート電極は接続しており、そして、隣接した負荷用と駆動用のＳＧＴの上部の不純物層は離れて形成されなければいけない。隣接した負荷用と駆動用のＳＧＴの関係は、６個のＳＧＴよりなるＳＲＡＭセルと同じであるので、本実施形態の方法を適用することによって、高密度の８個のＳＧＴより構成されたＳＲＡＭセルを形成できる。本発明は、他の複数のＳＧＴよりなるＳＲＡＭセル形成にも適用できる。
特徴３．
本実施形態では、本発明をＳＲＡＭセルに適用した例について説明した。同じチップ 上に形成されるロジック回路において、もっとも多く使われるインバータ回路は、少なくとも２つのＮチャネルＳＧＴとＰチャネルＳＧＴよりなり、ＮチャネルＳＧＴとＰチャネルＳＧＴとのゲート電極は接続している。そして、２つのＮチャネルＳＧＴとＰチャネルＳＧＴのそれぞれの上部の不純物領域は離れていなければいけない。このように、ＳＲＡＭセルの負荷ＳＧＴと駆動ＳＧＴとの関係と、インバータ回路のＮチャネルＳＧＴとＰチャネルＳＧＴとの関係は同じである。これは、例えばＳＲＡＭセル領域とロジック回路領域を含んだマイクロプロセッサ回路に本発明を適用せることにより、高密度マイクロプロセッサ回路が実現できることを示している。
特徴４．
本実施形態では、平面視において、円形状のＳｉ柱６ａ～６ｆを形成した。Ｓｉ柱６ａ～６ｆの一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、ＳＲＡＭ領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これにより、高密度で、且つ高性能マイクロプロセッサ回路が実現できる。

【0061】

（第２実施形態）
以下、図２Ａ～図２Ｃを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。

【0062】

図１Ａ、図１Ｂまでの工程を行い、次に、図２Ａに示すように、半導体層１００の被覆後に、全体に、ＡＬＤ（Atomic Layered Deposition）法により、Ｎ⁺層３及びＰ⁺層４の不純物濃度より低い不純物濃度で且つ半導体層１００と格子定数、エッチング選択比、不純物拡散係数が異なる半導体層１０１を被覆する。尚、該半導体層１０１は不純物を含まない真性半導体が望ましい。また、本実施形態では、２種の半導体層を積層しているが、それ以上の積層数にしてもよい。

【0063】

次に、図２Ｂに示すように、全体に、Ｎ⁺層３とは逆導電型であるＰ⁺層４をエピタキシャル結晶成長法により、既に形成されている段差が埋まる程度の十分な膜厚で形成する。

【0064】

次に、図２Ｃに示すように、ＣＭＰ（Chemical Mechanical Polish）法により、Ｐ⁺層４を、Ｎ⁺層３上部の半導体層１０１上の表面まで研磨する。尚、図示していないが、Ｎ⁺層３上の半導体層１００上の表面、または、Ｎ⁺層３上表面まで研磨してもよい。

【0065】

以降の工程は、第１実施例の図１Ｆ以降と同じである。

【0066】

本実施形態は以下のような特徴をもつ。
特徴１．
図２Ｂに示すように、半導体層１０１直上に不純物Ｐ⁺層４をエピタキシャル層で形成する際、半導体層１０１に例えば真性アモルファスシリコンを使用することで、半導体層１００直上にエピタキシャル層を形成するよりも、欠陥の少ない良質なエピタキシャル層を形成することが出来る。
特徴２．
図２Ｃに示すように、不純物Ｐ⁺層４をＣＭＰ法で研磨する際、半導体層１０１に研磨レートの遅い材料を使用することで、半導体層１０１表面上で研磨が停止し、下層まで研磨除去されない、というエッチングストッパーとして寄与出来る。

【0067】

（第３実施形態）
以下、図３Ａ、図３Ｂを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。

【0068】

Ｐ層１とその上表面に全面に被覆されたＮ層２とでなる基板上に、図３Ａに示すように、全体に、Ｎ⁺層３及びＰ⁺層４の不純物濃度より低い不純物濃度で半導体層１１０を被覆し、次に、全体に、不純物Ｎ⁺層３を被覆する。尚、該半導体層１１０は不純物を含まない真性半導体が望ましい。また、該半導体層１１０が有するドナーまたはアクセプタ不純物拡散係数が、Ｎ⁺層３とＰ⁺層４各々が有するドナーまたはアクセプタ不純物拡散係数より小さいことが望ましい。

【0069】

更に、該半導体層１１０の膜厚が、該半導体層１１０が有するドナーまたはアクセプタの製造工程完了時の不純物拡散領域が、該半導体層１１０と前記基板との間の境界に位置するように定められていることが望ましい。

【0070】

また、該半導体層１１０は、２種類以上の元素によって形成される化合物半導体層、例えば、シリコンゲルマニウムやシリコンカーバイトであることが望ましく、また、その化合物比が、それによって決定されるドナーまたはアクセプタの不純物拡散領域が、半導体層１１０と前記基板との間の境界に位置するように定められていることが望ましい。

【0071】

次に、図３Ｂに示すように、Ｐ⁺層を所望の位置に形成することを目的とし、フォトリソグラフィーによりレジストマスクを形成し（図示せず）それをマスクとして、対象箇所のＮ⁺層３及び半導体層１１０をエッチングする。なお、本実施形態の際、Ｎ⁺層３のみをエッチングし、半導体層１１０を残存させてもよい。

【0072】

以降の実施形態は、第１実施形態の図１Ｃ以降と同じである。

【0073】

本実施形態は以下のような特徴をもつ。
基板と不純物Ｎ⁺層３との境界に、Ｎ⁺層３及びＰ⁺層４の不純物濃度より低い不純物濃度の半導体層１１０を形成することにより、不純物Ｎ⁺層３からの基板方向への不純物拡散が抑制され、課題１の駆動能力低下と課題２の動作不良を回避することが出来る。

【0074】

第１実施形態と本第３実施形態を実施した際の最終構造図が図３Ｃであり、先ず、図３Ａ、図３Ｂで第３実施形態を形成し、次に、図１Ｃ～図１Ｕを実施することで第１実施形態を形成し、結果、図３Ｃの構造が得られる。本構造は、第１及び第３実施形態の両形態の特徴を併せ持ち、本発明が解決しようとしている課題に対し、より大きな効果を持つ。

【0075】

（第４実施形態）
以下、図４Ａ、図４Ｂを参照しながら、本発明の第４実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。

【0076】

Ｐ層１とその上表面に全面に被覆されたＮ層２とでなる基板上に、半導体層１１０を被覆後に、図４Ａに示すように、全体に、Ｎ⁺層３及びＰ⁺層４の不純物濃度より低い不純物濃度で且つ半導体層１１０と格子定数、エッチング選択比、不純物拡散係数が異なる半導体層１１１を被覆する。尚、該半導体層１１１は不純物を含まない真性半導体が望ましい。また、本実施形態では、２種の半導体層を積層しているが、それ以上の積層数にしてもよい。

【0077】

次に、図４Ｂに示すように、Ｐ⁺層を所望の位置に形成することを目的とし、フォトリソグラフィーによりレジストマスクを形成し（図示せず）それをマスクとして、対象箇所のＮ⁺層３及び半導体層１１０と１１１をエッチングする。なお、本実施形態の際、Ｎ⁺層３のみをエッチングし、半導体層１１０と１１１を残存させてもよいし、Ｎ⁺層３と半導体層１１１をエッチングし、半導体層１１０を残存させてもよい。

【0078】

以降の実施形態は、第１実施例の図１Ｃ以降と同じである。

【0079】

本実施形態は以下のような特徴をもつ。
特徴１．
図４Ａに示すように、半導体層１１１直上に不純物Ｎ⁺層３をエピタキシャル層で形成する際、半導体層１１１に例えば真性アモルファスシリコンを使用することで、半導体層１１０直上にエピタキシャル層を形成するよりも、欠陥の少ない良質なエピタキシャル層を形成することが出来る。
特徴２．
図４Ｂに示すように、不純物Ｎ⁺層３をエッチングする際、半導体層１１１にエッチングレートの遅い材料を使用することで、半導体層１１１表面上若しくは１１１膜中でエッチングが停止し、下層までエッチング除去されない、というエッチングストッパーとして寄与する。

【0080】

（第５実施形態）
以下、図５Ａ、図５Ｂを参照しながら、本発明の第５実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。

【0081】

第１実施形態の図１Ｄまで進行後、図５Ａに示すように、ＣＭＰ（Chemical Mechanical Polish）法により、Ｐ⁺層４を、Ｎ⁺層３上表面まで研磨する。

【0082】

次に、図５Ｂに示すように、全体に、Ｎ⁺層３及びＰ⁺層４の不純物濃度より低い不純物濃度の半導体層１２０を被覆する。尚、該半導体層１２０は不純物を含まない真性半導体が望ましい。また、該半導体層１２０が有するドナーまたはアクセプタ不純物拡散係数が、Ｎ⁺層３とＰ⁺層４各々が有するドナーまたはアクセプタ不純物拡散係数より小さいことが望ましい。

【0083】

更に、該半導体層１２０の膜厚が、該半導体層１２０が有するドナーまたはアクセプタの製造工程完了時の不純物拡散領域が、該半導体層１２０と前記ｉ層６との間の境界に位置するように定められていることが望ましい。

【0084】

また、該半導体層１２０は、２種類以上の元素によって形成される化合物半導体層、例えば、シリコンゲルマニウムやシリコンカーバイトであることが望ましく、また、その化合物比が、それによって決定されるドナーまたはアクセプタの不純物拡散領域が、該半導体層１２０と前記ｉ層６との間の境界に位置するように定められていることが望ましい。

【0085】

以降の実施形態は、第１実施例の図１Ｆ以降と同じである。

【0086】

本実施形態は以下のような特徴をもつ。
特徴１．
不純物Ｎ⁺層３、Ｐ⁺層４とｉ層６の境界に、Ｎ⁺層３及びＰ⁺層４の不純物濃度より低い不純物濃度の半導体層１２０を形成することにより、不純物Ｎ⁺層３及びＰ⁺層４からの半導体柱方向への不純物拡散が抑制され、課題１の駆動能力低下と課題２の動作不良を回避することが出来る。半導体層１２０が真性半導体で、且つ有するドナーまたはアクセプタ不純物拡散係数が、Ｎ⁺層３とＰ⁺層４各々が有するドナーまたはアクセプタ不純物拡散係数より小さい場合は、得られる効果がより大きい。
特徴２．
前項１の半導体柱方向への不純物拡散が抑制される効果により、半導体柱を不純物拡散分高くする必要がなくなり、半導体柱高さを低く抑えることが出来、半導体柱を倒壊しにくくすることが出来る。

【0087】

第１実施形態と本第５実施形態を実施した際の最終構造図が図５Ｃであり、先ず、図１Ａ～図１Ｄで第１実施形態を形成し、次に、図５Ａ、図５Ｂで第５実施形態を形成し、次に、図１Ｆ～図１Ｕを実施し、結果、図５Ｃの構造が得られる。本構造は、第１及び第５実施形態の両形態の特徴を併せ持ち、本発明が解決しようとしている課題に対し、より大きな効果を持つ。

【0088】

（第６実施形態）
以下、図６Ａ～図６Ｄを参照しながら、本発明の第６実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。

【0089】

第５実施形態の図５Ｂまで進行後、図６Ａに示すように、半導体層１２０の表面に、全体に、Ｎ⁺層３及びＰ⁺層４の不純物濃度より低い不純物濃度で、かつ半導体層１２０と格子定数、エッチング選択比、不純物拡散係数が異なる半導体層１２１を被覆する。

【0090】

次に、ｉ層６を形成し、例えば、ＳｉＯ₂層、酸化アルミニウム（Ａｌ₂Ｏ₃、以後ＡｌＯと称する）層、ＳｉＯ₂層よりなるマスク半導体層７を形成する。そして、例えば、シリコンゲルマニウム（ＳｉＧｅ）層８を堆積する。そして、ＳｉＯ₂層からなるマスク半導体層９を堆積する。そして、図６Ｂに示すように、ＳｉＮ層からなるマスク半導体層１０を堆積する。なお、ｉ層６はドナーまたはアクセプタ不純物原子を少量に含むＮ型、またはＰ型のＳｉで形成されてもよい。

【0091】

次に、第１実施例の図１Ｇから図１Ｌと全く同じ工程を経て、図６Ｃに至る。

【0092】

次に、マスク半導体層１９ａ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｈと、ＳｉＮ柱２０ａ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｈをマスクにして、マスク半導体層７をエッチングして、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを形成する。そして、マスク半導体層１９ａ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｈと、ＳｉＮ柱２０ａ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｈを除去する。そして、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆをマスクにして、図６Ｄに示すように、ｉ層６を半導体層１２１上までエッチングする。

【0093】

次に、さらにマスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆをマスクにして、半導体層１２１と１２０を順次エッチングする。そして、図６Ｅに示すように、Ｎ⁺層３、Ｐ⁺層４ａ、４ｂ上にＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆを形成する。なお、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆは、垂直方向において、マスク半導体層７の上部層を除去したものでもよい。マスク半導体層７の材料構成は、精度あるマスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを得るために選択される。

【0094】

本実施形態は以下のような特徴をもつ。
特徴１．
図６Ｂに示すように、半導体層１２１直上にｉ層６をエピタキシャル層で形成する際、半導体層１２１に例えば真性アモルファスシリコンを使用することで、半導体層１２０直上にエピタキシャル層を形成するよりも、欠陥の少ない良質なエピタキシャル層を形成することが出来る。
特徴２．
図６Ｄに示すように、ｉ層６をエッチングする際、半導体層１２１にエッチングレートの遅い材料を使用することで、半導体層１２１上で一旦エッチングを停止することが出来、本工程でのエッチング量のバラツキを抑制することが出来る。次に図６Ｅに示すように、半導体層１２１、１２０を順次エッチングし、Ｎ⁺層３、Ｐ⁺層４ａ、４ｂ上に柱高さのバラツキが少ないＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆを形成することが出来る。

【0095】

第１実施形態、第３実施形態、第５実施形態を実施した際の最終構造図が図７であり、先ず、図３Ａ、図３Ｂで第３実施形態を形成し、次に、図１Ｃを実施することで第１実施形態を形成し、次に、図５Ａ、図５Ｂで第５実施形態を形成し、次に、図１Ｆ～図１Ｕを実施し、結果、図７の構造が得られる。本構造は、第１及び第３及び第５実施形態の特徴を併せ持ち、本発明が解決しようとしている課題に対し、より大きな効果を持つ。

【0096】

（第７実施形態）
以下、図８を参照しながら、本発明の第７実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を、（ｄ）は（ｂ）における主要部の断面構造拡大図を示す。

【0097】

図８は、第１実施例の図１Ｕの工程と同じで、（ｂ）の位置が、（ａ）の平面視のコンタクトホール頂部Ｃ１を通る断面の構造図であり、コンタクトホール頂部Ｃ１と下部不純物拡散層との接続配線金属層ＸＣ１の断面を示している。

【0098】

図８の（ｂ）、（ｄ）が示すように、ＸＣ１底部内に、Ｎ⁺層３ａａ、Ｐ⁺層４ａａ、その２層の境界に位置する半導体層１００ａ、の３層に電気的に接続するようにＸＣ１が形成されていることを特徴とする。

【0099】

本実施形態は以下のような特徴をもつ。
Ｎ⁺層３ａａからのドナー不純物拡散とＰ⁺層４ａａからのアクセプタ不純物拡散の両方より、急峻なＰＮ接合が半導体層１００ａの膜中に形成され、少なくともその半導体層１００ａを含み、Ｎ⁺層３ａａ、Ｐ⁺層４ａａと電気的に接続するようＸＣ１が形成されているため、十分に低いコンタクト抵抗を得ることが出来る。

【0100】

（第８実施形態）
以下、図９を参照しながら、本発明の第８実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を、（ｄ）は（ｂ）における主要部の断面構造拡大図を示す。

【0101】

図９は、第１実施例の図１Ｕの工程と同じで、（ｂ）の位置が、（ａ）の平面視のコンタクトホール頂部Ｃ１を通る断面の構造図であり、コンタクトホール頂部Ｃ１と下部不純物拡散層との接続配線金属層ＸＣ１の断面を示している。

【0102】

図９の（ｂ）、（ｄ）が示すように、ＸＣ１底部がＮ層２に、ＸＣ１側壁部がＰ⁺層４ａａと半導体層１００ａに、電気的に接続するようにＸＣ１が形成されていることを特徴とする。

【0103】

本実施形態は以下のような特徴をもつ。
Ｎ⁺層３ａａからのドナー不純物が、半導体層１００ａの下部含むＮ層２の上表面に拡散し、ドナー不純物が高濃度になっているＮ層２領域に、ＸＣ１底部が電気的に接続している。且つ、半導体層１００ａとＰ⁺層４ａａに、ＸＣ１側壁部が電気的に接続している。この形態においても、第７実施形態と同様、十分に低いコンタクト抵抗を得ることが出来る。

【0104】

なお、本発明に係る実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。２個以上を形成する回路形成においては、本発明が述べているＳＧＴは、半導体柱の最下部にあるＳＧＴである。

【0105】

また、第１実施形態では、Ｓｉ柱６ａ～６ｆを形成したが、ほかの半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0106】

また、第１実施形態における、Ｎ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ⁺層４ａａ、４ｂｂ、３２ｂ、３２ｅは、ドナー、またはアクセプタ不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0107】

また、第１実施形態では、Ｎ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ⁺層３２ｂ、３２ｅは、選択エピタキシャル結晶成長法を用いて形成した。ＣＤＥ（Chemical Dry Etching）と通常のエピタキシャル結晶成長とを繰り返して、凹部３０ａ～３０ｆ内のＳｉ柱６ａ～６ｆの頂部上にＮ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ⁺層３２ｂ、３２ｅを形成する方法を含め、他の方法によりＮ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ⁺層３２ｂ、３２ｅを選択的に形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0108】

また、第１実施形態における、Ｓｉ柱６ａ～６ｆの外周部のＳｉＮ層２７は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0109】

また、第１実施形態において、マスク半導体層７はＳｉＯ₂層、酸化アルミニウム（Ａｌ₂Ｏ₃、以後ＡｌＯと称する）層、ＳｉＯ₂層より形成した。マスク材料層７は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0110】

また、第１実施形態における、各種配線金属層ＸＣ１、ＸＣ２、ＷＬ、Ｖｄｄ、Ｖｓｓ、ＢＬ、ＲＢＬの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体層などの導電材料層であってもよく、そして、それらを単層、または複数層組み合わせて構成させてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0111】

また、第１実施形態では、図１Ｏに示したように、ゲート導体層として、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄを用いた。このＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄは、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄは、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。この場合、Ｗ層はゲート導体層を繋げる金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、ＨｆＯ２層２３を用いが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0112】

第１実施形態において、Ｓｉ柱６ａ～６ｆの平面視における形状は、円形状であった。そして、Ｓｉ柱６ａ～６ｆの一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、ＳＲＡＭ領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。

【0113】

また、第１実施形態において、Ｓｉ柱６ａ～６ｆの底部に接続してＮ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂを形成した。Ｎ⁺層３ａａ、３ａｂ、３３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂ上面に金属、シリサイドなどの合金層を形成してもよい。上記のように、Ｓｉ柱６ａ～６ｆの底部に繋がる不純物領域と、これらの不純物層を繋げる不純物層結合領域の形成は、設計、そして製造上の観点から決めてよい。Ｎ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂは、不純物層と、不純物層結合領域と、を兼用している。このことは、本発明に係るその他の実施形態においても同様である。

【0114】

また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0115】

また、第１実施形態では、Ｓｉ柱６ａ～６ｆの上下に、同じ極性の導電性を有するＮ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４４ａａ、４４ｂｂとＮ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ⁺層３２ｂ、３２ｅを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。

【0116】

また、第１実施形態では、ゲートＨｆＯ２層２３、ゲートＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄを形成した後に、Ｎ⁺層３２ａ，３２ｃ，３２ｄ，３２ｆ、Ｐ⁺層３２ｂ、３２ｅを形成した。これに対し、Ｎ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ⁺層３２ｂ、３２ｅを形成した後に、ゲートＨｆＯ２層２３、ゲートＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄを形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。

【0117】

また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。

【0118】

同様に、磁気メモリ回路や強誘電体メモリ回路においても、メモリセル領域内外で使用されるインバータやロジック回路に対しても適用することができる。

【0119】

本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。

【産業上の利用可能性】

【0120】

本発明に係る、柱状半導体装置の製造方法によれば、高密度の柱状半導体装置が得られる。

【符号の説明】

【0121】

１：Ｐ層基板
２、２ａ、２ｂ：Ｎ層基板
３、３ａａ、３ａｂ、３ｂａ、３ｂｂ、３２ａ、３２ｃ、３２ｄ、３２ｆ：Ｎ⁺層
４、４ａ、４ｂ、３２ｂ、３２ｅ：Ｐ⁺層
６：ｉ層
７、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、９、１０：マスク半導体層
８：ＳｉＧｅ層
９ａ、９ｂ、１０ａ、１０ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、１７ａ、
７ｂ：帯状のマスク半導体層
１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈ：矩形状のマスク
半導体層
１２、１３ａ、１３ｂ、１３ｃ、１６、２７：ＳｉＮ層
１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ：帯状ＳｉＮ層
８ａ、８ｂ 帯状ＳｉＧｅ層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ：Ｓｉ柱
１５、２２、２５、２８、２８ａ、２８ｂ、２９、３０、３５、３６、３７、３８、
３９：ＳｉＯ₂層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ：ＳｉＮ柱
３ａ、３ｂ、２８ｃ、２９ａ、２９ｂ、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、
３０ｆ：凹部
２３：ＨｆＯ２層
２４ａ、２４ｂ、２４ｃ、２４ｄ：ＴｉＮ層
３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ：Ｗ層
２１ａ、２１ｂ：Ｓｉ柱台
１００、１０１、１１０．１１１、１２０、１２１：半導体層
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０：コンタクトホール
ＷＬ：ワード配線金属層
ＢＬ：ビット配線金属層
ＲＢＬ：反転ビット配線金属層
Ｖｓｓ１、Ｖｓｓ２：グランド配線金属層
Ｖｄｄ：電源配線金属層
ＸＣ１、ＸＣ２：接続配線金属層

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図1I】

【図1J】

【図1K】

【図1L】

【図1M】

【図1N】

【図1O】

【図1P】

【図1Q】

【図1R】

【図1S】

【図1T】

【図1U】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図7】

【図8】

【図9】

【図10】

【図11】