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特許7611170同期スペクトル拡散クロック信号によって駆動されるデータ伝送用のデジタルトランシーバ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-25
(45)【発行日】2025-01-09
(54)【発明の名称】同期スペクトル拡散クロック信号によって駆動されるデータ伝送用のデジタルトランシーバ
(51)【国際特許分類】
H04L 7/00 20060101AFI20241226BHJP
G06F 1/04 20060101ALI20241226BHJP
H03L 7/06 20060101ALI20241226BHJP
H03L 7/099 20060101ALI20241226BHJP
【ＦＩ】
H04L7/00 910
G06F1/04 512
H03L7/06 230
H03L7/099 110
【請求項の数】
18
(21)【出願番号】P 2021567870
(86)(22)【出願日】2019-10-09
(65)【公表番号】
(43)【公表日】2023-02-01
(86)【国際出願番号】 CN2019110162
(87)【国際公開番号】W WO2021068133
(87)【国際公開日】2021-04-15
【審査請求日】2022-10-03
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(73)【特許権者】
【識別番号】519385216
【氏名又は名称】北京京▲東▼方技▲術▼▲開▼▲発▼有限公司
【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＤＥＶＥＬＯＰＭＥＮＴ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｒｏｏｍ ４０７，Ｂｕｉｌｄｉｎｇ １，Ｎｏ．９ Ｄｉｚｅ Ｒｏａｄ，ＢＤＡ，Ｂｅｉｊｉｎｇ，１００１７６，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】シャンイェ・ウェイ
(72)【発明者】
【氏名】リミン・シュ
(72)【発明者】
【氏名】ユハイ・マ
(72)【発明者】
【氏名】シン・リ
【審査官】谷岡 佳彦
(56)【参考文献】
【文献】特開２００８－０９０７７４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／０１２３７４９（ＵＳ，Ａ１）
【文献】特開２００１－１１９３８１（ＪＰ，Ａ）
【文献】Liming Xiu, et al.，A Full Digital Fractional-N TAF-FLL for Digital Applications: Demonstration of the Principle of a Frequency-Locked Loop Built on Time-Average-Frequency，IEEE Transactions on Very Large Scale Integration (VLSI) Systems，Vol.27, No.3，2019年03月，pp.524-534
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｌ ７／００
Ｇ０６Ｆ １／０４
Ｈ０３Ｌ ７／０６
Ｈ０３Ｌ ７／０９９
(57)【特許請求の範囲】
【請求項1】
固定値の第１の周波数を有する第１のクロック信号を生成するように構成されたクロック発生器と、前記第１の周波数の前記第１のクロック信号によって駆動されてデータを送信する送信機と、
前記クロック発生器に結合されて前記第１の周波数の反転された第１のクロック信号を生成するインバータと、
前記第１の周波数の反転された前記第１のクロック信号を、フィードバックのループ内で変化する第２の周波数のフィードバック信号と比較して、整数部分Ｉ＋小数部分ｒ（０＜ｒ＜１）を含む周波数制御ワードＦを決定するように構成された周波数検出器と、
前記フィードバックのループにおいて前記周波数制御ワードＦによって駆動されて、周波数境界拡散である境界拡散を有する前記第１の周波数に同期する時間平均周波数を有する第２のクロック信号を出力するデジタル制御発振器と、
前記第２のクロック信号によって駆動されて前記データを受信する受信機と、を備え、
前記周波数検出器は、前記周波数制御ワードＦの前記整数部分Ｉを減少させるために第１の時間フレーム内で第１の制御信号を生成し、前記周波数制御ワードＦの前記整数部分Ｉを増加させるために第２の時間フレーム内で第２の制御信号を生成するように構成された分数コントローラを含み、前記第１の時間フレームと前記第２の時間フレームは、前記フィードバックのループにおいて次々に時間的に交互に設定され、
前記分数コントローラは、前記反転された第１のクロック信号を受信する第１の入力ポートと、前記フィードバック信号を受信する第２の入力ポートと、１／２周波数分割器を介して前記第１の入力ポートに結合され、かつ部分的にインバータを介して前記第２の入力ポートに結合され、前記第１の周波数が前記第２の周波数よりも大きいか小さいかを判定するように構成された４つのＤ型フリップフロップを含むトリガーサブ回路と、前記トリガーサブ回路に結合された２つのＸＯＲゲート、２つのインバータ、及び２つのＡＮＤゲートを含み、前記第１の周波数が前記第２の周波数よりも大きいと判定された場合に前記第１の時間フレーム内で第１の制御ポートに前記第１の制御信号を出力し、前記第１の周波数が前記第２の周波数よりも小さいと判定された場合に前記第２の時間フレーム内で第２の制御ポートに前記第２の制御信号を出力するように構成された結合論理サブ回路とを含む、デジタルトランシーバ。
【請求項2】
前記第１の制御信号は、前記第１の時間フレーム内でフィードバックの各ループにおいて前記整数部分Ｉを１だけ減少させるように制御することであり、前記第２の制御信号は、前記第２の時間フレーム内でフィードバックの各ループにおいて前記整数部分Ｉを１だけ増加させるように制御することである、請求項１に記載のデジタルトランシーバ。
【請求項3】
前記デジタル制御発振器は、基本時間単位Δを含み、それに基づいて、前記第１の時間フレーム内で第１の周期ＴＡ＝Ｉ・Δを有するＮＡ個のパルスと前記第２の時間フレーム内で第２の周期ＴＢ＝（Ｉ＋１）・Δを有するＮＢ個のパルスとの組合せが生成される、請求項２に記載のデジタルトランシーバ。
【請求項4】
前記デジタル制御発振器は、時間平均周期ＴＴＡＦ＝（１－ｒ）・ＴＡ＋ｒ・ＴＢ＝（Ｉ＋ｒ）・Δ＝Ｆ・Δを有する合成信号を生成するように構成された直接周期合成器を含み、前記小数部分ｒは、（ＮＡ＋ＮＢ）に対するＮＢの比によって決定される、請求項３に記載のデジタルトランシーバ。
【請求項5】
前記直接周期合成器は、前記第１の周波数に等しい同じ入力周波数及び等間隔位相シフトΔを有するＫ個のパルスを生成する信号発生器と、累算器を介して前記周波数制御ワードＦによって制御される累算レジスタに結合されて、前記Ｋ個のパルスを下位経路を介して入力して低レベルの前記合成信号を生成する第１のＫ‐１マルチプレクサと、加算器を介して半制御ワードＦ／２によって制御される加算器レジスタに結合されて、前記Ｋ個のパルスを上位経路を介して入力して高レベルの前記合成信号を生成する第２のＫ‐１マルチプレクサとを含む、請求項４に記載のデジタルトランシーバ。
【請求項6】
前記直接周期合成器は、２‐１マルチプレクサを更に含み、それは、前記上位経路と前記下位経路との間の遷移を制御して、前記Ｋ個のパルスの前記入力周波数ｆ１を追跡する出力周波数ｆ２を有する前記合成信号を、ｆ２＝１／ＴＴＡＦ＝Ｋ・ｆ１／Ｆと前記周波数制御ワードＦによって決定される前記境界拡散との関係を介して、前記時間平均周期ＴＴＡＦに関連する時間平均周波数として出力する、請求項５に記載のデジタルトランシーバ。
【請求項7】
前記境界拡散は、ＮＡ（ＴＴＡＦ－ＴＡ）によって与えられる、前記入力周波数ｆ１より前の前記出力周波数ｆ２の最大位相シフトと、ＮＢ（ＴＢ－ＴＴＡＦ）によって与えられる、前記入力周波数ｆ１より後ろの前記出力周波数ｆ２の最大位相シフトとを含む、請求項６に記載のデジタルトランシーバ。
【請求項8】
前記信号発生器は、水晶発振器（ＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償水晶発振器（ＴＣＸＯ）、電圧制御温度補償水晶発振器（ＶＣＴＣＸＯ）、またはオーブン制御水晶発振器（ＯＣＸＯ）に基づくクロック発生器である、請求項５に記載のデジタルトランシーバ。
【請求項9】
前記直接周期合成器は、前記２‐１マルチプレクサに結合されたトグルフリップフロップを更に含み、それは、前記周波数制御ワードＦがＩとＩ＋１との間で切り替えられて前記フィードバックのループの動的平衡に達した後、前記上位経路と前記下位経路の前記遷移を切り替えて前記合成信号を選択的に出力する、請求項７に記載のデジタルトランシーバ。
【請求項10】
前記合成信号は、前記時間平均周波数の前記境界拡散内で前記反転された第１のクロック信号の前記第１の周波数と同期した前記第２のクロック信号として出力され、前記受信機を駆動する、請求項９に記載のデジタルトランシーバ。
【請求項11】
前記受信機は、前記受信機でのデータ受信確立時間が、前記時間平均周期ＴＴＡＦの半分から前記反転された第１のクロック信号に先行する前記第２のクロック信号の最大位相シフトを引いた値未満であり、前記受信機でのデータ受信維持時間が、前記時間平均周期ＴＴＡＦの半分から前記反転された第１のクロック信号より遅れている前記第２のクロック信号の最大位相シフトを引いた値未満であるという条件によって保証されたデータ完全性で、前記送信機から送信された前記データを受信するように構成される、請求項１０に記載のデジタルトランシーバ。
【請求項12】
システムオンチップ（ＳＯＣ）としてデジタル集積回路に実装された請求項１～１１のいずれか一項に記載のデジタルトランシーバを含む、同期スペクトル拡散クロック信号によって駆動されるデータ伝送用のトランシーバチップ。
【請求項13】
請求項１～１１のいずれか一項に記載のデジタルトランシーバを試験するための試験システムであって、第１のクロック信号によって駆動されて前記デジタルトランシーバに記憶されたランダムデータを生成する擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器であって、前記デジタルトランシーバの送信機は、前記第１のクロック信号によって駆動されて、前記送信機の第１のメモリに記憶された前記ランダムデータに基づいて送信データを生成し、前記デジタルトランシーバの受信機は、周波数境界拡散を有する前記第１のクロック信号に同期する第２のクロック信号によって駆動されて、受信データを記憶し、前記受信データを前記受信機の第２のメモリに記憶する、擬似ランダムバイナリシーケンス発生器と、
前記第１のクロック信号によって駆動されて、前記受信データを前記送信データと比較してエラーデータを生成する比較器であって、前記エラーデータは、前記受信データと最初に前記ＰＲＢＳによって生成された前記ランダムデータとの整合性に対応する０、又は前記受信データと前記ランダムデータとの不整合に対応する１である、比較器と、を備える、試験システム。
【請求項14】
同期スペクトル拡散クロック信号によって駆動されるデータ伝送方法であって、固定値の第１の周波数の第１のクロック信号を生成するステップと、
前記第１のクロック信号で送信機を駆動してデータを送信するステップと、
前記第１のクロック信号を反転させて前記第１の周波数の反転された第１のクロック信号を取得するステップと、
等間隔位相遅延Δを有する前記第１の周波数の複数のパルスを生成するステップと、
周波数制御ワードＦによって制御される前記複数のパルスのうちの１つから、時間平均周期ＴＴＡＦに基づく時間平均周波数を有する合成信号を取得するステップであって、前記合成信号は、フィードバックのループにおいて第２の周波数のフィードバック信号として使用される、ステップと、
前記時間平均周波数を有する前記合成信号が前記第１の周波数にロックされ、前記周波数制御ワードＦが前記フィードバックのループ内の動的平衡で整数Ｉと整数Ｉ＋１との間で切り替えられるときに分数ｒによって決定される境界拡散を有することに基づいて、第２のクロック信号を出力するステップと、
前記第２のクロック信号で受信機を駆動して前記データを受信するステップと、を含み、
前記境界拡散は周波数境界拡散であり、
前記周波数制御ワードＦは、分数コントローラが生成する第１の制御信号で整数部分Ｉを減少させ、前記分数コントローラが生成する第２の制御信号で整数部分Ｉを増加させ、
前記分数コントローラは、前記反転された第１のクロック信号を受信する第１の入力ポートと、前記フィードバック信号を受信する第２の入力ポートと、１／２周波数分割器を介して前記第１の入力ポートに結合され、かつ部分的にインバータを介して前記第２の入力ポートに結合され、前記第１の周波数が前記第２の周波数よりも大きいか小さいかを判定するように構成された４つのＤ型フリップフロップを含むトリガーサブ回路と、前記トリガーサブ回路に結合された２つのＸＯＲゲート、２つのインバータ、及び２つのＡＮＤゲートを含み、前記第１の周波数が前記第２の周波数よりも大きいと判定された場合に第１の時間フレーム内で第１の制御ポートに前記第１の制御信号を出力し、前記第１の周波数が前記第２の周波数よりも小さいと判定された場合に第２の時間フレーム内で第２の制御ポートに前記第２の制御信号を出力するように構成された結合論理サブ回路とを含む、方法。
【請求項15】
前記第１のクロック信号を反転させるステップは、データ受信のために追加の位相シフト利益を提供するステップを含む、請求項１４に記載の方法。
【請求項16】
等間隔位相遅延Δを有する前記第１の周波数の複数のパルスを生成するステップは、水晶発振器（ＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償水晶発振器（ＴＣＸＯ）、電圧制御温度補償水晶発振器（ＶＣＴＣＸＯ）、またはオーブン制御水晶発振器（ＯＣＸＯ）に基づくクロック発生器を使用するステップを含む、請求項１４に記載の方法。
【請求項17】
時間平均周波数を有する合成信号を取得するステップは、第１の経路において累算器を介して前記周波数制御ワードＦによって制御される累算レジスタに結合された第１のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する前記第１の周波数のＫ個のパルスを入力するステップと、低レベルの前記合成信号を生成するステップと、第２の経路において加算器を介して半周波数制御ワードＦ／２によって制御される加算器レジスタに結合された第２のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する前記第１の周波数の前記Ｋ個のパルスを入力するステップと、高レベルの前記合成信号を生成するステップと、２‐１マルチプレクサを用いて、前記第１の経路と前記第２の経路を連動させ、前記低レベル又は前記高レベルの前記合成信号のいずれかを出力するステップとを含む、請求項１６に記載の方法。
【請求項18】
前記第２のクロック信号で受信機を駆動するステップは、前記受信機でのデータ受信確立時間が、前記時間平均周期ＴＴＡＦの半分から前記反転された第１のクロック信号に先行する前記第２のクロック信号の最大位相シフトを引いた値未満であり、前記受信機でのデータ受信維持時間が、前記時間平均周期ＴＴＡＦの半分から前記反転された第１のクロック信号より遅れている前記第２のクロック信号の最大位相シフトを引いた値未満であるという条件下で、前記境界拡散を有する前記時間平均周波数の前記合成信号を使用するステップを含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、データ伝送技術に関し、より具体的には、同期スペクトル拡散クロック信号によって駆動されるデータ伝送用のデジタルトランシーバに関する。
【背景技術】
【0002】
電磁干渉（ＥＭＩ）の問題は、多くの種類の高周波電子製品及びデジタルデバイスの開発に伴ってますます深刻になっている。使用されている重要な抗ＥＭＩ技術の１つは、スペクトル拡散クロック信号発生器に基づく。しかしながら、高速データ伝送の応用の場合、従来のスペクトル拡散実装には、クロック領域信号交差、データアライメント、及びセットアップ／ホールドチェック問題のような多くの問題に直面する厳密な回路設計が必要である。従来のスペクトル拡散クロック信号がデータ伝送の駆動に適用されると、時間領域におけるデータ信号の位相関係は制御不能となり、安全でないデータ伝送につながる。このため、一方では、ＲＡＭ及びＦＩＦＯ伝送方式に基づく典型的な高データレートトランシーバは、スペクトル拡散クロック信号によって駆動することができない。他方では、これらのトランシーバは、超高（＞１００ＭＨｚ）周波数で動作するように設計されているため、強力なＥＭＩが発生する。外部シールドを使用することは、これらの電子製品のＥＭＩを低減する１つの方法であるが、製品の重量が増加し、コストが高くなるため、望ましくない。したがって、改善されたデジタルトランシーバが望まれている。
【発明の概要】
【課題を解決するための手段】
【0003】
一態様では、本開示は、デジタルトランシーバを提供する。デジタルトランシーバは、固定値の第１の周波数を有する第１のクロック信号を生成するように構成されたクロック発生器を含む。デジタルトランシーバは、第１の周波数の第１のクロック信号によって駆動されてデータを送信する送信機を更に含む。更に、デジタルトランシーバは、クロック発生器に結合されて第１の周波数の反転された第１のクロック信号を生成するインバータを含む。デジタルトランシーバはまた、第１の周波数の反転された第１のクロック信号を、フィードバックのループ内で変化する第２の周波数のフィードバック信号と比較して、整数部分Ｉ＋小数部分ｒ（０＜ｒ＜１）を含む周波数制御ワードＦを決定するように構成された周波数検出器を含む。更に、デジタルトランシーバは、フィードバックのループにおいて周波数制御ワードＦによって駆動されて、境界拡散を有する第１の周波数に実質的に同期する時間平均周波数を有する第２のクロック信号を出力するデジタル制御発振器を含む。更に、デジタルトランシーバは、第２のクロック信号によって駆動されてデータを受信する受信機を含む。
【0004】
任意選択で、周波数検出器は、周波数制御ワードＦの整数部分Ｉを減少させるために第１の時間フレーム内で第１の制御信号を生成し、周波数制御ワードＦの整数部分Ｉを増加させるために第２の時間フレーム内で第２の制御信号を生成するように構成された分数コントローラを含む。第１の時間フレームと第２の時間フレームは、フィードバックのループにおいて次々に時間的に交互に設定される。
【0005】
任意選択で、分数コントローラは、反転された第１のクロック信号を受信する第１の入力ポートと、フィードバック信号を受信する第２の入力ポートと、トリガーサブ回路と、結合論理サブ回路とを含む。トリガーサブ回路は、１／２周波数分割器を介して第１の入力ポートに結合され、かつ部分的にインバータを介して第２の入力ポートに結合され、第１の周波数が第２の周波数よりも大きいか小さいかを判定するように構成された４つのＤ型フリップフロップを含む。結合論理サブ回路は、トリガーサブ回路に結合された２つのＸＯＲゲート、２つのインバータ、及び２つのＡＮＤゲートを含み、第１の周波数が第２の周波数よりも大きいと判定された場合に第１の時間フレーム内で第１の制御ポートに第１の制御信号を出力し、第１の周波数が第２の周波数よりも小さいと判定された場合に第２の時間フレーム内で第２の制御ポートに第２の制御信号を出力する。
【0006】
任意選択で、第１の制御信号は、第１の時間フレーム内でフィードバックの各ループにおいて整数部分Ｉを１だけ減少させるように制御することであり、第２の制御信号は、第２の時間フレーム内でフィードバックの各ループにおいて整数部分Ｉを１だけ増加させるように制御することである。
【0007】
任意選択で、デジタル制御発振器は、基本時間単位Δを含み、それに基づいて、第１の時間フレーム内で第１の周期ＴＡ＝Ｉ・Δを有するＮＡ個のパルスと第２の時間フレーム内で第２の周期ＴＢ＝（Ｉ＋１）・Δを有するＮＢ個のパルスとの組合せが生成される。
【0008】
任意選択で、デジタル制御発振器は、時間平均周期ＴＴＡＦ＝（１－ｒ）・ＴＡ＋ｒ・ＴＢ＝（Ｉ＋ｒ）・Δ＝Ｆ・Δを有する合成信号を生成するように構成された直接周期合成器を含み、小数部分ｒは、（ＮＡ＋ＮＢ）に対するＮＢの比によって決定される。
【0009】
任意選択で、直接周期合成器は、第１の周波数に等しい同じ入力周波数及び等間隔位相シフトΔを有するＫ個のパルスを生成する信号発生器を含む。直接周期合成器はまた、累算器を介して周波数制御ワードＦによって制御される累算レジスタに結合されて、Ｋ個のパルスを下位経路を介して入力して低レベルの合成信号を生成する第１のＫ‐１マルチプレクサを含む。直接周期合成器は、加算器を介して半制御ワードＦ／２によって制御される加算器レジスタに結合されて、Ｋ個のパルスを上位経路を介して入力して高レベルの合成信号を生成する第２のＫ‐１マルチプレクサを更に含む。
【0010】
任意選択で、直接周期合成器は、２‐１マルチプレクサを更に含み、それは、上位経路と下位経路との間の遷移を制御して、Ｋ個のパルスの入力周波数ｆ１を追跡する出力周波数ｆ２を有する合成信号を、ｆ２＝１／ＴＴＡＦ＝Ｋ・ｆ１／Ｆと周波数制御ワードＦによって決定される境界拡散との関係を介して、時間平均周期ＴＴＡＦに関連する時間平均周波数として出力する。
【0011】
任意選択で、境界拡散は、ＮＡ（ＴＴＡＦ－ＴＡ）によって与えられる、入力周波数ｆ１より前の出力周波数ｆ２の最大位相シフトと、ＮＢ（ＴＢ－ＴＴＡＦ）によって与えられる、入力周波数ｆ１より後ろの出力周波数ｆ２の最大位相シフトとを含む。
【0012】
任意選択で、信号発生器は、水晶発振器（ＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償水晶発振器（ＴＣＸＯ）、電圧制御温度補償水晶発振器（ＶＣＴＣＸＯ）及びオーブン制御水晶発振器（ＯＣＸＯ）に基づくクロック発生器である。
【0013】
任意選択で、直接周期合成器は、２‐１マルチプレクサに結合されたトグルフリップフロップを更に含み、それは、周波数制御ワードＦがＩとＩ＋１との間で切り替えられてフィードバックのループの動的平衡に達した後、上位経路と下位経路の遷移を切り替えて合成信号を選択的に出力する。
【0014】
任意選択で、合成信号は、時間平均周波数の境界拡散内で反転された第１のクロック信号の第１の周波数と実質的に同期した第２のクロック信号として出力され、受信機を駆動する。
【0015】
任意選択で、受信機は、受信機でのデータ受信確立時間が、時間平均周期ＴＴＡＦの半分から反転された第１のクロック信号に先行する第２のクロック信号の最大位相シフトを引いた値未満であり、受信機でのデータ受信維持時間が、時間平均周期ＴＴＡＦの半分から反転された第１のクロック信号より遅れている第２のクロック信号の最大位相シフトを引いた値未満であるという条件によって保証されたデータ完全性で、送信機から送信されたデータを受信するように構成される。
【0016】
一態様では、本開示は、本明細書に記載のデジタルトランシーバを含む、同期スペクトル拡散クロック信号によって駆動されるデータ伝送用のトランシーバチップを提供する。トランシーバチップは、システムオンチップ（ＳＯＣ）としてデジタル集積回路に実装される。
【0017】
更に別の態様では、本開示は、本明細書に記載のデジタルトランシーバを試験するための試験システムを提供する。試験システムは、第１のクロック信号によって駆動されてデジタルトランシーバに記憶されたランダムデータを生成する擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器を含む。デジタルトランシーバの送信機は、第１のクロック信号によって駆動されて送信機の第１のメモリに記憶されたランダムデータに基づいて送信データを生成し、デジタルトランシーバの受信機は、周波数境界拡散を有する第１のクロック信号に同期する第２のクロック信号によって駆動されて、受信データを記憶し、受信データを受信機の第２のメモリに記憶する。比較器は、第１のクロック信号によって駆動されて受信データを送信データと比較してエラーデータを生成する。エラーデータは、受信データと最初にＰＲＢＳによって生成されたランダムデータとの整合性に対応する０、又は受信データとランダムデータとの不整合に対応する１である。
【0018】
更に別の態様では、本開示は、同期スペクトル拡散クロック信号によって駆動されるデータ伝送方法を提供する。この方法は、固定値の第１の周波数の第１のクロック信号を生成するステップを含む。この方法は、第１のクロック信号で送信機を駆動してデータを送信するステップを更に含む。更に、この方法は、第１のクロック信号を反転させて第１の周波数の反転された第１のクロック信号を取得するステップを含む。この方法は、等間隔位相遅延Δを有する第１の周波数の複数のパルスを生成するステップを更に含む。更に、この方法は、周波数制御ワードＦによって制御される複数のパルスのうちの１つから、時間平均周期ＴＴＡＦに基づく時間平均周波数を有する合成信号を取得するステップを含み、合成信号は、フィードバックのループにおいてフィードバック信号として使用される。この方法は、時間平均周波数を有する合成信号が第１の周波数にロックされ、周波数制御ワードＦがフィードバックのループ内の動的平衡で整数Ｉと整数Ｉ＋１との間で切り替えられるときに分数ｒによって決定される境界拡散を有することに基づいて、第２のクロック信号を出力するステップを更に含む。更に、この方法は、第２のクロック信号で受信機を駆動してデータを受信するステップを含む。
【0019】
任意選択で、第１のクロック信号を反転させるステップは、データ受信のために追加の位相シフト利益を提供するステップを含む。
【0020】
任意選択で、等間隔位相遅延Δを有する第１の周波数の複数のパルスを生成するステップは、水晶発振器（ＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償水晶発振器（ＴＣＸＯ）、電圧制御温度補償水晶発振器（ＶＣＴＣＸＯ）及びオーブン制御水晶発振器（ＯＣＸＯ）に基づくクロック発生器を使用するステップを含む。
【0021】
任意選択で、時間平均周波数を有する合成信号を取得するステップは、下位経路において累算器を介して周波数制御ワードＦによって制御される累算レジスタに結合された第１のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する第１の周波数のＫ個のパルスを入力するステップと、低レベルの合成信号を生成するステップと、上位経路において加算器を介して半周波数制御ワードＦ／２によって制御される加算器レジスタに結合された第２のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する第１の周波数のＫ個のパルスを入力するステップと、高レベルの合成信号を生成するステップと、２‐１マルチプレクサを用いて、下位経路と上位経路を連動させ、低レベル又は高レベルの合成信号のいずれかを出力するステップとを含む。
【0022】
任意選択で、第２のクロック信号で受信機を駆動するステップは、受信機でのデータ受信確立時間が、時間平均周期ＴＴＡＦの半分から反転された第１のクロック信号に先行する第２のクロック信号の最大位相シフトを引いた値未満であり、受信機でのデータ受信維持時間が、時間平均周期ＴＴＡＦの半分から反転された第１のクロック信号より遅れている第２のクロック信号の最大位相シフトを引いた値未満であるという条件下で、境界拡散を有する時間平均周波数の合成信号を使用するステップを含む。
【図面の簡単な説明】
【0023】
以下の図面は、開示された様々な実施形態による例示の目的のための単なる例であり、本発明の範囲を限定することを意図するものではない。
【0024】
【図1】本開示の一実施形態による、同期拡散スペクトルを有するデータ伝送用のデジタルトランシーバのブロック図である。
【図2】本開示の一部の実施形態による、時間平均直接周期合成の下での基本時間単位及び周波数制御ワードに基づく合成クロック信号の生成を示す概略図である。
【図3】本開示の一実施形態による、時間平均周波数直接周期合成のための論理回路の機能図である。
【図5】本開示の一実施形態による、時間平均周波数ロッキングに基づくフィードバックのループの機能図である。
【図7】本開示の一実施形態による、デジタルトランシーバに含まれる複数の信号の位相関係を示す波形図である。
【発明を実施するための形態】
【0025】
次に、以下の実施形態を参照して、本開示をより具体的に説明する。一部の実施形態の以下の説明は、例示及び説明のみを目的として本明細書に提示されることに留意されたい。網羅的であること、又は開示された正確な形態に限定されることを意図するものではない。
【0026】
データ伝送を駆動するために適用される従来のスペクトル拡散クロック信号により、データ信号の位相関係が時間領域で制御できなくなり、安全でないデータ伝送につながる。このため、一方では、ＲＡＭ及びＦＩＦＯ伝送方式に基づく典型的な高データレートトランシーバは、スペクトル拡散クロック信号によって駆動することができない。他方では、これらのトランシーバは、超高（＞１００ＭＨｚ）データ信号周波数で動作するように設計されているため、強力な電磁干渉（ＥＭＩ）が発生する。
【0027】
したがって、本開示は、とりわけ、従来技術の制限及び欠点に起因する１つ以上の問題を実質的に排除する、境界拡散を有する同期クロック信号によって駆動される高データレート送信用の新規なデジタルトランシーバ及びその方法を提供する。一態様では、本開示は、以下に示される一部の実施形態によるデジタルトランシーバを提供する。
【0028】
図１は、同期スペクトル拡散を有するデータ伝送用のデジタルトランシーバのブロック図である。図１を参照すると、デジタルトランシーバ１０００は、データを送信するために第１の周波数ｆ１の第１のクロック信号によって駆動される送信機１０と、送信機１０から送信されたデータを受信するために第２の周波数ｆ２の第２のクロック信号によって駆動される受信機２０とを含む。一実施形態では、第１のクロック信号は、クロック発生器３０によって生成される。任意選択で、クロック発生器３０は、水晶発振器（ＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償水晶発振器（ＴＣＸＯ）、電圧制御温度補償水晶発振器（ＶＣＴＣＸＯ）及びオーブン制御水晶発振器（ＯＣＸＯ）を備えることができる。任意選択で、第１のクロック信号の第１の周波数ｆ１は固定値を有する。任意選択で、第１のクロック信号の第１の周波数ｆ１は、スペクトル拡散を有する信号ではない。一実施形態では、受信機２０を駆動するための第２のクロック信号は、第１の周波数ｆ１に実質的に同期する第２の周波数ｆ２を有するスペクトル拡散クロック信号となるように構成され、その信号パルスの立ち下がり／立ち上がりエッジが境界範囲で拡大される。第２のクロック信号の境界範囲が受信機２０におけるデータ確立及び維持時間を満たすように適切に設定されている限り、第２のクロック信号によって駆動される受信機２０は、データアラインメントを失うことなく、送信データを正しく受信することができる。
【0029】
図１を参照すると、デジタルトランシーバ１０００は、境界拡散を有する同期クロック信号を生成するための時間平均周波数ロッキングループを含む。一実施形態では、インバータ４０は、クロック発生器３０に結合されて、反転された第１のクロック信号を生成してから、フィードバックのループにおいてそれをデジタル制御発振器５０に供給する。デジタル制御発振器５０は、時間平均周波数直接周期合成の原理に基づいて合成信号を生成するように構成される。合成信号は、フィードバックのループにおいてフィードバック信号として使用され、フィードバックのループが平衡状態に達すると、最終的に第２のクロック信号として出力される。
【0030】
図２は、本開示の一部の実施形態による、時間平均直接周期合成の下での基本時間単位及び周波数制御ワードに基づく合成クロック信号の生成を示す概略図である。図２を参照すると、フィードバックの周波数ロッキングループは、最初にデジタル発振器を使用して、基本時間単位Δを生成する。基本時間単位に基づいて、異なるパルス周期ＴＡ及びＴＢを有する２つの周期信号がそれぞれ生成される。デジタル制御周波数制御ワードＦは、少なくともその整数部分Ｉで表され、２つのパルス周期をＴＡ＝Ｉ・Δ及びＴＢ＝（Ｉ＋１）・Δに設定するために使用される。周波数制御ワードＦは、デジタル制御発振器５０を制御して、２つのパルス周期ＴＡ及びＴＢの時間平均の組み合わせでパルスを有する出力信号を合成するために使用される。合成信号は、時間平均周期ＴＴＡＦ＝（１－ｒ）・ＴＡ＋ｒ・ＴＢ＝（Ｉ＋ｒ）・Δを有する新しいクロック信号として供給される。時間平均周波数は、ｆＴＡＦ＝１／ＴＴＡＦである。ここで、ｒは、２種類のパルス周期が発生する可能性を表す０～１の分数である。周波数制御ワードＦ＝Ｉ＋ｒである。
【0031】
上記の図１に示されるデジタル制御発振器５０は、図５に示されるように、フィードバックのループにおいて入力信号の第１の周波数とフィードバック信号のフィードバック周波数を比較する周波数検出器１００と、フィードバック信号として再び使用される合成信号を生成する時間平均周波数直接周期合成器２００とを含む。フィードバックのループは、最終的に、フィードバック信号のフィードバック周波数が入力信号の第１の周波数を追跡することを可能にする。
【0032】
特定の実施形態では、周波数検出器１００は、第１の周波数ｆ１の入力信号を第２の周波数ｆ２のフィードバック信号と比較して、第１の制御信号ｆａｓｔ及び第２の制御信号ｓｌｏｗを交互に生成して、フィードバックのループ内の周波数制御ワードＦを決定して、第２の周波数ｆ２が第１の周波数ｆ１を追跡することを可能にするように構成される。図６は、本開示の一実施形態による、図５のフィードバックのループにおける周波数検出器の論理回路の概略図を示す。図６を参照すると、周波数検出器１００は、入力信号を受信する第１の入力ポートと、フィードバック信号を受信する第２の入力ポートとを含む。更に、周波数検出器１００は、第１の入力ポート及び第２の入力ポートに結合され、第１の周波数ｆ１と第２の周波数ｆ２との間の関係を検出するように構成されたトリガーサブ回路１００１を含む。周波数検出器１００は、トリガーサブ回路１００１に結合され、第１の時間フレーム内で第１の制御ポートへの第１の制御信号ｆａｓｔを生成し、第２の時間フレーム内で第２の制御ポートへの第２の制御信号ｓｌｏｗを生成する結合論理サブ回路１００２を更に含む。第１の時間フレーム及び第２の時間フレームは次々に交互に現れる。
【0033】
一実施形態では、トリガーサブ回路１００１は、周波数分割器を介して第１の入力ポートに結合され、かつ部分的にインバータを介して第２の入力ポートに結合された４つのＤ型フリップフロップを含む。トリガーサブ回路１００１は、第１の周波数ｆ１が第２の周波数ｆ２よりも大きいか小さいかを判定するように構成される。結合論理サブ回路１００２は、２つのＸＯＲゲートと、２つのインバータと、２つのＡＮＤゲートとを含み、第１の周波数ｆ１が第２の周波数ｆ２よりも大きいという判定に基づいて第１の時間フレーム内で第１の制御ポートに第１の制御信号ｆａｓｔを出力するか、又は第１の周波数ｆ１が第２の周波数ｆ２よりも小さいという判定に基づいて第２の時間フレーム内で第２の制御ポートに第２の制御信号ｓｌｏｗを出力するように構成される。一実施形態では、フィードバックのループにおいて、第１の制御信号ｆａｓｔは、周波数制御ワードＦを減少させるように駆動し、第２の制御信号ｓｌｏｗは、周波数制御ワードＦを増加させるように駆動する。最終的に、第１の制御信号ｆａｓｔ及び第２の制御信号ｓｌｏｗが交互に生成され、周波数制御ワードＦが２つの整数ＩとＩ＋１の間で切り替えられるときにフィードバックのループ全体が動的平衡に達する。言い換えると、第２の周波数は、フィードバックのループ内で第１の周波数に実質的にロックされる。入力周波数が変化すると、即ち、ロッキングターゲットが変更されると、周波数検出器１００は、周波数制御ワードを決定して、フィードバックのループにおける周波数ロッキングを達成するように動作する。
【0034】
図５に戻ると、周波数検出器１００は、時間平均周波数直接周期合成器２００と共に動作して、フィードバックのループにおける周波数ロッキングを達成する。一実施形態では、図３は、本開示の一実施形態による、時間平均周波数直接周期合成器２００の論理回路の機能図を示す。一実施形態では、各ループにおいて、周波数検出器１００は、入力周波数ｆｉｎ＝ｆ１を通過させ、周波数制御ワードＦを時間平均周波数直接周期合成器２００に供給する。図３を参照すると、Ｋ個の入力パルスは、水晶発振器（ＸＯ）によって生成された基本時間単位Δに基づいて、単純な電圧制御発振器（ＶＣＯ）によって生成される。任意選択で、Ｋ個の入力パルスは、同じ周波数ｆｉｎ＝ｆ１を有するＫ個の位相等間隔信号から生成された基本時間単位Δに基づいている。図４は、本開示の一実施形態による、図３のデジタル制御発振器のＫ個の入力パルスの概略図を示す。
【0035】
Ｋ個の入力パルスは、それぞれ２つのＫ‐１マルチプレクサに入力される。図の下半分にある第１のＫ‐１マルチプレクサ（ＭＵＸ＿Ａ）は、累算器を介して制御ワードＦによって制御される２パイプラインレジスタに結合され、Ｋ個の入力パルスが第１の出力ＭＵＸＯＵＴ＿Ａとして下位経路を通過することを可能にする。
【0036】
遷移時間ｔ６で、累算器は、クロック信号の立ち上がりエッジごとに累積計算を実行して、周波数制御ワードＦが、小数部分ｒ及び整数部分Ｉを含む実数であることを処理する。下位経路にあるＫ‐１マルチプレクサは、低電圧レベルで出力ＣＬＫ１の論理「０」の長さを支配する。第１の遷移時間ｔ１で、ＳＥＬ＿ＬＯＷはＣＬＫ２の立ち上がりエッジで第１（又は下位）のＫ‐１マルチプレクサに供給される。したがって、それはＫ個のパルスのうちの１つのパルスを第１の出力として選択する。
【0037】
第２のＫ‐１マルチプレクサ（ＭＵＸ＿Ｂ）は、加算器を介して半制御ワードＦ／２によって制御される２パイプラインレジスタに結合され、Ｋ個のパルスを上位経路を介して入力して高レベルの第２の出力ＭＵＸＯＵＴ＿Ｂを生成する。加算器は、周波数制御ワードＦの整数部分Ｉのみを有する。上位経路にあるＫ‐１マルチプレクサは、高電圧レベルで出力ＣＬＫ１の論理「１」の長さを支配する。
【0038】
更に、図３を参照すると、２‐１マルチプレクサＭＵＸ‐ＣはＣＬＫ１によって制御され、上位経路及び下位経路の遷移を制御する。これで、上位経路又は下位経路のいずれかから１つの信号のみが、Ｄ型フリップフロップ及び２つのインバータを含むトグルフリップフロップ回路に到達し、クロックの立ち上がりエッジごとに出力ＭＵＸＯＵＴを「１」から「０」に、又は「０」から「１」に切り替える。
【0039】
第２の遷移時間ｔ２で、選択された信号は第１のＫ‐１マルチプレクサＭＵＸ＿Ａを通過し、２‐１マルチプレクサＭＵＸ‐Ｃに供給される。
【0040】
ｔ２と同時に発生する第３の遷移時間ｔ３で、ＣＬＫ２が立ち上がりエッジの後に論理「１」の状態にあるとき、ＣＬＫ１は論理「０」の状態にある。したがって、２‐１マルチプレクサＭＵＸ‐Ｃは、トグルフリップフロップに送信されるＭＵＸＯＵＴとして、上位経路から第２の出力ＭＵＸＯＵＴ＿Ｂを選択する。
【0041】
第４の遷移時間ｔ４で、第２の出力ＭＵＸＯＵＴ＿Ｂの立ち上がりエッジはトグルフリップフロップに到達し、０から１への遷移が終了する。
【0042】
第５の遷移時間ｔ５で、ＣＬＫ１は１に遷移する。したがって、２‐１マルチプレクサＭＵＸ‐Ｃは、下位経路の第１の出力ＭＵＸＯＵＴ＿Ａを選択してトグルフリップフロップに送信する。プロセス全体がフィードバックのループにおいて繰り返される。
【0043】
本実施形態では、時間平均周波数ｆＴＡＦ ＝ Ｋ・ｆｉｎ／Ｆを有する合成信号は、周波数制御ワードＦが変化するにつれて、フィードバックの各ループにおいてデジタル制御発振器５０から出力される。最終的に、周波数検出器１００によって決定された周波数制御ワードＦが整数ＩとＩ＋１との間で切り替えられるとき、フィードバックのループは動的平衡に達する。これは、フィードバックループ内の第２の周波数ｆ２（図５を参照）が、時間平均周波数直接周期合成器２００によって合成され、そこから出力される時間平均周波数ｆＴＡＦであり、拡大された位相範囲で第１の周波数又は入力周波数ｆ１を実質的に追跡することを表す。拡大された位相範囲は、
【0044】
【数1】
【0045】
で表される、第１の時間フレーム＋第２の時間フレーム内のＮＡ個のサイクルＴＡ＝Ｉ・Δ及びＮＢ個のサイクルＴＢ＝（Ｉ＋１）・Δからの合成信号の周波数における境界拡散として表すことができる。
【0046】
【数2】
【0047】
は、ＮＡ（ＴＴＡＦ－ＴＡ）によって与えられる、入力周波数ｆ１より前の第２の周波数ｆ２の最大位相シフトを表し、
【0048】
【数3】
【0049】
は、ＮＢ（ＴＢ－ＴＴＡＦ）によって与えられる、入力周波数ｆ１より後ろの第２の周波数ｆ２の最大位相シフトを表す。
【0050】
図７は、本開示の一実施形態による、デジタルトランシーバ１０００に含まれる複数の信号の位相関係を示す波形図である。図７を参照すると、一例では、入力信号は、固定値の第１の周波数ｆ１を有する方形波であり、即ち、それは、データを送信するために送信機１０を駆動するために使用される第１のクロック信号である。図７に見られるように、第１のクロック信号は境界拡散を有していない。第１のクロック信号によって与えられる各サイクルにおいて、送信データは送信機１０のメモリに書き込まれ、送信される。図１に示されるように、インバータ４０は、同じ第１の周波数を有するが反転された位相を有する反転された第１のクロック信号を生成する。反転された第１のクロック信号は、デジタル制御発振器５０にロードされた第１の周波数を有する入力信号である。任意選択で、反転された第１のクロック信号を入力信号としてデジタル制御発振器５０にロードする前に、第１のクロック信号に対してインバータ４０によって実行される位相反転は、フィードバックの時間平均周波数ロッキングループを動作させるための追加のサイクル遅延を可能にする。図７に示されるように、元の送信機クロックｆ１から反転されたＴＡＦ‐ＦＬＬ入力ｆ１として示される入力信号は、それらの間で逆位相を有するが、同じ周波数ｆ１を有する。出力信号（フィードバックのループが動的平衡に達した後）は、受信機クロックｆ２として示される第２の周波数を有する。ｆ２は実質的にｆ１を追跡するか、又はそれにロックされるが、拡大境界Ｌ１＋Ｌ２を有する。言い換えると、出力信号は、境界拡散を有する第１のクロック周波数と実質的に同期する第２の周波数を有する第２のクロック信号として供給される。
【0051】
一実施形態では、図７を参照すると、１サイクルにおける入力信号の立ち下がりエッジと同じ１サイクルにおける出力信号の最も早い立ち上がりエッジとの間の期間は、最小位相シフト値
【0052】
【数4】
【0053】
を与える。同じ実施形態では、１サイクルにおける入力信号の立ち下がりエッジと同じ１サイクルにおける出力信号の最も遅い立ち上がりエッジとの間の期間は、最大位相シフト値
【0054】
【数5】
【0055】
を与える。受信機２０が、データアライメント及びセキュリティを失うことなく、送信機１０から送信されたデータを正しく受信するために、以下の条件が満たされなければならない。
ＴＳＵ＜Ｌ３ｍｉｎ
ＴＨ＜Ｔ－Ｌ３ｍａｘ
ここで、ＴＳＵは、受信機に必要なデータ確立時間を表し、ＴＨは受信機に必要なデータ維持時間を表す。
ＴＳＵ＜Ｌ３ｍｉｎ
ＴＨ＜Ｔ－Ｌ３ｍａｘ
ここで、ＴＳＵは、受信機に必要なデータ確立時間を表し、ＴＨは受信機に必要なデータ維持時間を表す。
【0056】
別の態様では、本開示は、同期スペクトル拡散クロック信号によって駆動されるデータ伝送用のトランシーバチップを提供し、それは、本明細書に記載され、システムオンチップ（ＳＯＣ）としてデジタル集積回路に実装されたデジタルトランシーバ１０００を含む。任意選択で、デジタルトランシーバ１０００は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）チップデバイスに実装される。任意選択で、デジタルトランシーバ１０００は、特定用途向け集積回路（ＡＳＩＣ）チップデバイスに実装される。
【0057】
更に別の態様では、本開示は、本明細書に記載のデジタルトランシーバを試験するための試験システムを提供する。図８は、本開示の一実施形態による、図１のデジタルトランシーバ１０００を試験するための簡略化された試験システム２０００のブロック図を示す。図８を参照すると、試験システム２０００は、第１のクロック信号によって駆動されて、デジタルトランシーバ１０００の送信機１０のメモリ（ＲＡＭ１１）に記憶されたランダムデータを生成する擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器５を含む。第１の周波数ｆ１の第１のクロック信号によって駆動される送信機１０は、ＰＲＢＳ５によって生成されたランダムデータに基づいて送信データを生成する。デジタルトランシーバ１０００の受信機２０は、第１のクロック信号に同期し、周波数境界拡散を有する第２の周波数ｆ２を有する第２のクロック信号によって駆動され、受信データを収集し、収集データを受信機２０のメモリ（ＲＡＭ２１）に記憶する。試験システム２０００は、第１のクロック信号ｆ１によっても駆動され、受信データを送信データと比較してエラーデータを生成する比較器６を更に含み、任意選択で、エラーデータは、受信データと最初にＰＲＢＳ５によって生成されたランダムデータとの整合性に対応する０である。任意選択で、エラーデータは、受信データとランダムデータとの不整合に対応する１である。一般に、デジタルトランシーバ１０００は、第１のクロック信号の第１の周波数又は入力周波数を第２のクロック信号の第２の周波数又は出力周波数で追跡するフィードバックの時間平均周波数ロッキングループを含むため、フィードバックのループがまだ動的平衡に達することなく周波数追跡で動作している以前の期間では、これらの以前の期間の受信データの一部にはエラーデータ１が出力されている。動的平衡に到達し、デジタルトランシーバ１０００が安定化されると、第１のクロック信号の入力周波数と第２のクロック信号の出力周波数との間の整合性を確立することができ、その結果、完全なデータアラインメントに対応する実質的に０のエラーデータが生じる。
【0058】
同期スペクトル拡散クロック信号は、デジタルトランシーバシステムの受信機を駆動し、（高速）データ伝送中の電磁干渉を実質的に低減する。デジタルトランシーバシステムにおける送信機及び受信機がそれぞれ異なるクロック信号によって駆動され、システムにおける個々のモジュールがスペクトル拡散クロック信号制御を可能にする機能を有するため、トランシーバシステムは、データ送信及び受信を駆動するためにクロック信号を柔軟に使用することができる。システム回路全体は、シンプルで効率が高く、抗ＥＭＩ機能を備えており、また、高速データ伝送の応用でシステムオンチップ形式で便利に実装することができる。
【0059】
更に別の態様では、本開示は、同期スペクトル拡散クロック信号によって駆動されるデータ伝送用の方法を提供する。この方法は、固定値の第１の周波数の第１のクロック信号を生成するステップを含む。この方法はまた、第１のクロック信号で送信機を駆動してデータを送信するステップを含む。更に、この方法は、第１のクロック信号を反転させて第１の周波数の反転された第１のクロック信号を取得するステップを含む。この方法は、等間隔位相遅延Δを有する第１の周波数の複数のパルスを生成するステップを更に含む。
【0060】
更に、この方法は、周波数制御ワードＦによって制御される複数のパルスのうちの１つから、時間平均周期ＴＴＡＦに基づく時間平均周波数を有する合成信号を取得するステップを含む。合成信号は、フィードバックの時間平均周波数ロッキングループにおいてフィードバック信号としても使用される。この方法は、時間平均周波数を有する合成信号が第１の周波数にロックされ、周波数制御ワードＦがフィードバックのループ内の動的平衡で整数Ｉと整数Ｉ＋１との間で切り替えられるときに分数ｒによって決定される境界拡散を有することに基づいて、第２のクロック信号を出力するステップを更に含む。更に、この方法は、第２のクロック信号で受信機を駆動してデータを受信するステップを含む。
【0061】
特に、等間隔位相遅延Δを有する第１の周波数の複数のパルスを生成するステップは、入力信号、即ち第１の周波数の第１のクロック信号に基づいて、水晶発振器（ＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償水晶発振器（ＴＣＸＯ）、電圧制御温度補償水晶発振器（ＶＣＴＣＸＯ）及びオーブン制御水晶発振器（ＯＣＸＯ）に基づくクロック発生器を使用するステップを含む。
【0062】
一実施形態では、第１のクロック信号を反転させるステップは、データ受信のために追加の位相シフト利益を提供するステップを含む。
【0063】
一実施形態では、時間平均周波数を有する合成信号を取得するステップは、第１の経路において累算器を介して周波数制御ワードＦによって制御される累算レジスタに結合された第１のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する第１の周波数のＫ個のパルスを入力するステップと、低レベルの合成信号を生成するステップと、第２の経路において加算器を介して半周波数制御ワードＦ／２によって制御される加算器レジスタに結合された第２のＫ‐１マルチプレクサを用いて、等間隔位相遅延Δを有する第１の周波数のＫ個のパルスを入力するステップと、高レベルの合成信号を生成するステップと、２‐１マルチプレクサを用いて、第１の経路と第２の経路を連動させ、低レベル又は高レベルの合成信号のいずれかを出力するステップとを含む。
【0064】
最後に、第２のクロック信号で受信機を駆動するステップは、受信機でのデータ受信確立時間が、時間平均周期ＴＴＡＦの半分から反転された第１のクロック信号に先行する第２のクロック信号の最大位相シフトを引いた値未満であり、受信機でのデータ受信維持時間が、時間平均周期ＴＴＡＦの半分から反転された第１のクロック信号より遅れている第２のクロック信号の最大位相シフトを引いた値未満であるという条件下で、境界拡散を有する時間平均周波数の合成信号を使用するステップを含む。
【0065】
本発明の実施形態の前述の説明は、例示及び説明の目的で提示されてきた。網羅的であること、又は本発明を正確な形態若しくは開示された例示的な実施形態に限定することを意図するものではない。したがって、前述の説明は、限定的ではなく例示的であると見なされるべきである。明らかに、多くの修正及び変形は当業者には明らかであろう。実施形態は、本発明の原理及びその最良の形態の実際の適用を説明するために選択及び記載され、それによって、当業者が、企図される特定の使用又は実装に適した様々な修正を加えて様々な実施形態について本発明を理解できるようにする。本発明の範囲は、本明細書に添付された特許請求の範囲及びそれらの同等物によって定義されることが意図され、すべての用語は、特に明記されていない限り、それらの最も広い合理的な意味で意味される。したがって、「発明」、「本発明」などの用語は、必ずしも特許請求の範囲を特定の実施形態に限定するものではなく、本発明の例示的な実施形態への言及は、本発明に対する限定を意味するものではなく、そのような限定は推論されるべきではない。本発明は、添付の特許請求の範囲の精神及び範囲によってのみ限定される。更に、これらの特許請求の範囲は、名詞又は要素に続く「第１」、「第２」などを使用することに言及することができる。そのような用語は、命名法として理解されるべきであり、特定の数が与えられていない限り、そのような命名法によって修飾される要素の数に制限を与えると解釈されるべきではない。記載されているいかなる利点及び利益も、本発明のすべての実施形態に当てはまるとは限らない。以下の特許請求の範囲によって定義される本発明の範囲から逸脱することなく、当業者によって記載された実施形態に変更を加えることができることを理解されたい。更に、本開示の要素及び構成要素は、その要素又は構成要素が以下の特許請求の範囲において明示的に記載されているか否かにかかわらず、公衆に提供されることを意図するものではない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】