特許 7611208 電力およびＲＦ用途用の設計された基板構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-25

(45)【発行日】2025-01-09

(54)【発明の名称】電力およびＲＦ用途用の設計された基板構造

(51)【国際特許分類】

   H01L 21/02 20060101AFI20241226BHJP

   H01L 21/20 20060101ALI20241226BHJP

   H10D 88/00 20250101ALI20241226BHJP

   B32B 18/00 20060101ALI20241226BHJP

【ＦＩ】

H01L21/02 B

H01L21/20

H01L27/12 B

B32B18/00 A

【請求項の数】 7

【外国語出願】

(21)【出願番号】P 2022173496

(22)【出願日】2022-10-28

(62)【分割の表示】P 2020103432の分割

【原出願日】2017-06-13

(65)【公開番号】P2023017856

(43)【公開日】2023-02-07

【審査請求日】2022-11-17

(31)【優先権主張番号】62/354,623

(32)【優先日】2016-06-24

(33)【優先権主張国・地域又は機関】US

【前置審査】

(73)【特許権者】

【識別番号】518137335

【氏名又は名称】クロミス，インコーポレイテッド

(74)【代理人】

【識別番号】100137969

【弁理士】

【氏名又は名称】岡部 憲昭

(74)【代理人】

【識別番号】100104824

【弁理士】

【氏名又は名称】穐場 仁

(72)【発明者】

【氏名】オドノブリュードフ，ウラジミール

(72)【発明者】

【氏名】バセリ，セム

(72)【発明者】

【氏名】ファーレンズ，シャリ

【審査官】小池 英敏

(56)【参考文献】

【文献】特開２０１６－０７２４５０（ＪＰ，Ａ）

【文献】特表２０１０－５０２０２３（ＪＰ，Ａ）

【文献】特表２００８－５３８６５８（ＪＰ，Ａ）

【文献】特表２００６－５１７７３４（ＪＰ，Ａ）

【文献】特開２０１２－１９７２１３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／０２

Ｈ０１Ｌ ２１／２０

Ｂ３２Ｂ １８／００

Ｂ２３Ｋ ２０／００

Ｃ３０Ｂ １／００

(57)【特許請求の範囲】

【請求項1】

基板構造を製造する方法であって、前記方法は、
複数の空隙を特徴とする前面を有し、多結晶材料を含むセラミック基板を用意することと、
接合層材料を含み、前記セラミック基板の前記前面に結合される接合層を形成することと、
前記接合層の一部を除去して、前記セラミック基板の前記前面の少なくとも一部を露出し、前記複数の空隙内に前記接合層材料が充填された充填領域を画定することと、
前記セラミック基板および前記接合層をバリア層に封入することと、
前記バリア層に結合される単結晶の酸化ガリウム層を形成することと
を含む、方法。

【請求項2】

前記接合層を形成する前に、前記セラミック基板の前記前面に結合される接着層を形成することをさらに含み、
前記接合層は前記接着層を介して前記セラミック基板の前記前面に結合される、請求項１に記載の方法。

【請求項3】

前記セラミック基板が、窒化アルミニウムを含む、請求項１に記載の方法。

【請求項4】

前記バリア層が、窒化シリコンを含む、請求項１に記載の方法。

【請求項5】

前記単結晶の酸化ガリウム層が、剥離した単結晶酸化ガリウム層を含む、請求項１に記載の方法。

【請求項6】

前記単結晶の酸化ガリウム層に結合されるエピタキシャル層をさらに含む、請求項１に記載の方法。

【請求項7】

前記エピタキシャル層が、エピタキシャルＩＩＩ－Ｖ層を含む、請求項６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
[0001]本出願は、２０１６年６月２４日に出願された「ＰＯＬＹＣＲＹＳＴＡＬＬＩＮＥ ＣＥＲＡＭＩＣ ＳＵＢＳＴＲＡＴＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」という名称の米国仮特許出願第６２／３５４，６２３号明細書に基づく優先権を主張し、その開示は、すべての目的のためにその全体が参照により本明細書に組み込まれる。

【0002】

[0002]以下の米国特許出願は本出願と同時に出願されており、本出願の開示はすべての目的のためにその全体が参照により本明細書に組み込まれる。

【0003】

[0003]２０１７年６月１３日に出願された「ＰＯＬＹＣＲＹＳＴＡＬＬＩＮＥ ＣＥＲＡＭＩＣ ＳＵＢＳＴＲＡＴＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」という名称の出願第１５／６２１，２３５号（代理人整理番号０９８８２５－１０４９５３１（００３２１０ＵＳ））。

【背景技術】

【0004】

[0004]発光ダイオード（ＬＥＤ）構造は、通常、サファイア基板上にエピタキシャル成長させる。現在、多くの製品が照明、コンピュータモニタ、およびその他のディスプレイ装置を含むＬＥＤ装置を使用している。

【0005】

[0005]サファイア基板上の窒化ガリウム系ＬＥＤ構造の成長は、基板とエピタキシャル層が異なる材料で構成されているため、ヘテロエピタキシャル成長プロセスである。ヘテロエピタキシャル成長プロセスに起因して、エピタキシャル成長材料は、エピタキシャル層の電子的／光学的特性に関連する均一性の低下およびメトリクスの低下を含む様々な悪影響を示す可能性がある。したがって、エピタキシャル成長プロセスおよび基板構造に関連する改良された方法およびシステムが当該分野において必要である。

【発明の概要】

【0006】

[0006]本発明は、概して設計された基板構造に関する。より具体的には、本発明は、エピタキシャル成長プロセスでの使用に適した方法およびシステムに関する。単なる一例として、本発明は、エピタキシャル成長に適した基板構造を提供する方法およびシステムに適用されており、その構造は、その上に成長するエピタキシャル層に実質的に適合する熱膨張率（ＣＴＥ）によって特徴付けられる。本方法および技術は、様々な半導体処理操作に適用することができる。

【0007】

[0007]一実施形態によれば、セラミック基板構造を製造する方法は、セラミック基板を用意することと、セラミック基板をバリア層に封入することと、バリア層に結合される接合層を形成することとを含む。方法はさらに、接合層の一部を除去してバリア層の少なくとも一部を露出させ、充填領域を画定することと、露出したバリア層および充填領域の少なくとも一部の上に第２の接合層を堆積することとを含む。他の実施形態では、バリア層は除去プロセス中に露出されない。

【0008】

[0008]別の実施形態によれば、セラミック基板構造を製造する方法は、セラミック基板を用意することと、セラミック基板の前面に結合される接合層を形成することと、化学的機械研磨（ＣＭＰ）プロセスを実行して接合層の一部を除去し、セラミック基板の前面の少なくとも一部を露出させることと、セラミック基板をバリア層に封入することとを含む。幾つかの実施形態において、バリア層は窒化シリコンを含み得る。セラミック基板の前面は、５０～６００ｎｍの範囲のＲＭＳ粗さによって特徴付けることができ、バリア層は、０．５～２ｎｍの範囲のＲＭＳ粗さによって特徴付けることができる。セラミック基板の前面は、複数の空隙によって特徴付けることができ、接合層は複数の空隙を充填することができる。

【0009】

[0009]多くの利点が従来技術に対して本発明によって達成される。例えば、本発明の実施形態は、その上に成長させたエピタキシャル層と実質的に一致する熱膨張率（ＣＴＥ）によって特徴付けられる、エピタキシャル成長に適した基板構造を提供する。成長基板の熱膨張特性をエピタキシャル層と一致させることは、エピタキシャル層および／または設計された基板における応力を減少させる。応力は幾つかの種類の欠陥の原因となる。例えば、応力はエピタキシャル層内の転位密度を増加させる可能性があり、これはエピタキシャル層の電気的および光学的特性を損なう。応力はまた、エピタキシャル層または基板に残留歪みをもたらす可能性があり、それは、応力亀裂、転位の滑り、スリップ、曲がりおよび反りなどの、後の工程におけるさらなる処理上の懸念をもたらす可能性がある。熱膨張による基板の曲がりおよび反りは、自動化装置において材料の取り扱いを困難にし、装置製造、基板の亀裂、および材料のクリープに必要な追加のリソグラフィ工程を実行する能力を制限する可能性がある。加えて、応力を加えた材料では装置の性能寿命が短くなる。熱的不一致から生じる応力緩和および応力誘起亀裂伝播、転位滑り、および他の格子移動は、装置性能の低下から装置および装置層の破壊または剥離までのモードの範囲での初期故障につながる可能性がある。装置はエピタキシャル層において製造される。

【0010】

[0010]本発明のこれらのおよび他の実施形態は、多くのその利点および特徴と共に、以
下の本文および添付の図面に関連してより詳細に説明される。

【図面の簡単な説明】

【0011】

【図1A】本発明の一実施形態による設計された基板構造を示す簡略化された概略図である。

【図1B】本発明の一実施形態による設計された基板を製造する方法を示す簡易フローチャートである。

【図1C】本発明の一実施形態によるエピタキシャル層を含む設計された基板構造を示す簡略化された概略図である。

【図2】本発明の一実施形態による接合層の堆積後の設計された基板構造を示す簡略化された概略図である。

【図3A】本発明の一実施形態による接合層を薄くした後の設計された基板構造を示す簡略化された概略図である。

【図3B】本発明の一実施形態によるエッチング停止層まで研磨した後の設計された基板構造を示す簡略化された概略図である。

【図3C】本発明の一実施形態による接合層の再堆積後の設計された基板構造を示す簡略化された概略図である。

【図4】本発明の一実施形態による１つ以上の設計された層を形成した後の設計された基板構造を示す簡略化された概略図である。

【図5】本発明の一実施形態による剥離層を含む設計された基板構造を示す簡略化された概略図である。

【図6A】本発明の一実施形態による多結晶セラミックコアおよび平坦化材料を示す簡略化された概略図である。

【図6B】本発明の一実施形態によるＣＭＰプロセス後の多結晶セラミックコアおよび平坦化材料を示す簡略化された概略図である。

【図6C】本発明の一実施形態によるバリアシェル内に封入された平坦化多結晶セラミックコアを示す簡略化された概略図である。

【図6D】本発明の一実施形態による剥離された単結晶Ｓｉ層を有するバリアシェル内に封入された平坦化多結晶セラミックコアを示す簡略化された概略図である。

【図6E】本発明の一実施形態による堆積酸化物および剥離単結晶Ｓｉ層で覆われたバリアシェル内に封入された平坦化多結晶セラミックコアを示す簡略化された概略図である。

【図6F】本発明の一実施形態による封入され平坦化された多結晶セラミックコア上の設計された層の形成を示す簡略化された概略図である。

【図6G】本発明の一実施形態による封入され平坦化された多結晶セラミックコア上の設計された層の上部にある剥離Ｓｉ層を示す簡略化された概略図である。

【図6H】本発明の一実施形態による封入され平坦化された多結晶セラミックコア上の設計された層上の接合層の形成を示す簡略化された概略図である。

【図6I】本発明の一実施形態による剥離Ｓｉ層を有する封入され平坦化された多結晶セラミックコア上の設計された層上の接合層の形成を示す簡略化された概略図である。

【発明を実施するための形態】

【0012】

[0029]本発明の実施形態は、設計された基板構造に関する。より具体的には、本発明は、エピタキシャル成長プロセスでの使用に適した方法およびシステムに関する。単なる一例として、本発明は、エピタキシャル成長に適した基板構造を提供する方法およびシステムに適用されており、その構造は、その上に成長するエピタキシャル層に実質的に適合する熱膨張率（ＣＴＥ）によって特徴付けられる。本方法および技術は、様々な半導体処理操作に適用することができる。

【0013】

[0030]図１Ａは、本発明の一実施形態による設計された基板構造を示す簡略化された概略図である。図１Ａに示されているように、図１Ａに示されている設計された基板構造は
、様々な電子および光学用途に適している。設計された基板構造は、設計された基板構造上、例えば剥離シリコン（１１１）層上に成長するエピタキシャル材料のＣＴＥと実質的に一致する熱膨張率（ＣＴＥ）を有することができるコア１１０（例えば、ＡｌＮ基板）を含む。本明細書でより十分に論じられるように、エピタキシャル材料は、（１１１）シリコン以外の異なる結晶方位を有するシリコン層を含む他の基本的半導体材料、および／または窒化ガリウム（ＧａＮ）系材料を含む化合物半導体材料を含み得る。これらの変形は結晶成長面などを含む。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0014】

[0031]窒化ガリウム（ＧａＮ）系材料（ＧａＮ系層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、多結晶セラミック材料、例えば、酸化イットリウムなどの結合材料を含むことができる多結晶窒化アルミニウム（ＡｌＮ）とすることができる。多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化シリコン（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ_２Ｏ_３）などを含む他の材料をコアに利用することができる。

【0015】

[0032]コアの厚さは、１００～１５００μｍ程度、例えば７２５μｍであり得る。コアは、シェルまたは封入シェルと呼ぶことができる接着層１１２（ＴＥＯＳとラベル付けされている）に封入されている。設計された基板構造の中央部分のみを示し、端部を示さない図１Ａは、コア１１０の上下の接着層１１２の存在を示すことによってこの封入を示しており、接着層１１２はまた、明瞭にするために図示されていないコア１１０の端部に存在することが理解されるであろう。導電層１１４、第２の接着層１１６、およびバリア層１１８についても同様に、以下に詳細に論じるが、コア層の上下にこれらの封入層の存在が示されているが、これらの層は端部にも同様に存在することが理解されよう。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0016】

[0033]一実施形態では、接着層１１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含む。他の実施形態では、接着層の厚さは、例えば１００Åから２，０００Åまで変化する。幾つかの実施形態ではＴＥＯＳ酸化物が接着層に利用されるが、後に堆積される層とその下の層または材料との間の接着をもたらす他の材料（例えば、セラミック、特に多結晶セラミック）も本発明の実施形態に従って利用できる。例えば、ＳｉＯ_２または他の酸化シリコン（Ｓｉ_ｘＯ_ｙ）はセラミック材料によく接着し、例えば導電性材料のその後の堆積に適した表面を提供する。接着層１１２は、幾つかの実施形態においてコア１１０を完全に囲み、完全に封入されたコアを形成し、ＬＰＣＶＤプロセスまたは他の適切な堆積プロセスを用いて形成することができ、これは半導体処理、特に多結晶または複合基板および層と互換性を有し得る。接着層は表面を提供し、その上に後続の層が接着されて設計された基板構造の要素を形成する。

【0017】

[0034]封入接着層を形成するためのＬＰＣＶＤプロセス、スピンオングラス／誘電体、炉系プロセスなどの使用に加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コアの一部を被覆する堆積プロセスを利用することができ、コアをひっくり返すことができ、堆積プロセスを繰り返してコアの追加の部分を被覆することができる。したがって、幾つかの実施形態において、完全に封入された構造を提供するためにＬＰＣＶＤ技術が利用されるが、特定の用途に応じて他の成膜技術を利用することができる。

【0018】

[0035]接着層１１２を囲むように導電層１１４が形成されている。一実施形態では、ポリシリコンは、セラミック材料に対する接着力が乏しいため、導電層は、接着層を囲むように形成されたポリシリコン（すなわち、多結晶シリコン）のシェルである。導電層がポリシリコンである実施形態では、ポリシリコン層の厚さは、５００～５，０００Å程度、
例えば２，５００Åであり得る。幾つかの実施形態では、ポリシリコン層は、接着層（例えば、ＴＥＯＳ酸化物層）を完全に囲むようにシェルとして形成することができ、それにより完全に封入された接着層を形成し、またＬＰＣＶＤプロセスを使用して形成できる。他の実施形態では、後述するように、導電性材料は、接着層の一部、例えば基板構造の下半分に形成することができる。幾つかの実施形態では、導電性材料を完全封入層として形成し、続いて基板構造の片側で除去することができる。

【0019】

[0036]一実施形態では、導電層１１４は、ドープされて高導電性材料を提供するポリシリコン層、例えばホウ素でドープされてｐ型ポリシリコン層を提供するポリシリコン層とすることができる。幾つかの実施形態において、高い導電性を提供するために、ホウ素によるドーピングは１×１０^１９ｃｍ^－３から１×１０^２０ｃｍ^－３のレベルである。異なるドーパント濃度での他のドーパント（例えば、１×１０^１６ｃｍ^－３から５×１０^１８ｃｍ^－３の範囲のドーパント濃度のリン、ヒ素、ビスマスなど）を利用して、導電層での使用に適したｎ型またはｐ型半導体材料のいずれかを提供することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0020】

[0037]導電層１１４の存在は、設計された基板を半導体処理ツール、例えば静電チャック（ＥＳＣまたはｅチャック）を有するツールに静電チャックする際に有用である。導電層は、半導体処理ツールにおける処理後に迅速なデチャックを可能にする。本発明の実施形態では、導電層は、接合を含む将来の処理中に、チャックとの電気的接触または静電チャック（ＥＳＣまたはｅチャック）への容量結合を可能にする。したがって、本発明の実施形態は、従来のシリコンウエハと共に利用される方法で処理できる基板構造を提供する。当業者であれば、多くの変形、修正、および代替案を認識するであろう。さらに、ＥＳＤチャックと組み合わせて高い熱伝導率を有する基板構造を有することは、その後の設計された層およびエピタキシャル層の形成、ならびにその後の装置製造工程のためにより良い堆積条件を提供することができる。例えばそれは、その後の層形成を通してより低い応力、より均一な堆積厚、およびより良好な化学量論制御をもたらすことができる望ましい熱プロファイルを提供することができる。

【0021】

[0038]第２の接着層１１６（例えば、厚さが１０００Å程度のＴＥＯＳ酸化物層）が導電層１１４を囲むように形成される。幾つかの実施形態では、第２の接着層１１６は導電層を完全に取り囲んで完全な封入構造を形成し、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む任意の他の適切な堆積プロセスを使用して形成できる。

【0022】

[0039]バリア層１１８、例えば窒化シリコン層が、第２の接着層１１６を囲むように形成される。一実施形態では、バリア層１１８は、厚さが２，０００Åから５，０００Å程度の窒化シリコン層である。バリア層は、幾つかの実施形態では第２の接着層１１６を完全に取り囲んで完全な封入構造を形成し、またＬＰＣＶＤプロセスを使用して形成することができる。窒化シリコン層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含む非晶質材料をバリア層として利用することができる。幾つかの実施形態では、バリア層は、バリア層を形成するために構築された幾つかの副層からなる。したがって、バリア層という用語は、単一層または単一材料を意味するのではなく、複合的に積層された１つ以上の材料を包含することを意図している。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0023】

[0040]幾つかの実施形態では、バリア層１１８、例えば窒化シリコン層は、設計された基板が、例えば高温（例えば１，０００℃）エピタキシャル成長プロセスの間に存在できる半導体処理チャンバの環境へ、コア１１０内に存在する要素、例えばイットリウム（元素の）、酸化イットリウム（すなわちイットリア）、酸素、金属不純物、他の微量要素等
が、拡散および／またはガス放出するのを防止する。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。

【0024】

[0041]典型的には、コアを形成するのに利用されるセラミック材料は１，８００℃の範囲の温度で焼成される。このプロセスはセラミック材料中に存在するかなりの量の不純物を除去すると予想される。これらの不純物は、焼結剤としてのイットリアの使用から生じるイットリウム、カルシウム、ならびに他の要素および化合物を含み得る。続いて、８００℃～１１００℃の範囲のはるかに低い温度で行われるエピタキシャル成長プロセスの間、これらの不純物のその後の拡散はわずかであると予想されるであろう。しかしながら、従来の予想に反して、本発明者らは、セラミック材料の焼成温度よりもはるかに低い温度でのエピタキシャル成長プロセスの間でさえも、設計された基板の層を通して要素の著しい拡散が起こり得ることを突き止めた。したがって、本発明の実施形態は、この望ましくない拡散を防止するためにバリア層を設計された基板構造に一体化する。

【0025】

[0042]再度図１Ａを参照すると、接合層１２０（例えば、酸化シリコン層）が、バリア層１１８の一部、例えば、バリア層の上面に堆積され、その後、実質的単結晶層１２５（例えば、剥離シリコン（１１１）層などの単結晶シリコン層）の接合中に使用される。接合層１２０は、幾つかの実施形態では、厚さが約１．５μｍであり得る。幾つかの実施形態において、接合層の厚さは、接合誘起空隙緩和のために２０ｎｍ以上である。幾つかの実施形態では、接合層の厚さは０．７５～１．５μｍの範囲内にある。

【0026】

[0043]実質的単結晶層１２５（例えば、剥離したＳｉ（１１１））は、エピタキシャル材料を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。幾つかの実施形態では、エピタキシャル材料は、厚さが２μｍ～１０μｍのＧａＮ層を含むことができ、これは光電子装置、ＲＦ装置、およびパワー装置で利用される複数の層のうちの１つとして利用することができる。一実施形態では、実質的単結晶層は、層転写プロセスを使用して接合層に取り付けられている単結晶シリコン層を含む。

【0027】

[0044]図１Ｂは、本発明の一実施形態による設計された基板を製造する方法を示す簡易フローチャートである。この方法を利用して、基板上に成長させた１つ以上のエピタキシャル層にＣＴＥ一致した基板を製造することができる。方法１５０は、多結晶セラミックコア（１６０）を提供することによって支持構造を形成することを含み、これは洗浄され検査された窒化アルミニウム（ＡｌＮ）基板とすることができる。他の多結晶セラミックコアを上記のように利用することができる。

【0028】

[0045]方法はまた、シェル（１６２）を形成する第１の接着層（例えば、厚さ約８０ｎｍのテトラエチルオルトシリケート（ＴＥＯＳ）酸化物シェル）において多結晶セラミックコアを封入すること、および導電性シェル（１６４）（例えば、厚さ約３００ｎｍのポリシリコンシェル）において第１の接着層を封入することを含む。第１の接着層はＴＥＯＳ酸化物の単一層として形成することができる。導電性シェルは、ポリシリコンの単一層として形成することができる。

【0029】

[0046]方法はまた、導電性シェルを第２の接着層（１６６）（例えば、厚さ約８０ｎｍの第２のＴＥＯＳ酸化物シェル）に封入すること、および第２の接着層をバリア層シェル（１６８）に封入することを含む。第２の接着層はＴＥＯＳ酸化物の単一層として形成することができる。バリア層シェルは、例えば厚さ約４００ｎｍの窒化シリコンの単一層として形成することができる。設計された基板構造に関するさらなる説明は、２０１６年６月１４日に出願された米国仮特許出願第６２／３５００８４号明細書（代理人整理番号０９８８２５－１０１１０３０－００１１００ＵＳ）に提供されており、その開示は、すべ
ての目的のためにその全体が参照により本明細書に組み込まれる。本明細書に記載されるように、本発明の実施形態は、Ｓｉ_ｘＯ_ｙ、Ｓｉ_ｘＮ_ｙ、Ｓｉ_ｘＯ_ｙＮ_ｚ、ダイヤモンドライクカーボン（ＤＬＣ）、それらの組み合わせなどの様々な誘電体を含む様々な材料を接着層および拡散バリアに利用することができる。誘電体中に封入されたＴｉ、ＴｉＷ、Ｔａ、およびＴｉＮなどの他の材料も使用することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0030】

[0047]コア、接着層、導電層、および拡散バリアを含む支持構造がプロセス１６０～１６８によって形成されると、方法は、支持構造（１７０）上に接合層（例えば、ＰＥＣＶＤ酸化シリコン層）を堆積することと、実質的単結晶層、例えば単結晶シリコン層を接合層（１７２）に接合することとをさらに含む。本発明の実施形態によれば、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ_２Ｏ_３、ＺｎＯなどを含む他の実質的単結晶層を使用することができる。接合層の堆積は、結合材料の堆積とそれに続く本明細書に記載の平坦化プロセスを含むことができる。後述する実施形態では、実質的単結晶層（例えば、単結晶シリコン層）を接合層に接合することは、層がシリコンウエハから転写される単結晶シリコン層である層転写プロセスを利用する。

【0031】

[0048]図１Ａを参照すると、接合層１２０は、厚い（例えば、４μｍ厚）酸化物層の堆積（例えば、ＰＥＣＶＤ）によって、続いて酸化物を厚さ約１．５μｍに薄くする化学的機械研磨（ＣＭＰ）プロセスによって形成することができる（図３Ａに関連して以下でさらに説明されるように）。厚い初期酸化物は、多結晶コアの製造後に存在することがあり、図１Ａに示す封入層が形成される際に存在し続けることがある支持構造上に存在する空隙および表面特徴を充填するのに役立つ。ＣＭＰプロセスは、空隙、粒子、または他の特徴を含まない実質的に平坦な表面を提供し、次いでこれをウエハ搬送プロセス中に使用して、図１Ａに示す剥離単結晶シリコン（１１１）層によって表される実質的単結晶層を接合層に接合することができる。接合層は原子的に平坦な表面によって特徴付けられる必要はないが、所望の信頼性で実質的単結晶層（例えば、単結晶シリコン層）の接合を支援する実質的に平坦な表面を提供すべきである。

【0032】

[0049]実質的単結晶層を接合層に接合するために使用することができる層転写プロセスの一例は、水素注入されたドナーウエハ（例えば、へき開面を形成するように注入される実質的単結晶層（例えば単結晶シリコン層）を含むシリコンウエハ）の接合層への接合である。次いで、結合対をアニール温度（例えば２００℃）でアニール期間（例えば４時間）アニールして注入種（例えば水素）をブリスタにクラスタ化する。アニール後、ドナーウエハはへき開面に沿って割れ、実質的な単結晶材料の層を接合層上に剥離する。図１Ａに示されるように、Ｓｉの層（１１１）は、ＰＥＣＶＤ接合層上に剥離される。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0033】

[0050]図１Ｂに示す方法はまた、実質的単結晶層（１７４）を滑らかにすることを含み得る。図１Ａを参照すると、実質的単結晶層１２５は、接合層１２０上に転写される単結晶シリコン（例えば、Ｓｉ（１１１）層）であり得る。実質的単結晶層１２５の厚さは、様々な用途の仕様に合うように変えることができる。さらに、実質的単結晶層１２５の結晶方位は、用途の仕様に合うように変えることができる。さらに、実質的単結晶層１２５におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。参照番号１７４に関連して示される平滑化はまた、平滑化プロセスの構成要素として実質的単結晶層を薄くすることを含み得る。

【0034】

[0051]幾つかの実施形態では、実質的単結晶層１２５の厚さおよび表面粗さは、高品質のエピタキシャル成長のためにさらに修正することができる。装置用途が異なると、実質的単結晶層１２５の厚さおよび表面の滑らかさに関して、わずかに異なる仕様があり得る
。へき開プロセスは、注入されたイオンプロファイルのピークで、バルク単結晶シリコンウエハから実質的単結晶層１２５を剥離する。へき開後、実質的単結晶層１２５は、窒化ガリウムなどの他の材料のエピタキシャル成長のための成長面として利用される前に、幾つかの態様で調整または修正することができる。

【0035】

[0052]第１に、転写された実質的単結晶層１２５は、少量の残留水素濃度を含んでもよく、かつ注入による幾らかの結晶損傷を有し得る。したがって、結晶格子が損傷している転写された実質的単結晶層１２５の薄い部分を除去することが有益であり得る。幾つかの実施形態では、注入の深さは、実質的単結晶層１２５の所望の最終厚さよりも大きくなるように調整することができる。追加の厚さは、損傷している転写された実質的単結晶層の薄い部分の除去を可能にし、所望の最終厚さの損傷していない部分を残す。

【0036】

[0053]第２に、実質的単結晶層１２５の全体の厚さを調整することが望ましい場合がある。一般に、実質的単結晶層１２５は、１つ以上のエピタキシャル層の後の成長のための高品質な格子テンプレートを提供するのに十分厚いが、高度に適合するために十分薄いことが望ましい。実質的単結晶層１２５は、その物理的特性（例えば、ＣＴＥ）がそれを取り囲む材料の物理的特性と密接に類似するように、実質的単結晶層１２５が比較的薄いときに「適合している」と言える。実質的単結晶層１２５の適合は、実質的単結晶層１２５の厚さに反比例し得る。適合が高いほど、テンプレート上に成長したエピタキシャル層の欠陥密度が低くなり、より厚いエピタキシャル層の成長が可能になる。幾つかの実施形態において、実質的単結晶層１２５の厚さは、剥離シリコン層上にシリコンをエピタキシャル成長させることによって増加させることができる。

【0037】

[0054]第３に、実質的単結晶層１２５の滑らかさを改善することは有益であり得る。層の滑らかさは、総水素ドーズ量、任意の共注入種の存在、および水素系へき開面を形成するために使用されるアニール条件に関連し得る。後述するように、層転写（すなわちへき開工程）から生じる初期粗さは、熱酸化および酸化物剥離によって軽減され得る。

【0038】

[0055]幾つかの実施形態では、損傷層の除去および実質的単結晶層１２５の最終厚さの調整は、剥離シリコン層の上部の熱酸化、それに続くフッ化水素（ＨＦ）酸による酸化物層剥離によって達成され得る。例えば、０．５μｍの初期厚さを有する剥離シリコン層を熱酸化して、厚さ約４２０ｎｍの二酸化シリコン層を形成することができる。成長した熱酸化物を除去した後、転写層内の残りのシリコン厚は約５３ｎｍであり得る。熱酸化中に、注入された水素は表面に向かって移動できる。したがって、後続の酸化物層剥離は幾らかの損傷を除去することができる。また、熱酸化は典型的には１０００℃以上の温度で行われる。高温はまた、格子損傷を修復することができる。

【0039】

[0056]熱酸化中に実質的単結晶層の上部に形成された酸化シリコン層は、ＨＦ酸エッチングを使用して剥離することができる。ＨＦ酸による酸化シリコンとシリコン（ＳｉＯ_２：Ｓｉ）との間のエッチング選択性は、ＨＦ溶液の温度および濃度ならびに酸化シリコンの化学量論および密度を調整することによって調整することができる。エッチング選択性は、ある材料の他の材料に対するエッチング速度を指す。ＨＦ溶液の選択性は、（ＳｉＯ_２：Ｓｉ）に対して約１０：１～約１００：１の範囲であり得る。高いエッチング選択性は、初期の表面粗さから同様の要因で表面粗さを減少できる。しかしながら、結果として得られる実質的単結晶層１２５の表面粗さは依然として所望よりも大きい可能性がある。例えば、バルクＳｉ（１１１）表面は、追加処理の前に２μｍ×２μｍ原子間力顕微鏡（ＡＦＭ）スキャンによって決定されるように、０．１ｎｍ未満の二乗平均平方根（ＲＭＳ）表面粗さを有することができる。幾つかの実施形態では、Ｓｉ（１１１）上に窒化ガリウム材料をエピタキシャル成長させるための所望の表面粗さは、３０μｍ×３０μｍのＡＦＭスキャン領域上で、例えば、１ｎｍ未満、０．５ｎｍ未満、または０．２ｎｍ未満で
あり得る。

【0040】

[0057]熱酸化および酸化物層剥離後の実質的単結晶層１２５の表面粗さが所望の表面粗さを超える場合、追加の表面平滑化を実施することができる。シリコン表面を滑らかにする方法は幾つかある。これらの方法は、水素アニール、レーザトリミング、プラズマ平滑化、およびタッチポリッシュ（例えば、化学的機械研磨すなわちＣＭＰ）を含み得る。これらの方法は、高アスペクト比の表面ピークの優先的攻撃を含み得る。したがって、表面上の高アスペクト比の特徴は、低アスペクト比の特徴よりも迅速に除去でき、したがってより滑らかな表面をもたらす。

【0041】

[0058]図１Ｃは、本発明の一実施形態によるエピタキシャル層を含む設計された基板構造を示す簡略化された概略図である。図１Ｃに示されるように、実質的単結晶層１２５の平坦化バージョンであり得る平坦化層７０５が、エピタキシャル層７１０の形成のための成長プロセスにおいて利用される。平坦化層７０５は、本明細書で説明される１つ以上の平坦化技術を使用して製造することができる。幾つかの実施形態では、エピタキシャル層７１０は、厚さが２μｍ～１０μｍ、またはそれより厚いＧａＮ系層を含み、これは光電子装置で利用される複数の層のうちの１つとして利用することができる。

【0042】

[0059]図１Ｂに示す特定の工程は、本発明の一実施形態による設計された基板を製造する特定の方法を提供することを理解されたい。別の実施形態により、他の一連の工程を実行することもできる。例えば、本発明の代替の実施形態は、上に概説した工程を異なる順序で実行することができる。さらに、図１Ｂに示される個々の工程は、個々の工程に適切であるように様々な順序で実行され得る複数の副工程を含み得る。さらに、特定の用途に応じて、追加の工程を追加または削除することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0043】

[0060]図２は、本発明の一実施形態による接合層の堆積後の設計された基板構造を示す簡略化された概略図である。図２に示すように、接合層１２０（例えば、ＰＥＣＶＤ酸化物）の上面１２１は、元々粗く、表面プロファイルは、ある程度、下にある層および材料の表面粗さによって決まる。図１Ｂに関して論じたように、接合層が多結晶セラミックコア１１０に存在する気孔を充填するために、接合層の初期厚さは数ミクロン（例えば、４μｍ）程度であり得る。接合層は、単一工程プロセスまたは多工程プロセス、例えば堆積／除去の繰り返しサイクルで形成することができる。一例として、接合層材料の堆積の後に接合層の研磨を続けて、厚さを減らし、平面性を高めることができる。次いで、この堆積／研磨サイクルを数回繰り返して、元の多結晶セラミックコア表面を特徴付ける表面粗さよりも小さい表面粗さを有する接合層を得ることができる。さらに、異なる材料を異なるサイクルに利用することができ、複数の材料を有する層状構造を提供する。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0044】

[0061]図３Ａは、本発明の一実施形態による接合層を薄くした後の設計された基板構造を示す簡略化された概略図である。本発明者らは、熱伝達、およびスイッチング速度に影響を与える容量効果などが、装置用途に対して改善されるか、または数ミクロンの初期値から１００Å～１．５μｍの範囲の値に接合層（例えば、ＰＥＣＶＤ酸化物層）を薄くすることによって装置用途にカスタマイズできることを見出した。

【0045】

[0062]図３Ａに示すように、ＣＭＰプロセスを使用して接合層１２０の厚さを薄くすることができる。しかしながら、接合層の初期厚さが、接合層が多結晶セラミックコア中に存在する気孔を充填するために適切である数ミクロン（例えば、４μｍ）程度である場合、ＣＭＰプロセスは、接合層に存在するすべての欠陥を滑らかにすることができる訳ではない。さらに、ＣＭＰパッド適合、スラリー管理、および装置上の様々な区域における押
し下げ力の制御は、基板全体にわたって平坦性を達成すること、それによって滑らかで平坦な接合層を提供することに対する課題を提示する。例えば、基板端部でのロールオフは、平均層厚よりも小さい（すなわち、薄い）、または大きい（すなわち、厚い）端部のフィルム厚をもたらす場合がある。

【0046】

[0063]図３Ａは平らな上面３１０を示しているが、現実的なプロセスフローでは、接合層１２０の厚さの変動は４，０００Åの範囲内にあり、結果として、層厚が１．５μｍ以下に減少すると層厚のかなりの割合である厚さ変動が生じる。

【0047】

[0064]図３Ｂは、本発明の一実施形態によるエッチング停止層まで研磨した後の設計された基板構造を示す簡略化された概略図である。図３Ｂに示すように、バリア層１１８（例えば、窒化シリコン）が露出すると、ＣＭＰプロセスは終了する。バリア層材料の硬度は、比較的柔らかい接合層よりもはるかに大きい場合があるので、バリア層材料は天然のＣＭＰ停止層を提供することができる。

【0048】

[0065]図３Ｂを参照すると、接合層１２０（例えば、ＰＥＣＶＤ酸化物）は、バリア層１１８（例えば、ＬＰＣＶＤ窒化物）をＣＭＰ停止層として使用するＣＭＰプロセスによって薄くされる。除去速度の差は、ＣＭＰツール上で引き起こされ、そして厚さフィードバックシステムと組み合わせて、ＣＭＰプロセスはバリア（例えば、窒化物）層上で停止する。図３Ｂにおいて、多結晶コア中に存在する細孔の量は説明の目的のために誇張されていることに留意されたい。実際には、露出したバリア層の相対表面積（すなわち、同一面窒化物領域）は、ＰＥＣＶＤ酸化物によって表される接合層の表面積よりもはるかに大きい。

【0049】

[0066]図３Ｂに示すように、基板構造の上面３２０は、接合層材料１２０の領域（例えば、ＰＥＣＶＤ酸化物）とバリア層材料１１８の領域（例えば、ＬＰＣＶＤ窒化物）とを含む。電気的に絶縁性であるこの上面３２０は、上述のようにドナーウエハの接合に適した接合面を提供することができる。この例では、単結晶シリコン層を酸化物および窒化物領域の寄せ集めに接合することができる。多結晶セラミックコアの隣接する山の間に存在する谷すなわち空隙は、それらが接合層材料で充填されているので、充填領域３０５と呼ぶことができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0050】

[0067]幾つかの実施形態では、バリア層１１８をＣＭＰ停止として使用するのではなく、接合層の堆積の前に追加のＣＭＰ停止層が堆積される。図２を参照すると、追加のＣＭＰ停止層は、バリア層１１８（例えば、窒化物層）とＰＥＣＶＤ接合層１２０との間に形成される。したがって、ＣＭＰプロセスは、追加のＣＭＰ停止層で終了し、それによってバリア層を、そのバリア特性を損なう可能性がある除去または過度の薄化から保護する。バリア層が不純物の拡散を防止する能力は、バリア層の厚さおよび拡散速度に依存する。バリア層が薄すぎると、バリア層は十分なバリア機能を提供しない可能性がある。

【0051】

[0068]図３Ｃは、本発明の一実施形態による接合層３２０の再堆積後の設計された基板構造を示す簡略化された概略図である。図３Ｂに示す接合面の代替として、ＣＭＰプロセスの後に接合材料の薄層を堆積することができる。図３Ｂを参照すると、バリア層１１８で停止して、ＣＭＰプロセスを使用して接合層材料を除去した後、非常に均一な接合材料（例えばＰＥＣＶＤ酸化物）の薄層（例えば２００Å）を研磨した構造上に再堆積することができる。接合層３２０を再堆積層と呼ぶことができる。停止層（バリア層または追加のＣＭＰ停止層のいずれか）を使用すると、停止層なしで薄くすることと比較して表面平坦性をより良好に制御することができるので、図３Ｂに示すＣＭＰプロセス後の接合層の表面は比較的平坦になり得る。接合層３２０は接合層の平坦化した表面に共形であり、接
合層３２０の表面均一性は接合層３２０の全厚の割合であるので、薄い接合層３２０の表面は全く均一であり得る。したがって、接合層３２０は、停止層を使用せずに厚い接合層にＣＭＰを適用することによって達成可能なものと比較して、優れた表面平坦性を有する連続的な接合表面を提供する。図３Ｃでは、ＰＥＣＶＤ酸化物が接合材料として示されているが、これは本発明では必要ではなく、他の材料、例えば窒化シリコンを再堆積することができる。したがって、本発明の実施形態は、多結晶セラミックコアの平面性を高めるために利用される接合材料とは無関係の特性を有する薄くて制御可能な接合層を提供する。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0052】

[0069]幾つかの実施形態において、ＣＭＰ停止層は、多結晶セラミックコア１１０（例えば、コア内のＡｌＮ材料）であり得る。これらの実施形態では、バリア層ならびにその下にある接着層および導電層は、コア材料の上面を露出させるために除去される。

【0053】

[0070]本明細書に記載されるようなプロセスを利用すると、多結晶セラミックコアから再堆積層３２０への平面性の増加はかなりのものとなり得る。例えば、一実施形態では、セラミック基板の成長表面は、５０μｍ×５０μｍの領域のＡＦＭスキャンに対して５０～６００ｎｍＲＭＳの範囲のＲＭＳ粗さによって特徴付けることができ、これは従来のウエハ研磨技術で達成可能である。本明細書に記載のプロセスを利用して、再堆積層は、３０μｍ×３０μｍの領域のＡＦＭスキャンに対して０．５～２ｎｍＲＭＳの範囲のＲＭＳ粗さによって特徴付けることができ、これは２～３桁の表面粗さの改善をもたらす。ＣＭＰ前の層の平坦性は、層の全厚の３０％にもなり得る。４μｍの層の場合、これは１．２μｍであり得る。停止層上のＣＭＰ後の表面の平坦性は、典型的には２％未満、すなわち平坦性は約１０倍向上する。

【0054】

[0071]図４は、本発明の一実施形態による１つ以上の設計された層を形成した後の設計された基板構造を示す簡略化された概略図である。図３Ａまたは図３Ｂに示すように接合層を薄くした後の設計された基板構造から始めて、１つ以上の誘電体層を含むことができる１つ以上の設計された層を、薄い設計された基板構造上に形成または堆積する。図４に示されるように、バリア層１１８および接合層１２０材料（例えば、ＰＥＣＶＤ酸化物）に良好な接着性を提供する設計された層４１０は、露出したバリア層部分および充填領域を覆うように堆積させることができる。

【0055】

[0072]設計された層は、様々な材料を使用して形成することができる。例として、誘電材料は、窒化シリコン、酸窒化物、シリコン酸窒化物、スピンオングラス／誘電体、ＤＬＣ、それらの組み合わせなどを含み得る。設計された層の厚さは、熱伝達、静電容量、および降伏電圧の特性を含む、特定の装置仕様に応じて、１００Å～２００Å程度の非常に薄い層から数ミクロン程度（例えば、２μｍ）の厚い層までの範囲とすることができる。幾つかの実施形態では、誘電体よりもむしろ、高融点金属を含む導電層が設計された層として堆積される。他の実施形態では、１つ以上の誘電体層と１つ以上の導電層の両方を含むことができる多層構造は、所望の熱的、機械的、および電気的特性を提供するように製造される。

【0056】

[0073]図４に示す設計された層４１０は、接合層１２０と同じ材料を使用して形成された接合層３２０の使用と比較して拡張された処理能力を可能にする。したがって、図４に示す実施形態は、図３Ｃに示す実施形態と比較して拡張された代替の接合能力を提供する。

【0057】

[0074]図５は、本発明の一実施形態による剥離層５１０を含む設計された基板構造を示す簡略化された概略図である。図５に示す構造は、図４に示す１つ以上の設計された層を利用して、設計された層と実質的単結晶層５１０との間に接合界面を提供し、これは剥離
単結晶シリコン（１１１）層であり得る。

【0058】

[0075]剥離層５１０の厚さは、様々な用途の仕様に合うように変えることができる。さらに、剥離層の結晶方位は用途の仕様に合うように変えることができる。一例として、結晶方位は、図５に示す構造の製造後に成長した次のエピタキシャル層に歪みを与えるように制御することができる。さらに、剥離層におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。剥離層は、図１Ａ、図３Ａ、図３Ｂ、図３Ｃ、および図４に示す設計された基板構造を含む、本明細書に記載の他の設計された基板構造と一体化することができることに留意されたい。

【0059】

[0076]上述のプロセスフローおよび構造の代替として、本発明の幾つかの実施形態は、導電層およびバリア層の堆積前に多結晶セラミックコアの平坦性を高める。したがって、幾つかの実施形態は、本明細書に記載の設計された積層体を形成する前に多結晶セラミックコアの表面処理プロセスを提供し、導電層、バリア層、および他の層を形成する前に多結晶セラミックコア表面の平坦性を高める。

【0060】

[0077]図６Ａは、本発明の一実施形態による多結晶セラミックコアおよび平坦化材料を示す簡略化された概略図である。多結晶セラミックコア１１０は、ＡｌＮ基板として示されている。接着促進層６１０が多結晶セラミックコアの１つ以上の面上に形成され、平坦化材料６２０（例えば、ＰＥＣＶＤ酸化物充填層）が接着促進層６１０上に堆積される。接着促進層は、本明細書で論じるようにＴＥＯＳ酸化物、例えば１００Å～１，０００ÅのＴＥＯＳ酸化物、または他の適切な材料とすることができる。平坦化材料６２０は、酸化物、窒化物、スピンオングラス（ＳＯＧ）、または他の適切な材料とすることができる。平坦化材料が多結晶セラミックコアによく接着する幾つかの実施形態では、接着促進層は除去される。平坦化材料の厚さは、多結晶セラミックコア内に存在する空隙および表面特徴を充填するように選択され、厚さは数ミクロン程度であり得る。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0061】

[0078]図６Ｂは、本発明の一実施形態によるＣＭＰプロセス後の多結晶セラミックコアおよび平坦化材料を示す簡略化された概略図である。平坦化材料６２０の堆積後、多結晶セラミックコア１１０（ＡｌＮ基板）がＣＭＰ停止部となるＣＭＰプロセスが使用され、それによって平坦化材料の過剰部分を研磨除去する。図６Ｂに示されるように、ＣＭＰ停止としての多結晶セラミックコア材料の存在は、ごくわずかな量（例えば、空隙の外側にわずか５０Å～１００Åの平坦化材料）になる。酸化物または他の断熱材料の量のこの減少は、完成した基板構造および最終的にはその上に製造される装置の熱伝導率を増加させる。多結晶セラミックコアは高い熱伝導率を有するので、酸化物または他の断熱層の厚さを減少させることは、全体的な熱性能に大きな影響を及ぼす可能性がある。幾つかの実施形態において、薄い誘電体層（例えば、酸化物または窒化物）は、ＣＭＰプロセスの完了後に堆積される。

【0062】

[0079]図６Ｃは、本発明の一実施形態によるバリアシェル内に封入された平坦化多結晶セラミックコアを示す簡略化された概略図である。バリア層６３０（例えば、窒化シリコン）が堆積され、図６Ｃに示されるように、バリア層６３０は、多結晶セラミックコア１１０を封入し、Ｓｉ_３Ｎ_４、酸窒化物、ダイヤモンドライクカーボン（ＤＬＣ）、他の適切な材料、それらの組み合わせなどを含む１つ以上の材料から作ることができる。一実施形態では、ＬＰＣＶＤプロセスまたは適切な炉プロセスを利用して、多結晶セラミックコアを完全に封入する。

【0063】

[0080]バリア層６３０、例えば窒化シリコン層が、多結晶セラミックコアを囲むように形成される。一実施形態では、バリア層は、厚さが２，０００Å～５，０００Å程度の窒
化シリコン層である。幾つかの実施形態では、バリア層は多結晶セラミックコアを完全に囲み、完全に封入された構造を形成する。窒化シリコン層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含む非晶質材料をバリア層として利用することができる。幾つかの実施形態では、バリア層６３０は、バリア層を形成するために構築された幾つかの副層からなる。したがって、バリア層という用語は、単一層または単一材料を意味するのではなく、複合的に積層された１つ以上の材料を包含することを意図している。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0064】

[0081]幾つかの実施形態では、バリア層６３０、例えば窒化シリコン層は、設計された基板が、例えば高温（例えば１，０００℃）エピタキシャル成長プロセスの間に存在できる半導体処理チャンバの環境へ、多結晶セラミックコア内に存在する要素、例えばイットリウム（元素の）、酸化イットリウム（すなわちイットリア）、酸素、金属不純物、他の微量要素等が、拡散および／またはガス放出するのを防止する。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。

【0065】

[0082]図６Ｄは、本発明の実施形態による剥離された単結晶シリコン層を有するバリアシェル内に封入された平坦化多結晶セラミックコアを示す簡略化された概略図である。剥離層６４０、例えば単結晶シリコン層がバリア層６３０、例えば窒化シリコン層上に形成される。剥離層６４０の厚さは、様々な用途の仕様を満たすように変えることができる。さらに、剥離層６４０の結晶方位は用途の仕様に合うように変えることができる。さらに、剥離層におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。剥離単結晶シリコン層（例えば、剥離したＳｉ（１１１））は、エピタキシャル材料を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。幾つかの実施形態では、エピタキシャル材料は、厚さが２μｍ～１０μｍのＧａＮ層を含むことができ、これは光電子装置、ＲＦ装置、およびパワー装置で利用される複数の層のうちの１つとして利用することができる。単結晶シリコン層が図６Ｄに示されているが、他の実質的単結晶層が本発明の実施形態に従って利用され得る。

【0066】

[0083]図６Ｅは、本発明の一実施形態による、堆積酸化物および剥離単結晶シリコン層で覆われたバリアシェル内に封入された平坦化多結晶セラミックコアを示す簡略化された概略図である。この実施形態では、酸化物層６４２（例えば、酸化シリコン層）がバリア層６３０上に堆積される。酸化物層６４２は、単結晶シリコン層とすることができるバリア層６３０と剥離層６４０との間の接合界面として機能することができる。幾つかの実施形態によれば、酸化物層は数百オングストロームの厚さを有することができる。単結晶シリコン層が図６Ｅに示されているが、他の実質的単結晶層を本発明の実施形態に従って利用され得る。

【0067】

[0084]図６Ｆは、本発明の一実施形態による封入され平坦化された多結晶セラミックコア上の設計された層の形成を示す簡略化された概略図である。図６Ｆは、金属層（例えば、Ｗ、Ｔｉなど）、ポリシリコン層、それらの組み合わせなどを含む、チャックのための導電層６５０の堆積を示す。導電層に加えて、熱管理層６５２（例えば、ＤＬＣ、ＳｉＯＮ、窒化シリコンなど）を堆積させて、基板にわたって高い熱伝導率を提供することができる。

【0068】

[0085]図６Ｆでは、バリア層６３０のみが多結晶セラミックコアを封入するように示されているが、これは本発明に必須ではない。導電層および熱管理層を含む他の層をシェルとして形成することができる。幾つかの実施形態では、導電層６５０は、チャックに適切なように基板構造の底面または背面６５１上に形成され、熱管理層は、装置で発生した熱を横方向に伝導するために基板構造の上面または前面に形成される。したがって、層が封
入シェルとして形成されるか否かにかかわらず、多結晶セラミックコアに対する層の位置は、本発明の実施形態に従って変えることができる。さらに、接着促進層および他の適切な層を特定の用途に適切なように挿入することができる。

【0069】

[0086]図６Ｇは、本発明の一実施形態による封入され平坦化された多結晶セラミックコア上の設計された層の上にある剥離Ｓｉ層６５４を示す簡略化された概略図である。剥離層６５４の厚さは、様々な用途の仕様を満たすように変えることができる。さらに、剥離層の結晶方位は用途の仕様に合うように変えることができる。さらに、剥離層におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。一例として、剥離単結晶シリコン層（例えば、剥離Ｓｉ（１１１））は、エピタキシャル材料を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。幾つかの実施形態では、エピタキシャル材料（図示せず）は、厚さが２μｍ～１０μｍのＧａＮ層を含むことができ、これは光電子装置、ＲＦ装置、およびパワー装置で利用される複数の層のうちの１つとして利用することができる。単結晶シリコン層が図６Ｇに示されているが、他の実質的単結晶層が本発明の実施形態に従って利用され得る。

【0070】

[0087]図６Ｈは、本発明の一実施形態による封入され平坦化された多結晶セラミックコア上の設計された層上の接合層６６０の形成を示す簡略化された概略図である。図６Ｆに示される設計された層（例えば、導電層６５０および熱管理層６５２）が接合に適していない場合に適切な接合面を提供するために、酸化シリコンの層（例えば、１０ｎｍ～２０ｎｍのＰＥＣＶＤ酸化物）、他の誘電体、または他の適切な接合材料を接合層６６０として堆積させて、接合を促進することができる。あるいは、酸化物はドナーウエハ上にあってもよい。

【0071】

[0088]図６Ｈに示す層は、堆積の順序（例えば、導電性／熱／接合または熱／伝導性／接合）を含む幾つかの方法で修正することができ、バリアシェルは、１つ以上の導電層および熱層などの堆積後に形成できる。幾つかの実施形態において、１つ以上の層が基板構造から除去される。さらに、各層は副層を含むことができる。導電層および熱層は基板の片面にのみ示されているが、特定の用途に応じて他の面にも形成することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。

【0072】

[0089]図６Ｉは、本発明の一実施形態による、上部に剥離層６７０（例えば、Ｓｉ）を有する、封入され平坦化された多結晶セラミックコア上の設計された層上の接合層６６０の形成を示す簡略化された概略図である。剥離層の厚さは、様々な用途の仕様に合うように変えることができる。さらに、剥離層６７０の結晶方位は用途の仕様に合うように変えることができる。さらに、剥離層におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。剥離単結晶シリコン層（例えば、剥離したＳｉ（１１１））は、エピタキシャル材料を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。幾つかの実施形態では、エピタキシャル材料（図示せず）は、厚さが２μｍ～１０μｍのＧａＮ層を含むことができ、これは光電子装置、ＲＦ装置、およびパワー装置で利用される複数の層のうちの１つとして利用することができる。単結晶シリコン層が図６Ｉに示されているが、他の実質的単結晶層が本発明の実施形態に従って利用され得る。

【0073】

[0090]また、本明細書に記載された実施例および実施形態は、説明の目的のみのためであり、それに照らした様々な修正または変更が当業者に示唆され、本出願の精神および範囲内および添付の特許請求の範囲に含まれることが理解される。

【図1A】

【図1B】

【図1C】

【図2】

【図3A】

【図3B】

【図3C】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図6H】

【図6I】