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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-25
(45)【発行日】2025-01-09
(54)【発明の名称】半導体構造及びその形成方法、レイアウト構造
(51)【国際特許分類】
H10B 12/00 20230101AFI20241226BHJP
【ＦＩ】
H10B12/00 671Z
H10B12/00 661
【請求項の数】
17
(21)【出願番号】P 2023538010
(86)(22)【出願日】2022-07-12
(65)【公表番号】
(43)【公表日】2024-07-19
(86)【国際出願番号】 CN2022105094
(87)【国際公開番号】W WO2023245755
(87)【国際公開日】2023-12-28
【審査請求日】2023-06-21
(31)【優先権主張番号】202210730342.3
(32)【優先日】2022-06-24
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】100145403
【弁理士】
【氏名又は名称】山尾 憲人
(74)【代理人】
【識別番号】100189555
【弁理士】
【氏名又は名称】徳山 英浩
(74)【代理人】
【識別番号】100125922
【弁理士】
【氏名又は名称】三宅 章子
(72)【発明者】
【氏名】唐 怡
【審査官】小山 満
(56)【参考文献】
【文献】米国特許出願公開第２０２２／００６８９２９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２２／００８５０２３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２１／０１８３８６１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２０／０２７９６０１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２２／００７７１５１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２２／００１３５２４（ＵＳ，Ａ１）
【文献】特開２０２０－１４１１２９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
(57)【特許請求の範囲】
【請求項1】
半導体構造の形成方法であって、基板を提供するステップであって、前記基板は第２方向に沿って順次配列された第１領域及び第２領域を含み、前記第１領域は第３方向に沿って間隔を空けて配列されたアクティブ層を含む、ステップと、
前記第１領域において前記アクティブ層の表面に位置する初期ゲート構造を形成するステップと、
前記初期ゲート構造をエッチングし、前記第３方向に沿って積み重ねられた櫛形ゲート構造を形成するステップであって、前記櫛形ゲート構造は少なくとも、第１方向に間隔を空けて配列された第１ゲート構造を含み、前記第１ゲート構造の前記基板の表面への投影はＵ字型であり、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記基板の表面に平行であり、前記アクティブ層が前記第１方向において複数のアクティブ構造に分割され、前記アクティブ構造は、前記第２領域に位置し、且つ前記第１方向に沿って配列された第１アクティブ柱と第２アクティブ柱、及び前記第１領域に位置するチャネル柱を含み、前記第１アクティブ柱と前記第２アクティブ柱はいずれも前記チャネル柱に接続され、前記チャネル柱の前記基板の表面への投影はＵ字型であり、前記第１ゲート構造は、前記チャネル柱の前記第３方向における第１表面及び第２表面を覆う、ステップと、
前記第２領域の前記第２アクティブ柱に前記第３方向に沿って延びるビットライン構造を形成し、前記第２領域の前記第１アクティブ柱に前記第２方向に沿って延びるコンデンサ構造を形成するステップであって、前記ビットライン構造と前記コンデンサ構造はいずれも前記チャネル柱によって前記第１ゲート構造に接続される、ステップと、を含む、半導体構造の形成方法。
【請求項2】
前記櫛形ゲート構造は、同じ層に位置する前記第１ゲート構造にいずれも接続される第２ゲート構造をさらに含む、請求項１に記載の半導体構造の形成方法。
【請求項3】
前記アクティブ層は、半導体ベースを提供するステップと、
前記半導体ベースの表面に前記第１領域及び前記第２領域に位置する積層構造を形成するステップであって、前記積層構造は交互に積み重ねられた第１半導体層と第２半導体層を含む、ステップと、
前記第１領域における第１半導体層を除去し、前記第１領域の第２半導体層を露出するステップと、
露出された前記第２半導体層に対して薄化処理を行い、初期アクティブ層を形成するステップと、
前記初期アクティブ層を処理し、前記アクティブ層を形成するステップと、によって形成される、
請求項１又は２に記載の半導体構造の形成方法。
【請求項4】
前記初期アクティブ層を処理し、前記アクティブ層を形成するステップは、前記初期アクティブ層の表面に犠牲層及び第１隔離層を順次形成するステップであって、前記第１隔離層が前記犠牲層の間に充填される、ステップと、
前記第２方向に第１長さを有する初期アクティブ層を除去し、第１空間を形成するステップと、
前記第２方向に第２長さを有する犠牲層を除去し、初期アクティブ層の一部を露出し、第２空間を形成するステップであって、前記第２空間は前記第１空間を含み、前記第２長さは前記第１長さより大きく、露出された前記初期アクティブ層の一部が前記アクティブ層を構成する、ステップと、を含む、
請求項３に記載の半導体構造の形成方法。
【請求項5】
前記第１領域において前記アクティブ層の表面に位置する初期ゲート構造を形成するステップは、前記アクティブ層の表面にゲート誘電体層及びゲート導電層を順次形成するステップであって、前記ゲート導電層が前記第２空間に充満する、ステップを含む、
請求項４に記載の半導体構造の形成方法。
【請求項6】
前記櫛形ゲート構造を形成した後、前記半導体構造の形成方法は、前記第３方向に沿って順次積み重ねられたワードライン階段を形成するステップであって、前記ワードライン階段における各層のワードラインは、前記第１方向に沿って配列された対応する櫛形ゲート構造における第２ゲート構造に電気的に接続される、ステップをさらに含む、
請求項５に記載の半導体構造の形成方法。
【請求項7】
前記櫛形ゲート構造は、前記初期ゲート構造の一部と前記第２領域における前記積層構造の一部とを同時に除去し、前記第１方向に沿って交互に配列されたＬ字型溝と隔離溝を形成し、残りの前記初期ゲート構造が前記櫛形ゲート構造を構成するステップであって、前記隔離溝の前記第２方向におけるサイズは、前記Ｌ字型溝の前記第２方向におけるサイズよりも大きく、前記隔離溝は、前記アクティブ層を、前記第１方向に配列された前記複数のアクティブ構造に分割する、ステップによって形成される、
請求項６に記載の半導体構造の形成方法。
【請求項8】
前記Ｌ字型溝の前記第１方向の両側に位置する前記積層構造は、前記第２方向に異なるサイズを有し、前記第２アクティブ柱に前記第３方向に沿って延びるビットライン構造を形成し、前記第１アクティブ柱に前記第２方向に沿って延びるコンデンサ構造を形成するステップは、前記Ｌ字型溝及び前記隔離溝に隔離材料を充填し、第２隔離層を形成するステップと、
前記第２領域に位置する第２隔離層及び前記第２領域における第１半導体層を除去し、残りの前記第２領域における前記第２半導体層は、前記第１方向に沿って交互に配列された前記第１アクティブ柱と前記第２アクティブ柱を形成するステップであって、前記第１アクティブ柱は第１サブ柱と第２サブ柱とを含む、ステップと、
前記第２サブ柱の表面に前記コンデンサ構造を形成するステップと、
前記第２アクティブ柱の表面に前記ビットライン構造を形成するステップと、を含む、
請求項７に記載の半導体構造の形成方法。
【請求項9】
前記コンデンサ構造を形成する前に、前記半導体構造の形成方法は、前記第１サブ柱の表面に支持層を形成するステップであって、前記支持層が前記第１サブ柱の間に充填される、ステップをさらに含む、
請求項８に記載の半導体構造の形成方法。
【請求項10】
前記第２サブ柱の表面に前記コンデンサ構造を形成するステップは、前記第２サブ柱の表面に第１電極層、誘電体層及び第２電極層を順次形成し、前記コンデンサ構造を形成するステップを含む、
請求項９に半導体構造の形成方法。
【請求項11】
半導体構造であって、第２方向に沿って順次配列された第１領域及び第２領域を含む半導体ベースと、
前記半導体ベースの表面に位置し、第１方向及び第３方向に沿ってアレイ状に配列される複数のアクティブ構造であって、前記アクティブ構造は、前記第２領域に位置し、且つ前記第１方向に沿って配列された第１アクティブ柱と第２アクティブ柱、及び前記第１領域に位置するチャネル柱を含み、前記第１アクティブ柱と前記第２アクティブ柱はいずれも前記チャネル柱に接続され、前記チャネル柱の前記半導体ベースの表面への投影はＵ字型である、アクティブ構造と、
第１方向に間隔を空けて配列された第１ゲート構造を少なくとも含み、且つ前記第１領域における前記アクティブ構造の表面に位置する櫛形ゲート構造であって、前記第１ゲート構造の前記半導体ベースの表面への投影はＵ字型であり、前記第１ゲート構造は、前記チャネル柱の前記第３方向における第１表面及び第２表面を覆う、櫛形ゲート構造と、
前記第３方向に沿って延びるビットライン構造であって、前記ビットライン構造は前記第２領域の前記第２アクティブ柱に形成される、ビットライン構造と、
前記第２方向に沿って延びるコンデンサ構造であって、前記コンデンサ構造は前記第２領域の前記第１アクティブ柱に形成される、コンデンサ構造と、を少なくとも含み、
前記ビットライン構造及び前記コンデンサ構造は、いずれも前記チャネル柱によって前記第１ゲート構造に接続され、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記半導体ベースの表面に平行する、半導体構造。
【請求項12】
前記櫛形ゲート構造は、同じ層に位置する前記第１ゲート構造にいずれも接続される第２ゲート構造をさらに含む、請求項１１に記載の半導体構造。
【請求項13】
前記第１ゲート構造は積層して設定されたゲート誘電体層及びゲート導電層を含む、請求項１１に記載の半導体構造。
【請求項14】
同じアクティブ構造の前記第１アクティブ柱と前記第２アクティブ柱との間にはＬ字型溝がある、請求項１１に記載の半導体構造。
【請求項15】
前記第１方向に沿って隣接する前記アクティブ構造の間には隔離溝があり、ここで、前記隔離溝の前記第２方向におけるサイズは、前記Ｌ字型溝の前記第２方向におけるサイズよりも大きい、
請求項１４に記載の半導体構造。
【請求項16】
前記半導体構造は、ワードライン階段をさらに含み、前記ワードライン階段は、前記第３方向に沿って順次積み重ねられ、前記ワードライン階段内の各層のワードラインは、前記第１方向に沿って配列された対応する櫛形ゲート構造における複数の第２ゲート構造に接続される、
請求項１２に記載の半導体構造。
【請求項17】
レイアウト構造であって、第２方向に沿って順次間隔を空けて配列された、請求項１１～１６のいずれか一項に記載の半導体構造を含み、前記半導体構造は、第１方向及び第３方向に沿ってアレイ状に配列されたメモリセルを含み、前記メモリセルは１つの第１ゲート構造及び１つのコンデンサ構造を含み、
ここで、前記第２方向に隣接する２つのメモリセルは中心対称であり、前記第２方向に隣接する２つのメモリセルのコンデンサ構造の投影領域は、前記第１方向において少なくとも部分的に重なり、前記第１方向に隣接する２つのメモリセルのレイアウトは同じであり、又は軸対称である、レイアウト構造。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願への相互参照）
本開示は、出願番号が２０２２１０７３０３４２．３であり、出願日が２０２２年０６月２４日であり、発明名称が「半導体構造及びその形成方法、レイアウト構造」である中国特許出願に基づいて提出され、該中国特許出願の優先権を主張し、該中国特許出願の全ての内容が参照により本開示に組み込まれる。
本開示は、出願番号が２０２２１０７３０３４２．３であり、出願日が２０２２年０６月２４日であり、発明名称が「半導体構造及びその形成方法、レイアウト構造」である中国特許出願に基づいて提出され、該中国特許出願の優先権を主張し、該中国特許出願の全ての内容が参照により本開示に組み込まれる。
【0002】
本開示は、半導体技術分野に関し、半導体構造及びその形成方法、レイアウト構造に関するが、これらに限定されない。
【背景技術】
【0003】
現在、６Ｆ２のレイアウト方式及びワードライン埋め込みプロセスを採用して動的ランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を製作することが多いが、このようなプロセスではＤＲＡＭの小型化が非常に困難になる。新しい材料を使用することでＤＲＡＭの性能を改善することもあるが、これはＤＲＡＭのプロセス複雑さと製造コストを高めることは間違いない。
【0004】
これに基づいて、関連技術では、ゲートオールアラウンド又はデュアルゲートプロセスを採用して４Ｆ２のＤＲＡＭを製作し、４Ｆ２のＤＲＡＭはビットライン階段又はワードライン階段を形成する必要がある。しかし、ビットライン階段はＤＲＡＭの使用において比較的大きなセンシングノイズ（Ｓｅｎｓｉｎｇ Ｎｏｉｓｅ）が存在し、ワードライン階段にはワードライン結合（Ｗｏｒｄ Ｌｉｎｅ Ｃｏｕｐｌｉｎｇ）及びプロセス上の同一平面におけるワードラインの相互接続が多層の積み重ねにとって実現しにくいという問題がある。
【発明の概要】
【課題を解決するための手段】
【0005】
これを鑑みて、本開示の実施例は、半導体構造及びその形成方法、レイアウト構造を提供する。
【0006】
第１態様によれば、本開示の実施例は、半導体構造の形成方法を提供し、前記半導体構造の形成方法は、
基板を提供するステップであって、前記基板は第２方向に沿って順次配列された第１領域及び第２領域を含み、前記第１領域は第３方向に沿って間隔を空けて配列されたアクティブ層を含む、ステップと、
前記第１領域において前記アクティブ層の表面に位置する初期ゲート構造を形成するステップと、
前記初期ゲート構造をエッチングし、前記第３方向に沿って積み重ねられた櫛形ゲート構造を形成するステップであって、前記櫛形ゲート構造は少なくとも、第１方向に間隔を空けて配列された第１ゲート構造を含み、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記基板の表面に平行する、ステップと、
前記第２領域に、前記第３方向に沿って延びるビットライン構造と前記第２方向に沿って延びるコンデンサ構造とを形成するステップであって、前記ビットライン構造と前記コンデンサ構造はいずれも前記第１ゲート構造に接続される、ステップと、を含む。
基板を提供するステップであって、前記基板は第２方向に沿って順次配列された第１領域及び第２領域を含み、前記第１領域は第３方向に沿って間隔を空けて配列されたアクティブ層を含む、ステップと、
前記第１領域において前記アクティブ層の表面に位置する初期ゲート構造を形成するステップと、
前記初期ゲート構造をエッチングし、前記第３方向に沿って積み重ねられた櫛形ゲート構造を形成するステップであって、前記櫛形ゲート構造は少なくとも、第１方向に間隔を空けて配列された第１ゲート構造を含み、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記基板の表面に平行する、ステップと、
前記第２領域に、前記第３方向に沿って延びるビットライン構造と前記第２方向に沿って延びるコンデンサ構造とを形成するステップであって、前記ビットライン構造と前記コンデンサ構造はいずれも前記第１ゲート構造に接続される、ステップと、を含む。
【0007】
第２態様によれば、本開示の実施例は、半導体構造を提供し、該半導体構造は、
第２方向に沿って順次配列された第１領域及び第２領域を含む半導体ベースと、
前記半導体ベースの表面に位置し、第１方向及び第３方向に沿ってアレイ状に配列されるアクティブ構造と、
第１方向に間隔を空けて配列された第１ゲート構造を少なくとも含み、且つ前記第１領域における前記アクティブ構造の表面に位置する櫛形ゲート構造と、
前記第３方向に沿って延びるビットライン構造と、
第２方向に沿って延びるコンデンサ構造と、を含み、
前記ビットライン構造及び前記コンデンサ構造は、いずれも前記第２領域に位置し、いずれも前記第１ゲート構造に接続され、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記半導体ベースの表面に平行する。
第２方向に沿って順次配列された第１領域及び第２領域を含む半導体ベースと、
前記半導体ベースの表面に位置し、第１方向及び第３方向に沿ってアレイ状に配列されるアクティブ構造と、
第１方向に間隔を空けて配列された第１ゲート構造を少なくとも含み、且つ前記第１領域における前記アクティブ構造の表面に位置する櫛形ゲート構造と、
前記第３方向に沿って延びるビットライン構造と、
第２方向に沿って延びるコンデンサ構造と、を含み、
前記ビットライン構造及び前記コンデンサ構造は、いずれも前記第２領域に位置し、いずれも前記第１ゲート構造に接続され、前記第１方向、前記第２方向及び前記第３方向のいずれか２つは互いに垂直であり、前記第１方向及び前記第２方向は前記半導体ベースの表面に平行する。
【0008】
第３態様によれば、本開示の実施例は、レイアウト構造を提供し、該レイアウト構造は、第２方向に沿って順次間隔を空けて配列された上記の半導体構造を含み、
前記半導体構造は、第１方向及び第３方向に沿ってアレイ状に配列されたメモリセルを含み、前記メモリセルは１つの第１ゲート構造及び１つのコンデンサ構造を含み、
ここで、前記第２方向に隣接する２つのメモリセルは中心対称であり、前記第２方向に隣接する２つのメモリセルのコンデンサ構造の投影領域は、前記第１方向において少なくとも部分的に重なる。
前記半導体構造は、第１方向及び第３方向に沿ってアレイ状に配列されたメモリセルを含み、前記メモリセルは１つの第１ゲート構造及び１つのコンデンサ構造を含み、
ここで、前記第２方向に隣接する２つのメモリセルは中心対称であり、前記第２方向に隣接する２つのメモリセルのコンデンサ構造の投影領域は、前記第１方向において少なくとも部分的に重なる。
【0009】
本開示の実施例では、櫛形ゲート構造を形成し、且つ櫛形ゲート構造の外側のゲート金属層が半導体構造のワードラインとすることができるため、櫛形ゲート構造により、多層の積み重ね構造内の同一平面におけるワードラインの相互接続を実現することができるだけでなく、ワードラインのサイズの制御を実現することもでき、さらにワードライン階段間の結合作用を低減させる。
【図面の簡単な説明】
【0010】
【図1】本開示の実施例による半導体構造の形成方法の模式的フローチャートである。
【図2a】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2b】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2c】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2d】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2e】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2f】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2g】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2h】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2i】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2j】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2k】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2l】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図2m】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図3a】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図3b】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図3c】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図3d】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図3e】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図3f】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図3g】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図3h】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図3i】本開示の実施例による半導体構造の形成プロセスにおける構造的模式図である。
【図4a】本開示の実施例による半導体構造の構造的模式図である。
【図4b】本開示の実施例による半導体構造の構造的模式図である。
【図4c】本開示の実施例による半導体構造の構造的模式図である。
【図5a】本開示の実施例による半導体構造の平面構造の模式図である。
【図5b】本開示の実施例による半導体構造の平面構造の模式図である。
【図6a】本開示の実施例によるレイアウト構造の平面レイアウト図である。
【図6b】本開示の実施例によるレイアウト構造の平面レイアウト図である。
【発明を実施するための形態】
【0011】
図面（必ずしも比例で描かれているわけではない）では、類似した符号は異なるビューにおいて類似した部品を記述することができる。異なるアルファベット接尾辞を有する類似した符号は、類似した部品の異なる例を表すことができる。図面は、限定ではなく例により、本明細書で論じられる各実施例を概略的に示す。
【0012】
以下に図面を参照しながら本開示に開示された例示的な実施形態をより詳細に説明する。本開示の例示的な実施形態が図面に示されているが、本開示は様々な形態で実現されてもよく、本明細書に記載の具体的な実施形態によって限定されるべきではないことを理解されたい。逆に、これらの実施形態は、本開示をより完全に理解し、本開示の範囲を当業者に十分に伝えることができるように提供される。
【0013】
以下の説明では、本開示のより完全な理解を提供するために、多くの細部が記載される。しかしながら、当業者にとっては、本開示がこれらの１つ又は複数の細部が記載されなくても実施され得ることが明らかである。他の例では、当技術分野におけるいくつかの公知の技術的特徴は、本開示を紛らわしくならないように割愛している。即ち、本明細書では、実際の実施例のすべての特徴を記載することがなく、公知の機能及び構造を詳しく説明しない。
【0014】
明確にするために、図面において、層、領域、素子のサイズ及びそれらの相対的なサイズは、誇張されている可能性がある。すべての図面における同じ符号は同じ素子を表す。
【0015】
素子又は層が、「…上にある」、「…に隣接する」、他の素子又は層「に接続される」又は「に結合される」と記載される場合、それは直接的に他の素子又は層上にあってもよく、他の素子又は層に隣接してもよく、他の素子又は層に接続され又は結合されてもよく、又は介在する素子又は層が存在し得ることを理解すべきである。逆に、素子が「直接…上にある」、「…に直接隣接する」、他の素子又は層「に直接接続される」又は「に直接結合される」と記載される場合、介在する素子又は層は存在しないと意味する。第１、第２、第３などの用語は、さまざまな素子、部品、領域、層、及び／又はセクションを説明するために使用されてもよいが、これらの素子、部品、領域、層、及び／又はセクションは、これらの用語によって制限されるべきではないことを理解すべきである。これらの用語は、一つの素子、部品、領域、層、又はセクションを別の素子、部品、領域、層、又はセクションと区別するためにのみ使用される。したがって、下記に記載される第１素子、部品、領域、層又はセクションは、本開示の教示から逸脱することなく、第２素子、部品、領域、層又はセクションとして表すことができる。第２素子、部品、領域、層又はセクションと記載されても、第１素子、部品、領域、層又はセクションが本開示に必ず存在することを意味しているわけではない。
【0016】
本明細書で使用される用語は、具体的な実施形態を説明することだけを目的としており、本開示を限定しない。本明細書で使用されるとき、単数形の「１」、「１つ」、及び「前記／該」は、文脈が他の方式を明確に指示しない限り、複数形も含むことを意図している。「構成する」及び／又は「含む」という用語は、本明細書で使用される場合、前記特徴、整数、ステップ、操作、素子及び／又は部品の存在を決定するが、１つ又はより多くの他の特徴、整数、ステップ、操作、素子、部品、及び/又は組の存在又は追加を排除しないことも理解されたい。本明細書で使用される場合、「及び／又は」という用語は、関連する列挙された項目の任意及びすべての組み合わせを含む。
【0017】
本開示の実施例を紹介する前に、まず、以下の実施例で使用する可能性がある立体構造を記述する３つの方向を定義し、デカルト座標系を例として、３つの方向はＸ軸、Ｙ軸及びＺ軸方向を含むことができる。基板は、正面にある上面と、正面と対向する裏面にある底面とを含むことができる。上面と底面の平坦度を無視する場合、基板の上面と底面に垂直な方向を第３方向と定義する。基板の上面及び底面（即ち、基板が存在する平面）の方向には、互いに交差する（例えば、互いに直交する）２つの方向が定義され、例えば、ワードラインの延びる方向を第１方向と定義し、コンデンサ構造の延びる方向を第２方向と定義することができ、第１方向と第２方向に基づいて基板の平面方向を決定することができる。ここで、第１方向、第２方向及び第３方向のいずれか２つは互いに垂直である。本開示の実施例では、第１方向をＸ軸方向と定義し、第２方向をＹ軸方向と定義し、第３方向をＺ軸方向と定義する。
【0018】
【0019】
ステップＳ１０１において、基板を提供し、基板は第２方向に沿って順次配列された第１領域及び第２領域を含み、第１領域は第３方向に沿って間隔を空けて配列されたアクティブ層を含む。
【0020】
本開示の実施例では、基板は少なくとも半導体ベースを含み、半導体ベースはシリコンベースであってもよく、半導体ベースは、他の半導体元素、例えばゲルマニウム（Ｇｅ）を含むこともでき、又は半導体化合物、例えば、炭化シリコン（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、ヒ化インジウム（ＩｎＡｓ）又はアンチモン化インジウム（ＩｎＳｂ）を含み、又は他の半導体合金、例えば、シリコンゲルマニウム（ＳｉＧｅ）、リン化ヒ素ガリウム（ＧａＡｓＰ）、ヒ化インジウムアルミニウム（ＡｌＩｎＡｓ）、ヒ化ガリウムアルミニウム（ＡｌＧａＡｓ）、ヒ化インジウムガリウム（ＧａＩｎＡｓ）、リン化インジウムガリウム（ＧａＩｎＰ）、及び／又はリン素ヒ化インジウムガリウム（ＧａＩｎＡｓＰ）、又はそれらの組み合わせを含む。
【0021】
本開示の実施例では、第１領域及び第２領域は、それぞれ異なる機能構造を形成するために用いられてもよく、例えば、第１領域は、ゲート構造及び階段状ワードライン構造を形成するために用いられてもよく、第２領域は、コンデンサ構造及びビットライン構造を形成するために用いられてもよい。
【0022】
ステップＳ１０２において、第１領域においてアクティブ層の表面に位置する初期ゲート構造を形成する。
【0023】
本開示の実施例では、初期ゲート構造は、ゲート誘電体層と、ゲート誘電体層の表面に位置するゲート導電層とを含む。
【0024】
ステップＳ１０３において、初期ゲート構造をエッチングし、第３方向に沿って積み重ねられた櫛形ゲート構造を形成し、櫛形ゲート構造は、第１方向に間隔を空けて配列された第１ゲート構造を少なくとも含む。
【0025】
本開示の実施例では、第１ゲート構造はデュアルゲート構造であってもよく、第１ゲート構造はアクティブ層の第３方向における第１表面及び第２表面を覆う。第１ゲート構造の基板の表面への投影はＵ字型であってもよく、他の実施例では、第１ゲート構造の基板の表面への投影は矩形であってもよい。
【0026】
いくつかの実施例では、櫛形ゲート構造は、同じ層に位置する第１ゲート構造にいずれも接続される第２ゲート構造をさらに含む。第２ゲート構造は、スリーサイドアラウンドゲート構造であってもよく、例えば、第２ゲート構造は、アクティブ層の第３方向における第１表面及び第２表面を覆い、アクティブ層の第２方向における１つの表面を覆う。
【0027】
本開示の実施例では、第１ゲート構造の第２方向におけるサイズは、第２ゲート構造の第２方向におけるサイズの２～３倍であってもよい。
【0028】
本開示の実施例では、第１方向に位置する同じ層の複数の櫛形ゲート構造が第２ゲート構造により互いに接続され、櫛形ゲート構造のゲート金属層は半導体構造のワードラインとすることができ、このようにして、多層の積み重ね構造内の同一平面におけるワードラインの相互接続を実現することができるだけでなく、ワードラインのサイズの制御を実現することもでき、さらにワードライン階段間の結合作用を低減させる。
【0029】
ステップＳ１０４において、第２領域に第３方向に沿って延びるビットライン構造と第２方向に沿って延びるコンデンサ構造とを形成し、ビットライン構造とコンデンサ構造はいずれも第１ゲート構造に接続される。
【0030】
本開示の実施例で形成されたコンデンサ構造は、第２方向に沿って延び、つまり、本開示の実施例で形成されたコンデンサ構造は水平状に配列されており、水平状のコンデンサ構造は、傾き倒れる又は折れる可能性を減少させることができ、それによってコンデンサ構造の安定性を向上させることができる。また、複数の水平状のコンデンサ構造と櫛形ゲート構造は積み重ねられて三次元の半導体構造を形成することができ、さらに半導体構造の集積度を向上させることができ、小型化を実現する。
【0031】
図２ａ～図２ｍ及び図３ａ～図３ｉは、本開示の実施例による半導体構造の形成プロセスにおける構造的模式図であり、以下、図２ａ～図２ｍ及び図３ａ～図３ｉを参照して本開示の実施例による半導体構造の形成プロセスを詳細に説明する。
【0032】
まず、図２ａ～図２ｇを参照してステップＳ１０１を実行することができ、ステップＳ１０１において、基板を提供し、基板は第２方向に沿って順次配列された第１領域Ａ及び第２領域Ｂを含み、第１領域Ａは第３方向に沿って間隔を空けて配列されたアクティブ層１３を含む。
【0033】
いくつかの実施例では、半導体ベース１０を提供するステップと、半導体ベース１０の表面に第１領域Ａ及び第２領域Ｂに位置する積層構造１１を形成するステップであって、積層構造１１は交互に積み重ねられた第１半導体層１１１と第２半導体層１１２を含むステップと、第１領域Ａにおける第１半導体層１１１を除去し、第１領域Ａの第２半導体層１１２を露出するステップと、露出された第２半導体層１１２に対して薄化処理を行い、初期アクティブ層１２を形成するステップと、初期アクティブ層１２を処理し、アクティブ層１３を形成するステップと、によって基板を形成することができる。
【0034】
【0035】
本開示の実施例では、第１半導体層１１１の材料は、ゲルマニウム（Ｇｅ）、又はゲルマニウム化シリコン（ＳｉＧｅ）、炭化シリコンであってもよく、絶縁体上のシリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ－ｏｎ－ｌｎｓｕｌａｔｏｒ）又は絶縁体上のゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ－ｏｎ－Ｉｎｓｕｌａｔｏｒ）であってもよい。第２半導体層１１２は、シリコン層であってもよく、他の半導体元素、例えばゲルマニウムを含むこともでき、又は半導体化合物、例えば、炭化シリコン、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム又はアンチモン化インジウムを含み、又は他の半導体合金、例えば、シリコンゲルマニウム、リン化ヒ素ガリウム、ヒ化インジウムアルミニウム、ヒ化ガリウムアルミニウム、ヒ化インジウムガリウム、リン化インジウムガリウム、及び／又はリン素ヒ化インジウムガリウム、又はそれらの組み合わせを含む。
【0036】
本開示の実施例では、後続で第１半導体層１１１を除去し、第２半導体層１１２を残す必要があるため、第１半導体層１１１と第２半導体層１１２の材料は異なる。したがって、第１半導体層１１１は第２半導体層１１２に対して大きなエッチング選択比を有し、例えば、第１半導体層１１１の第２半導体層１１２に対するエッチング選択比は５～１５であってもよく、それによってエッチングプロセスにおいて、第１半導体層１１１は、第２半導体層１１２に対してエッチングして除去されやすい。
【0037】
本開示の実施例では、第１半導体層１１１の厚さは、５～５０ナノメートル（ｎｍ）、例えば８ｎｍ又は４５ｎｍであってもよく、第２半導体層１１２の厚さは、１５～１００ｎｍ、例えば２０ｎｍ又は７５ｎｍであってもよい。積層構造１１における第１半導体層１１１及び第２半導体層１１２の層数は、必要なコンデンサ密度（又は記憶密度）に応じて設定することができ、第１半導体層１１１及び第２半導体層１１２の層数が多いほど、形成された半導体構造は、集積度がより高く、且つコンデンサ密度がより大きい。
【0038】
本開示の実施例では、第１半導体層１１１及び第２半導体層１１２は、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセス、物理気相堆積（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセス、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセス、スピンコーティングプロセス、コーティングプロセス又は薄膜プロセスなどのうちのいずれかによって形成することができる。
【0039】
図２ｃに示すように、第１領域Ａにおける第１半導体層１１１を除去し、第１領域Ａの第２半導体層１１２を露出する。
【0040】
本開示の実施例では、ウェットエッチング（例えば、濃硫酸、弗化水素酸、濃硝酸等の強酸を採用してエッチングする）又はドライエッチング技術により、積層構造１１における第１半導体層１１１を除去してもよい。第１半導体層１１１は第２半導体層１１２に対して高いエッチング選択比を有するため、第１半導体層１１１を除去する時に第２半導体層１１２を損傷しなくてもよい。
【0041】
図２ｄに示すように、露出された第２半導体層１１２に対して薄化処理を行い、初期アクティブ層１２を形成する。
【0042】
本開示の実施例では、次の２つの方式により第２半導体層１１２に対して薄化処理を行い、初期アクティブ層１２を形成することができる。
【0043】
方式１において、第２半導体層１１２に対して直接ドライエッチングを行い、必要な厚さを形成するまで、エッチングを停止する。
【0044】
方式２において、第２半導体層１１２をその場（ｉｎ－ｓｉｔｕ）で酸化し、第２半導体層１１２の一部を酸化シリコン層に酸化し、ウェットエッチング又はドライエッチング技術により酸化シリコン層を除去する。
【0045】
本開示の実施例では、第２半導体層１１２を１５～２０ｎｍに薄くして初期アクティブ層１２を形成し、例えば、形成された初期アクティブ層１２の厚さは１８ｎｍであってもよく、このようにして、完全に空乏化した半導体層から形成されるチャネル領域を形成することができ、このとき、正孔が蓄積せずにソース領域で複合されやすいため、フロート効果を改善することができる。また、隣接する２つの初期アクティブ層の間の隙間が大きくなるため、後続のゲート構造及びワードライン構造の形成のためにより大きな空間を事前に確保することができ、ワードラインの結合作用、及びゲート構造とワードライン構造の製造プロセスの複雑さと製造コストを低減させる。
【0046】
説明すべきこととして、他の実施例では、第２半導体層１１２に対して薄化処理を行わなくてもよい。
【0047】
いくつかの実施例では、初期アクティブ層１２を処理し、アクティブ層１３を形成するステップは、初期アクティブ層１２の表面に犠牲層１２１及び第１隔離層１２２を順次形成するステップであって、第１隔離層１２２が犠牲層１２１間のギャップに充満するステップと、第２方向に第１長さを有する初期アクティブ層１２を除去し、第１空間を形成するステップと、第２方向に第２長さを有する犠牲層１２１を除去し、初期アクティブ層１２の一部を露出し、第２空間を形成するステップであって、第２空間は第１空間を含み、第２長さは第１長さより大きく、露出された初期アクティブ層１２の一部がアクティブ層１３を構成するステップと、を含むことができる。
【0048】
【0049】
本開示の実施例では、犠牲層１２１の材料は、酸化シリコン又は他の適切な材料であってもよい。第１隔離層１２２の材料は、窒化シリコン又は他の適切な材料であってもよい。ここで、犠牲層１２１は、第１隔離層１２２に対して異なるエッチング選択比を有し、例えば、犠牲層１２１と半導体ベース１０との間のエッチング選択比は、第１隔離層１２２と半導体ベース１０との間のエッチング選択比の５～１０倍である。犠牲層１２１と第１隔離層１２２は、いずれも任意の１つの適切な堆積プロセス、例えば、化学気相堆積プロセス、物理気相堆積プロセス、原子層堆積プロセス、スピンコーティングプロセス、コーティングプロセス、又は炉管プロセスによって形成することができる。
【0050】
本開示の実施例では、犠牲層１２１の厚さは１５～２０ｎｍ、例えば１７ｎｍであってもよく、第１隔離層１２２の厚さは１０～２０ｎｍ、例えば１５ｎｍであってもよい。
【0051】
本開示の実施例では、第１隔離層１２２は、隣接する２つの櫛形ゲート構造を隔離することができる一方、後続で形成される支持層とともに半導体構造の支持構造とすることができ、それによって半導体構造の安定性を向上させる。
【0052】
本開示の実施例では、ウェットエッチングプロセスを採用してラテラルエッチングで第１長さＬ１を有する初期アクティブ層１２を除去することができる。ウェットエッチングに用いられるエッチング溶液は、弗化水素酸溶液であってもよく、希釈された弗化水素酸とアンモニア水の混合溶液であってもよい。
【0053】
図２ｇに示すように、第２方向に第２長さＬ２を有する犠牲層１２１を除去し、初期アクティブ層１２の一部を露出し、第２空間Ｄを形成し、ここで、第２空間Ｄは第１空間Ｃを含み、第２長さＬ２は第１長さＬ１よりも長く、露出された初期アクティブ層１２の一部がアクティブ層１３を構成する。
【0054】
本開示の実施例では、ウェットエッチングプロセスを採用してラテラルエッチングで第２長さＬ２を有する犠牲層１２１を除去し、アクティブ層１３を形成することができる。ウェットエッチングに用いられるエッチング溶液は、希釈された弗化水素酸とアンモニア水の混合溶液であってもよい。
【0055】
説明すべきこととして、アクティブ層１３を形成する時に、犠牲層１２１が完全に除去されず、残りの一部の犠牲層１２１は、後に形成される櫛形ゲート構造とビットライン構造、及び櫛形ゲート構造とコンデンサ構造を隔離し、リーク電流の発生を低減させるために用いられる。
【0056】
【0057】
いくつかの実施例では、初期ゲート構造１４は、アクティブ層１３の表面にゲート誘電体層１４１及びゲート導電層１４２を順次形成し、ゲート導電層１４２が第２空間Ｄに充満するステップによって形成することができる。
【0058】
本開示の実施例では、ゲート誘電体層１４１に用いられる材料は、酸化シリコン又は他の適切な材料であってもよく、ゲート導電層１４２に用いられる材料は、ポリシリコン、金属（例えばタングステン、銅、アルミニウム、チタン、タンタル、ルテニウムなど）、金属合金、金属ケイ化物、窒化チタンのうちの１つ又は任意の組み合わせを含むことができる。
【0059】
本開示の実施例では、ゲート誘電体層１４１は、その場での水蒸気生成プロセス（ＩＳＳＧ：Ｉｎ－Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）によって形成することができ、ゲート誘電体層１４１の厚さは、４．５～１０ｎｍ、例えば、５ｎｍ又は９ｎｍであってもよい。ゲート導電層１４２は、任意の１つの適切な堆積プロセス、例えば、化学気相堆積プロセス、物理気相堆積プロセス、原子層堆積プロセスによって形成することができる。
【0060】
次に、図２ｊ及び図２ｋを参照してステップＳ１０３を実行することができ、ステップＳ１０３において、初期ゲート構造１４をエッチングし、第３方向に沿って積み重ねられた櫛形ゲート構造１７を形成する。ここで、図２ｊは櫛形ゲート構造の一部の三次元ビューであり、図２ｋ及び図２ｌは櫛形ゲート構造を形成する断面図である。
【0061】
いくつかの実施例では、櫛形ゲート構造１７は、少なくとも第１方向に間隔を空けて配列された第１ゲート構造を含むことができ、他の実施例では、櫛形ゲート構造１７は、同じ層に位置する第１ゲート構造１７１にいずれも接続される第２ゲート構造１７２をさらに含むことができる。
【0062】
図２ｊに示すように、櫛形ゲート構造１７は、第１ゲート構造１７１と第２ゲート構造１７２とを含み、第２ゲート構造１７２は同じ層に位置する第１ゲート構造１７１に接続される。
【0063】
本開示の実施例では、第１ゲート構造１７１の基板の表面（即ち、半導体ベース１０）への投影はＵ字型であってもよく、第１ゲート構造１７１はデュアルゲート構造であってもよく、例えば、第１ゲート構造１７１は、アクティブ層の上面及び底面を覆い、第１ゲート構造１７１のＹ軸方向におけるサイズは、第２ゲート構造１７２のＹ軸方向におけるサイズの２～３倍であってもよい。
【0064】
他の実施例では、第１ゲート構造１７１の基板の表面（即ち、半導体ベース１０）での投影も矩形であってもよい。
【0065】
いくつかの実施例では、図２ｋ及び図２ｌに示すように、櫛形ゲート構造１７は、初期ゲート構造の一部と第２領域Ｂにおける積層構造１１の一部とを同時に除去し、Ｘ軸方向に沿って交互に配列されたＬ字型溝１５と隔離溝１６を形成し、残りの初期ゲート構造が櫛形ゲート構造１７を構成するステップであって、隔離溝１６の第２方向におけるサイズＬ３は、Ｌ字型溝１５の第２方向におけるサイズＬ４よりも大きい、ステップによって形成することができる。
【0066】
本開示の実施例では、隔離溝１６は、アクティブ層を、Ｘ軸方向に沿って配列された複数のアクティブ構造１３０に分割する。
【0067】
本開示の実施例では、Ｘ軸方向に沿ってＬ字型溝１５の両側に位置する２つの積層構造は、第２方向に異なるサイズを有し、例えば第１積層構造１１ａと第２積層構造１１ｂは、Ｘ軸方向に沿ってＬ字型溝１５の両側に位置しており、第１積層構造１１ａのＹ軸方向におけるサイズＬ５は、第２積層構造１１ｂのＹ軸方向におけるサイズＬ６よりも大きい。
【0068】
本開示の実施例では、ドライエッチング（例えばプラズマエッチングプロセス、反応性イオンエッチングプロセス、又はイオンミリングプロセス）又はウェットエッチングプロセスを採用して、初期ゲート構造及び第２領域Ｂにおける積層構造１１の一部をエッチングすることができる。ここで、ドライエッチングに用いられるガスは、トリフルオロメタン（ＣＨＦ３）、四フッ化炭素（ＣＦ４）、ジフルオロメタン（ＣＨ２Ｆ２）、臭化水素酸（ＨＢｒ）、塩素ガス（Ｃｌ２）、六フッ化硫黄（ＳＦ６）のうちの１つ又はそれらの組み合わせであってもよい。
【0069】
本開示の実施例では、形成された櫛形ゲート構造１７は比較的広いチャネル領域を有するため、短チャネル効果を低減させることができ、形成された半導体構造の性能をさらに向上させることができる。
【0070】
いくつかの実施例では、図２ｍに示すように、櫛形ゲート構造１７を形成した後、半導体構造の形成方法は、第３方向に沿って順次積み重ねられたワードライン階段１８を形成するステップであって、ワードライン階段１８における各層のワードラインは、第１方向に沿って配列された対応する櫛形ゲート構造における複数の第２ゲート構造１７２に電気的に接続される、ステップをさらに含む。
【0071】
本開示の実施例では、まず、第１領域Ａの表面に第１開口を有するフォトレジスト層を形成し、第１開口は第１領域Ａの一端を露出し、第１開口を有するフォトレジスト層を介して、第１領域Ａをエッチングし、第１階段構造を形成し、次に、第１階段構造の表面に第２開口を有するフォトレジスト層を形成し、第２開口は第１階段構造の一部を露出し、第２開口を有するフォトレジスト層を介して、第１階段構造をエッチングして第２階段構造を形成し、ここで、第２開口の第１方向におけるサイズは第１開口のサイズより大きく、さらに、第２階段構造の表面に第３開口を有するフォトレジスト層を形成し、第３開口は第２階段構造の一部を露出し、第３開口のフォトレジスト層を介して、第２階段構造をエッチングして第３階段構造を形成し、ここで、第３開口の第１方向におけるサイズは第２開口のサイズより大きく、上記のステップを繰り返し、複数回のエッチングプロセスを経て、最終的にワードライン階段１８が形成され、ワードライン階段１８はＺ軸方向に沿って下から上に向かって層ごとに減少する長さを有する。
【0072】
他の実施例では、ワードライン階段１８は、以下のステップによって形成することもできる。まず、第１領域Ａのベースの表面に第１長さを有する第１ワードラインを形成し、ここで、第１ワードラインはＸ軸方向における最下層の第１層の櫛形ゲート構造１７に電気的に接続され、次に、第１ワードラインの表面に第２長さを有する第１隔離ユニットを形成し、第１隔離ユニットの表面に第２長さを有する第２ワードラインを形成し、第２ワードラインは第１方向におけるセカンダリ下層の第２層の櫛形ゲート構造１７に電気的に接続され、ここで、第１長さは第２長さよりも大きく、第１隔離ユニットは、隣接する第１ワードラインと第２ワードラインを隔離するために構成され、さらに、第２ワードラインの表面に第３長さを有する第２隔離ユニットを形成し、第２隔離ユニットの表面に第３長さを有する第３ワードラインを形成し、ここで、第３ワードラインはＸ軸方向に沿って下から上に向かった第３層の櫛形ゲート構造１７に電気的に接続され、ここで、第２長さは第３長さよりも大きく、第２隔離ユニットは、隣接する第２ワードラインと第３ワードラインを隔離するために構成され、上記のステップを繰り返し、複数回の形成プロセスを経て、複数のワードラインからなるワードライン階段１８が形成される。
【0073】
本開示の実施例では、櫛形ゲート構造１７を形成し、ワードラインが横に接続される方式を採用することにより、同一平面におけるワードラインの相互接続が多層の積み重ねにとって実現しにくいという問題を解決するだけでなく、横に接続されたワードラインのサイズを制御することでワードラインの結合を制御することもできる。
【0074】
最後に、図３ａ～３ｉを参照してステップＳ１０４を実行することができ、ステップＳ１０４において、第２領域Ｂにおいて第３方向に沿って延びるビットライン構造２２と第２方向に沿って延びるコンデンサ構造２４とを形成し、ビットライン構造２２とコンデンサ構造２４とは、いずれも第１ゲート構造１７１に接続される。
【0075】
いくつかの実施例では、図３ａ及び図３ｂに示すように、ビットライン構造２２及びコンデンサ構造２４を形成する前に、半導体構造の形成方法、Ｌ字型溝１５及び隔離溝１６に隔離材料を充填し、第２隔離層１９を形成するステップを含む。
【0076】
本開示の実施例では、隔離材料は、酸化シリコン、窒化シリコン、酸窒化シリコン又は他の適切な材料であってもよい。第２隔離層１９は、任意の１つの堆積プロセスによって形成することができる。
【0077】
図３ｃ及び図３ｄに示すように、第２領域Ｂに位置する第２隔離層１９及び第１半導体層１１１を除去し、第１積層構造１１ａ及び第２積層構造１１ｂにおける第２半導体層１１２を露出し、露出された第２半導体層１１２は、Ｘ軸方向に沿って交互に配列された第１アクティブ柱１３１と第２アクティブ柱１３２をそれぞれ形成し、ここで、第１アクティブ柱１３１は、Ｘ軸方向に沿って順次配列された第１サブ柱１３１１と第２サブ柱１３１２とを含み、第２アクティブ柱１３２は、第１サブ柱１３１１のＸ軸方向における投影領域内にある。本開示の実施例では、第２サブ柱１３１２はコンデンサ構造を形成するために用いられ、第２アクティブ柱１３２はビットライン構造を形成するために用いられる。
【0078】
本開示の実施例では、ドライエッチング技術又はウェットエッチング技術により、第２領域Ｂ内に位置する第２隔離層１９及び第１半導体層１１１を除去することができる。
【0079】
他の実施例では、さらに第１アクティブ柱１３１及び第２アクティブ柱１３２に対して薄化処理を行うことができ、薄化処理の方式は次の２つの方式を含む。
【0080】
方式１において、第１アクティブ柱１３１及び第２アクティブ柱１３２に対してドライエッチングを直接行い、必要な厚さを形成するまで、エッチングを停止する。
【0081】
方式２において、第１アクティブ柱１３１及び第２アクティブ柱１３２をその場で酸化し、第１アクティブ柱１３１の一部及び第２アクティブ柱１３２の一部を酸化シリコン層に酸化し、ウェットエッチング又はドライエッチング技術により酸化シリコン層を除去する。
【0082】
本開示の実施例では、第１アクティブ柱１３１及び第２アクティブ柱１３２に対して薄化処理を行うことにより、隣接する第１アクティブ柱１３１と第２アクティブ柱１３２との間の隙間が大きくなるため、形成されたコンデンサ構造の電極間の有効面積を高め、さらに形成されたコンデンサ構造の電気容量を高めることができる一方、コンデンサ構造及びビットライン構造のプロセスの複雑さを低減させ、半導体構造の製造コストを低減させることができる。
【0083】
いくつかの実施例では、図３ｅに示すように、コンデンサ構造２４を形成する前に、第１アクティブ柱１３１を形成した後、半導体構造の形成方法は、第１サブ柱の表面に支持層２３を形成するステップであって、支持層２３が第１サブ柱１３１１の間に充填される、ステップをさらに含む。
【0084】
本開示の実施例では、支持層２３の材料は窒化シリコン又は炭窒化シリコンであってもよい。支持層２３は、後続で形成されたコンデンサ構造を支持し、コンデンサ構造の崩壊を防止し、形成された半導体構造の安定性を向上させるために用いられる一方、隣接するコンデンサ構造、及びコンデンサ構造とビットライン構造を隔離し、リーク電流の発生を低減させることができる。
【0085】
本開示の実施例では、図３ｆに示すように、コンデンサ構造を形成する前に、半導体構造の形成方法は、第１領域Ａ及び第２アクティブ柱１３２の表面に第１保護層２１を形成するステップであって、第１保護層２１は、コンデンサ構造２４を形成する時に、第１領域Ａに既に形成された櫛形ゲート構造１７と第２アクティブ柱１３２を損傷から保護するために用いられるステップ、をさらに含む。第１保護層２１の材料は、低誘電率（ＬｏｗＫ）材料であってもよく、例えば、ドープされた二酸化シリコン、有機ポリマー又は多孔質材料であってもよい。
【0086】
いくつかの実施例では、図３ｇ及び図３ｈに示すように、コンデンサ構造２４は、第２サブ柱１３１２の表面に第１電極層２４１、誘電体層２４２及び第２電極層２４３を順次形成し、コンデンサ構造２４を形成するステップによって形成することができる。
【0087】
本開示の実施例では、第１電極層２４１、誘電体層２４２及び第２電極層２４３は、選択的原子層堆積プロセス、化学気相堆積プロセス、物理気相堆積プロセス及びスピンコーティングプロセスのうちのいずれかの堆積プロセスによって形成することができる。第１電極層２４１及び第２電極層２４３の材料は、金属又は金属窒化物、例えば、ルテニウム（Ｒｕ）又は窒化チタンを含むことができる。誘電体層２４２の材料は、高Ｋ誘電体材料、例えば、酸化ランタン（Ｌａ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム（ＨｆＯＮ）、ハフニウムケイ酸塩（ＨｆＳｉＯＸ）又は酸化ジルコニウム（ＺｒＯ２）のうちの１つ又は任意の組み合わせを含むことができる。他の実施例では、第１電極層及び第２電極層の材料はポリシリコンであってもよい。
【0088】
本開示の実施例では、コンデンサ構造２４はＹ軸方向に沿って延び、つまり、コンデンサ構造２４が水平であり、高アスペクト比（即ち、幅又は直径に対する高さの比）の垂直コンデンサ構造に比べて、水平コンデンサ構造は、傾き倒れる又は折れる可能性を減少させることができ、それによってコンデンサ構造の安定性を向上させることができる一方、複数のコンデンサ構造が垂直方向に積み重ねて形成された積み重ね構造は三次元の半導体構造を形成することができ、さらに半導体構造の集積度を向上させることができ、小型化を実現する。
【0089】
いくつかの実施例では、第１電極層２４１を形成する前に、半導体構造の形成方法は、第２サブ柱１３１２の表面に金属ケイ化物を形成するステップをさらに含む。実施する時、第２サブ柱１３１２の表面に一層の金属材料を堆積することができ、該金属材料は、例えば、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）及びパラジウム（Ｐｄ）のうちの任意の１つであってもよく、その後、急速熱アニーリング処理により金属材料と第２サブ柱１３１２を反応させ、それによって第２サブ柱１３１２の表面に金属ケイ化物を形成する。金属ケイ化物は比較的低い抵抗値を有するため、下部電極と第２サブ柱との間の接触抵抗を低減させることができ、さらに半導体構造の消費電力を低減させることができる。
【0090】
いくつかの実施例では、コンデンサ構造２４を形成した後、該方法は、第１保護層２１を除去するステップをさらに含む。例えば、ドライエッチング又はウェットエッチングプロセスを採用して第１保護層２１を除去することができる。
【0091】
いくつかの実施例では、半導体構造の形成方法は、第２電極層２４３の表面に導電層を形成し、導電層が隣接する第２電極層２４３の間に充填されるステップをさらに含む。導電層の材料は、ポリシリコンであってもよく、他の任意の１つの適切な導電材料、例えばドープされたポリシリコンであってもよい。
【0092】
本開示の実施例では、図３ｉに示すように、ビットライン構造を形成する前に、半導体構造の形成方法は、第１領域Ａ、支持層２３及びコンデンサ構造２４の表面に第２保護層２０を形成するステップであって、第２保護層２０は、ビットライン構造２２を形成する時に、既に形成された櫛形ゲート構造１７、支持層２３及びコンデンサ構造２４を損傷から保護するために用いられる、ステップをさらに含む。第２保護層２０の材料は、低誘電率材料であってもよく、例えば、ドープされた二酸化シリコン、有機ポリマー又は多孔質材料であってもよい。
【0093】
いくつかの実施例では、引き続き図３ｉを参照すると、ビットライン構造２２は、第２アクティブ柱１３２の表面に第３半導体層２２１及びビットライン金属層２２２を順次形成するステップによって形成することができる。
【0094】
ここで、第３半導体層２２１の材料は金属ケイ化物であってもよく、金属ケイ化物は比較的低い抵抗値を有するため、ビットライン金属層２２２と第２アクティブ柱１３２との間の接触抵抗を低減させることができ、それによって半導体構造の消費電力をさらに低減させることができる。ビットライン金属層２２２の材料は、任意の１つの導電性の良い材料であってもよく、例えばタングステン、コバルト、銅、アルミニウム、窒化チタン、チタン含有金属層、ポリシリコン又はそれらの任意の組み合わせであってもよい。
【0095】
いくつかの実施例では、ビットライン構造２２を形成した後、半導体構造の形成方法は、第２保護層２０を除去するステップをさらに含む。
【0096】
本開示の実施例では、櫛形ゲート構造を形成し、ワードラインが横に接続される方式を採用することにより、同一平面におけるワードラインの相互接続が多層の積み重ねにとって実現しにくいという問題を解決するだけでなく、横に接続されたワードラインのサイズを制御することでワードラインの結合作用を減少させることもできる。また、本開示の実施例におけるコンデンサ構造は、第２方向に沿って延び、即ち、本開示の実施例におけるコンデンサ構造は水平状であるため、高アスペクト比の垂直コンデンサ構造に比べて、水平状のコンデンサ構造は、傾き倒れる又は折れる可能性を減少させることができ、それによってコンデンサ構造の安定性を向上させることができ、しかも複数のコンデンサ構造が第３方向に積み重ねて形成された積み重ね構造は三次元の半導体構造を形成することができ、さらに半導体構造の集積度を向上させることができ、小型化を実現する。
【0097】
本開示の実施例は、半導体構造をさらに提供し、図４ａ～図４ｃは、本開示の実施例による半導体構造の構造的模式図であり、ここで、図４ａは三次元ビューである。図４ａ～図４ｃに示すように、半導体構造１００は、第２方向（Ｙ軸方向）に沿って順次配列された第１領域Ａ及び第２領域Ｂを含む半導体ベース１０と、半導体ベース１０の表面に位置し、第１方向（Ｘ軸方向）及び第３方向（Ｚ軸方向）に沿ってアレイ状に配列されるアクティブ構造１３０と、第１領域Ａにおけるアクティブ構造の表面に位置する櫛形ゲート構造１７と、を少なくとも含み、櫛形ゲート構造１７はＸ軸方向に間隔を空けて配列された第１ゲート構造１７１を少なくとも含む。
【0098】
いくつかの実施例では、引き続き図４ａ～図４ｃを参照すると、半導体構造１００は、Ｚ軸方向に沿って延びるビットライン構造２２と、Ｙ軸方向に沿って延びるコンデンサ構造２４とをさらに含み、ビットライン構造２２及びコンデンサ構造２４はいずれも第２領域Ｂに位置し、第１ゲート構造１７１に接続される。
【0099】
いくつかの実施例では、引き続き図４ｂ及び図４ｃを参照すると、コンデンサ構造２４は、第１電極層２４１、誘電体層２４２及び第２電極層２４３を含む。ビットライン構造２２は、第３半導体層２２１及びビットライン金属層２２２を含む。
【0100】
【0101】
いくつかの実施例では、引き続き図４ｂ及び図４ｃを参照すると、アクティブ構造１３０は、第２領域Ｂに位置し、且つＸ軸方向に沿って配列された第１アクティブ柱１３１と第２アクティブ柱１３２、及び第１領域Ａに位置するチャネル柱２５を含み、第１アクティブ柱１３１と第２アクティブ柱１３２はいずれもチャネル柱２５に接続される。第１ゲート構造１７１は、チャネル柱２５のＺ軸方向における第１表面及び第２表面を少なくとも覆い、ここで、第１ゲート構造１７１は積層して設定されたゲート誘電体層１４１及びゲート導電層１４２を含む。
【0102】
いくつかの実施例では、チャネル柱２５の半導体ベース１０での投影はＵ字型である。他の実施例では、チャネル柱２５の半導体ベース１０での投影は矩形であってもよい。
【0103】
いくつかの実施例では、引き続き図４ｂを参照すると、第１アクティブ柱１３１は第１サブ柱（図示せず）及び第２サブ柱１３１２を含み、コンデンサ構造２４は第２サブ柱１３１２に形成される。ビットライン構造２２は第２アクティブ柱１３２に形成され、同じアクティブ構造１３０の第１アクティブ柱１３１と第２アクティブ柱１３２との間にはＬ字型溝１５がある。Ｘ軸方向に沿って隣接するアクティブ構造１３０の間には隔離溝１６があり、ここで、隔離溝１６のＹ軸方向におけるサイズＬ３は、Ｌ字型溝１５のＹ軸方向におけるサイズＬ４よりも大きい。
【0104】
いくつかの実施例では、引き続き図４ｂを参照すると、半導体構造１００は、支持層２３をさらに含み、支持層２３は第１サブ柱の表面に位置し、支持層２３が第１サブ柱の間に充填される。支持層２３は、Ｚ軸方向に沿って積み重ねられた複数のコンデンサ構造２４、複数のビットライン構造２２及び複数の櫛形ゲート構造１７を支持するために用いられる。
【0105】
いくつかの実施例では、引き続き図４ａを参照すると、半導体構造１００は、ワードライン階段１８をさらに含み、ワードライン階段１８は、Ｚ軸方向に沿って順次積み重ねられ、ワードライン階段内の各層のワードラインは、Ｘ軸方向に沿って配列された対応する櫛形ゲート構造１７における複数の第２ゲート構造１７２に接続される。
【0106】
本開示の実施例では、第１ゲート構造はデュアルゲート構造であってもよく、第１ゲート構造１７１のＹ軸方向におけるサイズは、第２ゲート構造１７２のＹ軸方向におけるサイズの２～３倍であってもよい。
【0107】
本開示の実施例では、形成された櫛形ゲート構造１７は比較的広いチャネル領域を有するため、短チャネル効果を低減させることができ、同時に、形成されたデュアルゲート構造はゲートの制御能力をさらに向上させることができ、形成された半導体構造の性能をさらに向上させることができる。
【0108】
本開示の実施例による半導体構造は、上述の実施例による半導体構造の形成方法と類似しており、本開示の実施例で詳細に開示されない技術的特徴については、上述の実施例を参照して理解され、ここでは説明を省略する。
【0109】
本開示の実施例による半導体構造は、櫛形ゲート構造を形成し、ワードライン構造は櫛形ゲート構造の外側に位置し、これにより、多層の積み重ね構造内の同一平面におけるワードラインの相互接続を実現することができる。また、本開示の実施例におけるコンデンサ構造は、水平状であり、第１方向及び第３方向に沿ってアレイ状に配列されており、水平状のコンデンサ構造は、傾き倒れる又は折れる可能性を減少させることができ、複数のコンデンサ構造が第３方向に積み重ねて形成された積み重ね構造は三次元の半導体構造を形成することができ、さらに半導体構造の集積度を向上させることができ、小型化を実現する。
【0110】
図５ａ及び図５ｂは、本開示の実施例による半導体構造の平面構造の模式図であり、図５ａ及び図５ｂに示すように、半導体構造１００は、Ｘ軸方向及びＺ軸方向に沿ってアレイ状に配列される第１ゲート構造１７１、ビットライン構造２２及びコンデンサ構造２４を含み、ここで、ビットライン構造２２及びコンデンサ構造２４は、いずれも櫛形ゲート構造１７に接続される。
【0111】
本開示の実施例では、１つの第１ゲート構造１７１及び１つのコンデンサ構造２４が１つのメモリセルを構成し、Ｘ軸方向に沿って隣接するメモリセルは同じレイアウトを有し（図５ａに示すように）、又はＸ軸に沿って隣接するメモリセルは軸対称である（図５ｂに示すように）。
【0112】
いくつかの実施例では、引き続き図５ａ及び図５ｂを参照すると、半導体構造１００は、同じ層の第１ゲート構造１７１にいずれも接続される第２ゲート構造１７２を含み、Ｘ軸方向に沿って配列された同じ層に位置する第１ゲート構造１７１及び第２ゲート構造１７２は、櫛形ゲート構造１７を構成する。
【0113】
いくつかの実施例では、引き続き図５ａ及び図５ｂを参照すると、半導体構造１００は、Ｘ軸方向に沿って延びるワードライン階段１８をさらに含み、ここで、ワードライン階段１８における各層のワードラインは、Ｘ軸方向に沿って配列された対応する複数の第１ゲート構造１７１に電気的に接続される。
【0114】
また、本開示の実施例は、レイアウト構造をさらに提供し、図６ａ及び図６ｂは、本開示の実施例によるレイアウト構造の平面レイアウト図であり、レイアウト構造２００は、Ｙ軸方向に沿って順次間隔を空けて配列された上記の半導体構造１００を含む。
【0115】
図６ａ及び図６ｂに示すように、半導体構造１００は、Ｘ軸方向及びＺ軸方向に沿ってアレイ状に配列された複数のメモリセルを含み、メモリセルは、少なくとも１つの第１ゲート構造１７１及び１つのコンデンサ構造２４を含み、ここで、Ｙ軸方向に隣接する２つのメモリセルは中心対称であり、Ｙ軸方向に隣接する２つのメモリセルのコンデンサ構造２４のＸ軸方向での投影領域は、少なくとも部分的に重なる。
【0116】
本開示の実施例では、メモリセルは第２ゲート構造１７２をさらに含み、第１ゲート構造１７１及び第２ゲート構造１７２は櫛形ゲート構造１７を構成する。
【0117】
いくつかの実施例では、引き続き図６ａ及び６ｂを参照すると、半導体構造１００は、ビットライン構造２２及びワードライン階段１８をさらに含む。
【0118】
いくつかの実施例では、引き続き図６ａを参照すると、Ｘ軸方向に隣接する２つのメモリセルのレイアウトは同じである。
【0119】
いくつかの実施例では、引き続き図６ｂを参照すると、Ｘ軸方向に隣接する２つのメモリセルのレイアウトは軸対称である。
【0120】
本開示の実施例によるレイアウト構造は、半導体構造内の空間を有効に利用し、半導体構造の小型化を実現することができる。
【0121】
本開示で提供されるいくつかの実施例では、開示される装置及び方法は、非目標の方式により実現されてもよいことを理解すべきである。上記説明された装置の実施例は例示的なものだけであり、例えば、前記ユニットの区分は、論理機能的区分だけであり、実際に実現するときに他の区分モードもあり得て、例えば複数のユニット又は構成要素は組み合わせられてもよく、又は別のシステムに統合されてもよく、又は一部の特徴は無視されてもよく、又は実行されなくてもよい。
【0122】
本開示で提供されるいくつかの方法又は装置の実施例で開示される特徴は、矛盾することなく任意に組み合わせられて、新しい方法の実施例又は装置の実施例を得ることができる。
【0123】
以上に記載されるのは、本開示のいくつかの実施形態に過ぎないが、本開示の保護範囲はこれに限定されるものではなく、いかなる当業者は、本開示で開示される技術範囲で、変化又は入れ替えを容易に想到することができ、これらの変化又は入れ替えが全て本開示の保護範囲に含まれるべきである。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に従うべきである。
【産業上の利用可能性】
【0124】
本開示の実施例では、櫛形ゲート構造を形成し、櫛形ゲート構造の外側のゲート金属層が半導体構造のワードラインとすることができるため、櫛形ゲート構造により、多層の積み重ね構造内の同一平面におけるワードラインの相互接続を実現することができるだけでなく、ワードラインのサイズの制御を実現することもでき、さらにワードライン階段間の結合作用を低減させる。
【符号の説明】
【0125】
１０ 半導体ベース
１１ 積層構造
１１ａ 第１積層構造
１１ｂ 第２積層構造
１１１ 第１半導体層
１１２ 第２半導体層
１２ 初期アクティブ層
１２１ 犠牲層
１２２ 第１隔離層
１３ アクティブ層
１３０ アクティブ構造
１４ 初期ゲート構造
１４１ ゲート誘電体層
１４２ ゲート導電層
１５ Ｌ字型溝
１６ 隔離溝
１７ 櫛形ゲート構造
１７１ 第１ゲート構造
１７２ 第２ゲート構造
１８ ワードライン階段
１９ 第２隔離層
１３１ 第１アクティブ柱
１３１１ 第１サブ柱
１３１２ 第２サブ柱
１３２ 第２アクティブ柱
２０ 第２保護層
２１ 第１保護層
２２１ 第３半導体層
２２２ ビットライン金属層
２２－ビットライン構造
２３ 支持層
２４ コンデンサ構造
２４１ 第１電極層
２４２ 誘電体層
２４３ 第２電極層
２５ チャネル柱
１００ 半導体構造
２００ レイアウト構造
１１ 積層構造
１１ａ 第１積層構造
１１ｂ 第２積層構造
１１１ 第１半導体層
１１２ 第２半導体層
１２ 初期アクティブ層
１２１ 犠牲層
１２２ 第１隔離層
１３ アクティブ層
１３０ アクティブ構造
１４ 初期ゲート構造
１４１ ゲート誘電体層
１４２ ゲート導電層
１５ Ｌ字型溝
１６ 隔離溝
１７ 櫛形ゲート構造
１７１ 第１ゲート構造
１７２ 第２ゲート構造
１８ ワードライン階段
１９ 第２隔離層
１３１ 第１アクティブ柱
１３１１ 第１サブ柱
１３１２ 第２サブ柱
１３２ 第２アクティブ柱
２０ 第２保護層
２１ 第１保護層
２２１ 第３半導体層
２２２ ビットライン金属層
２２－ビットライン構造
２３ 支持層
２４ コンデンサ構造
２４１ 第１電極層
２４２ 誘電体層
２４３ 第２電極層
２５ チャネル柱
１００ 半導体構造
２００ レイアウト構造
【図1】
【図2a】
【図2b】
【図2c】
【図2d】
【図2e】
【図2f】
【図2g】
【図2h】
【図2i】
【図2j】
【図2k】
【図2l】
【図2m】
【図3a】
【図3b】
【図3c】
【図3d】
【図3e】
【図3f】
【図3g】
【図3h】
【図3i】
【図4a】
【図4b】
【図4c】
【図5a】
【図5b】
【図6a】
【図6b】