特許 7611683 セラミック電子部品、実装基板およびセラミック電子部品の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-26

(45)【発行日】2025-01-10

(54)【発明の名称】セラミック電子部品、実装基板およびセラミック電子部品の製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20241227BHJP

   H01F 27/29 20060101ALI20241227BHJP

【ＦＩ】

H01G4/30 513

H01G4/30 201F

H01G4/30 311E

H01G4/30 512

H01G4/30 201K

H01F27/29 123

【請求項の数】 19

(21)【出願番号】P 2020202423

(22)【出願日】2020-12-07

(65)【公開番号】P2022090195

(43)【公開日】2022-06-17

【審査請求日】2023-11-14

【前置審査】

(73)【特許権者】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100109380

【弁理士】

【氏名又は名称】小西 恵

(74)【代理人】

【識別番号】100109036

【弁理士】

【氏名又は名称】永岡 重幸

(72)【発明者】

【氏名】本宮 祥行

(72)【発明者】

【氏名】平野 昌彦

(72)【発明者】

【氏名】須賀 康友

【審査官】相澤 祐介

(56)【参考文献】

【文献】米国特許出願公開第２００７／０１１７３６９（ＵＳ，Ａ１）

【文献】特開２０１８－１２１０１０（ＪＰ，Ａ）

【文献】特開２０１７－１５２６２２（ＪＰ，Ａ）

【文献】特開２０１９－０６１９９７（ＪＰ，Ａ）

【文献】特開２０１０－１６６０２５（ＪＰ，Ａ）

【文献】特開２０１１－００３６１２（ＪＰ，Ａ）

【文献】特開２０２０－１６７３６７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０１４８０６９（ＵＳ，Ａ１）

【文献】特開２００３－００７３６７（ＪＰ，Ａ）

【文献】特開２０２０－０２１９３０（ＪＰ，Ａ）

【文献】特開２０１７－１７５０３７（ＪＰ，Ａ）

【文献】特開２００６－２２９００５（ＪＰ，Ａ）

【文献】特開２０１１－２０４７０６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｇ ４／３０

Ｈ０１Ｆ ２７／２９

(57)【特許請求の範囲】

【請求項1】

はんだ層を介して基板に実装されるセラミック電子部品であって、実装後の前記セラミック電子部品は、
誘電体と、内部電極と、第１面と、前記第１面に対向する第２面と、前記第１面および前記第２面に垂直な２つの対向する第３面と、前記第１面、前記第２面および前記第３面に垂直な２つの対向する第４面とを有する素体と、
前記内部電極と接続し金属を含むとともに、前記第２面側において前記素体の外側に第１端面を持つ下地層と、前記下地層上に積層され、前記第２面側において前記素体の外側で前記第１端面と層構造をなす第２端面を持つめっき層とを有する外部電極とを備え、
前記外部電極は、前記素体の第２面側を除く複数の面に形成されており、
前記下地層は、前記第２面側において前記めっき層から露出され、前記第１面側において前記めっき層にて覆われ、
前記第２面と前記第３面を繋ぐ稜線部は曲面を有し、前記第２面と前記第４面を繋ぐ稜線部も曲面を有していることを特徴とするセラミック電子部品。

【請求項2】

前記下地層は、前記第３面に形成され、
前記めっき層は、前記第３面側で前記下地層上に積層され、
前記めっき層と前記下地層との積層構造は、前記第２面側で切断されていることを特徴とする請求項１に記載のセラミック電子部品。

【請求項3】

前記下地層の第１端面は、前記素体の第２面の外側に位置し、
前記めっき層の第２端面は、前記下地層の第１端面の外側に位置することを特徴とする請求項１または２に記載のセラミック電子部品。

【請求項4】

前記第１端面および前記第２端面は平坦面であることを特徴とする請求項１から３のいずれか１項に記載のセラミック電子部品。

【請求項5】

前記第２面の法線方向と、前記第１端面の法線方向と、前記第２端面の法線方向は、互いに等しいことを特徴とする請求項１から４のいずれか１項に記載のセラミック電子部品。

【請求項6】

前記下地層は、前記第２面と前記第３面を繋ぐ前記稜線部の前記曲面に沿って回り込むようにして前記第１端面が前記第２面に達していることを特徴とする請求項１から５のいずれか１項に記載のセラミック電子部品。

【請求項7】

前記めっき層は、下地層の回り込みに沿って回り込むようにして前記第２端面が前記第２面に達していることを特徴とする請求項６に記載のセラミック電子部品。

【請求項8】

前記曲面の曲率半径は、５ｕｍ以上２０ｕｍ以下であることを特徴とする請求項６または７に記載のセラミック電子部品。

【請求項9】

前記第１端面および前記第２端面に対し、前記第２面の中央部が盛り上がっていることを特徴とする請求項１から８のいずれか１項に記載のセラミック電子部品。

【請求項10】

前記第１端面および前記第２端面に対する前記第２面の中央部の盛り上がり量は３ｕｍ以下であることを特徴とする請求項９に記載のセラミック電子部品。

【請求項11】

前記第２面の素体の表面粗さＳａは、前記第１面の素体の表面粗さＳａより小さいことを特徴とする請求項１から１０のいずれか１項に記載のセラミック電子部品。

【請求項12】

前記第２面の素体の表面粗さＳａは、０．２０μｍ以下であることを特徴とする請求項１１に記載のセラミック電子部品。

【請求項13】

前記めっき層は、金属成分が異なる複数のめっき層の積層構造を備え、
前記第２面側において、前記複数のめっき層の端面は前記素体の外側で層構造をなすことを特徴とする請求項１から１２のいずれか１項に記載のセラミック電子部品。

【請求項14】

前記素体は、
前記誘電体を含む誘電体層と、
前記内部電極として設けられた第１内部電極層と第２内部電極層が前記誘電体層を介して交互に積層された積層体を備え、
前記外部電極は、前記２つの第３面に分離して設けられた第１外部電極および第２外部電極とを備え、
前記第１内部電極層は、前記第１外部電極に接続され、
前記第２内部電極層は、前記第２外部電極に接続されていることを特徴とする請求項１から１３のいずれか１項に記載のセラミック電子部品。

【請求項15】

請求項１から１４のいずれか１項に記載のセラミック電子部品がはんだ層を介して実装された実装基板であって、
前記はんだ層は、前記素体の第２面から離れた状態で前記外部電極の側面へ濡れ上がっていることを特徴とする実装基板。

【請求項16】

前記実装基板上で前記セラミック電子部品を封止する樹脂と、
前記実装基板上に形成されたはんだボールを備え、
前記セラミック電子部品は、前記はんだボールの形成面側に実装されることを特徴とする請求項１５に記載の実装基板。

【請求項17】

請求項１に記載のセラミック電子部品を製造する製造方法であって、
前記誘電体と前記内部電極が設けられた素体を形成する工程と、
前記素体の前記第２面と前記第３面とを繋ぐ稜線部に曲面を形成する工程と、
前記素体の前記第２面と前記第４面とを繋ぐ稜線部に曲面を形成する工程と、
前記素体の前記第１面、前記第２面および前記第３面に前記外部電極の下地材料を塗布する工程と、
前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、
前記下地層上にめっき層を積層する工程と、
前記第２面上の下地層およびめっき層を除去する工程と、を有することを特徴とする製造方法。

【請求項18】

前記第２面の物理的な研磨に基づいて、前記第２面上の下地層およびめっき層を除去することを特徴とする請求項１７に記載の製造方法。

【請求項19】

前記素体は、前記誘電体および前記内部電極を挟む第１面側カバー層と第２面側カバー層とをさらに有し、前記第１面側カバー層の厚みは前記第２面側カバー層の厚みと略同一であることを特徴とする請求項１から１４のいずれか１項に記載のセラミック電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セラミック電子部品、実装基板およびセラミック電子部品の製造方法に関する。

【背景技術】

【0002】

電子機器の小型化および高機能化に伴って、実装基板に実装される電子部品の実装密度が増大している。このとき、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップなどの実装面側の実装面積を減少させるため、積層セラミックコンデンサを低背化し、ＩＣチップの実装面側の反対面側に実装する方法（ＬＳＣ（ｌａｎｄ－ｓｉｄｅ ｃａｐａｃｉｔｏｒ））が提案されている。

【0003】

積層セラミックコンデンサを低背化するために、素体を薄くすると、積層セラミックコンデンサの抗折強度が低下し、積層セラミックコンデンサの実装時に積層セラミックコンデンサが割れることがある。

【0004】

素体を薄くすることなく、積層セラミックコンデンサを低背化するために、特許文献１には、素子本体の上面と積層方向に沿って反対側に位置する素子本体の下面に端子電極が実質的に形成されない構成が開示されている。ここで、特許文献１に開示された方法では、素子本体の下面に端子電極が実質的に形成されないようにするために、２個の素子本体の下面側を貼り合わせた状態で端子電極を形成した後、これらの素子本体が分離される。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０２０－２１９３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１に開示された方法では、素子本体の厚みが１００ｕｍ以下の場合、素子本体の強度が弱すぎて、素子本体を分離することは困難となる。
また、素子本体を分離できたとしても、端子電極が破断され、その破断面が不均一な状態になることが想定される。そのような電極面は、素子本体との密着性が部分的に低下し、実装基板への実装後の固着強度の低下を招き、不具合の発生要因となりうる。
さらに、端子電極が電解めっきにて形成される場合、素子本体の電極部が電気的に導通接触することでめっきが析出される。このため、端子電極が破断されることで、素子本体の電極部との導通接触がなかったり、悪化したりすると、端子電極のメッキ層が薄くなり、不均一となる。

【0007】

そこで、本発明は、抗折強度の低下を抑制しつつ、低背化を図るとともに、外部電極の破断がないセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、誘電体と、内部電極と、第１面と、前記第１面に対向する第２面とを有する素体と、前記内部電極と接続し金属を含むとともに、前記第２面側において前記素体の外側に第１端面を持つ下地層と、前記下地層上に積層され、前記第２面側において前記素体の外側で前記第１端面と層構造をなす第２端面を持つめっき層とを有する外部電極とを備える。

【0009】

また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極は、前記素体の第２面側を除く複数の面に形成される。

【0010】

また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記第２面側において前記めっき層から露出され、前記第１面側において前記めっき層にて覆われている。

【0011】

また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、前記第１面および前記第２面に垂直な第３面を備え、前記下地層は、前記第３面に形成され、前記めっき層は、前記第３面側で前記下地層上に積層され、前記めっき層と前記下地層との積層構造は、前記第２面側で切断されている。

【0012】

また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層と前記下地層との積層構造は、前記第１面側および前記第２面側で切断されている。

【0013】

また、本発明の一態様に係るセラミック電子部品によれば、前記下地層の第１端面は、前記素体の第２面の外側に位置し、前記めっき層の第２端面は、前記下地層の第１端面の外側に位置する。

【0014】

また、本発明の一態様に係るセラミック電子部品によれば、前記第１端面および前記第２端面は平坦面である。

【0015】

また、本発明の一態様に係るセラミック電子部品によれば、前記第２面の法線方向と、前記第１端面の法線方向と、前記第２端面の法線方向は、互いに等しい。

【0016】

また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、前記第２面側の角部が面取された曲面を備え、前記下地層は、前記曲面に沿って回り込むようにして前記第１端面が前記第２面に達している。

【0017】

また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、下地層７の回り込みに沿って回り込むようにして前記第２端面が前記第２面に達している。

【0018】

また、本発明の一態様に係るセラミック電子部品によれば、前記曲面の曲率半径は、５ｕｍ以上２０ｕｍ以下である。

【0019】

また、本発明の一態様に係るセラミック電子部品によれば、前記第１端面および前記第２端面に対し、前記第２面の中央部が盛り上がっている。

【0020】

また、本発明の一態様に係るセラミック電子部品によれば、前記第１端面および前記第２端面に対する前記第２面の中央部の盛り上がり量は３ｕｍ以下である。

【0021】

また、本発明の一態様に係るセラミック電子部品によれば、前記第２面の素体の表面粗さＳａは、前記第１面の素体の表面粗さＳａより小さい。

【0022】

また、本発明の一態様に係るセラミック電子部品によれば、前記第２面の素体の表面粗さＳａは、０．２０μｍ以下である。

【0023】

また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、金属成分が異なる複数のめっき層の積層構造を備え、前記第２面側において、前記複数のめっき層の端面は前記素体の外側で層構造をなす。

【0024】

また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、前記誘電体を含む誘電体層と、前記内部電極として設けられた第１内部電極層と第２内部電極層が前記誘電体層を介して交互に積層された積層体を備え、前記外部電極は、前記第１面および前記第２面の双方に垂直な互いに対向する２つの第３面に分離して設けられた第１外部電極および第２外部電極とを備え、前記第１内部電極層は、前記第１外部電極に接続され、前記第２内部電極層は、前記第２外部電極に接続されている。

【0025】

また、本発明の一態様に係る実装基板によれば、上述したいずれかのセラミック電子部品がはんだ層を介して実装された実装基板であって、前記はんだ層は、前記素体の第２面から離れた状態で前記外部電極の側面へ濡れ上がっている。

【0026】

また、本発明の一態様に係る実装基板によれば、前記実装基板上で前記セラミック電子部品を封止する樹脂と、前記実装基板上に形成されたはんだボールを備え、前記セラミック電子部品は、前記はんだボールの形成面側に実装される。

【0027】

また、本発明の一態様に係るセラミック電子部品の製造方法によれば、誘電体と内部電極が設けられた素体を形成する工程と、前記素体の側面および前記側面に対して垂直な４つの面に外部電極の下地材料を塗布する工程と、前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、前記下地層上にめっき層を積層する工程と、前記４つの面のうちの１つの面上の下地層およびめっき層を除去する工程とを備える。

【0028】

また、本発明の一態様に係るセラミック電子部品の製造方法によれば、前記４つの面のうちの１つの面の物理的な研磨に基づいて、前記４つの面のうちの１つの面上の下地層およびめっき層を除去する。

【発明の効果】

【0029】

本発明によれば、抗折強度の低下を抑制しつつ、低背化を図るとともに、外部電極の破断をなくすことができる。

【図面の簡単な説明】

【0030】

【図1】第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図である。

【図2A】図１の積層セラミックコンデンサを長さ方向に切断した断面図である。

【図2B】図１の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。

【図3A】図１の積層セラミックコンデンサの構成例を示す上面図である。

【図3B】図１の積層セラミックコンデンサの構成例を示す下面図である。

【図4】第１実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャートである。

【図5A】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5B】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5C】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5D】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5E】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5F】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5G】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5H】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5I】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図5J】第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。

【図6A】第１実施形態に係る積層セラミックコンデンサの素体の上面側の外部電極の除去方法の一例を示す断面図である。

【図6B】第１実施形態に係る積層セラミックコンデンサの素体の上面側の外部電極の除去方法の一例を示す断面図である。

【図6C】第１実施形態に係る積層セラミックコンデンサの素体の上面側の外部電極の除去方法の一例を示す断面図である。

【図7】第２実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。

【図8】第３実施形態に係る積層セラミックコンデンサの構成例を示す断面図である。

【図9A】第４実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図である。

【図9B】第４実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。

【図10】第５実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。

【図11】第６実施形態に係るセラミック電子部品の構成例を示す斜視図である。

【発明を実施するための形態】

【0031】

以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。

【0032】

（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図２Ａは、図１の積層セラミックコンデンサを長さ方向に切断した断面図、図２Ｂは、図１の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図３Ａは、図１の積層セラミックコンデンサの構成例を示す上面図、図３Ｂは、図１の積層セラミックコンデンサの構成例を示す下面図である。なお、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。

【0033】

図１、図２Ａ、図２Ｂ、図３Ａおよび図３Ｂにおいて、積層セラミックコンデンサ１Ａは、素体２および外部電極６Ａ、６Ｂを備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。

【0034】

積層体２Ａの下層には下カバー層５Ａが設けられ、積層体２Ａの上層には上カバー層５Ｂが設けられている。内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に積層されている。なお、図１、図２Ａおよび図２Ｂでは、内部電極層３Ａ、３Ｂが合計で６層分だけ積層された例を示したが、内部電極層３Ａ、３Ｂの積層数は、特に限定されない。このとき、素体２および積層体２Ａの形状は、略直方体形状とすることができる。なお、以下の説明では、素体２の側面が互いに対向する方向を長さ方向ＤＬ、素体２の前後面が互いに対向する方向を幅方向ＤＷ、素体２の上下面が互いに対向する方向を積層方向（高さ方向）ＤＳと言うことがある。このとき、素体２の側面（第３面）には、素体２の４つの面（下面（第１面）、上面（第２面）、前面（第４面）および後面（第５面））が垂直に接続する。この場合、第１面と第２面は対向し、第４面と第５面は対向する。また、第１面は、積層セラミックコンデンサ１Ａが実装される実装基板の実装面と対向する位置に配置することができる。

【0035】

素体２は、素体２の稜線に沿って面取りされる。このとき、素体２は、その角部が面取された曲面Ｒを備える。素体２の角部が面取された曲面Ｒの曲率半径Ｃは、５ｕｍ以上２０ｕｍ以下であるのが好ましく、さらに好ましくは１０ｕｍ以上２０ｕｍ以下である。なお、この曲率半径Ｃは、例えば、長さ方向ＤＬに沿って素体２を垂直の切断したときの素体２の断面の角部の曲面Ｒの曲率半径Ｃで規定することができる。

【0036】

ここで、素体２の曲面Ｒの曲率半径Ｃを１０ｕｍ以上とすることにより、下地層７が曲面Ｒに沿って素体２の上面側に回り込む回り込み量を大きくすることができ、下地層７と素体２との密着性を向上させることが可能となるとともに、積層セラミックコンデンサ１Ａの実装に用いられるはんだから、素体２の上面側の下地層７の境界を遠ざけることができる。このため、積層セラミックコンデンサ１Ａの実装に用いられるはんだの収縮応力に基づく素体２からの下地層７の剥離を抑制することができる。
また、素体２の曲面Ｒの曲率半径Ｃを２０ｕｍ以下とすることにより、素体２の角部が面取された曲面Ｒのバレル研磨時に内部電極層３Ａ、３Ｂに及ぶダメージを抑制することができる。

【0037】

素体２の上面の表面粗さＳａは、素体２の下面の表面粗さＳａより小さい。素体２の上面の表面粗さＳａは、０．２０μｍ以下であるのが好ましい。例えば、素体２の下面の平均的な表面粗さＳａはＳａ＞０．５０μｍ、素体２の上面の平均的な表面粗さＳａはＳａ＜０．２０μｍとすることができる。ここで、素体２の上面の表面粗さＳａを０．２０μｍ以下とすることにより、素体２の上面側が研磨されている場合においても、素体２の上面側に傷が付きにくくすることができ、傷を起点とした素体２のクラックを抑制することができる。

【0038】

外部電極６Ａ、６Ｂは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。ここで、各外部電極６Ａ、６Ｂは、素体２の下面側から曲面Ｒを介して下面に垂直に接続する側面にかけて連続的に形成され、素体２の上面側には存在しない。また、各外部電極６Ａ、６Ｂは、素体２の下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。なお、各外部電極６Ａ、６Ｂの厚みは、例えば、１０～４０μｍである。

【0039】

ここで、各外部電極６Ａ、６Ｂが素体２の上面側に存在しないようにすることにより、内部電極層３Ａ、３Ｂの積層数を減少させることなく、積層セラミックコンデンサ１Ａを低背化することができ、積層セラミックコンデンサ１Ａの容量を低下させることなく、ＬＳＣ実装を実現することができる。

【0040】

長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で異なる位置に交互に配置されている。このとき、内部電極層３Ａは、内部電極層３Ｂに対して素体２の一方の側面側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の側面側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の側面側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の側面側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。

【0041】

なお、内部電極層３Ａ、３Ｂおよび誘電体層４の積層方向ＤＳの厚みはそれぞれ、０．０５μｍ～５μｍの範囲内とすることができ、例えば、０．３μｍである。内部電極層３Ａ、３Ｂの材料は、例えば、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。

【0042】

誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。

【0043】

下カバー層５Ａおよび上カバー層５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層５Ａおよび上カバー層５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。下カバー層５Ａおよび上カバー層５Ｂの厚みはそれぞれ、５μｍ以上３０μｍ以下であるのが好ましい。

【0044】

各外部電極６Ａ、６Ｂは、素体２上に形成された下地層７と、下地層７上に積層されためっき層９を備える。下地層７は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、下地層７は、素体２の下面側から曲面Ｒを介して側面にかけて連続的に形成され、素体２の上面側には形成されない。なお、下地層７は、素体２の下面側から前面側および後面側にかけて連続的に形成されてもよい。下地層７の厚みは、３μｍ以上６μｍ以下であるのが好ましい。下地層７の厚みを３μｍ以上とすることにより、素体２の曲面Ｒが覆われるように素体２の下面側から側面にかけて下地層７を連続的に安定して形成することができる。下地層７の厚みを６μｍ以下とすることにより、各外部電極６Ａ、６Ｂの厚みの増大を抑制し、積層セラミックコンデンサ１Ａの低背化を図ることができる。

【0045】

下地層７の導電性材料として用いられる金属は、例えば、Ｃｕ、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎ（錫）から選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、金属が混在された共材を含んでもよい。共材は、下地層７中に島状に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材は、例えば、誘電体層４の主成分であるセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７に混在することで下地層７を緻密化することができる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）またはＢ（ホウ素）などの酸化物である。

【0046】

下地層７は、素体２に含まれる金属成分を含んでいてもよい。この金属成分は、例えば、Ｍｇ（Ｎｉ、Ｃｒ、Ｓｒ、Ａｌ、Ｎａ、Ｆｅが微量含まれていてもよい）である。このとき、下地層７は、下地層７の導電性材料として用いられる金属と素体２に含まれる金属と酸素との化合物として、例えば、Ｍｇ、ＮｉおよびＯを含む化合物を含むことができる。

【0047】

ここで、下地層７は、誘電体材料を含む塗布膜の焼成体で構成するのが好ましい。これにより、素体２と下地層７との密着性を確保しつつ、下地層７の厚膜化を図ることが可能となり、各外部電極６Ａ、６Ｂの強度を確保しつつ、内部電極層３Ａ、３Ｂとの導通性を確保することができる。なお、下地層７は、実装時のはんだ等の導電材料との密着性を改善するための電極面積拡大を目的として、下面側の塗布膜の焼成体上にスパッタリング法により形成したスパッタ膜を備えていてもよい。この場合、スパッタ膜は、素体２に含まれる金属成分を含まず、Ｃｕ、Ｎｉなどの金属又は合金で形成できる。また、下地層７は、薄膜化を目的として、スパッタ膜のみで形成してもよい。

【0048】

めっき層９は、下地層７を覆うように外部電極６Ａ、６Ｂごとに連続的に形成され、素体２の上面側には形成されない。めっき層９は、下地層７を介して内部電極層３Ａ、３Ｂと導通する。また、めっき層９は、はんだを介して実装基板の端子と導通する。各外部電極６Ａ、６Ｂの強度を確保し、下地層７および実装基板の端子との導通の確実性を確保するために、めっき層９の厚みは、１０μｍ以上であるのが好ましい。

【0049】

めっき層９の材料は、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｚｎ、Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層９は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層９は、例えば、下地層７上に形成されたＣｕめっき層９Ａと、Ｃｕめっき層９Ａ上に形成されたＮｉめっき層９Ｂと、Ｎｉめっき層９Ｂ上に形成されたＳｎめっき層９Ｃの３層構造とすることができる。Ｃｕめっき層９Ａは、下地層７へのめっき層９の密着性を向上させることができる。Ｎｉめっき層９Ｂは、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。Ｓｎめっき層９Ｃは、めっき層９に対するはんだの濡れ性を向上させることができる。なお、例えば、下地層７の厚みが４．５μｍである場合、Ｃｕめっき層９Ａの厚みは３μｍ、Ｎｉめっき層９Ｂ厚みは２μｍ、Ｓｎめっき層９Ｃの厚みは６μｍとすることができる。

【0050】

ここで、素体２の上面側において、下地層７の端面（第１端面）とめっき層９の端面（第２端面）は、素体２の外側で層構造をなす。また、素体２の上面側において、Ｃｕめっき層９Ａの端面と、Ｎｉめっき層９Ｂの端面と、Ｓｎめっき層９Ｃの端面は、下地層７の外側で層構造をなす。この場合、素体２の側面上に積層された下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃの積層構造は、素体２の上面側で水平方向に切断される。このとき、下地層７は、素体２の上面側で素体２の外側に張り出した端面ＭＵを持つ。Ｃｕめっき層９Ａは、素体２の上面側で端面ＭＵの外側に張り出した端面ＭＡを持つ。Ｎｉめっき層９Ｂは、素体２の上面側で端面ＭＡの外側に張り出した端面ＭＢを持つ。Ｓｎめっき層９Ｃは、素体２の上面側で端面ＭＢの外側に張り出した端面ＭＣを持つ。

【0051】

端面ＭＵ、ＭＡ、ＭＢ、ＭＣは、素体２の上面を含む同一面内に位置することができる。このとき、各端面ＭＵ、ＭＡ、ＭＢ、ＭＣの法線方向と、素体２の上面の法線方向は、互いに等しくすることができる。この場合、各端面ＭＵ、ＭＡ、ＭＢ、ＭＣは平坦面とすることができる。

【0052】

また、下地層７は、素体２の上面側の曲面Ｒに沿って回り込むようにして端面ＭＵが素体２の上面に達している。素体２の上面側の下地層７の回り込み量は、素体２の上面側の曲面Ｒの曲率半径Ｃと等しくすることができる。また、図３Ａに示すように、素体２の前後面の稜線より下地層７が素体２の内側に回り込んでいてもよい。その回り込み量は、曲面Ｒの曲率半径Ｃの大きさまたは外部電極６Ａ、６Ｂの各層の厚さにより変えることができる。さらに、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃについても、下地層７の回り込みに沿って回り込むようにして各端面ＭＡ、ＭＢ、ＭＣが素体２の上面に達している。ただし、Ｓｎメッキ層９Ｃは、図１と異なり、素体２の外側に広がり、長さ方向ＤＬの端面ＭＣの長さが、素体２の側面側のＳｎメッキ層９Ｃの長さ方向ＤＬの長さより長くなってもよい。この場合、Ｓｎメッキ層９Ｃは、素体２の外側への広がりによっては、実装時のはんだの素体への濡れ上りを抑制できる。

【0053】

ここで、下地層７の端部は、素体２の上面側において、めっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃから露出される。このとき、外部電極６Ａ、６Ｂの層構造が積層セラミックコンデンサ１Ａの外部に露出される。一方、下地層７の端部は、素体２の下面側において、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃにて覆われる。

【0054】

ここで、素体２の上面側において、下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃに端面ＭＵ、ＭＡ、ＭＢ、ＭＣをそれぞれ持たせることにより、外部電極６Ａ、６Ｂの破断を伴うことなく、素体２の上面側に外部電極６Ａ、６Ｂがない積層セラミックコンデンサ１Ａを作製することができる。このため、積層セラミックコンデンサ１Ａの抗折強度の低下を抑制しつつ、低背化を図るとともに、素体２の上面側での各外部電極６Ａ、６Ｂの断面形状の不均一化を抑制することができ、各外部電極６Ａ、６Ｂと素体２との密着強度の低下を抑制することができる。また、外部電極６Ａ、６Ｂが破断する場合、めっきは外部電極６Ａ、６Ｂの破断面から高さ方向に析出してしまう。一方、積層セラミックコンデンサ１Ａは、外部電極６Ａ、６Ｂの破断を伴わないため、確実に低背化が図れる。

【0055】

また、素体２の上面側において、下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃに端面ＭＵ、ＭＡ、ＭＢ、ＭＣをそれぞれ持たせることにより、素体２の側面側から上面側の切断面にかけてＣｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃの膜厚の均一性を維持することができる。このため、各外部電極６Ａ、６Ｂの強度の低下を抑制することが可能となるとともに、下地層７および実装基板の端子との導通性の低下を抑制することができる。

【0056】

さらに、端面ＭＵ、ＭＡ、ＭＢ、ＭＣが素体２の上面を含む同一面内に位置することにより、積層セラミックコンデンサ１Ａの上面側全体を平坦化することができる。このため、積層セラミックコンデンサ１Ａの上面側の凹凸をなくすことができ、マウンタのノズル吸着時（積層セラミックコンデンサ１Ａのピックアップ時）の積層セラミックコンデンサ１Ａの姿勢を安定化させ、実装エラーを低減させることができる。

【0057】

また、素体２の上面側の曲面Ｒに沿って下地層７を回り込ませることにより、下地層７と素体２との密着性を向上させることが可能となるとともに、積層セラミックコンデンサ１Ａの実装に用いられるはんだから、素体２の上面側の下地層７の境界を遠ざけることができる。このため、積層セラミックコンデンサ１Ａの実装に用いられるはんだの収縮応力に基づく素体２からの下地層７の剥離を抑制することができる。

【0058】

なお、積層セラミックコンデンサ１Ａの外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、積層セラミックコンデンサ１Ａの低背化を図るため、積層セラミックコンデンサ１Ａの高さは、１５０μｍ以下であることが好ましい。積層セラミックコンデンサ１Ａの高さは、外部電極６Ａ、６Ｂの下面から素体２の上面までの積層セラミックコンデンサ１Ａの厚みに等しい。

【0059】

積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、積層セラミックコンデンサ１Ａの高さを、実装基板のはんだボールの径よりも小さくすることができる。このため、実装基板のはんだボールの形成面側に積層セラミックコンデンサ１Ａを実装しつつ、そのはんだボールを介してマザーボート上に実装基板を搭載することができる。この結果、実装基板上に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができ、半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となるとともに、半導体チップの実装面側の実装面積を増大させることができる。このため、実装基板上に実装される半導体チップの実装密度を向上させつつ、半導体チップに加わるノイズを効果的に除去することが可能となる。

【0060】

例えば、各外部電極６Ａ、６Ｂの厚みを１５ｕｍとした場合、積層セラミックコンデンサ１Ａの高さとして８０ｕｍが要求されたものとする。このとき、素体２の厚みを５０ｕｍ以上６５ｕｍ以下にすることができる。また、積層セラミックコンデンサ１Ａの高さとして６０ｕｍが要求されたものとする。このとき、素体２の厚みを３０ｕｍ以上４５ｕｍ以下にすることができる。これにより、積層セラミックコンデンサ１Ａの低背化に対応しつつ、積層セラミックコンデンサ１Ａの抗折強度の低下を抑制することができ、積層セラミックコンデンサ１Ａの実装時の衝撃および実装後の各種応力に対する耐性を向上させることができる。

【0061】

図４は、第１実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャート、図５Ａから図５Ｊは、第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。なお、図５Ｃから図５Ｊでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に３層分だけ積層される場合を例にとった。

【0062】

図４のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、Ｙ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫまたはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。

【0063】

次に、図４のＳ２および図５Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。

【0064】

次に、図４のＳ３および図５Ｂに示すように、複数枚のグリーンシートのうち内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３を形成する。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向に分離された複数の内部電極パターン２３を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ、３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ、３Ｂの材料として用いられる金属がＮｉの場合、内部電極用導電ペーストは、Ｎｉの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。

【0065】

次に、図４のＳ４および図５Ｃに示すように、内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターン２３が形成されていない外層用のグリーンシート２５Ａ、２５Ｂを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。外層用のグリーンシート２５Ａ、２５Ｂの厚みは、内部電極パターン２３が形成されたグリーンシート２４の厚みより大きい。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。

【0066】

次に、図４のＳ５および図５Ｄに示すように、図４のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４、２５Ａ、２５Ｂを圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などを用いることができる。

【0067】

次に、図４のＳ６および図５Ｅに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。

【0068】

このとき、図５Ｆに示すように、個片化された素体２´´には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成されるとともに、最下層および最上層にカバー層５Ａ、５Ｂが形成される。内部電極層３Ａは、素体２´´の一方の側面で誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２´´の他方の側面で誘電体層４の表面から引き出される。なお、図４Ｆでは、図４Ｅの個片化された１つの素体を長さ方向に拡大して示した。

【0069】

次に、図４のＳ７に示すように、図４のＳ６で個片化された素体２´´に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ_２雰囲気中で素体２´´を加熱する。

【0070】

次に、図４のＳ８および図５Ｇに示すように、素体２´´の面取りを行うことにより、素体２´´の角部に曲率半径Ｃの曲面Ｒが設けられた素体２´を形成する。素体２´´の面取りは、例えば、バレル研磨を用いることができる。

【0071】

次に、図４のＳ９に示すように、図４のＳ８で面取りされた素体２´の両側面と、各側面の周面の４つの面（上面、下面、前面および後面）に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストの塗布には、例えば、ディッピング法を用いることができる。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（例えば、Ｄ５０粒子径で０．８μｍ～４μｍ）が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。

【0072】

次に、図４のＳ１０および図５Ｈに示すように、図４のＳ９で下地層用導電ペーストが塗布された素体２´を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２´に一体化された下地層７´を形成する。素体２´および下地層用導電ペーストの焼成は、例えば、焼成炉にて１０００～１４００℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。

【0073】

次に、図４のＳ１１および図５Ｉに示すように、Ｃｕめっき層９Ａ´、Ｎｉめっき層９Ｂ´およびＳｎめっき層９Ｃ´を下地層７´上に順次形成する。このとき、外部電極６Ａ´、６Ｂ´が素体２´の下面側および上面側にある積層セラミックコンデンサ１Ａ´が作製される。めっき層９´の形成では、例えば、Ｃｕめっき層９Ａ´、Ｎｉめっき層９Ｂ´およびＳｎめっき層９Ｃ´を順次形成することができる。このとき、下地層７´が形成された素体２´を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９´を形成することができる。

【0074】

次に、図４のＳ１２および図５Ｊに示すように、素体２´の上面側の物理的研磨に基づいて、素体２´の上面側の下地層７´、Ｃｕめっき層９Ａ´、Ｎｉめっき層９Ｂ´およびＳｎめっき層９Ｃ´を除去する。このとき、素体２´の上面側が研磨された素体２に下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃが形成された積層セラミックコンデンサ１Ａが作製される。ここで、下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃが形成された素体２の上面の表面粗さＳａは、素体２の下面の表面粗さＳａより小さくすることができる。この際、Ｓｎメッキ層９Ｃは、図５Ｊと異なり、素体２の外側に広がってもよい。

【0075】

ここで、図５Ｊの積層セラミックコンデンサ１Ａを製造する場合、図５Ｉの積層セラミックコンデンサ１Ａ´を利用することができる。このとき、図５Ｊの積層セラミックコンデンサ１Ａの製造工程では、図５Ｉの積層セラミックコンデンサ１Ａ´の製造工程をそのまま流用することができる。このため、図５Ｊの積層セラミックコンデンサ１Ａを製造するために、図５Ｉの積層セラミックコンデンサ１Ａ´の製造ラインに図４のＳ１２の工程を追加すればよく、図５Ｉの積層セラミックコンデンサ１Ａ´の製造ラインを改変する必要がない。

【0076】

また、積層セラミックコンデンサ１Ａの低背化を図りつつ、素体２、２´、２´´の厚みを厚くすることができる。このため、素体２、２´、２´´のハンドリングの困難化を防止することができ、積層セラミックコンデンサ１Ａの製造の安定化を図ることができる。

【0077】

図６Ａから図６Ｃは、第１実施形態に係る積層セラミックコンデンサの素体の上面側の外部電極の除去方法の一例を示す断面図である。
図６Ａにおいて、平板状の基板４１の片側に粘着シート４２に貼り付ける。そして、図５Ｉの複数の積層セラミックコンデンサ１Ａ´を粘着シート４２上に配列し、外部電極６Ａ´、６Ｂ´の下面側を粘着シート４２に貼り付ける。このとき、粘着シート４２上での積層セラミックコンデンサ１Ａ´のホールド性を向上させるため、外部電極６Ａ´、６Ｂ´の下面側が粘着シート４２に沈み込むようにしてもよい。なお、基板４１は、例えば、ガラス基板を用いることができる。粘着シート４２は、例えば、両面粘着性を持つ発泡剥離シートまたはＵＶ剥離テープを用いることができる。

【0078】

一方、図６Ｂに示すように、平板状の基台４３の片側にヤスリなどの研磨材４４を貼り付ける。研磨材４４は、テープなどを用いて基台４３に貼り付けることができる。なお、基台４３は、例えば、ガラス板を用いることができる。

【0079】

そして、粘着シート４２上に配列された積層セラミックコンデンサ１Ａ´の外部電極６Ａ´、６Ｂ´の上面側が研磨材４４に押し付けられるように基台４３上に基板４１を配置する。ここで、外部電極６Ａ´、６Ｂ´の上面側が研磨材４４に所定条件で押し付けられるようにするため、基板４１に荷重ＷＴをかけることができる。

【0080】

そして、基板４１および基台４３のいずれか少なくとも一方の微細揺動ＶＢに基づいて、外部電極６Ａ´、６Ｂ´の上面側を物理的に研磨することで、外部電極６Ａ´、６Ｂ´の上面側を素体２´から除去する。このとき、素体２´の上面側も研磨し、素体２´の上面側の表面粗さＳａを低下させることができる。

【0081】

この結果、図６Ｃに示すように、素体２´の上面側が研磨された素体２に下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃが形成された積層セラミックコンデンサ１Ａが製造される。

【0082】

このとき、図６Ｂの工程で研磨されるのは外部電極６Ａ´、６Ｂ´であり、セラミックを含む硬い素体２´はほとんど研磨されないため、研磨後の素体２の曲面Ｒは、ほぼそのまま維持される。例えば、外部電極６Ａ´、６Ｂ´と素体２´を同条件で研磨した場合、外部電極６Ａ´、６Ｂ´の研磨レート（単位時間で削られる量）に対する素体２´の研磨レートは、１／２０～２５である。この場合、外部電極６Ａ´、６Ｂ´を１５ｕｍだけ研磨する条件で素体２´を削っても、０．５０～０．７５ｕｍしか削れない。

【0083】

なお、研磨砥粒や加重ＷＴは、積層セラミックコンデンサ１Ａ´の強度を鑑みて調整する。実験検証の結果、研磨砥粒は＃２０００～＃６０００の微細砥粒とし、このときの積層セラミックコンデンサ１Ａ´の１個当たりの加重は１～５ｇ／個に設定するのが好ましい。これらの条件に加え、研磨する外部電極６Ａ´、６Ｂ´の厚み（研磨量）および層構成（硬さ）に基づいて、研磨の揺動速度と処理時間を調整する。

【0084】

（第２実施形態）
図７は、第２実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図７において、実装基板４１の裏面側には、ランド電極４２Ａ、４２Ｂ、４４Ａ、４４Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層４３Ａ、４３Ｂを介してランド電極４２Ａ、４２Ｂに接続される。このとき、各はんだ層４３Ａ、４３Ｂは、素体２の上面から離れた状態で各外部電極６Ａ、６Ｂの側面へ濡れ上がる。実装基板４１の裏面側のランド電極４４Ａ、４４Ｂ上には、はんだボール４７Ａ、４７Ｂが形成される。

【0085】

一方、実装基板４１の表面側には、不図示の半導体チップが実装される。この半導体チップは、マイクロプロセッサであってもよいし、半導体メモリであってもよいし、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であってもよいし、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））であってもよい。

【0086】

実装基板４５の裏面側には、ランド電極４６Ａ、４６Ｂが形成されている。実装基板４１、４５は、はんだボール４７Ａ、４７Ｂを介して互いに接続される。実装基板４５は、実装基板４１が実装されるマザーボードとして用いることができる。

【0087】

実装基板４１、４５の間は、はんだボール４７Ａ、４７Ｂを介して一定の間隔に維持される。このとき、実装基板４１、４５の間には、積層セラミックコンデンサ１Ａを封止する樹脂４８が設けられる。この樹脂４８は、例えば、エポキシ樹脂である。この樹脂４８は、はんだボール４７Ａ、４７Ｂを介して実装基板４１、４５が互いに接続された後、実装基板４１、４５の間に注入し、硬化させてもよい。このとき、樹脂４８は、積層セラミックコンデンサ１Ａ、はんだ層４３Ａ、４３Ｂおよびはんだボール４７Ａ、４７Ｂを覆い、素体２の上面に密着する。

【0088】

ここで、実装基板４１の裏面側に積層セラミックコンデンサ１Ａを実装することにより、実装基板４１の表面側に実装される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。このため、実装基板４１の表面側に実装される半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となり、半導体チップに加わるノイズを効果的に除去することが可能となる。

【0089】

また、積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを収容することができ、実装基板４１の表面側に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。

【0090】

さらに、素体２の上面側において、下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃの端面が層構造をなすことにより、積層セラミックコンデンサ１Ａの抗折強度の低下を抑制しつつ、低背化を図ることが可能となるとともに、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃの膜厚の均一性を維持することができる。このため、積層セラミックコンデンサ１Ａの割れを防止しつつ、積層セラミックコンデンサ１Ａを実装基板４１に実装することが可能となるとともに、下地層７およびランド電極４２Ａ、４２Ｂとの導通性の低下を抑制することができる。

【0091】

（第３実施形態）
図８は、第３実施形態に係る積層セラミックコンデンサの構成例を示す断面図である。
図８において、積層セラミックコンデンサ１Ｂは、図２Ａの積層セラミックコンデンサ１Ａの素体２の代わりに素体２Ｂを備える。積層セラミックコンデンサ１Ｂでは、端面ＭＵ、ＭＡ、ＭＢ、ＭＣに対して、素体２Ｂの上面の中央部が盛り上がっている。このとき、素体２Ｂの上面の長さ方向ＤＬに沿った断面形状は、円弧状またはアーチ状とすることができる。端面ＭＵ、ＭＡ、ＭＢ、ＭＣに対する素体２Ｂの上面の中央部の盛り上がり量ＨＳは３ｕｍ以下であるのが好ましい。

【0092】

この場合、外部電極６Ａ´、６Ｂ´の研磨時において、積層セラミックコンデンサ１Ａ´の固定状態（図６Ａの粘着シート４２の粘着状態など）を変えることにより、図６Ｂの微細揺動ＶＢに基づいて、粘着シート４２上での素体２´の傾きを周期的に変化させることができる。この研磨時において、素体２´の上面側の端部側の研磨量を中央部の研磨量より大きくすることができ、素体２Ｂの中央部が緩やかに盛り上がる円弧状にすることもできる。このとき、素体２Ｂの中央部に対して外部電極６Ａ、６Ｂの位置が低くなる。この場合、素体２Ｂの中央部は平坦であってもよい。

【0093】

ここで、素体２Ｂの上面の中央部を盛り上がらせることで、積層セラミックコンデンサ１Ｂの抗折強度を向上させることができる。また、研磨処理後の製造プロセスとして、積層セラミックコンデンサ１Ｂの検査およびテーピングを機械で行うことがある。この場合、積層セラミックコンデンサ１Ｂの向きがランダムになり、素体２Ｂの上面が下側に向いた場合においても、外部電極６Ａ、６Ｂの端面ＭＵ、ＭＡ、ＭＢ、ＭＣが検査装置およびテーピング装置の各部（フィーダ面等）で擦られるのを抑制することができる。このため、素体２Ｂの上面側において、外部電極６Ａ、６Ｂの層構造が露出している場合においても、外部電極６Ａ、６Ｂの層構造の破壊を抑制することができる。

【0094】

（第４実施形態）
図９Ａは、第４実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図９Ｂは、第４実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。

【0095】

図９Ａおよび図９Ｂにおいて、積層セラミックコンデンサ１Ｄは、図２Ａの積層セラミックコンデンサ１Ａの素体２および外部電極６Ａ、６Ｂの代わりに素体２Ｄおよび外部電極６ＡＤ、６ＢＤを備える。素体２Ｄの上面の表面粗さＳａは、素体２Ｄの下面の表面粗さＳａと等しい。素体２Ｄの上面および下面の表面粗さＳａは、０．２０μｍ以下であるのが好ましい。素体２Ｄのそれ以外の構成については、素体２と同様に構成することができる。

【0096】

外部電極６ＡＤ、６ＢＤは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２Ｄに形成される。ここで、各外部電極６ＡＤ、６ＢＤは、側面に形成され、素体２Ｄの上面側および下面側には存在しない。また、各外部電極６ＡＤ、６ＢＤは、素体２Ｄの下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。

【0097】

ここで、各外部電極６ＡＤ、６ＢＤが素体２Ｄの上面側および下面側に存在しないようにすることにより、内部電極層３Ａ、３Ｂの積層数を減少させることなく、積層セラミックコンデンサ１Ｄをさらに低背化することができ、積層セラミックコンデンサ１Ｄの容量を低下させることなく、ＬＳＣ実装を実現することができる。

【0098】

各外部電極６ＡＤ、６ＢＤは、素体２Ｄ上に形成された下地層７Ｄと、下地層７Ｄ上に積層されためっき層９Ｄを備える。下地層７Ｄは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２Ｄに形成される。このとき、下地層７Ｄは、素体２Ｄの側面に形成され、素体２Ｄの上面側および下面側には形成されない。なお、下地層７Ｄは、素体２Ｄの前面側および後面側に形成されてもよい。

【0099】

めっき層９Ｄは、下地層７Ｄを覆うように外部電極６ＡＤ、６ＢＤごとに連続的に形成され、素体２Ｄの上面側および下面側には形成されない。めっき層９Ｄは、下地層７Ｄを介して内部電極層３Ａ、３Ｂと導通する。また、めっき層９Ｄは、はんだを介して実装基板の端子と導通する。めっき層９Ｄは、例えば、下地層７Ｄ上に積層されたＣｕめっき層９ＡＤと、Ｃｕめっき層９ＡＤ上に積層されたＮｉめっき層９ＢＤと、Ｎｉめっき層９ＢＤ上に積層されたＳｎめっき層９ＣＤの３層構造とすることができる。

【0100】

ここで、素体２Ｄの上面側および下面側において、下地層７の端面とめっき層９の端面は、素体２Ｄの外側で層構造をなす。また、素体２Ｄの上面および下面側側において、Ｃｕめっき層９Ａの端面と、Ｎｉめっき層９Ｂの端面と、Ｓｎめっき層９Ｃの端面は、下地層７の外側で層構造をなす。この場合、素体２Ｄの側面上に積層された下地層７Ｄ、Ｃｕめっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤの積層構造は、素体２Ｄの上面側および下面側で水平方向に切断される。このとき、下地層７Ｄは、素体２Ｄの上面側および下面側でそれぞれ素体２Ｄの外側に張り出した端面ＭＵ、ＫＵを持つ。Ｃｕめっき層９ＡＤは、素体２Ｄの上面側および下面側でそれぞれ端面ＭＵ、ＫＵの外側に張り出した端面ＭＡ、ＫＡを持つ。Ｎｉめっき層９ＢＤは、素体２Ｄの上面側および下面側でそれぞれ端面ＭＡ、ＫＡの外側に張り出した端面ＭＢ、ＫＢを持つ。Ｓｎめっき層９ＣＤは、素体２Ｄの上面側および下面側でそれぞれ端面ＭＢ、ＫＢの外側に張り出した端面ＭＣ、ＫＣを持つ。

【0101】

端面ＭＵ、ＭＡ、ＭＢ、ＭＣは、素体２Ｄの上面を含む同一面内に位置することができる。このとき、各端面ＭＵ、ＭＡ、ＭＢ、ＭＣの法線方向と、素体２Ｄの上面の法線方向は、互いに等しくすることができる。この場合、各端面ＭＵ、ＭＡ、ＭＢ、ＭＣは平坦面とすることができる。

【0102】

端面ＫＵ、ＫＡ、ＫＢ、ＫＣは、素体２Ｄの下面を含む同一面内に位置することができる。このとき、各端面ＫＵ、ＫＡ、ＫＢ、ＫＣの法線方向と、素体２Ｄの下面の法線方向は、互いに等しくすることができる。この場合、各端面ＫＵ、ＫＡ、ＫＢ、ＫＣは平坦面とすることができる。

【0103】

また、下地層７Ｄは、素体２Ｄの上面側の曲面Ｒに沿って回り込むようにして端面ＭＵが素体２Ｄの上面に達している。また、下地層７Ｄは、素体２Ｄの下面側の曲面Ｒに沿って回り込むようにして端面ＫＵが素体２Ｄの下面に達している。素体２Ｄの上面側および下面側のそれぞれの下地層７Ｄの回り込み量は、素体２Ｄの上面側および下面側の曲面Ｒの曲率半径Ｃと等しくすることができる。

【0104】

ここで、下地層７Ｄの端部は、素体２Ｄの上面側において、めっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤから露出される。このとき、外部電極６ＡＤ、６ＢＤの層構造が積層セラミックコンデンサ１Ｄの外部に露出される。一方、下地層７Ｄの端部は、素体２Ｄの下面側において、Ｃｕめっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤにて覆われる。

【0105】

下地層７Ｄ、Ｃｕめっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤのそれ以外の構成については、下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃと同様に構成することができる。

【0106】

ここで、素体２Ｄの上面側および下面側において、下地層７Ｄ、Ｃｕめっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤに端面ＭＵ、ＫＵ、ＭＡ、ＫＡ、ＭＢ、ＫＢ、ＭＣ、ＫＣをそれぞれ持たせることにより、外部電極６ＡＤ、６ＢＤの破断を伴うことなく、素体２Ｄの上面側よび下面側に外部電極６ＡＤ、６ＢＤがない積層セラミックコンデンサ１Ｄを作製することができる。このため、積層セラミックコンデンサ１Ｄの抗折強度の低下を抑制しつつ、さらなる低背化を図るとともに、素体２Ｄの上面側および下面側での各外部電極６ＡＤ、６ＢＤの断面形状の不均一化を抑制することができ、各外部電極６ＡＤ、６ＢＤと素体２Ｄとの密着強度の低下を抑制することができる。

【0107】

また、素体２Ｄの上面側および下面側において、下地層７Ｄ、Ｃｕめっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤに端面ＭＵ、ＫＵ、ＭＡ、ＫＡ、ＭＢ、ＫＢ、ＭＣ、ＫＣをそれぞれ持たせることにより、Ｃｕめっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤの膜厚の均一性を維持することができる。このため、各外部電極６ＡＤ、６ＢＤの強度の低下を抑制することが可能となるとともに、下地層７Ｄおよび実装基板の端子との導通性の低下を抑制することができる。

【0108】

さらに、素体２Ｄの上面側および下面側に外部電極６ＡＤ、６ＢＤが存在しないようにすることにより、積層セラミックコンデンサ１Ｄの形状を上下対称とすることができ、積層セラミックコンデンサ１Ｄの上下を区別する必要がなくなる。このため、マウンタのノズル吸着時（積層セラミックコンデンサ１Ｄのピックアップ時）において、積層セラミックコンデンサ１Ｄの上面が上向きになるように積層セラミックコンデンサ１Ｄを整列させる必要がなくなり、積層セラミックコンデンサ１Ｄの実装時の工程数の増大を抑制することができる。

【0109】

（第５実施形態）
図１０は、第５実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図１０において、実装基板４１には、図８の積層セラミックコンデンサ１Ａの代わりに積層セラミックコンデンサ１Ｄが実装される。このとき、積層セラミックコンデンサ１Ｄの素体２Ｄの下面は、ランド電極４２Ａ、４２Ｂに接触してもよい。そして、積層セラミックコンデンサ１Ｄは、各外部電極６ＡＤ、６ＢＤのめっき層９Ｄにそれぞれ付着されたはんだ層４３ＡＤ、４３ＢＤを介してランド電極４２Ａ、４２Ｂに接続される。このとき、積層セラミックコンデンサ１Ｄと実装基板４１との接続は、素体２Ｄの各側面の外部電極６ＡＤ、６ＢＤを介して確保される。

【0110】

なお、実装基板４１への積層セラミックコンデンサ１Ｄの実装強度を向上させるために、素体２Ｄの前後面の外部電極６ＡＤ、６ＢＤにはんだ層４３ＡＤ、４３ＢＤを濡れ上がらせるようにしてもよい。素体２Ｄの前後面の外部電極６ＡＤ、６ＢＤへのはんだ層４３ＡＤ、４３ＢＤの濡れ上り量を増大させるため、素体２Ｄの前後面の外部電極６ＡＤ、６ＢＤの長さを増大させるようにしてもよい。

【0111】

（第６実施形態）
図１１は、第６実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図１１では、セラミック電子部品としてチップインダクタを例にとった。
図１１において、チップインダクタ６１は、素体６２および外部電極６６Ａ、６６Ｂを備える。素体６２は、コイルパターン６３、内部電極層６３Ａ、６３Ｂおよび磁性体材料６４を備える。磁性体材料６４は、内部電極層６３Ａ、６３Ｂを絶縁する誘電体としても用いられる。素体６２の形状は、略直方体形状とすることができる。

【0112】

素体６２は、素体６２の稜線に沿って面取りされる。このとき、素体６２は、その角部が面取された曲面Ｒを備える。また、素体６２の上面の表面粗さＳａは、素体６２の下面の表面粗さＳａより小さい。

【0113】

コイルパターン６３および内部電極層６３Ａ、６３Ｂは、磁性体材料６４にて覆われている。ただし、内部電極層６３Ａの端部は、素体６２の一方の側面側で磁性体材料６４から引き出され、外部電極６６Ａに接続される。内部電極層６３Ｂの端部は、素体６２の他方の側面側で磁性体材料６４から引き出され、外部電極６６Ｂに接続される。

【0114】

コイルパターン６３および内部電極層６３Ａ、６３Ｂの材料は、例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料６４は、例えば、フェライトである。

【0115】

外部電極６６Ａ、６６Ｂは、素体６２の長さ方向ＤＬに互いに分離された状態で素体６２の互いに対向する側面に位置する。ここで、各外部電極６６Ａ、６６Ｂは、素体６２の下面側から曲面Ｒを介して下面に垂直に接続する側面にかけて連続的に形成され、素体６２の上面側には存在しない。また、各外部電極６６Ａ、６６Ｂは、素体６２の下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。

【0116】

外部電極６６Ａ、６６Ｂは、素体６２上に形成された下地層６７と、下地層６７上に形成されためっき層６９を備える。下地層６７は、金属が混在された共材を含んでもよい。共材は、例えば、磁性体材料６４の主成分であるフェライト成分である。めっき層６９は、例えば、下地層６７上に形成されたＣｕめっき層６９Ａと、Ｃｕめっき層６９Ａ上に形成されたＮｉめっき層６９Ｂと、Ｎｉめっき層６９Ｂ上に形成されたＳｎめっき層６９Ｃの３層構造とすることができる。

【0117】

下地層６７は、素体６２の下面側から曲面Ｒを介して側面にかけて連続的に形成され、素体６２の上面側には形成されない。なお、下地層６７は、素体６２の下面側から前面側および後面側にかけて連続的に形成されてもよい。めっき層６９は、下地層６７を覆うように外部電極６６Ａ、６６Ｂごとに連続的に形成され、素体６２の上面側には形成されない。

【0118】

ここで、素体６２の上面側において、下地層６７の端面とめっき層６９の端面は、素体６の外側で層構造をなす。また、素体６２の上面側において、Ｃｕめっき層６９Ａの端面と、Ｎｉめっき層６９Ｂの端面と、Ｓｎめっき層６９Ｃの端面は、下地層６７の外側で層構造をなす。この場合、素体６２の側面上に積層された下地層６７、Ｃｕめっき層６９Ａ、Ｎｉめっき層６９ＢおよびＳｎめっき層６９Ｃの積層構造は、素体６２の上面側で水平方向に切断される。このとき、下地層６７は、素体６２の上面側で素体６２の外側に張り出した端面ＰＵを持つ。Ｃｕめっき層６９Ａは、素体６２の上面側で端面ＰＵの外側に張り出した端面ＰＡを持つ。Ｎｉめっき層６９Ｂは、素体６２の上面側で端面ＰＡの外側に張り出した端面ＰＢを持つ。Ｓｎめっき層６９Ｃは、素体６２の上面側で端面ＰＢの外側に張り出した端面ＰＣを持つ。

【0119】

端面ＰＵ、ＰＡ、ＰＢ、ＰＣは、素体６２の上面を含む同一面内に位置することができる。このとき、各端面ＰＵ、ＰＡ、ＰＢ、ＰＣの法線方向と、素体６２の上面の法線方向は、互いに等しくすることができる。この場合、各端面ＰＵ、ＰＡ、ＰＢ、ＰＣは平坦面とすることができる。また、下地層６７は、素体６２の上面側の曲面Ｒに沿って回り込むようにして端面ＰＵが素体６２の上面に達している。

【0120】

ここで、下地層６７の端部は、素体６２の上面側において、めっき層６９Ａ、Ｎｉめっき層６９ＢおよびＳｎめっき層６９Ｃから露出される。このとき、外部電極６６Ａ、６６Ｂの層構造がチップインダクタ６１の外部に露出される。一方、下地層６７の端部は、素体６２の下面側において、Ｃｕめっき層６９Ａ、Ｎｉめっき層６９ＢおよびＳｎめっき層６９Ｃにて覆われる。

【0121】

なお、チップインダクタ６１の外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、チップインダクタ６１の低背化を図るため、チップインダクタ６１の高さは、１５０μｍ以下であることが好ましい。

【符号の説明】

【0122】

１ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
９ めっき層

【図1】

【図2A】

【図2B】

【図3A】

【図3B】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図5I】

【図5J】

【図6A】

【図6B】

【図6C】

【図7】

【図8】

【図9A】

【図9B】

【図10】

【図11】