特許 7611860 ＳＯＣ電源投入順序付けのためのシステムおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-26

(45)【発行日】2025-01-10

(54)【発明の名称】ＳＯＣ電源投入順序付けのためのシステムおよび方法

(51)【国際特許分類】

   G06F 15/78 20060101AFI20241227BHJP

   G06F 1/24 20060101ALI20241227BHJP

   H03K 17/22 20060101ALN20241227BHJP

【ＦＩ】

G06F15/78 517

G06F1/24 351

H03K17/22 B

【請求項の数】 15

(21)【出願番号】P 2021570231

(86)(22)【出願日】2020-05-29

(65)【公表番号】

(43)【公表日】2022-08-04

(86)【国際出願番号】 US2020035402

(87)【国際公開番号】W WO2020243626

(87)【国際公開日】2020-12-03

【審査請求日】2023-05-26

(31)【優先権主張番号】16/426,985

(32)【優先日】2019-05-30

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】プリパティ， ナレンドラ クマール

(72)【発明者】

【氏名】サラスワトゥラ， スレー アールケーシー

(72)【発明者】

【氏名】ヤチャレニ， サントッシュ

(72)【発明者】

【氏名】ルー， ウェイグアン

(72)【発明者】

【氏名】ホ， フーヒン

【審査官】坂東 博司

(56)【参考文献】

【文献】米国特許出願公開第２０１１／００３２０１９（ＵＳ，Ａ１）

【文献】特表２０１９－５１１７３０（ＪＰ，Ａ）

【文献】特表２０１４－５１５８４３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１２／０２２１８３３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１２／０１８７９９８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／０３１６１８０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００９／００２７１０２（ＵＳ，Ａ１）

【文献】米国特許第０７２７１５０４（ＵＳ，Ｂ２）

【文献】米国特許第０８６１２７８９（ＵＳ，Ｂ２）

【文献】米国特許第０９４７１１２０（ＵＳ，Ｂ１）

【文献】米国特許第０９８５９８８５（ＵＳ，Ｂ２）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １５／７８

Ｇ０６Ｆ １／２４

Ｈ０３Ｋ １７／２２

(57)【特許請求の範囲】

【請求項1】

第１のパワードメインが提供する第１の領域と、
第２のパワードメインが提供する第２の領域と、
前記第１のパワードメインと前記第２のパワードメインの間に直接配置されたプログラマブルインターフェースと、
前記プログラマブルインターフェース内に配置され、前記第１のパワードメインから前記第２のパワードメインに第１のデータを移動させるように構成された第１のレベルシフティング回路と、
前記プログラマブルインターフェース内に配置され、前記第２のパワードメインから前記第１のパワードメインに第２のデータを移動させるように構成された第２のレベルシフティング回路と、
パワーオンリセットシステム（ＰＯＲＳ）とを備え、
前記ＰＯＲＳが、
前記第１のパワードメインおよび前記第２のパワードメインの電圧を検出するように構成された電圧検出回路と、
前記第１のレベルシフティング回路および前記第２のレベルシフティング回路に結合された制御回路であって、前記第１のパワードメインおよび前記第２のパワードメインの検出された前記電圧に応答して、前記第１のレベルシフティング回路を制御する第１の絶縁信号、および前記第２のレベルシフティング回路を制御する第２の絶縁信号を発生させるように構成され、前記第１の絶縁信号と前記第２の絶縁信号の間の遅延を制御し、前記第１のパワードメインと前記第２のパワードメインの間のノイズ結合を制御する、制御回路とを備える、集積回路（ＩＣ）。

【請求項2】

前記ＰＯＲＳが、前記第２のパワードメインの電圧変化を示す、前記電圧検出回路に結合されたグリッチフィルタ回路をさらに備える、請求項１に記載の集積回路。

【請求項3】

前記第２のパワードメインの前記電圧変化が所定の時間期間を過ぎると、前記制御回路が、前記第１のレベルシフティング回路を無効にしてから第１の所定の遅延後に前記第２のレベルシフティング回路を無効にするようにさらに構成されている、請求項２に記載の集積回路。

【請求項4】

前記制御回路が、前記第２のレベルシフティング回路を無効にしてから第２の所定の遅延後に前記第２のパワードメインをリセットするパワーオンリセット信号を放出するようにさらに構成されている、請求項３に記載の集積回路。

【請求項5】

前記第２の領域が、前記第１の領域と重なり合わない前記ＩＣの一部に設けられている、請求項１に記載の集積回路。

【請求項6】

前記第１の領域が、マスタ電源として働き、前記ＩＣの電力管理をもたらすように構成されたプラットフォーム管理コントローラ（ＰＭＣ）を備える、請求項１に記載の集積回路。

【請求項7】

前記第２の領域が、プロセッサシステム（ＰＳ）またはプログラマブル論理（ＰＬ）ブロックを備える、請求項６に記載の集積回路。

【請求項8】

第３のパワードメインが提供する第３の領域と、
前記第２のパワードメインから前記第３のパワードメインに第３のデータを移動させるように結合された第３のレベルシフティング回路と、
前記第３のパワードメインから前記第２のパワードメインに第４のデータを移動させるように結合された第４のレベルシフティング回路とをさらに備え、
前記電圧検出回路が、前記第１のパワードメイン、前記第２のパワードメイン、および前記第３のパワードメインの電圧を検出するようにさらに構成され、前記制御回路がさらに、前記第３のレベルシフティング回路および前記第４のレベルシフティング回路に結合され、前記第１のパワードメイン、前記第２のパワードメイン、および前記第３のパワードメインの検出された前記電圧に応答して、前記第３のレベルシフティング回路を制御する第３の絶縁信号と、前記第４のレベルシフティング回路を制御する第４の絶縁信号とを発生させるように構成されている、請求項７に記載の集積回路。

【請求項9】

パワードメイン間で電力移行を調和させるための方法であって、
第１のパワードメインが第１の領域を提供することと、
第２のパワードメインが第２の領域を提供することと、
前記第１のパワードメインと前記第２のパワードメインの間にプログラマブルインターフェースを直接配置することと、
前記第１のパワードメインから前記第２のパワードメインに第１のデータを移動する第１のレベルシフティング回路を前記プログラマブルインターフェース内に配置することと、
前記第２のパワードメインから前記第１のパワードメインに第２のデータを移動する第２のレベルシフティング回路を前記プログラマブルインターフェース内に配置することと、
前記第１のパワードメインおよび前記第２のパワードメインの電圧を検出することと、
前記第１のパワードメインおよび前記第２のパワードメインの検出された前記電圧に応答して、前記第１のレベルシフティング回路を制御する第１の絶縁信号と、前記第２のレベルシフティング回路を制御する第２の絶縁信号とを制御回路により生成し、前記第１の絶縁信号と前記第２の絶縁信号の間の遅延と、前記第１のパワードメインと前記第２のパワードメインの間のノイズ結合を前記制御回路により制御することと、を含む、方法。

【請求項10】

前記第２のパワードメインの電圧変化が、所定の時間期間を過ぎると、
前記第１の絶縁信号を使用して、前記第１のレベルシフティング回路を無効にすることと、
前記第１のレベルシフティング回路を無効にしてから第１の所定の遅延後に、前記第２の絶縁信号を使用して、前記第２のレベルシフティング回路を無効にすることと、
前記第２のレベルシフティング回路を無効にし、パワーオンリセット信号を放出してから第２の所定の遅延後に、前記第２のパワードメインをリセットすることと、をさらに含む、請求項９に記載の方法。

【請求項11】

前記第２の領域が、前記第１の領域と重なり合わないＩＣの一部に設けられている、請求項１０に記載の方法。

【請求項12】

前記第１の領域が、マスタ電源として働き、前記ＩＣの電力管理をもたらすように構成されたプラットフォーム管理コントローラ（ＰＭＣ）を備える、請求項１１に記載の方法。

【請求項13】

前記第２の領域が、プロセッサシステム（ＰＳ）、拡張パフォーマンスＩ／Ｏブロック（ＸＰＩＯ）、またはプログラマブル論理（ＰＬ）ブロックを備える、請求項１２に記載の方法。

【請求項14】

第３のパワードメインが第３の領域を提供することと、
前記第２のパワードメインから前記第３のパワードメインに第３のデータを移動させることと、
前記第３のパワードメインから前記第２のパワードメインに第４のデータを移動させることと、
前記第１のパワードメイン、前記第２のパワードメイン、および前記第３のパワードメインの電圧を検出することと、
前記第１のパワードメイン、前記第２のパワードメイン、および前記第３のパワードメインの検出された前記電圧に応答して、第３の絶縁信号を使用して、前記第３のレベルシフティング回路を制御し、第４の絶縁信号を使用して、前記第４のレベルシフティング回路を制御することと、をさらに含む、請求項１３に記載の方法。

【請求項15】

前記第３のパワードメインの電圧変化が、所定の時間期間を過ぎると、
前記第３の絶縁信号を使用して、前記第３のレベルシフティング回路を無効にすることと、
前記第３のレベルシフティング回路を無効にしてから第３の所定の遅延後に、前記第４の絶縁信号を使用して、前記第４のレベルシフティング回路を無効にすることと、
前記第４のレベルシフティング回路を無効にし、パワーオンリセット信号を放出してから第４の所定の遅延後に、前記第３のパワードメインをリセットすることと、をさらに含む、請求項１４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

様々な実施形態は、概して、集積回路デバイスに関し、より具体的には、電源投入時にシステムオンチップ（ＳｏＣ：Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ）に供給される複数の電力を管理することができる電力管理回路を含むデバイスに関するものである。

【背景技術】

【0002】

プログラマブル集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）とは、プログラマブル回路を含むある種のＩＣのことである。プログラマブルＩＣの一例として、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）がある。ＦＰＧＡの特徴は、プログラマブル回路ブロックを搭載していることである。プログラマブル回路ブロックの例としては、入出力ブロック（ＩＯＢ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｂｌｏｃｋ）、構成可能論理ブロック（ＣＬＢ：Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ：Ｄｅｄｉｃａｔｅｄ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ｂｌｏｃｋ）、デジタル信号処理ブロック（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｂｌｏｃｋ）、プロセッサ、クロックマネージャ、および遅延ロックループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）があるが、これらに限定されるものではない。

【0003】

回路設計は、時に構成ビットストリームと呼ばれる構成データをデバイスに読み込むことで、プログラマブルＩＣのプログラマブル回路内に物理的に具体化され得る。構成データは、デバイスの内部構成メモリセルに読み込まれ得る。個々の構成メモリセルの集合状態が、プログラマブルＩＣの機能を決める。例えば、様々なプログラマブル回路ブロックによって行われる特定の演算や、プログラマブルＩＣのプログラマブル回路ブロック間の接続性は、構成データが読み込まれた時点の構成メモリセルの集合状態によって定義される。

【発明の概要】

【0004】

装置および関連する方法は、システムオンチップ（ＳｏＣ）レベルでの統合されたパワーオンリセットシステム（ＰＯＲＳ：Ｐｏｗｅｒ－Ｏｎ－Ｒｅｓｅｔ Ｓｙｓｔｅｍ）に関するものである。説明のための例では、集積回路が、第１のパワードメインおよび第２のパワー領域を含み得る。レベルシフタ回路が、第１のパワードメインから第２のパワードメインにデータを移動させるように結合され得る。電圧検出回路、グリッチフィルタ回路、および論理ゲートを含むＰＯＲＳが、第１のパワードメインと第２のパワードメインとの間で絶縁信号を発生させるように構成され得る。発生した絶縁信号に応答してレベルシフタ回路が有効になり得る。絶縁信号を用いることで、電源投入時にＩＣ上の複数のパワードメインを包括的に管理し、不安定な動作を回避することができる。

【0005】

様々な実施形態は、１つまたは複数の利点を実現し得る。例えば、電源投入時に、様々なランプ速度を持つ電源を制御し得、それにより、チップにおける競合電流、および／または様々なパワードメイン間のノイズ結合を大幅に減らすかまたはなくすことができる。実施形態によっては、複数の電圧クロスドメインの不足と巨大な電流サージに起因する電源投入時のチップの損傷が、大幅に低減されるかまたはなくされ得る。実施形態によっては、絶縁信号は、プログラマブル論理（ＰＬ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ）がパワーオンリセット（ＰＯＲ：Ｐｏｗｅｒ－Ｏｎ－Ｒｅｓｅｔ）信号を取得する前に、高可用性シームレス冗長プロトコル（ＨＳＲ：Ｈｉｇｈ－ａｖａｉｌａｂｉｌｉｔｙ Ｓｅａｍｌｅｓｓ Ｒｅｄｕｎｄａｎｃｙ ｐｒｏｔｏｃｏｌ）に到達し得る。意図しないＰＯＲ／リセット事象が起こると、絶縁信号よりもＰＯＲ信号を遅らせることにより、ＩＯグリッチが防止され得る。実施形態によっては、ＰＬとネットワークオンチップ（ＮｏＣ：Ｎｅｔｗｏｒｋ－ｏｎ－Ｃｈｉｐ）ブロックの電源との間の絶縁信号は、ＰＬ電源切断により遅延する可能性があり（例えば、１００ｎｓ）、これによりＮｏＣブロックへのノイズ結合を大幅に低減し得る。いくつかの実施形態は、レジスタ転送レベル（ＲＴＬ：Ｒｅｇｉｓｔｅｒ－Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）の検証強化のために、ＰＯＲ電圧検出器モデルにパワーアウェアサポートを提供することができる。総電源投入時間を短縮することができる実施形態もあれば、オンチップ電圧生成を備えたＰＬファブリックのパフォーマンスを向上させることができる実施形態もある。いくつかの実施形態は、システムレベルでの消費電力を削減することのできるＰＭＣディープスリープモードも提供し得る。実施形態によっては、通常のモード時にシステムモニタリング（ＳＹＳＭＯＮ：ＳＹＳｔｅｍ ＭＯＮｉｔｏｒｉｎｇ）／アナログミキサ信号（ＡＭＳ：Ａｎａｌｏｇ Ｍｉｘｅｒ Ｓｉｇｎａｌ）からすべてのＰＬ電源（Ｖ_{ｃｃｉｎｔ}、Ｖ_{ｃｃｉｎｔ＿ｒａｍ}、Ｖ_{ｃｃａｕｘ}）が立ち上がったのが分かった後、２６ｍｓカウンタを飛ばすことのできるファームウェア（ＦＭ：ＦｉｒＭｗａｒｅ）依存のｓｋｉｐ＿ｐｏｒ＿ｃｎｔを使用して、ｐｏｒ＿ｐｌ＿ｂ信号を発生させ、総電源投入時間を最小限に抑えることができる。いくつかの実施形態は、複数のパワードメインを横断する滑らかな境界走査チェーンを提供し得る。

【0006】

ある例示的な態様において、集積回路（ＩＣ）は、第１のパワードメインによって提供される第１の領域と、第２のパワードメインによって提供される第２の領域とを含む。第１のレベルシフティング回路が、第１のパワードメインから第２のパワードメインに第１のデータを移動させるように結合され、第２のレベルシフティング回路が、第２のパワードメインから第１のパワードメインに第２のデータを移動させるように結合されている。ＩＣは、パワーオンリセットシステム（ＰＯＲＳ）も含む。ＰＯＲＳは、第１のパワードメインおよび第２のパワードメインの電圧を検出するように構成された電圧検出回路を含む。制御回路は、第１のレベルシフティング回路および第２のレベルシフティング回路に結合され、第１のパワードメインおよび第２のパワードメインの検出された電圧に応答して、第１のレベルシフティング回路を制御する第１の絶縁信号と、第２のレベルシフティング回路を制御する第２の絶縁信号と、を発生させるように構成されている。

【0007】

実施形態によっては、ＰＯＲＳは、電圧検出回路に結合され、第２のパワードメインの電圧変化を示す、グリッチフィルタ回路も含み得る。第２のパワードメインの電圧変化が所定の時間期間を過ぎると、制御回路が、第１のレベルシフティング回路を無効にしてから第１の所定の遅延後に第２のレベルシフティング回路を無効にするように構成され得る。実施形態によっては、制御回路は、第２のレベルシフティング回路を無効にしてから第２の所定の遅延後に第２のパワードメインをリセットするパワーオンリセット信号を放出するようにさらに構成され得る。

【0008】

実施形態によっては、制御回路は、第２のレベルシフティング回路を無効にしてから第２の所定の遅延後に第２のパワードメインをリセットするパワーオンリセット信号を放出するように構成され得る。第２の領域は、第１の領域と重なり合わないＩＣの一部に設けられ得る。第１の領域は、マスタ電源として働き、ＩＣの電力管理をもたらすように構成されたプラットフォーム管理コントローラ（ＰＭＣ）を含み得る。第２の領域は、プログラマブル論理（ＰＬ）ブロックを含み得る。第２の領域は、プロセッサシステム（ＰＳ）を含み得る。実施形態によっては、集積回路が、第３のパワードメインによって提供される第３の領域も含み得る。第３のレベルシフティング回路が第２のパワードメインから第３のパワードメインに第３のデータを移動させるように結合され得、第４のレベルシフティング回路が第３のパワードメインから第２のパワードメインに第４のデータを移動させるように結合され得る。電圧検出回路は、第１のパワードメイン、第２のパワードメイン、および第３のパワードメインの電圧を検出するようにさらに構成され得る。制御回路は、さらに、第３のレベルシフティング回路および第４のレベルシフティング回路に結合され、第１のパワードメイン、第２のパワードメイン、および第３のパワードメインの検出された電圧に応答して、第３のレベルシフティング回路を制御する第３の絶縁信号と、第４のレベルシフティング回路を制御する第４の絶縁信号と、を発生させるように構成され得る。実施形態によっては、第３の領域は、データ処理エンジン（ＤＰＥ）配列を含み得る。

【0009】

別の例示的な態様において、方法は、第１のパワードメインが第１の領域を提供することと、第２のパワードメインが第２の領域を提供することと、を含む。第１のレベルシフティング回路が第１のパワードメインから第２のパワードメインに第１のデータを移動させるように結合され、第２のレベルシフティング回路が第２のパワードメインから第１のパワードメインに第２のデータを移動させるように結合されている。方法は、第１のパワードメインおよび第２のパワードメインの電圧を検出することと、第１のパワードメインおよび第２のパワードメインの検出された電圧に応答して、第１のレベルシフティング回路を制御する第１の絶縁信号と、第２のレベルシフティング回路を制御する第２の絶縁信号とを発生させることと、も含む。

【0010】

実施形態によっては、第２のパワードメインの電圧変化が所定の時間期間を過ぎると、方法は、第１の絶縁信号を使用して、第１のレベルシフティング回路を無効にすることと、第１のレベルシフティング回路を無効にしてから第１の所定の遅延後に、第２の絶縁信号を使用して、第２のレベルシフティング回路を無効にすることと、第２のレベルシフティング回路を無効にしてから第２の所定の遅延後に、第２のパワードメインをリセットするパワーオンリセット信号を放出することと、を含み得る。

【0011】

実施形態によっては、第２の領域は、第１の領域と重なり合わないＩＣの一部に設けられ得る。第１の領域が、マスタ電源として働き、ＩＣの電力管理をもたらすように構成されたプラットフォーム管理コントローラ（ＰＭＣ）を含み得る。実施形態によっては、第２の領域が、プロセッサシステムを含み得る。実施形態によっては、第２の領域は、拡張パフォーマンスＩ／Ｏブロック（ＸＰＩＯ）を含み得る。第２の領域は、プログラマブル論理（ＰＬ）ブロックを含み得る。

【0012】

実施形態によっては、方法は、（１）第３のパワードメインが第３の領域を提供することであって、第３のレベルシフティング回路が第２のパワードメインから第３のパワードメインに第３のデータを移動させるように結合され、第４のレベルシフティング回路が第３のパワードメインから第２のパワードメインに第４のデータを移動させるように結合されている、提供することと、（２）第１のパワードメイン、第２のパワードメイン、および第３のパワードメインの電圧を検出することと、（３）第１のパワードメイン、第２のパワードメイン、および第３のパワードメインの検出された電圧に応答して、第３のレベルシフティング回路を制御する第３の絶縁信号と、第４のレベルシフティング回路を制御する第４の絶縁信号とを発生させることと、も含み得る。

【0013】

実施形態によっては、第３のパワードメインの電圧変化が、所定の時間期間を過ぎると、方法は、（４）第３の絶縁信号を使用して、第３のレベルシフティング回路を無効にすることと、（５）第３のレベルシフティング回路を無効にしてから第３の所定の遅延後に、第４の絶縁信号を使用して、第４のレベルシフティング回路を無効にすることと、（６）第４のレベルシフティング回路を無効にしてから第４の所定の遅延後に、第３のパワードメインをリセットするパワーオンリセット信号を放出することと、も含み得る。実施形態によっては、第３の領域は、データ処理エンジン（ＤＰＥ）配列を含み得る。

【0014】

以下に、様々な実施形態の詳細を添付図面および説明において明示する。他の特徴および利点が、この説明および図面から、また特許請求の範囲から分かってくるであろう。

【図面の簡単な説明】

【0015】

【図1】本開示の回路およびプロセスが具体化され得る、例示的なプログラマブル集積回路（ＩＣ）を示す図である。

【図2】システムオンチップ（ＳｏＣ）レベルのパワーオンリセットシステム（ＰＯＲＳ）を有する例示的な集積回路を示す図である。

【図3A】ＩＣ上の様々なパワードメインの例示的な概略図である。

【図3B】プログラミングロジック（ＰＬ）における相互接続ブロックパワードメインとＸＰＩＯパワードメインとの間の例示的なインターフェースアーキテクチャを示す図である。

【図4】ＩＣ上のパワーオンリセットシステムの例示的なアーキテクチャを示す図である。

【図5】ＰＯＲＳによって発生させる例示的な絶縁信号に関係するデータシートを示す図である。

【図6】ＩＣにおけるパワードメイン間で電力移行を調和させる例示的な方法のフローチャートである。

【発明を実施するための形態】

【0016】

様々な図面において、同様の記号は、同様の要素を示す。

【0017】

理解を助けるために、以下のように、本明細書を編成する。最初に、電源投入時の過渡状態にパワードメインにわたって信号絶縁を包括的に管理するのに適した例示的なプラットフォーム（例えば、ＦＰＧＡ）を、図１を参照しながら手短に紹介する。２番目に、図２～図４を参照しながら、様々なパワードメイン間の絶縁信号を発生させるのにどのように例示的なパワーオンリセットシステム（ＰＯＲＳ）が使用され得るかを紹介することに考察を移す。次に、図５を参照しながら、この考察では、パワーオンリセットシステム（ＰＯＲＳ）によって発生させる例示的な絶縁信号を開示する。最後に、図６を参照しながら、この考察では、ＩＣにおいてパワードメイン間で電力移行を調和させる例示的な方法を開示する。パワーオンリセットシステム（ＰＯＲＳ）を使用することにより、このチップにおける競合電流を、事実上、減らすかまたはなくすことができるように、電源投入時のシステムオンチップ（ＳｏＣ）の複数の電源が管理され得る。

【0018】

図１は、本開示の回路およびプロセスが具体化され得る、例示的なプログラマブル集積回路（ＩＣ）を示す。プログラマブルＩＣ１００としては、ＦＰＧＡ論理回路が挙げられる。プログラマブルＩＣ１００は、様々なプログラマブルリソースにより具体化され得、システムオンチップ（ＳｏＣ）と呼ばれることがある。ＦＰＧＡ論理回路の様々な例としては、いくつかの異なるタイプのプログラマブル論理ブロックの配列を挙げることができる。

【0019】

例えば、図１は、マルチ－ギガビットトランシーバ（ＭＧＴ：Ｍｕｌｔｉ－Ｇｉｇａｂｉｔ Ｔｒａｎｓｃｅｉｖｅｒ）１０１、構成可能論理ブロック（ＣＬＢ：Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ）１０２、ブロックランダムアクセスメモリ（ＢＲＡＭ：Ｂｌｏｃｋ ｏｆ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０３、入力／出力ブロック（ＩＯＢ）１０４、構成・クロッキング論理回路（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ）１０６、特殊化入力／出力ブロック（Ｉ／Ｏ）１０７（例えば、クロックポート）、および他のプログラマブル論理１０８（例えば、デジタルクロックマネージャ、アナログ－デジタルコンバータ、システムモニタリング論理回路）を含む、多数の様々なプログラマブルタイルを含むプログラマブルＩＣ１００の良い例となるものである。プログラマブルＩＣ１００は、専用プロセッサブロック（ＰＲＯＣ）１１０を含む。プログラマブルＩＣ１００は、内部再構成ポートおよび外部再構成ポート（図示せず）を含み得る。

【0020】

様々な例において、ＭＧＴ１０１を使用して、シリアライザ／デシリアライザが具体化され得る。ＭＧＴ１０１としては、様々なデータシリアライザおよびデシリアライザを挙げることができる。データシリアライザとしては、様々なマルチプレクサ実装形態を挙げることができる。データデシリアライザとしては、様々なデマルチプレクサ実装形態を挙げることができる。

【0021】

ＦＰＧＡ論理回路のいくつかの例では、各プログラマブルタイルは、各隣接タイルにおいて対応する相互接続素子との間の標準化相互接続１２４を有するプログラマブル相互接続素子（ＩＮＴ）１１１を含む。それにより、まとめられたプログラマブル相互接続素子は、図示のＦＰＧＡ論理回路用のプログラマブル相互接続構造を具体化する。プログラマブル相互接続素子ＩＮＴ１１１は、図１に含まれる例として示されるものと同じタイル内にプログラマブル論理素子との間のイントラ接続１２０を含む。プログラマブル相互接続素子ＩＮＴ１１１は、図１に含まれる例として示されるものと同じタイル内にプログラマブル相互接続素子ＩＮＴ１１１との間のインター－ＩＮＴ－接続１２２を含む。

【0022】

例えば、ＣＬＢ１０２は、ユーザロジックを具体化するようにプログラムされ得る構成可能論理素子（ＣＬＥ：Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）１１２に加えて、１つのプログラマブル相互接続素子ＩＮＴ１１１を含み得る。ＢＲＡＭ１０３は、ＢＲＡＭ論理素子（ＢＲＬ：ＢＲＡＭ Ｌｏｇｉｃ ｅｌｅｍｅｎｔ）１１３と、１つまたは複数のプログラマブル相互接続素子とを含み得る。例によっては、タイルに含まれる相互接続素子の個数は、タイルの高さによって決まってくることがあり得る。図示の実装形態では、ＢＲＡＭタイルの高さは、５つのＣＬＢと同じ高さであるが、他の数（例えば、４）も使用され得る。ＤＳＰタイル１０６には、ＤＳＰ論理素子（ＤＳＰＬ）１１４と、１つまたは複数のプログラマブル相互接続素子とが含まれ得る。ＩＯＢ１０４には、例えば、入出力論理素子（ＩＯＬ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｌｏｇｉｃ ｅｌｅｍｅｎｔ）１１５の２つのインスタンスと、プログラマブル相互接続素子ＩＮＴ１１１の１つのインスタンスとが含まれ得る。例えばＩ／Ｏ論理素子１１５に接続された実際のＩ／Ｏ接着パッドは、様々な図示の論理ブロック上に積層された金属を用いて製造され得、入出力論理素子１１５の区域に閉じ込められなくてもよい。

【0023】

図示の実装形態では、ダイの中央付近の柱状区域（図１では斜線で示す）が、構成、クロック、およびその他の制御論理に使用される。この列から延在する水平区域１０９には、プログラマブルＩＣ１００の幅にわたってクロックおよび構成信号が分布する。なお、「柱状」区域および「水平」区域というのは、図面を縦方向に見たときの相対的なものであることに留意されたい。

【0024】

図１に示したアーキテクチャを活かすプログラマブルＩＣの中には、プログラマブルＩＣの大部分を構成する通常の柱状構造を崩すようなさらなる論理ブロックを含み得るものがある。さらなる論理ブロックは、プログラマブルブロックおよび／または専用論理であり得る。例えば、図１に示すプロセッサブロックＰＲＯＣ１１０は、ＣＬＢ１０２およびＢＲＡＭ１０３のいくつかの列に跨っている。

【0025】

図１は、例示的なプログラマブルＩＣのアーキテクチャの良い例となるものである。列にある論理ブロックの個数、列の相対幅、列の個数および順序、列に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、ならびに相互接続／論理実装形態は、単に例として提示するものである。例えば、実際のプログラマブルＩＣでは、ユーザロジックの効果的な具体化を促進するために、ＣＬＢ１０２が現れる場所にはどこでも、ＣＬＢ１０２の複数の隣接する列が含まれ得る。

【0026】

包括的機能を備えるように、プログラマブル論理（ＰＬ）とプロセッサシステム（ＰＳ）とが、単一チップに一体化され得る。単一チップは、例えば、通信システム、医療機器、および視覚分野において具体化され得る。単一チップは、複数のパワードメインを備え得る。いずれか／すべての電源の様々なランプ速度が、例えば、結合ノイズや競合電流につながる可能性がある。パワーオンリセットシステム（ＰＯＲＳ）が、電源投入時に、単一チップの複数の電源が効き目のあるように提供する様々なパワードメイン間の信号送信を管理するのに使用され得る。

【0027】

図２は、システムオンチップ（ＳｏＣ）レベルのパワーオンリセットシステム（ＰＯＲＳ）を有する例示的な集積回路を示す。この図示された例では、通信システム２００が基地局２０５を含む。基地局２０５は、セルホンからのアナログ信号を送受信するのに使用され得る。基地局２０５は、基地局２０５とセルホン２１０との間でデータ通信を行う集積回路（ＩＣ）２１５を含む。ＩＣ２１５はまた、複数のパワードメインが別々に提供する別々の回路を使用して、データ処理を行うのに使用され得る。様々な実施形態において、複数のパワードメインを、例えば、別々の他と無関係な電圧調整装置が提供することがあり得る。様々な実施形態では、別々のドメインを他と無関係な電路を通して共通調整装置が提供し、またこの別々のドメインでは、例えば、誘導フィルタリングまたは容量性フィルタリングが別々であり得る。

【0028】

この図示された例では、ＩＣ２１５は、システムオンチップ（ＳｏＣ）型のデバイスとして具体化されている。通常、ＳｏＣとは、互いに相互作用することができる２つ以上のサブシステムを含むＩＣのことである。一例として、ＳｏＣは、プログラムコードを実行するプロセッサおよび１つまたは複数の他の回路を含み得る。この他の回路は、ハードワイヤード回路、プログラマブル回路、他のサブシステム、および／またはそれらの如何なる組合せでも、として具体化され得る。回路は、互いにかつ／またはプロセッサと協調して働くことができる。この図示された例では、ＳｏＣは、データ処理エンジン（ＤＰＥ：Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｅｎｇｉｎｅ）配列２２０を含む。ＤＰＥ配列２２０としては、１つまたは複数のＤＰＥを挙げることができる。ＤＰＥとしては、例えば、ｍａｔｈエンジン（ＭＥ）を挙げることができる。

【0029】

説明上、ＩＣ２１５は、プログラマブル論理（ＰＬ）２３０を含む。ＰＬ２３０は、特定の機能を行うようにプログラムされ得る回路である。一例として、ＰＬ２３０は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）回路として具体化され得る。ＰＬ２３０は、プログラマブル回路ブロック配列を含み得る。ＰＬ２３０内のプログラマブル回路ブロックの例としては、相互接続ブロック２３１、ＰＬインターフェースブロック２３２、構成可能論理ブロック（ＣＬＢ：Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ ｂｌｏｃｋ）、クロックマネージャ、および／または遅延ロックループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）が挙げられるが、これらに限定されるものではない。図２の例では、ＰＬ２３０は、２つの別々の区分で示されている。別の例では、ＰＬ２３０は、プログラマブル回路の統一された領域として具体化され得る。さらに別の例では、ＰＬ２３０は、プログラマブル回路の３つ以上の異なる領域として具体化され得る。ＰＬ２３０の特定の編成は、限定を意図したものではない。実施形態によっては、ＰＬ２３０は、いくつかのプログラマブル回路ブロックを含み得る。ＰＬ２３０内の各プログラマブル回路ブロックは、プログラマブル相互接続回路（例えば、相互接続ブロック２３１）およびプログラマブル論理回路の両方を含み得る。プログラマブル相互接続回路は、プログラマブル相互接続ポイント（ＰＩＰ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｐｏｉｎｔ）によって相互接続された、様々な長さの多数の相互接続ワイヤを含み得る。相互接続ワイヤは、ビット単位の接続性をもたらすように（例えば、各ワイヤが１ビットの情報を伝達する）構成され得る（例えば、ワイヤごとに）。プログラマブル論理回路は、例えば、ルックアップテーブル、レジスタ、算術論理などを含み得るプログラマブル素子を用いて、ユーザデザインの論理を具体化する。プログラマブル相互接続（例えば、相互接続ブロック２３１）およびプログラマブル論理回路は、プログラマブル素子がどのように構成され、働くかを定義する構成データを内部構成メモリセルに読み込むことによってプログラムされ得る。

【0030】

実施形態によっては、ＩＣ２１５にある様々なＰＬリソースに電力を供給するのに、複数の電源が必要とされ得る。ノイズや寄生効果に対して向上した不感受性を維持しつつ、パフォーマンスや信号強度を高めるように、リソースごとに異なる電圧レベルで働くことができる。例えば、相互接続ブロック２３１は、Ｖ_{ｃｃｉｎｔ}パワードメインで働くことができる。したがって、様々な電圧のドメイン間のインターフェースを成すのにＰＬインターフェース２３２が使用され得る。図３Ｂを参照しながら、ＰＬインターフェースアーキテクチャの一例をさらに詳細に説明する。

【0031】

ＩＣ２１５は、ＩＣ２１５の一部として作製されたハードワイヤード回路として具体化されたプロセッサシステム（ＰＳ：Ｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ）２３５も含む。ＰＳ２３５は、様々な異なるプロセッサ型のいずれかとして具体化され得るか、またはそれを含み得る。例えば、ＰＳ２３５は、個別のプロセッサ、例えば、プログラムコードを実行することができる１つのコアとして具体化され得る。別の例では、ＰＳ２３５は、マルチコアプロセッサとして具体化され得る。さらに別の例では、ＰＳ２３５としては、１つまたは複数のコア、モジュール、コプロセッサ、インターフェース、および／または他のリソースを挙げることができる。ＰＳ２３５は、様々な異なるタイプのアーキテクチャのいずれでも使用して具体化され得る。ＰＳ２３５を具体化するのに使用され得るアーキテクチャ例としては、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、ＲＩＳＣアーキテクチャ、ＧＰＵアーキテクチャ、モバイルプロセッサアーキテクチャ、ＤＳＰアーキテクチャ、またはコンピュータ可読命令もしくはプログラムコードを実行することができる他の適切なアーキテクチャを挙げることができるが、これらに限定されるものではない。実施形態によっては、ＰＳ２３５は、ローパワードメイン（ＬＰＤ：Ｌｏｗ Ｐｏｗｅｒ Ｄｏｍａｉｎ）もフルパワードメイン（ＦＰＤ：Ｆｕｌｌ Ｐｏｗｅｒ Ｄｏｍａｉｎ）も備え得る。

【0032】

ＩＣ２１５は、ネットワークオンチップ（ＮｏＣ）２２５、ならびに／またはハードワイヤード回路ブロック２４０、２４５、２５０、２５５、および／もしくは２６０のいずれでも、などのサブシステムも含む。ＮｏＣ２２５を通して、ＤＰＥ配列２２０内の１つまたは複数のＤＰＥは、ＰＳならびに／またはハードワイヤード回路ブロック２５５および２６０と通信することが可能であり得る。実施形態によっては、ハードワイヤード回路ブロック２５５および２６０は、例えば、Ｉ／Ｏ（例えば、拡張性能Ｉ／Ｏ（ＸＰＩＯ）２５６）またはメモリコントローラ（ＭＣ：Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）を含み得る。実施形態によっては、ＤＰＥ配列２２０の１つまたは複数のＤＰＥは、システムオンチップ（ＳｏＣ：Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ）インターフェースブロックおよびＰＬ２３０を介して、ハードワイヤード回路ブロック２４０、２４５、２５０と通信することが可能であり得る。実施形態によっては、ＳｏＣインターフェースブロックは、ＩＣ２１５の１つまたは複数のサブシステムに直につながれ得る。例えば、ＳｏＣインターフェースブロックは、ＰＳ２３５および／または他のハードワイヤード回路ブロックに直につながれ得る。特定の実施形態では、ハードワイヤード回路ブロック２４０～２６０は、ＡＳＩＣの例と見なすことができる。

【0033】

この図示された例では、ＰＳ２３５は、プラットフォーム管理コントローラ（ＰＭＣ）２６５も含む。ＰＭＣ２６５は、電力管理（例えば、電源投入／切断、リセット、絶縁、ＩＲＯクロッキング）を引き受けるマスタ電源として設計されている。実施形態によっては、ＰＭＣ２６５は、自然にパワードメインになり、ＩＣ２１５やＩＣ２１５における他のすべての機能を開始させるのに立ち上げ、使用することができるはずであり得る。また、他のパワードメインは、ＰＭＣパワードメインのスレーブパワードメインとして設定され得る。例えば、ＰＬ２３０（例えば、相互接続ブロック２３１のパワードメイン）の電源は、ＰＭＣ２６５電源のサブセットとして設計され得る。実施形態によっては、ＰＬ２３０は、例えば、ＤＰＥ配列２２０および／またはＰＳ２３５とは異なる基準電圧で、また異なるクロック速度で働くことができる。

【0034】

ＰＭＣ２６５は、パワーオンリセットシステム（ＰＯＲＳ）２７０も含む。ＰＯＲＳ２７０は、パワードメインクロッシングに対して複数の絶縁信号を発生させるように構成されている。ＰＯＲＳはまた、すべての電源を検出する検出した後、パワーオンリセット（ＰＯＲ）信号と、様々な電源に対する電源ステータス信号とを発生させるように構成されている。様々な電源に対する電源ステータス信号は、様々なパワードメイン（例えば、ＰＬパワードメイン、ＰＭＣパワードメイン）の安定性を示すことができる。ＰＯＲＳがランプアッブおよび／またはランプダウン時にＩＣにあるパワードメイン間の順序付けを制御する一例について、図３Ａを参照しながらさらに詳しく述べる。

【0035】

この図示された例では、ＰＯＲＳ２７０がＰＭＣ２６５に配置されているが、様々な実施形態において、ＰＯＲＳ２７０は、異なる場所に（例えば、プログラマブル論理ＰＬに）具体化され得る。

【0036】

実施形態によっては、ＰＯＲＳ２７０は、ハードブロック固定回路として具体化され得る。例えば、特定用途向け集積回路（ＡＳＩＣ）が、絶縁信号およびＰＯＲ信号を発生させるＰＯＲＳ２７０をもたらすことができる。

【0037】

実施形態によっては、ＰＯＲＳ２７０の機能の一部またはすべてが、絶縁信号および／またはＰＯＲ信号の発生を制御する、データストアに格納された命令のセットを実行するように構成されているプロセッサ（例えば、ＰＳ２３５）において具体化され得る。プロセッサ（例えば、ＰＳ２３５）およびデータストアは、ＰＬ２３０の場合と同じ集積回路２１５に配置され得る。実施形態によっては、プロセッサ（例えば、ＰＳ２３５）およびデータストアは、システムオンチップ（ＳｏＣ）のプログラマブル論理ブロック（例えば、ＰＬ２３０）において具体化されても、ＳｏＣの固定回路を使用したハードブロックにおいて具体化されてもよい。

【0038】

図３Ａは、ＩＣ上の様々なパワードメインの例示的な概略図を示す。ＩＣ２１５上の様々な機能ブロックは、様々な電圧で働くことができる。したがって、ＩＣ２１５は、いくつかのパワードメインを含み得る。例えば、ＰＳ２３５は、ローパワードメイン（ＬＰＤ）および／またはフルパワードメイン（ＦＰＤ）を含み得、ＮｏＣ２２５には異なるパワードメインがあり得、ＤＰＥ配列２２０には別の異なるパワードメインがあり得る。この図示された例では、ＰＭＣ２６５は、自然にパワードメインとなり、ＩＣ２１６やＩＣ２１５における他のすべての機能を開始させるのに、立ち上げ、使用することができるはずである。

【0039】

この図示された例では、ＩＣ２１５は、第１のパワードメイン３００ａ（第１の電圧が提供する）および第２のパワードメイン３００ｂ（第２の電圧が提供する）を含む。第１のドメイン３００ａおよび第２のパワードメイン３００ｂが１つまたは複数の機能ブロックを提供することがあり得る。例えば、実施形態によっては、ＤＰＥ配列２２０を第１のパワードメイン３００ａが提供することがあり得る。実施形態によっては、ＰＳ２３５を第１のパワードメイン３００ａが提供することがあり得る。実施形態によっては、ＰＬ２３０を第１のパワードメイン３００ａが提供することがあり得る。実施形態によっては、ＸＰＩＯ２５６を第１のパワードメイン３００ａが提供することがあり得る。実施形態によっては、ＮｏＣ２２５を第２のパワードメイン３００ｂが提供することがあり得る。実施形態によっては、ＤＰＥ配列２２０を第２のパワードメイン３００ｂが提供することがあり得る。ＩＣ２１５は、ＰＭＣパワードメイン３００と第１のパワードメイン３００ａとのインターフェースを成すインターフェース回路３００ｃ（例えば、ＰＬインターフェース２３２）も含む。この図示された例では、第１のパワードメイン３００ａと第２のパワードメイン３００ｂとのインターフェースを成すためにインターフェース回路３００ｃ（例えば、ＰＬインターフェース２３２）も使用される。実施形態によっては、第１のパワードメイン３００ａと第２のパワードメイン３００ｂとのインターフェースを成すために他のインターフェース回路が使用され得る。実施形態によっては、ＩＣ２１５は、対応する様々なパワードメイン間のインターフェースを成すいくつかのインターフェースブロックを含み得る。例えば、図２におけるＤＰＥ配列２２０は、ＮｏＣ２２５と連通する第１のインターフェースブロックと、相互接続ブロック２３１と連通する第２のインターフェースブロックとを含み得る。他の例において、ＩＣ２１５は、多くの様々なパワードメイン（例えば、６個以上のパワードメイン）を含み得る。

【0040】

様々なパワードメイン間の順序付けを制御する際、様々なパワードメインのパワーステータス（例えば、電圧）がＰＯＲＳによって受信され、インターフェースブロックに印加する絶縁信号を発生させ、かつ／または様々なパワードメインのうちの１つまたは複数をリセットするパワーオンリセット信号を発生させるように、ＰＯＲＳ２７０によって処理され得る。例えば、ＰＯＲＳ２７０は、ＰＭＣパワードメイン３００のパワーステータス（例えば、電圧）３０１および第１のパワードメイン３００ａの第１のパワーステータス３０２を受信する。受信したパワーステータスは、絶縁信号３０４ａを発生させるようにＰＯＲＳ２７０によって処理され得る。絶縁信号３０４ａにより、インターフェース回路３００ｃは、２つのパワードメイン３００と３００ａとの間でデータ転送を開始することができるか、開始することができなくなる。インターフェース回路３００ｃとしては、絶縁信号３０４ａによって、ＰＭＣパワードメイン３００から第１のパワードメイン３００ａにデータを移動させ、また第１のパワードメイン３００ａからＰＭＣパワードメイン３００にデータを移動させることができるようにされ得、またできなくされ得る、いくつかのレベルシフタ回路を挙げることができる。例えば、絶縁信号が高レベル（例えば、デジタル１）である場合、ＰＭＣパワードメイン３００と第１のパワードメイン３００ａとの間のインターフェース回路３００ｃが有効にされ得る。絶縁信号が低レベル（例えば、デジタル０）である場合、２つのパワードメイン３００と３００ａとの間のインターフェース回路３００ｃが無効にされ得る。様々な絶縁信号間の遅延を制御することにより、様々なパワードメインの電源投入および／または電源切断の順序が制御され得る。それにより、様々なパワードメイン間の競合電流および／またはノイズ結合が有利に減らされ得る。この図示された例では、ＰＯＲＳ２７０は、ＰＭＣパワードメイン３００のパワーステータス（例えば、電圧）３０１、第１のパワードメイン３００ａの第１のパワーステータス３０２、および第２のパワードメイン３００ｂの第２のパワーステータス３０３も受信する。受信したパワーステータスは、絶縁信号３０４ｂを発生させるように、ＰＯＲＳ２７０によって処理され得る。絶縁信号３０４ｂにより、インターフェース回路３００ｃは、２つのパワードメイン３００ａと３００ｂとの間でデータ転送を開始することができるか、または開始することができなくなる。例えば、絶縁信号が高レベル（例えば、デジタル１）である場合、２つのパワードメイン３００ａと３００ｂとの間のインターフェース回路３００ｃが有効にされ得る。絶縁信号が低レベル（例えば、デジタル０）である場合、２つのパワードメイン３００ａと３００ｂとの間のインターフェース回路３００ｃが無効にされ得る。様々な絶縁信号間の遅延を制御することにより、様々なパワードメインの電源投入および／または電源切断の順序が制御され得る。それにより、様々なパワードメイン間の競合電流および／またはノイズ結合が有利に減らされ得る。ＰＯＲＳアーキテクチャの一例について、図４を参照しながらさらに詳しく述べる。

【0041】

図３Ｂは、プログラミングロジック（ＰＬ）における相互接続ブロックパワードメインとＸＰＩＯパワードメインとの間の例示的なインターフェースアーキテクチャを示す。より具体的には、この図示された例では、ＰＬインターフェース２３２が２つの異なるパワードメイン（例えば、Ｖ_{ｃｃｉｎｔ}ドメインとＶ_{ｃｃｉｎｔ＿ｓｏｃ}ドメインとの）間のインターフェースを成すことができる。この場合、ＰＬインターフェース２３２は、相互接続ブロック２３１の動作電圧Ｖ_{ｃｃｉｎｔ}とＩＣ２１５にあるその他の回路（例えば、ＮｏＣ２２５および／またはＸＰＩＯ２５６）の動作電圧Ｖ_{ｃｃｉｎｔ＿ｓｏｃ}とで移行するインターフェースをもたらすことができる。他の回路としては、例えば、ＮｏＣ、ｍａｔｈエンジン（ＭＥ）、ローパワードメイン（ＬＰＤ）にある機能ブロック、および／またはフルパワードメイン（ＦＰＤ）にある機能ブロックを挙げることができる。この図示された例では、ＰＬインターフェース２３２は、ＳｏＣパワードメイン（例えば、ＮｏＣおよびＸＰＩＯのパワードメイン）からＰＬパワードメインに信号を移動させ、ＳｏＣパワードメインとＰＬパワードメインとの適合性を可能にするように構成された第１のレベルシフタ３０５を含む。第１のレベルシフタ３０５は、絶縁信号ｉｓｏ＿ｓｏｃ＿ｐｌ＿ｂ３１０によって制御される。例えば、第１のレベルシフタ３０５は、絶縁信号ｉｓｏ＿ｓｏｃ＿ｐｌ＿ｂ３１０がデジタル１であるか、またはデジタル０であるかに基づき、有効にされ得るか、または無効にされ得る。

【0042】

ＰＬインターフェース２３２は、ＰＬパワードメインからＳｏＣパワードメインに信号を移動させ、ＰＬパワードメインとＳｏＣパワードメインとの適合性を可能にするように構成された第２のレベルシフタ３１５を含む。第２のレベルシフタ３１５は、絶縁信号ｉｓｏ＿ｐｌ＿ｓｏｃ＿ｂ３２０によって制御される。絶縁信号ｉｓｏ＿ｓｏｃ＿ｐｌ＿ｂ３１０およびｉｓｏ＿ｐｌ＿ｓｏｃ＿ｂ３２０は、チップ上のＰＬパワードメインおよびＳｏＣパワードメインにわたるレベルシフタ３０５／３１５におけるゲーティング信号として使用される。これらの絶縁信号は、ＰＯＲＳ２７０によって発生させ得る。ＰＯＲＳの一例について、図４を参照しながらさらに詳しく述べる。実施形態によっては、ＰＬインターフェース２３２とＰＬ２３０との接続は、幅がプログラム可能（例えば、構成可能）であり得る。例えば、ＰＬインターフェース２３２とＰＬ２３０との接続は、幅が３２ビット、６４ビット、または１２８ビットであるように構成され得る。この図示された例では、ＰＯＲＳ２７０は、所定の閾値に応答して、Ｖ_{ｃｃｉｎｔ}ドメインをリセットするＰＯＲ信号ｐｏｒ＿ｐｌ＿ｂも発生させる（例えば、Ｖ_{ｃｃｉｎｔ}ドメインには、例えば４０ｎｓ以上である電圧変化（例えば、グリッチ）がある）。ＰＯＲＳ２７０は、相互接続ブロック２３１をリセットするＰＯＲ信号ｐｏｒ＿ｉｎｔ＿ｂも発生させる。実施形態によっては、他の機能ブロックによって受信されるほどの時間、相互接続ブロック２３１にデータを保つように、ＰＯＲ信号ｐｏｒ＿ｉｎｔ＿ｂが、ＰＯＲ信号ｐｏｒ＿ｐｌ＿ｂより後に（例えば、約３ｕｓ）発生され得る。

【0043】

図４には、ＩＣ上のパワーオンリセットシステムの例示的なアーキテクチャを示す。この図示された例では、ＰＯＲＳ２０７は、パワーオンリセット信号を発生させる（例えば、ＰＬ２３０にある相互接続ブロックに対しては第１のパワーオンリセット信号ｐｏｒ＿ｉｎｔ＿ｂ、ＰＭＣ２６５にあるＰＬ関係論理回路に対しては第２のパワーオンリセット信号ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ、またＰＬ２３０に対しては第３のパワーオンリセット信号ｐｏｒ＿ｐｌ＿ｂを発生させる）ように構成された第１の回路４０５を含む。

【0044】

第１の回路４０５は、第１の電圧検出回路４１０を含む。第１の電圧検出回路４１０は、ＰＬ２３０、ＰＳ２３５、およびＰＭＣ２６５の電源を検出する電源投入検出装置を含む。この図示された例では、第１の電圧検出回路４１０は、ＰＬ（例えば、相互接続ブロック２３１）の内部コア供給電圧Ｖ_{ｃｃｉｎｔ}、ブロックＢＲＡＭの供給電圧Ｖ_{ｃｃ＿ｒａｍ}、ＰＬ補助論理回路の補助供給電圧Ｖ_{ｃｃａｕｘ}、ＰＭＣ２６５の内部コア供給電圧Ｖ_{ｃｃｉｎｔ＿ｐｍｃ}、およびＰＭＣ補助論理回路の補助供給電圧Ｖ_{ｃｃａｕｘ＿ｐｍｃ}を検出する。それにより、検出された電圧は、第１のグリッチフィルタ回路４１５によって、おおよそ例えば４０ｎｓ以下で、如何なるパワーダウン電源グリッチもフィルタで取り除くように、フィルタが掛けられる。次に、フィルタが掛けられた電圧は、第１の論理回路４２０ａによって、パワーオンリセット信号ｐｏｒ＿ｉｎｔ＿ｂ、ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ、およびｐｏｒ＿ｐｌ＿ｂを発生させるように処理される。ＰＯＲ信号ｐｏｒ＿ｉｎｔ＿ｂは、相互接続ブロック２３１をリセットするのに使用され得、ＰＯＲ信号ｐｏｒ＿ｐｌ＿ｂは、Ｖ_{ｃｃｉｎｔ}ドメイン全体をリセットするのに使用され得る。

【0045】

この図示された例では、第１の論理回路４２０ａは、第１のＡＮＤ論理回路４２５を含む。フィルタが掛けられた電圧はすべて、第１のＡＮＤ信号ＰＯＲ＿１を発生させるように第１のＡＮＤ論理回路４２５によって受信される。第１のＡＮＤ信号ＰＯＲ＿１は、２６ｍｓまたは１ｕｓ遅延する。選択回路（例えば、２入力マルチプレクサ）４３０が、２６ｍｓ遅延信号および１ｕｓ遅延信号を受信するのに使用される。選択信号ｓｋｉｐ＿ｐｏｒ＿ｃｎｔが、２６ｍｓ遅延信号または１ｕｓ遅延信号を出力するのに使用される。ユーザは、選択信号ｓｋｉｐ＿ｐｏｒ＿ｃｎｔを使用して、２つの遅延信号の中から選択することができる。それにより、第１の中間信号ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｓｒｃを発生させる出力信号が２ｍｓ遅延する。２ｍｓ遅延は、Ｖ_ｇｇが安定する、すなわち、Ｖ_ｇｇが、相互接続ブロック２３１の構成メモリセルの調整電源であり得る、のを助けることができる。ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｂｕｆ＿ｉｎｔ信号を発生させるように、第１の中間信号ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｓｒｃおよびハードウェア依存信号ｐｌ＿ｉｐｏｒ＿ｂが２入力ＡＮＤゲート４３５によって受信される。ハードウェア依存信号ｐｌ＿ｉｐｏｒ＿ｂは、外部信号Ｅｘｔ＿ｐｏｒ＿ｂおよび外部テスト（例えば、ｊｏｉｎｔ ｔｅｓｔ ａｃｔｉｏｎ ｇｒｏｕｐ（ＪＴＡＧ）モード）の機能である。信号ｐｌ＿ｉｐｏｒ＿ｂ信号は、境界走査によってゲートされ得、境界走査チェーンは、多くのパワードメインにわたり得る。実施形態によっては、多くのパワードメインに対する絶縁制御は、ソフトウェアによって制御され得、ＰＬパワードメインとＳｏＣパワードメインとが、ｐｏｒ＿ｐｌ＿ｂ信号によってつなぎ合わされ得る。ｐｏｒ＿ｉｐｏｒ＿ｂ信号は、ＪＴＡＧ要件に合わせてｐｏｒ＿ｐｌ＿ｂ信号を制御することができる。

【0046】

それにより、パワーオンリセット信号ｐｏｒ＿ｉｎｔ＿ｂ、ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ、およびｐｏｒ＿ｐｌ＿ｂを発生させるように、ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｂｕｆ＿ｉｎｔ信号が処理される。より具体的には、ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｂｕｆ＿ｉｎｔ信号は、第１のバッファ４４０によって受信される。第１のバッファリングされたｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｂｕｆ＿ｉｎｔ信号は、パワーランプダウン時に３ｕｓ遅らされる。第１のパワーオンリセット信号ｐｏｒ＿ｉｎｔ＿ｂを発生させるように、第１のバッファリングされたｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｂｕｆ＿ｉｎｔ信号および３ｕｓ遅延ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｓｒｃ信号が、第１の２入力ＯＲゲート４４５によって受信される。ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｂｕｆ＿ｉｎｔ信号は、第２のバッファ４５０によって受信される。第２のバッファリングされたｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｂｕｆ＿ｉｎｔ信号は、パワーランプダウン時に、例えば約２００ｎｓ遅らされる。第２のパワーオンリセット信号ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂを発生させるように、第２のバッファリングされたｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｂｕｆ＿ｉｎｔ信号および２００ｎｓ遅延ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｂｕｆ＿ｉｎｔ信号が第２の２入力ＯＲゲート４５５によって受信される。第２のパワーオンリセット信号ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂは、ＰＭＣパワードメイン３００で使用される内部ＰＯＲ信号である。第２のパワーオンリセット信号ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂは、第３のパワーオンリセット信号ｐｏｒ＿ｐｌ＿ｂを発生させるように、第３のバッファ４６０によってバッファリングされる。第３のパワーオンリセット信号ｐｏｒ＿ｐｌ＿ｂは、内部ＰＭＣ検出装置および内部ＰＬ検出装置がすべて作動し、相互接続および構成メモリセルが構成される準備が整った後に放出される内部ＰＯＲである。第３のパワーオンリセット信号ｐｏｒ＿ｐｌ＿ｂはまた、メモリセルの調整電源（Ｖ_ｇｇ）が立ち上がり、安定するのを確実にすることができる。第１のパワーオンリセット信号ｐｏｒ＿ｉｎｔ＿ｂは、遅延バージョンのｐｏｒ＿ｐｌ＿ｂであり、電源切断時に、相互接続における競合を回避するのに使用され得る。第２のパワーオンリセット信号ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂは、第３のパワーオンリセット信号ｐｏｒ＿ｐｌ＿ｂと同じ機能を有する可能性がある。

【0047】

この図示された例では、ＰＯＲＳ２７０は、ＰＬインターフェース２３２によって使用され得る絶縁信号を発生させるように構成された第２の回路４６５も含む。第２の回路４６５は、第２の電圧検出回路４７０ａを含む。第２の電圧検出回路４７０ａは、ＰＭＣの内部コア供給電圧Ｖ_{ｃｃｉｎｔ＿ｐｍｃ}、およびＰＭＣ補助論理回路の補助供給電圧Ｖ_{ｃｃａｕｘ＿ｐｍｃ}を検出する。次に、第２の検出電圧が第２のグリッチフィルタ回路４７５ａによってフィルタが掛けられる。次に、フィルタが掛けられた第２の電圧が、第２のＡＮＤ信号ＰＯＲ＿２を発生させるように、第２の２入力ＡＮＤゲート４８０ａによって処理される。第２のＡＮＤ信号ＰＯＲ＿２が、第２の中間信号ｉｎｉｔ＿ｐｍｃ＿ａｕｘ＿ｌｖｉｓｈ＿ａｕｘ＿ｎを発生させるＶ_{ｃｃａｕｘ＿ｐｍｃ}レベルシフタ４８５ａによって受信される。次に、第２のＡＮＤ信号ＰＯＲ＿２および外部パワーオンリセット信号Ｅｘｔ＿ｐｏｒ＿ｂが、第３のＡＮＤ信号ｐｍｃ＿ｒａｗ＿ｐｏｒ＿ｎを発生させる第３の２入力ＡＮＤゲート４８０ｂによって受信される。第３のＡＮＤ信号ｐｍｃ＿ｒａｗ＿ｐｏｒ＿ｎは、ＩＣ２１５全体に対してマスタパワーオンリセット信号として働くことができる。ＰＭＣ電源がランプアップされると、外部パワーオンリセット信号Ｅｘｔ＿ｐｏｒ＿ｂがユーザによって放出される。実際の内部ＰＯＲ信号を放出する前に、ユーザ確認が必要とされることがあり得る。実施形態によっては、第１のＡＮＤ信号ＰＯＲ＿１および第２のＡＮＤ信号ＰＯＲ＿２がウォッチドッグ回路によってモニタされ得る。第１の電圧検出回路４１０および／または第２の電圧検出回路４７０ａが故障すると、このウォッチドッグ回路が、この故障を検出し、第１のＡＮＤ信号ＰＯＲ＿１および第２のＡＮＤ信号ＰＯＲ＿２が、第１の電圧検出回路４１０および／または第２の電圧検出回路４７０ａを避けるように外部からさせることがあり得、これにより、絶縁信号である第１のＡＮＤ信号ＰＯＲ＿１および第２のＡＮＤ信号ＰＯＲ＿２の発生が、フェイルセーフ選択肢であり得ることが約束され得る。

【0048】

第２の回路４６５は、第３の電圧検出回路４７０ｂも含む。第３の電圧検出回路４７０ｂは、ＩＣ２１５にある、ＰＭＣパワードメイン３００を除くすべてのパワードメインのパワーステータスを検出する。この図示された例では、第３の電圧検出回路４７０ｂは、ＮｏＣ２２５またはＸＰＩＯ２５６の内部コア供給電圧Ｖ_{ｃｃｉｎｔ＿ｓｏｃ}、ＰＳ２３５のローパワードメインＶ_{ｃｃ＿ｐｓｉｎｔｌｐ}、ＰＳ２３５のフルパワードメインＶ_{ｃｃ＿ｐｓｉｎｔｆｐ}、ＰＬ２３０の内部コア供給電圧Ｖ_{ｃｃｉｎｔ}、ブロックＢＲＡＭの内部コア供給電圧Ｖ_{ｃｃｉｎｔ＿ｒａｍ}、およびＰＬ補助論理回路の補助供給電圧Ｖ_{ｃｃａｕｘ}を検出する。第３の電圧検出回路４７０ｂは、例えば、ＤＰＥ配列２２０の電源ステータスも検出し得る。この図示された例では、第３の電圧検出回路４７０ｂによって検出された電圧は、第３のグリッチフィルタ回路４７５ｂによってフィルタが掛けられる。フィルタが掛けられた第３の検出電圧のすべてが電源ステータス信号として出力される。様々なパワードメイン間の絶縁信号を発生させるように、フィルタが掛けられた第３の検出電圧、第３のＡＮＤ信号ｐｍｃ＿ｒａｗ＿ｐｏｒ＿ｎ、第１の制御信号ｃｔｒｌ＿ｉｓｏ＿ｐｍｃ＿ｐｌ、第２の制御信号ｃｔｒｌ＿ｉｓｏ＿ｐｌ＿ｓｏｃ、および第１の中間信号ｐｏｒ＿ｐｌ＿ｐｍｃ＿ｂ＿ｓｒｃが第２の論理回路４２０ｂによって処理される。第１の制御信号ｃｔｒｌ＿ｉｓｏ＿ｐｍｃ＿ｐｌおよび第２の制御信号ｃｔｒｌ＿ｉｓｏ＿ｐｌ＿ｓｏｃは、オンチップ制御レジスタに格納され得る。例えば、第１の制御信号ｃｔｒｌ＿ｉｓｏ＿ｐｍｃ＿ｐｌは、ＰＭＣパワードメイン（Ｖ_{ｃｃｉｎｔ＿ｐｍｃ}）からＰＬパワードメイン（Ｖ_{ｃｃｉｎｔ}）に信号を放出するまたは絶縁するレジスタベースの制御信号であり得る。例えば、制御信号ｃｔｒｌ＿ｉｓｏ＿ｐｍｃ＿ｐｌが高レベル（例えば、デジタル１）である場合、ＰＭＣパワードメイン（Ｖ_{ｃｃｉｎｔ＿ｐｍｃ}）からＰＬパワードメイン（Ｖ_{ｃｃｉｎｔ}）への信号が絶縁され得る。制御信号ｃｔｒｌ＿ｉｓｏ＿ｐｍｃ＿ｐｌが低レベル（例えば、デジタル０）である場合、ＰＭＣパワードメイン（Ｖ_{ｃｃｉｎｔ＿ｐｍｃ}）からＰＬパワードメイン（Ｖ_{ｃｃｉｎｔ}）に信号が放出され得る。第２の制御信号ｃｔｒｌ＿ｉｓｏ＿ｐｌ＿ｓｏｃもまた、ＰＬパワードメイン（Ｖ_{ｃｃｉｎｔ}）からＮｏＣ／ＸＰＩＯパワードメイン（Ｖ_{ｃｃｉｎｔ＿ｓｏｃ}）に信号を放出するまたは絶縁するレジスタベースの制御信号であり得る。様々な制御信号ｃｔｒｌ＿ｉｓｏ＿^＊も同様に、図４には示されていない図５に載っている様々なパワードメインクロッシングに対して発生され得る。

【0049】

この図示された例では、３入力ＡＮＤゲート４８０ｃが、フィルタが掛けられたＶ_{ｃｃｉｎｔ}、第３のＡＮＤ信号ｐｍｃ＿ｒａｗ＿ｐｏｒ＿ｎ、および反転した第１の制御信号ｃｔｒｌ＿ｉｓｏ＿ｐｍｃ＿ｐｌを受信し、第４のＡＮＤ信号を発生させる。第４のＡＮＤ信号は、絶縁信号ｉｓｏ＿ｐｌ＿ｐｍｃ＿ｂである。この絶縁信号ｉｓｏ＿ｐｌ＿ｐｍｃ＿ｂは、ＰＬ２３０からＰＭＣ２６５にデータを移動させるレベルシフタを有効にするのに使用され得る。この絶縁信号ｉｓｏ＿ｐｌ＿ｐｍｃ＿ｂも、第１のＶ_{ｃｃｉｎｔ}レベルシフタ４８５ｂが受信し、絶縁信号ｉｓｏ＿ｐｍｃ＿ｐｌ＿ｂを発生させる。この絶縁信号ｉｓｏ＿ｐｍｃ＿ｐｌ＿ｂは、ＰＭＣ２６５からＰＬ２３０にデータを移動させるレベルシフタを有効にするのに使用され得る。４入力ＡＮＤゲート４８０ｄが、フィルタが掛けられたＶ_{ｃｃｉｎｔ}、フィルタが掛けられたＶ_{ｃｃｉｎｔ＿ｓｏｃ}、および反転した第２の制御信号ｃｔｒｌ＿ｉｓｏ＿ｐｌ＿ｓｏｃを受信し、第５のＡＮＤ信号を発生させる。第２のＶ_{ｃｃｉｎｔ}レベルシフタ４８５ｃが、この第５のＡＮＤ信号を受信し、絶縁信号ｉｓｏ＿ｓｏｃ＿ｐｌ＿ｂを発生させる。この絶縁信号ｉｓｏ＿ｓｏｃ＿ｐｌ＿ｂは、ＳｏＣ２１５からＰＬ２３０にデータを移動させるレベルシフタを有効にするのに使用され得る。第５のＡＮＤ信号も、例えば、パワーランプダウン時に１００ｎｓ程度遅延して、Ｖ_{ｃｃｉｎｔ＿ｓｏｃ}レベルシフタ４８５ｄによって、またＯＲゲート４９０によって、絶縁信号ｉｓｏ＿ｐｌ＿ｓｏｃ＿ｂを発生させるように処理される。絶縁信号ｉｓｏ＿ｐｌ＿ｓｏｃ＿ｂは、ＰＬ２３０からＳｏＣ２１５にデータを移動させる、レベルシフタを有効にするのに使用され得る。第２の論理回路によって発生され得る絶縁信号の例示的なデータシートについて、図５を参照しながら述べる。

【0050】

例えば、あるモードでは、ＰＭＣドメインにおける全電圧（例えば、Ｖ_{ｃｃｉｎｔ＿ｐｍｃ}、Ｖ_{ｃｃａｕｘ＿ｐｍｃ}）およびＰＬのＶ_{ｃｃｉｎｔ}が、高レベルであり得る。ｃｔｒｌ＿ｉｓｏ＿ｐｍｃ＿ｐｌ信号を制御することによって、高レベル（例えば、デジタル１）で絶縁信号ｉｓｏ＿ｐｍｃ＿ｐｌ＿ｂおよびｉｓｏ＿ｐｌ＿ｐｍｃ＿ｂが発生され得る。それにより、ＰＭＣとＰＬとの間に配置され、絶縁信号によって制御される対応するレベルシフタが有効になり得る。別のモードでは、ＰＭＣドメインにおける全電圧（例えば、Ｖ_{ｃｃｉｎｔ＿ｐｍｃ}、Ｖ_{ｃｃａｕｘ＿ｐｍｃ}）が高レベルであり得、ＰＬドメインにおける電圧Ｖ_{ｃｃｉｎｔ}、ＮｏＣ／ＸＰＩＯドメインにおける電圧Ｖ_{ｃｃｉｎｔ＿ｓｏｃ}が高レベルの場合、ｃｔｒｌ＿ｉｓｏ＿ｐｌ＿ｓｏｃ信号を制御することにより、絶縁信号ｉｓｏ＿ｓｏｃ＿ｐｌ＿ｂ３１０およびｉｓｏ＿ｐｌ＿ｓｏｃ＿ｂ３２０が高レベル（例えば、デジタル１）で発生され得る。それにより、絶縁信号によって制御される対応するレベルシフタが有効になり得る。

【0051】

実施形態によっては、第１のグリッチフィルタ回路４１５、第２のグリッチフィルタ回路４７５ａ、および／または第３のグリッチフィルタ回路４７５ｂが、ＰＭＣパワードメインまたはＳｏＣパワードメインのいずれかにおいて例えば約４０ｎｓよりも短い擾乱（例えば、パワーダウングリッチ）に応答して発生した絶縁信号を有効に保つように構成され得る。この擾乱は、所定の時間閾値未満の間、所定の最小動作電圧を下回る電圧であり得る。ＰＬ電源（例えば、Ｖ_{ｃｃｉｎｔ＿ｒａｍ}、Ｖ_{ｃｃｉｎｔ}、Ｖ_{ｃｃａｕｘ}）にパワーダウンさせる４０ｎｓよりも長いグリッチがある場合、絶縁信号ｉｓｏ＿ｐｌ＿ｓｏｃ＿ｂ３２０が、絶縁信号ｉｓｏ＿ｓｏｃ＿ｐｌ＿ｂ３１０よりも遅く発生される可能性がある。例えば、絶縁信号ｉｓｏ＿ｐｌ＿ｓｏｃ＿ｂ３２０が、絶縁信号ｉｓｏ＿ｓｏｃ＿ｐｌ＿ｂ３１０よりも１００ｎｓ程度後に発生される可能性がある。それにより、第２のレベルシフタ３１５が、第１のレベルシフタ３０５より１００ｎｓ程度後に有効になる可能性がある。それにより、ＰＯＲＳ２７０が、絶縁信号ｉｓｏ＿ｓｏｃ＿ｐｌ＿ｂ３１０より２００ｎｓ遅延して、Ｖ_{ｃｃｉｎｔ}ドメインをリセットするｐｏｒ＿ｐｌ＿ｂ信号を発生させる。絶縁信号を順序付けするこのやり方は、電源切断時のＸＰＩＯ２５６へのノイズまたはグリッチ伝播を回避することができる。相互接続（ＰＬドメイン）からＸＰＩＯ（ＳｏＣドメイン）へのレベルシフタ（例えば、第２のレベルシフタ３１５）は、ｐｏｒ＿ｐｌ＿ｂをローにアサートすることによって、ＰＬドメインの電源を切る前に、１００ｎｓ固定され得る（ｉｓｏ＿ｐｌ＿ｓｏｃ＿ｂ＝０で）。それにより、Ｖ_ｇｇメモリセルを原因とする相互接続の如何なる競合も回避するために、相互接続ブロック２３２が、ｐｏｒ＿ｐｌ＿ｂの後のｐｏｒ＿ｉｎｔ＿ｂ信号によって３ｕｓ内でリセットされ得る。

【0052】

図５では、パワーオンリセットシステムによって発生される例示的な絶縁信号に関係する例示的なデータシートを示す。データシートには、様々なパワードメイン間の絶縁信号が含まれている。例えば、データシートには、絶縁信号ｉｓｏ＿ｓｏｃ＿ｐｍｃ＿ｂおよび絶縁信号ｉｓｏ＿ｐｌ＿ｐｍｃ＿ｂが含まれている。データシートには、ｍａｔｈエンジンとＰＬとの間の絶縁信号（例えば、ｉｓｏ＿１＿ｍｅ＿ｐｌ、ｉｓｏ＿１＿ｐｌ＿ｍｅ、ｉｓｏ＿２＿ｍｅ＿ｐｌなど）、およびｍａｔｈエンジンとＳｏＣとの間の絶縁信号（例えば、ｉｓｏ＿１＿ｍｅ＿ｓｏｃ、ｉｓｏ＿１＿ｓｏｃ＿ｍｅ、ｉｓｏ＿２＿ｍｅ＿ｓｏｃなど）も含まれている。ｍａｔｈエンジン（ＭＥ）に相当するＰＯＲの分割部分により、バッファリング要件／負荷要件を事実上、減らすかなくすことができる。

【0053】

図６では、ＩＣにおけるパワードメイン間で電力移行を調和させる例示的な方法のフローチャートを示す。電力移行としては、ＩＣ２１５におけるパワードメインの電源投入および／または電源切断を挙げることができる。方法６００において、６０５では、コントローラ（例えば、ＰＳ２３５）が、ＰＭＣパワードメイン３００（例えば、マスタ電源）の電源が入っているか否かを検出する。ＰＮＣパワードメイン３００の電源が入っていなければ（例えば、Ｖ_{ｃｃｉｎｔ＿ｐｍｃ}およびＶ_{ｃｃａｕｘ＿ｐｍｃ}が低レベルである）、コントローラが、ＰＭＣパワードメイン３００のステータスをモニタし続ける。ＰＭＣパワードメイン３００の電源が入っていれば（例えば、Ｖ_{ｃｃｉｎｔ＿ｐｍｃ}およびＶ_{ｃｃａｕｘ＿ｐｍｃ}が高レベルである）、この図示された例では、６１０で、コントローラが、電圧検出回路に、ＰＭＣパワードメイン３００のパワーステータスＳ０（例えば、電圧）、第１のパワードメイン（例えば、３００ａ）（例えば、スレーブ電源）のパワーステータスＳ１（例えば、電圧）、および第２のパワードメイン（例えば、３００ｂ）（例えば、スレーブ電源）のパワーステータスＳ２を検出するよう命令する。例えば、電圧検出回路が、ＸＰＩＯドメインの電源Ｖ_{ｃｃｉｎｔ＿ｓｏｃ}および相互接続ドメインの電源Ｖ_{ｃｃｉｎｔ}を検出する。実施形態によっては、第１のパワードメインおよび第２のパワードメインは、ＰＭＣパワードメイン以外のＩＣ２１５の如何なるパワードメイン（例えば、ＰＬ、ＰＳ、ＮｏＣ、ＸＰＩＯ、またはＭＥ）であり得る。実施形態によっては、コントローラが、電圧検出回路に、ＰＭＣパワードメイン３００のパワーステータスＳ０（例えば、電圧）および第１のパワードメイン（例えば、３００ａ）のパワーステータスＳ１（例えば、電圧）を検出し、必要に応じて、ＰＭＣパワードメインおよび／または第１のパワードメインへの絶縁信号および／またはＰＯＲ信号を発生させるよう命令することがあり得る。

【0054】

６１５では、コントローラが、ＰＭＣパワードメイン、第１のパワードメイン、および／または第２のパワードメインには、所定の閾値（例えば、４０ｎｓ）以上のグリッチがあるかどうか判断する。例えば、この理解を深める実施形態では、コントローラが、第２のパワードメインに４０ｎｓ以上のグリッチがあるかどうかを判断する。

【0055】

グリッチが４０ｎｓに満たなければ、６２０において、コントローラが、ＰＯＲＳ２７０に、第１のパワードメイン（例えば、第１のパワードメイン３００ａ）から第２のパワードメイン（例えば、第２のパワードメイン３００ｂ）にデータを移動させる第１のレベルシフタ（例えば、レベルシフタ回路３０５）を認める、第１の絶縁信号（例えば、３１０）を発生させるよう命令し、また６２５において、コントローラが、ＰＯＲＳ２７０に、第２のパワードメインから第１のパワードメインにデータを移動させる第２のレベルシフタ（例えば、レベルシフタ回路３１５）を認める、第２の絶縁信号（例えば、第２の絶縁信号３２０）を発生させるよう命令する。また、この方法は、第２のパワードメインに４０ｎｓ以上のグリッチがあるかどうかモニタし続ける６１５に折り返す。

【0056】

グリッチが４０ｎｓ以上であれば（例えば、グリッチが４０ｎｓ～８０ｎｓであれば）、６３０において、コントローラが、ＰＯＲＳ２７０に、第１のパワードメインから第２のパワードメインにデータを移動させる第１のレベルシフタを無効にする第１の絶縁信号を発生させるよう命令し、また６３５および６４０において、コントローラが、ＰＯＲＳ２７０に、第１の絶縁信号の発生から第１の所定の遅延後に（例えば、１００ｎｓ）、第１のパワードメインから第２のパワードメインにデータを移動させる第２のレベルシフタを無効にする第２の絶縁信号を発生させるよう命令する。６４５および６５０において、コントローラが、ＰＯＲＳ２７０に、第２の所定の遅延後に（例えば、第１の絶縁信号の発生の２００ｎｓ後、または第２の絶縁信号の発生の１００ｎｓ後）第２のパワードメインをリセットするＰＯＲ信号を発生させるよう命令する。

【0057】

実施形態によっては、第１のパワードメインまたはＰＭＣパワードメインに長いグリッチがあると（例えば、４０ｎｓを超える電圧擾乱があると）、ＰＯＲＳ２７０が、第１のパワードメインまたはＰＭＣパワードメインをリセットするＰＯＲ信号を発生させ得る。

【0058】

異なる絶縁信号に応じて、異なるサブシステム（例えば、ＰＬ（相互接続）、ＮｏＣ（ＳｏＣ）、ＸＰＩＯ、ＭＥ、および／またはＰＳ）が制御され得る。様々な所定の遅延後に（例えば、約１００ｎｓ遅延、３ｕｓ遅延、２００ｎｓ遅延）絶縁信号およびＰＯＲ信号を発生させることにより、スムーズな電力順序付けが様々な電源の電源投入および／または電源切断時の競合を回避するように制御され得る。例えば、ＰＬ電源のうちの１つがランプダウンである際、ＰＬ電源のうちの１つがランプダウンすると、ＰＬとＳｏＣとの間の絶縁信号の順序付けは、ＸＰＩＯへのグリッチ伝播を回避するように制御され得る。グリッチを回避する事象の順序としては、まず、ｉｓｏ＿ｓｏｃ＿ｐｌ＿ｂを使用してＰＬに対してＸＰＩＯ／ＳｏＣを絶縁し、次に、電源切断時に約１００ｎｓ遅延してｉｓｏ＿ｐｌ＿ｓｏｃ＿ｂ信号を使用して、ＳｏＣに対してＰＬを絶縁し、電源切断時にＸＰＩＯ／ＳｏＣからＰＬへの絶縁から約２００ｎｓ遅延して、ｐｏｒ＿ｐｌ＿ｂ信号を放出することを挙げることができる。したがって、ＰＬドメイン内の相互接続ブロックからＸＰＩＯのＳｏＣドメインへのレベルシフタが、ｐｏｒ＿ｐｌ＿ｂをローにアサートすることにより、ＰＬドメインの電源を切る前に固定され得る。

【0059】

図を参照しながら様々な実施形態について述べてきたが、他の実施形態も考えられ得る。例えば、新しいパワードメインが加えられる際、ｍｉｎｉ ＰＯＲＳが使用され得る。実施形態によっては、ＰＳ２３５またはＰＬ２３０にＰＬインターフェース２３２（例えば、レベルシフタ３０５、３２０）が配置され得る。

【0060】

実施形態によっては、電圧検出回路４１０、４７０ａ、４７０ｂのうちのいくつかまたはすべてがＰＳ２３５またはＰＬ２３０に配置され得る。別の実施形態において、第１の回路４０５および第２の回路４６５内の論理ゲート（例えば、ＡＮＤゲート、ＯＲゲート）のうちのいくつかまたはすべてがＰＳ２３５またはＰＬ２３０に配置され得る。

【0061】

様々な電子ハードウェアを含むモジュールの様々な例が回路を使用して具体化され得る。限定ではなく例として、ハードウェアとしては、トランジスタ、抵抗、コンデンサ、スイッチ、集積回路、および／またはその他のモジュールを挙げることができる。様々な例において、モジュールとしては、様々な集積回路（例えば、ＦＰＧＡ、ＡＳＩＣ）を含む、シリコン基板に作製された、アナログ論理回路および／またはデジタル論理回路、ディスクリートコンポーネント、トレース回路および／またはメモリ回路を挙げることができる。実施形態によっては、モジュールは、プロセッサによって実行される予めプログラムされた命令および／またはソフトウェアの実行に関わる場合がある。例えば、様々なモジュールがハードウェアにもソフトウェアにも関わる場合がある。

【0062】

様々な実装形態において、通信システムが、適切な通信方法、機器、および技法を使用して通信することができる。例えば、このシステムは、メッセージがソースから受け手に専用物理リンク（例えば、光ファイバリンク、赤外線リンク、超音波リンク、ポイントツーポイント配線、デイジー－チェーン）を介して直に運ばれる、ポイントツーポイント通信を使用して、適合デバイス（例えば、データをシステムにかつ／またはシステムから移動させることができるデバイス）と通信することができる。システムの構成要素は、通信ネットワーク上で、パケットベースメッセージを含む情報を如何なる形態または媒体のアナログデータ通信またはデジタルデータ通信によって交換することができる。通信ネットワークの例としては、例えば、ＬＡＮ（ローカルエリアネットワーク）、ＷＡＮ（広域ネットワーク）、ＭＡＮ（メトロポリタンエリアネットワーク）、無線ネットワークおよび／または光ネットワーク、ならびにインターネットを成すコンピュータおよびネットワークが挙げられる。他の実装形態では、例えば無指向性無線周波数（ＲＦ）信号を使用することにより、通信ネットワークによって互いにつながれているすべてのまたはほぼすべてのデバイスへの一斉送信により、メッセージを運ぶことができる。さらに他の実施形態では、指向性（すなわち、狭ビーム）アンテナを使用して送信されるＲＦ信号、または場合により、集光光学系とともに使用され得る赤外線信号など、高い指向性を特徴とするメッセージを運ぶことができる。例としてであって限定するつもりではなく、ＵＳＢ２．０、ＦｉｒｅＷｉｒｅ、ＡＴＡ／ＩＤＥ、ＲＳ－２３２、ＲＳ－４２２、ＲＳ－４８５、８０２．１１ａ／ｂ／ｇ／ｎ、Ｗｉ－Ｆｉ、ＷｉＦｉ－Ｄｉｒｅｃｔ、Ｌｉ－Ｆｉ、ＢｌｕｅＴｏｏｔｈ、Ｅｔｈｅｒｎｅｔ、ＩｒＤＡ、ＦＤＤＩ（ファイバ分散型データインターフェース）、トークン－リングネットワーク、または周波数、時間、もしくは符号分割に基づく多重化技法など、相応のインターフェースおよびプロトコルを使用する、さらに他の実装形態が考えられ得る。実装形態によっては、場合により、データ整合性、または暗号化（例えば、ＷＥＰ）およびパスワード保護などのセキュリティ手段に対し、誤り検出訂正（ＥＣＣ：Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）などの特徴を組み込むことができる。

【0063】

いくつかの実装形態について述べてきた。それにも関わらず、様々な修正がなされ得ることが分かるであろう。例えば、本開示の技法のステップが異なる順番で行われたとすると、または本開示のシステムの構成要素が様々に組み合わされていたとすると、またはこの構成要素が他の構成要素で補完されていたとすると、有益な結果がもたらされる可能性がある。したがって、他の実装形態も以下の特許請求の範囲にある。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】