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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-26
(45)【発行日】2025-01-10
(54)【発明の名称】マルチチップ積層デバイスのための冗長方式
(51)【国際特許分類】
H01L 25/07 20060101AFI20241227BHJP
H01L 25/065 20230101ALI20241227BHJP
H01L 25/18 20230101ALI20241227BHJP
H03K 19/17704 20200101ALI20241227BHJP
H03K 19/17796 20200101ALI20241227BHJP
【ＦＩ】
H01L25/08 C
H03K19/17704
H03K19/17796
【請求項の数】
15
(21)【出願番号】P 2022516331
(86)(22)【出願日】2020-06-17
(65)【公表番号】
(43)【公表日】2022-11-21
(86)【国際出願番号】 US2020038213
(87)【国際公開番号】W WO2021055038
(87)【国際公開日】2021-03-25
【審査請求日】2023-06-12
(31)【優先権主張番号】16/571,788
(32)【優先日】2019-09-16
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】ヤング， スティーヴン ピー．
(72)【発明者】
【氏名】ガイド， ブライアン シー．
【審査官】鈴木 駿平
(56)【参考文献】
【文献】特開２００４－１２８０１４（ＪＰ，Ａ）
【文献】特開２０１４－０５３０５５（ＪＰ，Ａ）
【文献】国際公開第２０１６／０９８６９１（ＷＯ，Ａ１）
【文献】国際公開第２０１７／１２６０１４（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２５／０６５
Ｈ０１Ｌ ２５／０７
Ｈ０１Ｌ ２５／１８
Ｈ０３Ｋ １９／１７７０４
Ｈ０３Ｋ １９／１７７９６
Ｈ１０Ｂ ８０／００
(57)【特許請求の範囲】
【請求項1】
垂直に積層されたチップを備えたチップスタックを備えるマルチチップデバイスであって、前記チップの隣り合うペアが互いに直接接続され、
前記チップが、コントローラおよびメモリを含む第１のチップを含み、
前記チップが、前記チップスタック内で前記第１のチップの上に２つ以上の第２のチップを含み、前記２つ以上の第２のチップのそれぞれが処理集積回路を含み、
前記チップスタックは、前記処理集積回路の一部が不良であるときに前記２つ以上の第２のチップの前記処理集積回路の機能のサブセットを動作させるように構成可能であり、
前記メモリが、前記処理集積回路の動作可能性に関連する構成情報を記憶するように動作可能であり、
前記コントローラが、前記処理集積回路に通信可能に接続され、少なくとも前記機能のサブセットの動作を実装するための前記構成情報に基づいて、前記処理集積回路に構成データを配信するように動作可能である、マルチチップデバイス。
【請求項2】
前記処理集積回路のそれぞれがプログラマブルロジック領域を含み、前記チップスタックが、前記２つ以上の第２のチップよりも少数の前記プログラマブルロジック領域のそれぞれの全体を動作させ、前記２つ以上の第２のチップのうちの少なくとも１つの前記プログラマブルロジック領域のそれぞれの全体を無効化するように構成可能である、請求項１に記載のマルチチップデバイス。
【請求項3】
前記処理集積回路のそれぞれがプログラマブルロジック領域を含み、前記チップスタックが、前記２つ以上の第２のチップの前記プログラマブルロジック領域のいずれかのサブ領域を動作させ、前記２つ以上の第２のチップの前記プログラマブルロジック領域のいずれかのサブ領域を無効化するように構成可能である、請求項１に記載のマルチチップデバイス。
【請求項4】
前記２つ以上の第２のチップの前記プログラマブルロジック領域のサブ領域がスリバとして整列され、前記スリバのそれぞれが前記２つ以上の第２のチップのそれぞれの前記プログラマブルロジック領域のサブ領域を含み、前記２つ以上の第２のチップがそれぞれチップ間ブリッジを備え、前記チップ間ブリッジのそれぞれが（ｉ）隣り合うスリバ内の、および（ｉｉ）隣り合うチップまたは同じチップ内の、前記プログラマブルロジック領域のサブ領域間に接続される、請求項３に記載のマルチチップデバイス。
【請求項5】
前記コントローラが前記構成データをロードするように動作可能であり、前記構成データは前記処理集積回路のうちの１つまたは複数で動作可能であり、前記チップスタックは、前記チップスタックの前記処理集積回路のどの部分が動作するように構成されているかとは無関係に前記構成データを動作させるように構成可能である、請求項１に記載のマルチチップデバイス。
【請求項6】
前記２つ以上の第２のチップの前記処理集積回路のうちの少なくとも１つが、前記２つ以上の第２のチップの前記処理集積回路のうちの別の少なくとも１つとは異なる、請求項１に記載のマルチチップデバイス。
【請求項7】
前記２つ以上の第２のチップの前記処理集積回路のうちの２つ以上が同じ処理集積回路である、請求項１に記載のマルチチップデバイス。
【請求項8】
デバイスを実現する方法であって、前記方法が、複数の処理集積回路の機能のサブセットを、前記処理集積回路の一部が不良であるときに動作させるようにコントローラによってチップスタックを構成することを含み、前記チップスタックは垂直に積層されたチップを備え、前記チップの隣り合うペアが互いに直接接続され、前記チップが、第１のチップと、前記チップスタックにおける前記第１のチップの上の２つ以上の第２のチップとを含み、前記第１のチップが前記コントローラおよびメモリを含み、前記２つ以上の第２のチップのそれぞれが前記処理集積回路のそれぞれの１つを含み、前記コントローラは、前記複数の処理集積回路に通信可能に接続され、前記メモリに記憶された構成情報に基づいて、前記複数の処理集積回路のどの１つまたは複数の部分が前記機能のサブセットを動作させるかを構成するための構成データを配信し、前記構成情報は前記複数の処理集積回路の動作可能性に関連する、方法。
【請求項9】
前記チップスタックを構成することが、前記２つ以上の第２のチップよりも少数のプログラマブルロジック領域のそれぞれの全体を動作させ、前記２つ以上の第２のチップのうちの少なくとも１つのプログラマブルロジック領域のそれぞれの全体を無効化するように前記チップスタックを構成することを含み、前記処理集積回路のそれぞれがプログラマブルロジック領域を含む、請求項８に記載の方法。
【請求項10】
前記チップスタックを構成することが、前記２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を動作させ、前記２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を無効化するように前記チップスタックを構成することを含み、前記処理集積回路のそれぞれがプログラマブルロジック領域を含む、請求項８に記載の方法。
【請求項11】
前記２つ以上の第２のチップの前記プログラマブルロジック領域のサブ領域がスリバとして整列され、前記スリバのそれぞれが前記２つ以上の第２のチップのそれぞれの前記プログラマブルロジック領域のサブ領域を含み、前記２つ以上の第２のチップがそれぞれチップ間ブリッジを備え、前記チップ間ブリッジのそれぞれが（ｉ）隣り合うスリバ内の、および（ｉｉ）隣り合うチップまたは同じチップ内の、前記プログラマブルロジック領域のサブ領域間に接続され、前記チップスタックを構成することが、前記チップ間ブリッジを構成することを含む、請求項１０に記載の方法。
【請求項12】
前記２つ以上の第２のチップの前記処理集積回路のうちの少なくとも１つが、前記２つ以上の第２のチップの前記処理集積回路のうちの別の少なくとも１つとは異なる、請求項８に記載の方法。
【請求項13】
前記２つ以上の第２のチップの前記処理集積回路のうちの２つ以上が同じ処理集積回路である、請求項８に記載の方法。
【請求項14】
積層されたチップを備え前記チップの隣り合うペアが互いに結合されたチップスタックを備えるマルチチップデバイスであって、前記チップが、第１のチップと、前記第１のチップ上に積層された２つ以上の第２のチップとを含み、
前記第１のチップが、コントローラおよびメモリを含み、
前記２つ以上の第２のチップのそれぞれが、処理集積回路を含み、
前記メモリが、不良である前記処理集積回路の部分を示す構成情報を記憶するように動作可能であり、
前記コントローラが、前記処理集積回路に通信可能に接続され、前記２つ以上の第２のチップの前記処理集積回路の機能の少なくともサブセットの動作を実装するための前記構成情報に基づいて、前記処理集積回路の非不良部分に構成データを配信するように動作可能であり、
前記チップスタックは、前記処理集積回路の一部が不良であるときに前記２つ以上の第２のチップの前記処理集積回路の前記機能のサブセットを動作させるように構成可能である、マルチチップデバイス。
【請求項15】
前記処理集積回路のそれぞれがプログラマブルロジック領域を含む、請求項１４に記載のマルチチップデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の例は一般に、積層されたチップを含むマルチチップ積層デバイスにおける冗長構成に関する。
【背景技術】
【0002】
一部のマルチチップデバイスにおいては、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のチップがパッケージ化されてパッケージを形成することができ、チップは共通の基板またはインターポーザ上に配置される。チップは、インターポーザの同じ面に横並びで取り付けることができる。インターポーザは一般にパッシブ（例えば、トランジスタなどのアクティブ構成要素を含まない）であり、チップを相互に結合するためのデータパスを含む。
【0003】
製造欠陥により、マルチチップデバイスに組み込まれるべき１つまたは複数のチップが機能しないことがある。マルチチップデバイスの上記の例では、欠陥チップは、インターポーザに取り付ける前に特定され廃棄され得る。マルチチップ積層デバイスの開発中の技術においては、いくつかの状況の下で、欠陥チップは、たとえ特定されても、マルチチップ積層デバイスに組み込まれることがあり、マルチチップ積層デバイス内の欠陥チップはマルチチップ積層デバイスを不良にする可能性があるため、製造されるマルチチップ積層デバイスの歩留まりが低下する結果を生じ得る。
【発明の概要】
【0004】
本明細書に記載される例は、マルチチップ積層デバイスにおける冗長構成に関する。マルチチップデバイスは、例えば、デバイス仕様を満たすように動作可能なマルチチップデバイスのチップのそれぞれを含むデバイス仕様に従って製造され得る。マルチチップデバイスは、別のデバイス仕様、例えば、動作可能な、より少数ではあるが共通のチップ（またはその部分）を有するデバイス仕様、に従って動作可能であるように構成可能なことがある。このような例では、ある仕様に従って製造される不良なマルチチップデバイスが、異なる仕様に従って動作するように再生可能である。さらなる例は、不良なデバイスを再生する能力に基づいてマルチチップデバイスを実現するための技術を記述する。
【0005】
本明細書に記載される一例はマルチチップデバイスである。マルチチップデバイスは、垂直に積層されたチップを含むチップスタックを含む。チップの隣り合うペアが互いに直接接続される。チップのうちの２つ以上のそれぞれが処理集積回路を含む。チップスタックは、処理集積回路の一部が不良であるときにチップのうちの２つ以上のチップの処理集積回路の機能のサブセットを動作させるように構成可能である。
【0006】
本明細書に記載される別の例はデバイスを実現する方法である。チップスタックが、複数の処理集積回路の機能のサブセットを、処理集積回路の一部が不良であるときに動作させるように構成される。チップスタックは垂直に積層されたチップを含む。チップの隣り合うペアが互いに直接接続される。チップのうちの２つ以上のチップのそれぞれが処理集積回路のそれぞれの１つを含む。
【0007】
本明細書に記載される別の例はマルチチップデバイスである。マルチチップデバイスは、チップを備えたチップスタックを含む。チップのそれぞれが集積回路を含む。チップのうちの少なくとも１つが、プログラマブルロジック領域を備えた集積回路を含む。チップスタックは、チップスタックのすべてのチップのそれぞれの全体を動作させるように構成可能であり、チップスタックのすべてのチップの全体未満を動作させるように構成可能である。チップスタックが、チップスタックのすべてのチップの全体未満を動作させるように構成されるとき、プログラマブルロジック領域を備えた集積回路を有するチップのうちの少なくとも１つのチップのプログラマブルロジック領域の少なくとも一部が動作可能である。チップスタックは、構成データをロードし動作させるように動作可能であり、構成データは、チップスタックの１つまたは複数のプログラマブルロジック領域で動作可能である。チップスタックは、チップスタックのチップのどの部分が動作するように構成されているかとは無関係に構成データを動作させるように構成可能である。
【0008】
本明細書に記載される別の例はデバイスを実現する方法である。チップのチップスタックを含むマルチチップデバイスが検査される。チップのそれぞれが処理集積回路を含む。マルチチップデバイスは、第１のデバイス仕様に従って製造される。マルチチップデバイスは第１のデバイス仕様または第１のデバイス仕様とは異なる第２のデバイス仕様に従って動作可能であるかどうかが、マルチチップデバイスを検査することに基づいて判定される。マルチチップデバイスは、判定に基づいて第１のデバイス仕様および第２のデバイス仕様の一方に従って動作可能であるようにプログラムされる。
【0009】
本明細書に記載される追加的な例はデバイスを実現する方法である。マルチチップ積層デバイスが第１の仕様に従って製造される。第１の仕様は第１の個数のチップを含む。第１の個数のチップは、プログラマブルロジック領域を備えた集積回路を備える少なくとも１つのチップを含む。マルチチップ積層デバイスは検査される。マルチチップ積層デバイスは、第１の仕様または第２の仕様に従って動作可能であるように構成される。第２の仕様は、第１の個数のチップよりも少数の第２の個数のチップを含む。第２の個数のチップは、プログラマブルロジック領域を備えた集積回路を備える少なくとも１つのチップを含む。
【0010】
本明細書に記載されるさらなる例はデバイスを製造する方法である。第１の仕様に従って実現されるべきマルチチップデバイスの第１の目標数および第２の仕様に従って実現されるべきマルチチップデバイスの第２の目標数が取得される。第１の仕様に従って製造されるべきマルチチップデバイスの第１の製造数が、第１の目標数および第１の仕様による製造の第１の期待歩留まりに基づいて判定される。第２の目標数を少なくとも部分的に実現するように再生可能な、第１の仕様に従って製造されるべき期待される不良マルチチップデバイスの再生数が判定される。第２の仕様に従って製造されるべきマルチチップデバイスの第２の製造数が、再生数を除いた第２の目標数に基づいて、および第２の仕様による製造の第２の期待歩留まりに基づいて判定される。第１の製造数のマルチチップデバイスが、第１の仕様に従って製造される。第２の製造数のマルチチップデバイスが、第２の仕様に従って製造される。
【0011】
本明細書に記載される一層さらなる例はデバイスを製造する方法である。相異なる仕様に従って実現されるべきマルチチップデバイスのそれぞれの目標数が特定される。目標数のそれぞれが充足されるまで反復的に、（ｉ）仕様のうち、最高の製造コストを有し未充足の残りの目標数を有する仕様に従って製造されるべきマルチチップデバイスの製造数が判定され、（ｉｉ）仕様のうちの他の仕様のマルチチップデバイスのそれぞれの目標数を少なくとも部分的に実現し充足するように再生可能な仕様に従って製造される不良なマルチチップデバイスのそれぞれの期待される再生可能数が判定される。製造数を判定することは、未充足の残りの目標数および仕様による製造の期待歩留まりに基づく。それぞれの製造数のマルチチップデバイスが仕様に従って製造される。
【0012】
上記の特徴が詳細に理解できる仕方で、上記で簡潔に要約したことのより詳細な説明を、例示的な実装形態を参照して行うことができ、そのいくつかは添付図面に示される。しかし、添付図面は典型的な例示的実装形態のみを示しているため、その適用範囲の限定とみなしてはならないことに留意されたい。
【図面の簡単な説明】
【0013】
【図1】いくつかの例によるマルチチップデバイスの構造を示す図である。
【図3】いくつかの例によるマルチチップデバイス内のチップのプログラマブルロジック領域を無効化することの概略図である。
【図4】いくつかの例による再生方式を可能にし得る、いくつかの例示的なマルチチップデバイス仕様の図である。
【図5】いくつかの例によるマルチチップデバイスのプログラマブルロジック領域のサブ領域を無効化することの概略図である。
【図6】いくつかの例によるマルチチップデバイスのプログラマブルロジック領域のサブ領域を無効化することの概略図である。
【図7】いくつかの例によるチップ上およびスリバ間のチップ間ブリッジの回路図である。
【図8】いくつかの例によるマルチチップデバイスを実現する方法のフローチャートである。
【図9】いくつかの例によるマルチチップデバイスを実現する方法のフローチャートである。
【発明を実施するための形態】
【0014】
理解を容易にするため、いくつかの図に共通の同一の要素を表すために、可能な場合には、同一の参照番号が使用されている。一例の要素が他の例に有益に組み込まれ得ると考えられる。
【0015】
以下、さまざまな特徴が図を参照して説明される。なお、図は縮尺通りに描かれることもそうでないこともあり、類似の構造または機能の要素が図全体を通して同様の参照番号によって表されることに留意されたい。図は、特徴の説明を容易にすることを意図するのみであることに留意されたい。図は、網羅的な説明として、または特許請求の範囲に対する限定としては意図されていない。さらに、示される例は、示されるすべての態様または利点を有している必要はない。特定の例に関連して記載される態様または利点は、その例に必ずしも限定されず、たとえ例示されていなくても、またはたとえ明示的に記載されていなくても、他の例において実施され得る。
【0016】
本明細書に記載される例は、マルチチップ積層デバイスにおける冗長構成に関する。マルチチップデバイスは、チップのスタックを含み得る。マルチチップデバイスは、例えば、デバイス仕様を満たすように動作可能なマルチチップデバイスのチップのそれぞれを含むデバイス仕様に従って製造され得る。しかし、製造の結果として、マルチチップデバイスのチップのうちの１つまたは複数が、全体的に、または部分的に、不良となり得る。マルチチップデバイスは、別のデバイス仕様、例えば、動作可能な、より少数ではあるが共通のチップ（またはその部分）を有するデバイス仕様、に従って動作可能であるように構成可能なことがある。本明細書に記載されるいくつかの例では、不良部分を有するチップの全体が、マルチチップデバイスを構成することによって無効化され得る。いくつかの例では、不良となったさまざまな部分が無効化されることができる一方、チップの他の機能する部分は、マルチチップデバイスを構成することによって動作するように構成される。いくつかの例では、１つの仕様に従って製造された不良なマルチチップデバイスが、異なる仕様に従って動作するように再生され得る。
【0017】
いくつかの例は、不良なデバイスを再生する能力に基づいてマルチチップデバイスを実現する技術を記載する。示されるように、１つのデバイス仕様に従って製造された一部のマルチチップデバイスは別のデバイス仕様に従って動作するように再生可能であり得るため、別のデバイス仕様に従って動作可能であるように再生されたマルチチップデバイスは、別のデバイス仕様に従って製造されるマルチチップデバイスの個数を減少させることができる。したがって、別のデバイス仕様に従って製造されるべきマルチチップデバイスの個数を減少させることによって、製造コストを減少させ得る。
【0018】
本明細書に記載されるさまざまな例は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）の場合などの、プログラマブルロジック領域を有するマルチチップデバイスのチップに関連して説明される。本明細書に記載される概念は、任意の集積回路を有するマルチチップデバイスのチップに拡張され得る。例えば、冗長構成は、複数のチップがプロセッサ、メモリ、または任意の他の回路を有し、さらに特定用途向け集積回路（ＡＳＩＣ）であり得るときに実装され得る。本明細書で使用される場合、「処理集積回路」は、単にデータを記憶するメモリ、およびメモリに付随する任意の回路（例えば、メモリコントローラ、アドレスデコーダなど）とは異なり、データを処理または操作することが可能であり、そのように構成され、および／または構成可能である回路を備えた集積回路を指す。処理集積回路は、データを処理または操作することが可能であり、そのように構成され、および／または構成可能である回路に加えてメモリを含み得る。処理集積回路の例は、プログラマブルロジック領域を含む集積回路（例えば、ＦＰＧＡ）、プロセッサ（例えば、中央処理装置（ＣＰＵ）、グラフィクス処理装置（ＧＰＵ）など）、ＡＳＩＣなど、またはそれらの組合せを含む。
【0019】
図１は、いくつかの例によるマルチチップデバイスの構造である。図１に示すマルチチップデバイスは、本明細書に記載されるさまざまな例の態様の説明および理解を容易にするためのものである。さまざまな他のマルチチップデバイスが異なる構造、異なる数のチップ、追加的な構成要素などを有し得る。
【0020】
マルチチップデバイスは、第１のチップ１０２、第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８を含む。一般的に、チップ１０２～１０８は積層され、マルチチップデバイスにおけるチップスタックを形成する。チップ１０２～１０８は、いくつかの例では、アクティブダイオンアクティブダイ（ＡｏＡ：Ａｃｔｉｖｅ ｄｉｅ－ｏｎ－Ａｃｔｉｖｅ ｄｉｅ）デバイスを形成するように積層される。以下で説明するようないくつかの例では、より多くのまたはより少ないチップがチッブスタックに含まれ得る。例えば、第２のチップ１０４および／または第３のチップ１０６のうちの１つまたは複数がチップスタックから除去され、またはチップスタックに追加され得る。
【0021】
チップ１０２～１０８のそれぞれは、半導体基板１１２と、それぞれの半導体基板１１２の表側の表側誘電体層１１４とを含む。表側誘電体層１１４は、その内部に形成されたメタライゼーション（例えば、金属ラインおよび／またはヴィア）（図示されているが具体的に付番されていない）を含み、集積回路内のさまざまな構成要素を電気的に接続することができる。チップ１０２～１０６のそれぞれは、それぞれの半導体基板１１２の裏側の裏側誘電体層１１６を含む。裏側誘電体層１１６は、その内部に形成されたメタライゼーション（例えば、金属ラインおよび／またはヴィア）（図示されているが具体的に付番されていない）を含み、集積回路内のさまざまな構成要素を電気的に接続することができる。チップ１０２～１０８の各半導体基板１１２は、例えば、それぞれの半導体基板１１２の表側の表面の上および／または中に形成されたトランジスタ１１８を含む。トランジスタ１１８および任意の他の構成要素は、表側誘電体層１１４内のメタライゼーションに接続され得る。それぞれのチップ１０２～１０６の各半導体基板１１２は、貫通する裏側基板貫通ヴィア（ＴＳＶ：ｔｈｒｏｕｇｈ－ｓｕｂｓｔｒａｔｅ ｖｉａ）１２０を有し、それぞれのチップ１０２～１０６の表側誘電体層１１４内のメタライゼーションを裏側誘電体層１１６内のメタライゼーションに電気的に接続することができる。
【0022】
表側ボンドパッド１２２が、それぞれの半導体基板１１２から遠位の外側表面で、チップ１０２～１０８のそれぞれの表側誘電体層１１４内に形成される。表側ボンドパッド１２２は、それぞれの表側誘電体層１１４内のメタライゼーションに接続される。裏側ボンドパッド１２４が、それぞれの半導体基板１１２から遠位の外側表面で、チップ１０４、１０６のそれぞれの裏側誘電体層１１６内に形成される。裏側ボンドパッド１２４は、それぞれの裏側誘電体層１１６内のメタライゼーションに接続される。
【0023】
チップ１０２～１０８は（例えば、金属間および酸化物間結合を使用したハイブリッド結合によって）互いに結合される。第１のチップ１０２は、第１のチップ１０２の表側誘電体層１１４の表側ボンドパッド１２２および外側表面が第２のチップ１０４の表側誘電体層１１４の表側ボンドパッド１２２および外側表面に結合するように、表側間で第２のチップ１０４に結合される。第２のチップ１０４は、第２のチップ１０４の裏側誘電体層１１６の裏側ボンドパッド１２４および外側表面が第３のチップ１０６の表側誘電体層１１４の表側ボンドパッド１２２および外側表面に結合するように、裏側と表側の間で第３のチップ１０６に結合される。第３のチップ１０６は、第３のチップ１０６の裏側誘電体層１１６の裏側ボンドパッド１２４および外側表面が第４のチップ１０８の表側誘電体層１１４の表側ボンドパッド１２２および外側表面に結合するように、裏側と表側の間で第４のチップ１０８に結合される。
【0024】
結合の他の配置が実装され得る。他の例では、チップ１０２～１０８は（ミニバンプ、はんだなどの）外部コネクタを使用して互いに取り付けられ得る。いくつかの例では、チップ１０２～１０８のうちのいくつかが外部コネクタによって互いに取り付けられることができる一方、他のチップは外部コネクタを使用せずに互いに結合されることができる。結合と外部コネクタの使用との任意の置換が実装され得る。
【0025】
外側コネクタボンドパッド１２６（例えば、アルミニウムパッド）が、チップ１０２の半導体基板１１２から遠位の外側表面で、チップ１０２の裏側誘電体層１１６内に形成される。外側コネクタボンドパッド１２６は、チップ１０２の裏側誘電体層１１６内のメタライゼーションに接続される。パッシベーション層１２８が、チップ１０２の半導体基板１１２から遠位の外側表面上に形成され、そこを貫通するそれぞれの開口部が外側コネクタボンドパッド１２６を露出させる。外部コネクタ１３０（例えば、崩壊制御チップ接続（Ｃ４：ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ）、ミニバンプなど）が、パッシベーション層１２８内の開口部を貫通するそれぞれの外側コネクタボンドパッド１２６上に形成される。
【0026】
外部コネクタ１３０は、パッケージ基板に取り付けられ得る。パッケージ基板は、例えば、プリント回路基板（ＰＣＢ）にさらに取り付けられて、パッケージ基板（したがってマルチチップデバイス）をＰＣＢに取り付けることができる。さまざまな他の構成要素がマルチチップデバイスに含まれ得る。例えば、インターポーザ、（成形コンパウンド、ＭＵＦなどのような）封止材などが、マルチチップデバイスに含まれ得る。当業者は、マルチチップデバイスになされ得るさまざまな変形を容易に想定するであろう。
【0027】
図２は、図１のマルチチップデバイスを形成する方法２００のフローチャートである。図２の方法の加工が一般的に記載され、当業者は、実行され得るより具体的な加工を容易に理解するであろう。より具体的な加工は、チップに個片化されるべき基板上に集積回路を形成するための任意の半導体加工に従うことができる。
【0028】
ブロック２０２で、それぞれの基板（例えば、ウェハ）上のチップの表面加工が実行される。例えば、各半導体基板１１２（例えば、ウェハ）の表面加工は、半導体基板１１２の表面の中および／または上にデバイス（例えば、トランジスタ１１８）を形成し、半導体基板１１２の表面上にメタライゼーションおよび表側ボンドパッド１２２を有する表側誘電体層１１４を形成することを含み得る。複数の第１のチップ１０２が、第１の基板上に形成され得る。複数の第２のチップ１０４が、第２の基板上に形成され得る。複数の第３のチップ１０６が、第３の基板上に形成され得る。複数の第４のチップ１０８が、第４の基板上に形成され得る。
【0029】
ブロック２０４で、第１のチップおよび第２のチップのそれぞれの基板（例えば、第１の基板および第２の基板）が、図１に示した表側間結合などで互いに結合される。結合は、基板（例えば、ウェハ）レベルであり得る。結合は、第１の基板の表側ボンドパッド１２２を第２の基板の表側ボンドパッド１２２に結合し、第１の基板の表側誘電体層１１４の外側表面を第２の基板の表側誘電体層１１４の外側表面に結合するなどのハイブリッド結合であり得る。
【0030】
ブロック２０６で、第２のチップの半導体基板１１２（例えば、第２の基板の半導体基板１１２）が裏側から薄化される。薄化は、化学機械研磨（ＣＭＰ）または他の適切なプロセスによって可能である。ブロック２０８で、第２の基板上の第２のチップの裏面加工が実行される。裏面加工は、第２の基板の半導体基板１１２を貫通する裏側ＴＳＶ１２０を形成し、第２の基板の表側誘電体層１１４内のメタライゼーションに接続することを含み得る。裏面加工は、半導体基板１１２の裏面上にメタライゼーションおよび裏側ボンドパッド１２４を有する裏側誘電体層１１６を形成することをさらに含み得る。裏側誘電体層１１６内のメタライゼーションは、裏側ＴＳＶ１２０を通じて第２の基板の表側誘電体層１１４内のメタライゼーションに接続に接続され得る。
【0031】
ブロック２１０で、第２のチップおよび第３のチップのそれぞれの基板（例えば、第２の基板および第３の基板）が、図１に示した（第２の基板の）裏側と（第３の基板の）表側との結合のように互いに結合される。結合は基板（例えば、ウェハ）レベルであり得る。結合は、第２の基板の裏側ボンドパッド１２４を第３の基板の表側ボンドパッド１２２に結合し、第２の基板の裏側誘電体層１１６の外側表面を第３の基板の表側誘電体層１１４の外側表面に結合するなどの、ハイブリッド結合であり得る。
【0032】
ブロック２１２で、ブロック２０６と同様に、第３のチップの半導体基板１１２（例えば、第３の基板の半導体基板１１２）が裏側から薄化される。ブロック２１４で、ブロック２０８と同様に、第３の基板上の第３のチップの裏面加工が実行される。ブロック２１６で、ブロック２１０と同様に、第３のチップおよび第４のチップのそれぞれの基板（例えば、第３の基板および第４の基板）が、図１に示した（第３の基板の）裏側と（第４の基板の）表側との結合のように互いに結合される。
【0033】
ブロック２１８で、ブロック２０６と同様に、第１のチップの半導体基板１１２（例えば、第１の基板の半導体基板１１２）が裏側から薄化される。ブロック２２０で、ブロック２０８と同様に、第１の基板上の第１のチップの裏面加工が実行される。第１のチップの裏面加工は、外側コネクタボンドパッド１２６、パッシベーション層１２８、および外部コネクタ１３０を形成することをさらに含み得る。ブロック２２２で、結合された基板が（例えば、ソーイングによって）個片化されて、形成された個別のマルチチップデバイスを分離する。マルチチップデバイスのそれぞれは図１に示した通りであり得る。
【0034】
いくつかの例では、チップ１０２～１０８のうちの複数が、それぞれのチップ１０２～１０８上に形成された同じ集積回路（ＩＣ）（例えば、同じ処理ＩＣ）を有する。したがって、チップ１０２～１０８のうちのそれらの複数が、いくつかの場合には、各チップ個別の場合よりも大きい集合的なＩＣを形成することができ、および／または、チップ１０２～１０８のうちの１つまたは複数は、いくつかの場合には、デバイス再生のために冗長であることができる。例えば、第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８が同じＩＣを有する場合、それらのチップのうちの任意の１つまたは複数は、マルチチップデバイス内の冗長構成を可能にし得る。例えば、チップ１０２～１０８のうちのそれらの複数のうちの１つが故障している場合、チップ１０２～１０８のうちのそれらの複数のうちの冗長な他の１つが、例えば、パワーゲーティング、スイッチング、および／または構成データによって、故障したチップの代わりに使用または有効化され得る。またさらに、チップ１０２～１０８のうちの複数が同じＩＣを有さない場合であっても、それらのＩＣのいずれかの部分が不良であるときに、マルチチップデバイスは、チップ１０２～１０８のＩＣの機能のサブセットを動作させるように構成可能であり得る。
【0035】
一例として、第１のチップ１０２が相互接続ＩＣを有することができ、チップ１０４～１０８のそれぞれが同じプログラマブルＩＣを有することができる。チップ１０２～１０６のそれぞれは、チップ１０２～１０６のそれぞれの半導体基板１１２を貫通するＴＳＶを含むことで、チップスタック内で垂直に信号および電力を伝えることに適応する。第１のチップ１０２上の相互接続ＩＣは、チップスタック内で水平に、そして垂直に信号および電力を配信し伝えることができる。相互接続ＩＣは、さまざまなサブシステムをさらに含むことができ、システムオンチップ（ＳｏＣ）であり得る。例えば、相互接続ＩＣは処理システムを含むことができ、処理システムは、とりわけ、（例えば、処理システムのコントローラ（例えば、これは任意の制御ロジックを含み得る）によって）チップ１０４～１０８のプログラマブルＩＣの構成またはプログラミングを制御することができる。さらに、相互接続ＩＣは、ネットワークオンチップ（ＮｏＣ）、（エクストリームパフォーマンス入出力（ＸＰＩＯ：ｅＸｔｒｅｍｅ Ｐｅｒｆｏｒｍａｎｃｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）、マルチギガビットトランシーバ（ＭＧＴ：ｍｕｌｔｉ－ｇｉｇａｂｉｔ ｔｒａｎｓｃｅｉｖｅｒ）、高帯域幅メモリ（ＨＢＭ：ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）インタフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インタフェース、アクセラレータ用キャッシュコヒーレントインターコネクト（ＣＣＩＸ：ｃａｃｈｅ ｃｏｈｅｒｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｆｏｒ ａｃｃｅｌｅｒａｔｏｒｓ）インタフェース、アナログ－デジタルコンバータ（ＡＤＣ）、デジタル－アナログコンバータ（ＤＡＣ）などのような）入出力ブロック、および／または（（ダブルデータレート（ＤＤＲ）メモリコントローラ、高帯域幅メモリ（ＨＢＭ）メモリコントローラなどのような）メモリコントローラ、ＰＣＩｅブロック、ＣＣＩＸブロック、イーサネットコア、前方誤り訂正（ＦＥＣ）ブロックなどのような）任意の知的財産（ＩＰ：ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｙ）ハードブロックを有することができる。
【0036】
チップ１０４～１０８のプログラマブルＩＣは、プログラマブルロジック領域を含み得る。プログラマブルロジック領域は、構成可能ロジックブロック（ＣＬＢ：ｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｂｌｏｃｋ）、ルックアップテーブル（ＬＵＴ）、ランダムアクセスメモリブロック（ＢＲＡＭ）、ウルトラＲＡＭ（ＵＲＡＭ）、入出力ブロック（ＩＯＢ）、デジタル信号処理ブロック（ＤＳＰ）、クロックマネージャ、および／または遅延ロックループ（ＤＬＬ）を含むプログラマブルロジック要素を含み得る。いくつかのアーキテクチャでは、プログラマブルロジック領域は、プログラマブルロジック要素のカラムを含むことができ、各カラムは単一タイプのプログラマブルロジック要素を含む（例えば、ＣＬＢのカラム、ＢＲＡＭのカラムなど）。プログラマブルロジック要素は、１つまたは複数の関連するプログラマブル相互接続要素を有し得る。例えば、いくつかのアーキテクチャでは、プログラマブルロジック領域は、プログラマブルロジック要素の各カラムに関連づけられ隣り合うプログラマブル相互接続要素のカラムを含む。このような例では、各プログラマブル相互接続要素は、隣り合うカラム内の関連するプログラマブルロジック要素に接続されるとともに、同じカラム内の隣り合うプログラマブル相互接続要素に接続される。プログラマブル相互接続要素の相互接続されたカラムは、プログラマブルロジック領域内のグローバルルーティングネットワークを形成し得る。いくつかの例では、プログラマブルＩＣは、（ブート読出し専用メモリ（ＲＯＭ）を有する）コントローラと、ＮｏＣとを含み得る。コントローラは、ＲＯＭを読み出してそれぞれのプログラマブルＩＣを基本構成に構成することにより、プログラマブルＩＣが、例えば、システムレベルの構成のために第１のチップ１０２の相互接続ＩＣから、構成データを受信することを可能にする。
【0037】
いくつかの例によれば、１つまたは複数のチップ、またはその一部が不良である場合、マルチチップデバイスは、不良であるいずれかのチップ、またはその一部を無効化し、残りのチップまたは一部を動作させることによって、依然として動作可能であることができる。例えば、マルチチップデバイス内の複数のチップがそれぞれプログラマブルロジック領域を有するとき、およびいずれかのプログラマブルロジック領域が不良または故障であるとき、そのチップのプログラマブルロジック領域全体が無効化されることができる一方、他のチップのプログラマブルロジック領域は動作可能であることができる。いくつかの例では、マルチチップデバイス内の複数のチップがそれぞれプログラマブルロジック領域を有するとき、およびいずれかのプログラマブルロジック領域の一部が不良または故障であるとき、そのチップのプログラマブルロジック領域のその部分が無効化されることができる一方、他のチップのプログラマブルロジック領域およびそのチップのプログラマブルロジック領域の残りの部分は動作可能であることができる。
【0038】
図３は、いくつかの例によるマルチチップデバイス内のチップのプログラマブルロジック領域を無効化することの概略図である。第１のチップ１０２はインターコネクト３０２を含む。第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８はそれぞれプログラマブルロジック領域３０４－１、３０４－２、３０４－３（個別にまたはまとめて、プログラマブルロジック領域３０４）を含む。インターコネクト３０２は、（例えば、処理システムの）コントローラ３０３を含み、プログラミングインターコネクト３０６（例えば、構成フレーム（ＣＦＲＡＭＥ）インターコネクト）によってプログラマブルロジック領域３０４のそれぞれに通信可能に接続される。例えば、コントローラ３０３は、プログラミングインターコネクト３０６を介してプログラマブルロジック領域３０４のそれぞれに構成データを通信することができる。いくつかの例では、チップ１０２～１０８、またはそれらの任意のサブセットのそれぞれは、構成データを通信する制御がマルチチップデバイス全体を通じて配信され得るようなコントローラを含み得る。チップ１０２～１０８のそれぞれは、接続３０８を介して隣り合うチップに通信可能に接続される。
【0039】
図３において、第３のチップ１０６のプログラマブルロジック領域３０４－２が、不良または故障として示されている。他の例では、プログラマブルロジック領域３０４のいずれかが不良または故障であり得る。マルチチップデバイスを（図２における加工のように）形成した後、マルチチップデバイスは、例えば、プログラマブルロジック領域３０４のいずれかが不良または故障であるかどうかを特定するために、機能について検査され得る。十分な数のプログラマブルロジック領域３０４が機能する（例えば、不良でない、または故障でない）場合、マルチチップデバイスは、機能するいくつかのプログラマブルロジック領域３０４を含むように動作し得る。第１のチップ１０２内のコントローラ３０３は、どのプログラマブルロジック領域３０４が機能するか、および／または故障もしくは不良であるかを示すようにプログラムされ得る（電子ヒューズ（ｅＦｕｓｅ）などの）メモリを含み得る。これに応答して、コントローラ３０３は、プログラムされたメモリに基づいて、プログラミングインターコネクト３０６を介して、機能するプログラマブルロジック領域３０４に構成データを配信し得る。さらに、故障または不良であるプログラマブルロジック領域３０４および／または対応するチップによる電力消費を低減または除去するためにコントローラ３０３を使用して、パワーゲーティングが実装され得る。この例では、不良チップの全体、またはチップの不良なプログラマブルロジック領域３０４の全体が無効化される一方、機能するプログラマブルロジック領域３０４の全体は動作可能のままである。
【0040】
記載されるようなマルチチップデバイスによって実装されるプログラマブルロジックデバイス（例えば、ＦＰＧＡ）に関連して、ユーザ設計がプログラマブルロジック領域３０４において実装され得る。どのプログラマブルロジック領域３０４が機能するか、または故障もしくは不良であるかは、ユーザ設計にとって透過的である。例えば、図３の状況では、マルチチップデバイスは、２個のプログラマブルロジック領域３０４（例えば、プログラマブルロジック領域３０４－１、３０４－３）において、それらの２個のプログラマブルロジック領域３０４がマルチチップデバイスのチップスタック内で隣接するかのように（例えば、プログラマブルロジック領域３０４がそれぞれ第２のチップ１０４および第３のチップ１０６にあるかのように）、ユーザ設計を実装し得る。第１のチップ１０２のコントローラ３０３は、ユーザ設計が中間の不良なプログラマブルロジック領域３０４－２を認識することなく、中間の不良なプログラマブルロジック領域３０４－２に適応するために、プログラマブルロジック領域３０４に対する構成データを配信するように構成される。
【0041】
図４は、いくつかの例による再生方式を可能にし得る、いくつかの例示的なマルチチップデバイス仕様の表現４００である。図４は、マルチチップデバイスの４つのデバイス仕様４０２、４０４、４０６、４０８を示している。デバイス仕様４０２～４０８は、図示を容易にするために単一の平面内に示されているが、図１に一般的に示したマルチチップデバイスにおいて（チップ数は異なり得るが）構成され得る。
【0042】
図示のように、デバイス仕様４０２～４０８は、相異なる仕様にわたって同じであるベースチップ４１０を含む。ベースチップ４１０は、例えば、図１の第１のチップ１０２であることができ、例えば、図３に関して説明したインターコネクト３０２およびコントローラ３０３を含むことができる。デバイス仕様４０２は、単一のファブリックチップ４１２を含む。ファブリックチップ４１２は、図１の第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８のいずれかであることができ、例えば、図３に関して説明したプログラマブルロジック領域３０４を含むことができる。デバイス仕様４０４は、２個のファブリックチップ４１４、４１６を含む。ファブリックチップ４１４、４１６は、図１の第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８のいずれかであることができ、例えば、図３に関して説明したプログラマブルロジック領域３０４をそれぞれ含むことができる。デバイス仕様４０６は、３個のファブリックチップ４１８、４２０、４２２を含む。ファブリックチップ４１８、４２０、４２２は、図１の第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８のいずれかであることができ、例えば、図３に関して説明したプログラマブルロジック領域３０４をそれぞれ含むことができる。デバイス仕様４０８は、１つのファブリックチップ４２４と、（例えば、ファブリックチップ４２４とは異なる）アクセラレータチップ４２６とを含む。ファブリックチップ４２４は、図１の第２のチップ１０４および第３のチップ１０６のいずれかであることができ、例えば、図３に関して説明したプログラマブルロジック領域３０４を含むことができる。アクセラレータチップ４２６は、マルチチップデバイス内でファブリックチップ４２４の物理的に上方にあり、図１の第３のチップ１０６または第４のチップ１０８であり得る。ファブリックチップ４１２～４２４は、同じ集積回路をそれぞれ有する。
【0043】
所与のデバイス仕様に従って製造されたマルチチップデバイスは、順に積層されたその仕様のチップを含む。例えば、デバイス仕様４０２に従って製造されたマルチチップデバイスは、第１のチップ（例えば、ベースチップ４１０）と、第１のチップの上に積層された第２のチップ（例えば、ファブリックチップ４１２）とを有し、他のチップはない。例えば、デバイス仕様４０４に従って製造されたマルチチップデバイスは、第１のチップ（例えば、ベースチップ４１０）と、第１のチップの上に積層された第２のチップ（例えば、ファブリックチップ４１４）と、第２のチップの上に積層された第３のチップ（例えば、ファブリックチップ４１６）とを有し、他のチップはない。さらなる例として、デバイス仕様４０６に従って製造されたマルチチップデバイスは、第１のチップ（例えば、ベースチップ４１０）と、第１のチップの上に積層された第２のチップ（例えば、ファブリックチップ４１８）と、第２のチップの上に積層された第３のチップ（例えば、ファブリックチップ４２０）と、第３のチップの上に積層された第４のチップ（例えば、ファブリックチップ４２２）とを有し、他のチップはない。
【0044】
マルチチップデバイスがデバイス仕様４０８に従って（例えば、図１の状況では、第１のチップ１０２がベースチップ４１０であり、第２のチップ１０４がファブリックチップ４２４であり、第３のチップ１０６がアクセラレータチップ４２６であるように）製造されると仮定する。アクセラレータチップ４２６が不良または故障であり動作可能でなく、ベースチップ４１０およびファブリックチップ４２４が動作可能である場合、マルチチップデバイスは、ベースチップ４１０および単一のファブリックチップ４１２（例えば、単一層のプログラマブルロジック領域またはファブリック）を有するデバイス仕様４０２を実装し得る。
【0045】
マルチチップデバイスがデバイス仕様４０６に従って（例えば、図１の状況では、第１のチップ１０２がベースチップ４１０であり、第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８がそれぞれファブリックチップ４１８、４２０、４２２であるように）製造されると仮定する。ファブリックチップ４１８、４２０、４２２のうちの１つが不良または故障であり動作可能でなく、ベースチップ４１０およびファブリックチップ４１８、４２０、４２２のうちの２つが動作可能である場合、マルチチップデバイスは、ベースチップ４１０および２つのファブリックチップ４１４、４１６（例えば、２層のプログラマブルロジック領域またはファブリック）を有するデバイス仕様４０４を実装し得る。ファブリックチップ４１８、４２０、４２２のうちの２つが不良または故障であり動作可能でなく、ベースチップ４１０およびファブリックチップ４１８、４２０、４２２のうちの１つが動作可能である場合、マルチチップデバイスは、ベースチップ４１０および単一のファブリックチップ４１２（例えば、単一層のプログラマブルロジック領域またはファブリック）を有するデバイス仕様４０２を実装し得る。
【0046】
マルチチップデバイスがデバイス仕様４０４に従って（例えば、図１の状況では、第１のチップ１０２がベースチップ４１０であり、第２のチップ１０４および第３のチップ１０６がそれぞれファブリックチップ４１４、４１６であり、第４のチップ１０８がないように）製造されると仮定する。ファブリックチップ４１４、４１６のうちの一方が不良または故障であり動作可能でなく、ベースチップ４１０およびファブリックチップ４１４、４１６のうちの他方が動作可能である場合、マルチチップデバイスは、ベースチップ４１０および単一のファブリックチップ４１２（例えば、単一層のプログラマブルロジック領域またはファブリック）を有するデバイス仕様４０２を実装し得る。
【0047】
上記の例は、１つのデバイス仕様に従って製造されるマルチチップデバイスが、チップが故障または不良であるときに、どのように別のデバイス仕様に従って実現し、または動作可能であり得るかを示している。マルチチップデバイスは、マルチチップデバイスが満たすことが可能なデバイス仕様を論理的に実装するように構成されることができ、その論理構成はユーザおよびユーザ設計にとって透過的である。例えば、ユーザ設計がデバイス仕様４０４を満たすマルチチップデバイス上で実装されるべき場合、マルチチップデバイスがデバイス仕様４０４に従って製造されたか、それともデバイス仕様４０６に従って製造されたか（ファブリックチップ４１８、４２０、４２２のうちの１つが故障または欠陥である）は、ユーザ設計にとって未知および透過的であり、ユーザ設計はいずれの場合でも機能的に同一に実装される。論理実装は、ベースチップ４１０内のメモリに記憶された構成データに基づくことができ、これはベースチップ４１０内のコントローラが、対応するファブリックチップに構成データをどのように配信するかを決定し得る。
【0048】
いくつかの例では、相異なるマルチチップデバイスのアーキテクチャが接続性、遅延、および電力に関してメトリックが実質的に同一であるほど十分に類似し、このことは相異なる物理構成要素（例えば、相異なるチップ数）を有するマルチチップデバイスが同じデバイス仕様を満たすことを可能にし得る。いくつかの例では、マルチチップデバイスは、あるチップが非アクティブであるときに信号がわずかな遅延オーバーヘッドでそのチップを、例えばＴＳＶを通じて、任意選択的に通過することを可能にするチップ間接続を備える。いくつかの例では、マルチチップデバイスは、構成データを異なる層に任意選択的に送信するための構成方式を備える。いくつかの例では、マルチチップデバイスは、可能なチップ間パスのうちのいずれかを通じて最悪の場合の遅延に適応するためのタイミング方法を備える。
【0049】
図５は、いくつかの例によるマルチチップデバイスのプログラマブルロジック領域のサブ領域を無効化することの概略図である。第１のチップ１０２はインターコネクト５０２を含む。第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８はそれぞれプログラマブルロジック領域５０４－１、５０４－２、５０４－３（個別にまたはまとめて、プログラマブルロジック領域５０４）を含む。インターコネクト５０２は、（例えば、処理システムの）コントローラ５０３を含み、プログラミングインターコネクト５０６によってプログラマブルロジック領域５０４のそれぞれに通信可能に接続される。例えば、コントローラ５０３は、プログラミングインターコネクト５０６を介してプログラマブルロジック領域５０４のそれぞれに構成データを通信することができる。いくつかの例では、チップ１０２～１０８、またはそれらの任意のサブセットのそれぞれは、構成データを通信する制御がマルチチップデバイス全体を通じて配信され得るようなコントローラを含み得る。チップ１０２～１０８のそれぞれは、接続５０８を介して隣り合うチップに通信可能に接続される。
【0050】
プログラマブルロジック領域５０４のそれぞれはサブ領域を含む。プログラマブルロジック領域５０４－１はサブ領域５０４－１１、５０４－１２、５０４－１３、５０４－１４を含む。プログラマブルロジック領域５０４－２はサブ領域５０４－２１、５０４－２２、５０４－２３、５０４－２４を含む。プログラマブルロジック領域５０４－３はサブ領域５０４－３１、５０４－３２、５０４－３３、５０４－３４を含む。サブ領域は、物理的に分割され、および／または論理的に分割されることができる。サブ領域間の分割は、異なるクロックドメイン間の境界、異なる電圧ドメイン間の境界、異なるタイプの回路または論理ブロック間の境界などのような、任意の個数の論理的および／または物理的境界に基づき得る。この例では、個別のサブ領域は、そのサブ領域が故障のとき、およびまたはそのサブ領域がマルチチップデバイス内のアクティブなサブ領域でないように選択されるときに、無効化され得る。
【0051】
各サブ領域は、接続５０８を介して隣接するチップ内の他の隣り合うサブ領域と通信し得る。接続５０８は、例えば、表側および／または裏側の誘電体層内のＴＳＶならびに金属ラインおよびヴィアを含むパッシブ接続であり得る。したがって、介在するサブ領域を無効化することは、接続５０８を介して互いに通信することに関して他のサブ領域に影響しない可能性がある。いくつかの例では、サブ領域は、接続５０８を介して信号を中継するための別個の受信および駆動回路を含むことがあるが、これは所与のサブ領域が無効化されるときに影響されない。したがって、いくつかの例では、無効化されるサブ領域内の回路のすべてが未使用となるわけではない可能性がある。
【0052】
図５で、第２のチップ１０４のサブ領域５０４－１３、５０４－１４および第４のチップ１０８のサブ領域５０４－３４が、不良または故障として示されている。他の例では、サブ領域のうちのいずれかが不良または故障であり得る。マルチチップデバイスを（図２における加工のように）形成した後、マルチチップデバイスは、例えば、プログラマブルロジック領域５０４のサブ領域のいずれかが不良または故障であるかどうかを特定するために、機能について検査され得る。十分な数のプログラマブルロジック領域５０４のサブ領域が機能する（例えば、不良でない、または故障でない）場合、マルチチップデバイスは、機能するいくつかのプログラマブルロジック領域５０４のサブ領域を含むように動作し得る。第１のチップ１０２内のコントローラ５０３は、どのプログラマブルロジック領域５０４のサブ領域が機能するか、および／または故障もしくは不良であるかを示すようにプログラムされ得る（ｅＦｕｓｅなどの）メモリを含み得る。これに応答して、コントローラ５０３は、プログラムされたメモリに基づいて、プログラミングインターコネクト５０６を介して、機能するプログラマブルロジック領域３０４に構成データを配信し得る。さらに、故障または不良であるプログラマブルロジック領域５０４のサブ領域による電力消費を低減または除去するためにコントローラ５０３を使用して、パワーゲーティングが実装され得る。
【0053】
図５の図示された例では、マルチチップデバイスは、例えば、チップ１０４～１０８にわたって分配され得る２個のプログラマブルロジック領域５０４を含むように動作し得る。任意の個数のサブ領域がチップ１０４～１０８のいずれかの上で機能し得ることにより、図４に関して上記で説明したように、サブ領域についてより高い粒度で、マルチチップデバイスがデバイス仕様を満たすことを可能にする。当業者は、追加的なレベルの粒度を容易に理解するであろう。
【0054】
記載されるようなマルチチップデバイスによって実装されるプログラマブルロジックデバイス（例えば、ＦＰＧＡ）に関連して、ユーザ設計がプログラマブルロジック領域５０４において実装され得る。プログラマブルロジック領域５０４のどのサブ領域が機能するか、および／または故障もしくは不良であるかは、ユーザ設計にとって透過的である。例えば、図５の状況では、マルチチップデバイスは、（例えば、２個の完全なプログラマブルロジック領域５０４と等価な）８個のサブ領域（例えば、サブ領域５０４－１１、５０４－１２、５０４－２１、５０４－２２、５０４－２３、５０４－２４、５０４－３１、５０４－３２を使用して）において、プログラマブルロジック領域５０４のそれらのサブ領域がマルチチップデバイスのチップスタック内で隣接するかのようにユーザ設計を実装し得る。図示した例では、機能するサブ領域の配列（論理的または物理的）とは無関係に、プログラマブルロジック領域５０４－１、５０４－３のそれぞれの半分が、プログラマブルロジック領域の論理層を形成するように実装され得る。説明したように、プログラマブルロジック領域５０４－１の半分はサブ領域５０４－１１、５０４－１２を含み、プログラマブルロジック領域５０４－３の半分はサブ領域５０４－３１、５０４－３２、５０４－３３のうちのいずれか２個を含み得る。１層のプログラマブルロジック領域を形成するために、任意のプログラマブルロジック領域５０４ごとに異なる数のサブ領域が組み合わされ得る。第１のチップ１０２のコントローラ５０３は、ユーザ設計がプログラマブルロジック領域５０４の中間の不良なサブ領域を認識することなく、プログラマブルロジック領域５０４の中間の不良なサブ領域に適応するために、プログラマブルロジック領域５０４のサブ領域に対する構成データを配信するように構成される。
【0055】
図５の上記の説明では、サブ領域は整数個の論理的な、完全なプログラマブルロジック領域５０４を形成するように実装され得る。他の例では、マルチチップデバイスは、例えば、整数個の論理的な、完全なプログラマブルロジック領域５０４を実装することとは無関係に、部分的なプログラマブルロジック領域５０４の任意の組合せを実装し得る。例えば、図５の図示した例では、第１の層がサブ領域５０４－１１、５０４－１２を備える半分の層として実装されることができ、第２の層がプログラマブルロジック領域５０４－２の完全な層として実装されることができ、第３の層がサブ領域５０４－３１、５０４－３２、５０４－３３を備える４分の３の層として実装されることができる。
【0056】
図６は、いくつかの例によるマルチチップデバイスのプログラマブルロジック領域のサブ領域を無効化することの概略図である。第１のチップ１０２はインターコネクト６０２を含む。第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８はそれぞれプログラマブルロジック領域６０４－１、６０４－２、６０４－３（個別にまたはまとめて、プログラマブルロジック領域６０４）を含む。インターコネクト６０２は、（例えば、処理システムの）コントローラ６０３を含み、プログラミングインターコネクト６０６によってプログラマブルロジック領域６０４のそれぞれに通信可能に接続される。例えば、コントローラ６０３は、プログラミングインターコネクト６０６を介してプログラマブルロジック領域６０４のそれぞれに構成データを通信することができる。いくつかの例では、チップ１０２～１０８、またはそれらの任意のサブセットのそれぞれは、構成データを通信する制御がマルチチップデバイス全体を通じて配信され得るようなコントローラを含み得る。チップ１０２～１０８のそれぞれは、接続６０８を介して隣り合うチップに通信可能に接続される。
【0057】
プログラマブルロジック領域６０４のそれぞれはサブ領域を含む。プログラマブルロジック領域６０４－１はサブ領域６０４－１１、６０４－１２、６０４－１３、６０４－１４を含む。プログラマブルロジック領域６０４－２はサブ領域６０４－２１、６０４－２２、６０４－２３、６０４－２４を含む。プログラマブルロジック領域６０４－３はサブ領域６０４－３１、６０４－３２、６０４－３３、６０４－３４を含む。サブ領域は、物理的に分割され、および／または論理的に分割されることができる。サブ領域間の分割は、異なるクロックドメイン間の境界、異なる電圧ドメイン間の境界、異なるタイプの回路または論理ブロック間の境界などのような、任意の個数の論理的および／または物理的境界に基づき得る。
【0058】
この例では、個別のサブ領域は、そのサブ領域が故障のとき、およびまたはそのサブ領域がマルチチップデバイス内のアクティブなサブ領域でないように選択されるときに、無効化され得る。チップ１０４～１０８にわたって論理的および／または物理的に整列するサブ領域はスリバ（細片）を形成し得る。スリバ内の各サブ領域は、そのスリバ内の他のサブ領域と同じ、および／または機能的に等価である。異なるスリバ内のサブ領域は、異なる回路および／または機能を有し得る。動作時に、スリバの１つまたは複数のサブ領域が無効化され得る。例えば、スリバ内の１つのサブ領域が故障の場合、そのサブ領域が無効化される一方、スリバ内の他のサブ領域は有効化され動作可能である。さらに、例えば、スリバ内のどのサブ領域も故障でない場合、そのスリバ内の任意のサブ領域が無効化されるように選択され得る一方、スリバ内の他のサブ領域は有効化され動作可能である。
【0059】
図示した例の状況では、４個のスリバがマルチチップデバイス内にある。第１のスリバはサブ領域６０４－１１、６０４－２１、６０４－３１を含む。第２のスリバはサブ領域６０４－１２、６０４－２２、６０４－３２を含む。第３のスリバはサブ領域６０４－１３、６０４－２３、６０４－３３を含む。第４のスリバはサブ領域６０４－１４、６０４－２４、６０４－３４を含む。いくつかの例では、各スリバ内の十分な数のサブ領域が故障でない限り、マルチチップデバイスは、３個までのプログラマブルロジック領域（例えば、ファブリックチップ）を論理的に含むように動作し得る。例えば、サブ領域６０４－３１、６０４－１３、６０４－１４が故障であり、および／または無効化される場合、サブ領域６０４－１１、６０４－２１が第１のスリバ内で動作することができ、サブ領域６０４－１２、６０４－２２が第２のスリバ内で動作することができ、サブ領域６０４－２３、６０４－３３が第３のスリバ内で動作することができ、サブ領域６０４－２４、６０４－３４が第４のスリバ内で動作することができる。
【0060】
スリバ内の各サブ領域は、接続６０８を介してそのスリバ内の他のサブ領域と通信し得る。接続６０８は、例えば、表側および／または裏側の誘電体層内のＴＳＶならびに金属ラインおよびヴィアを含むパッシブ接続であり得る。したがって、スリバ内の介在するサブ領域を無効化することは、接続６０８を介して互いに通信することに関してそのスリバ内の他のサブ領域に影響しない可能性がある。いくつかの例では、スリバ内のサブ領域は、接続６０８を介して信号を中継するための別個の受信および駆動回路を含むことがあるが、これはスリバ内の所与のサブ領域が無効化されるときに影響されない。例えば、サブ領域６０４－１３が無効化される場合、サブ領域６０４－１３を通る接続６０８のためのドライバおよび受信機回路は、サブ領域６０４－２３、６０４－３３が接続６０８を介して通信し得るように依然として動作し得る。したがって、いくつかの例では、無効化されるサブ領域内の回路のすべてが未使用となるわけではない可能性がある。
【0061】
チップ間ブリッジ６１０がサブ領域間の境界に配置され、それぞれのサブ領域が隣り合うスリバ内のサブ領域と選択的に通信することを可能にする。チップ間ブリッジ６１０を介して、各サブ領域は、それぞれのサブ領域に隣り合うスリバ内にあり、それぞれのサブ領域と同じチップ内またはそれぞれのサブ領域が配置されたチップに隣り合うチップ内にある別のサブ領域と通信し得る。例えば、チップ間ブリッジ６１０を介して、第２のスリバ内のサブ領域６０４－２２は、第１のスリバ内のサブ領域６０４－１１、６０４－２１、６０４－３１のうちの１つまたは複数と通信することが可能であり、他のチップ間ブリッジ６１０を介して、第２のスリバ内のサブ領域６０４－２２は、第３のスリバ内のサブ領域６０４－１３、６０４－２３、６０４－３３のうちの１つまたは複数と通信することが可能である。複数の冗長な物理チップがマルチチップデバイスに含まれるいくつかの例では、チップ間ブリッジは、１つまたは複数の他のチップがサブ領域間に介在するようなチップ上にあるサブ領域間の選択的な通信を可能にし得る。
【0062】
一例として、サブ領域６０４－３１、６０４－１３、６０４－１４が故障であり、および／または無効化されていると仮定する。サブ領域６０４－１１、６０４－１２、６０４－２３、６０４－２４は、それぞれのチップ間ブリッジ６１０を介して通信することができ、第１の論理ダイとして動作することができる。サブ領域６０４－２１、６０４－２２、６０４－３３、６０４－３４は、それぞれのチップ間ブリッジ６１０を介して通信することができ、第２の論理ダイとして動作することができる。このような状況の下では、チップ１０４～１０８は、論理的な２個のファブリックチップのマルチチップデバイスとして動作する。これらの特徴は、異なる個数の物理チップおよび論理ダイを有するマルチチップデバイスに拡張され得る。
【0063】
チップ間ブリッジ６１０は、チップのそれぞれの半導体基板上のアクティブデバイス（例えば、トランジスタを含む）、半導体基板内のＴＳＶ、およびチップ内のメタライゼーションを含む。当業者は、チップ間ブリッジ６１０において実装され得るこのような構成要素を容易に理解するであろう。
【0064】
いくつかの例では、図６のチップ間ブリッジ６１０のようなチップ間ブリッジは、追加的な接続性および／またはフレキシビリティを提供するために、図５の上記の例において実装され得る。チップ間ブリッジは、図６におけるプログラマブルロジック領域６０４のサブ領域に関して図示し説明したように、図５におけるプログラマブルロジック領域５０４のサブ領域間に実装され得る。
【0065】
図７は、いくつかの例によるチップ１０４、１０６、１０８のそれぞれの上、および第１のスリバと第２のスリバとの間のチップ間ブリッジ６１０－２、６１０－４、６１０－６の回路図を示す。図７に示すチップ間ブリッジ６１０は、一方向性（例えば、第１のスリバから第２のスリバへ）として示されている。類似の回路図が、（例えば、第２のスリバから第１のスリバへの別の一方向性回路を追加して）スリバ間の双方向通信を可能にするように追加的に実装され得る。当業者は、このような追加、および通信を可能にするためのチップ間ブリッジ６１０として任意の個数の回路が実装され得ることを容易に理解するであろう。
【0066】
チップ間ブリッジ６１０－２、６１０－４、６１０－６（個別にまたはまとめて、チップ間ブリッジ６１０）のそれぞれは、ドライバ７０２、３状態ドライバ７０４、７０６、マルチプレクサ７０８、およびドライバ７１０を含む。ドライバ７０２の入力ノードは、第１のスリバ内でチップ間ブリッジ６１０と同じチップ１０４～１０８上にあるそれぞれのサブ領域６０４－１１、６０４－２１、６０４－３１の出力ノードに接続される。ドライバ７０２の出力ノードは、３状態ドライバ７０４、７０６およびマルチプレクサ７０８のそれぞれの入力ノードに接続される。３状態ドライバ７０４、７０６のそれぞれの出力ノードは、第１のノード７１２および第２のノード７１４に接続され、これらはマルチプレクサ７０８のそれぞれの入力ノードにさらに接続される。マルチプレクサ７０８の出力ノードはドライバ７１０の入力ノードに接続され、ドライバ７１０の出力ノードは、第２のスリバ内でチップ間ブリッジ６１０と同じチップ１０４～１０８上にあるそれぞれのサブ領域６０４－１２、６０４－２２、６０４－３２の入力ノードに接続される。さらに、チップのチップ間ブリッジ６１０内の第１のノード７１２は、上に重なる隣り合うチップのチップ間ブリッジ６１０内の第２のノード７１４に、例えば、一方または両方のチップのＴＳＶを介して接続される。例えば、チップ１０４内の第１のノード７１２はチップ１０６内の第２のノード７１４に接続され、チップ１０６内の第１のノード７１２はチップ１０８内の第２のノード７１４に接続される。
【0067】
３状態ドライバ７０４、７０６は、それぞれのイネーブル信号ＥＮ１、ＥＮ２によって制御される。例えば、イネーブル信号ＥＮ１、ＥＮ２がアサートされるとき、それぞれの３状態ドライバ７０４、７０６の出力ノード上の信号は３状態ドライバ７０４、７０６の入力ノードにおける信号に従い、または対応し、イネーブル信号がアサートされないとき、それぞれの３状態ドライバ７０４、７０６の出力ノードにおけるインピーダンスが高インピーダンス出力状態にある。マルチプレクサ７０８は選択信号ＳＥＬによって制御され、これに応答して、マルチプレクサ７０８の入力ノードのうちの１つにおいてマルチプレクサ７０８に入力された信号を出力する。
【0068】
チップ間ブリッジ６１０の相異なる構成を例示するために、サブ領域６０４－２２への通信を示す相異なる例について説明する。当業者は、これらの構成が他のチップ間ブリッジ６１０に対して、および／または他のサブ領域間の通信に対してどのように適用され得るかを容易に理解するであろう。
【0069】
第１の例では、サブ領域６０４－１１がサブ領域６０４－２２と通信する。このような例では、サブ領域６０４－１２は無効化され得る。サブ領域６０４－１１は、チップ間ブリッジ６１０－２内のドライバ７０２に信号（例えば、データ）を出力し、ドライバ７０２はチップ間ブリッジ６１０－２の３状態ドライバ７０４、７０６およびマルチプレクサ７０８にその信号を出力する。チップ間ブリッジ６１０－２内のイネーブル信号ＥＮ１により、チップ間ブリッジ６１０－２内の３状態ドライバ７０４はチップ間ブリッジ６１０－２の第１のノード７１２に、したがってチップ間ブリッジ６１０－４の第２のノード７１４に信号を出力する。チップ間ブリッジ６１０－２内のイネーブル信号ＥＮ２により、チップ間ブリッジ６１０－２内の３状態ドライバ７０６は高インピーダンス出力状態となる。チップ間ブリッジ６１０－２内の選択信号ＳＥＬにより、チップ間ブリッジ６１０－２内のマルチプレクサ７０８はチップ間ブリッジ６１０－２内の第２のノード７１４に信号を出力する。チップ間ブリッジ６１０－２内の３状態ドライバ７０６は高インピーダンス出力状態を有するため、チップ間ブリッジ６１０－２内の第２のノード７１４上には信号があり得ないか、または下に重なるチップからの信号が存在することができ、これがサブ領域６０４－１２に伝搬され得る。
【0070】
チップ間ブリッジ６１０－４内のイネーブル信号ＥＮ２により、チップ間ブリッジ６１０－４内の３状態ドライバ７０６は高インピーダンス出力状態となる。チップ間ブリッジ６１０－４内の選択信号ＳＥＬにより、チップ間ブリッジ６１０－４内のマルチプレクサ７０８はチップ間ブリッジ６１０－４内の第２のノード７１４に信号を出力し、これはチップ間ブリッジ６１０－２内のドライバ７０２および３状態ドライバ７０４を介してサブ領域６０４－１１によって出力される信号である。したがって、サブ領域６０４－１１によって出力された信号がサブ領域６０４－２２に伝搬され得る。
【0071】
第２の例では、サブ領域６０４－２１がサブ領域６０４－２２と通信する。サブ領域６０４－２１は、チップ間ブリッジ６１０－４内のドライバ７０２に信号（例えば、データ）を出力し、ドライバ７０２はチップ間ブリッジ６１０－４の３状態ドライバ７０４、７０６およびマルチプレクサ７０８にその信号を出力する。チップ間ブリッジ６１０－４内の選択信号ＳＥＬにより、チップ間ブリッジ６１０－４内のマルチプレクサ７０８はチップ間ブリッジ６１０－４内のドライバ７０２からの信号を出力する。したがって、サブ領域６０４－２１によって出力された信号がサブ領域６０４－２２に伝搬され得る。チップ間ブリッジ６１０－４内のイネーブル信号ＥＮ１、ＥＮ２により、チップ間ブリッジ６１０－４内の３状態ドライバ７０４、７０６は高インピーダンス出力状態となり得る。チップ間ブリッジ６１０－２内のイネーブル信号ＥＮ１により、チップ間ブリッジ６１０－２内の３状態ドライバ７０４は高インピーダンス出力状態となり得る。チップ間ブリッジ６１０－６内のイネーブル信号ＥＮ２により、チップ間ブリッジ６１０－６内の３状態ドライバ７０６は高インピーダンス出力状態となり得る。
【0072】
第３の例では、サブ領域６０４－３１がサブ領域６０４－２２と通信する。このような例では、サブ領域６０４－３２は無効化され得る。サブ領域６０４－３１は、チップ間ブリッジ６１０－６内のドライバ７０２に信号（例えば、データ）を出力し、ドライバ７０２はチップ間ブリッジ６１０－６の３状態ドライバ７０４、７０６およびマルチプレクサ７０８にその信号を出力する。チップ間ブリッジ６１０－６内のイネーブル信号ＥＮ１により、チップ間ブリッジ６１０－６内の３状態ドライバ７０４は高インピーダンス出力状態となる。チップ間ブリッジ６１０－６内のイネーブル信号ＥＮ２により、チップ間ブリッジ６１０－６内の３状態ドライバ７０６はチップ間ブリッジ６１０－６の第２のノード７１４に、したがってチップ間ブリッジ６１０－４の第１のノード７１２に信号を出力する。チップ間ブリッジ６１０－６内の選択信号ＳＥＬにより、チップ間ブリッジ６１０－６内のマルチプレクサ７０８はチップ間ブリッジ６１０－６内の第１のノード７１２に信号を出力する。チップ間ブリッジ６１０－６内の３状態ドライバ７０４は高インピーダンス出力を有するため、チップ間ブリッジ６１０－６内の第１のノード７１２上には信号があり得ないか、または上に重なるチップからの信号が存在することができ、これがサブ領域６０４－３２に伝搬され得る。
【0073】
チップ間ブリッジ６１０－４内のイネーブル信号ＥＮ１により、チップ間ブリッジ６１０－４内の３状態ドライバ７０４は高インピーダンス出力状態となる。チップ間ブリッジ６１０－４内の選択信号ＳＥＬにより、チップ間ブリッジ６１０－４内のマルチプレクサ７０８はチップ間ブリッジ６１０－４内の第１のノード７１２に信号を出力し、これはチップ間ブリッジ６１０－６内のドライバ７０２および３状態ドライバ７０６を介してサブ領域６０４－３１によって出力される信号である。したがって、サブ領域６０４－３１によって出力された信号がサブ領域６０４－２２に伝搬され得る。
【0074】
イネーブル信号ＥＮ１、ＥＮ２および選択信号ＳＥＬのためのデータは、例えば、それぞれのチップ１０４～１０８上の１つまたは複数の構成レジスタ、ｅＦｕｓｅ、および／または他のストレージに記憶され得る。これらの信号のために記憶されるデータは、それぞれのチップ１０４～１０８のチップ間ブリッジ６１０を構成する。データは、マルチチップデバイスが製造および検査された後に記憶され得る。検査は、故障しているいずれかのサブ領域を示し得る。検査結果に基づいて、十分な数の動作可能なサブ領域が各スリバ内に残っている場合、データは適宜チップ間ブリッジ６１０を構成して動作可能なサブ領域間の通信を可能にするために、例えば、構成レジスタ、ｅＦｕｓｅ、および／または他のストレージに記憶され得る。例えば、ｅＦｕｓｅをとばすことにより、データをｅＦｕｓｅに書き込むことができる。
【0075】
図８は、いくつかの例によるマルチチップデバイスを実現する方法８００のフローチャートである。ブロック８０２で、マルチチップデバイスがデバイス仕様に従って製造される。例えば、マルチチップデバイスは、図２に関して上記で説明したように製造され得る。
【0076】
ブロック８０４で、機能しないプログラマブルロジック領域またはサブ領域を特定するために、マルチチップデバイス内のチップが検査される。ブロック８０６で、方法８００は、十分なプログラマブルロジック領域またはサブ領域がデバイス仕様を満たすように動作可能であるかどうかを判定する。いくつかの例では、ブロック８０６の判定は、まずマルチチップデバイスが最も厳格なデバイス仕様を満たすように動作可能であるかどうかを判定しようと試み、続いて逐次的により厳格さの低いデバイス仕様を満たすように動作可能であるかどうかを判定する。例えば、図４を参照すると、マルチチップデバイスがデバイス仕様４０６に従って製造される場合、ブロック８０６の判定はまず、マルチチップデバイスがデバイス仕様４０６を満たすように動作可能であるかどうかを判定し、満たさない場合、ブロック８０６の判定は、マルチチップデバイスがデバイス仕様４０４を満たすように動作可能であるかどうかを判定し、満たさない場合、ブロック８０６の判定は、マルチチップデバイスがデバイス仕様４０２を満たすように動作可能であるかどうかを判定する。判定は、上記のように、プログラマブルロジック領域レベルの分析またはサブ領域レベルの分析を使用することによることができる。
【0077】
ブロック６０６でマルチチップデバイスがデバイス仕様を満たすように動作可能であると判定された場合、ブロック８０８で、マルチチップデバイスは対応するデバイス仕様を満たすように構成される。より一般的には、マルチチップデバイス（例えば、チップスタック）は、チップのＩＣのいずれかの部分が不良であるとき、チップのＩＣの機能のサブセットを動作させるように構成され得る。マルチチップデバイスはまた、ＩＣのどの部分も不良でないとき、チップのＩＣの機能全体を動作させるように構成され得る。マルチチップデバイスは、チップのうちのいずれかの上のメモリ（例えば、ｅＦｕｓｅ）をプログラムすることによって構成され得る。例えば、メモリは、（例えば、第１のチップ１０２の）処理システムのコントローラにおいてプログラムされ、これに応答してマルチチップデバイス内で構成データの配信を制御することにより、動作可能なプログラマブルロジック領域および／またはサブ領域を構成することができる。いくつかの例では、チップ１０４～１０８内のメモリは、適切な層内のプログラマブルロジック領域のサブ領域を相互接続するためにチップ間ブリッジを構成するようにプログラムされ得る。ブロック８０８の構成は、任意の不良もしくは故障チップ（例えば、チップの全体および／またはチップのプログラマブルロジック領域の全体）またはその一部を無効化し得る。ブロック８０８の構成は、機能するチップをその全体で有効化することができ、および／またはチップの機能する部分を有効化し得る。
【0078】
ブロック８０６でマルチチップデバイスがデバイス仕様を満たすように動作可能でないと判定された場合、ブロック８１０で、マルチチップデバイスは廃棄または再加工される
【0079】
本明細書に記載されるマルチチップデバイスのアーキテクチャにおける冗長構成は再生を可能にし得る。一般的に、あるデバイス仕様に従って製造されるマルチチップデバイスのチップスタックに含まれるチップが多いほど、そのデバイス仕様に従って動作可能であるようなマルチチップデバイスの歩留まりは低下する。追加的なチップは一般的に、歩留まりを低下させ得る欠陥の追加的なインスタンスを引き起こす。再生方式は、ある個数のチップがスタック内にあるように製造されたマルチチップデバイスは製造の結果として不良となり得るが、そのスタック内のより少数のチップで動作可能であるように構成され得るという前提に基づく。
【0080】
一例として、１ロットのマルチチップデバイスが（例えば、３個のファブリックチップ４１８、４２０、４２２を有する）デバイス仕様４０６に従って製造され得る。ロット内のいくつかのマルチチップデバイスが不良であり、デバイス仕様４０６に従って動作可能でない可能性がある。しかし、それらのマルチチップデバイスは、（例えば、２個のファブリックチップ４１４、４１６を有する）デバイス仕様４０４に従って動作可能であるように構成されることができる可能性がある。さらに、デバイス仕様４０６に従って製造されたいくつかの不良なマルチチップデバイスは、（例えば、１個のファブリックチップ４１２を有する）デバイス仕様４０２に従って動作可能であるように構成されることができる可能性がある。したがって、デバイス仕様４０６に従って製造され、そのデバイス仕様４０６に従って不良であり動作可能でないマルチチップデバイスは、別のデバイス仕様４０２、４０４に従って動作するように再生および構成され得る。製造を計画する際に、他の点では不良なマルチチップデバイスを再生する可能性を考慮することによって、製造されるマルチチップデバイスをより少なくすることができ、および／またはコスト削減を達成し得る。
【0081】
デバイス仕様４０２に従って動作可能な１０００個のマルチチップデバイスが実現されるべきであり、デバイス仕様４０４に従って動作可能な１０００個のマルチチップデバイスが実現されるべきであると仮定する。さらに、デバイス仕様４０２を製造する歩留まりは９０％であり、デバイス仕様４０４を製造する歩留まりは５０％であると仮定する。またさらに、各チップのコストが１任意単位（ＡＵ）であることにより、デバイス仕様４０２に従って製造されるマルチチップデバイスのコストは２ＡＵであり、デバイス仕様４０２に従って製造されるマルチチップデバイスのコストは３ＡＵであると仮定する。
【0082】
デバイス仕様４０２に従って動作可能なマルチチップデバイスが、デバイス仕様４０４に従って動作可能なマルチチップデバイスとは独立に実現される場合、歩留まりに基づいて製造されるべきそのようなデバイスの個数は単純計算である。デバイス仕様４０２に従って製造される１１１１個のマルチチップデバイスが、デバイス仕様４０２に従って動作可能な１０００個のマルチチップデバイスを実現するために製造され（例えば、１１１１×０．９＝１０００）、デバイス仕様４０４に従って製造される２０００個のマルチチップデバイスが、デバイス仕様４０４に従って動作可能な１０００個のマルチチップデバイスを実現するために製造される（例えば、２０００×０．５＝１０００）。この結果、コストは８２２２ＡＵとなる（例えば、１１１１×２＋２０００×３）。
【0083】
チップ数のより多い仕様、例えば、デバイス仕様４０４、が独立に考慮され、チップ数のより少ない仕様、例えば、この例ではデバイス仕様４０２、がチップ数のより多い仕様に依存して考慮される場合、コストが低減され得る。上記のように、デバイス仕様４０４に従って製造される２０００個のマルチチップデバイスが、デバイス仕様４０４に従って動作可能な１０００個のマルチチップデバイスを実現するために製造される（例えば、２０００×０．５＝１０００）。明らかなように、チップ数のより少ない仕様に従って製造されるマルチチップデバイスは、チップ数のより多い仕様に従って動作可能なマルチチップデバイスの個数に影響し得ない。デバイス仕様４０４に従って製造される不良なマルチチップデバイスのうちの４０％が、デバイス仕様４０２に従って動作可能であるように再生され得ると仮定する。デバイス仕様４０４に従って製造される不良なマルチチップデバイスのうちの４００個が、デバイス仕様４０２に従って動作可能であるように再生される（例えば、１０００×０．４＝４００）。この結果、デバイス仕様４０２に従って動作可能なマルチチップデバイスとして追加的に実現される必要のあるのは６００個となる。歩留まりに基づいて、デバイス仕様４０２に従って製造される６６７個のマルチチップデバイスが、デバイス仕様４０２に従って動作可能な６００個のマルチチップデバイスを実現するために製造される（例えば、６６７×０．９＝６００）。これらの状況の下で、この結果として、コストは７３３４ＡＵ（例えば、２０００×３＋６６７×２）となり、これは上記の８２２２ＡＵから１０．８％の減少である。
【0084】
図９は、いくつかの例によるマルチチップデバイスを実現する方法９００のフローチャートである。例示的な方法９００は、方法９００のさまざまな態様の実例を提供するために、デバイス仕様４０２、４０４、４０６、および４０８に関連して説明される。方法９００の他の例示的な実装形態は、異なるデバイス仕様を使用し得る。さらに、方法９００は、チップを不良にする欠陥に関連して以下で説明されることがあるが、他の実装形態は、欠陥がチップの一部またはサブ領域を不良にし、チップの残部は動作可能である状況に適用され得る。
【0085】
方法９００の説明を開始する前に、以下の説明を簡単にするためにさまざまな変数を定義する。
【0086】
ＴＡは、デバイス仕様Ａに従って実現され動作可能であるべきマルチチップデバイスの目標数である。
【0087】
ＣＡは、デバイス仕様Ａに従って製造されるマルチチップデバイスのコストである。
【0088】
ＹＡは、デバイス仕様Ａによる製造の期待歩留まりである。
【0089】
ＤＡは、デバイス仕様Ａに従って製造されるマルチチップデバイスで、不良となる期待個数である（例えば、ＤＡ＝ＭＡ×（１－ＹＡ））。
【0090】
【0091】
ＲＢ｜Ａは、デバイス仕様Ａに従って製造される不良のデバイスであって、デバイス仕様Ｂに従って再生され動作可能となると期待されるマルチチップデバイスの個数である（例えば、
）。
【0092】
ＵＢは、ＴＢに達するために充足され続けると期待されるマルチチップデバイスの個数であり、ＵＢ＝ＴＢ－（ＭＢ×ＹＢ）－ΣＡＲＢ｜Ａである。
【0093】
ＭＢは、デバイス仕様Ｂに従って製造されると判定されたマルチチップデバイスの個数である（例えば、ＭＢ＝ＵＢ／ＹＢ）。
【0094】
それぞれのＭＡは０に初期化される。
【0095】
ブロック９０２で、デバイス仕様に対応して実現されるべき相異なるマルチチップデバイスの目標数が特定される。一例として、目標数が以下に列挙され、添字は、デバイス仕様４０２、４０４、４０６、４０８のうちのいずれがその目標数に対応するかを識別する。最初に、ＵＡはＴＡに等しく設定される。
Ｔ４０２＝Ｕ４０２＝１０００
Ｔ４０４＝Ｕ４０４＝１０００
Ｔ４０６＝Ｕ４０６＝１０００
Ｔ４０８＝Ｕ４０８＝１０００
Ｔ４０２＝Ｕ４０２＝１０００
Ｔ４０４＝Ｕ４０４＝１０００
Ｔ４０６＝Ｕ４０６＝１０００
Ｔ４０８＝Ｕ４０８＝１０００
【0096】
明らかとなるように、これらの目標値は、対応するデバイス仕様に従ってマルチチップデバイスを製造することによって、および、別のデバイス仕様に従ってマルチチップデバイスを製造し、対応するデバイス仕様に従って動作可能であるように再生されることによって、達成され得る。
【0097】
ブロック９０４で、デバイス仕様による製造の期待歩留まりが特定される。例えば、期待歩留まりは下記に列挙される。
Ｙ４０２＝９０％
Ｙ４０４＝５０％
Ｙ４０６＝３０％
Ｙ４０８＝４０％
Ｙ４０２＝９０％
Ｙ４０４＝５０％
Ｙ４０６＝３０％
Ｙ４０８＝４０％
【0098】
ブロック９０６で、対応する期待歩留まりに基づいて、残りの最高コストのデバイス仕様に従って製造されるべきマルチチップデバイスであって、そのデバイス仕様に対して実現されるべき目標数を充足するものの個数が判定される。例の目的のために、マルチチップデバイスを製造するコストが下記に列挙される。
Ｃ４０２＝２ＡＵ
Ｃ４０４＝３ＡＵ
Ｃ４０６＝４ＡＵ
Ｃ４０８＝３．２ＡＵ
Ｃ４０２＝２ＡＵ
Ｃ４０４＝３ＡＵ
Ｃ４０６＝４ＡＵ
Ｃ４０８＝３．２ＡＵ
【0099】
記載される方法９００では、チップ数が増大すると、一般的に、コストが増大し、歩留まりが減少する結果となると仮定される。他の例示的実装形態では、ブロック９０６および以降のブロックならびに反復において対応するデバイス仕様に対して製造されるべきマルチチップデバイスの個数を判定するために、どのような順序でデバイス仕様を分析するかを判定するために、コストの代わりに、またはコストに加えて、別の考慮点が考慮され得る。
【0100】
これらの仮定の下で、ブロック９０６の第１のインスタンスで残りの最高コストのデバイス仕様は、デバイス仕様４０６である。デバイス仕様４０６に従って製造されるべきデバイスの個数（例えば、Ｍ４０６として識別される）は３３３３個である（例えば、Ｍ４０６×Ｙ４０６＝Ｕ４０６＝＝３３３３×０．３＝１０００）。したがって、デバイス仕様４０６に従って実現され動作可能であるべきマルチチップデバイスの目標数は、デバイス仕様４０６に従って３３３３個のマルチチップデバイスを製造することによって充足され得る。
【0101】
ブロック９０８で、残りの最高コストのデバイス仕様に従って製造される、不良であると予想されるマルチチップデバイスであって、別のデバイス仕様に従って、その別のデバイス仕様に対して実現されるべきマルチチップデバイスの目標数を少なくとも部分的に充足するために、動作可能であるように再生され得るマルチチップデバイスの個数が、判定される。例を続けると、あるデバイス仕様に従って再生され動作可能であるべきマルチチップデバイスであって、別の仕様に従って製造される不良なデバイスの期待歩留まりが、下記に列挙される。
【0102】
なお、この例では、デバイス仕様４０６に従って製造される不良なマルチチップデバイスのいずれも、そのような不良なマルチチップデバイスはアクセラレータチップ４２６を含むように製造されていないため、デバイス仕様４０８に従って動作可能であるようには再生できないことに留意されたい。
【0103】
上記の仮定および状況の下で、ブロック９０６および９０８を通る第１のパスを通じて、さまざまな決定された量が下記の示すようにまとめられる。
【0104】
ブロック９１０で、相異なるマルチチップデバイスの目標数が充足されたかどうかの判定がなされる。充足されていない場合、方法９００はブロック９０６にループバックし、相異なるマルチチップデバイスの目標数が充足されるまでブロック９０６および９０８が反復的に実行される。示した例では、方法９００は、Ｕ４０２＝Ｕ４０４＝Ｕ４０６＝Ｕ４０８＝０となるまでブロック９１０の動作によってブロック９０６にループバックする。ブロック９１０における判定が、相異なるマルチチップデバイスの目標数が充足されたという判定である場合、ブロック９１２で、製造されるべきマルチチップデバイスの判定された個数に基づいて、相異なるマルチチップデバイスが製造される。示した例では、判定されたＭ４０２、Ｍ４０４、Ｍ４０６、およびＭ４０８が、それぞれのデバイス仕様４０２、４０４、４０６、４０８に従って製造される。デバイス仕様による製造は、例えば、図２の方法２００によることができる。別のデバイス仕様に従って動作可能であるように再生されるべき任意の不良なマルチチップデバイスは、図８の方法８００に関して説明したように構成される。
【0105】
説明している例では、ブロック９０６および９０８の第１のパスの後、目標数は未充足のままである（例えば、Ｕ４０２、Ｕ４０４、およびＵ４０６は０でない）。したがって、ブロック９０６および９０８の第２の反復が実行され、結果として得られる判定および仮定が下記に例示される。残りの最高コストの仕様は、デバイス仕様４０８である。
【0106】
なお、この例では、デバイス仕様４０８に従って製造される不良なマルチチップデバイスのいずれも、そのような不良なマルチチップデバイスは２個のファブリックチップ４１４、４１６を含むように製造されていないため、デバイス仕様４０４に従って動作可能であるようには再生できないことに留意されたい。
【0107】
説明している例では、ブロック９０６および９０８の第２のパスの後、目標数は未充足のままである（例えば、Ｕ４０２およびＵ４０４は０でない）。したがって、ブロック９０６および９０８の第３の反復が実行され、結果として得られる判定および仮定が下記に例示される。残りの最高コストの仕様は、デバイス仕様４０４である。
【0108】
説明している例では、ブロック９０６および９０８の第３のパスの後、目標数は未充足のままである（例えば、Ｕ４０２は０でない）。したがって、ブロック９０６および９０８の第４の反復が実行され、結果として得られる判定および仮定が下記に例示される。残りの最高コストの仕様は、デバイス仕様４０４である。
Ｍ４０２＝Ｕ４０２／Ｙ４０２＝３０８／０．９＝３４２
Ｕ４０２＝Ｔ４０２－（Ｍ４０２×Ｙ４０２）－ΣＡＲ４０２｜Ａ＝
１０００－（３４２×０．９）－（４６６＋１５０＋７６）＝０
Ｕ４０４＝Ｔ４０４－（Ｍ４０４×Ｙ４０４）－ΣＡＲ４０４｜Ａ＝１０００－（１５３４×０．５）－（２３３＋０）＝０
Ｕ４０６＝Ｔ４０６－（Ｍ４０６×Ｙ４０６）－ΣＡＲ４０６｜Ａ＝１０００－（３３３３×０．３）－０＝０
Ｕ４０８＝Ｔ４０８－（Ｍ４０８×Ｙ４０８）－ΣＡＲ４０８｜Ａ＝１０００－（２５００×０．４）－０＝０
Ｍ４０２＝Ｕ４０２／Ｙ４０２＝３０８／０．９＝３４２
Ｕ４０２＝Ｔ４０２－（Ｍ４０２×Ｙ４０２）－ΣＡＲ４０２｜Ａ＝
１０００－（３４２×０．９）－（４６６＋１５０＋７６）＝０
Ｕ４０４＝Ｔ４０４－（Ｍ４０４×Ｙ４０４）－ΣＡＲ４０４｜Ａ＝１０００－（１５３４×０．５）－（２３３＋０）＝０
Ｕ４０６＝Ｔ４０６－（Ｍ４０６×Ｙ４０６）－ΣＡＲ４０６｜Ａ＝１０００－（３３３３×０．３）－０＝０
Ｕ４０８＝Ｔ４０８－（Ｍ４０８×Ｙ４０８）－ΣＡＲ４０８｜Ａ＝１０００－（２５００×０．４）－０＝０
【0109】
説明している例では、ブロック９０６および９０８の第４のパスの後、目標数は充足され、デバイス仕様に従って製造されるべき対応する個数のマルチチップデバイスが製造される。それらの個数は下記に列挙する通りである。
Ｍ４０２＝３４２
Ｍ４０４＝１５３４
Ｍ４０６＝３３３３
Ｍ４０８＝２５００
Ｍ４０２＝３４２
Ｍ４０４＝１５３４
Ｍ４０６＝３３３３
Ｍ４０８＝２５００
【0110】
したがって、説明している例では、デバイス仕様４０８については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数（例えば、１０００）は、与えられた期待製造歩留まり（例えば、４０％）に対して、製造されるべきと判定された個数（例えば、２５００）のマルチチップデバイスを製造することによって達成され得る。デバイス仕様４０６については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数（例えば、１０００）は、与えられた期待製造歩留まり（例えば、３０％）に対して、製造されるべきと判定された個数（例えば、３３３３）のマルチチップデバイスを製造することによって達成され得る。デバイス仕様４０４については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数（例えば、１０００）は、与えられた期待製造歩留まり（例えば、５０％）に対して、製造されるべきと判定された個数（例えば、１５３４）のマルチチップデバイスを製造し、ある個数（例えば、２３３）のデバイス仕様４０６に従って製造される不良なマルチチップデバイスを再生することによって達成され得る。デバイス仕様４０２については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数（例えば、１０００）は、与えられた期待製造歩留まり（例えば、９０％）に対して、製造されるべきと判定された個数（例えば、３４２）のマルチチップデバイスを製造し、ある個数（例えば、１５０）のデバイス仕様４０８に従って製造される不良なマルチチップデバイスと、ある個数（例えば、４６６）のデバイス仕様４０６に従って製造される不良なマルチチップデバイスと、ある個数（例えば、７６）のデバイス仕様４０４に従って製造される不良なマルチチップデバイスとを再生することによって達成され得る。
【0111】
開示される再生方式を使用することにより、いくつかの製造されたマルチチップデバイスが再生され得る。他の例は、任意の個数のデバイス仕様を有することができ、任意の再生メカニズムを使用することができ、実現されるべき任意の個数のデバイスを有することができる。上記の例は、記載される方法をより明確に例示するために記載されている。
【0112】
一例は、垂直に積層されたチップを含むチップスタックを含むマルチチップデバイスを含む。チップの隣り合うペアが互いに直接接続される。チップは、コントローラおよびメモリを含む第１のチップを含む。チップは、チップスタック内で第１のチップの上に２つ以上の第２のチップを含み、２つ以上の第２のチップのそれぞれが処理集積回路を含む。チップスタックは、処理集積回路の一部が不良であるときに２つ以上の第２のチップの処理集積回路の機能のサブセットを動作させるように構成可能である。メモリは、処理集積回路の動作可能性に関連する構成情報を記憶するように動作可能である。コントローラは、処理集積回路に通信可能に接続され、少なくとも機能のサブセットの動作を実装するための構成情報に基づいて、処理集積回路に構成データを配信するように動作可能である。
【0113】
上記の例示的なマルチチップデバイスにおいて、処理集積回路のそれぞれがプログラマブルロジック領域を含むことができ、チップスタックは、２つ以上の第２のチップよりも少数のプログラマブルロジック領域のそれぞれの全体を動作させ、２つ以上の第２のチップのうちの少なくとも１つのプログラマブルロジック領域のそれぞれの全体を無効化するように構成可能であることができる。
【0114】
上記の例示的なマルチチップデバイスにおいて、処理集積回路のそれぞれがプログラマブルロジック領域を含むことができ、チップスタックは、２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を動作させ、２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を無効化するように構成可能であることができる。さらに、上記の例示的なマルチチップデバイスにおいて、２つ以上の第２のチップのプログラマブルロジック領域のサブ領域がスリバとして整列されることができ、スリバのそれぞれが２つ以上の第２のチップのそれぞれのプログラマブルロジック領域のサブ領域を含むことができる。２つ以上の第２のチップがそれぞれチップ間ブリッジを備えることができ、チップ間ブリッジのそれぞれが（ｉ）隣り合うスリバ内の、および（ｉｉ）隣り合うチップまたは同じチップ内の、プログラマブルロジック領域のサブ領域間に接続されることができる。
【0115】
上記の例示的なマルチチップデバイスにおいて、コントローラは構成データをロードするように動作可能であることができ、構成データは処理集積回路のうちの１つまたは複数で動作可能であることができる。チップスタックは、チップスタックの処理集積回路のどの部分が動作するように構成されているかとは無関係に構成データを動作させるように構成可能であることができる。
【0116】
上記の例示的なマルチチップデバイスにおいて、２つ以上の第２のチップの処理集積回路のうちの少なくとも１つが、２つ以上の第２のチップの処理集積回路のうちの別の少なくとも１つとは異なることができる。
【0117】
上記の例示的なマルチチップデバイスにおいて、２つ以上の第２のチップの処理集積回路のうちの２つ以上が同じ処理集積回路である。
【0118】
別の一例は、デバイスを実現する方法を含む。チップスタックが、複数の処理集積回路の機能のサブセットを、処理集積回路の一部が不良であるときに動作するようにコントローラによって構成される。チップスタックは垂直に積層されたチップを備える。チップの隣り合うペアが互いに直接接続される。チップは第１のチップと第１のチップの上の２つ以上の第２のチップとを含む。第１のチップはコントローラおよびメモリを含む。２つ以上の第２のチップのそれぞれが処理集積回路のそれぞれの１つを含む。コントローラは、メモリに記憶された構成情報に基づいて、複数の処理集積回路のどの１つまたは複数の部分が機能のサブセットを動作させるかを構成する。
【0119】
上記の例示的な方法において、チップスタックを構成することは、２つ以上の第２のチップよりも少数のプログラマブルロジック領域のそれぞれの全体を動作させ、２つ以上の第２のチップのうちの少なくとも１つのプログラマブルロジック領域のそれぞれの全体を無効化するようにチップスタックを構成することを含むことができ、処理集積回路のそれぞれがプログラマブルロジック領域を含む。
【0120】
上記の例示的な方法において、チップスタックを構成することは、２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を動作させ、２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を無効化するようにチップスタックを構成することを含むことができ、処理集積回路のそれぞれがプログラマブルロジック領域を含む。さらに、上記の例示的な方法において、２つ以上の第２のチップのプログラマブルロジック領域のサブ領域がスリバとして整列されることができ、スリバのそれぞれが２つ以上の第２のチップのそれぞれのプログラマブルロジック領域のサブ領域を含むことができる。２つ以上の第２のチップはそれぞれチップ間ブリッジを備えることができ、チップ間ブリッジのそれぞれが（ｉ）隣り合うスリバ内の、および（ｉｉ）隣り合うチップまたは同じチップ内の、プログラマブルロジック領域のサブ領域間に接続され得る。チップスタックを構成することは、チップ間ブリッジを構成することを含むことができる。
【0121】
上記の例示的な方法において、２つ以上の第２のチップの処理集積回路のうちの少なくとも１つが、２つ以上の第２のチップの処理集積回路のうちの別の少なくとも１つとは異なることができる。
【0122】
上記の例示的な方法において、２つ以上の第２のチップの処理集積回路のうちの２つ以上が同じ処理集積回路であることができる。
【0123】
さらなる一例は、積層されたチップを含みチップの隣り合うペアが互いに結合されたチップスタックを含むマルチチップデバイスを含む。チップは、第１のチップと、第１のチップ上に積層された２つ以上の第２のチップとを含む。第１のチップは、コントローラおよびメモリを含む。２つ以上の第２のチップのそれぞれが、処理集積回路を含む。メモリは、不良である処理集積回路の部分を示す構成情報を記憶するように動作可能である。コントローラは、処理集積回路に通信可能に接続され、２つ以上の第２のチップの処理集積回路の機能の少なくともサブセットの動作を実装するための構成情報に基づいて、処理集積回路の非不良部分に構成データを配信するように動作可能である。チップスタックは、処理集積回路の一部が不良であるときに２つ以上の第２のチップの処理集積回路の機能のサブセットを動作させるように構成可能である。
【0124】
上記の例示的なマルチチップデバイスにおいて、処理集積回路のそれぞれがプログラマブルロジック領域を含む。
【0125】
またさらなる一例は、デバイスを実現する方法である。チップのチップスタックを備えるマルチチップデバイスが検査される。チップのそれぞれが処理集積回路を含む。マルチチップデバイスは、第１のデバイス仕様に従って製造される。マルチチップデバイスが第１のデバイス仕様または第１のデバイス仕様とは異なる第２のデバイス仕様に従って動作可能であるかどうかが、マルチチップデバイスを検査したことに基づいて判定される。マルチチップデバイスは、判定に基づいて、第１のデバイス仕様および第２のデバイス仕様のうちの１つに従って動作可能であるようにプログラムされる。
【0126】
上記の例示的な方法において、マルチチップデバイスをプログラムすることは、チップのうちの少なくとも１つの少なくとも一部を無効化することを含む。
【0127】
上記の例示的な方法において、チップのうちの２つ以上が、プログラマブルロジック領域を備えた同じ処理集積回路を含むことができ、マルチチップデバイスをプログラムすることは、少なくとも１つの論理的なプログラマブルロジック領域全体を使用し、プログラマブルロジック領域のうちの少なくとも１つの少なくとも一部を無効化して、動作可能であるようにマルチチップデバイスを構成することを含むことができる。
【0128】
上記の例示的な方法において、チップのうちの２つ以上が、プログラマブルロジック領域を備えた同じ処理集積回路を含むことができ、マルチチップデバイスをプログラムすることは、チップのうちの少なくとも１つのプログラマブルロジック領域全体を使用し、チップのうちの少なくとも１つのプログラマブルロジック領域全体を無効化して、動作可能であるようにマルチチップデバイスを構成することを含むことができる。
【0129】
上記の例示的な方法において、チップのうちの２つ以上が、プログラマブルロジック領域を備えた同じ集積回路を含むことができ、マルチチップデバイスをプログラムすることは、チップの２つ以上のプログラマブルロジック領域の少なくとも一部を使用し、同じ集積回路を含むチップのうちの少なくとも１つのプログラマブルロジック領域の少なくとも一部を無効化して、動作可能であるようにマルチチップデバイスを構成することを含むことができる。
【0130】
図中のフローチャートおよびブロック図は、さまざまな例によるシステムおよび方法の可能な実装形態のアーキテクチャ、機能、および動作を示す。他の実装形態では、ブロック内に記された機能は、図中に記された順序以外で発生し得る。例えば、連続して示される２個のブロックが、関与する機能に依存して、実際には実質的に同時並行して実行されてもよく、またはブロックは逆順で実行されることがあってもよい。上記は特定の例を対象としているが、他の、およびさらなる例が、その基本的範囲から逸脱することなく案出されることが可能であり、その範囲は添付の特許請求の範囲によって決定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】