特許 7612055 電源回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-26

(45)【発行日】2025-01-10

(54)【発明の名称】電源回路

(51)【国際特許分類】

   H02M 3/28 20060101AFI20241227BHJP

【ＦＩ】

H02M3/28 H

H02M3/28 V

【請求項の数】 15

(21)【出願番号】P 2023575141

(86)(22)【出願日】2022-12-20

(86)【国際出願番号】 JP2022046824

(87)【国際公開番号】W WO2023140010

(87)【国際公開日】2023-07-27

【審査請求日】2024-04-17

(31)【優先権主張番号】P 2022007270

(32)【優先日】2022-01-20

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】鈴木 規央

(72)【発明者】

【氏名】島田 晃郎

【審査官】冨永 達朗

(56)【参考文献】

【文献】特開２００８－２０６３０４（ＪＰ，Ａ）

【文献】特開平１１－１９６５７３（ＪＰ，Ａ）

【文献】特開２０１９－２２１０７０（ＪＰ，Ａ）

【文献】特開２００４－１４７４０４（ＪＰ，Ａ）

【文献】特開２０１４－１８３６３４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／２８

(57)【特許請求の範囲】

【請求項1】

第１巻線と第２巻線と第３巻線とを有するスイッチングトランスと、
第１回路と、第２回路と、第３回路とを備え、
前記第１回路は、
第１電源の電圧を受けることが可能に構成される入力正極端子および入力負極端子と、
前記第１巻線への入力電圧の印加をオンまたはオフに切り替える第１のスイッチと、
前記第１のスイッチを制御する第１制御回路と、を含み、
前記第２回路は、第２制御回路を含み、前記第１制御回路は、前記第１回路に前記第１電源の電圧が入力されている場合に、前記第１電源の電圧が入力されていることを表わす検出信号を前記第２制御回路へ送り、
前記第２制御回路は、第２電源の電圧を受け、前記検出信号に基づいて、前記第２巻線に電力を誘起するか、または前記第１巻線に印加された電圧に応じて前記第２巻線に誘起された電力を外部負荷に出力するかを切替え、
前記第３回路は、
前記第１巻線または前記第２巻線に印加された電圧に応じて、前記第３巻線に誘起された電力を出力する出力正極端子および出力負極端子と、
前記出力正極端子と前記出力負極端子との間に生成された出力電圧に応じて変化するフィードバック信号を前記第１制御回路および前記第２制御回路に帰還するフィードバック回路と、を含む、電源回路。

【請求項2】

前記第２回路は、
前記第２電源の電圧を受けることが可能であり、かつ前記第１巻線に印加された電圧に応じて前記第２巻線に誘起された電力を出力することが可能に構成される入出力正極端子および入出力負極端子と、
前記第２巻線に誘起された電力を前記入出力正極端子および前記入出力負極端子に出力するか、または前記第２電源からの電力を前記第２巻線に入力するかを切り替えるように構成された第２のスイッチと、
前記第２巻線への入力電圧の印加をオンまたはオフに切り替える第３のスイッチと、を含み、
前記第２制御回路は、前記第２のスイッチおよび前記第３のスイッチを制御する、請求項１記載の電源回路。

【請求項3】

前記第１回路は、さらに、
前記入力正極端子と前記入力負極端子との間に接続される第１のコンデンサと、
前記第１巻線の第１端に接続されるカソードを有する第１のダイオードと、
前記第１巻線の第２端に接続されるアノードを有する第２のダイオードと、
前記入力正極端子および前記第１のダイオードのアノードと、前記第２のダイオードのカソードとの間に接続される第１の抵抗と、
前記入力正極端子および前記第１のダイオードのアノードと、前記第２のダイオードのカソードとの間に接続される第２のコンデンサとを含み、
前記第１のスイッチの第１端は、前記第１巻線の前記第２端および前記第２のダイオードのアノードに接続され、前記第１のスイッチの第２端は、前記入力負極端子に接続される、請求項２記載の電源回路。

【請求項4】

前記第１制御回路は、前記フィードバック信号に基づいて、前記第１のスイッチを制御し、前記第２制御回路は、前記フィードバック信号に基づいて、前記第３のスイッチを制御する、請求項２記載の電源回路。

【請求項5】

前記第２制御回路は、前記第１制御回路からの前記検出信号に基づいて、前記第２のスイッチを制御する、請求項２記載の電源回路。

【請求項6】

前記第１制御回路は、前記第１電源からの電力によって駆動され、
前記第２制御回路は、前記第２電源からの電力によって駆動される、請求項５に記載の電源回路。

【請求項7】

前記第２回路は、さらに、
第３のダイオードを備え、
前記第２のスイッチは、
出力状態端子および入力状態端子を含み、
前記入力状態端子は、前記第２巻線の第１端および前記第３のダイオードのカソードに接続され、
前記出力状態端子は、前記第３のスイッチの第１端および前記第２巻線の第２端に接続され、
前記第３のスイッチの第２端は、前記第３のダイオードのアノードおよび前記入出力負極端子に接続され、
前記第２のスイッチは、前記入出力正極端子と前記出力状態端子とを接続するか、あるいは前記入出力正極端子と前記入力状態端子とを接続するかを切り替える、請求項６記載の電源回路。

【請求項8】

前記第２のスイッチは、リレーによって構成され、
前記第２制御回路が動作しないときに、前記リレーによって、前記入出力正極端子が前記出力状態端子に接続される、請求項７記載の電源回路。

【請求項9】

前記第３のスイッチは、第１のトランジスタによって構成され、
前記第２回路は、さらに前記第１のトランジスタに並列に接続されたツェナーダイオードを含む、請求項７記載の電源回路。

【請求項10】

前記第１のトランジスタは、ｎチャネルＭＯＳＦＥＴであり、
前記ツェナーダイオードのツェナー電圧は、前記第１のトランジスタのドレイン－ソース間電圧定格電圧以下である、請求項９記載の電源回路。

【請求項11】

前記第３のスイッチは、第１のトランジスタによって構成され、
前記第２回路は、さらに、前記第２巻線の両端に接続されるスナバ回路を備える、請求項７に記載の電源回路。

【請求項12】

前記第２回路は、さらに、
第３のダイオードを備え、
前記第３のスイッチは、第１のトランジスタによって構成され、
前記第２のスイッチは、
第４のダイオード、第５のダイオード、第２のトランジスタ、第３のトランジスタ、第２の抵抗、および第３の抵抗を備え、
前記第５のダイオードのアノードは、前記第２巻線の第２端、および前記第１のトランジスタの第１電極に接続され、前記第５のダイオードのカソードは、前記第２のトランジスタの第１電極と、前記第２の抵抗の第１端と、前記入出力正極端子と接続され、
前記第２のトランジスタの第２電極は、前記第４のダイオードのアノードに接続され、前記第４のダイオードのカソードは、前記第２巻線の第１端、および前記第３のダイオードのカソードに接続され、
前記第２のトランジスタの制御電極は、前記第２の抵抗の第２端と、前記第３の抵抗の第１端に接続され、前記第３の抵抗の第２端は、前記第３のトランジスタの第１電極に接続され、前記第３のトランジスタの第２電極は、前記第３のダイオードのアノード、前記第１のトランジスタの第２電極、および前記入出力負極端子と接続され、
前記第２制御回路は、前記第１のトランジスタの制御電極、および前記第３のトランジスタの制御電極に制御信号を出力する、請求項６記載の電源回路。

【請求項13】

前記第２回路は、
前記第２電源の電圧を受けることが可能であり、かつ前記第１巻線に印加された電圧に応じて前記第２巻線に誘起された電力を出力することが可能に構成される入出力正極端子および入出力負極端子と、
前記入出力負極端子と、前記第２巻線の第１端との間に配置された第４のトランジスタと、
前記入出力正極端子と、前記第２巻線の第２端との間に配置されたインダクタと、
前記第２巻線の前記第２端と前記インダクタとの間の第１のノードと、前記入出力負極端子と前記第４のトランジスタとの間の第２のノードとの間に配置された第５のトランジスタと含み、
前記第２制御回路は、前記第４のトランジスタをオンに設定するときには、前記第５のトランジスタをオフに設定し、前記第４のトランジスタをオフに設定するときには、前記第５のトランジスタをオンに設定する、請求項１記載の電源回路。

【請求項14】

前記第２回路は、さらに、
前記第１のノードと前記第２のノードとの間に、直列に接続された第３のコンデンサおよび第６のトランジスタとを含む、請求項１３記載の電源回路。

【請求項15】

前記第２回路は、さらに、
前記入出力正極端子と前記入出力負極端子との間に並列に接続される第４のコンデンサおよび第４の抵抗を備える、請求項７～１４のいずれか１項に記載の電源回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電源回路に関する。

【背景技術】

【0002】

電源回路は、ある入力電圧範囲に対し、一定の電圧を生成する回路である。しかしながら、例えば、ＡＣ８５Ｖ～２６４Ｖの入力電圧から５Ｖを生成する場合と、ＤＣ２４Ｖの入力電圧から５Ｖを生成する場合とでは、両者の入力電圧の範囲の差が大きいため、別の電源を用いるのが通常である。

【0003】

ＡＣ８５Ｖ～２６４Ｖの入力電圧の電源として非絶縁電源（系統電源）が主に用いられ、ＤＣ２４Ｖの入力電圧の電源として絶縁電源が主に用いられる。これらの電源の基準電位（グランド）が異なる。したがって、１つの電気機器に、複数の入力電圧を入力して同様の動作をさせる場合に、複数個の電源およびスイッチングトランスを用意する必要がある。

【0004】

このような課題を解決するため、特許文献１に記載されているように、１つのトランスに複数の入力巻線を設ける方式が開示されている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開平９－０９８５４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１に記載の電源回路では、出力電圧を生成する巻線と、入力電圧を印加する巻線の２つを必要とする。さらに、特許文献１に記載の電源回路では、出力電圧端子と、入力電圧端子とを電気的に分離する必要がある。

【0007】

それゆえに、本開示の目的は、複数のグランドの異なる入力電圧で駆動でき、かつ複数の出力電圧を生成することができるとともに、複数の出力電圧端子のうち、少なくとも１つは、入力電圧端子と電気的に共通化された電源回路を提供することである。

【課題を解決するための手段】

【0008】

本開示の電源回路は、第１巻線と第２巻線と第３巻線とを有するスイッチングトランスと、第１回路と、第２回路と、第３回路とを備える。第１回路は、第１電源の電圧を受けることが可能に構成される入力正極端子および入力負極端子と、第１巻線への入力電圧の印加をオンまたはオフに切り替える第１のスイッチと、第１のスイッチを制御する第１制御回路とを含む。第２回路は、第２電源の電圧を受けて第２巻線に電力を誘起するか、または第１巻線に印加された電圧に応じて第２巻線に誘起された電力を外部負荷に出力するかを切替える第２制御回路を含む。第３回路は、第１巻線または第２巻線に印加された電圧に応じて、第３巻線に誘起された電力を出力する出力正極端子および出力負極端子と、出力正極端子と出力負極端子との間に生成された出力電圧に応じて変化するフィードバック信号を第１制御回路および第２制御回路に帰還するフィードバック回路とを含む。

【発明の効果】

【0009】

本開示の電源回路によれば、複数のグランドの異なる入力電圧で駆動でき、かつ複数の出力電圧を生成することができるとともに、複数の出力電圧端子のうち、少なくとも１つは、入力電圧端子と電気的に共通化することできる。

【図面の簡単な説明】

【0010】

【図1】実施の形態１の電源回路１００の構成を示す図である。

【図2】実施の形態１における入力電圧Ｖｉｎ１が第１回路１０に入力され、入力電圧Ｖｉｎ２が第２回路２０に入力されていない場合の電源回路１００内の電圧および電流の波形を表す図である。

【図3】実施の形態１における入力電圧Ｖｉｎ２が第２回路２０に入力され、かつ入力電圧Ｖｉｎ１が第１回路１０に入力されていない場合の電源回路１００内の電圧および電流の波形を表す図である。

【図4】参考例の電源回路の構成を示す図である。

【図5】実施の形態２の電源回路２００の構成を示す図である。

【図6】実施の形態２における入力電圧Ｖｉｎ１が第１回路１０Ａに入力され、入力電圧Ｖｉｎ２が第２回路２０Ａに入力されていない場合の電源回路２００内の電圧および電流の波形を表す図である。

【図7】実施の形態２における入力電圧Ｖｉｎ２が第２回路２０Ａに入力され、かつ入力電圧Ｖｉｎ１が第１回路１０Ａに入力されていない場合の電源回路２００内の電圧および電流の波形を表す図である。

【図8】実施の形態２の変形例の電源回路２００Ａの構成を示す図である。

【図9】実施の形態３の電源回路３００の構成を示す図である。

【図10】実施の形態３における入力電圧Ｖｉｎ２が第２回路２０Ｂに入力され、かつ入力電圧Ｖｉｎ１が第１回路１０Ａに入力されていない場合の電源回路３００内の電圧および電流の波形を表す図である。

【図11】実施の形態４の電源回路４００の構成を示す図である。

【図12】実施の形態４における入力電圧Ｖｉｎ２が第２回路２０Ｄに入力され、かつ入力電圧Ｖｉｎ１が第１回路１０Ａに入力されていない場合の電源回路４００内の電圧および電流の波形を表す図である。

【図13】実施の形態４の変形例の電源回路４００Ａの構成を示す図である。

【発明を実施するための形態】

【0011】

以下、実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一又は相当部分には同一符号を付してその説明は繰返さない。以下で説明する各実施の形態または変形例は、適宜選択的に組み合わされてもよい。

【0012】

実施の形態１．
＜構成＞
図１は、実施の形態１の電源回路１００の構成を示す図である。

【0013】

電源回路１００は、スイッチングトランス３と、第１回路１０と、第２回路２０と、第３回路３０とを備える。

【0014】

スイッチングトランス３は、第１巻線Ｎ１と、第２巻線Ｎ２と、第３巻線Ｎ３とを含む。第１巻線Ｎ１、第２巻線Ｎ２、および第３巻線Ｎ３の巻き方向は、同一である。第１巻線Ｎ１の極性点のない第１端と、第３巻線Ｎ３の極性点のある第２端とが対向する。第１巻線Ｎ１の極性点のある第２端と、第３巻線Ｎ３の極性点のない第１端とが対向する。同様に、第１巻線Ｎ１の極性点のない第１端と、第２巻線Ｎ２の極性点のある第２端とが対向する。第１巻線Ｎ１の極性点のある第２端と、第２巻線Ｎ２の極性点のない第１端とが対向する。ここで、極性点は、巻線の巻き始めの点を意味する。

【0015】

第１回路１０は、第１電源１と接続可能に構成される。第１回路１０は、第１電源１からの入力電圧Ｖｉｎ１を入力可能に構成される。第２回路２０は、第２電源２と接続可能に構成される。第２回路２０は、第２電源２からの入力電圧Ｖｉｎ２を入力可能に構成され、かつ出力電圧Ｖｏｕｔ１を図示しない負荷に出力可能に構成される。第３回路３０は、出力電圧Ｖｏｕｔ２を図示しない負荷に出力可能に構成される。

【0016】

第１回路１０は、入力正極端子Ｐ１２および入力負極端子Ｎ１２と、コンデンサ（第１のコンデンサ）１２と、抵抗（第１の抵抗）１３と、コンデンサ（第２のコンデンサ）１４と、ダイオード（第１のダイオード）１１と、ダイオード（第２のダイオード）１５と、スイッチ（第１のスイッチ）１７と、第１制御回路５０１とを備える。

【0017】

入力正極端子Ｐ１２および入力負極端子Ｎ１２は、第１電源１の第１電源正極端子Ｐ１１および第１電源負極端子Ｎ１１にそれぞれ接続される。入力正極端子Ｐ１２および入力負極端子Ｎ１２は、第１電源１からの入力電圧Ｖｉｎ１を入力可能に構成される。

【0018】

コンデンサ１２は、入力正極端子Ｐ１２と入力負極端子Ｎ１２との間に接続され、第１電源１の電圧を入力電圧Ｖｉｎ１として受ける。

【0019】

ダイオード１１のカソードは、第１巻線Ｎ１の第１端に接続される。ダイオード１５のアノードは、第１巻線Ｎ１の第２端に接続される。

【0020】

抵抗１３は、入力正極端子Ｐ１２およびダイオード１１のアノードと、ダイオード１５のカソードとの間に接続される。コンデンサ１４は、入力正極端子Ｐ１２およびダイオード１１のアノードと、ダイオード１５のカソードとの間に接続される。

【0021】

抵抗１３の第１端、コンデンサ１４の第１端、およびダイオード１１のアノードは、入力正極端子Ｐ１２に接続される。抵抗１３の第２端、およびコンデンサ１４の第２端は、ダイオード１５のカソードに接続される。

【0022】

抵抗１３、コンデンサ１４、およびダイオード１５によって、ＲＣＤスナバ回路が構成される。

【0023】

スイッチ１７の第１端は、第１巻線Ｎ１の第２端およびダイオード１５のアノードに接続される。スイッチ１７の第２端は、入力負極端子Ｎ１２に接続される。スイッチ１７は、第１巻線Ｎ１への入力電圧の印加をオンまたはオフに切り替える。

【0024】

第１制御回路５０１は、例えば入力正極端子Ｐ１２の電圧を監視することによって、第１回路１０に第１電源１の電圧が入力されている場合には、第１回路１０に第１電源１の電圧が入力されていることを表す検出信号ＤＴを第２回路２０内の第２制御回路５０２に伝達する。第１制御回路５０１は、第３回路３０からのフィードバック信号ＦＢに基づいて、スイッチ１７を制御する。

【0025】

第１制御回路５０１が第２制御回路５０２に検出信号ＤＴを伝達するためには、例えばフォトカプラのような絶縁素子を用いることができる。第１制御回路５０１がスイッチ１７に対して出力する制御信号ＣＴ１は、たとえばＰＷＭ（Pulse Width Modulation）信号である。第１制御回路５０１は、第１電源１からの電力によって駆動可能に構成される。

【0026】

第２回路２０は、入出力正極端子Ｐ２２および入出力負極端子Ｎ２２と、負荷抵抗（第４の抵抗）２３と、コンデンサ（第３のコンデンサ）２２と、スイッチ（第２のスイッチ）２４と、スイッチ（第３のスイッチ）２５と、ダイオード（第３のダイオード）２１と、第２制御回路５０２とを備える。

【0027】

入出力正極端子Ｐ２２および入出力負極端子Ｎ２２は、第２電源２の第２電源正極端子Ｐ２１および第２電源負極端子Ｎ２１にそれぞれ接続される。入出力正極端子Ｐ２２および入出力負極端子Ｎ２２は、第２電源２の電圧を受けることが可能であり、かつ第１巻線Ｎ１に印加された電圧に応じて第２巻線Ｎ２に誘起された電力を図示しない外部負荷に出力することを可能に構成される。

【0028】

コンデンサ２２および負荷抵抗２３は、入出力正極端子Ｐ２２と入出力負極端子Ｎ２２との間に接続される。コンデンサ２２および負荷抵抗２３は、出力電圧Ｖｏｕｔ１を出力するか、または入力電圧Ｖｉｎ２を受ける。

【0029】

スイッチ２４は、第２巻線Ｎ２に誘起された電力を入出力正極端子Ｐ２２および入出力負極端子Ｎ２２に出力するか、または第２電源２からの電力を第２巻線Ｎ２に入力するかを切り替えるように構成される。

【0030】

スイッチ２４は、出力状態端子Ｃ１と、入力状態端子Ｃ２とを備える。入力状態端子Ｃ２は、第２巻線Ｎ２の第１端、およびダイオード２１のカソードに接続される。出力状態端子Ｃ１は、第２巻線Ｎ２の第２端、およびスイッチ２５の第１端に接続される。

【0031】

スイッチ２４は、第２制御回路５０２からの制御信号ＣＴ３によって、入出力正極端子Ｐ２２を、出力状態端子Ｃ１と接続するか、あるいは入力状態端子Ｃ２と接続するかを切り替える。

【0032】

スイッチ２５の第２端と、ダイオード２１のアノードは、入出力負極端子Ｎ２２に接続される。スイッチ２５は、第２巻線Ｎ２への入力電圧の印加をオンまたはオフに切り替える。

【0033】

入力負極端子Ｎ１２と入出力負極端子Ｎ２２とは、例えば強化絶縁によって絶縁されることによって、これらの電位は、異なる電位となる。

【0034】

第２制御回路５０２は、第２電源２の電圧を受けて第２巻線Ｎ２に電力を誘起するか、または第１巻線Ｎ１に印加された電圧に応じて第２巻線Ｎ２に誘起された電力を外部負荷に出力するかを切替える。

【0035】

第２制御回路５０２は、第１回路１０の第１制御回路５０１からの検出信号ＤＴに基づいて、制御信号ＣＴ３によって、スイッチ２４を制御する。第２制御回路５０２は、第３回路３０からのフィードバック信号ＦＢに基づいて、制御信号ＣＴ２によってスイッチ２５を制御する。

【0036】

第２制御回路５０２がスイッチ２５に対して出力する制御信号ＣＴ２は、たとえばＰＷＭ信号である。第２制御回路５０２は、第２電源２からの電力、または第１巻線Ｎ１に印加された電圧に応じて第２巻線Ｎ２に誘起された電力（出力電圧Ｖｏｕｔ１）によって駆動可能に構成される。

【0037】

第３回路３０は、出力正極端子Ｐ３１および出力負極端子Ｎ３１と、コンデンサ３２と、負荷抵抗３３と、ダイオード３１と、フィードバック回路５０３とを備える。

【0038】

出力正極端子Ｐ３１および出力負極端子Ｎ３１は、第１巻線Ｎ１または第２巻線Ｎ２に印加された電圧に応じて、第３巻線Ｎ３に誘起された電力を図示しない外部負荷に出力する。

【0039】

コンデンサ３２および負荷抵抗３３は、出力正極端子Ｐ３１および出力負極端子Ｎ３１の間に接続される。コンデンサ３２および負荷抵抗３３は、出力電圧Ｖｏｕｔ２を出力することができる。

【0040】

コンデンサ３２の第１端および負荷抵抗３３の第１端は、出力正極端子Ｐ３１およびダイオード３１のカソードに接続される。コンデンサ３２の第２端および負荷抵抗３３の第２端は、出力負極端子Ｎ３１および第３巻線Ｎ３の第１端に接続される。

【0041】

出力負極端子Ｎ３１は、第３巻線Ｎ３の第１端が接続される。第３巻線Ｎ３の第２端は、ダイオード３１のアノードが接続される。ダイオード３１のカソードは、出力正極端子Ｐ３１に接続される。

【0042】

フィードバック回路５０３は、出力正極端子Ｐ３１と出力負極端子Ｎ３１との間に生成された出力電圧Ｖｏｕｔ２に応じて変化するフィードバック信号ＦＢを第１回路１０の第１制御回路５０１および第２回路２０の第２制御回路５０２に伝達する。フィードバック回路５０３が第１制御回路５０１または第２制御回路５０２にフィードバック信号ＦＢを伝達するためには、例えばフォトカプラのような絶縁素子を用いることができる。

【0043】

＜動作１＞
図２および図３を参照して、実施の形態１の電源回路１００内の動作を説明する。図２および図３において、スイッチ１７の両端電圧は、入力負極端子Ｎ１２の側を０としている。

【0044】

第１巻線Ｎ１の電流、第２巻線Ｎ２の電流、および第３巻線Ｎ３の電流（以下ではそれぞれ、単にＮ１電流、Ｎ２電流、およびＮ３電流と呼ぶ）は、それぞれ、第１端から、第２端に流れる電流を正としている。また以下では、簡単のため各ダイオードの順方向電圧は無視する。

【0045】

図２は、実施の形態１における入力電圧Ｖｉｎ１が第１回路１０に入力され、入力電圧Ｖｉｎ２が第２回路２０に入力されていない場合の電源回路１００内の電圧および電流の波形を表す図である。

【0046】

すなわち、第１電源正極端子Ｐ１１と入力正極端子Ｐ１２とが接続され、第１電源負極端子Ｎ１１と入力負極端子Ｎ１２とが接続されている。第２電源正極端子Ｐ２１と入出力正極端子Ｐ２２との間、および第２電源負極端子Ｎ２１と入力負極端子Ｎ２２との間のうち少なくとも１つが接続されていない。第１制御回路５０１および第２制御回路５０２によって、スイッチ２４を制御することによって、入出力正極端子Ｐ２２が出力状態端子Ｃ１と接続されている。

【0047】

このような状態において、第１制御回路５０１によって駆動されるスイッチ１７とスイッチングトランス３によって、第１回路１０から、第２回路２０および第３回路３０に電力が供給される。

【0048】

図２に示すように、スイッチ１７がオンの時、スイッチ１７の両端電圧は０となり、第１巻線Ｎ１には、第１巻線Ｎ１のインダクタンスＬ１と入力電圧Ｖｉｎ１とに応じた三角波電流が流れる。Ｎ１電流のピーク電流Ｉｐは、流通時間ｔｏｎ１を用いて次の式で表される。

【0049】

Ip=Vin1×ton1/L1…(A1)
第１巻線Ｎ１に三角波電流が流れることによって、スイッチングトランス３にエネルギーが蓄積される。

【0050】

スイッチ１７がオフとなると、蓄積したエネルギーによって、第２巻線Ｎ２および第３巻線Ｎ３に三角波電流が流れる。Ｎ２電流は、第２巻線Ｎ２、出力状態端子Ｃ１、コンデンサ２２、およびダイオード２１で形成される回路ループを流れ、入出力正極端子Ｐ２２に出力電圧Ｖｏｕｔ１を生成する。Ｎ３電流は、第３巻線Ｎ３、ダイオード３１、およびコンデンサ３２で形成される回路ループを流れ、出力正極端子Ｐ３１に出力電圧Ｖｏｕｔ２を生成する。Ｎ１電流は、第１巻線Ｎ１、ダイオード１５、コンデンサ１４、およびダイオード１１で形成される回路ループを流れ、抵抗１３およびコンデンサ１４の両端にスナバ電圧を発生させる。

【0051】

第３回路３０に含まれるフィードバック回路５０３は、例えば、出力正極端子Ｐ３１と出力負極端子Ｎ３１との間に生成された出力電圧Ｖｏｕｔ２に応じて変化するフィードバック信号ＦＢを第１制御回路５０１に伝達する。第１制御回路５０１は、フィードバック信号ＦＢに基づいて、流通時間ｔｏｎ１を変化させることによって出力電圧Ｖｏｕｔ２を安定化させる。

【0052】

出力電圧Ｖｏｕｔ１と出力電圧Ｖｏｕｔ２の電圧比は、以下に示すように、一般的に第２巻線Ｎ２のインダクタンスＬ２および第３巻線のＮ３のインダクタンスＬ３の比率の平方根と等しくなる。

【0053】

【数1】

【0054】

入出力正極端子Ｐ２２および入出力負極端子Ｎ２２に外部負荷が接続されていない場合は、Ｎ２電流の平均電流が、負荷抵抗２３に流れる平均電流と等しくなる。

【0055】

同様に、出力正極端子Ｐ３１および出力負極端子Ｎ３１に外部負荷が接続されていない場合は、Ｎ３電流の平均電流が、負荷抵抗３３に流れる平均電流と等しくなる。

【0056】

スイッチ１７がオフとなった後のスイッチ１７の両端電圧Ｖ１７は、フィードバック回路５０３を含む第３回路３０の出力電圧Ｖｏｕｔ２と、第１巻線Ｎ１のインダクタンスＬ１と第３巻線のＮ３のインダクタンスＬ３との比率の平方根と、入力電圧Ｖｉｎ１とを用いて、以下の式で表すことができる。

【0057】

【数2】

【0058】

さらに、Ｎ３電流の流通が終了して、Ｎ３電流が０になると、スイッチングトランス３の各巻線に印加される電圧は０となって、スイッチ１７の両端電圧はＶｉｎ１となる。その後再び、スイッチ１７がオンとなる。

【0059】

＜動作１の拡張性＞
ここで、図１に記載はないが、入出力正極端子Ｐ２２および入出力負極端子Ｎ２２、出力正極端子Ｐ３１および出力負極端子Ｎ３１には、それぞれ外部負荷を接続することができるので、それぞれ出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を外部に提供し、外部に電力を供給することができる。

【0060】

この場合、Ｎ２電流の平均値は、負荷抵抗２３と外部負荷に流れる電流の平均値の和と等しくなる。同様に、Ｎ３電流の平均値は、負荷抵抗３３と外部負荷に流れる電流の平均値の和と等しくなる。

【0061】

＜動作２＞
図３は、実施の形態１における入力電圧Ｖｉｎ２が第２回路２０に入力され、かつ入力電圧Ｖｉｎ１が第１回路１０に入力されていない場合の電源回路１００内の電圧および電流の波形を表す図である。

【0062】

すなわち、第２電源正極端子Ｐ２１と入出力正極端子Ｐ２２とが接続され、第２電源負極端子Ｎ２１と入力負極端子Ｎ２２とが接続されている。第１電源正極端子Ｐ１１と入出力正極端子Ｐ１２との間、および第１電源負極端子Ｎ１１と入力負極端子Ｎ１２との間のうち少なくとも１つが接続されていない。

【0063】

第２制御回路５０２は、第１制御回路５０１から検出信号ＤＴが送られてこない場合には、制御信号ＣＴ３によってスイッチ２４を駆動し、入出力正極端子Ｐ２２を入力状態端子Ｃ２に接続する。

【0064】

このような状態において、第２制御回路５０２によって駆動されるスイッチ２５とスイッチングトランス３とによって、第２回路２０から、第１回路１０および第３回路３０に電力が供給される。

【0065】

スイッチ２５がオンの時、スイッチ２５の両端電圧は０となる。コンデンサ２２、入力状態端子Ｃ２、第２巻線Ｎ２、およびスイッチ２５で形成される回路ループに、第２巻線Ｎ２のインダクタンスＬ２と入力電圧Ｖｉｎ２とに応じた三角波電流が流れる。Ｎ２電流のピーク電流Ｉｐ２は、流通時間ｔｏｎ２を用いて次の式で表される。

【0066】

Ip2=Vin2×ton2/L2…(B1)
第２巻線Ｎ２に三角波電流が流れることによって、スイッチングトランス３にエネルギーが蓄積される。

【0067】

スイッチ２５がオフとなると、蓄積したエネルギーによって、第１巻線Ｎ１および第３巻線Ｎ３に三角波電流が流れる。Ｎ１電流は、第１巻線Ｎ１、ダイオード１１、コンデンサ１４、およびダイオード１５で形成される回路ループを流れ、抵抗１３およびコンデンサ１４の両端に電圧を発生させる。Ｎ３電流は、第３巻線Ｎ３、ダイオード３１、およびコンデンサ３２で形成される回路ループを流れ、出力正極端子Ｐ３１に出力電圧Ｖｏｕｔ２を生成する。

【0068】

第３回路３０に含まれるフィードバック回路５０３は、例えば、出力正極端子Ｐ３１と出力負極端子Ｎ３１との間に生成された出力電圧Ｖｏｕｔ２に応じて変化するフィードバック信号ＦＢを第２制御回路５０２に伝達する。第２制御回路５０２は、フィードバック信号ＦＢに基づいて、流通時間ｔｏｎ２を変化させることによって出力電圧Ｖｏｕｔ２を安定化させる。

【0069】

出力正極端子Ｐ３１および出力負極端子Ｎ３１に外部負荷が接続されていない場合は、Ｎ３電流の平均電流が、負荷抵抗３３に流れる平均電流と等しくなる。

【0070】

スイッチ２５がオフとなった後のスイッチ２５の両端電圧Ｖ２５は、フィードバック回路５０３を含む第３回路の出力電圧Ｖｏｕｔ２と、第２巻線Ｎ２のインダクタンスＬ２および第３巻線のＮ３のインダクタンスＬ３の比率の平方根と入力電圧Ｖｉｎ２とを用いて、以下の式で表すことができる。

【0071】

【数3】

【0072】

さらに、Ｎ３電流の流通が終了し、Ｎ３電流が０になると、スイッチングトランス３の各巻線に印加される電圧は０となって、スイッチ２５の両端電圧はＶｉｎ２となる。その後再び、スイッチ２５がオンとなる。

【0073】

＜動作２の拡張性＞
図１に記載はないが、出力正極端子Ｐ３１および出力負極端子Ｎ３１には、外部負荷を接続することができるので、出力電圧Ｖｏｕｔ２を外部に提供し、外部に電力を供給することができる。この場合、Ｎ３電流の平均値は、負荷抵抗３３と外部負荷に流れる電流の平均値の和と等しくなる。

【0074】

＜共通の拡張性＞
上記では、入力電圧Ｖｉｎ１および入力電圧Ｖｉｎ２のうちのいずれか一方が入力される場合について説明したが、これに限定されるものではない。入力電圧Ｖｉｎ１および入力電圧Ｖｉｎ２は同時に入力されてもよい。この場合、スイッチ２４は、第１制御回路５０１および第２制御回路５０２によって、入出力正極端子Ｐ２２が出力状態端子Ｃ１に接続されるように制御される。第１制御回路５０１によって駆動されるスイッチ１７と、スイッチングトランス３によって、第１回路１０から、第２回路２０および第３回路３０に電力が供給される。この時、入力電圧Ｖｉｎ２と、第２回路２０で生成された出力電圧Ｖｏｕｔ２とのうち電圧の高い方から負荷抵抗２３に電力が供給される。

【0075】

上記では、電源回路１００は、１個の第１回路１０、１個の第２回路２０、および１個の第３回路３０を備えるものとして説明したが、これに限定されるものではない。電源回路１００は、複数個の第１回路１０、複数個の第２回路２０、および複数個の第３回路３０を備えるものとしてもよい。この場合、電源回路１００は、多入出力電源回路となる。この場合であってもスイッチングトランス３には、第４巻線以降を増やすだけでよく、以下に示す図４で示した従来構成のようにスイッチングトランスを複数設ける必要はない。

【0076】

＜効果＞
以上説明したように、本実施の形態では、電源回路１００には、入力電圧Ｖｉｎ１および入力電圧Ｖｉｎ２のうちの少なくとも１つが入力されていれば、出力電圧Ｖｏｕｔ１、および出力電圧Ｖｏｕｔ２を出力できる。また、第２巻線Ｎ２の極性点のない第１端から電圧を印加し、第２巻線Ｎ２の極性点のある第２端をスイッチングしているため、昇圧動作が可能であり、入力電圧Ｖｉｎ２の値が小さい場合であっても、第２巻線Ｎ２のインダクタンスＬ２および第３巻線Ｎ３のインダクタンスＬ３の比率の平方根に入力電圧Ｖｉｎ２を乗じた値よりも大きな出力電圧Ｖｏｕｔ２を出力することができる。

【0077】

また、入出力正極端子Ｐ２２および入出力負極端子Ｎ２２は、入力電圧Ｖｉｎ２を入力する入力端子としての機能と、出力電圧Ｖｏｕｔ１を出力する出力端子としての機能を兼ね備える。従来において、入力用のスイッチングトランスの巻線と、出力用のスイッチングトランスの巻線とを個別に備える必要があったのに対して、本実施の形態では、スイッチングトランス３の巻線を削減することができるので、スイッチングトランス３を小型にすることができる。

【0078】

さらに、本実施の形態では、入力端子と出力端子とを共通化することができるので、端子数を削減することができる。その結果、電源回路を小型化することができる。さらに、本実施の形態によれば、ユーザーの入出力端子の配線の間違いを許容することができ、安全性が向上する。

【0079】

＜参考例＞
図４は、参考例の電源回路の構成を示す図である。

【0080】

第１回路４０Ａ、第３回路５０Ａ、およびスイッチングトランス３Ａを用いて、出力電圧Ｖｏｕｔ１を生成し、第２電源正極端子Ｐ２１および第２電源負極端子Ｎ２１から出力電圧Ｖｏｕｔ１を出力する。第２電源正極端子Ｐ２１および第２電源負極端子Ｎ２１はそれぞれ、入出力正極端子Ｐ２２および入出力負極端子Ｎ２２と接続される。

【0081】

第１回路４０Ｂ、第３回路５０Ｂ、およびスイッチングトランス３Ｂを用いて、出力電圧Ｖｏｕｔ２を生成し、出力正極端子Ｐ３１および出力負極端子Ｎ３１から出力電圧Ｖｏｕｔ２を出力する。

【0082】

例えば一方の電源（第１回路４０Ａ、スイッチングトランス３Ａ、および第３回路５０Ａ）の電力変換効率が８０％、他方の電源（第１回路４０Ｂ、スイッチングトランス３Ｂ、および第３回路５０Ｂ）の電力変換効率が８０％とすると、全体の電力変換効率は６４％となる。よって、参考例の電源回路の電力変換効率が悪い。参考例の電源回路は、発熱が多いという問題がある。参考例の電源回路は、スイッチングトランスおよびフィードバック回路が２つ必要となるので、大型化するという問題がある。

【0083】

これに対し、本実施の形態によれば、２段構成の電源を用いる必要はないので、小型で電力変換効率がよい電源回路を提供することができる。

【0084】

また、前述のようにスイッチングトランス３に巻線を追加して多出力電源回路とした場合、入力電圧を切り替えたとしても、各出力電圧の起動シーケンス（立ち上がりの順番）が同一となり、設計が容易となる。

【0085】

実施の形態２．
＜構成＞
図５は、実施の形態２の電源回路２００の構成を示す図である。

【0086】

電源回路２００は、第１回路１０Ａと、第２回路２０Ａと、第３回路３０と、スイッチングトランス３とを備える。第３回路３０およびスイッチングトランス３は、実施の形態１の電源回路１００に含まれる第３回路３０およびスイッチングトランス３と同様なので、説明を繰り返さない。

【0087】

第１回路１０Ａが、実施の形態１の第１回路１０と相違する点は、第１回路１０Ａが、第１のスイッチとして、スイッチ１７の代わりにｎチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）４７を備える点である。

【0088】

ｎチャネルＭＯＳＦＥＴ５５のドレインが第１巻線Ｎ１の第２端、およびダイオード１５のアノードに接続される。ｎチャネルＭＯＳＦＥＴ５５のソースは、入力負極端子Ｎ１２に接続される。

【0089】

第２回路２０Ａが、実施の形態１の第２回路２０と相違する点は、第２回路２０Ａは、第２のスイッチとして、スイッチ２４の代わりにリレー５４を備え、第３のスイッチとしてスイッチ２５の代わりにｎチャネルＭＯＳＦＥＴ（第１のトランジスタ）５５を備える点である。第２回路２０Ａは、さらに、ｎチャネルＭＯＳＦＥＴ（第１のトランジスタ）５５と並列に接続されるツェナーダイオード５６を備える。

【0090】

ｎチャネルＭＯＳＦＥＴ５５のドレインおよびツェナーダイオード５６のカソードが第２巻線Ｎ２の第２端子、および出力状態端子Ｃ１に接続される。

【0091】

ｎチャネルＭＯＳＦＥＴ５５のソースおよびツェナーダイオード５６のアノードがダイオード２１のアノード、負荷抵抗２３の第２端、コンデンサ２２の第２端、および入出力負極端子Ｎ２２に接続される。

【0092】

ツェナーダイオード５６のツェナー電圧Ｖｚは、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間電圧定格電圧以下のものが選定されている。

【0093】

第１制御回路５０１は、入力電圧Ｖｉｎ１によって動作する。第２制御回路５０２は、入力電圧Ｖｉｎ２によって動作する。

【0094】

リレー５４は、ｃ接点を有する。電源回路２００が無通電状態であっても、入出力正極端子Ｐ２２が出力状態端子Ｃ１に接続される。これにより、第２制御回路５０２に入力電圧Ｖｉｎ２が供給されておらず、第２制御回路５０２が動作していない状態であっても、ループ回路が形成されて、出力電圧Ｖｏｕｔ１を出力することができる。すなわち入力電圧Ｖｉｎ１のみによる電源回路２００の起動を可能にする。

【0095】

第２回路２０Ａに入力電圧Ｖｉｎ２が接続されている場合、第２制御回路５０２は、入力電圧Ｖｉｎ２を受けて起動する。第２制御回路５０２は、第１制御回路５０１から検出信号ＤＴが送られてこないこと、すなわち入力電圧Ｖｉｎ１が接続されていないことを検出した場合、制御信号ＣＴ３によってリレー５４を駆動して、入出力正極端子Ｐ２２を入力状態端子Ｃ２に接続する。これによって、ｎチャネルＭＯＳＦＥＴ５５の駆動を開始する。

【0096】

第２制御回路５０２は、第１制御回路５０１から検出信号ＤＴを受け取った場合は、リレー５４を駆動せず、入出力正極端子Ｐ２２が出力状態端子Ｃ１に接続されている状態を維持する。これによって、入力電圧Ｖｉｎ１および入力電圧Ｖｉｎ２の同時入力を許容することができる。

【0097】

＜動作１＞
図６は、実施の形態２における入力電圧Ｖｉｎ１が第１回路１０Ａに入力され、入力電圧Ｖｉｎ２が第２回路２０Ａに入力されていない場合の電源回路２００内の電圧および電流の波形を表す図である。

【0098】

図６では、図２で示したスイッチ１７の両端電圧の代わりに、ｎチャネルＭＯＳＦＥＴ４７のドレイン－ソース間電圧が示されている。実施の形態１では、理想的なスイッチおよびトランスでの動作を示した。しかしながら、実際の回路では、スイッチングトランス３は各巻線に漏れインダクタンスを有する。ｎチャネルＭＯＳＦＥＴ４７がオフした直後は、前述の式（Ａ３）の電圧Ｖ１７を超えるサージ電圧が発生する。このサージ電圧は、ＲＣＤスナバ回路である抵抗１３、コンデンサ１４、およびダイオード１５によって、ｎチャネルＭＯＳＦＥＴ４７のドレイン－ソース間定格電圧以下に抑制される。

【0099】

Ｎ３電流が０になった後、ｎチャネルＭＯＳＦＥＴ４７のドレイン－ソース間の寄生容量、ダイオード１１の寄生容量、および第１巻線Ｎ１のインダクタンスＬ１によって、ｎチャネルＭＯＳＦＥＴ４７のドレイン－ソース間電圧は振動する。

【0100】

＜動作２＞
図７は、実施の形態２における入力電圧Ｖｉｎ２が第２回路２０Ａに入力され、かつ入力電圧Ｖｉｎ１が第１回路１０Ａに入力されていない場合の電源回路２００内の電圧および電流の波形を表す図である。

【0101】

図７では、図３で示したスイッチ２５の両端電圧の代わりに、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間電圧が示されている。ｎチャネルＭＯＳＦＥＴ５５がオフした直後は、前述の式（Ｂ３）の電圧Ｖ２５を超えるサージ電圧が発生する。

【0102】

ここで、ツェナーダイオード５６のツェナー電圧Ｖｚは、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間電圧定格電圧以下のものが選定されているので、図７に示すように、サージ電圧はＶｚでクランプされ、簡易な構成でｎチャネルＭＯＳＦＥＴ５５を保護することができる。

【0103】

＜実施の形態２の独自の効果＞
ツェナーダイオード５６により、入力電圧Ｖｉｎ２により電源回路２００が駆動している場合でも、回路を故障させることなく安定的に動作させることができ、発生するノイズを抑制することができる。

【0104】

＜実施の形態２の変形例＞
図８は、実施の形態２の変形例の電源回路２００Ａの構成を示す図である。

【0105】

電源回路２００Ａは、第１回路１０Ａと、第２回路２０Ｃと、第３回路３０と、スイッチングトランス３とを備える。第３回路３０およびスイッチングトランス３は、実施の形態１の電源回路１００に含まれる第３回路３０およびスイッチングトランス３と同様なので、説明を繰り返さない。第１回路１０Ａは、実施の形態２の電源回路２００に含まれる第１回路１０Ａと同様なので、説明を繰り返さない。

【0106】

第２回路２０Ｃが、実施の形態２の第２回路２０Ａと相違する点は、第２回路２０Ｃが、ツェナーダイオード５６の代わりに、第２巻線Ｎ２の両端に接続されるＲＣＤスナバ回路８９を備える点である。

【0107】

ＲＣＤスナバ回路８９は、抵抗８１と、コンデンサ８２と、ダイオード８３とを備える。

【0108】

ダイオード８３のアノードは、第２巻線Ｎ２の第２端および出力状態端子Ｃ１に接続される。ダイオード８３のカソードは、抵抗８１の第１端およびコンデンサ８２の第１端と接続される。

【0109】

抵抗８１の第２端およびコンデンサ８２の第２端は、第２巻線Ｎ２の第１端、ダイオード２１のカソード、および入力状態端子Ｃ２と接続される。

【0110】

本変形例においても、実施の形態２におけるツェナーダイオード５６と同様に、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間電圧を抑制する効果を得られる。

【0111】

実施の形態３．
＜構成＞
図９は、実施の形態３の電源回路３００の構成を示す図である。

【0112】

電源回路３００は、第１回路１０Ａと、第２回路２０Ｂと、第３回路３０と、スイッチングトランス３とを備える。第３回路３０およびスイッチングトランス３は、実施の形態１の電源回路１００に含まれる第３回路３０およびスイッチングトランス３と同様なので、説明を繰り返さない。第１回路１０Ａは、実施の形態２の電源回路２００に含まれる第１回路１０Ａと同様なので、説明を繰り返さない。

【0113】

第２回路２０Ｂが、実施の形態２の第２回路２０Ａと相違する点は、第２回路２０Ｂは、リレー５４の代わりに、ダイオード（第４のダイオード）６１、ダイオード（第５のダイオード）６２、ｐチャネルＭＯＳＦＥＴ（第２のトランジスタ）６３、ｎチャネルＭＯＳＦＥＴ（第３のトランジスタ）６４、抵抗（第２の抵抗）６５、および抵抗（第３の抵抗）６６を備える点である。

【0114】

第２回路２０Ｂは、ツェナーダイオード５６を備えない。実施の形態２では、ｎチャネルＭＯＳＦＥＴ５５がオフした際に、その両端に発生するサージ電圧を抑制するために、ツェナーダイオード５６が設けられている。実施の形態３では、ｎチャネルＭＯＳＦＥＴ５５がオフした際、第２巻線Ｎ２に流れていた電流はダイオード６２を導通することによって、入力電圧Ｖｉｎ２に回生され、ｎチャネルＭＯＳＦＥＴ５５の両端電圧はＶｉｎ２に維持される。よって、実施の形態３では、サージ電圧を抑制する回路は必要なくなるため、ツェナーダイオード５６が設けられない。

【0115】

ダイオード６２のアノードは、第２巻線Ｎ２の第２端、およびｎチャネルＭＯＳＦＥＴ５５のドレイン（第１電極）に接続される。ダイオード６２のカソードは、ｐチャネルＭＯＳＦＥＴ６３のソース（第１電極）と、抵抗６５の第１端と、コンデンサ２２の第１端と、負荷抵抗２３の第１端と、入出力正極端子Ｐ２２と接続される。

【0116】

ｐチャネルＭＯＳＦＥＴ６３のドレイン（第２電極）は、ダイオード６１のアノードに接続される。ダイオード６１のカソードは、第２巻線Ｎ２の第１端、およびダイオード２１のカソードに接続される。

【0117】

ｐチャネルＭＯＳＦＥＴ６３のゲート（制御電極）は、抵抗６５の第２端と、抵抗６６の第１端に接続される。抵抗６６の第２端はｎチャネルＭＯＳＦＥＴ６４のドレイン（第１電極）に接続される。ｎチャネルＭＯＳＦＥＴ６４のソース（第２電極）は、ダイオード２１のアノード、ｎチャネルＭＯＳＦＥＴ５５のソース（第２電極）、コンデンサ２２の第２端、負荷抵抗２３の第２端、および入出力負極端子Ｎ２２と接続されている。

【0118】

ｎチャネルＭＯＳＦＥＴ６４のゲート（制御電極）およびｎチャネルＭＯＳＦＥＴ５５のゲート（制御電極）には、第２制御回路５０２からの制御信号ＣＴ４が入力される。

【0119】

第１制御回路５０１は、入力電圧Ｖｉｎ１によって動作する。第２制御回路５０２は、入力電圧Ｖｉｎ２によって動作する。

【0120】

＜動作１＞
入力電圧Ｖｉｎ１が第１回路１０Ａに入力され、入力電圧Ｖｉｎ２が第２回路２０Ｂに入力されていない場合の電源回路３００の動作は、実施の形態２と同様なので、図示は省略する。

【0121】

入力電圧Ｖｉｎ１が入力されている場合、第１制御回路５０１がｎチャネルＭＯＳＦＥＴ４７を制御する。

【0122】

ｎチャネルＭＯＳＦＥＴ４７がオフのとき、Ｎ２電流は、第２巻線Ｎ２、ダイオード６２、コンデンサ２２、およびダイオード２１で形成される回路ループを流れ、入出力正極端子Ｐ２２に出力電圧Ｖｏｕｔ１を生成する。

【0123】

これにより、第２制御回路５０２に電力が供給されておらず、第２制御回路５０２が動作していない状態であっても回路が形成され、出力電圧Ｖｏｕｔ１を出力することができる。すなわち入力電圧Ｖｉｎ１のみによる電源回路３００の起動が可能になる。

【0124】

一方、ｎチャネルＭＯＳＦＥＴ４７がオンの時は、ダイオード２１およびダイオード６１によって、回路ループが形成できず、Ｎ２電流は流れることができずに０となる。したがって、電源回路３００を、実施の形態２で示した電源回路２００と同様に動作させることができる。

【0125】

＜動作２＞
図１０は、実施の形態３における入力電圧Ｖｉｎ２が第２回路２０Ｂに入力され、かつ入力電圧Ｖｉｎ１が第１回路１０Ａに入力されていない場合の電源回路３００内の電圧および電流の波形を表す図である。

【0126】

入力電圧Ｖｉｎ２が入力されている場合、第２制御回路５０２は、入力電圧Ｖｉｎ２を受けて起動する。第２制御回路５０２は、第１制御回路５０１から検出信号ＤＴが送られてこないこと、すなわち入力電圧Ｖｉｎ１が接続されていないことを検出した場合、制御信号ＣＴ４によって、ｎチャネルＭＯＳＦＥＴ５５およびｎチャネルＭＯＳＦＥＴ６４の駆動を開始させる。

【0127】

ｎチャネルＭＯＳＦＥＴ６４は、ｐチャネルＭＯＳＦＥＴ６３のゲートを駆動するために設けられている。ｎチャネルＭＯＳＦＥＴ６４がオフの時、ｐチャネルＭＯＳＦＥＴ６３のゲート－ソース間電圧は０となり、ｐチャネルＭＯＳＦＥＴ６３はオフとなる。一方、ｎチャネルＭＯＳＦＥＴ６４がオンの時は、ｐチャネルＭＯＳＦＥＴ６３のゲート－ソース間電圧は、Ｖｉｎ２を抵抗６５と抵抗６６とによって分圧した値となり、ｐチャネルＭＯＳＦＥＴ６３がオンとなる。ただし、ｐチャネルＭＯＳＦＥＴ６３のゲート-ソース間電圧の許容値が、入力電圧Ｖｉｎ２よりも大きい場合は、抵抗６６は不要であり、ショートできる。すなわち、抵抗６５の第２端と、ＮチャネルＭＯＳＦＥＴ６４のドレインとを接続すればよい。

【0128】

したがって、本実施の形態では、ｎチャネルＭＯＳＦＥＴ５５、ｎチャネルＭＯＳＦＥＴ６４、およびｐチャネルＭＯＳＦＥＴ６３を同時に駆動することができる。

【0129】

図１０に示すように、ｎチャネルＭＯＳＦＥＴ５５、ｎチャネルＭＯＳＦＥＴ６４、およびｐチャネルＭＯＳＦＥＴ６３がすべてオンの時、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間電圧は０となる。この場合、コンデンサ２２、ｐチャネルＭＯＳＦＥＴ６３、ダイオード６１、第２巻線Ｎ２、およびｎチャネルＭＯＳＦＥＴ５５で形成される回路ループに、インダクタンスＬ２および入力電圧Ｖｉｎ２に応じた三角波電流が流れる。Ｎ２電流のピーク電流Ｉｐ３は、実施の形態１の電源回路１００、および実施の形態２の電源回路２００と同様に、流通時間ｔｏｎ２を用いて次の式で表される。

【0130】

Ip3=Vin2×ton2/L2…(C1)
これにより、スイッチングトランス３にエネルギーを蓄積する。

【0131】

ｎチャネルＭＯＳＦＥＴ５５、ｎチャネルＭＯＳＦＥＴ６４、およびｐチャネルＭＯＳＦＥＴ６３がオフとなると、蓄積したエネルギーが第１巻線Ｎ１および第３巻線Ｎ３に三角波電流が流れる。

【0132】

一方、実施の形態３の電源回路３００においては、ｎチャネルＭＯＳＦＥＴ５５、ｎチャネルＭＯＳＦＥＴ６４、およびｐチャネルＭＯＳＦＥＴ６３がすべてオフとなる区間（以下、オフ区間）において、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間電圧は、入力電圧Ｖｉｎ２と等しくなる。オフ区間では、第２巻線Ｎ２の有する漏れインダクタンスにより、ダイオード６２とダイオード２１とが導通して、第２巻線Ｎ２に印加される電圧が入力電圧Ｖｉｎ２にクランプされるためである。

【0133】

Ｎ３電流の流通が終了し、Ｎ３電流が０になると、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間の寄生容量と、ｐチャネルＭＯＳＦＥＴ６３のドレイン－ソース間の寄生容量と、ダイオード６１の寄生容量と、ダイオード６２の寄生容量と、第２巻線Ｎ２のインダクタンスＬ２とによって、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間電圧は振動する。

【0134】

なお、第２制御回路５０２が、第１制御回路５０１から検出信号ＤＴを受け取った場合は、ｎチャネルＭＯＳＦＥＴ５５およびｎチャネルＭＯＳＦＥＴ６４を駆動しないことによって、入力電圧Ｖｉｎ１と、入力電圧Ｖｉｎ２との同時入力を許容することができる。

【0135】

＜実施の形態３の独自の効果＞
電源回路３００に入力電圧Ｖｉｎ２を入力した場合に、第２巻線Ｎ２の有する漏れインダクタンスを流れる電流は、第２電源２に回生することになる。したがって、実施の形態３の電源回路３００は、ツェナーダイオード５６でエネルギーを消費する実施の形態２の電源回路２００と比較して、高効率な電源回路となる。

【0136】

また、入力電圧Ｖｉｎ２を入力した場合の動作で、オフ区間で、第２巻線Ｎ２に印加される電圧が入力電圧Ｖｉｎ２にクランプされることは、原理的に第３回路３０で生成する出力電圧Ｖｏｕｔ２に上限をかけられることを意味している。その制限値ＬＭは、以下の式で表される。

【0137】

【数4】

【0138】

これにより、出力電圧Ｖｏｕｔ２の過電圧保護回路が不要となり、回路を小型化することができる。

【0139】

実施の形態２の電源回路２００と比較して、実施の形態３の電源回路３００では、入力電圧Ｖｉｎ２を入力した場合、リレー５４の駆動が不要であるため、電源回路３００を高速に起動することができる。実施の形態３の電源回路３００では、リレー５４の駆動が不要となるため、第２制御回路５０２を小型化することができる。

【0140】

＜拡張性と効果＞
上記の実施の形態２、３では各部品を具体的に示したが、これらの部品を回路を切り替える機能を有する他の部品で置き換えたとしても同等の効果を得ることができる。

【0141】

例えば、リレー５４が、ｃ接点を有するリレーによって構成されると説明したが、これに限定されるものではない。リレー５４をａ接点を有するリレーとｂ接点を有するリレーとを組み合わせて構成してもよい。リレー５４として、（ａ）半導体アナログスイッチ、（ｂ）フォトモスリレー、（ｃ）フォトボル出力フォトカプラおよびＭＯＳＦＥＴ、（ｄ）フォトサイリスタ等を用いることができる。

【0142】

また、ＭＯＳＦＥＴの代わりにバイポーラトランジスタを使用することもできる。この場合、ｎチャネルＭＯＳＦＥＴはＮＰＮトランジスタ、ｐチャネルＭＯＳＦＥＴはＰＮＰトランジスタで構成することができる。これにより、抵抗６５を削減することができる。

【0143】

実施の形態４．
＜構成＞
図１１は、実施の形態４の電源回路４００の構成を示す図である。

【0144】

電源回路４００は、第１回路１０Ａと、第２回路２０Ｄと、第３回路３０と、スイッチングトランス３とを備える。第３回路３０およびスイッチングトランス３は、実施の形態１の電源回路１００に含まれる第３回路３０およびスイッチングトランス３と同様なので、説明を繰り返さない。第１回路１０Ａは、実施の形態２の電源回路２００に含まれる第１回路１０Ａと同様なので、説明を繰り返さない。

【0145】

第２回路２０Ｄが、実施の形態２の第２回路２０Ａと相違する点は、第２回路２０Ｄは、リレー５４の代わりに、インダクタ７４を備え、ダイオード２１の代わりに、ｎチャネルＭＯＳＦＥＴ７１、およびインバータ７３を備える点である。

【0146】

インダクタ７４の極性点のない第１端は、コンデンサ２２の第１端と、負荷抵抗２３の第１端と、入出力正極端子Ｐ２２と接続される。インダクタ７４の極性点のある第２端は、第２巻線Ｎ２の極性点のある第２端およびｎチャネルＭＯＳＦＥＴ５５のドレインに接続される。インダクタ７４のインダクタンスをＬ７４とする。

【0147】

ｎチャネルＭＯＳＦＥＴ７１のドレインは、第２巻線Ｎ２の極性点のない第１端に接続される。ｎチャネルＭＯＳＦＥＴ７１のソースは、ｎチャネルＭＯＳＦＥＴ５５のソースと、コンデンサ２２の第２端と、負荷抵抗２３の第２端と、入出力正極端子Ｐ２２と接続される。ｎチャネルＭＯＳＦＥＴ７１のゲートは、インバータ７３の出力に接続され、インバータ７３の入力は、ｎチャネルＭＯＳＦＥＴ５５のゲートに接続されている。

【0148】

ｎチャネルＭＯＳＦＥＴ５５は、第２巻線Ｎ２の極性点のある第２端とインダクタ７４との間の第１のノードＮＤ１と、入出力負極端子Ｎ２２とｎチャネルＭＯＳＦＥＴ７１との間の第２のノードＮＤ２との間に配置される。

【0149】

ｎチャネルＭＯＳＦＥＴ５５のゲート（制御電極）およびインバータ７３の入力には、第２制御回路５０２からの制御信号ＣＴ５が入力される。

【0150】

第１制御回路５０１は、入力電圧Ｖｉｎ１によって動作する。第２制御回路５０２は、入力電圧Ｖｉｎ２によって動作する。

【0151】

＜動作１＞
入力電圧Ｖｉｎ１が第１回路１０Ａに入力され、入力電圧Ｖｉｎ２が第２回路２０Ｄに入力されていない場合の電源回路４００の動作は、実施の形態２と同様なので、図示は省略する。

【0152】

入力電圧Ｖｉｎ１が入力されている場合、第１制御回路５０１がｎチャネルＭＯＳＦＥＴ４７を制御する。

【0153】

第２制御回路５０２によって、ｎチャネルＭＯＳＦＥＴ５５がオフとなり、ｎチャネルＭＯＳＦＥＴ７１がオンとなる。

【0154】

ｎチャネルＭＯＳＦＥＴ４７がオフのとき、Ｎ２電流は、第２巻線Ｎ２、インダクタ７４、コンデンサ２２、およびｎチャネルＭＯＳＦＥＴ７１で形成される回路ループを流れ、入出力正極端子Ｐ２２に出力電圧Ｖｏｕｔ１を生成する。

【0155】

これにより、第２制御回路５０２に電力が供給されておらず、第２制御回路５０２が動作していない状態であっても回路が形成され、出力電圧Ｖｏｕｔ１を出力することができる。すなわち入力電圧Ｖｉｎ１のみによる電源回路３００の起動が可能になる。

【0156】

一方、ｎチャネルＭＯＳＦＥＴ４７がオンの時は、ｎチャネルＭＯＳＦＥＴ７１によって、回路ループが形成できず、Ｎ２電流は流れることができずに０となる。したがって、電源回路３００を、実施の形態２で示した電源回路２００と同様に動作させることができる。

【0157】

＜動作２＞
図１２は、実施の形態４における入力電圧Ｖｉｎ２が第２回路２０Ｄに入力され、かつ入力電圧Ｖｉｎ１が第１回路１０Ａに入力されていない場合の電源回路３００内の電圧および電流の波形を表す図である。

【0158】

入力電圧Ｖｉｎ２が入力されている場合、第２制御回路５０２は、入力電圧Ｖｉｎ２を受けて起動する。第２制御回路５０２は、第１制御回路５０１から検出信号ＤＴが送られてこないこと、すなわち入力電圧Ｖｉｎ１が接続されていないことを検出した場合、制御信号ＣＴ５によって、ｎチャネルＭＯＳＦＥＴ５５およびｎチャネルＭＯＳＦＥＴ７１の駆動を開始させる。

【0159】

インバータ７３によって、ｎチャネルＭＯＳＦＥＴ７１のゲート信号のレベルは、ｎチャネルＭＯＳＦＥＴ５５のゲート信号のレベルを反転したものとなる。したがって、本実施の形態では、ｎチャネルＭＯＳＦＥＴ５５とｎチャネルＭＯＳＦＥＴ７１とを交互に駆動することができる。

【0160】

図１２に示すように、ｎチャネルＭＯＳＦＥＴ５５がオン、かつｎチャネルＭＯＳＦＥＴ７１がオフの時、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間電圧は０となる。この場合、コンデンサ２２、インダクタ７４、およびｎチャネルＭＯＳＦＥＴ５５で形成される回路ループに、インダクタンスＬ７４および入力電圧Ｖｉｎ２に応じた三角波電流が流れる。これにより、インダクタ７４にエネルギーが蓄積される。

【0161】

ｎチャネルＭＯＳＦＥＴ５５がオフ、かつｎチャネルＭＯＳＦＥＴ７１がオンとなると、第２巻線Ｎ２に、入力電圧Ｖｉｎ２とインダクタ７４に発生する逆起電圧ＲＶとを足し合わせた電圧が印加され、第１巻線Ｎ１および第３巻線Ｎ３に三角波電流が流れる。この時、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間に印加される電圧は、第２巻線Ｎ２のインダクタンスＬ２および第３巻線Ｎ３のインダクタンスＬ３の比率の平方根と出力電圧Ｖｏｕｔ２との積となる、この積が入力電圧Ｖｉｎ２とインダクタ７４に発生する逆起電圧ＲＶとを足し合わせた電圧と等しくなる。

【0162】

Ｎ３電流の流通が終了し、Ｎ３電流が０になると、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間の寄生容量と、インダクタンスＬ７４とによって、ｎチャネルＭＯＳＦＥＴ５５のドレイン－ソース間電圧は振動する。また、この間、ｎチャネルＭＯＳＦＥＴ７１がオンしている場合は、インダクタンスＬ７４と第２巻線Ｎ２のインダクタンスＬ２は、入力電圧Ｖｉｎ２によって励磁され、インダクタ７４の電流は増加し、第２巻線Ｎ２の電流は減少する。その後、次の周期で再びｎチャネルＭＯＦＥＴ５５がオンする。

【0163】

なお、第２制御回路５０２が、第１制御回路５０１から検出信号ＤＴを受け取った場合は、ｎチャネルＭＯＳＦＥＴ５５およびｎチャネルＭＯＳＦＥＴ７１を駆動しないことによって、入力電圧Ｖｉｎ１と、入力電圧Ｖｉｎ２との同時入力を許容することができる。

【0164】

＜実施の形態４の独自の効果＞
第２巻線Ｎ２の極性点のある第２端から電圧を印加し、第２巻線Ｎ２の極性点のない第１端をスイッチングした場合、第２巻線Ｎ２のインダクタンスＬ２および第３巻線のＮ３のインダクタンスＬ３の比率の平方根に入力電圧Ｖｉｎ２を乗じた値を上限とした出力電圧Ｖｏｕ２しか出力することができない。すなわち入力電圧Ｖｉｎ２の低下に対して脆弱な電源となる。しかしながら、電源回路４００はインダクタ７４を有しているため、昇圧動作が可能であり、入力電圧Ｖｉｎ２の値が小さい場合であっても、第２巻線Ｎ２のインダクタンスＬ２および第３巻線のＮ３のインダクタンスＬ３の比率の平方根に入力電圧Ｖｉｎ２を乗じた値よりも大きな出力電圧Ｖｏｕｔ２を出力することができる。

【0165】

＜拡張性と効果＞
上記の説明では、インダクタ７４に極性を示したが、極性を逆にしたとしても同様の効果を奏する。

【0166】

また、簡単のためにインバータ７３を用いて説明したが、ｎチャネルＭＯＳＦＥＴ５５のゲート信号と、ｎチャネルＭＯＳＦＥＴ７１のゲート信号には相応なデッドタイムを設けてもよいし、第２制御回路５０２によって個別に制御されてもよい。ｎチャネルＭＯＳＦＥＴ７１のゲート信号を個別に制御する場合、そのゲート信号のオン時間は、図１２に示すＴからｔｏｎ３を減算して得られる値よりも小さくすると、ｎチャネルＭＯＳＦＥＴ７１のドレイン―ソースに印加されるサージ電圧が小さくなる。

【0167】

＜実施の形態４の変形例＞
図１３は、実施の形態４の変形例の電源回路４００Ａの構成を示す図である。

【0168】

電源回路４００Ａは、第１回路１０Ａと、第２回路２０Ｅと、第３回路３０と、スイッチングトランス３とを備える。第３回路３０およびスイッチングトランス３は、実施の形態１の電源回路２００に含まれる第３回路３０およびスイッチングトランス３と同様なので、説明を繰り返さない。第１回路１０Ａは、実施の形態２の電源回路２００に含まれる第１回路１０Ａと同様なので、説明を繰り返さない。

【0169】

第２回路２０Ｅが、実施の形態４の第２回路２０Ｄと相違する点は、第２回路２０Ｅが、第２巻線Ｎ２の両端に接続される整流回路７７を備える点である。

【0170】

整流回路７７は、コンデンサ７６と、ｎチャネルＭＯＳＦＥＴ７２とを備える。第１のノードＮＤ１と第２のノードＮＤ２との間に、コンデンサ７６およびｎチャネルＭＯＳＦＥＴ７２は、直列に接続される。

【0171】

コンデンサ７６の第１端は、第２巻線Ｎ２の第２端、インダクタ７４の第２端、およびｎチャネルＭＯＳＦＥＴ５５のドレインに接続される。コンデンサ７６の第２端は、ｎチャネルＭＯＦＥＴ７２のドレインに接続される。

【0172】

ｎチャネルＭＯＳＦＥＴ７２のソースは、ｎチャネルＭＯＳＦＥＴ７１のソースと、ｎチャネルＭＯＳＦＥＴ５５のソースと、コンデンサ２２の第２端と、負荷抵抗２３の第２端と、入出力正極端子Ｐ２２と接続される。

【0173】

ｎチャネルＭＯＳＦＥＴ７２のゲート（制御電極）には、第２制御回路５０２からの制御信号ＣＴ６が入力される。

【0174】

第２制御回路５０２は、第１回路１０の第１制御回路５０１からの検出信号ＤＴに基づいて、制御信号ＣＴ６によって、ｎチャネルＭＯＳＦＥＴ７２を制御する。

【0175】

入力電圧Ｖｉｎ１が入力されている場合、第２制御回路５０２は、出力電圧Ｖｏｕｔ１を受けて起動する。第２制御回路５０２は、第１制御回路５０１から検出信号ＤＴが送られていること、すなわち入力電圧Ｖｉｎ１が接続されていることを検出した場合、制御信号ＣＴ６をオンすることで、ｎチャネルＭＯＳＦＥＴ７２をオンする。

【0176】

これにより、入力電圧Ｖｉｎ１が接続されている場合、Ｎ２電流は、第２巻線Ｎ２、コンデンサ７６、およびｎチャネルＭＯＳＦＥＴ７２で構成される回路ループに流れる。その結果、電源回路４００Ａにおいて、第２巻線Ｎ２のインダクタンスＬ２にとって、寄生成分となるインダクタ７４の影響を抑制し、出力電圧Ｖｏｕｔ１が低下することを防止できる。

【0177】

また、インダクタ７４とコンデンサ２２は、出力電圧Ｖｏｕｔ１にとってＬＣフィルタを形成しており、出力電圧Ｖｏｕｔ１に出力されるディファレンシャルモードノイズを低減する効果を得る。

【0178】

なお、入力電圧Ｖｉｎ２が入力されている場合は、第２制御回路５０２は、入力電圧Ｖｉｎ２を受けて起動する。第２制御回路５０２は、第１制御回路５０１から検出信号ＤＴが送られてこないこと、すなわち入力電圧Ｖｉｎ１が接続されていないことを検出した場合、制御信号ＣＴ６をオフすることで、ｎチャネルＭＯＳＦＥＴ７２をオフし、コンデンサ７６を回路から切り離す。

【0179】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0180】

１ 第１電源、２ 第２電源、３，３Ａ，３Ｂ スイッチングトランス、１０，１０Ａ，４０Ａ，４０Ｂ 第１回路、１１，１５，２１，３１，６１，６２，８３ ダイオード、１２，１４，２２，３２，７６，８２ コンデンサ、１３，６５，６６，８１ 抵抗、１７，２４，２５ スイッチ、２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ 第２回路、２３，３３ 負荷抵抗、３０，５０Ａ，５０Ｂ 第３回路、４７，５５，６３，６４，７１，７２ ＭＯＳＦＥＴ、５４ リレー、５６ ツェナーダイオード、８９ スナバ回路、１００，２００，２００Ａ，３００ 電源回路、５０１ 第１制御回路、５０２ 第２制御回路、５０３ フィードバック回路、Ｃ１ 出力状態端子、Ｃ２ 入力状態端子、Ｎ１ 第１巻線、Ｎ２ 第２巻線、Ｎ３ 第３巻線、Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ３１ 負極端子、Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，Ｐ３１ 正極端子、７３ インバータ、７４ インダクタ、７７ 整流回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】