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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-27
(45)【発行日】2025-01-14
(54)【発明の名称】コンデンサ及びその製造方法
(51)【国際特許分類】
H10D 1/68 20250101AFI20250106BHJP
H01G 4/33 20060101ALI20250106BHJP
H01G 4/30 20060101ALI20250106BHJP
H01L 21/3205 20060101ALI20250106BHJP
H01L 21/768 20060101ALI20250106BHJP
H01L 23/522 20060101ALI20250106BHJP
【ＦＩ】
H01L27/04 C
H01G4/33 102
H01G4/30 541
H01G4/30 547
H01L21/88 J
【請求項の数】
26
(21)【出願番号】P 2020183656
(22)【出願日】2020-11-02
(65)【公開番号】P2022073584
(43)【公開日】2022-05-17
【審査請求日】2023-08-07
(73)【特許権者】
【識別番号】000003997
【氏名又は名称】日産自動車株式会社
(73)【特許権者】
【識別番号】507308902
【氏名又は名称】ルノー エス．ア．エス．
【氏名又は名称原語表記】ＲＥＮＡＵＬＴ Ｓ．Ａ．Ｓ．
【住所又は居所原語表記】１２２－１２２ ｂｉｓ， ａｖｅｎｕｅ ｄｕ Ｇｅｎｅｒａｌ Ｌｅｃｌｅｒｃ， ９２１００ Ｂｏｕｌｏｇｎｅ－Ｂｉｌｌａｎｃｏｕｒｔ， Ｆｒａｎｃｅ
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】丸井 俊治
(72)【発明者】
【氏名】沼倉 啓一郎
(72)【発明者】
【氏名】倪 威
【審査官】戸川 匠
(56)【参考文献】
【文献】米国特許出願公開第２００６／００５７８１４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０２２１６７８（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００４／００３６０５１（ＵＳ，Ａ１）
【文献】国際公開第２０２０／０８０２９１（ＷＯ，Ａ１）
【文献】特開２００８－２１８５２２（ＪＰ，Ａ）
【文献】特開２０１４－１３８０９３（ＪＰ，Ａ）
【文献】米国特許出願公開第２００５／０２２４８５２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０３７１８８３（ＵＳ，Ａ１）
【文献】特開２０１１－２４５７６１（ＪＰ，Ａ）
【文献】特開２０１８－００６４１８（ＪＰ，Ａ）
【文献】特開２０１２－０９９７１８（ＪＰ，Ａ）
【文献】特開平０７－２６３７７５（ＪＰ，Ａ）
【文献】特開昭６３－０１５４４２（ＪＰ，Ａ）
【文献】特開２００７－０７４７２７（ＪＰ，Ａ）
【文献】国際公開第２０１１／０５９０３６（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｇ ４／３０
Ｈ０１Ｇ ４／３３
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２３／５２２
Ｈ０１Ｌ ２７／０４
(57)【特許請求の範囲】
【請求項1】
互いに対向する第１主面及び第２主面と、第１主面に形成された溝と、基板の内部に形成された、前記溝につながる空洞と、を有する前記基板と、前記溝及び前記空洞の表面に交互に積層された少なくとも１層の誘電層及び少なくとも１層の導電層と、
前記少なくとも１層の導電層及び前記基板のうち少なくとも一方に電気的に接続された第１電極と、
前記第１電極に電気的に接続されていない前記導電層または前記第１電極に電気的に接続されていない前記基板のうち少なくとも一方に電気的に接続された第２電極と、
を備え、
前記第１主面に垂直な方向から見た時に、前記溝及び前記空洞は、ストライプ模様をそれぞれ形成し、
前記第１主面に垂直な方向から見た時に、前記溝の長手方向と前記空洞の長手方向は交差している
コンデンサ。
【請求項2】
互いに対向する第１主面及び第２主面と、第１主面に形成された溝と、基板の内部に形成された、前記溝につながる空洞と、を有する前記基板と、
前記溝及び前記空洞の表面に交互に積層された少なくとも１層の誘電層及び少なくとも１層の導電層と、
前記少なくとも１層の導電層及び前記基板のうち少なくとも一方に電気的に接続された第１電極と、
前記第１電極に電気的に接続されていない前記導電層または前記第１電極に電気的に接続されていない前記基板のうち少なくとも一方に電気的に接続された第２電極と、
を備え、
前記空洞の一部が前記第２主面に表出している
コンデンサ。
【請求項3】
互いに対向する第１主面及び第２主面と、第１主面に形成された溝と、基板の内部に形成された、前記溝につながる空洞と、を有する前記基板と、
前記溝及び前記空洞の表面に交互に積層された少なくとも１層の誘電層及び少なくとも１層の導電層と、
前記少なくとも１層の導電層及び前記基板のうち少なくとも一方に電気的に接続された第１電極と、
前記第１電極に電気的に接続されていない前記導電層または前記第１電極に電気的に接続されていない前記基板のうち少なくとも一方に電気的に接続された第２電極と、
を備え、
前記基板が絶縁体である
コンデンサ。
【請求項4】
互いに対向する第１主面及び第２主面と、第１主面に形成された溝と、基板の内部に形成された、前記溝につながる空洞と、を有する前記基板と、
前記溝及び前記空洞の表面に交互に積層された少なくとも１層の誘電層及び少なくとも１層の導電層と、
前記少なくとも１層の導電層及び前記基板のうち少なくとも一方に電気的に接続された第１電極と、
前記第１電極に電気的に接続されていない前記導電層または前記第１電極に電気的に接続されていない前記基板のうち少なくとも一方に電気的に接続された第２電極と、
を備え、
前記溝又は空洞の表面が（１１０）面又は（１１１）面と等価な面である
コンデンサ。
【請求項5】
前記第１主面に垂直な方向から見た時に、前記溝又は前記空洞は、円形のドットの繰り返し模様を形成している請求項１～４のいずれか一項に記載のコンデンサ。
【請求項6】
前記第１主面に垂直な方向から見た時に、前記溝及び前記空洞は、ストライプ模様をそれぞれ形成している請求項２～４のいずれか一項に記載のコンデンサ。
【請求項7】
前記溝及び前記空洞の少なくとも一方の幅であって、前記第１主面に平行な方向の前記幅は、前記第１主面から前記第２主面へ近づくほど、広くなっている請求項１～６のいずれか一項に記載のコンデンサ。
【請求項8】
前記溝及び前記空洞の少なくとも一方の幅であって、前記第１主面に平行な方向の前記幅は、前記第１主面から前記第２主面へ近づくほど、狭くなっている請求項１～６のいずれか一項に記載のコンデンサ。
【請求項9】
全ての前記空洞と前記溝が連結されている請求項１～８のいずれか一項に記載のコンデンサ。
【請求項10】
前記溝及び前記空洞の表面に、複数の誘電層及び複数の導電層が交互に積層されている請求項１～９のいずれか一項に記載のコンデンサ。
【請求項11】
前記誘電層にシリコン酸化膜が用いられている請求項１～１０のいずれか一項に記載のコンデンサ。
【請求項12】
前記誘電層にシリコン窒化膜が用いられている請求項１～１１のいずれか一項に記載のコンデンサ。
【請求項13】
前記導電層にポリシリコン膜が用いられている請求項１～１２のいずれか一項に記載のコンデンサ。
【請求項14】
前記導電層に金属が用いられている請求項１～１２のいずれか一項に記載のコンデンサ。
【請求項15】
前記基板が導電体である請求項１、２、及び４のいずれか一項に記載のコンデンサ。
【請求項16】
前記基板がシリコン基板である請求項１、２、及び４のいずれか一項に記載のコンデンサ。
【請求項17】
互いに対向する第１主面及び第２主面と、第１主面に形成された溝と、基板の内部に形成された、前記溝につながる空洞と、を有する前記基板と、
前記溝及び前記空洞の表面に交互に積層された少なくとも１層の誘電層及び少なくとも１層の導電層と、
前記少なくとも１層の導電層及び前記基板のうち少なくとも一方に電気的に接続された第１電極と、
前記第１電極に電気的に接続されていない前記導電層または前記第１電極に電気的に接続されていない前記基板のうち少なくとも一方に電気的に接続された第２電極と、
を備えるコンデンサを製造する方法であって、
前記溝が形成された第１基板と前記空洞が形成された第２基板を接合して前記基板を形成するコンデンサの製造方法。
【請求項18】
前記第１基板と前記第２基板を熱拡散接合によって接合する請求項１７に記載のコンデンサの製造方法。
【請求項19】
前記第１基板と前記第２基板を接着剤を用いて接合する請求項１７に記載のコンデンサの製造方法。
【請求項20】
前記溝及び前記空洞をドライエッチングで形成する請求項１７～１９のいずれか一項に記載のコンデンサの製造方法。
【請求項21】
前記溝及び前記空洞をウェットエッチングで形成する請求項１７～１９のいずれか一項に記載のコンデンサの製造方法。
【請求項22】
前記誘電層を減圧ＣＶＤ法で形成する請求項１７～２１のいずれか一項に記載のコンデンサの製造方法。
【請求項23】
前記誘電層を原子層堆積法で形成する請求項１７～２１のいずれか一項に記載のコンデンサの製造方法。
【請求項24】
前記導電層を原子層堆積法で形成する請求項１７～２３のいずれか一項に記載のコンデンサの製造方法。
【請求項25】
前記導電層を有機金属気相成長法で形成する請求項１７～２３のいずれか一項に記載のコンデンサの製造方法。
【請求項26】
前記導電層をメッキ成長で形成する請求項１７～２３のいずれか一項に記載のコンデンサの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、コンデンサ及びその製造方法に関するものである。
【背景技術】
【0002】
半導体基板の表面に互いに平行な複数の第１の溝を形成し、半導体基板の裏面に互いに平行な複数の第２の溝を形成し、第１の溝及び第２の溝の内部に導電体膜と誘電体膜を交互に積層して成るコンデンサ構造体が知られている（特許文献１参照）。第１の溝の長手方向と第２の溝の長手方向は平面視で交差し、第１の溝の底部と第２の溝の底部は連結している。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０２０－４８１９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１では、半導体基板の表裏面に形成された第１及び第２の溝の内部に導電体膜と誘電体膜を積層させた構造である。このため、半導体基板の表裏面の面積には限りがあるため、導電体膜と誘電体膜を積層させる部位の表面積にも限りが生じ、コンデンサの容量密度を増大させることが困難であった。
【0005】
本発明は、上記のような事情に鑑み成されたものであり、容量密度を増大させることができるコンデンサ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
上述の課題を解決するため、本発明の一態様に係るコンデンサは、
（１）主面に形成された溝と、その内部に形成された、溝につながる空洞とを有する基板と、
（２）溝及び空洞の表面に交互に積層された少なくとも１層の誘電層及び少なくとも１層の導電層と、
（３）少なくとも１層の導電層及び基板のうち少なくとも一方に電気的に接続された第１電極と、
（４）第１電極に電気的に接続されていない導電層または第１電極に電気的に接続されていない基板のうち少なくとも一方に電気的に接続された第２電極と、を備え、
（５）主面に垂直な方向から見た時に、溝及び空洞は、ストライプ模様をそれぞれ形成し、
（６）主面に垂直な方向から見た時に、溝の長手方向と空洞の長手方向は交差している。
（１）主面に形成された溝と、その内部に形成された、溝につながる空洞とを有する基板と、
（２）溝及び空洞の表面に交互に積層された少なくとも１層の誘電層及び少なくとも１層の導電層と、
（３）少なくとも１層の導電層及び基板のうち少なくとも一方に電気的に接続された第１電極と、
（４）第１電極に電気的に接続されていない導電層または第１電極に電気的に接続されていない基板のうち少なくとも一方に電気的に接続された第２電極と、を備え、
（５）主面に垂直な方向から見た時に、溝及び空洞は、ストライプ模様をそれぞれ形成し、
（６）主面に垂直な方向から見た時に、溝の長手方向と空洞の長手方向は交差している。
【発明の効果】
【0007】
本発明によれば、コンデンサの容量密度を増大させることができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含んでいる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【0010】
（第１実施形態）
図１を参照して、本発明の第１の実施形態に係る半導体装置の構成を説明する。第１の実施形態に係る半導体装置は、基板（１ａ、１ｂ）を備える。基板（１ａ、１ｂ）は、互いに対向する第１主面１Ｆ（表面）及び第２主面１Ｒ（裏面）を有する。基板（１ａ、１ｂ）の第１主面１Ｆには、溝３（groove）が形成されている。基板（１ａ、１ｂ）の内部には、溝３につながる空洞５（cavity）が形成されている。図１に示す例では、第１主面１Ｆに２つの溝３が形成され、第１主面１Ｆに平行な方向に広がる空洞５が基板（１ａ、１ｂ）の内部に形成されている。全ての溝３と空洞５が連結されている。基板は、半導体基板であり、例えば、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、又は酸化ガリウム（Ｇａ２Ｏ３）からなる単結晶基板である。空洞５よりも第１主面１Ｆ側の部分を基板１ａと呼び、空洞５よりも第２主面１Ｒ側の部分を基板１ｂと呼ぶ。
図１を参照して、本発明の第１の実施形態に係る半導体装置の構成を説明する。第１の実施形態に係る半導体装置は、基板（１ａ、１ｂ）を備える。基板（１ａ、１ｂ）は、互いに対向する第１主面１Ｆ（表面）及び第２主面１Ｒ（裏面）を有する。基板（１ａ、１ｂ）の第１主面１Ｆには、溝３（groove）が形成されている。基板（１ａ、１ｂ）の内部には、溝３につながる空洞５（cavity）が形成されている。図１に示す例では、第１主面１Ｆに２つの溝３が形成され、第１主面１Ｆに平行な方向に広がる空洞５が基板（１ａ、１ｂ）の内部に形成されている。全ての溝３と空洞５が連結されている。基板は、半導体基板であり、例えば、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、又は酸化ガリウム（Ｇａ２Ｏ３）からなる単結晶基板である。空洞５よりも第１主面１Ｆ側の部分を基板１ａと呼び、空洞５よりも第２主面１Ｒ側の部分を基板１ｂと呼ぶ。
【0011】
半導体装置は、溝３及び空洞５の表面に交互に積層された少なくとも１層の誘電層（６ａ、６ｂ、６ｃ、６ｄ）及び少なくとも１層の導電層（７ａ、７ｂ、７ｃ、７ｄ）と、少なくとも１層の導電層（７ａ～７ｄ）及び基板（１ａ、１ｂ）のうち少なくとも一方に電気的に接続された高電位電極（１６、１８）（第１電極）と、高電位電極（１６、１８）に電気的に接続されていない導電層（７ａ～７ｄ）または高電位電極（１６、１８）に電気的に接続されていない基板（１ａ、１ｂ）のうち少なくとも一方に電気的に接続された低電位電極（１７、１９）（第２電極）とを更に備えるコンデンサである。
【0012】
図１に示す例では、溝３及び空洞５の内部に、４層の誘電層（６ａ～６ｄ）及び４層の導電層（７ａ～７ｄ）が積層されている。全ての溝３と空洞５がつながっているので、誘電層（６ａ～６ｄ）の各々及び導電層（７ａ～７ｄ）の各々は、溝３及び空洞５の内部において連結されている。なお、第１主面１Ｆ及び第２主面１Ｒ上にも５層の誘電層（６ａ～６ｄ、６ｅ）及び４層の導電層（７ａ～７ｄ）が積層されている。第１主面１Ｆ上及び溝３の内部に配置された誘電層（６ａ～６ｄ）の各々及び導電層（７ａ～７ｄ）の各々は連結されている。第２主面１Ｒ上の誘電層（６ａ～６ｄ）の各々及び導電層（７ａ～７ｄ）の各々は、半導体装置の側端部において、空洞５の内部に配置された誘電層（６ａ～６ｄ）の各々及び導電層（７ａ～７ｄ）の各々と連結している。なお、層の数は４に限らず、溝３及び空洞５の内部に１層～３層の誘電層及び１層～３層の導電層を配置しても、あるいは、５層以上の誘電層及び導電層を配置しても構わない。
【0013】
高電位電極（１６、１８）は、２層の導電層（７ａ、７ｃ）に電気的に接続され、基板（１ａ、１ｂ）及び２層の導電層（７ｂ、７ｄ）から電気的に絶縁されている。一方、低電位電極（１７、１９）は、基板（１ａ、１ｂ）及び２層の導電層（７ｂ、７ｄ）に電気的に接続され、２層の導電層（７ａ、７ｃ）から電気的に絶縁されている。
【0014】
なお、溝３及び空洞５の内部に１層の誘電層７ａ及び１層の導電層６ａのみが配置されている場合、高電位電極（１６、１８）は導電層７ａに電気的に接続され、低電位電極（１７、１９）は基板（１ａ、１ｂ）に電気的に接続される。実施形態では、高電位電極が第１電極に対応し、低電位電極が第２電極に対応する場合を示すが、逆であっても構わない。
【0015】
高電位電極（１６、１８）は、第１主面１Ｆ上に配置された高電位表面電極１６と、第２主面１Ｒ上に配置された高電位裏面電極１８とを有する。高電位表面電極１６の一部は、第１主面１Ｆ上に堆積された誘電層（６ｂ～６ｅ）及び導電層（７ｂ～７ｄ）を貫通するコンタクトホール８ａ内に層間絶縁膜１２を介して埋設されている。これにより、高電位表面電極１６は、コンタクトホール８ａの底面に露出する導電層７ａに電気的に接続され、層間絶縁膜１２によって導電層（７ｂ～７ｄ）から電気的に絶縁されている。高電位表面電極１６の他の一部は、第１主面１Ｆ上に堆積された誘電層（６ｄ、６ｅ）及び導電層７ｄを貫通するコンタクトホール８ｂ内に層間絶縁膜１２を介して埋設されている。これにより、高電位表面電極１６は、コンタクトホール８ｂの底面に露出する導電層７ｃに電気的に接続され、層間絶縁膜１２によって導電層７ｄから電気的に絶縁されている。
【0016】
高電位表面電極１６と同様にして、高電位裏面電極１８の一部は、第２主面１Ｒ上に形成されたコンタクトホール（１０ａ、１０ｂ）内に層間絶縁膜１２を介して埋設されている。よって、高電位裏面電極１８は、コンタクトホール（１０ａ、１０ｂ）の底面に露出する導電層（７ａ、７ｃ）にそれぞれ電気的に接続され、層間絶縁膜１２によって他の導電層（７ｂ、７ｄ）から電気的に絶縁されている。
【0017】
低電位電極（１７、１９）は、第１主面１Ｆ側に配置された低電位表面電極１７と、第２主面１Ｒ側に配置された低電位裏面電極１９とを有する。低電位表面電極１７の一部は、第１主面１Ｆ上に堆積された誘電層（６ａ～６ｅ）及び導電層（７ａ～７ｄ）を貫通するコンタクトホール９ａ内に層間絶縁膜１２を介して埋設されている。これにより、低電位表面電極１７は、コンタクトホール９ａの底面に露出する基板１ａに電気的に接続され、層間絶縁膜１２によって導電層（７ａ～７ｄ）から電気的に絶縁されている。低電位表面電極１７の他の一部は、第１主面１Ｆ上に堆積された誘電層（６ｃ～６ｅ）及び導電層（７ｃ、７ｄ）を貫通するコンタクトホール９ｂ内に層間絶縁膜１２を介して埋設されている。これにより、低電位表面電極１７は、コンタクトホール９ｂの底面に露出する導電層７ｂに電気的に接続され、層間絶縁膜１２によって導電層（７ｃ、７ｄ）から電気的に絶縁されている。低電位表面電極１７の更に他の一部は、第１主面１Ｆ上に堆積された誘電層６ｅを貫通するコンタクトホール９ｃ内に層間絶縁膜１２を介して埋設されている。これにより、低電位表面電極１７は、コンタクトホール９ｃの底面に露出する導電層７ｄに電気的に接続されている。
【0018】
低電位表面電極１７と同様にして、低電位裏面電極１９の一部は、第２主面１Ｒ上に形成されたコンタクトホール（１１ａ、１１ｂ、１１ｃ）内に層間絶縁膜１２を介して埋設されている。よって、低電位裏面電極１９は、コンタクトホール（１１ａ～１１ｃ）の底面に露出する基板１ｂ及び導電層（７ｂ、７ｄ）にそれぞれ電気的に接続され、層間絶縁膜１２によって他の導電層（７ａ、７ｃ）から電気的に絶縁されている。
【0019】
図１に示すコンデンサの基本的な動作について説明する。高電位電極（１６、１８）に正の電圧を印加し、低電位電極（１７、１９）に負の電圧を印加する。これにより、高電位電極（１６、１８）に電気的に接続された導電層（７ａ、７ｃ）に正電荷が充電され、低電位電極（１７、１９）に電気的に接続された基板（１ａ、１ｂ）及び導電層（７ｂ、７ｄ）に負電荷が充電される。この時、誘電層（６ａ～６ｄ）の内部で分極が起こり、静電容量が発生する。
【0020】
前述したように、溝３の内部、空洞５の内部、第１主面１Ｆ上、及び第２主面１Ｒ上に配置された誘電層（６ａ～６ｄ）の各々及び導電層（７ａ～７ｄ）の各々は連結している。従って、溝３の内部、空洞５の内部、第１主面１Ｆ上、及び第２主面１Ｒ上に積層された４層のコンデンサが並列接続された構造になり、半導体基板の第１主面１Ｆの単位面積当たりのコンデンサの容量密度を向上させることができる。
【0021】
第１主面１Ｆに垂直な方向から見た時に、溝３及び空洞５は、多角形又は円形のドットの繰り返し模様を形成している。これにより、機械的強度の高い基板（１ａ、１ｂ）の形状を作製することができる。
【0022】
全ての空洞５と溝３が連結されている。これにより、全ての空洞５及び溝３の領域に沿って誘電層（６ａ～６ｄ）の各々及び導電層（７ａ～７ｄ）を成長させ、容量密度を向上させることができる。
【0023】
溝３及び空洞５の表面に、複数層の誘電層（６ａ～６ｄ）及び複数層の導電層（７ａ～７ｄ）が交互に積層されている。これにより、容量密度を向上させることができる。
【0024】
誘電層（６ａ～６ｄ）にシリコン酸化膜が用いられているので、高電圧での動作が可能となる。
【0025】
誘電層（６ａ～６ｄ）に誘電率の高いシリコン窒化膜を用いてもよい。これにより、容量密度を向上させることができる。各誘電層（６ａ～６ｄ）としてシリコン酸化膜とシリコン窒化膜の積層膜を用いてもよい。
【0026】
導電層（７ａ～７ｄ）にポリシリコン膜が用いられている。これにより、低圧ＣＶＤ法を用いて、溝３及び空洞５の表面に沿って導電層（７ａ～７ｄ）を均一に成長させることができる。
【0027】
導電層（７ａ～７ｄ）に金属が用いてもよい。この場合、導電層（７ａ～７ｄ）の等価直列抵抗（ＥＳＲ）を低減することができる。
【0028】
実施形態では基板（１ａ、１ｂ）が半導体である場合を説明したが、基板（１ａ、１ｂ）は、絶縁体であっても、導電体であっても構わない。基板（１ａ、１ｂ）が絶縁体であることで素子分離が容易になる。基板（１ａ、１ｂ）が導電体であることで基板（１ａ、１ｂ）を電極として使用することができる。
【0029】
基板（１ａ、１ｂ）がシリコン基板である場合、基板（１ａ、１ｂ）を安価に作製することができる。
【0030】
溝３又は空洞５の表面が（１１０）面又は（１１１）面と等価な面であることが望ましい。これにより、ウェットエッチングによる異方性エッチングにより、溝３及び空洞５を作製することができる。
【0031】
以下に、図面を参照して、本発明の第１の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、これ以外の種々の製造方法により実現可能である。
【0032】
先ず、図２Ａ及び図２Ｂに示すように、基板１の第１主面１Ｆから基板１の一部をエッチングすることにより溝３を形成する。基板１は、基板１ａと基板１ｂに分離される前の状態を示す。具体的には、まず、基板１の第１主面にマスク材２を形成する。マスク材２としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次に、マスク材２上にレジストをパターニングする。パターニングの方法としては、一般的なフォトリソグラフィ法を用いることができる。パターニングされたレジストをマスクにして、マスク材２をエッチングする。マスク材２は、図２Ａ及び図２Ｂに示すように、溝３が形成される部分に開口を有する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。次に、レジストを酸素プラズマや硫酸等で除去する。このようにして形成したマスク材２を用いてドライエッチングによって、マスク材２の開口から表出する基板１をエッチングし、溝３を形成する。
【0033】
次に、図３Ａ及び図３Ｂに示すように、基板１の第１主面１Ｆに沿ってマスク材４を堆積する。マスク材４としてはシリコン酸化膜を用いることができる、堆積方法としては例として熱ＣＶＤ法を用いることができる。また熱ＣＶＤ法を用いる際は常圧条件にすることによって溝３の開口部からある一定の深さまでの溝３の側壁だけを覆うようにシリコン酸化膜（マスク材４）を堆積できる。
【0034】
次に、図４に示すように、等方的なドライエッチングによって基板１をエッチングし基板１の内部に水平方向に広がる空洞５を形成する。基板１の表面のうち、マスク材４で覆われた部分はエッチングされず、マスク材４が形成されずに露出した部分、つまり、溝３の内部の側面だけが選択的にエッチングされる。エッチング時間によって空洞５を任意の形状に形成できる。ここでは、例えば、図５Ａ及び図５Ｂに示すように、長時間のエッチングにより隣接する空洞５が水平方向につながった形状とすることができる。これにより、第１主面１Ｆに平行な方向に広がる空洞５が基板１の内部に形成され、全ての溝３と空洞５を連結させることができる。そして、図５Ａに示す断面において、基板１が、空洞５よりも第１主面１Ｆ側の部分（基板１ａ）と、空洞５よりも第２主面１Ｒ側の部分（基板１ｂ）に分離させることができる。ただし、図５Ｂに示すように、基板１ａと基板１ｂは、図５Ａの紙面の奥側にて互いに連結されている。
【0035】
次に、図６に示すように、溝３及び空洞５の内面及び第１主面１Ｆ及び第２主面１Ｒを含む基板（１ａ，１ｂ）の表面に、基板（１ａ、１ｂ）を覆うように誘電層（第１誘電層６ａ）を堆積する。誘電層としてはシリコン酸化膜を用いることができ、堆積方法としては熱酸化法、熱ＣＶＤ法を用いることができる。また熱ＣＶＤ法を用いる際は減圧条件にすることによって溝３及び空洞５が深く複雑な形状である場合にもカバレッジ良くシリコン酸化膜を堆積できる。
【0036】
次に、図７に示すように、溝３及び空洞５の内面及び第１主面１Ｆ及び第２主面１Ｒを含む基板（１ａ，１ｂ）の表面に、第１誘電層６ａを覆うように導電層（第１導電層７ａ）を堆積する。ここでは導電層の例としてポリシリコンを用いる。ポリシリコン膜の堆積後に、９５０℃でＰＯＣＬ３中にてアニール処理を施すことで、Ｎ型のポリシリコンが形成され、導電層に導電性を持たせる。ここでは導電層の例としてポリシリコンを用いるが、他にチタン（Ｔｉ）、アルミニウム（Ａｌ）等の金属および金属のシリサイド膜を用いることもできる。ポリシリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。以上の工程により、基板（１ａ、１ｂ）の表面に、第１誘電層６ａと第１導電層７ａが順番に積層される。
【0037】
次に、図６に示した誘電層の堆積及び図７に示した導電層の堆積を３回交互に繰り返す。本実施形態では、図８に示すように、合計で４層の誘電層（６ａ～６ｄ）と４層の導電層（７ａ～７ｄ）によって溝３及び空洞５の内部が埋め戻られる。この時に成膜された誘電層を、第２誘電層６ｂ、第３誘電層６ｃ、第４誘電層６ｄと呼ぶ。一方、この時に成膜された導電層を、第２導電層７ｂ、第３導電層７ｃ、第４導電層７ｄと呼ぶ。第４導電層７ｄを堆積した後、基板１ａの第１主面１Ｆの上方、基板１ｂの第２主面１Ｒの下方に、それぞれ誘電層（第５誘電層６ｅ）を積層する。
【0038】
次に、図９に示すように、基板１ａの第１主面１Ｆ及び第２主面１Ｒの各々の第５誘電層６ｅを、それぞれ部分的に覆うようにマスク材（図示せず）を形成する。マスク材は、コンタクトホール（８ａ、１０ａ）が形成される領域に開口を有する。マスク材を介して、第２誘電層６ｂ、第３誘電層６ｃ、第４誘電層６ｄ、第２導電層７ｂ、第３導電層７ｃ、第４導電層７ｄをドライエッチングする。これにより、高電位電極（１６、１８）が埋設されるコンタクトホール（８ａ、１０ａ）が形成される。同様に、高電位電極（１６、１８）が埋設されるコンタクトホール（８ｂ、１０ｂ）、低電位電極（１７、１９）が埋設されるコンタクトホール（９ａ～９ｃ、１１ａ～１１ｃ）についても、マスク材を介して、図１に示した所望の深さまで誘電層及び導電層をエッチングすることにより形成する。
【0039】
次に、図１０に示すように、基板１ａの第１主面１Ｆ及び第２主面１Ｒの各々の第５誘電層６ｅの上、及び全てのコンタクトホール（８ａ、８ｂ、９ａ、９ｂ、９ｃ、１０ａ、１０ｂ、１１ａ、１１ｂ、１１ｃ）の側面及び底面に、層間膜１２を堆積する。層間膜１２はシリコン酸化膜を用いることができる。なお、層間膜１２の膜厚は、コンタクトホール（８ａ～１１ｃ）が層間膜１２により埋め戻らない程度に薄く、コンタクトホール（８ａ～１１ｂ）の幅は、コンタクトホール（８ａ～１１ｃ）が層間膜１２により埋め戻らない程度に広い。
【0040】
次に、図１１に示すように、パターニングしたマスク材１３を用いて、コンタクトホール（８ａ～１１ｃ）の底面上の層間膜１２をエッチングする。各コンタクトホールの底面には、対応する基板１ａ又は導電層（７ａ～７ｄ）がそれぞれ露出する。各コンタクトホールの側面には層間膜１２が残されている。
【0041】
次に、図１２に示すように、基板（１ａ、１ｂ）の第１主面１Ｆ及び第２主面１Ｒを覆うように、表面電極１４及び裏面電極１５を堆積する。この時、コンタクトホール（８ａ～１１ｃ）の内部は、表面電極１４又は裏面電極１５で埋め戻され、表面電極１４及び裏面電極１５は、コンタクトホール（８ａ～１１ｃ）の底面に露出した、基板１ａ又は導電層（７ａ～７ｄ）に電気的に接続される。表面電極１４及び裏面電極１５の電極材料としては金属が一般的である。具体的には、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）を用いることができる。また、表面電極１４及び裏面電極１５はＴｉ／Ｎｉ／銀（Ａｇ）などの積層膜でもよい。金属膜の形成方法はスパッタ法、又は電子ビーム（ＥＢ）蒸着を用いることができる。なお、表面電極１４は、分割される前の高電位表面電極１６及び低電位表面電極１７に相当し、裏面電極１５は、分割される前の高電位裏面電極１８及び低電位裏面電極１９に相当する。
【0042】
次に、図１３に示すように、一般的なフォトリソグラフィ法によってマスク材２０をパターニングし、ドライエッチングにより表面電極１４及び裏面電極１５の一部をエッチングする。これにより、表面電極１４は、高電位表面電極１６及び低電位表面電極１７に分割され、裏面電極１５は、高電位裏面電極１８及び低電位裏面電極１９に分割される。
【0043】
マスク材２０を除去することにより、図１に示した第１実施形態に係る半導体装置が完成する。
【0044】
溝３及び空洞５をドライエッチングで形成することにより、高アスペクト比の溝３及び空洞５を形成することができる。
【0045】
溝３及び空洞５をウェットエッチングで形成してもよい。これにより、低コストで溝３及び空洞５を形成することができる。
【0046】
誘電層（６ａ～６ｄ）を減圧ＣＶＤ法で形成することができる。これにより、溝３及び空洞５の表面に沿って均一に誘電層（６ａ～６ｄ）を成長させることができる。
【0047】
誘電層（６ａ～６ｄ）を原子層堆積法（ＡＬＤ）で形成してもよい。これにより、溝３及び空洞５の表面に沿って均一に誘電層（６ａ～６ｄ）を成長させることができる。
【0048】
導電層（７ａ～７ｄ）を原子層堆積法（ＡＬＤ）で形成することができる。これにより、溝３及び空洞５の表面に沿って均一に導電層（７ａ～７ｄ）を成長させることができる。
【0049】
導電層（７ａ～７ｄ）を有機金属気相成長法（ＭＯＣＶＤ法）で形成してもよい。これにより、溝３及び空洞５の表面に沿って均一に導電層（７ａ～７ｄ）を成長させることができる。
【0050】
導電層（７ａ～７ｄ）をメッキ成長で形成してもよい。これにより、等価直列抵抗（ＥＳＲ）を低減させることができる。
【0051】
（第２実施形態）
図１４を参照して、本発明の第２の実施形態に係る半導体装置の構成を説明する。第２の実施形態に係る半導体装置は、基板２６を備える。基板２６は、互いに対向する第１主面１Ｆ（表面）及び第２主面１Ｒ（裏面）を有する。基板２６の第１主面１Ｆには、溝３が形成されている。基板２６の内部には、溝３につながる空洞５が形成されている。基板２６は、溝２３が形成された第１基板と空洞２５が形成された第２基板を接合して成る接合基板である。接合方法の詳細は後述する。
図１４を参照して、本発明の第２の実施形態に係る半導体装置の構成を説明する。第２の実施形態に係る半導体装置は、基板２６を備える。基板２６は、互いに対向する第１主面１Ｆ（表面）及び第２主面１Ｒ（裏面）を有する。基板２６の第１主面１Ｆには、溝３が形成されている。基板２６の内部には、溝３につながる空洞５が形成されている。基板２６は、溝２３が形成された第１基板と空洞２５が形成された第２基板を接合して成る接合基板である。接合方法の詳細は後述する。
【0052】
図１４に示す例では、第１主面１Ｆに２つの溝３が形成され、第１主面１Ｆに平行な方向に広がる空洞５が基板２６の内部に形成されている。全ての溝３と空洞５が連結されている。第２実施形態では、空洞５の一部が基板２６の第２主面１Ｒに表出している。これにより、基板２６の表面から裏面まで貫通した穴（溝３及び空洞５）を形成することができるので、基板２６の表面と裏面の両面に配線電極を形成することができる。
【0053】
半導体装置は、溝３及び空洞５の表面に交互に積層された少なくとも１層の誘電層（２８ａ、２８ｂ、２８ｃ、２８ｄ）及び少なくとも１層の導電層（２９ａ、２９ｂ、２９ｃ、２９ｄ）と、少なくとも１層の導電層（２９ａ～２９ｄ）及び基板２６のうち少なくとも一方に電気的に接続された高電位電極（３８、４０）（第１電極）と、高電位電極（３８、４０）に電気的に接続されていない導電層（２９ａ～２９ｄ）及び基板２６に電気的に接続された低電位電極（３９、４１）（第２電極）とを更に備えるコンデンサである。
【0054】
図１４に示す例では、溝２３及び空洞２５の内部に、４層の誘電層（２８ａ～２８ｄ）及び４層の導電層（２９ａ～２９ｄ）が積層されている。全ての溝２３と空洞２５がつながっているので、誘電層（２８ａ～２８ｄ）の各々及び導電層（２９ａ～２９ｄ）の各々は、溝２３及び空洞２５の内部において連結されている。なお、第１主面１Ｆ及び第２主面１Ｒ上にも５層の誘電層（２８ａ～２８ｅ）及び４層の導電層（２９ａ～２９ｄ）が積層されている。第１主面１Ｆ上、第２主面１Ｒ上、溝２３及び空洞２５の内部に配置された誘電層（２８ａ～２８ｄ）の各々及び導電層（２９ａ～２９ｄ）の各々は連結されている。なお、層の数は４に限らず、溝２３及び空洞２５の内部に１層～３層の誘電層及び１層～３層の導電層を配置しても、あるいは、５層以上の誘電層及び導電層を配置しても構わない。
【0055】
高電位電極（３８、４０）は、第１主面１Ｆ上に配置された高電位表面電極３８と、第２主面１Ｒ上に配置された高電位裏面電極４０とを有する。高電位表面電極３８の一部は、第１主面１Ｆ上に堆積された誘電層（２８ｂ～２８ｅ）及び導電層（２９ｂ～２９ｄ）を貫通するコンタクトホール３０ａ内に層間絶縁膜３４を介して埋設されている。これにより、高電位表面電極３８は、コンタクトホール３０ａの底面に露出する導電層２９ａに電気的に接続され、層間絶縁膜３４によって導電層（２９ｂ～２９ｄ）から電気的に絶縁されている。高電位表面電極３８の他の一部は、第１主面１Ｆ上に堆積された誘電層（２８ｄ、２８ｅ）及び導電層２９ｄを貫通するコンタクトホール３０ｂ内に層間絶縁膜３４を介して埋設されている。これにより、高電位表面電極３８は、コンタクトホール３０ｂの底面に露出する導電層２９ｃに電気的に接続され、層間絶縁膜３４によって導電層２９ｄから電気的に絶縁されている。
【0056】
高電位表面電極３８と同様にして、高電位裏面電極４０の一部は、第２主面１Ｒ上に形成されたコンタクトホール（３２ａ、３２ｂ）内に層間絶縁膜３４を介して埋設されている。よって、高電位裏面電極４０は、コンタクトホール（３２ａ、３２ｂ）の底面に露出する導電層（２９ａ、２９ｃ）にそれぞれ電気的に接続され、層間絶縁膜３４によって他の導電層（２９ｂ、２９ｄ）から電気的に絶縁されている。
【0057】
低電位電極（３９、４１）は、第１主面１Ｆ側に配置された低電位表面電極３９と、第２主面１Ｒ側に配置された低電位裏面電極４１とを有する。低電位表面電極３９の一部は、第１主面１Ｆ上に堆積された誘電層（２８ａ～２８ｅ）及び導電層（２９ａ～２９ｄ）を貫通するコンタクトホール３１ａ内に層間絶縁膜３４を介して埋設されている。これにより、低電位表面電極３９は、コンタクトホール３１ａの底面に露出する基板２６に電気的に接続され、層間絶縁膜３４によって導電層（２９ａ～２９ｄ）から電気的に絶縁されている。低電位表面電極３９の他の一部は、第１主面１Ｆ上に堆積された誘電層（２８ｃ～２８ｅ）及び導電層（２９ｃ、２９ｄ）を貫通するコンタクトホール３１ｂ内に層間絶縁膜３４を介して埋設されている。これにより、低電位表面電極３９は、コンタクトホール３１ｂの底面に露出する導電層２９ｂに電気的に接続され、層間絶縁膜３４によって導電層（２９ｃ、２９ｄ）から電気的に絶縁されている。低電位表面電極３９の更に他の一部は、第１主面１Ｆ上に堆積された誘電層２８ｅを貫通するコンタクトホール３１ｃ内に層間絶縁膜３４を介して埋設されている。これにより、低電位表面電極３９は、コンタクトホール３１ｃの底面に露出する導電層２９ｄに電気的に接続されている。
【0058】
低電位表面電極３９と同様にして、低電位裏面電極４１の一部は、第２主面１Ｒ上に形成されたコンタクトホール（３３ａ、３３ｂ、３３ｃ）内に層間絶縁膜３４を介して埋設されている。よって、低電位裏面電極４１は、コンタクトホール（３３ａ～３３ｃ）の底面に露出する基板２６及び導電層（２９ｂ、２９ｄ）にそれぞれ電気的に接続され、層間絶縁膜３４によって他の導電層（２９ａ、２９ｃ）から電気的に絶縁されている。
【0059】
図１４に示すコンデンサの基本的な動作について説明する。高電位電極（３８、４０）に正の電圧を印加し、低電位電極（３９、４１）に負の電圧を印加する。これにより、高電位電極（３８、４０）に電気的に接続された導電層（２９ａ、２９ｃ）に正電荷が充電され、低電位電極（３９、４１）に電気的に接続された基板２６及び導電層（２９ｂ、２９ｄ）に負電荷が充電される。この時、誘電層（２８ａ～２８ｄ）の内部で分極が起こり、静電容量が発生する。
【0060】
以下に、図面を参照して、本発明の第２の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、これ以外の種々の製造方法により実現可能である。
【0061】
先ず、図１５Ａ及び図１５Ｂに示すように、マスク材２２を第１基板２１の表面にパターニングし、マスク材２２を用いて第１基板２１の一部をエッチングすることにより、第１基板２１の表裏面を貫通する複数の溝２３を形成する。図１５Ａの断面図において、溝２３は、紙面に垂直な方向に延びている。第１基板２１をその表面に垂直な方向から見た時、溝２３はストライプ形状を成している。また、図１５Ｃ及び図１５Ｄに示すように、マスク材２２を第２基板２４の表面にパターニングし、マスク材２２を用いて第２基板２４の一部をエッチングすることにより、第２基板２４の表裏面を貫通する複数の空洞２５を形成する。図１５Ｃの断面図において、空洞２５は、紙面に平行な方向に延びている。第２基板２４をその表裏面に垂直な方向から見た時に、空洞２５はストライプ形状を成している。第１基板２１及び第２基板２４のエッチング方法は、ドライエッチング及びウェットエッチングのいずれの方法を用いてもよい。
【0062】
次に、図１６Ａ及び図１６Ｂに示すように、第１基板２１および第２基板２４を接合して接合基板２６を作製する。接合後は、第１基板２１上の溝２３および第２基板２４上の空洞２５が連結される。これにより、溝２３及び空洞２５は接合基板２６の深さ方向および水平方向に広がる穴２７を成す。ここでは接合方法の一例として、第１基板２１及び第２基板２４の表面を洗浄した後に、基板同士を張り合わせ４００℃以上の高温でアニールすることにより接合する「熱拡散接合」を用いる。しかし、第１基板２１と第２基板２４の間に接合剤を設置して基板同士を接合しても構わない。なお、接合後に、接合基板２６をその第１主面に垂直な方向から見た時に、溝２３の長手方向と空洞２５の長手方向は交差している。
【0063】
次に、図１７に示すように、溝２３及び空洞２５の内面及び第１主面１Ｆ及び第２主面１Ｒを含む接合基板２６の表面に、接合基板２６を覆うように誘電層（第１誘電層２８ａ）を堆積する。次に、接合基板２６の表面に、第１誘電層２８ａを覆うように導電層（第１導電層２９ａ）を堆積する。
【0064】
次に、同様にして、誘電層の堆積及び導電層の堆積を３回交互に繰り返す。本実施形態では、図１７に示すように、合計で４層の誘電層（２８ａ～２８ｄ）と４層の導電層（２９ａ～２９ｄ）によって溝２３及び空洞２５の内部が埋め戻られる。この時に成膜された誘電層を、第２誘電層２８ｂ、第３誘電層２８ｃ、第４誘電層２８ｄと呼ぶ。一方、この時に成膜された導電層を、第２導電層２９ｂ、第３導電層２９ｃ、第４導電層２９ｄと呼ぶ。第４導電層２９ｄを堆積した後、基板２６の第１主面１Ｆの上方、基板２６の第２主面１Ｒの下方に、それぞれ誘電層（第５誘電層２８ｅ）を積層する。
【0065】
次に、図１８に示すように、マスク材を用いて誘電層（２８ａ～２８ｅ）及び導電層（２９ａ～２９ｄ）をエッチングすることにより、複数のコンタクトホール（３０ａ、３０ｂ、３１ａ、３１ｂ、３１ｃ、３２ａ、３２ｂ、３３ａ、３３ｂ、３３ｃ）を形成する。深さの等しいコンタクトホール、例えば、コンタクトホール（３０ａ、３２ａ）は同じマスク材を用いて同時に形成できるが、深さの異なるコンタクトホールは、異なるマスク材を用いて個別に形成される。
【0066】
次に、図１９に示すように、基板２６の第１主面１Ｆ及び第２主面１Ｒの各々の第５誘電層２８ｅの上、及び全てのコンタクトホール（３０ａ～３３ｃ）の側面及び底面に、層間膜３４を堆積する。層間膜３４はシリコン酸化膜を用いることができる。なお、層間膜３４の膜厚は、コンタクトホール（３０ａ～３３ｃ）が層間膜３４により埋め戻らない程度に薄く、コンタクトホール（３０ａ～３３ｃ）の幅は、コンタクトホール（３０ａ～３３ｃ）が層間膜３４により埋め戻らない程度に広い。
【0067】
次に、図２０に示すように、パターニングしたマスク材３５を用いて、コンタクトホール（３０ａ～３３ｃ）の底面上の層間膜３４をエッチングする。各コンタクトホールの底面には、対応する基板２６又は導電層（２９ａ～２９ｄ）がそれぞれ露出する。各コンタクトホールの側面には層間膜３４が残されている。
【0068】
次に、図２１に示すように、基板２６の第１主面１Ｆ及び第２主面１Ｒを覆うように、表面電極３６及び裏面電極３７を堆積する。この時、コンタクトホール（３０ａ～３３ｃ）の内部は、表面電極３６又は裏面電極３７で埋め戻され、表面電極３６及び裏面電極３７は、コンタクトホール（３０ａ～３３ｃ）の底面に露出した、基板２６又は導電層（２９ａ～２９ｄ）に電気的に接続される。表面電極３６及び裏面電極３７の電極材料としては金属が一般的である。具体的には、Ｔｉ、Ｎｉ、Ｍｏを用いることができる。また、表面電極３６及び裏面電極３７はＴｉ／Ｎｉ／Ａｇなどの積層膜でもよい。金属膜の形成方法はスパッタ法、又は電子ビーム（ＥＢ）蒸着を用いることができる。なお、表面電極３６は、分割される前の高電位表面電極３８及び低電位表面電極３９に相当し、裏面電極３７は、分割される前の高電位裏面電極４０及び低電位裏面電極４１に相当する。
【0069】
次に、図２２に示すように、一般的なフォトリソグラフィ法によってマスク材４２をパターニングし、ドライエッチングにより表面電極３６及び裏面電極３７の一部をエッチングする。これにより、表面電極３６は、高電位表面電極３８及び低電位表面電極３９に分割され、裏面電極３７は、高電位裏面電極４０及び低電位裏面電極４１に分割される。
【0070】
マスク材４２を除去することにより、図１４に示した第２実施形態に係る半導体装置が完成する。
【0071】
第２の実施形態によれば、第１の実施形態と同様な作用効果が得られるとともに、更に以下に示す作用効果も得られる。
【0072】
第１基板２１及び第２基板２４をその表裏面に垂直な方向から見た時に、溝２３及び空洞２５は、ストライプ模様をそれぞれ形成している。これにより、誘電層（２８ａ～２８ｄ）と導電層（２９ａ～２９ｄ）の多層構造にした際の容量低下を防ぐことができる。
【0073】
接合後に接合基板２６をその第１主面に垂直な方向から見た時に、溝２３の長手方向と空洞２５の長手方向は交差している。交差したストライプ状の穴２７（溝２３及び空洞２５）を形成することで穴２７のアスペクト比を単一のストライプ形状と比較して高くすることができる。
【0074】
溝２３が形成された第１基板２１と空洞２５が形成された第２基板２４を接合して基板（接合基板２６）を形成している。これにより、アスペクト比が高い穴２７を持つ基板２６を形成することができる。よって、基板２６の単位面積当たりの容量密度が高いキャパシタを作製することができる。
【0075】
第１基板２１と第２基板２４を熱拡散接合によって接合する。これにより、接合する基板同士を強固な結合で接合することができる。
【0076】
第１基板２１と第２基板２４を接着剤を用いて接合してもよい。これにより、短時間で基板を接合することができる。
【0077】
（第３実施形態）
図２３を参照して、本発明の第３の実施形態に係る半導体装置の構成を説明する。第３の実施形態に係る半導体装置は、基板４７を備える。基板４７は、互いに対向する第１主面１Ｆ（表面）及び第２主面１Ｒ（裏面）を有する。基板４７の第１主面１Ｆには、溝５１が形成されている。基板４７の内部には、溝５１につながる空洞４８が形成されている。
図２３を参照して、本発明の第３の実施形態に係る半導体装置の構成を説明する。第３の実施形態に係る半導体装置は、基板４７を備える。基板４７は、互いに対向する第１主面１Ｆ（表面）及び第２主面１Ｒ（裏面）を有する。基板４７の第１主面１Ｆには、溝５１が形成されている。基板４７の内部には、溝５１につながる空洞４８が形成されている。
【0078】
図２３に示す第３実施形態では、全ての溝５１と空洞４８が連結され、空洞４８の一部が基板４７の第２主面１Ｒに表出している。これにより、基板４７の表面から裏面まで貫通した穴（溝５１及び空洞４８）を形成することができるので、基板４７の表面と裏面の両面に配線電極を形成することができる。
【0079】
図２３に示す基板４７は、図１４に示した２枚の基板２６の表裏面を重ね合わせて接合した接合基板に相当する。すなわち、基板４７は、溝５１が形成された第１基板と空洞２５が形成された第２基板乃至第４基板とから成る計４枚の基板を接合して成る接合基板である。接合方法は、第２実施形態と同じであり説明を割愛する。
【0080】
第３実施形態に係る半導体装置は、第２実施形態と同様にして、溝５１及び空洞４８の表面に交互に積層された少なくとも１層の誘電層（２８ａ、２８ｂ、２８ｃ、２８ｄ）及び少なくとも１層の導電層（２９ａ、２９ｂ、２９ｃ、２９ｄ）と、少なくとも１層の導電層（２９ａ～２９ｄ）及び基板４７のうち少なくとも一方に電気的に接続された高電位電極（３８、４０）（第１電極）と、高電位電極（３８、４０）に電気的に接続されていない導電層（２９ａ～２９ｄ）及び基板２６に電気的に接続された低電位電極（３９、４１）（第２電極）とを更に備えるコンデンサである。誘電層（２８ａ～２８ｄ）、導電層（２９ａ～２９ｄ）、高電位電極（３８、４０）、低電位電極（３９、４１）、及びコンデンサの動作の詳細は、第２実施形態と同じであり、説明を割愛する。
【0081】
以下に、図面を参照して、本発明の第３の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、これ以外の種々の製造方法により実現可能である。第２実施形態と同じ部分については説明を割愛する。
【0082】
先ず、図２４Ａ及び図２４Ｂに示すように、マスク材を用いて第１基板４３、第２基板４４、第３基板４５、及び第４基板４６の一部をそれぞれエッチングすることにより、第１基板４３、第２基板４４、第３基板４５、及び第４基板４６の表裏面を貫通する複数の溝５１又は空洞（５２、５３、５４）を形成する。図２４Ａの断面図において、溝５１及び空洞５３は、紙面に垂直な方向に延びている。図２４Ａの断面図において、空洞（５２、５４）は、紙面に平行な方向に延びている。第１基板４３、第２基板４４、第３基板４５、及び第４基板４６をその表面に垂直な方向から見た時、溝５１及び空洞（５２、５３、５４）はそれぞれストライプ形状を成している。
【0083】
次に、図２５Ａ及び図２５Ｂに示すように、第１基板４３乃至第４基板４６をその表裏面を重ね合わせて接合することにより接合基板４７を作製する。接合後は、第１基板４３上の溝５１、第２基板４４上の空洞５２、第３基板４５上の空洞５３、及び第４基板４６上の空洞５４が全て連結される。これにより、溝５１及び空洞（５２～５４）は接合基板４７の深さ方向および水平方向に広がる穴を成す。なお、接合後に、接合基板４７をその第１主面１Ｆに垂直な方向から見た時に、溝２３及び空洞５３の長手方向と空洞（５２、５４）の長手方向は交差している。
【0084】
次に、第２実施形態と同様にして、誘電層の堆積及び導電層の堆積を４回交互に繰り返す。第４導電層２９ｄを堆積した後、基板４７の第１主面１Ｆの上方、基板４７の第２主面１Ｒの下方に、それぞれ誘電層（第５誘電層２８ｅ）を積層する。
【0085】
以下、第２実施形態と同様な工程を実施して、コンタクトホール（３０ａ～３３ｃ）、高電位電極（３８、４０）、及び低電位電極（３９、４１）を形成することにより、図２３に示した第３実施形態に係る半導体装置が完成する。
【0086】
第３実施形態によれば、第２実施形態と同様な作用効果が得られる。
【0087】
（その他の実施形態）
例えば、図２７Ａに示すように、その表裏面にストライプ形状の溝（６１ａ～６１ｃ、６２ａ～６２ｄ）がそれぞれ形成された基板７１を用意する。図２７Ｂに示すように、同様な基板を複数（７１～７４）用意する。図２７Ｃに示すように、これらの基板（７１～７４）を、その表裏面を重ね合わせて接合することにより、１つの接合基板８１（基板）を形成してもよい。
例えば、図２７Ａに示すように、その表裏面にストライプ形状の溝（６１ａ～６１ｃ、６２ａ～６２ｄ）がそれぞれ形成された基板７１を用意する。図２７Ｂに示すように、同様な基板を複数（７１～７４）用意する。図２７Ｃに示すように、これらの基板（７１～７４）を、その表裏面を重ね合わせて接合することにより、１つの接合基板８１（基板）を形成してもよい。
【0088】
接合基板８１の表面（第１主面）には、基板７１の溝（６１ａ～６１ｃ）が形成されている。接合基板８１の内部には、基板７１の溝（６１ａ～６１ｃ）につながる空洞が形成されている。ここで、図２７Ｃにおける「空洞」には、基板７１の溝（６２ａ～６２ｄ）及び基板（７２～７４）の溝（６１ａ～６１ｃ、６２ａ～６２ｄ）が含まれている。基板７１の全ての溝（６１ａ～６１ｃ）と「空洞」とは連結され、接合基板８１の裏面には、「空洞」の一部、すなわち基板７４の溝（６２ａ～６２ｄ）が表出している。
【0089】
第１～第３実施形態では、溝及び空洞の幅であって、第１主面１Ｆに平行な方向の幅が一定である場合を説明した。しかし、溝及び空洞の幅を溝及び空洞の深さに応じて変化させてもよい。具体的には、溝及び空洞の少なくとも一方の幅であって、第１主面１Ｆに平行な方向の幅は、第１主面１Ｆから第２主面１Ｒへ近づくほど、広くなっていてもよい。或いは、溝及び空洞の少なくとも一方の幅であって、第１主面１Ｆに平行な方向の幅は、第１主面１Ｆから第２主面１Ｒへ近づくほど、狭くなっていてもよい。基板の深さ方向に沿って溝及び空洞の幅を変えるによって、溝及び空洞を誘電層及び導電層で埋め込みやすくすることができる。また、溝及び空洞の内部の表面積を増やすことができるので、容量密度を更に高めることができる。
【0090】
上述の実施形態は、本発明を実施する形態の例である。このため、本発明は、上述の実施形態に限定されることはなく、これ以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計などに応じて種々の変更が可能であることは言うまでもない。
【符号の説明】
【0091】
１、１ａ、１ｂ、２６、４７、８１ 基板
１Ｆ 第１主面
１Ｒ 第２主面
３、２３、５１、６１ａ～６１ｃ 溝
５、２５、４８、５２、５３、５４、６２ａ～６２ｄ 空洞
６ａ～６ｅ、２８ａ～２８ｅ 誘電層
７ａ～７ｄ、２９ａ～２９ｄ 導電層
１６、１８、３８、４０ 第１電極（高電位電極）
１７、１９、３９、４１ 第２電極（低電位電極）
１Ｆ 第１主面
１Ｒ 第２主面
３、２３、５１、６１ａ～６１ｃ 溝
５、２５、４８、５２、５３、５４、６２ａ～６２ｄ 空洞
６ａ～６ｅ、２８ａ～２８ｅ 誘電層
７ａ～７ｄ、２９ａ～２９ｄ 導電層
１６、１８、３８、４０ 第１電極（高電位電極）
１７、１９、３９、４１ 第２電極（低電位電極）
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図15C】
【図15D】
【図16A】
【図16B】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24A】
【図24B】
【図25A】
【図25B】
【図26】
【図27A】
【図27B】
【図27C】