特許 7612395 コンデンサ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-27

(45)【発行日】2025-01-14

(54)【発明の名称】コンデンサ及びその製造方法

(51)【国際特許分類】

   H10D 1/68 20250101AFI20250106BHJP

   H01G 4/33 20060101ALI20250106BHJP

   H01L 21/3205 20060101ALI20250106BHJP

   H01L 21/768 20060101ALI20250106BHJP

   H01L 23/522 20060101ALI20250106BHJP

【ＦＩ】

H01L27/04 C

H01G4/33 102

H01L21/88 J

H01L21/90 B

【請求項の数】 14

(21)【出願番号】P 2020192608

(22)【出願日】2020-11-19

(65)【公開番号】P2022081207

(43)【公開日】2022-05-31

【審査請求日】2023-08-07

(73)【特許権者】

【識別番号】000003997

【氏名又は名称】日産自動車株式会社

(73)【特許権者】

【識別番号】507308902

【氏名又は名称】ルノー エス．ア．エス．

【氏名又は名称原語表記】ＲＥＮＡＵＬＴ Ｓ．Ａ．Ｓ．

【住所又は居所原語表記】１２２－１２２ ｂｉｓ， ａｖｅｎｕｅ ｄｕ Ｇｅｎｅｒａｌ Ｌｅｃｌｅｒｃ， ９２１００ Ｂｏｕｌｏｇｎｅ－Ｂｉｌｌａｎｃｏｕｒｔ， Ｆｒａｎｃｅ

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】丸井 俊治

(72)【発明者】

【氏名】林 哲也

(72)【発明者】

【氏名】沼倉 啓一郎

(72)【発明者】

【氏名】倪 威

(72)【発明者】

【氏名】早見 泰明

(72)【発明者】

【氏名】田中 亮太

【審査官】戸川 匠

(56)【参考文献】

【文献】米国特許出願公開第２０１９／００７４３４９（ＵＳ，Ａ１）

【文献】特開２００５－２６０１６３（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／０１９９９３３（ＵＳ，Ａ１）

【文献】特開２００２－１８４９５３（ＪＰ，Ａ）

【文献】米国特許出願公開第２００２／００７６８９４（ＵＳ，Ａ１）

【文献】特開２０１９－０２１８９８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／００１９７８７（ＵＳ，Ａ１）

【文献】国際公開第２０２０／０２５９９５（ＷＯ，Ａ１）

【文献】特開２００５－１７５１９３（ＪＰ，Ａ）

【文献】特開２００１－２５７２７２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｇ ４／３３

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

互いに対向する第１主面及び第２主面と、第１主面に形成された溝と、を有する基板と、
少なくとも前記溝及び前記第１主面に交互に積層された少なくとも２層の誘電層及び少なくとも２層の導電層と、
前記第１主面上に形成された第１コンタクトホールに埋め込まれた第１電極であって、少なくとも１層の導電層に電気的に接続された前記第１電極と、
前記第１主面上に形成された第２コンタクトホールに埋め込まれた第２電極であって、前記第１電極に電気的に接続されていない前記導電層及び前記基板に電気的に接続された前記第２電極と、を備え、
前記第１電極に電気的に接続された前記導電層は、前記第１主面のうち、少なくとも前記第２コンタクトホールが形成された領域を除いた領域に配置され、
前記第２電極に電気的に接続された前記導電層は、前記第１主面のうち、少なくとも前記第１コンタクトホールが形成された領域を除いた領域に配置されている、
コンデンサ。

【請求項2】

前記第１電極が前記第１コンタクトホールを介して、前記少なくとも１層の導電層に電気的に接続している請求項１に記載のコンデンサ。

【請求項3】

前記第２電極が前記第２コンタクトホールを介して、前記第１電極に電気的に接続されていない前記導電層及び前記基板に電気的に接続している請求項１又は２に記載のコンデンサ。

【請求項4】

前記第１電極が前記第１コンタクトホールの側面において、前記少なくとも１層の前記導電層に電気的に接続されている請求項２に記載のコンデンサ。

【請求項5】

前記第２電極が前記第２コンタクトホールの側面において、前記第１電極に電気的に接続されていない前記導電層に電気的に接続されている請求項３に記載のコンデンサ。

【請求項6】

前記溝が前記基板の第２主面まで達している請求項１～５のいずれか一項に記載のコンデンサ。

【請求項7】

前記第２主面にも、前記少なくとも２層の誘電層及び前記少なくとも２層の導電層が交互に積層されている請求項６に記載のコンデンサ。

【請求項8】

前記第１電極が、前記第２主面上に形成された前記第１コンタクトホールにも埋め込まれている請求項７に記載のコンデンサ。

【請求項9】

前記第２電極が、前記第２主面上に形成された前記第２コンタクトホールにも埋め込まれている請求項７又は８に記載のコンデンサ。

【請求項10】

前記基板が導電体である請求項１～９のいずれか一項に記載のコンデンサ。

【請求項11】

前記基板が絶縁体である請求項１～１０のいずれか一項に記載のコンデンサ。

【請求項12】

請求項１～１１のいずれか一項に記載のコンデンサを製造する方法であって、
前記溝をドライエッチングで形成するコンデンサの製造方法。

【請求項13】

請求項１～１１のいずれか一項に記載のコンデンサを製造する方法であって、
前記溝をウェットエッチングで形成するコンデンサの製造方法。

【請求項14】

請求項１～１１のいずれか一項に記載のコンデンサを製造する方法であって、
前記第２コンタクトホールが形成される領域の前記導電層を、ドライエッチングによって除去するコンデンサの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、コンデンサ及びその製造方法に関するものである。

【背景技術】

【0002】

導電性ポリシリコン層と誘電体層とが交互に堆積された層配列が基板中のポアの内部に埋設されたトレンチキャパシタが知られている（特許文献１参照）。特許文献１では、ポアの内部に埋設された層配列が基板の最上面上に継続され、電極のための接触構造が設けられている。

【先行技術文献】

【特許文献】

【0003】

【文献】特表２００９－５１５３５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１では、各導電性ポリシリコン層と電極とを接続する部位（コンタクトホール）を導電性ポリシリコン層毎に基板の表面に設けている。このため、積層する導電性ポリシリコン層層の数が増えると、基板の表面に設けるコンタクトホールの数も増加してしまう。

【0005】

本発明は、上記のような事情に鑑み成されたものであり、溝の内部に積層する導電層の数が増えてもコンタクトホールの数の増加を抑制することができるコンデンサ及びその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

上述の課題を解決するため、本発明の一態様に係るコンデンサにおいて、第１コンタクトホールに埋め込まれた第１電極に電気的に接続された導電層は、第１主面のうち、少なくとも第２コンタクトホールが形成された領域を除いた領域に配置されている。第２コンタクトホールに埋め込まれた第２電極に電気的に接続された導電層は、第１主面のうち、少なくとも第１コンタクトホールが形成された領域を除いた領域に配置されている。

【発明の効果】

【0007】

本発明の一態様によれば、溝の内部に積層する導電層の数が増えてもコンタクトホールの数の増加を抑制することができる。

【図面の簡単な説明】

【0008】

【図1】図１は、本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。

【図2A】図２Ａは、図１に示す半導体装置の製造方法の工程を示す断面図である（その１）。

【図2B】図２Ｂは、図２Ａに示す工程を示す斜視図である。

【図3】図３は、図１に示す半導体装置の製造方法の工程を示す断面図である（その２）。

【図4】図４は、図１に示す半導体装置の製造方法の工程を示す断面図である（その３）。

【図5】図５は、図１に示す半導体装置の製造方法の工程を示す断面図である（その４）。

【図6】図６は、図１に示す半導体装置の製造方法の工程を示す断面図である（その５）。

【図7】図７は、図１に示す半導体装置の製造方法の工程を示す断面図である（その６）。

【図8】図８は、図１に示す半導体装置の製造方法の工程を示す断面図である（その７）。

【図9】図９は、図１に示す半導体装置の製造方法の工程を示す断面図である（その８）。

【図10】図１０は、図１に示す半導体装置の製造方法の工程を示す断面図である（その９）。

【図11】図１１は、図１に示す半導体装置の製造方法の工程を示す断面図である（その１０）。

【図12】図１２は、図１に示す半導体装置の製造方法の工程を示す断面図である（その１１）。

【図13】図１３は、図１に示す半導体装置の製造方法の工程を示す断面図である（その１２）。

【図14】図１４は、図１に示す半導体装置の製造方法の工程を示す断面図である（その１３）。

【図15】図１５は、本発明の第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。

【図16】図１６は、図１５に示す半導体装置の製造方法の工程を示す断面図である（その１）。

【図17】図１７は、図１５に示す半導体装置の製造方法の工程を示す断面図である（その２）。

【図18】図１８は、図１５に示す半導体装置の製造方法の工程を示す断面図である（その３）。

【図19】図１９は、図１５に示す半導体装置の製造方法の工程を示す断面図である（その４）。

【図20】図２０は、図１５に示す半導体装置の製造方法の工程を示す断面図である（その５）。

【図21】図２１は、図１５に示す半導体装置の製造方法の工程を示す断面図である（その６）。

【図22】図２２は、図１５に示す半導体装置の製造方法の工程を示す断面図である（その７）。

【図23】図２３は、図１５に示す半導体装置の製造方法の工程を示す断面図である（その８）。

【図24】図２４は、図１５に示す半導体装置の製造方法の工程を示す断面図である（その９）。

【図25A】図２５Ａは、図１７に示す断面図に対応する斜視図である。

【図25B】図２５Ｂは、図１８に示す断面図に対応する斜視図である（その１）。

【図25C】図２５Ｃは、図１８に示す断面図に対応する斜視図である（その２）。

【図25D】図２５Ｄは、図２１に示す断面図に対応する斜視図である。

【図26】図２６は、本発明の第３の実施形態に係る半導体装置の構成を示す模式的な断面図である。

【発明を実施するための形態】

【0009】

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含んでいる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

【0010】

（第１実施形態）
図１を参照して、本発明の第１の実施形態に係る半導体装置の構成を説明する。第１の実施形態に係る半導体装置は、基板１を備える。基板１は、互いに対向する第１主面１Ｆ及び第２主面１Ｒと、第１主面１Ｆに形成された溝２と、を有する。図２５Ａの斜視図に示すように、基板１は、複数の櫛歯部４１と櫛歯部４１を支持する支持部４２とからなる。図１の断面図には、図２５Ａに示す複数の櫛歯部４１の断面構造を示している。溝２は、隣接する櫛歯部４１の間に配置された空隙であり、溝２は基板１を貫通して第２主面１Ｒに到達している。基板１は、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、又は酸化ガリウム（Ｇａ２Ｏ３）からなる単結晶基板である。基板１にはＮ型又はＰ型の不純物が高濃度にドープされ、後述する導電層と同様に基板１は導電体として用いられている。

【0011】

半導体装置は、少なくとも溝２及び第１主面に交互に積層された少なくとも１層の誘電層３及び少なくとも１層の導電層（４ａ～４ｃ、７ａ、７ｂ）を備える。第１実施形態では、５層の誘電層３及び５層の導電層（４ａ～４ｃ、７ａ、７ｂ）が、溝２の内部、第１主面１Ｆ及び第２主面１Ｒに交互に積層されている。導電層（４ａ～４ｃ、７ａ、７ｂ）は誘電層３によって互いに電気的に絶縁されている。５層の導電層（４ａ～４ｃ、７ａ、７ｂ）及び５層の誘電層３の各々は、第１主面１Ｆ、溝２の内部、及び第２主面１Ｒに連続して形成されている。溝２の内部に積層される誘電層及び導電層の数は、溝の幅及び誘電層及び導電層の厚さによって定まり、１～３層、又は５層以上であってもよい。

【0012】

以後、図１に示す５層の導電層（４ａ～４ｃ、７ａ、７ｂ）を、基板１に近い側から順に、第１高電位導電層４ａ、第１低電位導電層７ａ、第２高電位導電層４ｂ、第２低電位導電層７ｂ、及び第３高電位導電層４ｃと個別に呼称する場合がある。

【0013】

半導体装置は、第１主面１Ｆ上に形成された第１コンタクトホール（１５ａ、１５ｂ）に埋め込まれた高電位表面電極１８（第１電極）と、第１主面１Ｆ上に形成された第２コンタクトホール（１３ａ、１３ｂ）に埋め込まれた低電位表面電極１９（第２電極）とを備える。高電位表面電極１８は、少なくとも１層の導電層（４ａ～４ｃ）及び基板１のうち少なくとも一方に電気的に接続されている。低電位表面電極１９は、高電位表面電極１８に電気的に接続されていない導電層（７ａ、７ｂ）及び基板１に電気的に接続されている。実施形態では、高電位表面電極が第１電極に対応し、高電位表面電極が第２電極に対応する場合を示すが、逆であっても構わない。

【0014】

第１実施形態では、２つの第１コンタクトホール（１５ａ、１５ｂ）が第１主面１Ｆ上に形成され、第１コンタクトホール（１５ａ、１５ｂ）の側面及び底面に高電位表面電極１８が形成されている。高電位表面電極１８は、第１コンタクトホール（１５ａ、１５ｂ）の底面において、第１高電位導電層４ａに接触して電気的に接続され、第１コンタクトホール（１５ａ、１５ｂ）の側面において、第２高電位導電層４ｂ及び第３高電位導電層４ｃに接触して電気的に接続されている。

【0015】

同様に、２つの第２コンタクトホール（１３ａ、１３ｂ）が第１主面１Ｆ上に形成され、第２コンタクトホール（１３ａ、１３ｂ）の側面及び底面に低電位表面電極１９が形成されている。低電位表面電極１９は、第２コンタクトホール（１３ａ、１３ｂ）の底面において、基板１に接触して電気的に接続され、第２コンタクトホール（１３ａ、１３ｂ）の側面において、第１低電位導電層７ａ及び第２低電位導電層７ｂに接触して電気的に接続されている。

【0016】

低電位表面電極１９（第２電極）に電気的に接続された導電層（第１低電位導電層７ａ及び第２低電位導電層７ｂ）は、第１主面１Ｆのうち、少なくとも第１コンタクトホール（１５ａ、１５ｂ）が形成された領域（９ａ、９ｂ）を除いた領域に配置されている。すなわち、第１主面１Ｆ上の第１コンタクトホール（１５ａ、１５ｂ）が形成された領域（９ａ、９ｂ）に、第１低電位導電層７ａ及び第２低電位導電層７ｂは配置されていない。よって、第１コンタクトホール（１５ａ、１５ｂ）の側面に、第１低電位導電層７ａ及び第２低電位導電層７ｂは表出せず、高電位表面電極１８は、第１低電位導電層７ａ及び第２低電位導電層７ｂから電気的に絶縁されている。

【0017】

高電位表面電極１８（第１電極）に電気的に接続された導電層（第１高電位導電層４ａ、第２高電位導電層４ｂ及び第３高電位導電層４ｃ）は、第１主面１Ｆのうち、少なくとも第２コンタクトホール（１３ａ、１３ｂ）が形成された領域（６ａ～６ｃ）を除いた領域に配置されている。すなわち、第１主面１Ｆ上の第２コンタクトホール（１３ａ、１３ｂ）が形成された領域（６ａ～６ｃ）に、第１高電位導電層４ａ、第２高電位導電層４ｂ及び第３高電位導電層４ｃは配置されていない。よって、第２コンタクトホール（１３ａ、１３ｂ）の側面に、第１高電位導電層４ａ、第２高電位導電層４ｂ及び第３高電位導電層４ｃは表出せず、低電位表面電極１９は、第１高電位導電層４ａ、第２高電位導電層４ｂ及び第３高電位導電層４ｃから電気的に絶縁されている。

【0018】

誘電層３にシリコン酸化膜を用いることができる。これにより、高電圧での動作が可能となる。または、誘電層３に誘電率の高いシリコン窒化膜を用いてもよい。これにより、容量密度を向上させることができる。あるいは、各誘電層３としてシリコン酸化膜とシリコン窒化膜の積層膜を用いてもよい。

【0019】

導電層（４ａ～４ｃ、７ａ、７ｂ）にポリシリコン膜が用いることができる。これにより、低圧ＣＶＤ法を用いて、溝２の表面に沿って導電層（４ａ～４ｃ、７ａ、７ｂ）を均一に成長させることができる。または、導電層（４ａ～４ｃ、７ａ、７ｂ）に金属が用いてもよい。この場合、導電層（４ａ～４ｃ、７ａ、７ｂ）の等価直列抵抗（ＥＳＲ）を低減することができる。

【0020】

図１に示す半導体装置のコンデンサとしての基本的な動作について説明する。高電位表面電極１８に正の電圧を印加し、低電位表面電極１９に負の電圧を印加する。これにより、高電位表面電極１８に電気的に接続された導電層（４ａ～４ｃ）に正電荷が充電され、低電位表面電極１９に電気的に接続された基板１及び導電層（７ａ、７ｂ）に負電荷が充電される。この時、誘電層３の内部で分極が起こり、静電容量が発生する。基板１及び２層の低電位導電層（７ａ、７ｂ）に低電位電圧が印可され、３層の高電位導電層（４ａ～４ｃ）に高電位電圧が印可されることにより、５層のコンデンサが並列に接続された構造になり、単位面積当たりの容量密度を大きく向上させることができる。

【0021】

高電位表面電極１８及び低電位表面電極１９を第１コンタクトホール（１５ａ、１５ｂ）及び第２コンタクトホール（１３ａ、１３ｂ）にそれぞれ埋め込むことで、高電位表面電極１８及び低電位表面電極１９を導電層（４ａ～４ｃ、７ａ、７ｂ）及び／又は基板１に纏めて電気的に接続させることができる。導電層（４ａ～４ｃ、７ａ、７ｂ）毎、又は導電層（４ａ～４ｃ、７ａ、７ｂ）及び基板１の各々に、コンタクトホール（１５ａ、１５ｂ、１３ａ、１３ｂ）を形成する必要がなくなるので、第１主面１Ｆ上に必要なコンタクトホールの数が減少する。よって、溝の内部に積層する導電層の数が増えても第１主面１Ｆ上に形成するコンタクトホールの数の増加を抑制することができる。そして、基板１の第１主面１Ｆ上に積層される導電層の面積を増やすことにより、コンデンサの容量密度を向上させることができる。

【0022】

高電位表面電極１８に電気的に接続された高電位導電層（４ａ～４ｃ）は、第１主面１Ｆのうち、少なくとも第２コンタクトホール（１３ａ、１３ｂ）が形成された領域（６ａ～６ｃ）を除いた領域に配置されているので、高電位表面電極１８に電気的に接続された高電位導電層（４ａ～４ｃ）を、第２コンタクトホール（１３ａ、１３ｂ）に埋め込まれた低電位表面電極１９から電気的に絶縁させることができる。一方、低電位表面電極１９に電気的に接続された導電層（７ａ、７ｂ）は、第１主面１Ｆのうち、少なくとも第１コンタクトホール（１５ａ、１５ｂ）が形成された領域（９ａ、９ｂ）を除いた領域に配置されているので、低電位表面電極１９に電気的に接続された導電層（７ａ、７ｂ）を、第１コンタクトホール（１５ａ、１５ｂ）に埋め込まれた高電位表面電極１８から電気的に絶縁させることができる。これによって、コンデンサを構成する高電位電極１８及び高電位導電層（４ａ～４ｃ）と、低電位電極１９及び低電位導電層（７ａ、７ｂ）との電気的絶縁を確保できる。

【0023】

高電位表面電極１８が第１コンタクトホール（１５ａ、１５ｂ）を介して、少なくとも１層の導電層（４ａ、４ｂ、４ｃ）に電気的に接続している。本実施形態では、高電位表面電極１８は、第１コンタクトホール（１５ａ、１５ｂ）を介して、３層の導電層（４ａ、４ｂ、４ｃ）に電気的に接続している。高電位表面電極１８は各第１コンタクトホール（１５ａ、１５ｂ）を介して、複数の導電層（４ａ、４ｂ、４ｃ）に電気的に接続することができるので、コンタクトホールの数を削減することができる。

【0024】

低電位表面電極１９が第２コンタクトホール（１３ａ、１３ｂ）を介して、高電位表面電極１８に電気的に接続されていない導電層（７ａ、７ｂ）及び基板１に電気的に接続している。低電位表面電極１９が各第２コンタクトホール（１３ａ、１３ｂ）を介して、複数の導電層（７ａ、７ｂ）及び基板１に電気的に接続することができるので、コンタクトホールの数を削減することができる。

【0025】

高電位表面電極１８が第１コンタクトホール（１５ａ、１５ｂ）の側面において、少なくとも１層の導電層（４ｂ、４ｃ）に電気的に接続されている。本実施形態では、高電位表面電極１８が各第１コンタクトホール（１５ａ、１５ｂ）の側面において、２層の導電層（４ｂ、４ｃ）に電気的に接続されている。１つのコンタクトホール（１５ａ、１５ｂ）内に複数の導電層（４ｂ、４ｃ）との電気的な接続を容易に形成することができる。

【0026】

低電位表面電極１９が第２コンタクトホール（１３ａ、１３ｂ）の側面において、高電位表面電極１８に電気的に接続されていない導電層（７ａ、７ｂ）に電気的に接続されている。１つのコンタクトホール（１３ａ、１３ｂ）内に複数の導電層（７ａ、７ｂ）との電気的な接続を容易に形成することができる。

【0027】

溝２が基板１の第２主面１Ｒまで達している。基板１のトレンチ（溝）を基板１の裏面（第２主面１Ｒ）に達するまで形成することで、基板１の表面（第１主面１Ｆ）及び裏面（第２主面１Ｒ）に、構造が対称な誘電層３及び導電層（４ａ～４ｃ、７ａ、７ｂ）をそれぞれ形成することができ、誘電層３の応力に起因した基板１のそりを緩和することができる。

【0028】

基板１の第２主面１Ｒにも、少なくとも１層の誘電層３及び少なくとも１層の導電層（４ａ～４ｃ、７ａ、７ｂ）が交互に積層されている。これにより、基板１の表面（第１主面１Ｆ）及び裏面（第２主面１Ｒ）に、構造が対称な誘電層３及び導電層（４ａ～４ｃ、７ａ、７ｂ）をそれぞれ形成することができ、誘電層３の応力に起因した基板１のそりを緩和することができる。

【0029】

基板１が導電体である。基板１を導電層として使用することができるので、コンデンサの容量密度が向上する。もちろん、これに限らず、基板（１ａ、１ｂ）は半導体であっても絶縁体であっても構わない。絶縁体であることで素子分離が容易になる。

【0030】

以下に、図面を参照して、本発明の第１実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、これ以外の種々の製造方法により実現可能である。

【0031】

先ず、Ｎ型又はＰ型の不純物が高濃度にドープされた半導体基板（基板１）を用意する。Ｓｉ基板を用いる場合、リン（Ｐ）、ヒ素（Ａｓ）などの５価の元素の不純物を添加してＮ型半導体基板を製造し、ホウ素（Ｂ）、ガリウム（Ｇａ）などの３価の元素の不純物を添加してＰ型半導体基板を製造することができる。

【0032】

次に、図２Ａ及び図２Ｂに示すように、基板１の第１主面１Ｆから第２主面１Ｒまで基板１の一部をエッチングすることにより溝２を形成する。図２Ａの断面図は、図２ＢのＡＡ切断面を示す。図２Ａの基板１は、図２Ｂにおける、基板１の櫛歯部４１に相当する。具体的には、まず、基板１の第１主面１Ｆにマスク材を形成する。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次に、マスク材上にレジストをパターニングする。パターニングの方法としては、一般的なフォトリソグラフィ法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。マスク材は、図２Ａ及び図２Ｂに示すように、溝２が形成される部分に開口を有する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。次に、レジストを酸素プラズマや硫酸等で除去する。このようにして形成したマスク材を用いてドライエッチングによって、マスク材の開口から表出する基板１をエッチングし、溝２を形成する。

【0033】

次に、図２Ａ及び図２Ｂに示すように、溝２の内面及び第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、基板１を覆うように誘電層３を堆積する。誘電層３としてはシリコン酸化膜を用いることができ、堆積方法としては熱酸化法、熱ＣＶＤ法を用いることができる。また熱ＣＶＤ法を用いる際は減圧条件にすることによって溝２が深い場合にもカバレッジ良くシリコン酸化膜を堆積できる。

【0034】

次に、図３に示すように、溝２の内面及び第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、誘電層３を覆うように導電層（第１高電位導電層４ａ）を堆積する。ここでは導電層の例としてポリシリコン膜を用いる。ポリシリコン膜の堆積後に、９５０℃でＰＯＣＬ３中にてアニール処理を施すことで、Ｎ型のポリシリコン膜が形成され、導電層に導電性を持たせることができる。ここでは導電層の例としてポリシリコン膜を用いるが、他にチタン（Ｔｉ）、アルミニウム（Ａｌ）等の金属膜および金属のシリサイド膜を用いることもできる。ポリシリコン膜の堆積方法としては減圧ＣＶＤ法を用いることができる。以上の工程により、基板１の表面に、誘電層３と第１高電位導電層４ａが順番に積層される。

【0035】

次に、図４に示すように、基板１の第１主面１Ｆにシリコン酸化膜からなるマスク材５を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材５にパターニングする。パターニングされたマスク材５は、第２コンタクトホール（１３ａ、１３ｂ）が形成される予定の領域６ａに開口を有する。マスク材５を用いてエッチングを行い、マスク材５の開口から表出する第１高電位導電層４ａを選択的にエッチングする。エッチング法は、異方性エッチング法を用いればよい。領域６ａの第１高電位導電層４ａが除去されて誘電層３が表出する。エッチング方向に指向性を持たせることによって溝２の側面に堆積された誘電層３及び第１高電位導電層４ａをエッチングすることなく領域６ａを形成することができる。

【0036】

この時、図２５Ｂに示すように、マスク材５の開口（領域６ａ）は、櫛歯部４１の先端側の一部分５１にのみ形成されている。よって、残りの櫛歯部４１の付け根部分及び支持部を含む本体部５２はマスク材５で覆われ、第１高電位導電層４ａは除去されずに残される。これにより、図２５Ｃに示すように、溝２の側面に残された第１高電位導電層４ａは、本体部５２を介して互いに電気的に接続されている。

【0037】

次に、図５に示すように、溝２の内面及び第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、第１高電位導電層４ａを覆うように誘電層３を堆積する。この時、誘電層３は、第２コンタクトホール（１３ａ、１３ｂ）が形成される予定の領域６ａにも形成される。

【0038】

次に、図６に示すように、溝２の内面及び第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、誘電層３を覆うように第１低電位導電層７ａを堆積する。第１低電位導電層７ａの材料及び堆積方法は、第１高電位導電層４ａと同じである。

【0039】

次に、図７に示すように、基板１の第１主面１Ｆにシリコン酸化膜からなるマスク材８を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材８にパターニングする。パターニングされたマスク材８は、第１コンタクトホール（１５ａ、１５ｂ）が形成される予定の領域９ａに開口を有する。マスク材８を用いてエッチングを行い、マスク材８の開口から表出する第１低電位導電層７ａを選択的にエッチングする。エッチング法は、異方性エッチング法を用いればよい。領域９ａの第１低電位導電層７ａが除去されて誘電層３が表出する。エッチング方向に指向性を持たせることによって溝２の側面に堆積された誘電層３及び第１低電位導電層７ａをエッチングすることなく領域９ａを形成することができる。

【0040】

この時、第１高電位導電層４ａと同様にして、マスク材８の開口（領域９ａ）は、櫛歯部４１の先端側の一部分５１にのみ形成されている。よって、櫛歯部４１の付け根部分及び支持部４２を含む本体部５２はマスク材８で覆われ、第１低電位導電層７ａは除去されずに残される。これにより、溝２の側面に残された第１低電位導電層７ａは、本体部５２を介して互いに電気的に接続されている。

【0041】

次に、図２Ａ、図２Ｂに示した誘電層３の堆積、図３及び図４に示した導電層（第１高電位導電層４ａ）の堆積及びエッチング、図５に示した誘電層３の堆積、図６及び図７に示した導電層（第１低電位導電層７ａ）の堆積及びエッチングを、繰り返し実施する。これにより、図８に示すように、基板１から近い順に、第１高電位導電層４ａ、第１低電位導電層７ａ、第２高電位導電層４ｂ、第２低電位導電層７ｂ、第１高電位導電層４ｃが、誘電層３介して、基板１の表面に積層され、溝２は埋め戻される。２つの高電位導電層（４ａ、５ｂ）は、基板１の第１主面１Ｆのうち、第２コンタクトホール（１３ａ、１３ｂ）が形成される予定の領域（６ａ、６ｂ）の除く領域に形成されている。２つの低電位導電層（７ａ、７ｂ）は、基板１の第１主面１Ｆのうち、第１コンタクトホール（１５ａ、１５ｂ）が形成される予定の領域（９ａ、９ｂ）の除く領域に形成されている。

【0042】

次に、図９に示すように、基板１の第１主面１Ｆにシリコン酸化膜からなるマスク材１０を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材１０にパターニングする。パターニングされたマスク材５は、第２コンタクトホール（１３ａ、１３ｂ）が形成される予定の領域６ｃに開口を有する。マスク材１０を用いてエッチングを行い、マスク材１０の開口から表出する第３高電位導電層４ｃを選択的にエッチングする。エッチング法は、異方性エッチング法を用いればよい。領域６ｃの第３高電位導電層４ｃが除去されて誘電層３が表出する。

【0043】

次に、図１０に示すように、基板１の第１主面１Ｆ及び第２主面１Ｒ上に、層間膜１１を堆積する。層間膜１１はシリコン酸化膜を用いることができる。

【0044】

次に、図１１に示すように、基板１の第１主面１Ｆにマスク材１２を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材１２にパターニングする。パターニングされたマスク材１２は、第２コンタクトホール（１３ａ、１３ｂ）を形成するための開口を有する。マスク材１２を用いて、マスク材１２の開口から表出する層間膜１１、誘電層３、第２低電位導電層７ｂ、誘電層３、第１低電位導電層７ａ、誘電層３を順番にエッチングする。これにより、基板１が表出する第２コンタクトホール（１３ａ、１３ｂ）が形成される。

【0045】

次に、図１２に示すように、基板１の第１主面１Ｆにマスク材１４を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材１４にパターニングする。パターニングされたマスク材１４は、第１コンタクトホール（１５ａ、１５ｂ）を形成するための開口を有する。マスク材１４を用いて、マスク材１４の開口から表出する層間膜１１、第３高電位導電層４ｃ、誘電層３、第２高電位導電層４ｂ、誘電層３を順番にエッチングする。これにより、第１高電位導電層４ａが表出する第１コンタクトホール（１５ａ、１５ｂ）が形成される。

【0046】

次に、図１３に示すように、基板１の第１主面１Ｆを覆うように、表面電極１６を堆積する。この時、コンタクトホール（１５ａ、１５ｂ、１３ａ、１３ｂ）の底面及び側面にも、表面電極１６が堆積される。表面電極１６は、コンタクトホール（１５ａ、１５ｂ、１３ａ、１３ｂ）の底面及び側面に露出した、基板１及び導電層（４ａ～４ｃ、７ａ、７ｂ）に電気的に接続される。表面電極１６の電極材料としては金属が一般的である。具体的には、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）を用いることができる。また、表面電極１６はＴｉ／Ｎｉ／銀（Ａｇ）などの積層膜でもよい。金属膜の形成方法はスパッタ法、又は電子ビーム（ＥＢ）蒸着を用いることができる。なお、表面電極１６は、分割される前の高電位表面電極１８及び低電位表面電極１９に相当する。

【0047】

次に、図１４に示すように、一般的なフォトリソグラフィ法によってマスク材１７をパターニングし、パターニングされたマスク材１７を用いてドライエッチングにより表面電極１６の一部をエッチングする。これにより、表面電極１６は、高電位表面電極１８及び低電位表面電極１９に分割される。

【0048】

マスク材１７を除去することにより、図１に示した第１実施形態に係る半導体装置が完成する。

【0049】

溝２をドライエッチングで形成することにより、高アスペクト比の溝２を形成することができる。

【0050】

溝２をウェットエッチングで形成してもよい。これにより、低コストで溝２を形成することができる。

【0051】

第２コンタクトホール（１３ａ、１３ｂ）が形成される領域（６ａ～６ｃ）の高電位導電層（４ａ～４ｃ）を、ドライエッチングによって除去することにより、第２コンタクトホール（１３ａ、１３ｂ）のサイズをより小さくすることができる。

【0052】

誘電層３を減圧ＣＶＤ法で形成することができる。これにより、溝２の表面に沿って均一に誘電層３を成長させることができる。誘電層３を原子層堆積法（ＡＬＤ）で形成してもよい。これにより、溝２の表面に沿って均一に誘電層３を成長させることができる。

【0053】

導電層（４ａ～４ｃ、７ａ、７ｂ）を原子層堆積法（ＡＬＤ）で形成することができる。これにより、溝２の表面に沿って均一に導電層（４ａ～４ｃ、７ａ、７ｂ）を成長させることができる。導電層（４ａ～４ｃ、７ａ、７ｂ）を有機金属気相成長法（ＭＯＣＶＤ法）で形成してもよい。これにより、溝２の表面に沿って均一に導電層（４ａ～４ｃ、７ａ、７ｂ）を成長させることができる。導電層（４ａ～４ｃ、７ａ、７ｂ）をメッキ成長で形成してもよい。これにより、等価直列抵抗（ＥＳＲ）を低減させることができる。

【0054】

（第２実施形態）
図１５を参照して、本発明の第２の実施形態に係る半導体装置の構成を説明する。第２の実施形態に係る半導体装置は、図１に示した半導体装置と比較して、基板１の第２主面１Ｒ側にも、第１主面１Ｆ側の高電位表面電極１８及び低電位表面電極１９と同様な電極、すなわち高電位裏面電極２２（第１電極）及び低電位裏面電極２３（第２電極）を更に有する点が相違する。高電位裏面電極２２に電気的に接続された導電層（第１高電位導電層４ａ、第２高電位導電層４ｂ及び第３高電位導電層４ｃ）は、第２主面１Ｒのうち、少なくとも第２コンタクトホール（２０ａ、２０ｂ）が形成された領域（６ｄ～６ｆ）を除いた領域に配置されている。そして、低電位裏面電極２３に電気的に接続された導電層（第１低電位導電層７ａ及び第２低電位導電層７ｂ）は、第２主面１Ｒのうち、少なくとも第１コンタクトホール（２１ａ、２１ｂ）が形成された領域（９ｃ、９ｄ）を除いた領域に配置されている。

【0055】

その他、基板１、第１高電位導電層４ａ、第１低電位導電層７ａ、第２高電位導電層４ｂ、第２低電位導電層７ｂ、及び第３高電位導電層４ｃ、誘電層３、第１主面１Ｆ側のコンタクトホール（１３ａ、１３ｂ、１５ａ、１５ｂ）、高電位表面電極１８及び低電位表面電極１９は、図１のそれらと同じであるため、再度の説明を割愛する。

【0056】

第２実施形態に係る半導体装置は、第２主面１Ｒ上に形成された第１コンタクトホール（２１ａ、２１ｂ）に埋め込まれた高電位裏面電極２２（第１電極）と、第２主面１Ｒ上に形成された第２コンタクトホール（２０ａ、２０ｂ）に埋め込まれた低電位裏面電極２３（第２電極）とを備える。高電位裏面電極２２は、少なくとも１層の導電層（４ａ～４ｃ）及び基板１のうち少なくとも一方に電気的に接続されている。低電位裏面電極２３は、高電位裏面電極２２に電気的に接続されていない導電層（７ａ、７ｂ）及び基板１に電気的に接続されている。実施形態では、高電位裏面電極が第１電極に対応し、高電位裏面電極が第２電極に対応する場合を示すが、逆であっても構わない。

【0057】

第２実施形態では、２つの第１コンタクトホール（２１ａ、２１ｂ）が第２主面１Ｒ上に形成され、第１コンタクトホール（２１ａ、２１ｂ）の側面及び底面に高電位裏面電極２２が形成されている。高電位裏面電極２２は、第１コンタクトホール（２１ａ、２１ｂ）の底面において、第１高電位導電層４ａに接触して電気的に接続され、第１コンタクトホール（２１ａ、２１ｂ）の側面において、第２高電位導電層４ｂ及び第３高電位導電層４ｃに接触して電気的に接続されている。

【0058】

同様に、２つの第２コンタクトホール（２０ａ、２０ｂ）が第２主面１Ｒ上に形成され、第２コンタクトホール（２０ａ、２０ｂ）の側面及び底面に低電位裏面電極２３が形成されている。低電位裏面電極２３は、第２コンタクトホール（２０ａ、２０ｂ）の底面において、基板１に接触して電気的に接続され、第２コンタクトホール（２０ａ、２０ｂ）の側面において、第１低電位導電層７ａ及び第２低電位導電層７ｂに接触して電気的に接続されている。

【0059】

低電位裏面電極２３（第２電極）に電気的に接続された導電層（第１低電位導電層７ａ及び第２低電位導電層７ｂ）は、第２主面１Ｒのうち、少なくとも第１コンタクトホール（２１ａ、２１ｂ）が形成された領域（９ｃ、９ｄ）を除いた領域に配置されている。すなわち、第２主面１Ｒ上の第１コンタクトホール（２１ａ、２１ｂ）が形成された領域（９ｃ、９ｄ）に、第１低電位導電層７ａ及び第２低電位導電層７ｂは配置されていない。よって、第１コンタクトホール（２１ａ、２１ｂ）の側面に、第１低電位導電層７ａ及び第２低電位導電層７ｂに表出せず、高電位裏面電極２２は、第１低電位導電層７ａ及び第２低電位導電層７ｂから電気的に絶縁されている。

【0060】

高電位裏面電極２２（第１電極）に電気的に接続された導電層（第１高電位導電層４ａ、第２高電位導電層４ｂ及び第３高電位導電層４ｃ）は、第２主面１Ｒのうち、少なくとも第２コンタクトホール（２０ａ、２０ｂ）が形成された領域（６ｄ～６ｆ）を除いた領域に配置されている。すなわち、第２主面１Ｒ上の第２コンタクトホール（２０ａ、２０ｂ）が形成された領域（６ｄ～６ｆ）に、第１高電位導電層４ａ、第２高電位導電層４ｂ及び第３高電位導電層４ｃは配置されていない。よって、第２コンタクトホール（２０ａ、２０ｂ）の側面に、第１高電位導電層４ａ、第２高電位導電層４ｂ及び第３高電位導電層４ｃに表出せず、低電位裏面電極２３は、第１高電位導電層４ａ、第２高電位導電層４ｂ及び第３高電位導電層４ｃから電気的に絶縁されている。

【0061】

図１５に示す半導体装置のコンデンサとしての基本的な動作について説明する。高電位表面電極１８及び高電位裏面電極２２に正の電圧を印加し、低電位表面電極１９及び低電位裏面電極２３に負の電圧を印加する。これにより、高電位表面電極１８及び高電位裏面電極２２に電気的に接続された導電層（４ａ～４ｃ）に正電荷が充電され、低電位表面電極１９及び低電位裏面電極２３に電気的に接続された基板１及び導電層（７ａ、７ｂ）に負電荷が充電される。この時、誘電層３の内部で分極が起こり、静電容量が発生する。この時、基板１及び２層の低電位導電層（７ａ、７ｂ）に低電位電圧が印可され、３層の高電位導電層（４ａ～４ｃ）に高電位電圧が印可されることにより、５層のコンデンサが並列に接続された構造になり、単位面積当たりの容量密度を大きく向上させることができる。

【0062】

図１５に示すコンデンサによれば、第１実施形態と同様な作用効果が得られるとともに、以下の作用効果も得られる。

【0063】

高電位裏面電極２２が、基板１の第２主面１Ｒ上に形成された第１コンタクトホール（２１ａ、２１ｂ）にも埋め込まれている。基板１の両面（１Ｆ、１Ｒ）に高電位電極が設置されることにより、コンデンサ（半導体装置）をモジュール等へ容易に実装できるようになる。基板１の両面にコンタクトホール（１５ａ、１５ｂ、１３ａ、１３ｂ、２１ａ、２１ｂ、２０ａ、２０ｂ）を形成することで基板１の単位面積当たりコンタクトホールの数を増やすことができ、ＥＳＲを低減できる。

【0064】

低電位裏面電極２３が、基板１の第２主面１Ｒ上に形成された第２コンタクトホール（２０ａ、２０ｂ）にも埋め込まれている。基板１の両面（１Ｆ、１Ｒ）に低電位電極が設置されることにより、コンデンサ（半導体装置）をモジュール等へ容易に実装できるようになる。基板１の両面にコンタクトホール（１５ａ、１５ｂ、１３ａ、１３ｂ、２１ａ、２１ｂ、２０ａ、２０ｂ）を形成することで基板１の単位面積当たりコンタクトホールの数を増やすことができ、ＥＳＲを低減できる。

【0065】

以下に、図面を参照して、本発明の第２実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、これ以外の種々の製造方法により実現可能である。

【0066】

先ず、Ｎ型又はＰ型の不純物が高濃度にドープされた半導体基板（基板１）を用意し、図１６に示すように、基板１の第１主面１Ｆから第２主面１Ｒまで基板１の一部をエッチングすることにより溝２を形成する。次に、溝２の内面及び第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、基板１を覆うように誘電層３を堆積する。

【0067】

次に、図１７に示すように、溝２の内面及び第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、誘電層３を覆うように導電層（第１高電位導電層４ａ）を堆積する。

【0068】

次に、図１８に示すように、基板１の第１主面１Ｆ及び第２主面１Ｒにシリコン酸化膜からなるマスク材５を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材５にパターニングする。パターニングされたマスク材５は、第２コンタクトホール（１３ａ、１３ｂ、２０ａ、２０ｂ）が形成される予定の領域（６ａ、６ｄ）に開口を有する。マスク材５を用いてエッチングを行い、マスク材５の開口から表出する第１高電位導電層４ａを選択的にエッチングする。エッチング方向に指向性を持たせることによって溝２の側面に堆積された誘電層３及び第１高電位導電層４ａをエッチングすることなく領域（６ａ、６ｄ）を形成することができる。

【0069】

この時、図２５Ｂに示すように、マスク材５の開口（領域６ａ）は、櫛歯部４１の先端側の一部分５１にのみ形成されている。よって、本体部５２はマスク材５で覆われ、第１高電位導電層４ａは除去されずに残される。これにより、図２５Ｃに示すように、溝２の側面に残された第１高電位導電層４ａは、櫛歯部４１の本体部５２を介して互いに電気的に接続されている。

【0070】

次に、図１９に示すように、溝２の内面及び第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、第１高電位導電層４ａを覆うように誘電層３を堆積する。この時、誘電層３は、第２コンタクトホール（１３ａ、１３ｂ、２０ａ、２０ｂ）が形成される予定の領域（６ａ、６ｄ）にも形成される。

【0071】

次に、図２０に示すように、溝２の内面及び第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、誘電層３を覆うように第１低電位導電層７ａを堆積する。

【0072】

次に、図２１に示すように、基板１の第１主面１Ｆ及び第２主面１Ｒにシリコン酸化膜からなるマスク材８を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材８にパターニングする。パターニングされたマスク材８は、第１コンタクトホール（１５ａ、１５ｂ、２１ａ、２１ｂ）が形成される予定の領域（９ａ、９ｃ）に開口を有する。マスク材８を用いてエッチングを行い、マスク材８の開口から表出する第１低電位導電層７ａを選択的にエッチングする。エッチング方向に指向性を持たせることによって溝２の側面に堆積された誘電層３及び第１低電位導電層７ａをエッチングすることなく領域（９ａ、９ｃ）を形成することができる。

【0073】

この時、第１高電位導電層４ａと同様にして、マスク材８の開口（領域９ａ）は、櫛歯部４１の先端側の一部分５１にのみ形成されている。よって、本体部５２はマスク材８で覆われ、第１低電位導電層７ａは除去されずに残される。これにより、溝２の側面に残された第１低電位導電層７ａは、本体部５２を介して互いに電気的に接続されている。

【0074】

次に、図１６に示した誘電層３の堆積、図１７及び図１８に示した導電層（第１高電位導電層４ａ）の堆積及びエッチング、図１９に示した誘電層３の堆積、図２０及び図２１に示した導電層（第１低電位導電層７ａ）の堆積及びエッチングを、繰り返し実施する。次に、第１実施形態と同じ方法により、第１主面１Ｆ及び第２主面１Ｒ上の第２コンタクトホール（１３ａ、１３ｂ、２０ａ、２０ｂ）が形成される予定の領域（６ｃ、６ｆ）に開口を有するマスク材を用いて、第３高電位導電層４ｃを選択的にエッチングする。

【0075】

これにより、図２２に示すように、基板１から近い順に、第１高電位導電層４ａ、第１低電位導電層７ａ、第２高電位導電層４ｂ、第２低電位導電層７ｂ、第１高電位導電層４ｃが、誘電層３介して、基板１の表面に積層され、溝２は埋め戻される。２つの高電位導電層（４ａ、５ｂ）は、基板１の第１主面１Ｆ及び第２主面１Ｒのうち、第２コンタクトホール（１３ａ、１３ｂ、２０ａ、２０ｂ）が形成される予定の領域（６ａ～６ｆ）の除く領域に形成されている。２つの低電位導電層（７ａ、７ｂ）は、基板１の第１主面１Ｆ及び第２主面１Ｒのうち、第１コンタクトホール（１５ａ、１５ｂ、２１ａ、２１ｂ）が形成される予定の領域（９ａ～９ｄ）の除く領域に形成されている。

【0076】

次に、図２３に示すように、第１実施形態と同じ方法により、第１主面１Ｆ上に、第１コンタクトホール（１５ａ、１５ｂ）及び第２コンタクトホール（１３ａ、１３ｂ）を形成し、コンタクトホール（１５ａ、１５ｂ、１３ａ、１３ｂ）の底面及び側面に、高電位表面電極１８及び低電位表面電極１９をそれぞれ形成する。

【0077】

次に、図２４に示すように、第１主面１Ｆ側の高電位表面電極１８及び低電位表面電極１９と同様にして、基板１の第２主面１Ｒ側に、第１コンタクトホール（２１ａ、２１ｂ）及び第２コンタクトホール（２０ａ、２０ｂ）を形成し、コンタクトホール（２１ａ、２１ｂ、２０ａ、２０ｂ）の底面及び側面に、高電位裏面電極２２及び低電位裏面電極２３をそれぞれ形成する。以上の工程を経て、図１５に示した第２実施形態に係る半導体装置が完成する。

【0078】

第２実施形態に係る半導体装置の製造法によれば、第１実施形態と同様な作用効果が得られる。

【0079】

（第３実施形態）
第１実施形態及び第２実施形態では、溝２が基板１の第１主面１Ｆから第２主面１Ｒまで貫通している例を示したが、図２６に示すように、溝２４は貫通していなくてもよい。第３実施形態において、溝２４は、側面及び底面を有し、導電層（４ａ～４ｃ、７ａ、７ｂ）及び誘電層３は、側面のみならず底面にも積層される。図２６に示す第３実施形態においても、半導体装置は、少なくとも溝２４及び第１主面１Ｆに交互に積層された少なくとも１層の誘電層３及び少なくとも１層の導電層（４ａ～４ｃ、７ａ、７ｂ）と、第１主面１Ｆ上に形成された第１コンタクトホール（１５ａ、１５ｂ）に埋め込まれた高電位表面電極１８（第１電極）であって、少なくとも１層の導電層（４ａ～４ｃ）及び基板１のうち少なくとも一方に電気的に接続された高電位表面電極１８と、第１主面１Ｆ上に形成された第２コンタクトホール（１３ａ、１３ｂ）に埋め込まれた低電位表面電極１９（第２電極）であって、低電位表面電極１９に電気的に接続されていない導電層（７ａ、７ｂ）及び基板１に電気的に接続された低電位表面電極１９と、を備える。高電位表面電極１８に電気的に接続された高電位導電層（４ａ～４ｃ）は、第１主面１Ｆのうち、少なくとも第２コンタクトホール（１３ａ、１３ｂ）が形成された領域（６ａ～６ｃ）を除いた領域に配置されている。低電位表面電極１９に電気的に接続された低電位導電層（７ａ、７ｂ）は、第１主面１Ｆのうち、少なくとも第１コンタクトホール（１５ａ、１５ｂ）が形成された領域（９ａ、９ｂ）を除いた領域に配置されている。第３実施形態の構造にすることによって、配線（１８、１９）の製造プロセスが基板１の表面（第１主面１Ｆ）側だけになり、プロセスコストの大幅な低減が可能となる。

【0080】

（その他の実施形態）
この他、上記実施形態では、基板１が導電体である場合を説明したが、基板１が絶縁体であっても構わない。基板が絶縁性を有することで素子分離を容易に行うことができる。

【0081】

導電層としてＮ型のポリシリコン膜を用いて説明したが、Ｐ型のポリシリコン膜を用いてもよく、その他に半導体材料を用いてもよい。さらに、導電層として、金属などの他の導電性のある材料であってもよい。例えば、導電型のポリ炭化ケイ素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、アルミニウム（Ａｌ）でもよい。

【0082】

導電層、誘電層、マスク材のエッチングプロセスはドライエッチングを用いて説明したが、例えば、フッ酸、熱リン酸を用いたウェットエッチングであってもよい。

【0083】

図１及び図１５に示した断面構造は、実施形態に係る半導体装置（コンデンサ）の単位構造（セル構造）であって、同様な構造を、基板１の主面（１Ｆ、１Ｒ）に平行な方向に繰り返えすことができる。例えば、図２５Ｄは、コンデンサの単位構造が、櫛歯が伸びている方向に２回繰り返した構造を示している。図２５Ｄに示すコンデンサの単位構造は、第１コンタクトホール（１５ａ、１５ｂ）が形成される予定の領域（９ａ）を有する３つの櫛歯と、第２コンタクトホール（１３ａ、１３ｂ）が形成される予定の領域（６ａ）を有する３つの櫛歯（４１ａ、４１ｂ）と、いずれのコンタクトホールも形成される予定のない１つの櫛歯と、支持部（４２ａ、４２）とからなる。もちろん、この単位構造は、櫛歯が伸びている方向のみならず、支持部（４２ａ、４２）が伸びている方向に繰り返すこともできる。

【0084】

上述の実施形態は、本発明を実施する形態の例である。このため、本発明は、上述の実施形態に限定されることはなく、これ以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計などに応じて種々の変更が可能であることは言うまでもない。

【符号の説明】

【0085】

１ 基板
１Ｆ 第１主面
１Ｒ 第２主面
２ 溝
３ 誘電層
４ａ～４ｃ 高電位導電層
６ａ～６ｆ 第２コンタクトホールが形成された領域
７ａ、７ｂ 低電位導電層
９ａ～９ｄ 第１コンタクトホールが形成された領域
１３ａ、１３ｂ、２０ａ、２０ｂ 第２コンタクトホール
１５ａ、１５ｂ、２１ａ、２１ｂ 第１コンタクトホール
１８ 高電位表面電極（第１電極）
１９ 低電位表面電極（第２電極）
２２ 高電位裏面電極（第１電極）
２３ 低電位裏面電極（第２電極）

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25A】

【図25B】

【図25C】

【図25D】

【図26】