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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-06
(45)【発行日】2025-01-15
(54)【発明の名称】情報処理装置およびエラー修復方法
(51)【国際特許分類】
G06F 11/16 20060101AFI20250107BHJP
G06F 11/07 20060101ALI20250107BHJP
【ＦＩ】
G06F11/16 633
G06F11/07 193
【請求項の数】
5
(21)【出願番号】P 2021076101
(22)【出願日】2021-04-28
(65)【公開番号】P2022170168
(43)【公開日】2022-11-10
【審査請求日】2023-09-08
(73)【特許権者】
【識別番号】000006507
【氏名又は名称】横河電機株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】集 祐介
【審査官】坂東 博司
(56)【参考文献】
【文献】特開２０１６－１６７６６９（ＪＰ，Ａ）
【文献】国際公開第２０１５／０６８２０７（ＷＯ，Ａ１）
【文献】特開２０２０－０６４３８２（ＪＰ，Ａ）
【文献】特開２０１５－１５４４１７（ＪＰ，Ａ）
【文献】Jorge Tonfat et al.，Energy Efficient Frame-level Redundancy Scrubbing Technique for SRAM-based FPGAs，2015 NASA/ESA Conference on Adaptive Hardware and Systems(AHS)，米国，IEEE，2015年06月15日，pp.1-8，［online］，インターネット＜URL：http://ieeexplore.ieee.org/document/7231160＞ ［令和6年6月21日検索］
【文献】堀口 辰也，耐故障ＦＰＧＡアーキテクチャ，情報処理学会研究報告 ２０１２（平成２４）年度(3) ［ＣＤ－ＲＯＭ］ ，日本，一般社団法人情報処理学会，2012年10月15日，計算機アーキテクチャ（ＡＲＣ） Ｎｏ．201，pp.1-8，CSNG201200679004、ISSN:1884-0930
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １１／１６
Ｇ０６Ｆ １１／０７
(57)【特許請求の範囲】
【請求項1】
フレームごとに設定された各処理回路であって、前記各処理回路の出力結果を取得して多数決により選択して出力する前記各処理回路と、前記各処理回路に関する情報を記憶するコンフィギュレーションメモリ、および、前記コンフィギュレーションメモリのソフトエラーを検出して修復する修復部を含む集積回路と、
を備え、
前記各処理回路は、
当該処理回路の状態を切り替えるステートマシン回路と、
前記ステートマシン回路から出力される自ステートと、他の処理回路のステートマシン回路とから取得される各他ステートを比較する比較回路と、を備え、
前記比較回路は、
前記自ステートが前記各他ステートと異なる場合、前記ステートマシン回路をアイドル状態に遷移させて前記ステートマシン回路の動作を抑制する、
ことを特徴とする情報処理装置。
【請求項2】
前記修復部は、前記各処理回路を周期的に監視し、
前記各処理回路のいずれかの処理回路でソフトエラーによるデータ反転を検出した場合に、前記データ反転が発生した処理回路に対して前記データ反転を修復する、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項3】
前記各処理回路は、入力データに対して行われた処理結果に基づく値を保持するフリップフロップ回路と、
前記各処理回路のフリップフロップ回路の出力を取得し、多数決により選択された値を出力する多数決回路と、
前記多数決回路の出力を前記フリップフロップ回路に入力して前記フリップフロップ回路で保持される値を書き戻す書き戻し回路と、
を備えることを特徴とする請求項１または２に記載の情報処理装置。
【請求項4】
前記比較回路は、前記アイドル状態である前記自ステートが、前記他の処理回路のステートマシン回路とから取得される各他ステートと一致した場合に、前記ステートマシン回路の動作を再開する、
ことを特徴とする請求項１から３のいずれか１項に記載の情報処理装置。
【請求項5】
フレームごとに設定された各処理回路と、集積回路とを備える情報処理装置において、前記各処理回路が、前記フレームごとに処理を実行した前記各処理回路の出力結果を取得して多数決により選択して出力し、
前記集積回路が、前記各処理回路に関する情報を記憶するコンフィギュレーションメモリのソフトエラーを検出して修復する、
処理を実行し、
前記各処理回路は、
当該処理回路の状態を切り替えるステートマシン回路と、
前記ステートマシン回路から出力される自ステートと、他の処理回路のステートマシン回路とから取得される各他ステートを比較する比較回路と、を備え、
前記比較回路は、
前記自ステートが前記各他ステートと異なる場合、前記ステートマシン回路をアイドル状態に遷移させて前記ステートマシン回路の動作を抑制する、
ことを特徴とするエラー修復方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、情報処理装置およびエラー修復方法に関する。
【背景技術】
【0002】
近年、プラントにおいて、ＤＣＳ（Distributed Control System：分散型制御システム）およびＳＩＳ（Safety Instrumented System：安全計装システム）は、より重要性を増している。プラントで使用されるＤＣＳ、ＳＩＳ、その他ＦＡ（Factory Automation）機器の内部には、集積回路であるＦＰＧＡ（Field Programmable Gate Array）が搭載されていることが多い。
【0003】
ＦＰＧＡはソフトエラーと呼ばれる宇宙線起因による中性子線等の影響で、内部のコンフィギュレーションメモリであるＣＲＡＭ（Configuration Random Access Memory）や、論理回路であるＦＦ（Flip-Flop：フリップフロップ）のデータが反転してしまうリスクが存在する。そのため、信頼性を必要とするロジックを構成する場合については、その対策が必要となる。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１４－０５２７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、ＦＰＧＡのソフトエラーが発生しても、効果的に出力信号の正常状態を維持することは難しい。なぜならば、上記技術では、ＣＲＡＭのデータ反転に起因する回路破壊を修復し、かつ、ＦＦのデータ反転を即座に修復することが難しいためである。
【課題を解決するための手段】
【0006】
上述した課題を解決し、目的を達成するために、本発明に係る情報処理装置は、フレームごとに設定された各処理回路であって、前記各処理回路の出力結果を取得して多数決により選択して出力する前記各処理回路と、前記各処理回路に関する情報を記憶するコンフィギュレーションメモリおよび前記コンフィギュレーションメモリのソフトエラーを検出して修復する修復部を含む集積回路と、を備えることを特徴とする。
【0007】
また、本発明に係るエラー修復方法は、フレームごとに設定された各処理回路と、集積回路とを有する情報処理装置において、前記各処理回路が、前記フレームごとに処理を実行した前記各処理回路の出力結果を取得して多数決により選択して出力し、前記集積回路が、前記各処理回路に関する情報を記憶するコンフィギュレーションメモリのソフトエラーを検出して修復する、処理を実行することを特徴とする。
【発明の効果】
【0008】
本発明では、ＦＰＧＡのソフトエラーが発生しても、効果的に出力信号の正常状態を維持することができる。
【図面の簡単な説明】
【0009】
【図1】実施形態に係るＦＰＧＡの構成例を示す図である。
【図2】ＦＰＧＡ上のＣＲＡＭ、ＦＦにおけるソフトエラー発生イメージを示す図である。
【図3】従来のソフトエラー対策１の概要を示す図である。
【図4】従来のソフトエラー対策１の回路の出力状態を示すタイムチャートである。
【図5】従来のソフトエラー対策２の概要を示す図である。
【図6】従来のソフトエラー対策２の回路の出力状態を示すタイムチャートである。
【図7】実施形態に係るＦＰＧＡの出力状態の一例を示すタイムチャートである。
【図8】実施形態に係る修復処理全体の流れの一例を示すフローチャートである。
【図9】実施形態に係るＣＲＡＭ修復処理の流れの一例を示すフローチャートである。
【図10】実施形態に係るＦＦ修復処理の流れの一例を示すフローチャートである。
【図11】実施形態の変形例に係るフレームの構成例を示す図である。
【図12】実施形態の変形例に係るＦＦ修復処理の流れの一例を示すフローチャートである。
【図13】実施形態に係る情報処理装置のハードウェア構成例を説明する図である。
【発明を実施するための形態】
【0010】
以下に、本発明に係る情報処理装置およびエラー修復方法の発明を実施するための形態（適宜、実施形態）を図面に基づいて詳細に説明する。なお、本発明は、以下に説明する実施形態により限定されるものではない。
【0011】
〔実施形態〕
以下に、本実施形態に係る情報処理装置のＦＰＧＡの構成、従来のソフトエラー対策、ＣＲＡＭ等の構成、ＦＰＧＡの出力状態、各処理の流れを順に説明し、最後に本実施形態の効果を説明する。
以下に、本実施形態に係る情報処理装置のＦＰＧＡの構成、従来のソフトエラー対策、ＣＲＡＭ等の構成、ＦＰＧＡの出力状態、各処理の流れを順に説明し、最後に本実施形態の効果を説明する。
【0012】
［ＦＰＧＡの構成］
図１を用いて、本実施形態に係る情報処理装置１００等に搭載されるＦＰＧＡ１０の構成を詳細に説明する。図１は、実施形態に係るＦＰＧＡの構成例を示す図である。以下に、ＦＰＧＡ１０全体の構成例を示した上で、ＦＰＧＡ１０におけるＣＲＡＭ修復処理、ＦＦ修復処理の順に説明する。
図１を用いて、本実施形態に係る情報処理装置１００等に搭載されるＦＰＧＡ１０の構成を詳細に説明する。図１は、実施形態に係るＦＰＧＡの構成例を示す図である。以下に、ＦＰＧＡ１０全体の構成例を示した上で、ＦＰＧＡ１０におけるＣＲＡＭ修復処理、ＦＦ修復処理の順に説明する。
【0013】
（ＦＰＧＡ１０全体の構成例）
ＦＰＧＡ１０は、プラントで使用される情報処理装置の一例であるＤＣＳ、ＳＩＳ、その他ＦＡ機器等に搭載される集積回路である。例えば、ＦＰＧＡ１０は、コンフィギュレーションメモリであるＣＲＡＭ１１、およびソフトエラーの監視、修復を実行する修復部１２を有する。このＣＲＡＭ１１は、回路情報を記憶したコンフィギュレーションメモリの一例である。例えば、ＣＲＡＭ１１は、フレームと呼ばれる単位ごとにメモリ領域が割り当てられており、各メモリ領域には入力データに対してエラー処理や訂正処理などの各処理を実行する処理回路の回路情報が格納されている。
ＦＰＧＡ１０は、プラントで使用される情報処理装置の一例であるＤＣＳ、ＳＩＳ、その他ＦＡ機器等に搭載される集積回路である。例えば、ＦＰＧＡ１０は、コンフィギュレーションメモリであるＣＲＡＭ１１、およびソフトエラーの監視、修復を実行する修復部１２を有する。このＣＲＡＭ１１は、回路情報を記憶したコンフィギュレーションメモリの一例である。例えば、ＣＲＡＭ１１は、フレームと呼ばれる単位ごとにメモリ領域が割り当てられており、各メモリ領域には入力データに対してエラー処理や訂正処理などの各処理を実行する処理回路の回路情報が格納されている。
【0014】
一例として、本実施形態では、ＣＲＡＭ１１が、「フレームＡ」１１０Ａ、「フレームＢ」１１０Ｂおよび「フレームＣ」１１０Ｃの３つのフレームそれぞれに対して構成すべき回路情報を記憶する例で説明する。すなわち、本実施形態に係るＦＰＧＡ１０は、３重化された処理回路を有する。なお、多重化の数や処理回路の構成等は、あくまで一例であり、図示したものに限定するものではない。
【0015】
図１に示すように、ＦＰＧＡ１０は、「フレームＡ」１１０Ａ、「フレームＢ」１１０Ｂおよび「フレームＣ」１１０Ｃの３つのフレームそれぞれに対応する処理回路を有している。また、各フレームに対応する処理回路は、それぞれ｛フレームＡ－１，Ａ－２，・・・，Ａ－ｎ｝、｛フレームＢ－１，Ｂ－２，・・・，Ｂ－ｎ｝、｛フレームＣ－１，Ｃ－２，・・・，Ｃ－ｎ｝のように、複数の一連の処理回路が実装されていてもよい。また、図１に示したＦＰＧＡ１０には、複数のＣＲＡＭ１１、複数の修復部１２が含まれてもよい。
【0016】
（ＣＲＡＭ修復処理）
まず、中性子線等の影響により、ＣＲＡＭ１１上でソフトエラーによるデータ反転が発生する（図１（１－１）参照）。このとき、ＣＲＡＭ１１上のメモリ領域に記憶される回路情報に対応する処理回路であってＦＰＧＡ１０上に構成された処理回路が破壊され、出力が不定状態となる（図１（１－２）参照）。次に、修復部１２の定周期監視により、ソフトエラーが検出され（図１（１－３）参照）、ＣＲＡＭ１１のデータ反転が修復される（図１（１－４）参照）。そして、ＣＲＡＭ１１のデータ反転が修復されることにより、処理回路が修復され、出力が正常状態に戻る（図１（１－５）参照）。なお、詳細なＣＲＡＭ修復処理については、［ＣＲＡＭ修復処理の流れ］にて後述する。
まず、中性子線等の影響により、ＣＲＡＭ１１上でソフトエラーによるデータ反転が発生する（図１（１－１）参照）。このとき、ＣＲＡＭ１１上のメモリ領域に記憶される回路情報に対応する処理回路であってＦＰＧＡ１０上に構成された処理回路が破壊され、出力が不定状態となる（図１（１－２）参照）。次に、修復部１２の定周期監視により、ソフトエラーが検出され（図１（１－３）参照）、ＣＲＡＭ１１のデータ反転が修復される（図１（１－４）参照）。そして、ＣＲＡＭ１１のデータ反転が修復されることにより、処理回路が修復され、出力が正常状態に戻る（図１（１－５）参照）。なお、詳細なＣＲＡＭ修復処理については、［ＣＲＡＭ修復処理の流れ］にて後述する。
【0017】
（ＦＦ修復処理）
まず、中性子線等の影響により、ＦＦのデータ反転が発生する（図１（２－１）参照）。このとき、いずれのＦＦのデータが反転しても、回路の３重化により出力は正常状態を維持される。また、３系統のＦＦの出力の多数決結果を、ＦＦの入力に常時書き戻すパスがあることから、反転したデータは即座に修復される。なお、詳細なＦＦ修復処理については、［ＦＦ修復処理の流れ］にて後述する。
まず、中性子線等の影響により、ＦＦのデータ反転が発生する（図１（２－１）参照）。このとき、いずれのＦＦのデータが反転しても、回路の３重化により出力は正常状態を維持される。また、３系統のＦＦの出力の多数決結果を、ＦＦの入力に常時書き戻すパスがあることから、反転したデータは即座に修復される。なお、詳細なＦＦ修復処理については、［ＦＦ修復処理の流れ］にて後述する。
【0018】
上述したように、本実施形態に係るＦＰＧＡ１０は、ＣＲＡＭ修復機能を有し、３重化された処理回路を実装する。さらに、ＦＰＧＡ１０は、ＣＲＡＭ１１での１ビットのソフトエラーにおいて、回路の複数箇所の故障により、３重化のうちの２系統以上の故障を防ぐため、各系統は別フレームに設定する。このため、ＦＰＧＡ１０は、ＦＰＧＡ１０のソフトエラーが発生しても、効果的に出力信号の正常状態を維持することができ、ソフトエラー耐性の向上に貢献する。
【0019】
［従来のソフトエラー対策］
ここで、図２～図６を用いて、参考技術として、一般的に行われる従来のソフトエラー対策について説明する。図２は、ＦＰＧＡ上のＣＲＡＭ、ＦＦにおけるソフトエラー発生イメージを示す図である。図３、図５は、従来のソフトエラー対策の概要を示す図である。図４、図６は、従来のソフトエラー対策の回路の出力状態を示すタイムチャートである。以下に、ソフトエラー発生のイメージを示した上で、従来のソフトエラー対策１、従来のソフトエラー対策２の順に説明する。
ここで、図２～図６を用いて、参考技術として、一般的に行われる従来のソフトエラー対策について説明する。図２は、ＦＰＧＡ上のＣＲＡＭ、ＦＦにおけるソフトエラー発生イメージを示す図である。図３、図５は、従来のソフトエラー対策の概要を示す図である。図４、図６は、従来のソフトエラー対策の回路の出力状態を示すタイムチャートである。以下に、ソフトエラー発生のイメージを示した上で、従来のソフトエラー対策１、従来のソフトエラー対策２の順に説明する。
【0020】
（ソフトエラー発生のイメージ）
図２を用いて、ＦＰＧＡ上のＣＲＡＭ、ＦＦにおけるソフトエラー発生のイメージを説明する。まず、ソフトエラーの原因となる宇宙線に起因する中性子線等が発生する（図２（１）参照）。次に、発生した中性子線の照射により、ＦＰＧＡ内部のＣＲＡＭやＦＦのデータ反転が起こる（図２（２）参照）。上記のようにＣＲＡＭやＦＦのデータ反転が発生した場合、以下のような影響が生じる。
図２を用いて、ＦＰＧＡ上のＣＲＡＭ、ＦＦにおけるソフトエラー発生のイメージを説明する。まず、ソフトエラーの原因となる宇宙線に起因する中性子線等が発生する（図２（１）参照）。次に、発生した中性子線の照射により、ＦＰＧＡ内部のＣＲＡＭやＦＦのデータ反転が起こる（図２（２）参照）。上記のようにＣＲＡＭやＦＦのデータ反転が発生した場合、以下のような影響が生じる。
【0021】
第１に、ＣＲＡＭのデータが反転した場合、ＦＰＧＡ内に構成されている回路が破壊される。これは、ＦＰＧＡに構成されている回路はＦＰＧＡ内のＣＲＡＭ上のデータより生成されるためである。
【0022】
第２に、ＦＦのデータが反転した場合、そのＦＦより後段の回路が一時的に正常動作しなくなる。特に、ＦＦへの書き込みが常時行われないＦＦについては、書き込みが行われるまで異常出力が継続する。
【0023】
（従来のソフトエラー対策１）
図３、図４を用いて、参考技術として、一般的に行われる従来のソフトエラー対策１について説明する。ソフトエラー対策１は、修復部１２－１を用いたソフトエラー対策である。以下では、ＣＲＡＭのデータ反転、ＦＦのデータ反転の順に説明する。なお、図４中の「ＣＬＫ」は、クロック信号を示す。
図３、図４を用いて、参考技術として、一般的に行われる従来のソフトエラー対策１について説明する。ソフトエラー対策１は、修復部１２－１を用いたソフトエラー対策である。以下では、ＣＲＡＭのデータ反転、ＦＦのデータ反転の順に説明する。なお、図４中の「ＣＬＫ」は、クロック信号を示す。
【0024】
第１に、ＣＲＡＭのデータ反転が起こった場合を考える。まず、ＦＰＧＡ１０－１において中性子線の影響によりＣＲＡＭ１１－１上でソフトエラーのデータ反転が生じると、フレーム１１０－１上に構成された回路が破壊される（図３（１－１）参照）。このとき、出力は不定状態となる（図４（１－１）参照）。その後、修復部１２－１によりソフトエラーが検出され、ＣＲＡＭ１１－１のデータ反転が修復される（図３（１－２）参照）。ここで、修復部１２－１によるＣＲＡＭ修復機能は定周期監視であり、リアルタイムでの修正は実施できない。そのため、ソフトエラーによるデータ反転が生じてから、実際にＣＲＡＭ１１－１のデータが修復されるには、しばらく時間を要する。したがって、出力は正常状態に戻るものの、一定期間、不定出力をしてしまう（図４（１－２）参照）。
【0025】
第２に、ＦＦのデータ反転が起こった場合を考える。まず、ＦＰＧＡ１０－１において中性子線の影響によりＦＦのデータ反転が生じ（図３（２－１）参照）、そのＦＦより後段の回路が一時的に正常動作しなくなる（図４（２－１）参照）。ここで、修復部１２－１は、ＣＲＡＭに対するソフトエラーの対策機能であり、ＦＦのデータ反転への対策効果はない。したがって、このとき出力は正常なデータがＦＦへ書き込まれるまでの間で不定状態となる（図３（２－２）、図４（２－２）参照）。
【0026】
（従来のソフトエラー対策２）
図５、図６を用いて、参考技術として、一般的に行われる従来のソフトエラー対策２について説明する。ソフトエラー対策２は、回路の３重化を図り、各ＦＦの出力については、３系統の出力を用いて多数決することにより、回路において１故障が生じても、正常出力を維持する対策である。以下では、ＣＲＡＭのデータ反転、ＦＦのデータ反転の順に説明する。なお、図６中の「ＣＬＫ」は、クロック信号を示す。
図５、図６を用いて、参考技術として、一般的に行われる従来のソフトエラー対策２について説明する。ソフトエラー対策２は、回路の３重化を図り、各ＦＦの出力については、３系統の出力を用いて多数決することにより、回路において１故障が生じても、正常出力を維持する対策である。以下では、ＣＲＡＭのデータ反転、ＦＦのデータ反転の順に説明する。なお、図６中の「ＣＬＫ」は、クロック信号を示す。
【0027】
第１に、ＣＲＡＭのデータ反転が起こった場合を考える。まず、ＦＰＧＡ１０－２において中性子線の影響によりＣＲＡＭ１１－２上でソフトエラーのデータ反転が生じると、フレーム１１０－２上に構成された回路が破壊される。このとき、故障する回路が１箇所のみである場合（図５（１ａ－１）、図６（１ａ－１）参照）、修復部１２－２がＣＲＡＭ１１－２の修復を行わなくても、出力は正常状態を維持できる（図５（１ａ－２）、図６（１ａ－２）参照）。しかしながら、同一フレーム内のデータで構成される回路については、ソフトエラーによりＣＲＡＭ１１－２のデータが１ビット反転するだけで、複数箇所の回路の故障が発生する場合がある。このため、ソフトエラーのデータ反転により、３重化回路のうち２系統が故障する場合（図５（１ｂ－１）、図６（１ｂ－１）参照）、修復部１２－２がＣＲＡＭの修復を行わなければ、出力は不定状態となる（図５（１ｂ－２）、図６（１ｂ－２）参照）。
【0028】
第２に、ＦＦのデータ反転が起こった場合を考える。まず、ＦＰＧＡ１０－２において中性子線の影響によりＦＦのデータ反転が生じる（図５（２－１）、図６（２－１）参照）。ここで、いずれのＦＦのデータが反転してもソフトエラーの影響を受けず、回路の３重化により出力は正常状態を維持できる（図５（２－２）、図６（２－２）参照）。
【0029】
上述の２つのソフトエラー対策は、以下の理由により、ＦＰＧＡのソフトエラーが発生時に、効果的に出力信号の正常状態を維持することは難しい。第１に、上述のソフトエラー対策１では、ＣＲＡＭのデータ反転においては、出力が不定値になる期間があり、信頼性が必要な回路では対策が不十分である。第２に、上述のソフトエラー対策２では、ＣＲＡＭでソフトエラーが発生した場合、１ビット反転で回路が２故障となったときに出力が不定値になる。また、ＣＲＡＭのソフトエラーを修復できない場合には、故障状態が継続し、１ビット反転で回路が１故障となっているときにも、さらなるソフトエラーでビット反転を引き起こし、２故障へ至る可能性がある。
【0030】
これに対して、上述したように、本実施形態に係る図１に示したＦＰＧＡ１０は、入力データに対して処理を実行して出力するＣＲＡＭ１１と、ＣＲＡＭ１１のソフトエラーを検出して修復する修復部１２と、を備え、ＣＲＡＭ１１は、フレーム１１０ごとに設定された各処理回路であって、各処理回路の出力結果を取得して多数決により選択して出力する各処理回路、を備える。
【0031】
すなわち、ＦＰＧＡ１０は、ＣＲＡＭ１１におけるソフトエラー（１ビット反転）において、回路故障（複数箇所故障を含む）が生じても出力信号の正常状態を維持でき、かつ回路故障を修復し故障状態のままとならない。また、ＦＰＧＡ１０は、ＦＦにおけるソフトエラーにおいて、出力信号の正常状態を維持できる。さらに、本実施形態に係る修復処理は、コマーシャル品、インダストリアル品、オートモーティブ品といった安価で容易に入手可能なＦＰＧＡでも実施可能である。
【0032】
［ＦＰＧＡ１０の構成］
本実施形態に係る情報処理装置１００のＦＰＧＡ１０の構成を詳細に説明する。ＦＰＧＡ１０は、フレーム１１０、ＣＲＡＭ１１および修復部１２を有する。以下では、フレーム１１０、ＣＲＡＭ１１、修復部１２の順に説明する（図１参照）。
本実施形態に係る情報処理装置１００のＦＰＧＡ１０の構成を詳細に説明する。ＦＰＧＡ１０は、フレーム１１０、ＣＲＡＭ１１および修復部１２を有する。以下では、フレーム１１０、ＣＲＡＭ１１、修復部１２の順に説明する（図１参照）。
【0033】
（フレーム１１０）
フレーム１１０は、フレーム１１０ごとに設定された各処理回路であって、各処理回路の出力結果を取得して多数決により選択して出力する各処理回路を実装する。例えば、フレーム１１０は、ＦＰＧＡ１０上であって、ＣＲＡＭ１１外のフレーム１１０（１１０Ａ、１１０Ｂ、１１０Ｃ）ごとに設定された各処理回路を有する。各処理回路は、フリップフロップ回路１１１（１１１ａ、１１１ｂ、１１１ｃ）、多数決回路１１２（１１２ａ、１１２ｂ、１１２ｃ）、書き戻し回路１１３（１１３ａ、１１３ｂ、１１３ｃ）、およびマルチプレクサ（multiplexer：ＭＵＸ）１１４（１１４ａ、１１４ｂ、１１４ｃ）を備える。また、フレーム１１０は、各処理に対応した、フリップフロップ回路１１１、多数決回路１１２、書き戻し回路１１３およびマルチプレクサ１１４により構成された一群の回路を複数有する。
フレーム１１０は、フレーム１１０ごとに設定された各処理回路であって、各処理回路の出力結果を取得して多数決により選択して出力する各処理回路を実装する。例えば、フレーム１１０は、ＦＰＧＡ１０上であって、ＣＲＡＭ１１外のフレーム１１０（１１０Ａ、１１０Ｂ、１１０Ｃ）ごとに設定された各処理回路を有する。各処理回路は、フリップフロップ回路１１１（１１１ａ、１１１ｂ、１１１ｃ）、多数決回路１１２（１１２ａ、１１２ｂ、１１２ｃ）、書き戻し回路１１３（１１３ａ、１１３ｂ、１１３ｃ）、およびマルチプレクサ（multiplexer：ＭＵＸ）１１４（１１４ａ、１１４ｂ、１１４ｃ）を備える。また、フレーム１１０は、各処理に対応した、フリップフロップ回路１１１、多数決回路１１２、書き戻し回路１１３およびマルチプレクサ１１４により構成された一群の回路を複数有する。
【0034】
各処理回路は、入力データに対して処理を実行して出力する。また、各処理回路は、ＦＰＧＡ１０上であって、ＣＲＡＭ１１外のフレーム１１０ごとに設定された各処理回路であって、各処理回路の出力結果を取得して多数決により選択して出力する各処理回路を備える。
【0035】
なお、本実施形態に係るＦＰＧＡ１０において、ＦＰＧＡ１０上の特定のロジック領域のみ動的に再構成し、別のロジックに切り替えるパーシャルリコンフィグ機能を用いて、フレーム１１０ごとに各処理回路が設定されるが、処理回路の設定方式は特に限定されない。
【0036】
フリップフロップ回路１１１は、フレーム１１０に対して行われた処理結果に基づく値を保持する。また、フリップフロップ回路１１１は、クロック信号（ＣＬＫ）を取得する。
【0037】
多数決回路１１２は、各処理回路のフリップフロップ回路１１１の出力を取得し、多数決により選択された値を出力する。例えば、多数決回路１１２は、３重化された処理回路のフリップフロップ回路１１１ａ～１１１ｃの出力を取得し、多数決により選択された値を出力する。
【0038】
書き戻し回路１１３は、多数決回路の出力をフリップフロップ回路１１１に入力してフリップフロップ回路１１１で保持される値を書き戻す。例えば、書き戻し回路１１３は、フリップフロップ回路１１１ａ～１１１ｃの出力のうち、多数決により選択された値を、フリップフロップ回路１１１ａに入力してフリップフロップ回路１１１ａで保持される値を書き戻す。
【0039】
マルチプレクサ１１４は、複数の入力から１つを選んで出力する。また、マルチプレクサ１１４は、書き込みデータ、書き込みイネーブルを取得する。さらに、マルチプレクサ１１４は、書き戻し回路１１３によって書き戻された値を取得する。
【0040】
（ＣＲＡＭ１１）
ＣＲＡＭ１１は、各処理回路に関する情報（回路情報）を記憶する。例えば、ＣＲＡＭ１１は、各処理回路の回路情報を記憶したコンフィギュレーションメモリであって、フレーム単位ごとにメモリ領域が割り当てられており、各メモリ領域には入力データに対してエラー処理や訂正処理などの各処理を実行する処理回路の回路情報が格納されている。
ＣＲＡＭ１１は、各処理回路に関する情報（回路情報）を記憶する。例えば、ＣＲＡＭ１１は、各処理回路の回路情報を記憶したコンフィギュレーションメモリであって、フレーム単位ごとにメモリ領域が割り当てられており、各メモリ領域には入力データに対してエラー処理や訂正処理などの各処理を実行する処理回路の回路情報が格納されている。
【0041】
（修復部１２）
修復部１２は、ＣＲＡＭ１１のソフトエラーを検出して修復する。例えば、修復部１２は、フレーム単位ごとに設定された各処理回路を周期的に監視し、各処理回路のいずれかの処理回路でソフトエラーによるデータ反転を検出した場合に、データ反転が発生した処理回路に対してデータ反転を修復する。
修復部１２は、ＣＲＡＭ１１のソフトエラーを検出して修復する。例えば、修復部１２は、フレーム単位ごとに設定された各処理回路を周期的に監視し、各処理回路のいずれかの処理回路でソフトエラーによるデータ反転を検出した場合に、データ反転が発生した処理回路に対してデータ反転を修復する。
【0042】
［ＦＰＧＡ１０の出力状態］
図７を用いて、本実施形態に係るＦＰＧＡ１０の出力状態について詳細に説明する。図７は、実施形態に係るＦＰＧＡの出力状態の一例を示すタイムチャートである。以下では、ＣＲＡＭのデータ反転、ＦＦのデータ反転の順に説明する。なお、図７中の「ＣＬＫ」は、クロック信号を示す。
図７を用いて、本実施形態に係るＦＰＧＡ１０の出力状態について詳細に説明する。図７は、実施形態に係るＦＰＧＡの出力状態の一例を示すタイムチャートである。以下では、ＣＲＡＭのデータ反転、ＦＦのデータ反転の順に説明する。なお、図７中の「ＣＬＫ」は、クロック信号を示す。
【0043】
第１に、ＣＲＡＭのデータ反転が起こった場合を考える。まず、中性子線の影響によりＣＲＡＭ１１上でソフトエラーによりデータ反転が生じると、構成された回路が破壊される（図７（１－１）参照）。このとき、３重化回路はそれぞれの系統を別々のフレームに実装していることから、ソフトエラーによる１ビット反転による回路の破壊の影響は２故障以上となった場合でも１系統内に収まる。また、各ＦＦの出力は３重化により多数決されているので、出力は正常状態を維持できる。さらに、修復部１２によって、定周期監視をもとにＣＲＡＭ１１でのソフトエラーが検出され、データ反転を修復されることで、故障した回路も修復される（図７（１－２）参照）。
【0044】
第２に、ＦＦのデータ反転が起こった場合を考える。まず、ＦＰＧＡ１０において中性子線の影響によりＦＦのデータ反転が生じる（図７（２－１）参照）。ここで、いずれのＦＦのデータが反転してもソフトエラーの影響を受けず、回路の３重化により出力は正常状態を維持できる（図７（２－２）参照）。また、３系統のＦＦの出力の多数決結果をＦＦの入力に常時書き戻すパス（書き戻し回路）１１３があるため、反転したデータは即座に修復される。
【0045】
［修復処理全体の流れ］
図８を用いて、本実施形態に係る修復処理全体の流れを説明する。図８は、実施形態に係る修復処理全体の流れの一例を示すフローチャートである。本実施形態に係る修復処理では、ＣＲＡＭ修復処理（ステップＳ１０１）、ＦＦ修復処理（ステップＳ１０２）が実行される。なお、ステップＳ１０１の処理およびステップＳ１０２の処理の順序や実行のタイミングは、動的に、または静的に変更することができる。また、ステップＳ１０１の処理またはステップＳ１０２の処理のうち、省略される処理があってもよい。
図８を用いて、本実施形態に係る修復処理全体の流れを説明する。図８は、実施形態に係る修復処理全体の流れの一例を示すフローチャートである。本実施形態に係る修復処理では、ＣＲＡＭ修復処理（ステップＳ１０１）、ＦＦ修復処理（ステップＳ１０２）が実行される。なお、ステップＳ１０１の処理およびステップＳ１０２の処理の順序や実行のタイミングは、動的に、または静的に変更することができる。また、ステップＳ１０１の処理またはステップＳ１０２の処理のうち、省略される処理があってもよい。
【0046】
（ＣＲＡＭ修復処理）
ＣＲＡＭのデータ反転が起こった場合には、ＦＰＧＡ１０は、ＣＲＡＭ修復処理を実行する（ステップＳ１０１）。このとき、多数決回路１１２は、各フリップフロップ回路１１１の出力を多数決により選択して出力する。また、修復部１２は、定周期監視をもとにＣＲＡＭ１１でのソフトエラーが検出し、データ反転を修復する。なお、ＣＲＡＭ修復処理の詳細な説明については、［ＣＲＡＭ修復処理の流れ］にて後述する。
ＣＲＡＭのデータ反転が起こった場合には、ＦＰＧＡ１０は、ＣＲＡＭ修復処理を実行する（ステップＳ１０１）。このとき、多数決回路１１２は、各フリップフロップ回路１１１の出力を多数決により選択して出力する。また、修復部１２は、定周期監視をもとにＣＲＡＭ１１でのソフトエラーが検出し、データ反転を修復する。なお、ＣＲＡＭ修復処理の詳細な説明については、［ＣＲＡＭ修復処理の流れ］にて後述する。
【0047】
（ＦＦ修復処理）
ＦＦのデータ反転が起こった場合には、ＦＰＧＡ１０は、ＦＦ修復処理を実行する（ステップＳ１０２）。このとき、多数決回路１１２は、各フリップフロップ回路１１１の出力を多数決により選択して出力する。また、書き戻し回路１１３は、多数決回路の出力をフリップフロップ回路１１１に入力してフリップフロップ回路１１１で保持される値を書き戻す。なお、ＦＦ修復処理の詳細な説明については、［ＦＦ修復処理の流れ］にて後述する。
ＦＦのデータ反転が起こった場合には、ＦＰＧＡ１０は、ＦＦ修復処理を実行する（ステップＳ１０２）。このとき、多数決回路１１２は、各フリップフロップ回路１１１の出力を多数決により選択して出力する。また、書き戻し回路１１３は、多数決回路の出力をフリップフロップ回路１１１に入力してフリップフロップ回路１１１で保持される値を書き戻す。なお、ＦＦ修復処理の詳細な説明については、［ＦＦ修復処理の流れ］にて後述する。
【0048】
【0049】
まず、ＦＰＧＡ１０の修復部１２は、ＣＲＡＭ１１の定周期監視によりソフトエラーを検出する（ステップＳ２０１）。このとき、修復部１２は、ＣＲＡＭ１１の状態を定周期で監視し、ＣＲＣ（Cyclic Redundancy Code：巡回冗長符号）等を用いてソフトエラー発生の有無を検出するが、修復部１２のソフトエラー検知方式は特に限定されない。
【0050】
次に、修復部１２は、ＣＲＡＭ１１のデータ反転を修復し（ステップＳ２０２）、処理を終了する。このとき、修復部１２は、ＥＣＣ（Error-Correcting Code：誤り訂正符号）による修復や、ＣＲＡＭ１１へ正常なデータを再度書き込むことによる修復を行うが、修復部１２の修復方式は特に限定されない。
【0051】
【0052】
まず、ＦＰＧＡ１０の書き戻し回路１１３は、多数決回路１１２から、３系統のフリップフロップ回路１１１の出力の多数決結果を取得する（ステップＳ３０１）。このとき、書き戻し回路１１３は、フリップフロップ回路１１１のデータ反転の発生に関わらず、多数決結果を取得する。
【0053】
次に、書き戻し回路１１３は、多数決回路１１２から取得した多数決結果をフリップフロップ回路１１１の入力に書き戻し、データ反転を修復する（ステップＳ３０２）。このとき、書き戻し回路１１３は、フリップフロップ回路１１１のデータ反転の発生に関わらず、多数決結果を書き戻す。
【0054】
［実施形態の効果］
第１に、上述した本実施形態に係る情報処理装置１００では、フレームごとに設定された各処理回路の出力結果を取得して多数決により選択して出力する各処理回路と、回路情報を記憶するＣＲＡＭ１１およびＣＲＡＭ１１のソフトエラーを検出して修復する修復部１２を含むＦＰＧＡ１０と、を備える。このため、情報処理装置１００では、ＦＰＧＡ１０のソフトエラーが発生しても、効果的に出力信号の正常状態を維持することができる。
第１に、上述した本実施形態に係る情報処理装置１００では、フレームごとに設定された各処理回路の出力結果を取得して多数決により選択して出力する各処理回路と、回路情報を記憶するＣＲＡＭ１１およびＣＲＡＭ１１のソフトエラーを検出して修復する修復部１２を含むＦＰＧＡ１０と、を備える。このため、情報処理装置１００では、ＦＰＧＡ１０のソフトエラーが発生しても、効果的に出力信号の正常状態を維持することができる。
【0055】
第２に、上述した本実施形態に係る情報処理装置１００では、修復部１２は、各処理回路を周期的に監視し、各処理回路のいずれかの処理回路でソフトエラーによるデータ反転を検出した場合に、データ反転が発生した処理回路に対してデータ反転を修復する。このため、情報処理装置１００では、ＦＰＧＡ１０のソフトエラーが発生しても、データ反転を修復することにより、効果的に出力信号の正常状態を維持することができる。
【0056】
第３に、上述した本実施形態に係る情報処理装置１００では、各処理回路は、入力データに対して行われた処理結果に基づく値を保持するフリップフロップ回路１１１と、各処理回路のフリップフロップ回路１１１の出力を取得し、多数決により選択された値を出力する多数決回路１１２と、多数決回路１１２の出力をフリップフロップ回路１１１に入力してフリップフロップ回路１１１で保持される値を書き戻す書き戻し回路１１３とを備える。このため、情報処理装置１００では、ＦＰＧＡ１０のソフトエラーが発生しても、多数決結果を出力し、書き戻すことにより、効果的に出力信号の正常状態を維持することができる。
【0057】
〔実施形態の変形例〕
図１１、図１２を用いて、実施形態の変形例について説明する。図１１は、実施形態の変形例に係るフレームの構成例を示す図である。図１２は、実施形態の変形例に係るＦＦ修復処理の流れの一例を示すフローチャートである。以下に、本変形例に係るＦＰＧＡの構成、各処理の流れを順に説明し、最後に本変形例の効果を説明する。
図１１、図１２を用いて、実施形態の変形例について説明する。図１１は、実施形態の変形例に係るフレームの構成例を示す図である。図１２は、実施形態の変形例に係るＦＦ修復処理の流れの一例を示すフローチャートである。以下に、本変形例に係るＦＰＧＡの構成、各処理の流れを順に説明し、最後に本変形例の効果を説明する。
【0058】
［ＦＰＧＡ１０－Ｓの構成］
図１１を用いて、本変形例に係るＦＰＧＡ１０－Ｓの構成を詳細に説明する。なお、上述した実施形態に係るＦＰＧＡ１０と共通する構成や機能については、適宜、説明を省略する。以下では、ＦＰＧＡ１０と比較した上で、ＦＰＧＡ１０－Ｓの構成を説明する。
図１１を用いて、本変形例に係るＦＰＧＡ１０－Ｓの構成を詳細に説明する。なお、上述した実施形態に係るＦＰＧＡ１０と共通する構成や機能については、適宜、説明を省略する。以下では、ＦＰＧＡ１０と比較した上で、ＦＰＧＡ１０－Ｓの構成を説明する。
【0059】
上述した実施形態に係るＦＰＧＡ１０では、回路の３重化を図る際、ＦＦの出力について３系統を多数決することで、出力の正常状態を維持しており、またその正常な出力をループバックでＦＦに再入力することで、ＦＦのデータの書き戻しを行う。しかしながら、ＦＦの単純な３重化ではＦＰＧＡ１０のタイミング設計が厳しくなる場合がある。特に、ステートマシン制御用のＦＦは回路が複雑なため、タイミング設計に最も厳しいＦＦとなる。
【0060】
そこで、本変形例に係るＦＰＧＡ１０－Ｓでは、図１１に示すステートマシン１１５、比較器（比較回路）１１６等を有する構成とすることで、ロジックを３重化しているにも関わらず、タイミング設計に余裕を持たせることができる。このとき、ＦＰＧＡ１０－Ｓでは、ステート制御用ＦＦ１１１－Ｓについては、３系統の出力を多数決するのではなく、比較器１１６により他２系統と一致しているかの確認を行う。
【0061】
ＦＰＧＡ１０－Ｓは、フレーム１１０－Ｓごとに設定された各処理回路を有する。上記の各処理回路は、ステートマシン回路（適宜、「ステートマシン」）１１５、および比較回路（適宜、「比較器」）１１６を備える。また、上記の各処理回路は、ステートマシン管理用フリップフロップ回路（適宜、「ステート制御用ＦＦ」）１１１－Ｓを有する。
【0062】
ステートマシン回路１１５は、処理回路の状態を切り替える。
【0063】
比較回路１１６は、ステートマシン回路１１５から出力される自ステートと、他の処理回路のステートマシン回路とから取得される各他ステートを比較する。また、比較回路１１６は、自ステートが各他ステートと異なる場合、ステートマシン回路１１５をアイドル状態に遷移させてステートマシン回路１１５の動作を抑制する。さらに、比較回路１１６は、アイドル状態である自ステートが、他の処理回路のステートマシン回路とから取得される各他ステートと一致した場合に、ステートマシン回路１１５の動作を再開する。
【0064】
［実施形態の変形例に係るＦＦ修復処理の流れ］
図１２を用いて、本変形例に係るＦＦ修復処理の流れを説明する。図１２は、実施形態の変形例に係るＦＦ修復処理の流れの一例を示すフローチャートである。なお、本変形例に係る修復処理全体の流れ、ＣＲＡＭ修復処理の流れについては、上述した［修復処理全体の流れ］、［ＣＲＡＭ修復処理の流れ］と共通の処理の流れであるので説明を省略する。
図１２を用いて、本変形例に係るＦＦ修復処理の流れを説明する。図１２は、実施形態の変形例に係るＦＦ修復処理の流れの一例を示すフローチャートである。なお、本変形例に係る修復処理全体の流れ、ＣＲＡＭ修復処理の流れについては、上述した［修復処理全体の流れ］、［ＣＲＡＭ修復処理の流れ］と共通の処理の流れであるので説明を省略する。
【0065】
まず、ＦＰＧＡ１０－Ｓの比較回路１１６は、３系統のステートマシン管理用フリップフロップ回路１１１－Ｓの出力からステートマシン回路１１５のステートを比較する（ステップＳ４０１）。例えば、図１１に示すフレームＡ１１０Ａ－Ｓにおいて、比較回路１１６ａは、ステート管理用ＦＦ１１１ａ－Ｓのステートと図示しない他の２系統のステート管理用ＦＦのステートとを比較する。
【0066】
このとき、比較回路１１６は、一致しない出力が存在する場合（ステップＳ４０２：Ｙｅｓ）、ステップＳ４０３の処理に移行し、一致しない出力が存在しない場合（ステップＳ４０２：Ｎｏ）、処理を終了する。
【0067】
次に、比較回路１１６は、一致しない出力が存在するステートマシン回路１１５のＦＦ１１１－Ｓをリセットする（ステップＳ４０３）。例えば、図１１に示すフレームＡ１１０Ａ－Ｓにおいて、比較回路１１６ａは、ステート管理用ＦＦ１１１ａ－Ｓの出力のみ不一致となっている場合、ステート管理用ＦＦ１１１ａ－Ｓをリセットする。なお、ステートマシン１１５から出力される各種出力は、別途多数決により正常出力状態を維持できるので、後段回路への影響はない。
【0068】
そして、比較回路１１６は、ステート管理用ＦＦがリセットされた場合に、初期値をステートマシンのアイドル状態（適宜、「ＩＤＬＥステート」）に設定し（ステップＳ４０４）、処理を終了する。
【0069】
また、比較回路１１６は、その他２系統のステートマシンがＩＤＬＥステートに戻った時に、ステートマシンの動作を再開する。例えば、図１１に示すフレームＡ１１０Ａ－Ｓにおいて、比較回路１１６ａは、ステート管理用ＦＦ１１１ａ－Ｓをリセットし、ステートマシン１１５ａをＩＤＬＥステートとした場合には、その他２系統のステートマシンがＩＤＬＥステートに戻った時に、ステートマシン１１５ａの動作を再開する。このため、フレームＡ１１０Ａ－Ｓ上のステートマシン１１５ａは、自動的にそれ以外２系統のステートマシンの動作と同期することができる。
【0070】
［実施形態の変形例の効果］
第１に、上述した本変形例に係る情報処理装置１００では、各処理回路は、当該処理回路の状態を切り替えるステートマシン回路１１５と、ステートマシン１１５の回路から出力される自ステートと、他の処理回路のステートマシン回路とから取得される各他ステートを比較する比較回路１１６とを備え、比較回路１１６は、自ステートが各他ステートと異なる場合、ステートマシン回路１１５をアイドル状態に遷移させてステートマシン回路１１５の動作を抑制する。このため、情報処理装置１００では、ステートマシン回路のステートを比較し、ステートマシン回路の動作を抑制することにより、ＦＰＧＡ１０－Ｓのソフトエラーが発生しても、効果的に出力信号の正常状態を維持することができる。
第１に、上述した本変形例に係る情報処理装置１００では、各処理回路は、当該処理回路の状態を切り替えるステートマシン回路１１５と、ステートマシン１１５の回路から出力される自ステートと、他の処理回路のステートマシン回路とから取得される各他ステートを比較する比較回路１１６とを備え、比較回路１１６は、自ステートが各他ステートと異なる場合、ステートマシン回路１１５をアイドル状態に遷移させてステートマシン回路１１５の動作を抑制する。このため、情報処理装置１００では、ステートマシン回路のステートを比較し、ステートマシン回路の動作を抑制することにより、ＦＰＧＡ１０－Ｓのソフトエラーが発生しても、効果的に出力信号の正常状態を維持することができる。
【0071】
第２に、上述した本変形例に係る情報処理装置１００では、比較回路１１６は、アイドル状態である自ステートが、他の処理回路のステートマシン回路とから取得される各他ステートと一致した場合に、ステートマシン回路１１５の動作を再開する。このため、情報処理装置１００では、動作を抑制したステートマシン回路１１５の動作を再開することにより、ＦＰＧＡ１０－Ｓのソフトエラーが発生しても、効果的に出力信号の正常状態を維持することができる。
【0072】
〔システム〕
上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
【0073】
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散や統合の具体的形態は図示のものに限られない。つまり、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
【0074】
さらに、各装置にて行なわれる各処理機能は、その全部または任意の一部が、ＣＰＵ（Central Processing Unit）および当該ＣＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。
【0075】
〔ハードウェア〕
次に、情報処理装置１００のハードウェア構成例を説明する。図１３は、情報処理装置のハードウェア構成例を説明する図である。図１３に示すように、情報処理装置１００は、上述した機能を有するＦＰＧＡ１０、ＭＰＵ（Micro Processing Unit）２０、メインメモリ３０およびネットワークインターフェースコントローラ４０を有する。また、図１３に示した各部は、相互に接続される。なお、図１３に示す情報処理装置１００は、プラント制御用の専用装置内、あるいはサーバや端末などの各種コンピュータに搭載される。例えば、石油、石油化学、化学、ガスなどを用いた各種プラントの運転制御に使用される、ＤＣＳ、ＳＩＳ等の各種制御装置、ＡＰＣ（Advanced Process Control）サーバ、ＡＰＣクライアント、ＯＰＣ（Open Platform Communications）サーバ、ＯＰＣクライアントなどに搭載することができる。
次に、情報処理装置１００のハードウェア構成例を説明する。図１３は、情報処理装置のハードウェア構成例を説明する図である。図１３に示すように、情報処理装置１００は、上述した機能を有するＦＰＧＡ１０、ＭＰＵ（Micro Processing Unit）２０、メインメモリ３０およびネットワークインターフェースコントローラ４０を有する。また、図１３に示した各部は、相互に接続される。なお、図１３に示す情報処理装置１００は、プラント制御用の専用装置内、あるいはサーバや端末などの各種コンピュータに搭載される。例えば、石油、石油化学、化学、ガスなどを用いた各種プラントの運転制御に使用される、ＤＣＳ、ＳＩＳ等の各種制御装置、ＡＰＣ（Advanced Process Control）サーバ、ＡＰＣクライアント、ＯＰＣ（Open Platform Communications）サーバ、ＯＰＣクライアントなどに搭載することができる。
【符号の説明】
【0076】
１０、１０－Ｓ 集積回路（ＦＰＧＡ）
１１、１１－Ｓ コンフィギュレーションメモリ（ＣＲＡＭ）
１１０、１１０－Ｓ フレーム
１１１、１１１－Ｓ フリップフロップ回路（ＦＦ）
１１２ 多数決回路
１１３ 書き戻し回路
１１４ マルチプレクサ（ＭＵＸ）
１１５ ステートマシン回路
１１６ 比較回路（比較器）
２０ ＭＰＵ
３０ メインメモリ
４０ ネットワークインターフェースコントローラ
１００ 情報処理装置
１１、１１－Ｓ コンフィギュレーションメモリ（ＣＲＡＭ）
１１０、１１０－Ｓ フレーム
１１１、１１１－Ｓ フリップフロップ回路（ＦＦ）
１１２ 多数決回路
１１３ 書き戻し回路
１１４ マルチプレクサ（ＭＵＸ）
１１５ ステートマシン回路
１１６ 比較回路（比較器）
２０ ＭＰＵ
３０ メインメモリ
４０ ネットワークインターフェースコントローラ
１００ 情報処理装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】