特許 7613670 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-06

(45)【発行日】2025-01-15

(54)【発明の名称】炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H10D 30/66 20250101AFI20250107BHJP

   H10D 62/10 20250101ALI20250107BHJP

   H10D 30/01 20250101ALI20250107BHJP

【ＦＩ】

H01L29/78 652B

H01L29/78 652T

H01L29/78 653A

H01L29/78 652J

H01L29/78 652H

H01L29/06 301D

H01L29/06 301V

H01L29/78 658E

H01L29/78 658A

【請求項の数】 9

(21)【出願番号】P 2021045826

(22)【出願日】2021-03-19

(65)【公開番号】P2022144699

(43)【公開日】2022-10-03

【審査請求日】2023-07-10

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】岩谷 将伸

(72)【発明者】

【氏名】畑 謙佑

【審査官】戸川 匠

(56)【参考文献】

【文献】特開２０１２－０６４６５８（ＪＰ，Ａ）

【文献】特開２０２０－１４１１３０（ＪＰ，Ａ）

【文献】特開２０１８－０２２８５１（ＪＰ，Ａ）

【文献】特開２０１０－０２１１７５（ＪＰ，Ａ）

【文献】国際公開第２０２０／１７５１５７（ＷＯ，Ａ１）

【文献】特開２０１４－２３６１２０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体層と、
前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられ、前記第３半導体層を貫通する、前記第２半導体層よりも高不純物濃度の第２導電型の第２半導体領域と、
前記第１半導体領域、前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極上に設けられた層間絶縁膜と、
前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
前記炭化珪素半導体基板の裏面に設けられた第２電極と、
を備え、
前記第１半導体領域は、前記第１半導体領域と前記第２半導体層とに挟まれる部分の前記第３半導体層より薄く、前記第３半導体層に向かって不純物濃度が徐々に減少することを特徴とする炭化珪素半導体装置。

【請求項2】

第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体層と、
前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられ、前記第３半導体層を貫通する、前記第２半導体層よりも高不純物濃度の第２導電型の第２半導体領域と、
前記第１半導体領域、前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極上に設けられた層間絶縁膜と、
前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
前記炭化珪素半導体基板の裏面に設けられた第２電極と、
を備え、
前記第１半導体領域は、前記第１半導体領域と前記第２半導体層とに挟まれる部分の前記第３半導体層より薄く、おもて面側の高濃度部と、前記第３半導体層側の低濃度部と、からなることを特徴とする炭化珪素半導体装置。

【請求項3】

前記第１半導体領域の最大不純物濃度は、１．０×１０¹⁸／ｃｍ³以上５．０×１０¹⁹／ｃｍ³以下であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。

【請求項4】

前記第３半導体層の不純物濃度は、１．０×１０¹⁶／ｃｍ³以上１．０×１０¹⁸／ｃｍ³以下であることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。

【請求項5】

第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層にエピタキシャル成長により、第１導電型の第３半導体層を形成する第３工程と、
前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に第１導電型の不純物を注入することにより、第１導電型の第１半導体領域を選択的に形成する第４工程と、
前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に第２導電型の不純物を注入することにより、前記第３半導体層を貫通する、前記第２半導体層よりも高不純物濃度の第２導電型の第２半導体領域を選択的に形成する第５工程と、
前記第１半導体領域、前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチを形成する第６工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程と、
前記ゲート電極上に層間絶縁膜を形成する第８工程と、
前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第９工程と、
前記炭化珪素半導体基板の裏面に第２電極を形成する第１０工程と、
を含み、
前記第１半導体領域は、前記第１半導体領域と前記第２半導体層とに挟まれる部分の前記第３半導体層よりも薄く、前記第３半導体層に向かって不純物濃度が徐々に減少するように形成することを特徴とする炭化珪素半導体装置の製造方法。

【請求項6】

第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層にエピタキシャル成長により、第１導電型の第３半導体層を形成する第３工程と、
前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に第１導電型の不純物を注入することにより、第１導電型の第１半導体領域を選択的に形成する第４工程と、
前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に第２導電型の不純物を注入することにより、前記第３半導体層を貫通する、前記第２半導体層よりも高不純物濃度の第２導電型の第２半導体領域を選択的に形成する第５工程と、
前記第１半導体領域、前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチを形成する第６工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程と、
前記ゲート電極上に層間絶縁膜を形成する第８工程と、
前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第９工程と、
前記炭化珪素半導体基板の裏面に第２電極を形成する第１０工程と、
を含み、
前記第１半導体領域は、前記第１半導体領域と前記第２半導体層とに挟まれる部分の前記第３半導体層よりも薄くなるように形成し、
前記第４工程では、前記第１半導体領域を、おもて面側の高濃度部と、前記第３半導体層側の低濃度部と、の２層構造となるように形成することを特徴とする炭化珪素半導体装置の製造方法。

【請求項7】

前記第４工程では、前記第１導電型の不純物として、リンまたは窒素を注入することを特徴とする請求項５または６に記載の炭化珪素半導体装置の製造方法。

【請求項8】

前記第４工程では、前記第１半導体領域の最大不純物濃度が１．０×１０¹⁸／ｃｍ³以上５．０×１０¹⁹／ｃｍ³以下となるように形成することを特徴とする請求項５または６に記載の炭化珪素半導体装置の製造方法。

【請求項9】

前記第３工程では、前記第３半導体層の不純物濃度が１．０×１０¹⁶／ｃｍ³以上１．０×１０¹⁸／ｃｍ³以下となるように形成することを特徴とする請求項５または６に記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、大電流が流せるようにチャネル密度を高くした構造として、トレンチゲート構造を有する炭化珪素半導体装置がある。従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する。図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。図１３では、オン時に電流の流れる活性領域の構造を示す。図１３に示すように、トレンチ型ＭＯＳＦＥＴ１７０では、ｎ⁺型炭化珪素基板１０１のおもて面に第１ｎ型ドリフト層であるｎ^-型炭化珪素エピタキシャル層１０２が堆積される。

【0003】

第１ｎ^-型炭化珪素エピタキシャル層１０２上にｐ型ベース層１０６、ｎ⁺型ソース領域１０８とが順に形成され、ｎ⁺型ソース領域１０８の表面からｐ型ベース領域１０６を貫通して第１ｎ^-型炭化珪素エピタキシャル層１０２に達するように、トレンチ１１０、ゲート絶縁膜１１１、ゲート電極１１２からなるトレンチゲートが形成された構造とされる。具体的には、第１ｎ^-型炭化珪素エピタキシャル層１０２の上にｐ型ベース領域１０６をエピタキシャル成長させたのち、ｐ型ベース領域１０６に対してｎ型不純物をイオン注入で打ち返すことでｐ型ベース領域１０６の一部をｎ型に反転させ、ｎ⁺型ソース領域１０８を形成している。

【0004】

なお、図１３において、符号１０３、１０９、１１３、１１４および１１５は、それぞれ、第１ｐ⁺型領域、ｐ⁺⁺型コンタクト領域、層間絶縁膜、ソース電極パッドおよびドレイン電極である。

【0005】

ここで、イオン注入の深さは５％未満のばらつきであるのに対し、エピタキシャル成長層の厚さは１０％を超えるばらつきを有する。上記構成においては、表面までエピタキシャル成長で形成しているため、ｐ型エピタキシャル層の厚さが厚く、ｐ型ベース領域１０６の厚さにばらつきを有する。このばらつきがそのままチャネル長（ｐ型ベース領域１０６の厚さ）ばらつきに繋がってしまい、その結果、しきい値電圧がばらつくという問題がある。

【0006】

この問題を解決するための炭化珪素半導体装置が提案されている。図１４は、従来の炭化珪素半導体装置の他の構造を示す断面図である。図１４に示すトレンチ型ＭＯＳＦＥＴ１７１では、厚さの薄いｐ型エピタキシャル成長を行うことで、ｐ型ベース領域１０６を形成し、その上のｎ型ソース領域１０７を低不純物濃度（１×１０¹⁷／ｃｍ³程度）のｎ型エピタキシャル成長で形成し、ｎ型ソース領域１０７の上にｎ⁺型ソース領域１０８を高不純物濃度（５×１０¹⁸／ｃｍ³以上）のｎ⁺型エピタキシャル成長で形成している（例えば、特許文献１参照）。この方法によると、ｐ型ベース領域１０６は、厚さの薄いｐ型エピタキシャル成長で形成されるため、ｐ型ベース領域１０６の厚さのばらつきは小さくなる。チャネル長は厚さの薄い（０．４μｍ程度）ｐ型エピタキシャル成長層で決められるため、図１３の構成より、チャネル長のばらつきを減らすことができ、しきい値電圧のばらつきを抑えることができる。

【0007】

なお、図１４において、符号１０４、１０５および１０９ａは、それぞれ、第２ｎ^-型炭化珪素エピタキシャル層、第２ｐ⁺型領域およびｐ⁺型コンタクト領域である。

【先行技術文献】

【特許文献】

【0008】

【文献】特開２０１９－４６９０９号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、図１４に示す従来の構造では、ｎ型ソース領域１０７およびｎ⁺型ソース領域１０８をエピタキシャル成長で形成しているため、ｎ型不純物濃度のばらつきが５０％程度と大きく、ｎ型ソース領域１０７およびｎ⁺型ソース領域１０８のコンタクト抵抗のばらつき、ひいては、オン抵抗ばらつきを増大させてしまうという課題がある。また、５×１０¹⁸／ｃｍ³以上の高不純物濃度のエピタキシャル成長層を評価する方法がないという課題がある。さらに、高不純物濃度のエピタキシャル成長を行った際の履歴により、次バッチに想定以上のドーパントが取り込まれてしまうという課題がある。

【0010】

この発明は、上述した従来技術による問題点を解消するため、しきい値電圧のばらつきを増大させることなく、オン抵抗のばらつきを抑えることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0011】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第３半導体層が設けられる。前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に、前記第３半導体層を貫通する、前記第２半導体層よりも高不純物濃度の第２導電型の第２半導体領域が設けられる。前記第１半導体領域、前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記第１半導体領域は、前記第１半導体領域と前記第２半導体層とに挟まれる部分の前記第３半導体層より薄く、前記第３半導体層に向かって不純物濃度が徐々に減少する。

【0012】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第３半導体層が設けられる。前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に、前記第３半導体層を貫通する、前記第２半導体層よりも高不純物濃度の第２導電型の第２半導体領域が設けられる。前記第１半導体領域、前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記第１半導体領域は、前記第１半導体領域と前記第２半導体層とに挟まれる部分の前記第３半導体層より薄く、おもて面側の高濃度部と、前記第３半導体層側の低濃度部と、からなる。

【0013】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域の最大不純物濃度は、１．０×１０¹⁸／ｃｍ³以上５．０×１０¹⁹／ｃｍ³以下であることを特徴とする。

【0014】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３半導体層の不純物濃度は、１．０×１０¹⁶／ｃｍ³以上１．０×１０¹⁸／ｃｍ³以下であることを特徴とする。

【0015】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層にエピタキシャル成長により、第１導電型の第３半導体層を形成する第３工程を行う。次に、前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に第１導電型の不純物を注入することにより、第１導電型の第１半導体領域を選択的に形成する第４工程を行う。次に、前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に第２導電型の不純物を注入することにより、前記第３半導体層を貫通する、前記第２半導体層よりも高不純物濃度の第２導電型の第２半導体領域を選択的に形成する第５工程を行う。次に、前記第１半導体領域、前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチを形成する第６工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第８工程を行う。次に、前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第９工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第１０工程を行う。前記第１半導体領域は、前記第１半導体領域と前記第２半導体層とに挟まれる部分の前記第３半導体層よりも薄く、前記第３半導体層に向かって不純物濃度が徐々に減少するように形成する。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層にエピタキシャル成長により、第１導電型の第３半導体層を形成する第３工程を行う。次に、前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に第１導電型の不純物を注入することにより、第１導電型の第１半導体領域を選択的に形成する第４工程を行う。次に、前記第３半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に第２導電型の不純物を注入することにより、前記第３半導体層を貫通する、前記第２半導体層よりも高不純物濃度の第２導電型の第２半導体領域を選択的に形成する第５工程を行う。次に、前記第１半導体領域、前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層に達するトレンチを形成する第６工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第８工程を行う。次に、前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第９工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第１０工程を行う。前記第１半導体領域は、前記第１半導体領域と前記第２半導体層とに挟まれる部分の前記第３半導体層よりも薄くなるように形成し、前記第４工程では、前記第１半導体領域を、おもて面側の高濃度部と、前記第３半導体層側の低濃度部と、の２層構造となるように形成する。

【0016】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程では、前記第１導電型の不純物として、リンまたは窒素を注入することを特徴とする。

【0017】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程では、前記第１半導体領域の最大不純物濃度が１．０×１０¹⁸／ｃｍ³以上５．０×１０¹⁹／ｃｍ³以下となるように形成することを特徴とする。

【0018】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、前記第３半導体層の不純物濃度が１．０×１０¹⁶／ｃｍ³以上１．０×１０¹⁸／ｃｍ³以下となるように形成することを特徴とする。

【0019】

上述した発明によれば、ｎ型ソース領域（第３半導体層）は、エピタキシャル成長により形成され、ｎ⁺型ソース領域（第１半導体領域）は、イオン注入により形成される。このため、ｎ⁺型ソース領域は、ｎ型ソース領域に向かってｎ型の不純物濃度が徐々に減少するプロファイルを有する。チャネル層は膜厚の薄いエピタキシャル成長で形成したｐ型ベース層（第２半導体層）で決定されるため、チャネル長のばらつきは低く、ｎ⁺型ソース領域をイオン注入より形成するため、ｎ⁺型ソース領域の不純物濃度のばらつきを小さくでき、コンタクト抵抗のばらつきを抑制できる。

【発明の効果】

【0020】

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、しきい値電圧がばらつきを増大させることなく、オン抵抗ばらつきを抑えることができるという効果を奏する。

【図面の簡単な説明】

【0021】

【図1】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

【図2】従来の炭化珪素半導体装置のＡ－Ａ’部分の不純物濃度プロファイルを示すグラフである（その１）。

【図3】従来の炭化珪素半導体装置のＡ－Ａ’部分の不純物濃度プロファイルを示すグラフである（その２）。

【図4】実施の形態にかかる炭化珪素半導体装置のＡ－Ａ’部分の不純物濃度プロファイルを示すグラフである。

【図5】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図6】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図7】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図8】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【図9】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。

【図10】実施の形態にかかる炭化珪素半導体装置のＡ－Ａ’部分の不純物濃度の測定結果を示すグラフである。

【図11】実施の形態にかかる炭化珪素半導体装置のＡ－Ａ’部分の不純物濃度の測定結果を示すグラフである。

【図12】実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置とにおいて、コンタクト抵抗を測定した結果を示すグラフである。

【図13】従来の炭化珪素半導体装置の構造を示す断面図である。

【図14】従来の炭化珪素半導体装置の他の構造を示す断面図である。

【発明を実施するための形態】

【0022】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

【0023】

（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ７０を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

【0024】

図１に示すように、トレンチ型ＭＯＳＦＥＴ７０は、半導体基板のおもて面（後述するｐ型ベース層６側の面）側にトレンチゲート構造のＭＯＳゲートを備えている。炭化珪素半導体基体は、炭化珪素からなるｎ⁺型炭化珪素基板（第１導電型の炭化珪素半導体基板）１上に第１ｎ^-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２を順にエピタキシャル成長させてなる。また、第２ｎ^-型炭化珪素エピタキシャル層４を第１ｎ^-型炭化珪素エピタキシャル層２上にエピタキシャル成長させてもよい。以下、ｎ⁺型炭化珪素基板１と、ｐ型ベース層６と、第１ｎ^-型炭化珪素エピタキシャル層２と、第２ｎ^-型炭化珪素エピタキシャル層４とを併せて炭化珪素半導体基体（炭化珪素からなる半導体基板）とする。

【0025】

トレンチゲート構造のＭＯＳゲートは、ｐ型ベース層（第２導電型の第２半導体層）６、ｎ型ソース領域（第１導電型の第３半導体層）７、ｎ⁺型ソース領域（第１導電型の第１半導体領域）８、ｐ⁺⁺型コンタクト領域（第２導電型の第２半導体領域）９、トレンチ１０、ゲート絶縁膜１１およびゲート電極１２で構成される。ｐ型ベース層６は、例えば、膜厚が０．４μｍ以上０．６μｍ以下で、不純物濃度は５．０×１０¹⁶／ｃｍ³以上２．０×１０¹⁸／ｃｍ³以下である。好ましくは、ｐ型ベース層６は１×１０¹⁷／ｃｍ³以上５×１０¹⁷／ｃｍ³以下の不純物濃度である。

【0026】

具体的には、トレンチ１０は、半導体基板のおもて面から深さ方向ｙにｐ型ベース層６を貫通して、第２ｎ^-型炭化珪素エピタキシャル層４（第２ｎ^-型炭化珪素エピタキシャル層４が設けられていない場合は、第１ｎ^-型炭化珪素エピタキシャル層２、以下（２）と称する）に達する。深さ方向ｙとは、半導体基板のおもて面から裏面へ向かう方向である。トレンチ１０は、例えば、ストライプ状に配置されている。

【0027】

トレンチ１０の内部には、トレンチ１０の内壁に沿ってゲート絶縁膜１１が設けられ、ゲート絶縁膜１１上にトレンチ１０の内部に埋め込むようにゲート電極１２が設けられている。１つのトレンチ１０内のゲート電極１２と、当該ゲート電極１２を挟んで隣り合うメサ領域（隣り合うトレンチ１０間の領域）と、でメイン半導体素子の１つの単位セルが構成される。図１では、１つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

【0028】

第１ｎ^-型炭化珪素エピタキシャル層２のソース側（後述するソース電極１６側）の表面層に、ｐ型ベース層６に接するようにｎ型領域（以下、第２ｎ^-型炭化珪素エピタキシャル層とする）４が設けられていてもよい。第２ｎ^-型炭化珪素エピタキシャル層４は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。この第２ｎ^-型炭化珪素エピタキシャル層４は、例えば、トレンチ１０の内壁を覆うように、基板おもて面（半導体基板のおもて面）に平行な方向に一様に設けられている。第２ｎ^-型炭化珪素エピタキシャル層４は、ｐ型ベース層６との界面から、トレンチ１０の底面よりドレイン側（後述するドレイン電極１５側）の位置まで設けられている。

【0029】

第１ｎ^-型炭化珪素エピタキシャル層２の表面層には、第１ｐ⁺型領域３が選択的に設けられていてもよい。第１ｐ⁺型領域３は、隣り合うトレンチ１０の間に配置されている。第２ｎ^-型炭化珪素エピタキシャル層４の内部には、第２ｐ⁺型領域５が選択的に設けられていてもよい。第２ｐ⁺型領域５は、第１ｐ⁺型領域３と深さ方向に対向する位置に、第２ｎ^-型炭化珪素エピタキシャル層４を貫通し、底面が第１ｐ⁺型領域３と接し、上面はｐ型ベース層６に接している。この第２ｐ⁺型領域５を通じて、ｐ型ベース層６と第１ｐ⁺型領域３とが電気的に接続されている。

【0030】

第２ｎ^-型炭化珪素エピタキシャル層４および第２ｐ⁺型領域５の表面には、ｐ型ベース領域６が設けられている。ｐ型ベース領域６は、イオン注入されていないｐ型のエピタキシャル層である。ｐ型ベース領域６はｎ型のエピタキシャル層にｐ型不純物をイオン注入された構成であってもよい。ｐ型ベース層６の表面には、ｎ型ソース領域７が設けられている。ｎ型ソース領域７は、イオン注入されていないｎ型のエピタキシャル層である。ｎ型ソース領域７の内部には、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９が選択的に設けられている。ｎ⁺型ソース領域８は、ｎ型ソース領域７のｎ⁺型炭化珪素基板１と反対側の表面層に設けられている。ｎ型ソース領域７およびｎ⁺型ソース領域８は、トレンチ１０の側壁のゲート絶縁膜１１に接し、トレンチ１０の側壁のゲート絶縁膜１１を介してゲート電極１０に対向する。ｎ型ソース領域７の内部には、ｎ型ソース領域７を貫通してｐ型ベース領域６に達するｐ⁺⁺型コンタクト領域９が設けられている。ｐ⁺⁺型コンタクト領域９は、ｎ型ソース領域７およびｎ⁺型ソース領域８と接する。ｐ⁺⁺型コンタクト領域９の不純物濃度は、ｐ型ベース領域６の不純物濃度よりも高い。

【0031】

ｎ型ソース領域７は、ｎ⁺型ソース領域８よりドレイン側に設けられ、ｎ型ソース領域７とｎ⁺型ソース領域８は互いに接する。ｎ型ソース領域７とｎ⁺型ソース領域８の幅は、同程度になっている。ｎ⁺型ソース領域８のある部分において、ｎ⁺型ソース領域８の厚さは、ｎ⁺型ソース領域８とｐ型ベース領域６とに挟まれた部分のｎ型ソース領域７の厚さよりも薄い。

【0032】

図２および図３は、従来の炭化珪素半導体装置のＡ－Ａ’部分の不純物濃度プロファイルを示すグラフである。図２は、図１３に示す従来の炭化珪素半導体装置の場合であり、図３は、図１４に示す従来の炭化珪素半導体装置の場合を示す。図２および図３において、横軸は、炭化珪素半導体基体の表面からの深さを示し、縦軸は、ｎ型またはｐ型の不純物濃度であり、ｎ型の不純物濃度を実線で、ｐ型の不純物濃度を破線で示す。

【0033】

図２において、深さＡ２までがｎ⁺型ソース領域１０８であり、深さＡ３までがｐ型ベース層１０６である。図１３に示す従来の炭化珪素半導体装置では、ｎ⁺型ソース領域１０８を複数回のイオン注入で形成しているため、深さＡ１までｎ型の不純物濃度がほぼ一定であり、深さＡ１から深さＡ２までにｎ型の不純物濃度は急激に減少している。また、ｐ型ベース層１０６は、表面までエピタキシャル成長により形成され、ｐ型の不純物濃度がほぼ一定である。

【0034】

図３において、深さＢ１までがｎ⁺型ソース領域１０８であり、深さＢ２までがｎ型ソース領域１０７である。深さＢ２と深さＢ３との間はノンドープ層であり、深さＢ３から深さＢ４までがｐ型ベース層１０６である。図１４に示す従来の炭化珪素半導体装置では、ｎ⁺型ソース領域１０８およびｎ型ソース領域１０９をエピタキシャル成長により形成しているため、ｎ型の不純物濃度がほぼ一定である。また、ｐ型ベース層１０６は、エピタキシャル成長により形成されるため、ｐ型の不純物濃度がほぼ一定である。

【0035】

一方、図４は、実施の形態にかかる炭化珪素半導体装置のＡ－Ａ’部分の不純物濃度プロファイルを示すグラフである。図４において、横軸は、炭化珪素半導体基体の表面からの深さを示し、縦軸は、ｎ型またはｐ型の不純物濃度であり、ｎ型の不純物濃度を実線で、ｐ型の不純物濃度を破線で示す。

【0036】

図４において、深さＣ０はｎ型不純物濃度が最大となる点であり、Ｃ１はｎ型不純物濃度がＣ０に対して半分となる点である。またＣ２はｎ型ソース領域７とｐ型ベース層６との境界であり、Ｃ３はｐ型ベース層６と第２ｎ^-型炭化珪素エピタキシャル層４との境界である。炭化珪素半導体基体の表面から深さＣ１までがｎ⁺型ソース領域８であり、深さＣ１から深さＣ２までがｎ型ソース領域７であり、深さＣ２から深さＣ３までがｐ型ベース層６である。実施の形態にかかる炭化珪素半導体装置では、後述するように、ｎ型ソース領域７は、エピタキシャル成長により形成され、ｎ⁺型ソース領域８は、エピタキシャル成長により形成された層にｎ型の不純物をイオン注入することにより形成される。このため、ｎ⁺型ソース領域８は、深さＣ０から、ｎ型ソース領域７に向かってｎ型の不純物濃度がガウス分布の形で徐々に減少するプロファイルを有する。ｎ型ソース領域７は、ｎ型の不純物濃度がほぼ一定であり、ｐ型ベース層６は、ｐ型の不純物濃度がほぼ一定である。

【0037】

また、ｎ⁺型ソース領域８の厚さｗ１は、ｎ型ソース領域７の厚さｗ２以下である（ｗ１≦ｗ２）ことが好ましい。これは、ｎ⁺型ソース領域８を形成する際のイオン注入によるダメージは、ｎ⁺型ソース領域８の厚さｗ１程度の深さまで達するため、ｗ１≦ｗ２とすることで、ｎ型ソース領域７がダメージを吸収でき、ｐ型ベース層６にダメージが到達しないようにすることができる。すなわち、ｎ⁺型ソース領域８と深さ方向に対向するｐ型ベース層６には、イオン注入に起因するダメージがない。これにより、イオン注入によるダメージは、チャネルに影響を与えず、特性が劣化することがない。このため、炭化珪素半導体装置において、しきい値電圧のばらつきを抑えることができる。例えば、ｎ⁺型ソース領域８とｎ型ソース領域７とを合わせた厚さ（ｗ１＋ｗ２）は、０．４μｍ以上０．６μｍ以下であり、ｎ⁺型ソース領域８の厚さｗ１は、ｗ１≦ｗ２を満たし、０．０５μｍ以上０．３μｍ以下である。

【0038】

また、ｎ⁺型ソース領域８の最大不純物濃度は、１．０×１０¹⁸／ｃｍ³以上５．０×１０¹⁹／ｃｍ³以下であり、より好ましくは、１．０×１０¹⁸／ｃｍ³以上３．０×１０¹⁹／ｃｍ³以下である。エピタキシャル層であるｎ型ソース領域７の不純物濃度は、１．０×１０¹⁶／ｃｍ³以上１．０×１０¹⁸／ｃｍ³以下であり、より好ましくは、０．５×１０¹⁷／ｃｍ³以上１．５×１０¹⁷／ｃｍ³以下である。ｎ型ソース領域７およびｎ⁺型ソース領域８をこのような不純物濃度とすることで、オン抵抗をあげることなくばらつきを抑えることができる。

【0039】

また、実施の形態では、ｐ⁺⁺型コンタクト領域９の不純物濃度はｐ型ベース領域６の不純物濃度よりも高く、１．０×１０¹⁹／ｃｍ³以上５．０×１０²⁰／ｃｍ³以下であることが好ましい。また、ｐ⁺⁺型コンタクト領域９を１段で設けることが好ましい。これにより、ｐ⁺⁺型コンタクト領域９のドレイン側の方まで不純物濃度が高くなり、アバランシェ耐量を向上させることができる。また、ｐ⁺⁺型コンタクト領域９をソース領域と同様に表面の不純物濃度を高く形成して、２段とすることも可能である。この場合、表面だけ不純物濃度を高くすればよいため、形成が容易になり、製造のスループットが向上する。

【0040】

層間絶縁膜１３は、ゲート電極１２を覆うように、半導体基板のおもて面全面に設けられている。層間絶縁膜１３には、層間絶縁膜１３を深さ方向ｙに貫通して基板おもて面に達するコンタクトホールが開口されている。

【0041】

ソース電極（第１電極）１６は、層間絶縁膜１３に開口されたコンタクトホール内において半導体基板（ｎ⁺型ソース領域８）にオーミック接触し、かつ層間絶縁膜１３によりゲート電極１２と電気的に絶縁されている。ソース電極１６は、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９とオーミック接触する。また、ソース電極１６と層間絶縁膜１３との間に、例えばソース電極１６からゲート電極１２側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。ソース電極１６上にソース電極パッド１４が設けられている。半導体基板の裏面に、ドレイン電極となるドレイン電極（第２電極）１５が設けられている。ドレイン電極１５上にドレイン電極パッド（不図示）が設けられている。ソース電極１６および層間絶縁膜１３とソース電極パッド１４との間にもバリアメタル（不図示）が設けられてよい。

【0042】

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図５～図９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【0043】

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面（おもて面）上に、ｎ型の不純物、例えば窒素（Ｎ）原子をドーピングしながら炭化珪素でできた第１ｎ^-型炭化珪素エピタキシャル層２をエピタキシャル成長させる。

【0044】

次に、第１ｎ^-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所定の開口部を有する図示しないイオン注入用マスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によって、ｐ型の不純物、例えばアルミニウム（Ａｌ）原子を、イオン注入することで、第１ｎ^-型炭化珪素エピタキシャル層２の表面層に深さ０．３μｍ以上１．０μｍ以下の第１ｐ⁺型領域３を例えば２．０×１０¹⁷／ｃｍ³以上２．０×１０¹⁸／ｃｍ³以下の不純物濃度で形成する。ここまでの状態が図５に示されている。

【0045】

次に、第１ｎ^-型炭化珪素エピタキシャル層２の表面上に、窒素等のｎ型の不純物をドーピングした厚さ０．３μｍ以上１．０μｍ以下の第２ｎ^-型炭化珪素エピタキシャル層４を、例えば１．０×１０¹⁶／ｃｍ³以上５．０×１０¹⁷／ｃｍ³以下の不純物濃度で形成する。

【0046】

次に、第２ｎ^-型炭化珪素エピタキシャル層４の表面上に、フォトリソグラフィ技術によって所定の開口部を有する図示しないイオン注入用マスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によって、ｐ型の不純物、例えばアルミニウム原子を、イオン注入することで、第２ｎ^-型炭化珪素エピタキシャル層４の表面層に第２ｎ^-型炭化珪素エピタキシャル層４を貫通する深さの第２ｐ⁺型領域５を、例えば２．０×１０¹⁷／ｃｍ³以上２．０×１０¹⁸／ｃｍ³以下の不純物濃度で形成する。ここまでの状態が図６に示されている。

【0047】

次に、第２ｎ^-型炭化珪素エピタキシャル層４の表面上に、ｐ型ベース層６を、例えば５．０×１０¹⁶／ｃｍ³以上２．０×１０¹⁸／ｃｍ³以下の不純物濃度でエピタキシャル成長により形成する。ｐ型ベース層６をエピタキシャル成長により形成した後、ｐ型ベース層６にさらにアルミニウム等のｐ型の不純物を、ｐ型ベース層６のチャネル領域にイオン注入を行ってもよい。また、ｐ型ベース層６は、第２ｎ^-型炭化珪素エピタキシャル層４をエピタキシャル成長させた後、アルミニウム等のｐ型の不純物、イオン注入することで形成してもよい。

【0048】

次に、ｐ型ベース層６の表面上に、厚さ０．５μｍ程度のｎ型ソース領域７を、例えば１．０×１０¹⁷／ｃｍ³の不純物濃度でエピタキシャル成長により形成する。ｎ型ソース領域７をエピタキシャル成長により形成した後、さらにリン（Ｐ）または窒素等のｎ型の不純物をｎ型ソース領域７の表面にイオン注入することで、ｎ型ソース領域７の表面層にｎ⁺型ソース領域８を例えば３．０×１０¹⁹／ｃｍ³の不純物濃度で形成する。この時、ｎ⁺型ソース領域８の厚さは、ｎ⁺型ソース領域８とｐ型ベース領域６とに挟まれた部分のｎ型ソース領域７の厚さよりも薄くなるように形成する。これによりイオン注入に起因するダメージがｐ型ベース層６の中に残らない。また、ｎ⁺型ソース領域８は、ｎ型ソース領域７上に所定の開口部を有するイオン注入用マスクを、例えば酸化膜で形成し、この酸化膜をマスクとしてイオン注入法によって、選択的に形成することもできる。

【0049】

次に、所定の開口部を有する図示しないイオン注入用マスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によって、ｐ型の不純物、例えばアルミニウム原子を、イオン注入することで、ｎ型ソース領域７およびｎ⁺型ソース領域８の一部にｐ⁺⁺型コンタクト領域９を例えば１．０×１０²⁰／ｃｍ³の不純物濃度となるように形成する。ｐ⁺⁺型コンタクト領域９の不純物濃度はｐ型ベース領域６の不純物濃度よりも高く、１．０×１０¹⁹／ｃｍ³以上５．０×１０²⁰／ｃｍ³以下となるように形成することが好ましい。ｐ⁺⁺型コンタクト領域９は、底面がｐ型ベース層６に到達するように形成する。ここまでの状態が図７に示されている。

【0050】

このように、実施の形態では、ｎ⁺型ソース領域８のイオン注入に起因するダメージがｐ型ベース層６の中に残らないため、しきい値電圧のばらつきを低減することができる。また、チャネル層を膜厚の薄いエピタキシャル成長で形成したｐ型ベース層６で決定されるため、チャネル長のばらつきは低いままになっている。また、イオン注入による不純物濃度のばらつきは３％程度と小さいため、ｎ⁺型ソース領域８の不純物濃度のばらつきを小さくでき、コンタクト抵抗のばらつきを抑制でき、できばえの評価も不要となる。また、高不純物濃度のエピタキシャル成長がないため、エピタキシャル成長装置に影響を与えることがない。

【0051】

次に、ｎ⁺型ソース領域８の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｎ⁺型ソース領域８、ｎ型ソース領域７およびｐ型ベース層６を貫通し、第２ｎ^-型炭化珪素エピタキシャル層４に達するトレンチ１０を形成する。次に、トレンチ形成用マスクを除去する。

【0052】

次に、１７５０℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ⁺型領域３、第２ｐ⁺型領域５、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。ここまでの状態が図８に示されている。

【0053】

次に、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９の表面と、トレンチ１０の底面および側壁と、に沿ってゲート絶縁膜１１を形成する。このゲート絶縁膜１１は、酸素雰囲気中において１３００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜１１は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0054】

次に、ゲート絶縁膜１１上に、例えばリン原子がドーピングされた多結晶シリコン膜を設ける。この多結晶シリコン膜はトレンチ１０内を埋めるように形成してもよい。この多結晶シリコン膜をフォトリソグラフィによりパターニングし、トレンチ１０内部に残すことによって、ゲート電極１２を形成する。ゲート電極１２には、ｐ型の多結晶シリコン膜を用いてもよい。

【0055】

次に、ゲート絶縁膜１１およびゲート電極１２を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１３を形成する。層間絶縁膜１３およびゲート絶縁膜１１をフォトリソグラフィによりパターニングしｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９を露出させたコンタクトホールを形成する。ここまでの状態が図９に示されている。

【0056】

次に、層間絶縁膜１３に設けられたコンタクトホール内および層間絶縁膜１３上にソース電極１６となる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。その後、例えば７００℃程度の温度で熱処理を行って導電性の膜と炭化珪素を選択的に反応させた後、未反応部分の導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１６を残し、ｎ⁺型ソース領域８およびｐ⁺⁺型コンタクト領域９とソース電極１６とを接触させる。

【0057】

次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１６上および層間絶縁膜１３上に、ソース電極パッド１４となる金属層を成膜する。このとき、チタンまたは窒化チタンからなるバリアメタル（不図示）を先に形成してもよい。金属層の層間絶縁膜１３上の厚さは、例えば、５．５μｍであってもよい。金属層は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、金属膜を選択的に除去して、ソース電極パッド１４を形成する。

【0058】

次に、ｎ⁺型炭化珪素基板１の第２主面（裏面）上に、ドレイン電極１５となる導電性の膜、例えばモリブデン膜とニッケル膜を、例えばスパッタ法により続けて成膜する。その後、レーザーアニールなどの熱処理を行って、ｎ⁺型炭化珪素基板１と導電性の膜を反応させてオーミック接合することでドレイン電極を形成する。

【0059】

次に、ドレイン電極１５の表面に、ドレイン電極パッド（不図示）として、チタン、ニッケルおよび金をこの順で成膜する。このようにして、図１に示すトレンチ型ＭＯＳＦＥＴ７０が完成する。

【0060】

ここで、図１０は、図１に示す実施の形態にかかる炭化珪素半導体装置のＡ－Ａ’部分の不純物濃度の測定結果を示すグラフである。図１０において、横軸は、炭化珪素半導体基体の表面からの深さを示し、単位はμｍである。縦軸は、ｎ型またはｐ型の不純物濃度を示し、単位はｃｍ^-3である。

【0061】

図１０において、深さＤ１はｎ型不純物濃度が最大となる点であり、Ｄ２はｎ型不純物濃度がＤ１に対して１／２となる点である。またＤ３はｎ型ソース領域７とｐ型ベース層６との境界である。炭化珪素半導体基体の表面から深さＤ２（０．２μｍ程度）までがｎ⁺型ソース領域８であり、深さＤ３（０．５μｍ程度）までがｎ型ソース領域７であり、深さＤ３以降がｐ型ベース層６である。図１０に示すように、ｎ⁺型ソース領域８は、深さＤ１（０．１７μｍ程度）から、ｎ型ソース領域７に向かってｎ型の不純物濃度が徐々に減少するプロファイルを有する。例えば、深さＤ１から０．１μｍ程度の間に、不純物濃度は１．０×１０¹⁹／ｃｍ³から１．０×１０¹⁷／ｃｍ³にガウス分布の傾きで減少する。ｎ型ソース領域７は、ｎ型の不純物濃度がほぼ一定であり、ｐ型ベース層６は、ｐ型の不純物濃度がほぼ一定である。

【0062】

図１１は、ｎ⁺型ソース領域８を、表面側の高濃度部８ａとｎ型ソース領域７側の低濃度部８ｂとの２層とした例である。深さＥ１は高濃度部８ａにおいてｎ型不純物濃度が最大となる点であり、Ｅ２はｎ型不純物濃度がＥ１に対して１／２となる点である。深さＥ３は低濃度部８ｂにおいてｎ型不純物濃度が極大となる点であり、Ｅ４はｎ型不純物濃度がＥ３に対して１／２となる点である。またＥ５はｎ型ソース領域７とｐ型ベース層６との境界である。炭化珪素半導体基体の表面から深さＥ２までが高濃度部８ａであり、深さＥ２から深さＥ４までが低濃度部８ｂである。深さＥ４から深さＥ５（０．５μｍ程度）までがｎ型ソース領域７であり、深さＥ５以降がｐ型ベース層６である。図１１に示すように、高濃度部８ａの深さＥ２は０．１μｍ以下となっている。また、低濃度部８ｂの深さＥ４は０．２１μｍ程度であり、高濃度部よりも厚くなっている。高濃度部８ａにおけるＥ１の不純物濃度は５．０×１０¹⁸／ｃｍ³以上５．０×１０¹⁹／ｃｍ³以下であってよく、低濃度部８ｂにおけるＥ３の不純物濃度は１．０×１０¹⁸／ｃｍ³以上５．０×１０¹⁸／ｃｍ³以下であってよい。また、ｎ⁺型ソース領域８は、深さＥ３（０．１６μｍ程度）から、ｎ型ソース領域７に向かってｎ型の不純物濃度が徐々に減少するプロファイルを有する。例えば、深さＥ３から０．１μｍ程度の間に、不純物濃度は１．０×１０¹⁸／ｃｍ³から１．０×１０¹⁷／ｃｍ³にガウス分布の傾きで減少する。ｎ型ソース領域７は、ｎ型の不純物濃度がほぼ一定であり、ｐ型ベース層６は、ｐ型の不純物濃度がほぼ一定である。このようにｎ⁺型ソース領域８を２層とし、ｎ型ソース領域７側を低濃度部とすることで、コンタクト抵抗を低く保ったまま、イオン注入におけるｐ型ベース層６へのダメージを最小限に抑えることができる。

【0063】

図１２は、実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置とにおいて、コンタクト抵抗を測定した結果を示すグラフである。図１２において、縦軸は、ｎ⁺型ソース領域８のコンタクト抵抗を平均値で規格化した結果の標準偏差をエラーバーで表示している。図１２の従来の炭化珪素半導体装置は、ｎ⁺型ソース領域８をエピタキシャル成長により形成した図１４の構造の炭化珪素半導体装置である。

【0064】

図１２に示すように、実施の形態にかかる炭化珪素半導体装置では、ｎ⁺型ソース領域８をイオン注入で形成することにより、コンタクト抵抗のばらつき（標準偏差）が、１１．４％から３．２％まで低減できている。

【0065】

以上、説明したように、実施の形態によれば、ｎ型ソース領域は、エピタキシャル成長により形成され、ｎ⁺型ソース領域は、イオン注入によりｎ型ソース領域の表面に形成される。このため、ｎ⁺型ソース領域は、ｎ型ソース領域に向かってｎ型の不純物濃度が徐々に減少するプロファイルを有する。イオン注入に起因するダメージがｐ型ベース層の中に残らないように、ｎ⁺型ソース領域のイオン注入を行うため、しきい値電圧のばらつきを低減することができる。チャネル層は膜厚の薄いエピタキシャル成長で形成したｐ型ベース層で決定されるため、チャネル長のばらつきは低く、ｎ⁺型ソース領域をイオン注入により形成するため、ｎ⁺型ソース領域の不純物濃度のばらつきを小さくでき、コンタクト抵抗のばらつきを抑制できる。

【0066】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等のワイドバンドギャップ半導体以外の半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0067】

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

【符号の説明】

【0068】

１、１０１ ｎ⁺型炭化珪素基板
２、１０２ 第１ｎ^-型炭化珪素エピタキシャル層
３、１０３ 第１ｐ⁺型領域
４、１０４ 第２ｎ^-型炭化珪素エピタキシャル層
５、１０５ 第２ｐ⁺型領域
６、１０６ ｐ型ベース層
７、１０７ ｎ型ソース領域
８、１０８ ｎ⁺型ソース領域
９、１０９ ｐ⁺⁺型コンタクト領域
１０、１１０ トレンチ
１１、１１１ ゲート絶縁膜
１２、１１２ ゲート電極
１３、１１３ 層間絶縁膜
１４、１１４ ソース電極パッド
１５、１１５ ドレイン電極
１６ ソース電極
７０、１７０、１７１ トレンチ型ＭＯＳＦＥＴ
１０９ａ ｐ⁺型コンタクト領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】