特許 7614063 配線基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-06

(45)【発行日】2025-01-15

(54)【発明の名称】配線基板

(51)【国際特許分類】

   H05K 1/16 20060101AFI20250107BHJP

   H05K 1/18 20060101ALI20250107BHJP

   H01G 4/33 20060101ALI20250107BHJP

   H01G 4/30 20060101ALI20250107BHJP

【ＦＩ】

H05K1/16 D

H05K1/18 J

H01G4/33 102

H01G4/30 541

【請求項の数】 4

(21)【出願番号】P 2021156852

(22)【出願日】2021-09-27

(65)【公開番号】P2023047754

(43)【公開日】2023-04-06

【審査請求日】2024-04-03

(73)【特許権者】

【識別番号】000004547

【氏名又は名称】日本特殊陶業株式会社

(74)【代理人】

【識別番号】100160691

【弁理士】

【氏名又は名称】田邊 淳也

(74)【代理人】

【識別番号】100167232

【弁理士】

【氏名又は名称】川上 みな

(72)【発明者】

【氏名】金 光柱

(72)【発明者】

【氏名】白木 文男

【審査官】沼生 泰伸

(56)【参考文献】

【文献】特開平１１－３４６０６１（ＪＰ，Ａ）

【文献】特開２０１６－２１９７３７（ＪＰ，Ａ）

【文献】特開２０２０－１２００５２（ＪＰ，Ａ）

【文献】特開２００６－２５３６３１（ＪＰ，Ａ）

【文献】特開２０１５－５３３５０（ＪＰ，Ａ）

【文献】特開２０２０－１３６５１３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０５Ｋ １／１６

Ｈ０５Ｋ １／１８

Ｈ０１Ｇ ４／３３

Ｈ０１Ｇ ４／３０

(57)【特許請求の範囲】

【請求項1】

配線基板であって、
絶縁材料によって構成される絶縁部と、導体配線とを備える第１絶縁基板と、
前記第１絶縁基板の上面に設けられた複数の薄膜キャパシタと、
半導体素子と、半導体素子を搭載した第２絶縁基板と、のうちの少なくとも一方である複数の電子部品と、
を備え、
前記複数の電子部品は、１以上の前記電子部品によって構成されるグループごとに、前記複数の薄膜キャパシタのうちのいずれかにおいて、該薄膜キャパシタにおける前記第１絶縁基板と対向する面の裏面上に搭載されており、
前記複数の薄膜キャパシタの各々は、該薄膜キャパシタ上に配置された前記電子部品と、前記第１絶縁基板の前記導体配線と、を電気的に接続する回路中に配置されており、
前記複数の薄膜キャパシタのうちの少なくとも１つの薄膜キャパシタの静電容量は、前記複数の薄膜キャパシタのうちの他の薄膜キャパシタの静電容量とは異なり、
前記複数の薄膜キャパシタの各々が備える誘電体層は、同種の誘電体により構成されており、
前記複数の薄膜キャパシタのうちの前記少なくとも１つの薄膜キャパシタは、前記他の薄膜キャパシタに比べて、前記誘電体層の面積が前記第１絶縁基板の上面視で異なることを特徴とする
配線基板。

【請求項2】

請求項１に記載の配線基板であって、
前記薄膜キャパシタ内には、前記回路を構成する貫通ビアが形成されていることを特徴とする
配線基板。

【請求項3】

請求項１または２に記載の配線基板であって、
前記配線基板を、前記第１絶縁基板と前記薄膜キャパシタとの積層方向から見たときに、前記複数の薄膜キャパシタが、前記第１絶縁基板の外周の内側に配置されていることを特徴とする
配線基板。

【請求項4】

請求項１から３までのいずれか一項に記載の配線基板であって、
前記第１絶縁基板と、前記薄膜キャパシタとは、互いに樹脂を含む絶縁性の接着層を介して接合されていることを特徴とする
配線基板。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、配線基板に関する。

【背景技術】

【0002】

近年、電子部品における小型集積化の要請が高まり、複数の半導体チップ（素子）を搭載する配線基板が広く用いられている。また、配線基板に係る技術として、ノイズ低減のためにキャパシタを搭載する技術が知られている。キャパシタとしては、例えば、チップコンデンサや薄膜キャパシタが知られている。特に薄膜キャパシタは、チップコンデンサに比べて、配線基板を小型化する上で有利である（例えば、特許文献１および２参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開平４－２１１１９１号公報

【文献】特開２０２０－１３６５１３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記のような、複数の素子を搭載すると共に、薄膜キャパシタを用いてノイズ低減する配線基板においては、配線基板全体の大型化を抑えつつ、製造工程を簡素化することが望まれていた。

【課題を解決するための手段】

【0005】

本開示は、以下の形態として実現することが可能である。
（１）本開示の一形態によれば、配線基板が提供される。この配線基板は、絶縁材料によって構成される絶縁部と、導体配線とを備える第１絶縁基板と、前記第１絶縁基板の上面に設けられた複数の薄膜キャパシタと、半導体素子と、半導体素子を搭載した第２絶縁基板と、のうちの少なくとも一方である複数の電子部品と、を備え、前記複数の電子部品は、１以上の前記電子部品によって構成されるグループごとに、前記複数の薄膜キャパシタのうちのいずれかにおいて、該薄膜キャパシタにおける前記第１絶縁基板と対向する面の裏面上に搭載されており、前記複数の薄膜キャパシタの各々は、該薄膜キャパシタ上に配置された前記電子部品と、前記第１絶縁基板の前記導体配線と、を電気的に接続する回路中に配置されており、前記複数の薄膜キャパシタのうちの少なくとも１つの薄膜キャパシタの静電容量は、前記複数の薄膜キャパシタのうちの他の薄膜キャパシタの静電容量とは異なり、前記複数の薄膜キャパシタの各々が備える誘電体層は、同種の誘電体により構成されており、前記複数の薄膜キャパシタのうちの前記少なくとも１つの薄膜キャパシタは、前記他の薄膜キャパシタに比べて、前記誘電体層の面積が前記第１絶縁基板の上面視で異なる。
この形態の配線基板によれば、複数の薄膜キャパシタの各々が備える誘電体層は、同種の誘電体により構成されており、複数の薄膜キャパシタのうちの記少なくとも１つの薄膜キャパシタは、他の薄膜キャパシタに比べて、誘電体層の面積が第１絶縁基板の上面視で異なると共に、静電容量が異なっている。そのため、配線基板が複数の電子部品を搭載する際に、各電子部品のノイズ低減に適した静電容量を有する薄膜キャパシタ上に電子部品を搭載することが可能になる。そして、薄膜キャパシタ上に搭載した電子部品のノイズ除去に必要な静電容量を、各薄膜キャパシタの面積により確保することが可能になる。このとき、ノイズ除去のためにキャパシタに望まれる静電容量が比較的小さい電子部品は、静電容量が比較的小さく上面視したときの面積が比較的小さい薄膜キャパシタ上に搭載すればよい。そのため、配線基板が備える複数の薄膜キャパシタ３０の面積の合計を抑えることができる。その結果、配線基板全体の小型化が可能になる。
さらに、配線基板が備える複数の薄膜キャパシタの各々が備える誘電体層を同種の誘電体により構成するため、例えば、上記複数の薄膜キャパシタのうちで同じ厚みの誘電体層を備える薄膜キャパシタについては、大きさの異なる薄膜キャパシタを一体でまとめて形成した後に個々の薄膜キャパシタに分割して作製することができる。そのため、配線基板の製造工程を簡素化することができる。
（２）上記形態の配線基板において、 前記薄膜キャパシタ内には、前記回路を構成する貫通ビアが形成されていることとしてもよい。このような構成とすれば、薄膜キャパシタ内において回路構成を簡素化して回路長を短くし、薄膜キャパシタによるノイズ低減の効果を高めることができる。
（３）上記形態の配線基板において、前記配線基板を、前記第１絶縁基板と前記薄膜キャパシタとの積層方向から見たときに、前記複数の薄膜キャパシタが、前記第１絶縁基板の外周の内側に配置されていることとしてもよい。このような構成とすれば、第１絶縁基板における薄膜キャパシタが配置される面を有効利用しつつ、配線基板に搭載された薄膜キャパシタによって、配線基板を実装する動作が妨げられることを抑えることができる。
（４）上記形態の配線基板において、前記第１絶縁基板と、前記薄膜キャパシタとは、互いに樹脂を含む絶縁性の接着層を介して接合されていることとしてもよい。このような構成は、例えば、第１絶縁基板と薄膜キャパシタとを予め別体で作製した後に、第１絶縁基板と薄膜キャパシタとの間に上記接着層を介在させて、第１絶縁基板と薄膜キャパシタとを接合することで得られる。このような構成とするならば、例えば第１絶縁基板のような基板内に薄膜キャパシタを内蔵する場合とは異なり、配線基板にキャパシタを設けることに起因して絶縁基板の構内部造が複雑化することがないため、配線基板全体の製造工程を簡素化することができる。また、薄膜キャパシタを第１絶縁基板上に搭載するのに先だって、例えば薄膜キャパシタの回路を検査することができ、検査に合格した薄膜キャパシタのみを用いて配線基板を組み立てることができる。その結果、配線基板を製造する際の歩留まりを向上させることができる。
本開示は、上記以外の種々の形態で実現可能であり、例えば、配線基板の製造方法などの形態で実現することが可能である。

【図面の簡単な説明】

【0006】

【図1】配線基板の概略構成を模式的に表す断面図。

【図2】製造途中の配線基板の外観を模式的に表す斜視図。

【図3】製造途中の配線基板の外観を模式的に表す斜視図。

【図4】配線基板の製造方法を表すフローチャート。

【発明を実施するための形態】

【0007】

Ａ．配線基板の構成：
図１は、本開示の第１実施形態としての配線基板１０の概略構成を模式的に表す断面図である。また、図２および図３は、製造途中の配線基板１０の外観を模式的に表す斜視図である。図３には、図１の断面の位置を、Ｉ－Ｉ断面として示している。図１～図３には、方向を特定するために、互いに直交するＸＹＺ軸を示している。各図に示されるＸ軸、Ｙ軸、Ｚ軸は、それぞれ同じ向きを表す。本願明細書においては、Ｚ軸は鉛直方向を示し、「積層方向」とも呼ぶ。そして、＋Ｚ側を上方とも呼び、－Ｚ側を下方とも呼ぶ。Ｘ軸およびＹ軸は水平方向を示している。また、上記した鉛直方向および水平方向は、配線基板１０の構成の説明のために便宜的に特定したものであり、配線基板１０を設置する方向とは一致しなくてもよい。なお、図１～図３は、各部の配置を模式的に表しており、各部の寸法の比率を正確に表すものではない。

【0008】

本実施形態の配線基板１０は、第１絶縁基板２０と、複数の薄膜キャパシタ３０と、薄膜キャパシタ３０上に搭載される電子部品４０と、を備える。配線基板１０は、例えば、ＬＳＩパッケージを構成することができ、この場合には、上面側に半導体素子等を搭載する配線基板１０は、下面側でマザーボード等に接続される。なお、図１は、第１絶縁基板２０と薄膜キャパシタ３０と電子部品４０とが分離された状態を示しており、図１では、配線基板１０についてのＩ－Ｉ断面のうち、一つの薄膜キャパシタ３０を含む部位の様子を示している。また、図２は、第１絶縁基板２０の外観を示しており、図３は、第１絶縁基板２０上に複数（図３では２個）の薄膜キャパシタ３０を配置した様子を示している。

【0009】

第１絶縁基板２０は、絶縁材料によって構成される絶縁部と、導体配線と、を備え、上面視矩形の板状部材である。第１絶縁基板２０は、第１層２２と第２層２４とを備え、下方から上方へとこの順序で積層されている。第１層２２は、絶縁材料としてセラミックスを用いて形成されており、例えば、アルミナ（Ａｌ_２Ｏ_３）、ガラスセラミックス、ベリリア（ＢｅＯ）、あるいは窒化アルミニウム（ＡｌＮ）を主成分とするセラミックス層とすることができる。なお、本願明細書において、特定成分が「主成分である」とは、当該特定成分の含有率が、５０体積％以上であることを意味する。第２層２４は、絶縁材料として樹脂を用いて形成されており、例えば、ポリイミド樹脂（ＰＩ）、エポキシ樹脂（ＥＰ）、ビスマレイミド－トリアジン樹脂（ＢＴ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、あるいは、ポリフェニレンエーテル樹脂（ＰＰＥ）を主成分とする樹脂層とすることができる。第１絶縁基板２０の厚みは、例えば１．５５～７．５ｍｍとすることができ、第１層２２の厚みは、例えば１．５～７．０ｍｍとすることができ、第２層２４の厚みは、例えば０．０５～０．５ｍｍとすることができる。

【0010】

第１層２２の下面には、複数の第１電極パッド２６が設けられており、第２層２４の上面には、複数の第２電極パッド２８が設けられている。また、第１層２２および第２層２４の各々の内部には、導体層（導体パターン）、スルーホール導体、ビアホール導体などによって構成される導体配線が形成されている。そして、この導体配線によって、第１層２２の下面に形成された第１電極パッド２６と、第２層２４の上面に形成された第２電極パッド２８とが電気的に接続されており、配線基板１０に搭載される半導体素子の動作に係る電気回路の一部が形成されている。ただし、図１では、第１層２２および第２層２４の内部に形成される導体配線については記載を省略している。第１電極パッド２６は、配線基板１０をマザーボードに接続するために用いられ、第２電極パッド２８の少なくとも一部は、後述するように、薄膜キャパシタ３０に接続するために用いられる。

【0011】

図２では、第２層２４の上面に配置される搭載エリアＡＲ１～ＡＲ５を、破線で囲んで示している。搭載エリアＡＲ１～ＡＲ５は、半導体素子、あるいは、薄膜キャパシタ３０が配置される領域であり、搭載エリアの各々には、複数の第２電極パッド２８が設けられている。図３では、搭載エリアＡＲ１～ＡＲ５のうちの搭載エリアＡＲ１および搭載エリアＡＲ３に、薄膜キャパシタ３０が搭載される様子を示している。搭載エリアの数は、５以外の複数であってもよく、少なくとも２以上の搭載エリアのそれぞれにおいて、薄膜キャパシタ３０が搭載されていればよい。

【0012】

薄膜キャパシタ３０は、上記したように、第１絶縁基板２０の上面において、搭載エリアＡＲ１～ＡＲ５のいずれかに配置される。薄膜キャパシタ３０は、図１に示すように、下部絶縁層３１、下部電極層３２、誘電体層３３、上部電極層３４、上部絶縁層３５が、この順で、下方から上方へと積層された構造を有している。薄膜キャパシタ３０は、さらに、複数の貫通ビア３６と、複数の第３電極パッド３７と、を備える。薄膜キャパシタ３０の厚みは、例えば０．０５～０．１５ｍｍとすることができる。

【0013】

誘電体層３３は、絶縁性材料により構成されており、例えば、チタン酸塩（チタン酸バリウム、チタン酸ストロンチウム、およびチタン酸鉛等）、酸化タンタル、あるいは酸化チタン等を用いて構成することができる。本実施形態では、配線基板１０が備える複数の薄膜キャパシタ３０の各々が備える誘電体層３３は、同種の誘電体により構成されている。

【0014】

下部電極層３２および上部電極層３４は、導電性材料によって形成されており、例えば、ニッケル、銅、あるいはこれらを含む合金によって形成することができる。下部電極層３２と上部電極層３４とを構成する導電性材料は、同じであってもよく、異なっていてもよい。下部電極層３２および上部電極層３４は、誘電体層３３の各々の面上において、予め定められた形状（パターン）となるように形成されている。

【0015】

下部絶縁層３１および上部絶縁層３５は、絶縁材料によって構成されており、例えば、第１絶縁基板２０の第１層２２や第２層２４と同様の絶縁材料により構成することができる。製造の容易さの観点から、第２層２４と同様の樹脂材料により構成することが望ましい。下部絶縁層３１と上部絶縁層３５とを構成する絶縁材料は、同じであってもよく、異なっていてもよい。

【0016】

貫通ビア３６は、薄膜キャパシタ３０を厚み方向（Ｚ軸方向）に貫通するように設けられている。貫通ビア３６は、導電性材料により構成されており、例えば、銅（Ｃｕ）、銀（Ａｇ）、あるいはこれらの金属を主成分とする合金により形成することができる。薄膜キャパシタ３０に設けられた複数の貫通ビア３６の各々は、薄膜キャパシタ３０を第１絶縁基板２０の第２層２４の上面における対応する搭載エリアに配置したときに、当該搭載エリアに設けられた複数の第２電極パッド２８のうちのいずれかとＺ軸方向に重なる位置に設けられている。第３電極パッド３７は、上部絶縁層３５の上面において、各貫通ビア３６の端部が露出する部位を覆い、各貫通ビア３６と電気的に接続するように設けられている。そのため、薄膜キャパシタ３０を第１絶縁板２０上に搭載したときには、第１絶縁基板２０内の導体配線および貫通ビア３６を介して、第１絶縁基板２０の下面に設けられた特定の第１電極パッド２６と、薄膜キャパシタ３０の上面に設けられた特定の第３電極パッド３７とが、電気的に接続される。

【0017】

図１では、貫通ビア３６として、薄膜キャパシタ３０上に配置される電子部品４０に接続される３つの貫通ビア３６、具体的には、電子部品４０の電源端子、グランド端子、信号端子の各々に接続される配線を構成する３つの貫通ビア３６が示されている。一つの薄膜キャパシタ３０上に複数の電子部品４０が搭載される場合には、薄膜キャパシタ３０内には、搭載する電子部品４０の各々が上記した一組の配線に接続されるように、搭載する電子部品４０の接続端子の数に応じた数の貫通ビア３６を設ければよい。

【0018】

電子部品４０は、半導体素子、または、半導体素子を搭載した絶縁基板（以下では、第２絶縁基板とも呼ぶ）であり、本実施形態の配線基板１０は、半導体素子と、半導体素子を搭載した第２絶縁基板と、のうちの少なくとも一方である複数の電子部品４０を、薄膜キャパシタ３０上に搭載している。より具体的には、複数の電子部品４０は、１以上の電子部品４０によって構成されるグループごとに、複数の薄膜キャパシタ３０のうちのいずれかにおいて、該薄膜キャパシタ３０における第１絶縁基板２０と対向する面の裏面上（薄膜キャパシタ３０の上面上）に搭載されている。ここで、第２絶縁基板は、例えば、第１層２２と同様にセラミック基板によって構成してもよく、あるいは、第２層と同様に樹脂基板によって構成してもよい。

【0019】

なお、配線基板１０が備えるすべての電子部品４０のうちの一部は、薄膜キャパシタ３０上に配置されることなく、第２層２４上の搭載エリアのうちの、薄膜キャパシタが配置されていない搭載エリアに搭載されていてもよい。図１では、薄膜キャパシタ３０上に、電子部品４０として、複数の半導体素子４２を搭載した第２絶縁基板４４が配置される様子を例示している。半導体素子４２を除いた第２絶縁基板４４の厚みは、例えば０．０２～０．５ｍｍとすることができる。電子部品４０を薄膜キャパシタ３０上に搭載することで、電子部品４０内の回路を構成する配線構造の端部（バンプ等）が、薄膜キャパシタ３０の上面の第３電極パッド３７と接続される。

【0020】

上記のように、複数の薄膜キャパシタ３０の各々は、当該薄膜キャパシタ３０上に配置された電子部品４０と、第１絶縁基板２０の導体配線と、を電気的に接続する回路中に配置されている。そして、薄膜キャパシタ３０内の貫通ビア３６は、上記した回路の一部を構成する。

【0021】

Ｂ．薄膜キャパシタの静電容量について：
本実施形態では、配線基板１０が備える複数の薄膜キャパシタ３０のうちの少なくとも１つの薄膜キャパシタ３０の静電容量は、配線基板１０が備える複数の薄膜キャパシタ３０のうちの他の薄膜キャパシタ３０の静電容量とは異なっている。本実施形態では、上記した少なくとも一つの薄膜キャパシタ３０と、他の薄膜キャパシタ３０とは、同種の誘電体により構成されている。そして、上記した少なくとも一つの薄膜キャパシタ３０と、他の薄膜キャパシタ３０との間で、誘電体層３３の面積を第１絶縁基板２０の上面視で異ならせることにより、静電容量を異ならせている。また、上記した少なくとも一つの薄膜キャパシタ３０と、他の薄膜キャパシタ３０との間で、誘電体層３３の厚みを異ならせることとしてもよいが、本実施形態では、上記厚みも同じにしている。

【0022】

薄膜キャパシタ３０は、電流変化を吸収し、電源電圧の変動やノイズの発生を抑えるデカップリングコンデンサとして機能する。例えば、薄膜キャパシタ３０上に搭載される半導体素子（電子部品４０が、半導体素子４２を搭載した第２絶縁基板４４である場合には、第２絶縁基板４４上の半導体素子４２）に係る信号の伝達速度（通信速度など）が速いほど、あるいは、薄膜キャパシタ３０上に搭載される半導体素子の消費電力量が大きいほど、薄膜キャパシタ３０の誘電体層３３の静電容量は大きい方が望ましい。また、薄膜キャパシタ３０上に搭載される半導体素子の動作周波数によっても、薄膜キャパシタ３０において確保することが望まれる静電容量が異なる。本実施形態では、搭載する半導体素子に応じて薄膜キャパシタ３０で確保することが望まれる静電容量を、誘電体層３３の面積を適宜設定することによって確保している。そのため、配線基板１０が備える複数の薄膜キャパシタ３０においては、少なくとも一つの薄膜キャパシタ３０と、他の薄膜キャパシタ３０との間で、第１絶縁基板２０の上面視で誘電体層３３の面積が異なり、静電容量が異なっている。

【0023】

また、本実施形態の配線基板１０では、薄膜キャパシタ３０を介して複数の電子部品４０を搭載する際に、薄膜キャパシタ３０で確保することが望まれる静電容量の大きさが比較的近い電子部品４０が同じグループになるように、複数の電子部品４０を分類している。そして、分類したグループごとに、誘電体層３３の面積が適切に設定された共通する薄膜キャパシタ３０上に搭載している。例えば、同じグループに含まれる電子部品４０の各々がノイズ除去のために要求する静電容量のうちで、最も大きな静電容量を満たすように、当該同じグループの電子部品４０を搭載する薄膜キャパシタ３０の面積を定めればよい。

【0024】

なお、通常は、各電子部品４０では裏面全体に接続端子が形成されているため、薄膜キャパシタ３０を上面視すると、各電子部品４０は、薄膜キャパシタ３０の外周の内側に配置されることになる。また、本実施形態では、配線基板１０が備える複数の薄膜キャパシタ３０の各々は、上面視で（配線基板１０を、第１絶縁基板２０と薄膜キャパシタ３０との積層方向から見たときに）、第１絶縁基板２０の外周の内側に配置されている。そのため、第１絶縁基板２０における薄膜キャパシタ３０が配置される面を有効利用しつつ、配線基板１０に搭載された薄膜キャパシタ３０等によって、配線基板１０を実装する動作が妨げられることを抑えることができる。

【0025】

Ｃ．配線基板の製造方法：
図４は、配線基板１０の製造方法の一例を表すフローチャートである。配線基板１０を製造する際には、まず、第１絶縁基板２０を作製する（工程Ｔ１００）。ここでは、第１絶縁基板２０を構成する各層の材料となる複数のセラミックグリーンシートを用意し、用意したグリーンシートに対して、予め定められた位置に、打抜き加工やレーザ加工によりホールを形成する。そして、形成したホールに導電性ペーストをスクリーン印刷等により充填し、未焼成のビアを形成する。また、特定のグリーンシート上に、導電体ペーストをスクリーン印刷することにより、導体配線の一部を構成するためのパターンを有する未焼成の導体層を形成する。これらのグリーンシートを特定の順序で積層し、加熱および加圧することにより積層体（以下、第１絶縁基板積層体と呼ぶ）を得る。得られた第１絶縁基板積層体を脱脂および焼成することで、第１絶縁基板２０が得られる。

【0026】

次に、薄膜キャパシタ３０を作製する（工程Ｔ１１０）。配線基板１０が備える複数の薄膜キャパシタ３０は、既述したように、同種の誘電体により構成される誘電体層３３を備える。複数の薄膜キャパシタ３０のうちの一部の薄膜キャパシタ３０では、他の薄膜キャパシタ３０と比べて誘電体層３３の厚みが異なっていてもよいが、ここでは、配線基板１０が備える複数の薄膜キャパシタ３０の誘電体層３３の厚みが同じである場合の製造方法の例を示す。誘電体層３３を構成する誘電体の種類および誘電体層３３の厚みが同じであれば、これらの薄膜キャパシタ３０を同時に製造することができる。

【0027】

具体的には、作製すべき複数の薄膜キャパシタ３０を作製可能な大きさの誘電体シートを用意し、その各面上に、下部電極層３２あるいは上部電極層３４を形成するために予め定めたパターンに成形された金属箔を配置する。あるいは、スパッタリング法、ＣＶＤ法、あるいはＰＶＤ法等の成膜法を用いるなど、異なる方法によって、誘電体シート上に下部電極層３２および上部電極層３４を形成してもよい。また、得られた導体層に対してエッチング等によりパターニングを行って、下部電極層３２および上部電極層３４を形成してもよい。当然、下部電極層３２、誘電体層３３および上部電極層３４が一体となったものに対してパターニングを行ってもよい。

【0028】

その後、下部電極層３２および上部電極層３４の各々を被覆するように絶縁層（例えば樹脂層）を設けて、下部絶縁層３１および上部絶縁層３５を形成して、下部絶縁層３１、下部電極層３２、誘電体層３３、上部電極層３４、および上部絶縁層３５を備える積層体（以下、キャパシタ積層体シートと呼ぶ）を作製する。得られたキャパシタ積層体シートの予め定められた位置に、打抜き加工やレーザ加工によりホールを形成し、形成したホールに導電性ペーストをスクリーン印刷等により充填して、貫通ビア３６が形成される。そして、上部絶縁層３５の上面において、各貫通ビア３６の端部が露出する部位を覆うように、スクリーン印刷等により導電性被膜のパターンが設けられて、複数の第３電極パッド３７が形成される。その後、キャパシタ積層体シートを、予め定めた複数種類の大きさにダイシングして、配線基板１０が備える複数種類の薄膜キャパシタ３０の各々の大きさに対応する大きさに切り分ける。これにより、配線基板１０が備える複数種類の薄膜キャパシタ３０が得られる。

【0029】

また、配線基板１０に搭載すべき電子部品４０を用意する（工程Ｔ１２０）。すなわち、電子部品４０としての半導体素子、あるいは、半導体素子を搭載した第２絶縁基板を用意する。そして、第１絶縁基板２０、薄膜キャパシタ３０、および電子部品４０の各部材を接合して（工程Ｔ１３０）、配線基板１０を完成する。薄膜キャパシタ３０は、例えば、フリップチップボンダ（ＦＣボンダ）等の設備でＴＣＢ（Thermal Compression Bonding：熱圧着）または積層プレスにより、第１絶縁基板２０に圧着される。このような第１絶縁基板２０と薄膜キャパシタ３０との間の接合は、例えば、第１絶縁基板２０と薄膜キャパシタ３０との間に樹脂を含む絶縁性の接着層を介在させることにより行えばよい。第１絶縁基板２０と薄膜キャパシタ３０とを互いに接合する接着層が含む樹脂は、例えば、第１絶縁基板２０の第２層２４を構成する樹脂や、薄膜キャパシタ３０の下部絶縁層３１を構成する樹脂と同種の樹脂とすることができる。また、半導体素子等の電子部品４０は、例えば、ＦＣボンダ等の設備でＴＣＢ（Thermal Compression Bonding：熱圧着）により、第１絶縁基板２０上に接合された薄膜キャパシタ３０上に接合される。

【0030】

以上のように構成された本実施形態の配線基板１０によれば、複数の薄膜キャパシタ３０の各々が備える誘電体層３３は、同種の誘電体により構成されており、複数の薄膜キャパシタ３０のうちの記少なくとも１つの薄膜キャパシタ３０は、他の薄膜キャパシタ３０に比べて、誘電体層３３の面積が第１絶縁基板２０の上面視で異なると共に、静電容量が異なっている。このような構成とすることで、配線基板１０が性質の異なる複数の電子部品４０を搭載する際に、各電子部品４０のノイズ低減に適した静電容量を有する薄膜キャパシタ３０上に電子部品４０を搭載することが可能になる。そして、薄膜キャパシタ３０上に搭載した電子部品４０のノイズ除去に必要な静電容量を、各薄膜キャパシタ３０の面積により確保することが可能になる。

【0031】

このとき、ノイズ除去のために薄膜キャパシタ３０に望まれる静電容量が比較的小さい電子部品４０は、静電容量が比較的小さく上面視したときの面積が比較的小さい薄膜キャパシタ３０上に搭載すればよいため、配線基板１０が備える複数の薄膜キャパシタ３０の面積の合計を抑えることができる。その結果、配線基板１０全体の小型化が可能になる。すなわち、既述したように、通常は、各電子部品４０では裏面全体に接続端子（バンプ）が形成されているため、薄膜キャパシタ３０を上面視すると、薄膜キャパシタ３０の面積は、搭載する電子部品４０の面積の合計以上となるが、本実施形態によれば、薄膜キャパシタ３０の面積を、電子部品４０の大きさと静電容量の観点から必要な範囲で抑えることにより、配線基板１０の構成を簡素化することが可能になる。

【0032】

配線基板１０全体を小型化するために、配線基板１０に搭載する複数の電子部品４０の各々を、どのような薄膜キャパシタ３０上に配置するのかを設定する方法の一例を、以下に示す。まず、配線基板１０に搭載する複数の電子部品４０のうちで、ノイズ低減のために薄膜キャパシタ３０に要求する静電容量が最も大きい電子部品４０に合わせて、最も大きな薄膜キャパシタ３０の大きさを設定する。そして、上記した要求する静電容量が最も大きい電子部品４０以外であって、当該薄膜キャパシタ３０によりノイズ低減可能な電子部品４０の中から、当該薄膜キャパシタ３０の面積が許容する範囲で、上記した要求する静電容量が最も大きい電子部品４０と共に当該薄膜キャパシタ３０に搭載する電子部品４０を決定する。その後、残余の電子部品４０のうちで、ノイズ低減のために薄膜キャパシタ３０に要求する静電容量が最も大きい電子部品４０に合わせて、２番目に大きな薄膜キャパシタ３０の大きさを設定する。そして、上記残余の電子部品４０であって、上記２番目に大きな薄膜キャパシタ３０によりノイズ低減可能な電子部品４０の中から、当該２番目に大きな薄膜キャパシタ３０に搭載する電子部品４０を決定し、同様の動作を繰り返せばよい。また、このとき、近くに配置すべき電子部品４０の組み合わせ等も考慮して、配線基板１０全体での配置を調整すればよい。

【0033】

さらに、本実施形態では、同種の誘電体により構成される誘電体層３３の各々を同じ厚みにすることで、各薄膜キャパシタ３０の誘電率を、誘電体層３３の面積のみにより調節することができる。そして、これらの面積の異なる誘電体層３３を備える複数の薄膜キャパシタ３０を一体でまとめて形成した後に個々の薄膜キャパシタに分割して作製することができ、製造工程を簡素化できる。ただし、各薄膜キャパシタ３０が備える誘電体層３３のうちの一部は、他の誘電体層３３とは異なる厚みとしてもよい。この場合には、同じ厚みの誘電体層３３を備える薄膜キャパシタ３０ごとに、一体でまとめて形成した後に分割して作製することができる。各薄膜キャパシタ３０が備える誘電体層３３のうちの一部の厚みが異なる場合には、各薄膜キャパシタ３０の誘電体層３３の面積の合計を抑え、配線基板１０のさらなる小型化が可能になる。

【0034】

また、本実施形態によれば、薄膜キャパシタ３０を、例えば第１絶縁基板２０のような基板内に内蔵するのではなく、第１絶縁基板２０とは別体で予め作製した後に、第１絶縁基板２０上に搭載している。そのため、薄膜キャパシタ３０を第１絶縁基板２０上に搭載するのに先だって、例えば薄膜キャパシタ３０の回路を検査することができ、薄膜キャパシタ３０に不具合がある場合には、不具合のある薄膜キャパシタ３０を用いることなく、検査に合格した薄膜キャパシタ３０のみを用いて配線基板１０を組み立てることができる。その結果、絶縁基板全体が不良となることを抑え、配線基板１０を製造する際の歩留まりを向上させることができる。

【0035】

さらに、本実施形態によれば、上記のように薄膜キャパシタ３０を第１絶縁基板２０とは別体で予め作製するため、例えば第１絶縁基板２０のような基板内に薄膜キャパシタを内蔵する場合とは異なり、配線基板にキャパシタを設けることに起因して絶縁基板の構内部造が複雑化することがない。そして、予め別体で作製した第１絶縁基板２０と薄膜キャパシタ３０とは、例えば、樹脂を含む絶縁性の接着層を介在させることで容易に接合することができ、熱圧着のような一般的な接合工程により接合することができる。そのため、配線基板全体の製造工程を簡素化することができる。

【0036】

また、本実施形態によれば、第１絶縁基板２０の上面において複数の薄膜キャパシタ３０を並べて配置するため、複数の薄膜キャパシタ３０が互いに干渉することを抑え、ノイズ低減の効果を高めることができる。また、配線基板１０が備える複数の電子部品４０は、グループごとに分かれて、いずれかの薄膜キャパシタ３０上に配置されるため、電子部品４０間での信号の混濁や、信号が互いに干渉することを抑え、ノイズ低減の効果を高めることができる。

【0037】

特に、本実施形態によれば、薄膜キャパシタ３０上に電子部品４０を配置しており、薄膜キャパシタ３０が、ノイズ除去の対象となる電子部品４０の直下に配置されるため、回路長がより短くなって、各半導体素子における電荷の変動幅を抑えることが容易になり、信号ノイズの除去を効率的に行うことが可能になる。

【0038】

また、本実施形態によれば、各々の薄膜キャパシタ３０内には、薄膜キャパシタ３０上に配置された電子部品４０と、第１絶縁基板２０の導体配線と、を電気的に接続する回路の一部を構成するために貫通ビア３６が形成されているため、回路構成を簡素化して回路長を短くし、ノイズ低減の効果を高めることができる。ただし、回路長の影響が許容範囲であれば、薄膜キャパシタ３０内において上記回路を構成する導体部は、例えば、積層方向（Ｚ軸方向）に垂直な水平方向に引き回される部位を有していてもよい。

【0039】

Ｃ．他の実施形態：
上記した実施形態では、第１絶縁基板２０は、第１層２２と第２層２４とを備えることとしたが、異なる構成としてもよい。例えば、第１層２２と同様のセラミック基板のみによって構成する、あるいは、第２層と同様の樹脂基板のみによって構成するなどとすることができる。

【0040】

上記した実施形態では、第１絶縁基板２０と薄膜キャパシタ３０との間の接合は、第１絶縁基板２０と薄膜キャパシタ３０との間に樹脂を含む絶縁性の接着層を介在させることとしたが、第１絶縁基板２０と薄膜キャパシタ３０との間にはんだを介在させることで接合してもよい。

【0041】

本開示は、上述の実施形態等に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

【符号の説明】

【0042】

１０…配線基板
２０…第１絶縁基板
２２…第１層
２４…第２層
２６…第１電極パッド
２８…第２電極パッド
３０…薄膜キャパシタ
３１…下部絶縁層
３２…下部電極層
３３…誘電体層
３４…上部電極層
３５…上部絶縁層
３６…貫通ビア
３７…第３電極パッド
４０…電子部品
４２…半導体素子
４４…第２絶縁基板

【図1】

【図2】

【図3】

【図4】