特許 7614181 撮像装置および電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-06

(45)【発行日】2025-01-15

(54)【発明の名称】撮像装置および電子機器

(51)【国際特許分類】

   H04N 25/78 20230101AFI20250107BHJP

   H04N 25/76 20230101ALI20250107BHJP

   H04N 25/772 20230101ALI20250107BHJP

【ＦＩ】

H04N25/78

H04N25/76

H04N25/772

【請求項の数】 11

(21)【出願番号】P 2022511980

(86)(22)【出願日】2021-03-23

(86)【国際出願番号】 JP2021011921

(87)【国際公開番号】W WO2021200386

(87)【国際公開日】2021-10-07

【審査請求日】2024-03-13

(31)【優先権主張番号】P 2020062174

(32)【優先日】2020-03-31

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】中村 俊矢

(72)【発明者】

【氏名】松本 功

【審査官】奥田 雄介

(56)【参考文献】

【文献】特開２０１９－１３４２３０（ＪＰ，Ａ）

【文献】特開２０２０－４８０６６（ＪＰ，Ａ）

【文献】国際公開第２０１６／１３６４４８（ＷＯ，Ａ１）

【文献】特開２００７－８２０６３（ＪＰ，Ａ）

【文献】特開２００７－１２９６０２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／７８

Ｈ０４Ｎ ２５／７６

Ｈ０４Ｎ ２５／７７２

(57)【特許請求の範囲】

【請求項1】

受光した光に応じて光電変換により電荷を発生させる受光素子と、
前記受光素子から前記電荷を読み出して、該電荷に応じたアナログ信号を出力する画素回路と、
前記アナログ信号と、電圧が時間に応じて変化する参照信号とを比較し、比較結果に応じた、単位時間毎に値が更新される時刻コードに基づき該アナログ信号をデジタル信号である画素データに変換する変換回路と、
をそれぞれ含む画素が行列状の配列で配置される画素アレイと、
前記時刻コードを発生する時刻コード発生部と、
前記画素データに対して信号処理を実行する信号処理部と、
少なくとも前記時刻コード発生部において前記時刻コードが発生されるタイミングを制御するタイミング信号を生成するタイミング信号生成部と、
前記時刻コードを前記画素それぞれに転送し、前記画素データを前記信号処理部に転送する、ための複数の転送部と、
を備え、
前記時刻コード発生部が前記画素アレイの第１辺の側に設けられ、
前記信号処理部が前記画素アレイに対して前記第１辺の反対側の第２辺の側に設けられ、
前記タイミング信号生成部が前記画素アレイに対して前記第２辺の側に設けられ、
前記複数の転送部が、それぞれ、前記第１辺の側から前記第２辺の側に、前記画素アレイを通じて配置され、
前記タイミング信号生成部で生成された前記タイミング信号を前記時刻コード発生部に転送するための制御線が、前記複数の転送部のうち２以上の転送部のそれぞれに設けられる、
撮像装置。

【請求項2】

前記第１辺は、前記配列における行の方向に沿った辺であり、
前記複数の転送部は、それぞれ前記配列における列の方向に沿って設けられる、
請求項１に記載の撮像装置。

【請求項3】

前記タイミング信号生成部で生成された前記タイミング信号を前記画素回路に送信するための制御線が、前記複数の転送部のうち２以上の転送部にさらに設けられる、
請求項１に記載の撮像装置。

【請求項4】

前記参照信号を生成する参照信号生成回路をさらに備え、
前記タイミング信号生成部で生成された前記タイミング信号を前記参照信号生成回路に送信するための制御線が、前記複数の転送部のうち２以上の転送部にさらに設けられる、
請求項１に記載の撮像装置。

【請求項5】

前記タイミング信号生成部は、
前記複数の転送部のうち２以上の転送部それぞれに設けられる前記制御線のそれぞれで送信される前記タイミング信号の、該制御線それぞれの間での遅延を調整する遅延調整部を含む、
請求項１に記載の撮像装置。

【請求項6】

前記タイミング信号生成部は、
前記複数の転送部のうち２以上の転送部に設けられる前記制御線のそれぞれにより、共通の前記タイミング信号を送信する、
請求項１に記載の撮像装置。

【請求項7】

前記タイミング信号生成部は、
前記複数の転送部から所定の転送部を間引いた残りの転送部に設けられる前記制御線のそれぞれにより、前記タイミング信号を送信する、
請求項１に記載の撮像装置。

【請求項8】

前記タイミング信号生成部は、
前記複数の転送部から、前記タイミング信号に転送先において要求される精度に応じて間引いた残りの転送部に設けられる前記制御線のそれぞれにより、前記タイミング信号を送信する、
請求項７に記載の撮像装置。

【請求項9】

前記画素アレイを前記第１辺の方向に分割した分割画素アレイと、
前記分割画素アレイの前記第１辺の側に設けられる、前記分割画素アレイに対する前記時刻コードを発生する前記時刻コード発生部と、
該分割画素アレイの前記第２辺の側に設けられる、前記分割画素アレイから出力される前記画素データに対して前記信号処理を実行する前記信号処理部と、
少なくとも前記時刻コード発生部において前記時刻コードが発生されるタイミングを制御するタイミング信号を前記分割画素アレイに対して生成するタイミング信号生成部と、
前記分割画素アレイの前記第１辺の側から前記第２辺の側に通じて配置される１以上の転送部と、
を含むユニットが複数配置される、
請求項１に記載の撮像装置。

【請求項10】

前記受光素子と、前記画素回路と、前記変換回路の一部と、が配置される第１の基板と、該第１の基板に設けられる第１の配線層と、を含む第１のチップと、
前記変換回路の他の一部と、前記信号処理部と、前記タイミング信号生成部と、が配置される第２の基板と、該第２の基板に設けられ、前記制御線を含む第２の配線層と、を含み、該第２の配線層の該第２の基板の反対側の面が、前記第１の配線層の前記第１の基板の反対側の面と貼り合わされる第２のチップと、
を有し、
前記第１のチップと前記第２のチップとが貼り合わされる貼り合わせ面と、前記制御線と、の間にシールド層が設けられた、
請求項１に記載の撮像装置。

【請求項11】

受光した光に応じて光電変換により電荷を発生させる受光素子と、
前記受光素子から前記電荷を読み出して、該電荷に応じたアナログ信号を出力する画素回路と、
前記アナログ信号と、電圧が時間に応じて変化する参照信号とを比較し、比較結果に応じた、単位時間毎に値が更新される時刻コードに基づき該アナログ信号をデジタル信号である画素データに変換する変換回路と、
をそれぞれ含む画素が行列状の配列で配置される画素アレイと、
前記時刻コードを発生する時刻コード発生部と、
前記画素データに対して信号処理を実行する信号処理部と、
少なくとも前記時刻コード発生部において前記時刻コードが発生されるタイミングを制御するタイミング信号を生成するタイミング信号生成部と、
前記時刻コードを前記画素それぞれに転送し、前記画素データを前記信号処理部に転送するための複数の転送部と、
を有する撮像部と、
入射光を集光して前記受光素子に導く光学部と、
前記信号処理部で前記信号処理された前記画素データを記憶する記憶部と、
を備え、
前記撮像部は、
前記時刻コード発生部が前記画素アレイの第１辺の側に設けられ、
前記信号処理部が前記画素アレイに対して前記第１辺の反対側の第２辺の側に設けられ、
前記タイミング信号生成部が前記画素アレイに対して前記第２辺の側に設けられ、
前記複数の転送部が、それぞれ、前記第１辺の側から前記第２辺の側に、前記画素アレイを通じて配置され、
前記タイミング信号生成部で生成された前記タイミング信号を前記時刻コード発生部に転送するための制御線が、前記複数の転送部のうち２以上の転送部のそれぞれに設けられる、
電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、撮像装置および電子機器に関する。

【背景技術】

【0002】

画素内に、アナログ信号による画素信号をデジタル信号に変換するＡＤＣ(Analog to Digital Converter)を備える、画素内ＡＤＣアーキテクチャを用いた撮像素子が知られている。この画素内ＡＤＣアーキテクチャでは、ＡＤＣや時刻コード発生器などの画素制御を行うための回路ブロックに対して、回路を制御する制御信号線を、画素アレイの水平方向の両端側に配置されたタイミング生成回路から配線していた。

【先行技術文献】

【特許文献】

【0003】

【文献】国際公開第１６／１３６４４８号

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来、特定の方向の動きを検出するリニアセンサが知られている。このリニアセンサを撮像装置を用いて構成する場合、撮像素子は、例えば画素信号が転送される垂直方向と比較して、各画素への制御信号が転送される水平方向に画素数の多い構造となる。このような撮像装置に対して上述した画素内ＡＤＣアーキテクチャを適用した場合、タイミング生成回路から配線される制御信号線が長くなり、制御信号線の負荷が増大する。これに伴い、制御信号線において撮像素子の水平方向に対して伝搬遅延が生じることになる。

【0005】

この伝搬遅延による遅延時間は、タイミング生成回路から遠くなるほど大きくなる。そのため、制御信号線に伝搬される制御信号のタイミングに、タイミング生成回路からの距離に応じて遠近差が発生し、この遠近差が撮像画像のシェーディングに繋がる。また、遅延時間そのものが大きくなるため、高速応答性が悪くなり、フレームレートの高速化が難しくなる。

【0006】

本開示は、画素の水平方向の位置に応じた制御信号の遅延を抑制可能な撮像装置および電子機器を提供することを目的とする。

【課題を解決するための手段】

【0007】

本開示に係る撮像装置は、受光した光に応じて光電変換により電荷を発生させる受光素子と、受光素子から電荷を読み出して、電荷に応じたアナログ信号を出力する画素回路と、アナログ信号と、電圧が時間に応じて変化する参照信号とを比較し、比較結果に応じた、単位時間毎に値が更新される時刻コードに基づきアナログ信号をデジタル信号である画素データに変換する変換回路と、をそれぞれ含む画素が行列状の配列で配置される画素アレイと、時刻コードを発生する時刻コード発生部と、画素データに対して信号処理を実行する信号処理部と、少なくとも時刻コード発生部において時刻コードが発生されるタイミングを制御するタイミング信号を生成するタイミング信号生成部と、時刻コードを画素それぞれに転送し、画素データを信号処理部に転送する、ための複数の転送部と、を備え、時刻コード発生部が画素アレイの第１辺の側に設けられ、信号処理部が画素アレイに対して第１辺の反対側の第２辺の側に設けられ、タイミング生成回路が画素アレイに対して第２辺の側に設けられ、複数の転送部が、それぞれ、第１辺の側から第２の辺の側に、画素アレイを通じて配置され、タイミング信号生成部で生成されたタイミング信号を時刻コード発生部に転送するための制御線が、複数の転送部のうち２以上の転送部のそれぞれに設けられる。

【図面の簡単な説明】

【0008】

【図1】本開示の実施形態に適用可能な電子機器の一例の構成を示すブロック図である。

【図2】実施形態に適用可能な電子機器の利用例を説明するための模式図である。

【図3】実施形態に適用可能な撮像装置としての固体撮像素子の積層構造の一例を示す図である。

【図4】実施形態に適用可能な画素の一例の構成を示すブロック図である。

【図5】実施形態に係る固体撮像素子の一例のレイアウトを示す模式図である。

【図6】実施形態に係る固体撮像素子の一例の構成を示す模式図である。

【図7】実施形態に係るタイミング生成回路の一例の構成をより具体的に示すブロック図である。

【図8】実施形態に係る、遅延を調整する遅延量調整部を含むタイミング生成回路の一例の構成を示すブロック図である。

【図9】実施形態に適用可能な転送回路の一例の構成を示す回路図である。

【図10A】実施形態に適用可能な転送回路による、画素アレイ部に対するアクセスの例を示す模式図である。

【図10B】時刻コードの書き込みの様子を示す模式図である。

【図11A】時刻コードの読み出しの様子を示す模式図である。

【図11B】時刻コードの読み出しに係るタイミングを示す一例のタイミングチャートである。

【図12】実施形態に係る各制御線のレイアウトの例を示す模式図である。

【図13】実施形態に係る、転送回路１１０内に配置される制御線１３０に対するシールドの例を示す模式図である。

【図14A】既存技術による固体撮像素子のレイアウトの例を示す図である。

【図14B】実施形態に係る固体撮像素子のレイアウトの例を示す図である。

【図15】実施形態の第１の変形例に係る固体撮像素子の一例の構成を示す模式図である。

【図16A】実施形態の第２の変形例に係る固体撮像素子の一例の構成を示す模式図である。

【図16B】実施形態の第２の変形例に係る、各ユニットのうち任意のユニットの構成をより具体的に示すブロック図である。

【発明を実施するための形態】

【0009】

以下、本開示の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。

【0010】

以下、本開示の実施形態について、下記の順序に従って説明する。
１．実施形態に適用可能な構成
２．実施形態に係る構成
２－１．タイミング生成回路
２－２．転送回路
２－３．シールド構造
２－４．実施形態に係る効果
３．実施形態の第１の変形例
４．実施形態の第２の変形例

【0011】

［１．実施形態に適用可能な構成］
先ず、本開示の実施形態に適用可能な構成について説明する。 図１は、本開示の実施形態に適用可能な電子機器１０００の一例の構成を示すブロック図である。この電子機器１０００は、画像データを撮像する装置であり、光学部２０００、固体撮像素子１０、記憶部２００１、制御部２００２および通信部２００３を備える。

【0012】

光学部２０００は、入射光を集光して固体撮像素子１０に導くものである。固体撮像素子１０は、入射された光に応じて画素信号を出力する画素が行列状の配列で配置された画素アレイを含み、入射光に応じて撮像を行い画像データを出力する。この固体撮像素子１０は、撮像出力の画像データを信号線２００５を介して記憶部２００１に供給する。

【0013】

記憶部２００１は、固体撮像素子１０から供給される画像データを記憶することができる。制御部２００２は、固体撮像素子１０を制御して撮像処理を実行させる。制御部２００２は、例えば、信号線２００４を介して、撮像タイミングなどを制御する各種同期信号を固体撮像素子１０に供給する。

【0014】

通信部２００３は、電子機器１０００と外部の装置との通信を行うもので、例えば記憶部２００１から読み出された画像データを外部に送信することができる。

【0015】

図２は、実施形態に適用可能な電子機器１０００の利用例を説明するための模式図である。図２に例示するように、電子機器１０００は、ベルトコンベア５１０が設けられた工場などで利用することができる。

【0016】

ベルトコンベア５１０は、一定の速度で、被写体５１１を所定の方向に移動させる。電子機器１０００は、ベルトコンベア５１０の近傍に固定され、この被写体５１１を撮像して画像データを生成する。画像データは、例えば、欠陥の有無などの検査に用いられる。これにより、ＦＡ(Factory Automation)が実現される。

【0017】

なお、図２では、電子機器１０００が一定速度で移動する被写体５１１を撮像する例について説明したが、電子機器１０００の利用例は、この例に限定されるものではない。例えば、空撮など、被写体に対して電子機器１０００が一定速度で移動して撮像する構成であってもよい。

【0018】

図３は、実施形態に適用可能な撮像装置としての固体撮像素子１０の積層構造の一例を示す図である。固体撮像素子１０は、回路チップ３０１と、その回路チップ３０１に貼り合わされて積層された受光チップ３００とを備える。これらの受光チップ３００および回路チップ３０１は、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより、受光チップ３００および回路チップ３０１の電気的な接続を実現することができる。

【0019】

図４は、実施形態に適用可能な画素１１の一例の構成を示すブロック図である。図４に示されるように、画素１１は、画素回路１００とＡＤＣ（Analog to Digital Converter）１０２とを含む。

【0020】

画素回路１００は、受光した光量に応じた電荷信号をアナログの画素信号ＳＩＧとしてＡＤＣ１０２に出力する。画素回路１００は、受光素子としてのフォトダイオードと、信号ＯＦＧに応じてフォトダイオードに蓄積された電荷を放出して露光時間を調整する排出トランジスタと、信号ＴＲＧに応じてフォトダイオードに蓄積された電荷を浮遊拡散層（ＦＤ）に転送させる転送トランジスタと、信号ＲＳＴに応じてＦＤをリセットするリセットトランジスタと、を含む。

【0021】

画素回路１００において、信号ＯＦＧにより排出トランジスタをオン状態としてフォトダイオードに蓄積された電荷を排出することで、露光が開始される。信号ＲＳＴによりリセットトランジスタをオン状態としてＦＤをリセットした後、信号ＴＲＧにより転送トランジスタをオン状態とし、露光によりフォトダイオードに蓄積された電荷をＦＤに転送し、蓄積する。ＦＤに蓄積された電荷は、ＦＤから読み出されることにより電圧に変換され、アナログの画素信号ＳＩＧとして、画素回路１００から出力される。

【0022】

ＡＤＣ１０２は、画素回路１００から供給されたアナログの画素信号ＳＩＧをデジタル信号に変換する。ＡＤＣ１０２は、比較回路５１とデータ記憶部５２とを含む。比較回路５１は、ＤＡＣ(Digital to Analog Converter)１０１から供給される参照信号ＲＥＦと画素信号ＳＩＧとを比較し、比較結果を表す比較結果信号として、出力信号ＶＣＯを出力する。比較回路５１は、参照信号ＲＥＦと画素信号ＳＩＧが同一（の電圧）になったとき、出力信号ＶＣＯを反転させる。

【0023】

比較回路５１は、差動入力回路６１、電圧変換回路６２および正帰還回路６３を含む。差動入力回路６１は、画素１１内の画素回路１００から出力された画素信号ＳＩＧと、ＤＡＣ１０１から出力された参照信号 ＲＥＦとを比較し、画素信号ＳＩＧが参照信号ＲＥＦよりも高いときに所定の信号（電流）を出力する。電圧変換回路６２は、差動入力回路６１から出力された信号の電流を、電圧による信号に変換する。電圧変換回路６２から出力された信号に基づき、画素信号ＳＩＧが参照信号ＲＥＦより高い場合に反転する比較結果信号を出力する。この正帰還回路６３の出力が、上述した出力信号ＶＣＯとして、データ記憶部５２に供給される。

【0024】

データ記憶部５２には、比較回路５１から出力信号ＶＣＯが入力される他、図５を用いて後述する画素駆動回路１０３から、画素信号の書き込み動作であることを表す信号ＷＲ、画素信号の読み出し動作であることを表す信号ＲＤ、および、画素信号の読み出し動作中における画素１１の読み出しタイミングを制御する信号ＷＯＲＤが供給される。また、時刻コード転送部２３を介して、図５を用いて後述する時刻コード発生器１０４で発生された時刻コードも供給される。

【0025】

データ記憶部５２は、信号ＷＲおよび信号ＲＤに基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路７１と、時刻コードを記憶するラッチ記憶部７２と、を含む。

【0026】

ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１から ハイ（Ｈｉｇｈ）状態の出力信号ＶＣＯが入力されている間、時刻コード転送部２３から供給される、単位時間毎に更新される時刻コードをラッチ記憶部７２に記憶させる。ラッチ制御回路７１は、参照信号ＲＥＦと画素信号ＳＩＧとが同一（の電圧）になり、比較回路５１から供給される出力信号ＶＣＯがロー（Ｌｏｗ）状態に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に記憶された時刻コードは、画素信号ＳＩＧと参照信号ＲＥＦとが等しくなった時刻を表しており、画素信号ＳＩＧがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。

【0027】

参照信号ＲＥＦの掃引が終了し、画素アレイ内の全ての画素１１のラッチ記憶部７２に時刻コードが記憶された後、画素１１の動作が、書き込み動作から読み出し動作に変更される。

【0028】

ラッチ制御回路７１は、時刻コードの読み出し動作においては、読み出しタイミングを制御する信号ＷＯＲＤに基づいて、画素１１が自身の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号ＳＩＧ）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、図５を用いて後述する信号処理回路１０５に供給する。

【0029】

なお、図４の構成において、画素１１に含まれる構成のうち、アナログ信号に係る部分、すなわち画素回路１００と、ＡＤＣ１０２の一部（例えば差動入力回路６１の一部）は、図３に示す受光チップ３００に設けられる。また、画素１１に含まれるデジタル信号に係る部分、例えば差動入力回路６１の他の部分を含む比較回路５１の他の一部と、ＤＡＣ１０１と、時刻コード転送部２３は、図３に示す回路チップ３０１に設けられる。

【0030】

図５は、実施形態に係る固体撮像素子１０の一例のレイアウトを示す模式図である。より具体的には、図５は、固体撮像素子１０の回路チップ３０１のレイアウト例を示している。なお、図５および以降の同様の図面において、図面の左右方向を水平方向、上下方向を垂直方向とする。

【0031】

図５の例では、回路チップ３０１において、下端部から上方向に向けて出力インタフェース１０６、信号処理回路１０５およびタイミング生成回路１２０が配置される。また、上端部から下方向に向けて、ＤＡＣ１０１、画素駆動回路１０３および時刻コード発生器１０４が配置される。タイミング生成回路１２０と時刻コード発生器１０４との間に、画素アレイ部１５０が配置される。

【0032】

画素アレイ部１５０は、行列状の配列で配置される複数の画素１１を含む。このとき、回路チップ３０１上には、上述したように、画素１１におけるＡＤＣ１０２の、例えば受光チップ３００上に配置される、差動入力回路６１の一部を除いた部分が配置される。そのため、図５では、図４のＡＤＣ１０２においてこの受光チップ３００上に配置される差動入力回路６１の一部を除いた構成を、ＡＤＣ１０２として示している。これは、以降の同様の図面においても共通である。

【0033】

画素アレイ部１５０に対し、画素アレイ部１５０の上端側（第１辺の側）から下端側（第２辺の側）に向けて、水平方向において所定の間隔で、複数の転送回路１１０が配置される。すなわち、画素アレイ部１５０において水平方向のＡＤＣ１０２（画素１１）の並びを行、垂直方向のＡＤＣ（画素１１）の並びを列、とすると、各転送回路１１０は、画素アレイ部１５０に対して列方向に沿って配置される。

【0034】

図５の例では、各転送回路１１０は、各行において、左右に１つずつのＡＤＣ１０２が接続される構成となっている。すなわち、図５の例では、画素アレイ部１５０は、転送回路１１０の個数は、「行方向の画素数／２」［個］となる。

【0035】

各転送回路１１０は、上述した時刻コード転送部２３を含む。また、各転送回路１１０は、画素アレイ部１５０の各画素１１から出力された画像データが、信号処理回路１０５に転送される経路にもなっている。

【0036】

また、実施形態に係る画素アレイ部１５０は、例えば行方向に数千画素、列方向に数十画素の、水平方向に極めて細長い形状とされている。すなわち、画素アレイ部１５０は、サイズの縦横比が極めて大きい。

【0037】

なお、図５および以降の同様の図面の例では、各転送回路１１０が、２つのＡＤＣ１０２の間に配置されるように示しているが、これは説明のためのものである。実際には、各ＡＤＣ１０２（画素１１）は、等間隔の格子状に配置され、各転送回路１１０は、各ＡＤＣ１０２とは異なる層に配置される。すなわち、各転送回路１１０は、各ＡＤＣ１０２（画素１１）と、積層構造における層方向に重複する部分を持って配置される。

【0038】

（２．実施形態に係る構成）
次に、本開示の実施形態に係る構成について説明する。図６は、実施形態に係る固体撮像素子１０の一例の構成を示す模式図である。図６に示すように、実施形態では、各転送回路１１０に対して制御線１３０がそれぞれ配置され、各制御線１３０により、タイミング生成回路１２０と、当該タイミング生成回路１２０に対して画素アレイ部１５０の反対側に配置される構成と、が接続される。タイミング生成回路１２０は、当該固体撮像素子１０を駆動するための種々のタイミング信号を生成する。タイミング生成回路１２０は、少なくとも時刻コード発生器１０４が時刻コードを発生するタイミングを制御するタイミング信号を生成するタイミング信号生成部としての機能を有する。

【0039】

より具体的には、制御線１３０は、複数の制御線１３０ａ、１３０ｂ、１３０ｃおよび１３０ｄを含む。タイミング生成回路１２０は、制御線１３０ａ、１３０ｂ、１３０ｃおよび１３０ｄに対して、それぞれ異なるタイミング信号を出力することが可能である。

【0040】

図６の例では、制御線１３０ａは、タイミング生成回路１２０により生成されたタイミング信号を画素駆動回路１０３に供給するための制御線である。画素駆動回路１０３は、制御線１３０ａを介して供給されたタイミング信号に基づき、画素回路１００において各画素１１を駆動するための駆動信号（例えば上述した信号ＯＦＧ、信号ＴＲＧおよび信号ＲＳＴ）を生成する。画素駆動回路１０３は、生成した各駆動信号を、転送回路１１０を介して各画素１１に供給する。

【0041】

制御線１３０ｂは、タイミング生成回路１２０により生成されたタイミング信号を時刻コード発生器１０４に供給するための制御線である。時刻コード発生器１０４は、制御線１３０ｂを介して供給されたタイミング信号に基づき、単位時間毎に値が更新される時刻コードを発生する。時刻コード発生器１０４は、発生した時刻コードを、転送回路１１０を介して各画素１１に供給する。

【0042】

制御線１３０ｃは、タイミング生成回路１２０により生成されたタイミング信号を各ＡＤＣ１０２に対して供給するための制御線である。タイミング信号は、例えば上述した信号ＷＲ、信号ＲＤおよび信号ＷＯＲＤを含み、ＡＤＣ１０２は、このタイミング信号により駆動される。

【0043】

また、制御線１３０ｄは、タイミング生成回路１２０により生成されたタイミング信号をＤＡＣ１０１に供給するための制御線である。ＤＡＣ１０１は、このタイミング信号に応じて例えば参照信号ＲＥＦの掃引を開始する。

【0044】

実施形態では、タイミング生成回路１２０は、各転送回路１１０に配置される各制御線１３０ａ、１３０ｂ、１３０ｃおよび１３０ｄに対してそれぞれ出力される各タイミング信号における、各転送回路１１０間での遅延を抑制可能に構成される。

【0045】

なお、以下、制御線１３０ａ、１３０ｂ、１３０ｃおよび１３０ｄを特に区別する必要の無い場合には、これら制御線１３０ａ、１３０ｂ、１３０ｃおよび１３０ｄを制御線１３０として纏めて説明を行う。

【0046】

（２－１．タイミング生成回路）
次に、実施形態に係るタイミング生成回路１２０について、より詳細に説明する。

【0047】

図７は、実施形態に係るタイミング生成回路１２０の一例の構成をより具体的に示すブロック図である。図７において、タイミング生成回路１２０は、複数のタイミング生成回路１２０₁、１２０₂、…、１２０_Nを含む。図７の例では、各タイミング生成回路１２０₁、１２０₂、…、１２０_Nは、それぞれ２つの転送回路１１０の各制御線１３０に対して共通にタイミング信号を供給している。制御線１３０間での遅延が特性に与える影響を無視できる場合、このように、１つのタイミング生成回路１２０₁から複数の制御線１３０に対してタイミング信号を供給することが可能となる。

【0048】

ここで、図７に示されるように、複数のタイミング生成回路１２０₁、１２０₂、…、１２０_Nのうち、例えば端部のタイミング生成回路１２０₁の側から、タイミング信号の基準となる外部同期信号が入力される場合について考える。

【0049】

タイミング生成回路１２０₁は、入力された外部同期信号に基づきタイミング信号を生成して制御線１３０に出力すると共に、外部同期信号に基づく同期信号１２１₁を次段のタイミング生成回路１２０₂に送信する。タイミング生成回路１２０₂は、入力された同期信号１２１₁に基づきタイミング信号を生成して制御線１３０に出力すると共に、同期信号１２１₁を同期信号１２１₂として次のタイミング生成回路に送信する。このようにして、外部同期信号に基づく同期信号１２１₁、１２１₂、…が、順次、次のタイミング生成回路に送信される。

【0050】

この場合、例えば図７において左端のタイミング生成回路１２０₁からタイミング生成回路１２０₂に送信される同期信号１２１₁と、右端のタイミング生成回路１２０_Nに送信される同期信号とでは、遅延の影響で同期にずれが発生する。

【0051】

各タイミング生成回路１２０₁、１２０₂、…、１２０_Nにおいて、供給される同期信号の同期がずれると、タイミング生成回路１２０₁、１２０₂、…、１２０_Nに接続される各制御線１３０により伝搬されるタイミング信号のタイミングに、同期のずれに応じで遠近差が発生し、この遠近差が撮像画像のシェーディングに繋がる。

【0052】

そのため、実施形態では、各タイミング生成回路１２０₁、１２０₂、…は、入力された同期信号１２１₁、１２１₂、…に基づき生成される各タイミング信号に対して、それぞれ所定の遅延を与える。

【0053】

図８は、実施形態に係る、遅延を調整する遅延量調整部を含むタイミング生成回路の一例の構成を示すブロック図である。図８において、タイミング生成回路１２０₁は、タイミング生成部１２２₁と、遅延量調整部１２３₁と、を含む。各タイミング生成回路１２０₂、…、１２０_Nも同様に、それぞれタイミング生成部１２２₂、…、１２２_Nと、遅延量調整部１２３₂、…、１２３_Nと、を含む。

【0054】

ここで、左端に配置されるタイミング生成回路１２０₁において、遅延量調整部１２３₁に対して外部同期信号が入力されるものとする。この場合、単純に水平方向の距離で考えると、外部同期信号が入力される左端のタイミング生成回路１２０₁の遅延が略ゼロとされる一方、外部同期信号の入力位置から遠い右端に配置されるタイミング生成回路１２０_Nの遅延が最大となる。したがって、各タイミング生成回路１２０₁、１２０₂、…、１２０_Nに与える遅延量を、基準となる外部同期信号が供給される左端のタイミング生成回路１２０₁において最大とし、当該外部同期信号が供給される位置から最も遠い右端のタイミング生成回路１２０_Nでは最小とする。

【0055】

図８の例では、外部同期信号が左端のタイミング生成回路１２０₁に供給され、遅延量調整部１２３₁に入力される。遅延量調整部１２３₁は、入力された外部同期信号に基づく同期信号を次段のタイミング生成回路１２０₂に供給すると共に、当該外部同期信号に対して所定の遅延量を与えて遅延させた同期信号を、タイミング生成部１２２₁に供給する。ここで、遅延量調整部１２３₁により与えられる遅延量は、タイミング生成回路１２０に含まれる各タイミング生成回路１２０₁、１２０２_、…、１２０_Nにおいてそれぞれ与えられる遅延量の中で最大の遅延量となる。

【0056】

タイミング生成部１２２₁は、遅延量調整部１２３₁で遅延を与えられた同期信号に基づき、タイミング信号を生成し、制御線１３０に出力する。

【0057】

タイミング生成回路１２０₂において、遅延量調整部１２３₂は、入力された同期信号１２１₁を同期信号１２１₂としてさらに次段のタイミング生成回路（図示しない）に供給すると共に、当該同期信号１２１₁に対して所定の遅延量を与えて遅延させた同期信号を、タイミング生成部１２２₂に供給する。ここで、タイミング生成回路１２０₂は、タイミング生成回路１２０₁よりも外部同期信号が供給される位置から遠い。そのため、タイミング生成回路１２０₂において遅延量調整部１２３₂により与えられる遅延量は、前段のタイミング生成回路１２０₁において遅延量調整部１２３₁により与えられる遅延量より小さなものとなる。

【0058】

さらに、外部同期信号が供給される位置から最も遠い、タイミング生成回路１２０_Nにおいて遅延量調整部１２３_Nにより与えられる遅延量は、各タイミング生成回路１２０₁、１２０₂、…、１２０_Nのうち最も小さなものとなる。

【0059】

このように、各タイミング生成回路１２０₁、１２０₂、…、１２０_Nにおいて、出力するタイミング信号に対して外部同期信号が供給される位置からの距離に応じた遅延量を与えることで、各タイミング生成回路１２０₁、１２０₂、…、１２０_Nから出力される各タイミング信号の遅延量が均一化される。これにより、同期のずれによる遠近差の発生が抑制され、撮像画像におけるシェーディングの発生を防ぐことができる。

【0060】

（２－２．転送回路）
次に、実施形態に係る転送回路１１０について、より詳細に説明する。

【0061】

図９は、実施形態に適用可能な転送回路１１０の一例の構成を示す回路図である。実施形態に適用可能な転送回路１１０は、Ｄ－ＦＦ（フリップフロップ）１１１０を核とするシフトレジスタであり、ＭＣＫクロック転送部１１０１と、ＦＦデータ転送部１１０２と、ＲＥＮ（リードイネーブル）信号転送部１１０３と、を含む。ＲＥＮ信号転送部１１０３は、図の左側のリードイネーブル信号ＲＥＮＬと、右側のリードイネーブル信号ＲＥＮＲと、を転送するために、転送回路１１０の左右側にそれぞれ設けられる。

【0062】

それぞれＤ－ＦＦ１１１０の１段分の回路ブロック１１００₁、１１００₂、…、１１００_Mにおいて、Ｄ－ＦＦ１１１０の出力に接続されるＦＦ出力段データ線（以下、ＭＢＬ）に対し、読み出し書き込み双方向バッファ１１１１Ｌおよび１１１１Ｒ（以下、双方向バッファ１１１１Ｌ、１１１１Ｒ）が左右に設けられ、ＭＢＬの初期化およびローレベル固定のためのＲＥＰＩＮＩ（転送回路イニシャライズ）用のｎＭＯＳ(n-Metal Oxide Semiconductor)トランジスタ１１１２が接続される。

【0063】

また、図９の例では、転送回路１１０は、ビット毎の転送回路１１０₁、１１０₂、…、１１０_n-1を含み、ビットを通じてＭ個の回路ブロック１１００₁、１１００₂、…、１１００_Mを有している。画素アレイ部１５０に含まれる各画素１１は、所定数の画素１１を含む、クラスタと呼ばれる単位で、回路ブロック１１００₁～１１００_M毎に画素読み出しのアクセスが制御される。

【0064】

信号ＭＣＫは、Ｄ－ＦＦ１１１０の動作クロック信号である。Ｄ－ＦＦ１１１０は、回路ブロック１１００₁のビットライン毎、すなわち、ビット毎の転送回路１１０₁、１１０₂、…、１１０_n-1にそれぞれ配置される。双方向バッファ１１１１Ｌおよび１１１１Ｒは、書き込みイネーブル信号ＷＥＮと、読み出しイネーブル信号ＲＥＮとにより制御することで、各回路ブロック１１００₁～１１００_Mにおいて、ＭＢＬからローカルビットライン（以下、ＬＢＬ）へ書き込む際のバッファ、または、ＬＢＬからＭＢＬへの読み出す際のバッファとして動作する。

【0065】

信号ＷＥＮは、転送回路１１０が書き込み用の転送回路として用いられる場合にハイレベルに、読み出し用の転送回路として用いられる場合にローレベルに固定される。この回路構成とすることによって、転送回路１１０を書き込み用と読み出し用転送回路とで共通化することができる。

【0066】

双方向バッファ１１１１Ｌおよび１１１１Ｒを含めて、ＭＢＬの左右にＬＢＬ－ＬとＬＢＬ－Ｒとを設けることによって、信号ＷＯＲＤによるデータ読み出しの信号遷移を、Ｄ－ＦＦ１１１０を動作させるタイミングに隠蔽することができる。これに伴い、リードイネーブル信号ＲＥＮも、ＭＢＬに対して左右に、リードイネーブル信号ＲＥＮ－ＬおよびＲＥＮ－Ｒとして入力される。

【0067】

図１０Ａは、実施形態に適用可能な転送回路１１０による、画素アレイ部１５０に対するアクセスの例を示す模式図である。画素アレイ部１５０をそれぞれ所定数の画素１１を含むクラスタ１４０と呼ばれる単位に分割し、各クラスタ１４０のそれぞれに対して１対１に、転送回路１１０の各回路ブロック１１００₁、１１００₂、…、１１００_Mがそれぞれ対応付けられる。

【0068】

例えば、図１０Ａの右側に例示されるように、クラスタ１４０が水平４画素×垂直１６画素の６４画素を含むものとし、転送回路１１０がクラスタ１４０の行方向の中央部１１０’に沿って配置される。転送回路１１０の１つの回路ブロック（例えば回路ブロック１１００₁は、この６４画素に対して、中央部１１０’の左右の画素１１に対し、例えば図中において各画素１１に示される番号の順に画素１１が指定されて、時刻コードの転送（書き込み）、および、画素データの転送（読み出し）が行われる。

【0069】

なお、図１０Ａでは、説明のため、画素アレイ部１５０の右端のクラスタ１４０の列に対して転送回路１１０が配置されるように示しているが、実際には、画素アレイ部１５０に含まれる各クラスタ１４０の列に対して、それぞれ転送回路１１０が配置される。

【0070】

図１０Ｂは、時刻コードの書き込みの様子を示す模式図である。時刻コード発生器１０４で発生された時刻コードが、各回路ブロック１１００₁、１１００₂、…、１１００_Mからなるシフトレジスタを介して、それぞれ対応するクラスタ１４０の各画素１１に伝搬される。

【0071】

図１１Ａは、時刻コードの読み出しの様子を示す模式図である。また、図１１Ｂは、時刻コードの読み出しに係るタイミングを示す一例のタイミングチャートである。所定の読み出し画素選択信号により、クラスタ１４０に含まれる画素１１から読み出しを行う読み出し画素を選択し、選択された読み出し画素のラッチ記憶部７２に記憶される時刻コードを読み出し、信号処理回路１０５に転送する。

【0072】

例えば、読み出し画素選択信号により番号「０」の画素１１を指定する場合、この番号「０」の画素１１はクラスタ１４０の左側の画素であるので、左側の読み出しイネーブル信号ＲＥＮＬをハイ状態とし、クロックＭＣＫを、例えば図１１Ｂに枠Ｂで示すように４クロック打つことで、転送回路１１０をシフトレジスタ動作させる。番号「０」の画素１１から読み出された時刻コードは、双方向バッファ１１１１Ｌを介してＭＢＬに渡され、信号処理回路１０５に転送される。

【0073】

読み出し画素選択信号により番号「１」の画素１１を指定する場合も同様である。この番号「１」の画素１１はクラスタ１４０の右側の画素であるので、右側の読み出しイネーブル信号ＲＥＮＲをハイ状態とし、クロックＭＣＫを例えば４クロック打つことで、転送回路１１０をシフトレジスタ動作させる。番号「１」の画素１１から読み出された時刻コードは、双方向バッファ１１１１Ｒを介してＭＢＬに渡され。信号処理回路１０５に転送される。

【0074】

実施形態では、このような動作を行う転送回路１１０内に、各制御線１３０ａ～１３０ｄを配置するレイアウトとしている。図１２は、実施形態に係る各制御線１３０ａ～１３０ｄのレイアウトの例を示す模式図である。図１２の例では、制御線１３０ａが図の左側のＲＥＮ信号転送部１１０３に対して内側に配置され、制御線１３０ｂがＭＣＫクロック転送部１１０１に対して内側に配置されている。また、制御線１３０ｄが図の右側のＲＥＮ信号転送部１１０３に対して内側に配置されている。さらに、制御線１３０ｃが、制御線１３０ｄに対してさらに内側に配置されている。

【0075】

各制御線１３０ａ～１３０ｄのうち、制御線１３０ａ、１３０ｂおよび１３０ｄは、それぞれタイミング生成回路１２０で生成されたタイミング信号を、画素アレイ部１５０の外部に配置される画素駆動回路１０３、時刻コード発生器１０４およびＤＡＣ１０１に供給するため、転送回路１１０を貫通する。一方、タイミング信号を各ＡＤＣ１０２に供給するための制御線１３０ｃは、例えば転送回路１１０の領域内で、左右に分岐する。

【0076】

（２－３．シールド構造）
次に、実施形態に係る、制御線１３０に対するシールド構造について説明する。転送回路１１０内、すなわち、転送回路１１０に対して積層の層方向に重複する部分を有して制御線１３０が配置される場合、制御線１３０により送信されるデジタル信号と、画素回路１００や差動入力回路６１内で扱われるアナログ信号との干渉に考慮する必要がある。実施形態では、転送回路１１０内に配置される制御線１３０を、低抵抗の配線（例えば電源配線）を用いてシールドする。これにより、制御線１３０により送信されるデジタル信号の、画素回路１００や差動入力回路６１の出力といったアナログ信号に対する干渉を抑制することが可能である。

【0077】

図１３は、実施形態に係る、転送回路１１０内に配置される制御線１３０に対するシールドの例を示す模式図である。図１３のセクション（ａ）は、図１３のセクション（ｂ）に示すＡ－Ａ’断面図の例である。

【0078】

受光チップ３００は、第１基板１３と、第１基板１３上に設けられる配線層１４と、を含む。受光チップ３００において、第１基板１３は、画素回路１００と、ＡＤＣ１０２における差動入力回路６１の一部と、が配置される。配線層１４は、各配線１７が設けられる。

【0079】

回路チップ３０１は、受光チップ３００と同様に、第２基板１５と、第２基板上に設けられる配線層１６と、を含む。回路チップ３０１において、第２基板１５は、各素子１９が設けられ、ＡＤＣ１０２における差動入力回路６１の他の一部と、データ記憶部５２と、電圧変換回路６２と、正帰還回路６３と、が配置される。配線層１６は、各配線１７が設けられると共に、制御線１３０が設けられる。

【0080】

受光チップ３００と、回路チップ３０１とは、配線層１４の表面と、配線層１６の表面とにより貼り合わされる。より詳細には、受光チップ３００と、回路チップ３０１とは、配線層１４における第１基板１３と反対側の面と、配線層１６における第２基板１５と反対側の面と、を貼り合わせ面として貼り合わされて、固体撮像素子１０が構成される。

【0081】

このとき、受光チップ３００と、回路チップ３０１とは、配線層１４および１６の配線１７を通じて、Ｃｕ－Ｃｕ接合などによる接合部１８を介して電気的に接続される。

【0082】

ここで、実施形態に係る固体撮像素子１０では、回路チップ３０１において、制御線１３０と貼り合わせ面との間に、シールド１２００が設けられる。シールド１２００は、上述したように、電源配線などの低抵抗の配線を用いて構成され、所定の電位が印加される。この制御線１３０と貼り合わせ面との間のシールド１２００により、制御線１３０に送信されるデジタル信号の、受光チップ３００におけるアナログ信号に対する干渉を抑制することができる。

【0083】

また、この制御線１３０と貼り合わせ面との間のシールド１２００は、回路チップ３０１における第２基板１５からの発光を遮光する遮光膜としても機能する。

【0084】

さらに、図１３の例では、制御線１３０の両側にも、シールド１２００が設けられている。これにより、制御線１３０に送信されるデジタル信号の、回路チップ３０１における各配線１７に対する干渉を抑制することができる。

【0085】

（２－４．実施形態に係る効果）
次に、実施形態に係る構成による効果について、図１４Ａおよび図１４Ｂを用いて説明する。例として、転送回路１１０内に制御線１３０を通すことで、画素制御信号の遅延をどの程度抑えられるかを示す。

【0086】

前提として、図１４Ｂを参照し、画素アレイ部１５０の水平方向の画素領域の長さを１０［ｃｍ］、垂直方向の長さを５００［μｍ］とする。また、時刻コード発生器１０４の垂直方向の長さを２００［μｍ］、転送回路１１０の垂直方向の長さ３００［μｍ］とし、１［ｃｍ］当たりの遅延時間を遅延時間ΔＴとする。

【0087】

図１４Ａは、既存技術による固体撮像素子１０のレイアウトの例を示す。図１４Ａの例では、画素アレイ部１５０の左右すなわち水平方向の両端に、タイミング生成回路１２０ａおよび１２０ｂをそれぞれ配置し、画素アレイ部１５０の水平方向に平行に配置された制御線１３２ａおよび１３２ｂに対して、それぞれタイミング信号を出力している。

【0088】

このように、既存技術では、左右の２つのタイミング生成回路１２０ａおよび１２０ｂから制御線１３２ａおよび１３２ｂを配線しているので、左のタイミング生成回路１２０ａでは、画素アレイ部１５０の左半分を制御し、右のタイミング生成回路１２０ｂでは画素アレイ部１５０の右半分を制御することとなる。つまり、左右の遅延時間差としては、１［ｃｍ］当たりの遅延時間が遅延時間ΔＴなので、「５×ΔＴ」となる。この遅延時間差は、シェーディングとなる。また、サイズの縦横比が非常に大きな画素アレイ部１５０の長い辺に沿ってタイミング信号を送信するため、遅延時間そのものが大きいことで、高フレームレートを実現することが難しくなる。

【0089】

図１４Ｂは、実施形態に係る固体撮像素子１０のレイアウトの例を示す。実施形態では、タイミング生成回路１２０から画素駆動回路１０３までの制御線１３０の長さは、転送回路１１０と時刻コード発生器１０４との垂直方向の長さの和となるので、３００［μｍ］＋２００［μｍ］＝５００［μｍ］となる。この距離は、画素アレイ部１５０内の位置によってばらつかず、制御線１３０により送信されるタイミング信号における遠近差が発生しない。また、タイミング信号の遅延時間は、(５００［μｍ］／１［ｃｍ］)×ΔＴ＝０．０５×ΔＴとなり、既存技術の例と比べて１／１００となる。これにより、高速な応答が可能となり、高フレームレートが実現できる。

【0090】

また、既存技術では、水平方向の長さが長くなるほど、制御線１３２ａおよび１３２ｂが長くなり、遅延時間が大きくなる。一方、実施形態の構成では、制御線１３０の長さは、上述した転送回路１１０と時刻コード発生器１０４との垂直方向の長さの和であり、一定である。つまり、水平方向の長さが長いほど、既存技術に対する遅延時間の改善効果が大きくなる。

【0091】

（３．実施形態の第１の変形例）
次に、実施形態の第１の変形例について説明する。実施形態の第１の変形例は、転送回路１１０に対して配置する制御線１３０あるいは制御線１３０により送信されるタイミング信号の構成を、制御線１３０に含まれる各制御線１３０ａ～１３０ｄがタイミング信号を供給する供給先の機能に応じて異ならせる例である。

【0092】

以下では、転送回路１１０に対して配置する制御線１３０の構成を異ならせる場合について説明する。

【0093】

図１５は、実施形態の第１の変形例に係る固体撮像素子１０の一例の構成を示す模式図である。例えば、画素駆動回路１０３は、各列に設けられる。また、ＡＤＣ１０２は、画素１１毎に設けられる。そのため、画素駆動回路１０３およびＡＤＣ１０２は、高速動作が必要であるため、画素駆動回路１０３にタイミング信号を供給する制御線１３０ａと、各ＡＤＣ１０２にタイミング信号を供給する制御線１３０ｃと、を全ての転送回路１１０に配置する。

【0094】

これに対して、時刻コード発生器１０４は、画素駆動回路１０３や、各ＡＤＣ１０２と比較すると、それほど高速動作は要求されない。そのため、時刻コード発生器１０４は、例えば複数列毎に設けることができる。図１５の例では、時刻コード発生器１０４にタイミング信号を供給する制御線１３０ｄは、１つずつ転送回路１１０を間引いて、１つおきに転送回路１１０に配置される。

【0095】

ＤＡＣ１０１は、例えば画素アレイ部１５０に１つあるいは２つを設ければよい。ＤＡＣ１０１を１つだけ設けた場合は、画素アレイ部１５０の全画素１１で１つの参照信号ＲＥＦを共通で用いる。ＤＡＣ１０１を２つ設けた場合は、２つのＤＡＣ１０１で生成された各参照信号ＲＥＦをマージしてもよいし、画素アレイ部１５０において領域を分けて、２つのＤＡＣ１０１で生成された参照信号ＲＥＦを、それぞれの領域に供給してもよい。

【0096】

このように、ＤＡＣ１０１は、さらに高速動作が要求されない。図１５は、画素アレイ部１５０に２つのＤＡＣ１０１が設けられる場合の例であって、ＤＡＣ１０１にタイミング信号を供給する制御線１３０ｂは、３つずつ転送回路１１０を間引いて、３つおきに転送回路１１０に配置される。

【0097】

このように、転送回路１１０に対して配置する制御線１３０の構成を異ならせることで、消費電力の低減化や、制御線１３０により送信されるタイミング信号によるノイズの発生の抑制などの効果が期待できる。

【0098】

（４．実施形態の第２の変形例）
次に、実施形態の第２の変形例について説明する。実施形態の第２の変形例は、画素アレイ部１５０の画素領域を分割し、分割した各分割領域毎にタイミング信号の送信を行うユニット構成を取る。換言すれば、ユニットは、画素アレイ部１５０の画素領域を分割した分割画素アレイ部である。

【0099】

図１６Ａは、実施形態の第２の変形例に係る固体撮像素子１０の一例の構成を示す模式図である。図１６Ａにおいて、固体撮像素子１０は、複数のユニット２００₁、２００₂、…、２００_Nを含み、各ユニット２００₁、２００₂、…、２００_Nは、画素アレイ部１５０をユニット２００₁～２００_Nの数に応じて分割した分割画素アレイ部１５２₁～１５２_Nを含む。なお、図１６Ａでは、各ユニット２００₁、２００₂、…、２００_Nは、それぞれユニット＃１、ユニット＃２、…、ユニット＃Ｎとしても示されている。

【0100】

各ユニット２００₁～２００_Nのそれぞれは、ＤＡＣ１０１₁～１０１_N、画素駆動回路１０３₁～１０３_N、時刻コード発生器１０４₁～１０４_N、タイミング生成回路１２０₁₀～１２０_1N、信号処理回路１０５₁～１０５_Nのそれぞれを１対１で含む。なお、出力インタフェース１０６は、各ユニット２００₁～２００_Nに対して共通に設けられる。

【0101】

図１６Ｂは、実施形態の第２の変形例に係る、各ユニット２００₁～２００_Nのうち任意のユニット２００_X（ユニット＃Ｘ）の構成をより具体的に示すブロック図である。図１６Ｂに示されるように、ユニット２００_Xは、ＤＡＣ１０１_Xと、画素駆動回路１０３_Xと、分割画素アレイ部１５２_Xと、タイミング生成回路１２０_Xと、信号処理回路１０５_Xと、を含む。また、図１６Ｂの例では、ユニット２００_Xは、４つの転送回路１１０₁₁、１１０₁₂、１１０₁₃および１１０₁₄が配置されている。

【0102】

タイミング生成回路１２０_Xは、例えば左隣のユニット＃（Ｘ－１）から同期信号１２１_X-1を受け取り、当該同期信号１２１_X-1に基づきタイミング信号を生成して出力すると共に、同期信号１２１_X-1を同期信号１２１_Xとして、例えば右隣のユニット＃（Ｘ＋１）に渡す。

【0103】

タイミング生成回路１２０_Xで生成されたタイミング信号は、制御線１３０に対して送信される。制御線１３０は、４つの制御線１３０₁、１３０₂、１３０₃および１３０₄に分岐され、それぞれ各転送回路１１０₁₁、１１０₁₂、１１０₁₃および１１０₁₄に１対１に配置される。各制御線１３０₁、１３０₂、１３０₃および１３０₄は、それぞれ図示しない制御線１３０ａ、１３０ｂ、１３０ｃおよび１３０ｄを含む。

【0104】

タイミング信号は、これら制御線１３０₁、１３０₂、１３０₃および１３０₄を介して、ＤＡＣ１０１_X、画素駆動回路１０３_Xおよび時刻コード発生器１０４_Xにそれぞれ供給される。このとき、実施形態の第１の変形例で説明したように、各転送回路１１０₁₁、１１０₁₂、１１０₁₃および１１０₁₄において、制御線１３０ａ～１３０ｄにより送信される各タイミング信号を、適宜に間引くことができる。

【0105】

各画素１１から読み出された各画素データは、それぞれ対応する転送回路１１０₁₁、１１０₁₂、１１０₁₃および１１０₁₄を介して信号処理回路１０５_Xに供給される。

【0106】

このように、タイミング信号の生成および送信をユニット毎に行う構成とすることで、例えば画素アレイ部１５０における有効画素数が増減した場合であっても、ユニット単位での増減で対応でき、製品の派生展開が容易となる。

【0107】

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

【0108】

なお、本技術は以下のような構成も取ることができる。
（１）
受光した光に応じて光電変換により電荷を発生させる受光素子と、
前記受光素子から前記電荷を読み出して、該電荷に応じたアナログ信号を出力する画素回路と、
前記アナログ信号と、電圧が時間に応じて変化する参照信号とを比較し、比較結果に応じた、単位時間毎に値が更新される時刻コードに基づき該アナログ信号をデジタル信号である画素データに変換する変換回路と、
をそれぞれ含む画素が行列状の配列で配置される画素アレイと、
前記時刻コードを発生する時刻コード発生部と、
前記画素データに対して信号処理を実行する信号処理部と、
少なくとも前記時刻コード発生部において前記時刻コードが発生されるタイミングを制御するタイミング信号を生成するタイミング信号生成部と、
前記時刻コードを前記画素それぞれに転送し、前記画素データを前記信号処理部に転送する、ための複数の転送部と、
を備え、
前記時刻コード発生部が前記画素アレイの第１辺の側に設けられ、
前記信号処理部が前記画素アレイに対して前記第１辺の反対側の第２辺の側に設けられ、
前記タイミング生成回路が前記画素アレイに対して前記第２辺の側に設けられ、
前記複数の転送部が、それぞれ、前記第１辺の側から前記第２の辺の側に、前記画素アレイを通じて配置され、
前記タイミング信号生成部で生成された前記タイミング信号を前記時刻コード発生部に転送するための制御線が、前記複数の転送部のうち２以上の転送部のそれぞれに設けられる、
撮像装置。
（２）
前記第１辺は、前記配列における行の方向に沿った辺であり、
前記複数の転送部は、それぞれ前記配列における列の方向に沿って設けられる、
前記（１）に記載の撮像装置。
（３）
前記タイミング信号生成部で生成された前記タイミング信号を前記画素回路に送信するための制御線が、前記複数の転送部のうち２以上の転送部にさらに設けられる、
前記（１）または（２）に記載の撮像装置。
（４）
前記参照信号を生成する参照信号生成回路をさらに備え、
前記タイミング信号生成部で生成された前記タイミング信号を前記参照信号生成回路に送信するための制御線が、前記複数の転送部のうち２以上の転送部にさらに設けられる、
前記（１）乃至（３）の何れかに記載の撮像装置。
（５）
前記タイミング信号生成部は、
前記複数の転送部のうち２以上の転送部それぞれに設けられる前記制御線のそれぞれで送信される前記タイミング信号の、該制御線それぞれの間での遅延を調整する遅延調整部を含む、
前記（１）乃至（４）の何れかに記載の撮像装置。
（６）
前記タイミング信号生成部は、
前記複数の転送部のうち２以上の転送部に設けられる前記制御線のそれぞれにより、共通の前記タイミング信号を送信する、
前記（１）乃至（５）の何れかに記載の撮像装置。
（７）
前記タイミング信号生成部は、
前記複数の転送部から所定の転送部を間引いた残りの転送部に設けられる前記制御線のそれぞれにより、前記タイミング信号を送信する、
前記（１）乃至（６）の何れかに記載の撮像装置。
（８）
前記タイミング信号生成部は、
前記複数の転送部から、前記タイミング信号に転送先において要求される精度に応じて間引いた残りの転送部に設けられる前記制御線のそれぞれにより、前記タイミング信号を送信する、
前記（７）に記載の撮像装置。
（９）
前記画素アレイを前記第１辺の方向に分割した分割画素アレイと、
前記分割画素アレイの前記第１辺の側に設けられる、前記分割画素アレイに対する前記時刻コードを発生する前記時刻コード発生部と、
該分割画素アレイの前記第２辺の側に設けられる、前記分割画素アレイから出力される前記画素データに対して前記信号処理を実行する前記信号処理部と、
少なくとも前記時刻コード発生部において前記時刻コードが発生されるタイミングを制御するタイミング信号を前記分割画素アレイに対して生成するタイミング信号生成部と、
前記分割画素アレイの前記第１辺の側から前記第２辺の側に通じて配置される１以上の転送部と、
を含むユニットが複数配置される、
前記（１）乃至（８）の何れかに記載の撮像装置。
（１０）
前記受光素子と、前記画素回路と、前記変換回路の一部と、が配置される第１の基板と、該第１の基板に設けられる第１の配線層と、を含む第１のチップと、
前記変換回路の他の一部と、前記信号処理部と、前記タイミング生成回路と、が配置される第２の基板と、該第２の基板に設けられ、前記制御線を含む第２の配線層と、を含み、該第２の配線層の該第２の基板の反対側の面が、前記第１の配線層の前記第１の基板の反対側の面と貼り合わされる第２のチップと、
を有し、
前記第１のチップと前記第２のチップとが貼り合わされる貼り合わせ面と、前記制御線と、の間にシールド層が設けられた、
前記（１）乃至（９）の何れかに記載の撮像装置。
（１１）
受光した光に応じて光電変換により電荷を発生させる受光素子と、
前記受光素子から前記電荷を読み出して、該電荷に応じたアナログ信号を出力する画素回路と、
前記アナログ信号と、電圧が時間に応じて変化する参照信号とを比較し、比較結果に応じた、単位時間毎に値が更新される時刻コードに基づき該アナログ信号をデジタル信号である画素データに変換する変換回路と、
をそれぞれ含む画素が行列状の配列で配置される画素アレイと、
前記時刻コードを発生する時刻コード発生部と、
前記画素データに対して信号処理を実行する信号処理部と、
少なくとも前記時刻コード発生部において前記時刻コードが発生されるタイミングを制御するタイミング信号を生成するタイミング信号生成部と、
前記時刻コードを前記画素それぞれに転送し、前記画素データを前記信号処理部に転送するための複数の転送部と、
を有する撮像部と、
入射光を集光して前記受光素子に導く光学部と、
前記信号処理部で前記信号処理された前記画素データを記憶する記憶部と、
を備え、
前記撮像部は、
前記時刻コード発生部が前記画素アレイの第１辺の側に設けられ、
前記信号処理部が前記画素アレイに対して前記第１辺の反対側の第２辺の側に設けられ、
前記タイミング生成回路が前記画素アレイに対して前記第２辺の側に設けられ、
前記複数の転送部が、それぞれ、前記第１辺の側から前記第２の辺の側に、前記画素アレイを通じて配置され、
前記タイミング信号生成部で生成された前記タイミング信号を前記時刻コード発生部に転送するための制御線が、前記複数の転送部のうち２以上の転送部のそれぞれに設けられる、
電子機器。

【符号の説明】

【0109】

１０ 固体撮像素子
１１ 画素
１３ 第１基板
１４，１６ 配線層
１５ 第２基板
１７ 配線
６１ 差動入力回路
１００ 画素回路
１０１，１０１₁，１０１_N ＤＡＣ
１０２ ＡＤＣ
１０３，１０３₁，１０３_N 画素駆動回路
１０４，１０４₁，１０４_N 時刻コード発生器
１０５，１０５₁，１０５_N 信号処理回路
１０６ 出力インタフェース
１１０，１１０₁，１１０₂，１１０_n-1 転送回路
１２０，１２０₁，１２０₂，１２０_N，１２０₁₀，１２０_1N，１２０ａ，１２０ｂ タイミング生成回路
１２２₁，１２２₂，１２２_N タイミング生成部
１２３₁，１２３₂，１２３_N 遅延量調整部
１３０，１３０₁，１３０₂，１３０₃，１３０₄，１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ 制御線
１４０ クラスタ
１５０ 画素アレイ部
１５２₁，１５２_N，１５２_X 分割画素アレイ部
２００₁，２００₂，２００_N ユニット
３００ 受光チップ
３０１ 回路チップ
１０００ 電子機器
１１０１ ＭＣＫクロック転送部
１１０２ ＦＦデータ転送部
１１０３ ＲＥＮ信号転送部
１２００ シールド

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10A】

【図10B】

【図11A】

【図11B】

【図12】

【図13】

【図14A】

【図14B】

【図15】

【図16A】

【図16B】