特許 7614476 トランジスタ構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-07

(45)【発行日】2025-01-16

(54)【発明の名称】トランジスタ構造

(51)【国際特許分類】

   H10D 30/60 20250101AFI20250108BHJP

   H01L 21/76 20060101ALI20250108BHJP

【ＦＩ】

H01L29/78 301X

H01L29/78 301R

H01L29/78 301S

H01L21/76 L

【請求項の数】 20

【外国語出願】

(21)【出願番号】P 2022187840

(22)【出願日】2022-11-25

(65)【公開番号】P2023079207

(43)【公開日】2023-06-07

【審査請求日】2023-01-13

(31)【優先権主張番号】63/283,322

(32)【優先日】2021-11-26

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】521531148

【氏名又は名称】インベンション アンド コラボレーション ラボラトリー プロプライエタリー リミテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(73)【特許権者】

【識別番号】508059915

【氏名又は名称】エトロン テクノロジー，インコーポレイテッド

【氏名又は名称原語表記】Ｅｔｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ，Ｉｎｃ．

(74)【代理人】

【識別番号】110004381

【氏名又は名称】弁理士法人ＩＴＯＨ

(72)【発明者】

【氏名】盧 超群

(72)【発明者】

【氏名】▲黄▼ 立平

【審査官】石川 雄太郎

(56)【参考文献】

【文献】特開２００５－１３６３７６（ＪＰ，Ａ）

【文献】特開２０１９－１０２７９７（ＪＰ，Ａ）

【文献】特開２０１４－０６３９２９（ＪＰ，Ａ）

【文献】特開２０２３－０７０６６４（ＪＰ，Ａ）

【文献】中国特許出願公開第１０３２１９３６６（ＣＮ，Ａ）

【文献】特開２０１５－０５０１９６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／００１８４６４（ＵＳ，Ａ１）

【文献】特開２０１４－１６５４９５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０１５５７３９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／００２７６０３（ＵＳ，Ａ１）

【文献】特開２０１３－０３８３０１（ＪＰ，Ａ）

【文献】特開２００６－１６５４８０（ＪＰ，Ａ）

【文献】米国特許第０８０８４３１８（ＵＳ，Ｂ２）

【文献】特開２０１２－０６９８６４（ＪＰ，Ａ）

【文献】特開２０１０－１２９７７０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

フィン構造を持つ基板と、
底部及び該底部から上方に延在する上部を有する絶縁壁であり、前記上部が前記フィン構造の側壁をクランプする絶縁壁と、
前記フィン構造及び前記絶縁壁の上のゲート領域と、
前記絶縁壁の前記上部を支え、前記絶縁壁の前記底部よりも上に位置する少なくとも１つの支持ビームであり、当該少なくとも１つの支持ビームの延在方向が、前記絶縁壁の前記上部の延在方向とは異なる、少なくとも１つの支持ビームと、
を有し、
前記絶縁壁は、前記フィン構造が倒壊するのを防止するように構成されている、
トランジスタ構造。

【請求項2】

前記絶縁壁は、前記フィン構造の４つの側壁をクランプする、請求項１に記載のトランジスタ構造。

【請求項3】

前記絶縁壁を取り囲むＳＴＩ層、を更に有する請求項２に記載のトランジスタ構造。

【請求項4】

当該トランジスタ構造は更に、前記フィン構造の前記側壁と前記絶縁壁との間に配置されたシートチャネル層を有し、該シートチャネル層はエピタキシャル半導体層である、請求項１に記載のトランジスタ構造。

【請求項5】

前記ゲート領域は、前記フィン構造の上のゲート誘電体層と、該ゲート誘電体層の上のゲート導電層と、該ゲート導電層の上のキャップ層とを有する、請求項１に記載のトランジスタ構造。

【請求項6】

前記絶縁壁は、前記ゲート誘電体層、前記ゲート導電層、及び前記キャップ層の形成中に前記フィン構造が倒壊するのを防止するように構成されている、請求項５に記載のトランジスタ構造。

【請求項7】

前記ゲート領域の側壁上のスペーサ層、を更に有する請求項１に記載のトランジスタ構造。

【請求項8】

前記基板の当初表面の下の第１の凹部内に第１の導電領域が形成されている、請求項１に記載のトランジスタ構造。

【請求項9】

フィン構造を持つ基板と、
底部及び該底部から上方に延在する上部を有する複合構造であり、前記上部が前記フィン構造の側壁をクランプし、当該複合構造は更に、少なくとも１つの支持ビームを有し、該少なくとも１つの支持ビームは、当該複合構造の前記上部を支え、且つ当該複合構造の前記底部よりも上に位置し、前記少なくとも１つの支持ビームの延在方向が、当該複合構造の前記上部の延在方向とは異なる、複合構造と、
前記フィン構造及び前記複合構造の上のゲート領域と、
を有し、
前記複合構造は、前記フィン構造が倒壊するのを防止するように構成されている、
トランジスタ構造。

【請求項10】

前記複合構造は、前記フィン構造の前記側壁をクランプする支持壁と、該支持壁を支える支持ビームとを有する、請求項９に記載のトランジスタ構造。

【請求項11】

前記支持壁は、前記フィン構造の底部から第１方向に延在し、前記支持ビームは、前記支持壁の前記第１方向とは異なる第２方向に延在する、請求項１０に記載のトランジスタ構造。

【請求項12】

前記支持壁及び前記支持ビームは窒化物からなる、請求項１０に記載のトランジスタ構造。

【請求項13】

前記支持ビームは前記支持壁に当接している、請求項１０に記載のトランジスタ構造。

【請求項14】

前記複合構造は、前記フィン構造の前記側壁をクランプする支持壁と、該支持壁を支える複数の支持ビームとを有する、請求項９に記載のトランジスタ構造。

【請求項15】

チャネル領域であり、前記ゲート領域が当該チャネル領域の上にある、チャネル領域と、
シャロートレンチアイソレーション領域と、
前記ゲート領域と前記シャロートレンチアイソレーション領域との間の第１の導電領域であり、前記チャネル領域に電気的に接触している第１の導電領域と、
前記ゲート領域と前記シャロートレンチアイソレーション領域との間の金属領域と、
を更に有し、
前記第１の導電領域の少なくとも２つの面が前記金属領域に接触している、
請求項１に記載のトランジスタ構造。

【請求項16】

前記シャロートレンチアイソレーション領域は前記基板の当初表面よりも上まで延在し、前記第１の導電領域は前記シャロートレンチアイソレーション領域の上にはない、請求項１５に記載のトランジスタ構造。

【請求項17】

前記金属領域は前記第１の導電領域の頂面及び側壁と接触している、請求項１５に記載のトランジスタ構造。

【請求項18】

前記第１の導電領域の底部の下のＬ字形アイソレータ、を更に有する請求項１５に記載のトランジスタ構造。

【請求項19】

チャネル領域であり、前記ゲート領域が当該チャネル領域の上にある、チャネル領域と、
前記チャネル領域を取り囲むシャロートレンチアイソレーション領域と、
前記チャネル領域に電気的に接触している第１の導電領域と、
を更に有し、
前記ゲート領域の底面が前記第１の導電領域の底面よりも下にある、
請求項１に記載のトランジスタ構造。

【請求項20】

前記ゲート領域の前記底面は、前記シャロートレンチアイソレーション領域の一部の上にある、請求項１９に記載のトランジスタ構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トランジスタ構造に関し、特に、活性領域又は幅狭フィン構造、特にフィン構造の側壁、をクランプする固体壁を形成し（該固体壁を強固にするために追加の梁状構造が設けられ得る）、ソース／ドレインのエッジとゲートのエッジとの間の相対的な位置又は距離を制御可能にし、ソース／ドレインの抵抗を改善し、ソース／ドレイン領域の大部分を絶縁材料によってアイソレートすることができるトランジスタ構造に関する。

【背景技術】

【0002】

ＦＩＮ構造（ＦｉｎＦＥＴ又はトライゲート）を持つ最先端の電界効果トランジスタ（例えば、ＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジスタ）の一例を図１に示す。絶縁材料（例えば、酸化物、又は酸化物／窒化物、又は一部のｈｉｇｈ－ｋ誘電体など）を用いて他のトランジスタの側壁から絶縁された側壁を持つ三次元（３Ｄ）シリコン表面上に、（金属、ポリシリコン、ポリサイドなどのような）何らかの導電材料を絶縁体の上に用いたＮＭＯＳトランジスタのゲート構造１０が形成される。イオン注入に熱アニーリングを加えた技術で高濃度のｎ型（ｎ＋）ドーパントをｐ型基板（又はｐウェル）に注入することによって、ＮＭＯＳトランジスタのソース１１とドレイン１２が形成され、ひいては、２つの離隔されたｎ＋／ｐジャンクション領域がもたらされる。

【0003】

また、衝突電離及びホットキャリア注入を減少させるために、高濃度ドープトｎ＋／ｐジャンクションに先立って、イオン注入に熱アニーリングを加えた技術によってソース１１及びドレイン１２の前に低濃度ドープトドレイン（ｎ－型ＬＤＤ）１３を形成することが一般的であり、このようなイオン注入に熱アニーリングを加えた技術は、（図１に示すように）ゲート構造１０の下にある３Ｄ活性領域の部分に入り込んだＬＤＤ１３を生じさせることが多い。従って、ＬＤＤ１３同士の間の有効チャネル長１４が不可避的に短くなる。

【0004】

一方で、製造プロセス技術の進歩は、ＮＭＯＳトランジスタのジオメトリを水平及び垂直の両方向の寸法でスケールダウンする（例えば、ラムダ（λ）と呼ばれる最小フィーチャーサイズを２８ｎｍから５ｎｍ又は３ｎｍに縮小するなど）ことによって、急速に前進し続けている。しかし、このようなＦｉｎＦＥＴ又はトライゲートジオメトリのスケーリングに起因して、多数の問題が導入されたり悪化したりする：
（１）水平及び垂直の両方向の寸法がスケールダウン縮小されるにつれて、ゲート、スペーサ、及びイオン注入形成を用いた従来のセルフアライン法のみでは、ＬＤＤジャンクションエッジ（又はソース／ドレインエッジ）をゲート構造１０のエッジに完璧な位置でアライメントすることが難しくなっている。また、イオン注入ダメージを除去するための熱アニーリング技術は、様々なエネルギー源や他の熱プロセスを用いることによる例えば急速熱アニーリング法などの高温処理技術に頼らなければならない。斯くして引き起こされる１つの問題はゲート誘起ドレインリーク（gate-induced drain leakage；ＧＩＤＬ）電流であり、生じるＧＩＤＬ電流は、リーク電流を減らすために最小化されるべきであるというのが事実であるにもかかわらず、制御するのが困難であり、引き起こされる他の問題は、有効チャネル１４の長さを制御するのが困難であり、それ故に短チャネル効果（short channel effect；ＳＣＥ）が殆ど最小化されないことである。さらに、ＧＩＤＬを制御し得るようにソース／ドレインエッジとゲート構造１０のエッジとの間の相対位置を調節することも困難である；
（２）また、ＬＤＤ１３（又はＮＭＯＳにおけるｎ＋／ｐジャンクション、若しくはＰＭＯＳ（ｐ型金属酸化膜半導体）におけるｐ＋／ｎジャンクション）を形成するためのイオン注入は、シリコン表面の上から基板に真っ直ぐ下に基板にイオンを挿入するための砲撃のように作用するので、より高いドーピング濃度を持つ頂面から、より低いドーピング濃度を持つジャンクション領域へと、ドーパント濃度が垂直方向に不均一に分布するため、ソース１１及びドレイン１２から有効チャネル１４及び基板本体領域まで欠陥の少ない均一な材料界面を作るのが困難である；
（３）さらに、水平方向の寸法が７ｎｍ、５ｎｍ、又は３ｎｍへとスケールダウンされるとき、ＮＭＯＳトランジスタのフィン構造の高さ（垂直方向の寸法）（例えば６０－３００ｎｍなど）が、ＮＭＯＳトランジスタのフィン構造の幅（水平方向の寸法）（例えば３－７ｎｍなど）よりも遥かに大きくなり、その結果、フィン構造が脆弱になったり、さらには、続くプロセス（例えばソース／ドレイン形成、ゲート形成など）中に倒壊したりする。

【0005】

故に、本発明は、上述の１）－３）の問題を解決するためのトランジスタ構造を提供する。

【発明の概要】

【0006】

本発明の一実施形態はトランジスタ構造を提供する。当該トランジスタ構造は、基板と、絶縁壁と、ゲート領域とを含む。基板はフィン構造を有する。絶縁壁は、フィン構造の側壁をクランプする。ゲート領域は、フィン構造及び絶縁壁の上にあり、絶縁壁は、フィン構造が倒壊するのを防止するように構成されている。

【0007】

本発明の一態様によれば、絶縁壁は、フィン構造の４つの側壁をクランプする。

【0008】

本発明の一態様によれば、当該トランジスタ構造は更に、絶縁壁を取り囲むＳＴＩ層を含む。

【0009】

本発明の一態様によれば、当該トランジスタ構造は更に、フィン構造の側壁と絶縁壁との間に配置されたシートチャネル層を含み、該シートチャネル層は選択エピタキシャル成長によって形成されている。

【0010】

本発明の一態様によれば、ゲート領域は、フィン構造の上のゲート誘電体層と、該ゲート誘電体層の上のゲート導電層と、該ゲート導電層の上のキャップ層とを含む。

【0011】

本発明の一態様によれば、絶縁壁は、ゲート誘電体層、ゲート導電層、及びキャップ層の形成中にフィン構造が倒壊するのを防止するように構成されている。

【0012】

本発明の一態様によれば、当該トランジスタ構造は更に、ゲート領域の側壁上のスペーサ層を含む。

【0013】

本発明の一態様によれば、基板の当初表面の下の第１の凹部内に第１の導電領域が形成されている。

【0014】

本発明の他の一実施形態はトランジスタ構造を提供する。当該トランジスタ構造は、基板と、複合構造と、ゲート領域とを含む。基板はフィン構造を有する。複合構造は、フィン構造の側壁をクランプする。ゲート領域は、フィン構造及び複合構造の上にあり、複合構造は、フィン構造が倒壊するのを防止するように構成されている。

【0015】

本発明の一態様によれば、複合構造は、フィン構造の側壁をクランプする支持壁と、該支持壁を支える支持ビームとを含む。

【0016】

本発明の一態様によれば、支持壁は、フィン構造の底部から第１方向に延在し、支持ビームは、支持壁の第１方向とは異なる第２方向に延在する。

【0017】

本発明の一態様によれば、支持壁及び支持ビームは窒化物からなる。

【0018】

本発明の一態様によれば、支持ビームは支持壁に当接している。

【0019】

本発明の一態様によれば、複合構造は、フィン構造の側壁をクランプする支持壁と、該支持壁を支える複数の支持ビームとを含む。

【0020】

本発明の他の一実施形態はトランジスタ構造を含み、当該トランジスタ構造は、当初表面を持つ基板と、チャネル領域と、チャネル領域の上のゲート領域と、シャロートレンチアイソレーション領域と、ゲート領域とシャロートレンチアイソレーション領域との間の第１の導電領域であり、チャネル領域に電気的に接触している第１の導電領域と、ゲート領域とシャロートレンチアイソレーション領域との間の金属領域と、を含み、第１の導電領域の少なくとも２つの面が金属領域に接触している。

【0021】

本発明の一態様によれば、シャロートレンチアイソレーション領域は当初表面よりも上まで延在し、第１の導電領域はシャロートレンチアイソレーション領域の上にはない。

【0022】

本発明の一態様によれば、金属領域は第１の導電領域の頂面及び側壁と接触している。

【0023】

本発明の一態様によれば、当該トランジスタ構造は更に、第１の導電領域の底部の下のＬ字形アイソレータを含む。

【0024】

本発明の他の一実施形態はトランジスタ構造を含み、当該トランジスタ構造は、当初表面を持つ基板と、チャネル領域と、チャネル領域の上のゲート領域と、チャネル領域を取り囲むシャロートレンチアイソレーション領域と、チャネル領域に電気的に接触している第１の導電領域と、を含み、ゲート領域の底面が第１の導電領域の底面よりも下にある。

【0025】

本発明の一態様によれば、ゲート領域の底面は、シャロートレンチアイソレーション領域の一部の上にある。

【0026】

様々な図及び図面に示される好適実施形態の以下の詳細な説明を読んだ後、本発明のこれら及び他の目的が当業者に明らかになるであろう。

【図面の簡単な説明】

【0027】

【図1】先行技術に従ったＦｉｎＦＥＴを示す図である。

【図2A】本発明の第１実施形態に従ったフィン電界効果トランジスタ（ＦｉｎＦＥＴ）の製造方法を示すフローチャートである。

【図2B】図２Ｂ、図２Ｃ、図２Ｄは、図２Ａを説明する図である。

【図2C】図２Ｂ、図２Ｃ、図２Ｄは、図２Ａを説明する図である。

【図2D】図２Ｂ、図２Ｃ、図２Ｄは、図２Ａを説明する図である。

【図3】パッド酸化物層が成長され、パッド窒化物層が堆積され、トレンチ及び半導体層が形成され、半導体層上に酸化物スペーサが堆積され、酸化物スペーサ上に窒化物スペーサが堆積されることを示す図である。

【図4】シャロートレンチアイソレーション（ＳＴＩ）が形成され、活性領域とアイソレーション領域とにまたがるゲートエリアが画成されることを示す図である。

【図5】ゲート材料が形成され、複合キャップ層が堆積され、ＳＴＩがエッチングされ、パッド窒化物層が除去されることを示す図である。

【図6】パッド酸化物層がエッチング除去され、ＳＴＩの一部がエッチバックされ、酸化物２スペーサ及び窒化物２スペーサが形成され、一部の露出したシリコンエリアがエッチング除去されて、ソース及びドレイン用の浅いトレンチが作り出されることを示す図である。

【図7】酸化物３層が熱成長されることを示す図である。

【図8】酸化物３層がエッチング除去され、ＳＥＧ技術によってソース及びドレインが形成されることを示す図である。

【図9】ＳＣＢＦＥＴの断面と、ＳＣＢＦＥＴの該断面に対応するＹ方向ドーピング濃度及びＸ方向ドーピング濃度を示す図である。

【図10】台形の形状であるＳＣＢＦＥＴの断面を示す図である。

【図11】薄いシートチャネル層のないＳＣＢＦＥＴの断面を示す図である。

【図12A】図１２Ａ、図１２Ｂは、本発明の第２実施形態に従ったＦｉｎＦＥＴの製造方法を示すフローチャートである。

【図12B】図１２Ａ、図１２Ｂは、本発明の第２実施形態に従ったＦｉｎＦＥＴの製造方法を示すフローチャートである。

【図13】酸化物層を堆積させ、ＣＭＰ技術を用いて余分な酸化物層を除去してＳＴＩを形成し、ＳＴＩ上に窒化物膜を堆積させることを示す図である。

【図14】窒化物膜上にＳＴＩを形成し、活性領域とアイソレーション領域とにまたがるゲートエリアを画成し、ゲートエリアに対応するパッド酸化物層及びパッド窒化物層をエッチング除去し、ゲートエリアに対応するＳＴＩをエッチバックし、ゲート誘電体材料を形成し、凹部内にゲート材料を堆積させ、次いで、ゲート材料をエッチバックし、複合キャップ層を形成して該複合キャップ層を研磨することを示す図である。

【図15】ＳＴＩの一部をエッチングし、パッド窒化物層を除去し、パッド酸化物層をエッチング除去し、ＳＴＩをエッチバックし、ゲート材料及び複合キャップ層のエッジ上に酸化物２スペーサ及び窒化物２スペーサを形成することを示す図である。

【図16】露出したシリコンをエッチング除去し、酸化物３層を熱成長させることを示す図である。

【図17】酸化物３層の一部をエッチング除去し、次いでｎ型低濃度ドープトドレイン（ＬＤＤ）を形成し、次いでｎ＋ドープトソース及びｎ＋ドープトドレインを形成することを示す図である。

【図18】窒化物膜が数回堆積されることを示す図である。

【図19】融合半導体ジャンクション・メタルコンダクタ（ＭＳＭＣ）構造が形成されることを示す図である。

【図20A】融合半導体ジャンクション・メタルコンダクタ（ＭＳＭＣ）構造が本発明の他の一実施形態に従って形成されること構造を示す図である。

【図20B】融合半導体ジャンクション・メタルコンダクタ（ＭＳＭＣ）構造が本発明の他の一実施形態に従って形成されること構造を示す図である。

【発明を実施するための形態】

【0028】

第１実施形態
図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ、図３、図４、図５、図６、図７、図８、図９、図１０、図１１を参照されたい。図２Ａは、本発明の第１実施形態に従ったフィン電界効果トランジスタ（ＦｉｎＦＥＴ）の製造方法を示すフローチャートであり、図２ＡにおけるＦｉｎＦＥＴの製造方法は、ＦｉｎＦＥＴが持つゲート誘起ドレインリーク（ＧＩＤＬ）電流及び短チャネル効果（ＳＣＥ）を低くすることができ、また、ＦｉｎＦＥＴの活性領域又は幅狭フィン構造をクランプする固体壁を形成することができる。詳細な手順は次の通りである。

【0029】

工程１０：開始。

【0030】

工程２０：ｐ型ウェル２０２に基づいて活性領域を画成し、フィン構造を形成する。

【0031】

工程３０：ｐ型ウェル２０２の当初水平表面（original horizontal surface；ＯＨＳ）の上にＦｉｎＦＥＴのゲートを形成する。

【0032】

工程４０：ＦｉｎＦＥＴのソース及びドレインを形成する。

【0033】

工程５０：終了。

【0034】

図２Ｂと図３を参照されたい。工程２０は以下を含み得る。

【0035】

工程１０２：パッド酸化物層２０４を成長させ、パッド窒化物層２０６を堆積させる。

【0036】

工程１０４：活性領域を画成し、活性領域の外側のシリコン材料の部分を除去してトレンチ２１０を作り出すとともにフィン構造を形成する。

【0037】

工程１０６：酸化物スペーサ３０４を形成し、酸化物スペーサ３０４をエッチバックし、窒化物スペーサ３０６を形成する。

【0038】

次いで、図２Ｃと図４、図５を参照されたい。工程３０は以下を含み得る。

【0039】

工程１０８：酸化物層を堆積させ、化学機械研磨（chemical mechanical polishing；ＣＭＰ）技術を用いて余分な酸化物層を除去してＳＴＩ４０２を形成する。

【0040】

工程１１０：活性領域とアイソレーション領域とにまたがるゲートエリアを画成し、ゲートエリアに対応するパッド酸化物層２０４及びパッド窒化物層２０６をエッチング除去し、ゲートエリアに対応するＳＴＩ４０２をエッチバックする。

【0041】

工程１１２：ゲート誘電体材料５０２を形成し、凹部４０４内にゲート材料５０４を堆積させ、次いで、ゲート材料５０４をエッチバックする。

【0042】

工程１１４：複合キャップ層５０６を形成し、ＣＭＰ技術により複合キャップ層５０６を研磨する。

【0043】

図２Ｄと図６、図７、図８を参照されたい。工程４０は以下を含み得る。

【0044】

工程１１６：ＳＴＩ４０２、窒化物スペーサ３０６をエッチバックし、パッド窒化物層２０６を除去する。

【0045】

工程１１８：パッド酸化物層２０４をエッチング除去し、ＳＴＩ４０２をエッチバックする。

【0046】

工程１２０：ゲート材料５０４及び複合キャップ層５０６のエッジ上に酸化物２スペーサ８０２及び窒化物２スペーサ８０４を形成する。

【0047】

工程１２２：露出したシリコンをエッチング除去する。

【0048】

工程１２４：酸化物３層１００２を熱成長させる。

【0049】

工程１２６：酸化物３層１００２部分をエッチング除去し、次いで、ｎ型低濃度ドープトドレイン（ＬＤＤ）１１０２、１１０４を形成し、次いで、ｎ＋ドープトソース１１０６及びｎ＋ドープトドレイン１１０８を形成する。

【0050】

上述の製造方法の詳細な説明は以下の通りである。よく設計されたドープされたｐ型ウェル２０２から開始し、ｐ型ウェル２０２はｐ型基板２００内に設けられ（本発明の他の実施形態では、ｐ型ウェル２０２から始めるのではなくｐ型基板２００から始め得る）、一例において、ｐ型ウェル２０２は、その頂面をＯＨＳから約５００ｎｍカウントダウンされ、より低濃度（パンチスルー注入ドーパントプロファイルを含めても）にドープされた基板であった最先端ＦｉｎＦＥＴで使用されている濃度よりも高い（例えば）５×１０^１８ドーパント／ｃｍ^３に近い濃度を持つ。また、例えば、ｐ型基板２００は１×１０^１６ドーパント／ｃｍ^３に近い、より低い濃度を持つ。実際のドーパント濃度は、最終的な大量生産の最適化によって決定されることになる。結果として、大部分が空乏化されるフィン基板（これは、殆ど制御又は安定化されない電圧フローティングボディのように振る舞い、電圧安定ボディを有する半導体トランジスタよりも望ましくない）を生じさせるのではなく、ＦｉｎＦＥＴのボディの大部分にわたってｐ型基板電圧（通常は接地され、すなわち、０Ｖ）を供給することができる。

【0051】

工程１０２にて、図３（ａ）に示すように、ＯＨＳを覆って、よく設計された厚さのパッド酸化物層２０４を成長させ、そして、パッド酸化物層２０４の頂面上に、よく設計された厚さのパッド窒化物層２０６を堆積させる。

【0052】

工程１０４にて、図３（ａ）に示すように、フォトリソグラフィマスキング技術を用いて、異方性エッチング技術によりＦｉｎＦＥＴの活性領域を画成し、該異方性エッチング技術は、活性領域の外側のＯＨＳに対応するシリコン材料の部分を除去して、後のＳＴＩ（シャロートレンチアイソレーション）ニーズ向けのトレンチ２１０（例えば、約３００ｎｍ深さ）を作り出し、その結果、ＦｉｎＦＥＴのフィン構造も作り出される。また、図３（ｂ）は、図３（ａ）に対応する上面図であり、図３（ａ）は、図３（ｂ）に示すＸ方向の切断線に沿った断面図である。

【0053】

工程１０６にて、図３（ａ）に示すように、露出したシリコン表面（フィン構造の２つの側壁とトレンチ２１０の底領域の頂面）を覆って、例えば選択エピタキシャル成長（selective epitaxial growth；ＳＥＧ）技術などの選択成長法を用いて半導体層３０２を成長させる（以下、シートチャネル層（ＳＣＬ）と命名し、該ＳＣＬは、詳細なデバイス設計に合わせて十分に調節されるべき約１－２ｎｍ厚のモノリシックｐ型ドープトシリコンとし得る）。他の一例において、このシートチャネル層（ＳＣＬ）はオプションである。半導体層３０２上に酸化物スペーサ３０４を堆積させ、そして、異方性エッチング技術を用いて酸化物スペーサ３０４をエッチバックして、酸化物スペーサ３０４の頂面をＯＨＳに一致する高さにする。次いで、酸化物スペーサ３０４上に窒化物スペーサ３０６を堆積させ、窒化物スペーサの頂面をパッド窒化物層２０６の頂面に一致する高さにする。加えて、酸化物スペーサ３０４及び窒化物スペーサ３０６はＦｉｎＦＥＴの活性領域の外側にある。従って、ここで重要な点は、酸化物スペーサ３０４と窒化物スペーサ３０６とで、活性領域又は幅狭フィン構造、特にフィン構造の側壁、をクランプする固体壁を形成することである。この固体クランプ壁は、ＦｉｎＦＥＴのソース／ドレイン又はゲートの形成中に幅狭フィン構造が倒壊しないように保護するための単層又は他の複合キャップ層とし得る。

【0054】

ここで重要なもう１つの点は、半導体層３０２がＦｉｎＦＥＴのチャネル領域（これは、ゲート電圧がどのように印加されるのかに依存してチャネル導通領域に完全に反転されるまで空乏領域に変えられることになる）に使用されることである。それ故に、半導体層３０２のドーピング濃度は、ＦｉｎＦＥＴの閾値電圧に影響を与え、反転下で電子キャリアを持つ主要な導電層を形成してｎ型ソースとｎ型ドレインの双方を接続する。ＳＥＧ層３０２がＦｉｎＦＥＴのバルクボディとは別に形成されるので、最も望ましい設計は、ＦｉｎＦＥＴのバルクボディのいっそう安定な電圧条件による影響をあまり受けずに、空乏化から反転へと変化されるオフからオンへのチャネル導通条件が半導体層３０２の内部で殆ど生じるように、フィンボディのドーピング濃度よりも好ましく低いドーピング濃度（例えば、１×１０^１６から３×１０^１８）を持つことである。さらに、フィーチャサイズ（すなわち、ラインの寸法）が水平方向にスケールダウンされ続けるにつれて、フィンが比例して薄く且つ高くされてきているので、半導体層３０２もフィンの機械的安定性を強化する。より高いフィンは、（フィンが狭くなるにつれての不所望なチャネル衝突に起因するキャリア移動度の低下を補償するために）デバイス幅を増加させることができるが、一部の幅狭フィンの物理的な倒壊を生じさせてしまい得る。

【0055】

工程１０８にて、図４（ａ）に示すように、厚い酸化物層を堆積させてトレンチ２１０を完全に充填し、ＣＭＰ技術を用いて余分な酸化物層を除去してＳＴＩ４０２を形成する。ＳＴＩ４０２の頂面はパッド窒化物層２０６の頂面に一致する高さにある。やはり、ＳＴＩ４０２が更に、活性領域又は幅狭フィン構造、特にフィン構造の側壁、を包囲又はクランプして、ＦｉｎＦＥＴのソース／ドレイン又はゲートを形成する際に幅狭フィン構造を倒壊から保護する。また、図４（ｂ）は、図４（ａ）に対応する上面図であり、図４（ａ）は、図４（ｂ）に示すＸ方向の切断線に沿った断面図である。

【0056】

次いで、工程１１０にて、図４（ａ）に示すように、フォトリソグラフィックマスキング技術を用いて、アクティブ領域とＳＴＩアイソレーション領域とにまたがるゲートエリアを画成して、ゲートエリアに対応するパッド酸化物層２０４及びパッド窒化物層２０６が除去されて凹部４０４を作り出すようにする。さらに、ゲートエリアに対応するＳＴＩ４０２も一定量（例えば、４０－８０ｎｍ深さ）だけ下にエッチングされて、ゲートエリアに対応するエッチングされたＳＴＩ領域とフィン表面との間に段差構造を形成する。ゲートエリアに対応する酸化物スペーサ３０４及び窒化物スペーサ３０６も除去され得る。従って、半導体層３０２の上部が露出され、ＦｉｎＦＥＴのゲート用の滑らかなラインエッジラフネスが提供される。

【0057】

工程１１２にて、図５（ａ）に示すように、凹部４０４内（ゲートエリアに対応するエッチングされたＳＴＩ４０２とフィン表面との間の段差構造も）にゲート誘電体材料５０２（複合材料又は酸化物）が形成され、そして、ゲート誘電体材料５０２の上にゲート材料５０４（例えば、ＴｉＮ５０４２を覆うタングステン５０４４のようなメタル）が堆積される。次いで、ゲート材料５０４の頂面を、残存したパッド窒化物層２０６の頂面に一致する高さにするために、ＣＭＰ技術によってゲート材料５０４が研磨され、そして、ゲート材料５０４をエッチバックして、ゲート材料５０４の頂面を残存パッド窒化物層２０６の頂面より下にする。従って、トライゲート構造が存在し得る。

【0058】

次いで、工程１１４にて、図５（ａ）に示すように、ゲート材料５０４の頂面上で凹部４０４内に、窒化物１層５０６２とハードマスク酸化物層５０６４とで構成された複合キャップ層５０６を堆積させる。複合キャップ層５０６は、ゲート材料５０４の保護するために使用される。次いで、複合キャップ層５０６の頂面をパッド窒化物２０６の頂面に一致する高さにするために、ＣＭＰ技術によって複合キャップ層５０６が研磨される。また、図５（ｂ）は、図５（ａ）に対応する上面図であり、図５（ａ）は、図５（ｂ）に示すＸ方向の切断線に沿った断面図である。

【0059】

工程１１６にて、図６（ａ）に示すように、ＳＴＩ４０２及び窒化物スペーサ２０６をエッチングし、パッド窒化物層２０６を除去して、ＳＴＩ４０２の頂面をパッド酸化物層２０４の頂面に一致する高さにする。

【0060】

同様に、工程１１６まで、フィンの２つの側壁上に２つの半導体層３０２（シートチャネル層、ＳＣＬ）（これら２つの半導体層３０２をそれぞれＱｌｅｆｔ及びＱｒｉｇｈｔと命名する）が形成されているが、フィン構造の頂面はＳＣＬを有しておらず、それ故に、より高いドーピング濃度を持つ上部ＭＯＳＦＥＴ（Ｑｔｏｐ）の閾値電圧は、ＦｉｎＦＥＴの２つの側壁のものよりも高くなり得る）。

【0061】

工程１１８にて、図６（ａ）に示すように、パッド酸化物層２０４をエッチング除去し、ＳＴＩ４０２の一部をエッチバックする。

【0062】

次いで、工程１２０にて、図６（ａ）に示すように、ゲート材料５０４及び複合キャップ層５０６のエッジに、酸化物２層を堆積させて酸化物２スペーサ８０２を形成し、窒化物２層を堆積させて窒化物２スペーサ８０４を形成する。また、図６（ｂ）は、図６（ａ）に対応する上面図であり、図６（ａ）は、図６（ｂ）に示すＸ方向の切断線に沿った断面図である。

【0063】

他の一例において、ＳＴＩ４０２を保持してパッド窒化物層２０６を除去することで、ＳＴＩ４０２がなおもフィン構造を取り囲むようにすることが可能である。次いで、図６（ｃ）に示すように、パッド酸化物層２０４がエッチング除去され、残存したＳＴＩ４０２が依然としてＯＨＳよりも高い頂面を持つようにＳＴＩ４０２の一部がエッチング除去される。従って、ＯＨＳよりも高い頂面を持つ残存ＳＴＩ４０２によってフィン構造が取り囲まれる。

【0064】

次いで、工程１２２にて、図７（ａ）に示すように、一部の露出したシリコンエリアをエッチング除去して、ＦｉｎＦＥＴのソース及びドレイン用の浅いトレンチ９０２（例えば、約５０ｎｍ深さ）を作り出す。

【0065】

工程１２４にて、図７（ａ）に示すように、酸化３プロセスと呼ぶ熱酸化プロセスを用いて酸化物３層１００２を成長させる（ＦｉｎＦＥＴのバルクボディ（シャープな結晶方位（１１０）を持つと仮定）の垂直側壁に入り込む酸化物３Ｖ層１００２２と、浅いトレンチ９０２の底の頂面上の酸化物３Ｂ層１００２４との両方を含む）。浅いトレンチ９０２の２つの側壁は酸化物２スペーサ８０２と窒化物２スペーサ８０４との垂直複合材料を持ち、浅いトレンチ９０２の他の側壁は酸化物スペーサ３０４と窒化物スペーサ３０６に接しているので、ＦｉｎＦＥＴのソース／ドレインの幅はこのような熱酸化プロセスによって全く影響されない。また、図７及び後続の図に描く酸化物３Ｖ層１００２２及び酸化物３Ｂ層１００２４の厚さは、単に説明の目的で示すものであり、そのジオメトリは、それらの図に示されるＳＴＩ４０２の寸法に比例していない。例えば、酸化物３Ｖ層１００２２と酸化物３Ｂ層１００２４の厚さはおおよそ２０－３０ｎｍであるが、ＳＴＩ４０２の垂直方向の高さはおおよそ２００－２５０ｎｍであるとし得る。

【0066】

しかし、どちらも精密に制御された熱酸化温度、タイミング及び成長レートの下で酸化物３Ｖ層１００２２の厚さを非常に正確に制御することができるように、酸化３プロセスを設計することが非常に重要である。きちんと画成されたシリコン表面上での熱酸化は、酸化物３Ｖ層１００２２の厚さのうち４０％がＦｉｎＦＥＴボディの垂直壁の露出した（１１０）シリコン表面の厚さから持ち去られ、酸化物３Ｖ層１００２２の厚さのうち残りの６０％がＦｉｎＦＥＴボディの垂直壁の外側への追加と見なされるという結果をもたらすはずである（酸化物２スペーサ８０２／窒化物２スペーサ８０４に対する、このような酸化物３Ｖ層１００２２についての４０％と６０％の配分を、図７中に破線によって特に明確に描いており、そうしているのは、その重要性が以下のテキスト中ではっきりと述べられることになるからである）。また、図７（ｂ）は、図７（ａ）に対応する上面図であり、図７（ａ）は、図７（ｂ）に示すＸ方向の切断線に沿った断面図である。また、図７（ｃ）は、図６（ｃ）の構造に基づいた、酸化３プロセスの他の一例を示している。

【0067】

工程１２６にて、図８（ａ）に示すように、先ず酸化物３層１００２をエッチング除去する。そして、例えばＳＥＧ技術などの選択成長法を用いて、ｎ型ＬＤＤ１１０２、１１０４を形成し、次いでｎ＋ドープトソース１１０６及びｎ＋ドープトドレイン１１０８を形成する。従って、ＦｉｎＦＥＴの主要な部分が完成される。また、図８（ｂ）は、図８（ａ）に対応する上面図であり、図８（ａ）は、図８（ｂ）に示すＸ方向の切断線に沿った断面図である。また、図８（ｃ）は、図７（ｃ）の構造に基づいた、選択成長プロセスの他の一例を示している。図８（ｃ）に示すように、ＯＨＳよりも高い頂面を持つ残存ＳＴＩ４０２によってフィン構造が取り囲まれているため、ソース／ドレイン領域の選択成長において、選択成長されるソース／ドレイン領域が、残存ＳＴＩ４０２の上にはなくて残存ＳＴＩ４０２によって閉じ込められることになる。

【0068】

また、気付くことには、一例において、ＳＴＩ領域上のゲート構造の底面（図示されず）は、ドレイン／ソース領域の底面よりも約１０－２０ｎｍ低くなり得る。

【0069】

図９を参照されたい。図９（ａ）は、図８（ｂ）に示すＹ方向の切断線に沿った断面図である。図９（ａ）に示すように、断面図上では、ＳＥＧ成長されたｐ型ドープトシリコンチャネル領域であるＱｌｅｆｔ及びＱｒｉｇｈｔの両方が明瞭に見える。図９（ｂ）に示すように、先行技術のＹ方向濃度プロファイルＬＹＮとＹ方向濃度プロファイルＬＹＰとがあり、Ｙ方向濃度プロファイルＬＹＮは、図９（ａ）に記す破線Ｌ１に対応している。同様に、図９（ｃ）に示すように、先行技術のＸ方向濃度プロファイルＬＸＮとＸ方向濃度プロファイルＬＸＰとがあり、Ｘ方向濃度プロファイルＬＸＮは、図９（ａ）に記す破線Ｌ２に対応している。Ｑｌｅｆｔ及びＱｒｉｇｈｔのドーピング濃度（例えば、１×１０^１６から３×１０^１８）の方がＦｉｎＦＥＴのフィンボディのそれ（例えば、５×１０^１８）よりも低いことが明らかである。また、他の一実施形態において、図１０に示すように、フィン構造は、より良好な短チャネル効果制御のために台形の形状としてエッチングされることができる。さらに、他の一実施形態において、フィンボディはアンドープであってもよい。

【0070】

主な発明ポイントを以下にて説明する。ＦｉｎＦＥＴのドレイン及びソースがどちらも、それらがＱｌｅｆｔ及びＱｒｉｇｈｔの濃度よりも高い濃度のｎ型ドーパントでドープされることを除いて、ＳＥＧ技術によって形成されるので、ドレインとチャネルとの間及びソースとチャネルとの間にそれぞれ明確に作り出されるシームレスなコンタクト領域がどちらも明確に形成される。イオン注入なしで、チャネル、ドレイン、及びソースの全てを形成することが完了され、ドレイン及びソースを形成することの激しい衝撃に起因するダメージを除去するために高温熱アニーリングが必要ない。また、活性領域又は幅狭フィン構造、特にフィン構造の側壁、を固体壁（例えば図３に示した酸化物スペーサ３０４と窒化物スペーサ３０６）がクランプする。この固体クランプ壁は、ＦｉｎＦＥＴのソース／ドレイン又はゲートの形成中に幅狭フィン構造を倒壊から保護する単層又は他の複合キャップ層とし得る。さらに、ＳＴＩ４０２（図４に示した）が更に、活性領域又は幅狭フィン構造、特にフィン構造の側壁、を包囲又はクランプして、ＦｉｎＦＥＴのソース／ドレイン又はゲートを形成する際に幅狭フィン構造を倒壊から保護する。従って、フィン構造の高さ（例えば６０－３００ｎｍなど）がＦｉｎＦＥＴのフィン構造の幅（例えば３－７ｎｍなど）よりも遥かに大きくても、本発明の固体壁によって保護されたフィン構造は、続くプロセス（例えば、ソース／ドレイン形成、ゲート形成など）中に脆弱になりにくい。

【0071】

図６に示したように、本発明の別の１つの利点は、ゲート領域（すなわち、ゲート材料５０４及び複合キャップ層５０６）のエッジ上に形成される酸化物２スペーサ８０２及び窒化物２スペーサ８０４の厚さが制御可能であるとともに、熱酸化プロセス（図７に示した）によって形成される酸化物３Ｖ層１００２２及び酸化物３Ｂ層１００２４の厚さも制御可能であるため、（図８に示したように）ソース／ドレインのエッジをゲート領域のエッジとアライメントすること又は実質的にアライメントすることができ、特に、ソース／ドレインがＳＥＧ技術によって形成されることである。従って、本発明によれば、ソース／ドレインのエッジとゲート領域のエッジとの間の相対的な位置又は距離が制御可能であり、ゲート領域のエッジ上に形成されるスペーサの厚さ、及び／又は酸化物層（例えば、図７に示した酸化物３Ｖ層１００２２などであるが、酸化物３Ｖ層１００２２は図８で除去される）の厚さに依存し得る。従って、ゲート誘起ドレインリーク（ＧＩＤＬ）電流問題が改善され得るように有効チャネル長Ｌｅｆｆ（図８に示す）を制御し得る。

【0072】

他の一実施形態において、図３に示したモノリシックｐ型ドープトシリコンの薄いシートチャネル層（半導体層３０２）を成長させる選択エピタキシャル成長（ＳＥＧ）技術は必要とされないが、活性領域又は幅狭フィン構造、特にフィン構造の側壁、をクランプするために、なおも固体壁（例えば図３に示した酸化物スペーサ３０４及び窒化物スペーサ３０６など）は形成される。そして、薄いシートチャネル層（半導体層３０２）なしで図４から図８においてと同様のプロセスを行って、（図１１に示すような）別のフィン構造を形成し得る。当然ながら、他の一実施形態において、フィン構造は、より良好な短チャネル効果制御のために台形の形状としてエッチングされることができる。やはり、図１１に示すように、フィン構造の高さ（例えば６０－３００ｎｍなど）がフィン構造の幅（例えば３－７ｎｍなど）よりも遥かに大きくても、固体壁によって保護されたこの実施形態のフィン構造は、続くプロセス（例えば、ソース／ドレイン形成、ゲート形成など）中に脆弱になりにくい。ソース／ドレインのエッジとゲート領域のエッジとの間の相対的な位置又は距離が制御可能であり、ゲート領域のエッジ上に形成されるスペーサの厚さ、及び／又は酸化物層（例えば、図１１に示した酸化物３Ｖ層１００２２など）の厚さに依存し得る。従って、ＧＩＤＬ電流問題が改善され得るように有効チャネル長Ｌｅｆｆを制御し得る。

【0073】

第２実施形態
図１２Ａ、図１２Ｂ、図１３、図１４、図１５、図１６、図１７を参照されたい。図１２Ａ、図１２Ｂは、本発明の第２実施形態に従ったＦｉｎＦＥＴの製造方法を示すフローチャートであり、図１２Ａ、図１２ＢにおけるＦｉｎＦＥＴの製造方法も、ＦｉｎＦＥＴが持つゲート誘起ドレインリーク（ＧＩＤＬ）電流及び短チャネル効果（ＳＣＥ）を低くすることができ、また、ＦｉｎＦＥＴの活性領域又は幅狭フィン構造をクランプする固体壁を形成することができる。詳細な手順は次の通りである。

【0074】

工程１２００：開始。

【0075】

工程１２０２：ｐ型ウェル２０２に基づいてパッド酸化物層２０４を成長させ、パッド窒化物層２０６を堆積させる（図３に示す）。

【0076】

工程１２０４：ＦｉｎＦＥＴの活性領域を画成し、活性領域の外側のＯＨＳに対応するシリコン材料の部分を除去してトレンチ２１０及びフィン構造を作り出す（図３に示す）。

【0077】

工程１２０６：酸化物スペーサ３０４を形成し、酸化物スペーサ３０４をエッチバックし、窒化物スペーサ３０６を形成する（図３に示す）。

【0078】

工程１２０８：酸化物層を堆積させ、化学機械研磨（ＣＭＰ）技術を用いて余分な酸化物層を除去してＳＴＩ４０２を形成する（図１３に示す）。

【0079】

工程１２１０：ＳＴＩ４０２上に窒化物膜１３０２を堆積させる（図１３に示す）。

【0080】

工程１２１２：窒化物膜１３０２上に再びＳＴＩ４０２を形成し、活性領域とアイソレーション領域とにまたがるゲートエリアを画成し、ゲートエリアに対応するパッド酸化物層２０４及びパッド窒化物層２０６をエッチング除去し、ゲートエリアに対応するＳＴＩ４０２をエッチバックする（図１４に示す）。

【0081】

工程１２１４：ゲート誘電体材料５０２を形成し、凹部４０４内にゲート材料５０４を堆積させ、次いで、ゲート材料５０４をエッチバックする（図１４に示す）。

【0082】

工程１２１６：複合キャップ層５０６を形成し、ＣＭＰ技術により複合キャップ層５０６を研磨する（図１４に示す）。

【0083】

工程１２１８：ＳＴＩ４０２の一部をエッチングし、パッド窒化物層２０６を除去する（図１５に示す）。

【0084】

工程１２２０：パッド酸化物層２０４をエッチング除去し、ＳＴＩ４０２をエッチバックする（図１５に示す）。

【0085】

工程１２２２：ゲート材料５０４及び複合キャップ層５０６のエッジ上に酸化物２スペーサ８０２及び窒化物２スペーサ８０４を形成する（図１５に示す）。

【0086】

工程１２２４：露出したシリコンをエッチング除去する（図１６に示す）。

【0087】

工程１２２６：酸化物３層１００２を熱成長させる（図１６に示す）。

【0088】

工程１２２８：酸化物３層１００２部分をエッチング除去し、次いで、ｎ型低濃度ドープトドレイン（ＬＤＤ）１１０２、１１０４を形成し、次いで、ｎ＋ドープトソース１１０６及びｎ＋ドープトドレイン１１０８を形成する（図１７に示す）。

【0089】

工程１２３０：終了。

【0090】

第２実施形態と第１実施形態との間の違いは以下である：
１）工程１２０８で、図１３に示すように、トレンチ２１０を完全に充たすように厚い酸化物層を堆積させ、ＣＭＰ技術を用いて余分な酸化物層を除去し、酸化物層をエッチバックしてＳＴＩ４０２を形成し、ここで、ＳＴＩ４０２の頂面は、ＯＨＳよりも低い特定の高さにされる；
２）次いで、工程１２１０で、図１３に示すように、ＳＴＩ４０２上に適切な厚さの窒化物膜１３０２を堆積させる。気付くことには、窒化物膜１３０２の延在方向（例えば水平方向など）は、フィン構造をクランプする窒化物スペーサ３０６の延在方向（例えば垂直方向など）とは異なり、窒化物膜１３０２を、窒化物スペーサ３０６を支えるための支持ビーム（梁）とし得る。

【0091】

従って、本発明の第２実施形態は、フィン構造をクランプするための複合構造を提供する。該複合構造は、フィン構造をクランプする支持壁（すなわち、半導体層３０２、酸化物スペーサ３０４、及び窒化物スペーサ３０６）を含み、該支持壁がフィン構造の底部から第１方向（すなわち、垂直方向）に延在する。該複合構造は更に、支持壁の第１方向とは異なる第２方向（すなわち、水平方向）に延在する支持ビーム（すなわち、窒化物膜１３０２）を含む。支持ビームは支持壁に当接して支持壁を支えることができ、その結果、フィン構造が更に強化され、倒壊が防止される。

【0092】

さらに、活性領域又は幅狭フィン構造、特にフィン構造の側壁、をＳＴＩ４０２（図１３に示す）が更に包囲又はクランプして、ＦｉｎＦＥＴのソース／ドレイン又はゲートの形成中に幅狭フィン構造を倒壊するのを防ぐ。

【0093】

また、第２実施形態の目的は、曲げ効果及び落下効果に対する更なるＦｉｎ保護を確かなものにすることである。

【0094】

さらに、他の一実施形態では、工程１２１０にて、（図１８に示すように）窒化膜１８０２が数回堆積され得る。それら複数の堆積窒化膜１８０２が、窒化物スペーサと組み合わさって、フィン構造を強化し、フィン構造の倒壊を防止し得る。同様に、他の一実施形態では、図１９に示すように、窒化物膜１９０４が数回堆積され得るとともに、ソース／ドレイン領域に金属－半導体接合を形成することによってソース／ドレイン領域の抵抗が改善され得る。さらに、大部分のソース／ドレインエリアが、酸化物３Ｂ層２３０４及び／又は窒化物３層２４０２による底構造を含む絶縁材料によってアイソレートされ、ジャンクションリークを大幅に低減させることができる。また、図１９では、この場合にはＦｉｎＦＥＴのｐ型ウェル２０２に直接接続されたソース及びドレインを形成するために、融合半導体ジャンクション・メタルコンダクタ（merged semiconductor junction and metal conductor；ＭＳＭＣ）構造を利用している（２０２２／１１／０８に出願された米国特許出願第１７／９８３，３４８号に開示されており、そのうち対応するコンテンツをここに援用し、簡単のためにそれらの更なる説明は省略する）。

【0095】

図１９に示すように、やはり、（１）第２実施形態（図１２Ａ、図１２Ｂに示す）のフィン構造は固体壁によって保護されるとともに、（２）ソース／ドレインのエッジとゲート領域のエッジとの間の相対的な位置又は距離が制御可能であり、酸化物３Ｖ層２３０２の厚さ（及び／又はゲート領域のエッジ上に形成されるスペーサの厚さ）に依存し得る。また、図１９に示すようにソース／ドレインに融合メタル－半導体ジャンクションを形成することにより、ソース／ドレインの抵抗が改善され得る。さらに、殆どのソース／ドレイン領域が、酸化物３Ｂ層２３０４及び／又は窒化物３層２４０２による底構造を含む絶縁材料によってアイソレートされ、それ故に、ジャンクションリークを大幅に低減させることができる。

【0096】

他の一実施形態において、図２０Ａに示すように、フィン構造を取り囲むＳＴＩ領域の頂面の方がフィン構造の頂面よりも高く、その結果、選択成長されるソース／ドレイン領域が、ＳＴＩ領域の上にはなくてＳＴＩ領域によって閉じ込められることになる。ＳＴＩ領域とゲート領域との間の穴の中に、そのような穴を作り出すために別のコンタクトマスクを使用することなく、メタルコンタクトプラグを堆積させることができる。また、ソース（ドレイン）領域の頂面、底面、及び側壁がメタルに直接接触し、ソース／ドレイン領域のコンタクト抵抗が劇的に低減され得る。さらに、フィン構造を取り囲むＳＴＩ領域上の又はそれを覆うゲート構造の底面（図示されず）の方が、ドレイン／ソース領域の底面よりも約１０－２０ｎｍ低くなり得ることが可能である。図２０Ａでは、メタル材料がｎ＋ドープトドレイン２８０６の頂面、底面、及び１つの側壁を取り囲むか接触するかしている。

【0097】

さらに、（図２０Ｂに示すような）他の一実施形態において、図２０Ａと図２０Ｂとの間の違いは、堆積ＴｉＮ２５０２及び堆積メタル（例えば、タングステン２５０４）を省略することができ、また、単に窒化物３層２４０２の頂面を基準として用いて酸化物３Ｖ層２３０２の一部を下にエッチングしてシリコン側壁２７０２を露出させ、次いで、選択成長技術を利用してｎ型低濃度ドープトドレイン（ＮＬＤＤ）２８０２とｎ＋ドープトソース２８０４及びｎ＋ドープトドレイン２８０６とを形成し、その後にタングステンのようなメタル（例えば、図２０Ｂに示すタングステン２５０４）を堆積させる点である。図２０Ｂでは、メタルプラグがｎ＋ドープトドレインの頂面と１つの側壁とに接触している。

【0098】

まとめるに、本発明によって提供されるＦｉｎＦＥＴは、次のように記述される幾つかの利点を有する：
（１）固体壁が形成されて、活性領域又は幅狭フィン構造、特にフィン構造の側壁をクランプする。従って、フィン構造の高さ（例えば６０－３００ｎｍなど）がフィン構造の幅（例えば３－７ｎｍなど）よりも遥かに大きくても、本発明の固体壁によって保護されたフィン構造は脆弱になりにくい。さらに、追加の梁状構造を設けて固体壁を強化し得る；
（２）ソース／ドレインのエッジとゲート領域のエッジとの間の相対的な位置又は距離が制御可能であり、ゲート領域のエッジ上に形成されるスペーサの厚さ、及び／又は酸化物層（例えば、図７又は図１６の酸化物３Ｖ層など）の厚さに依存し得る；
（３）滑らかなラインエッジラフネスを持つエッチングされた領域内にゲート構造が形成され（図４）、それ故に、ゲート構造がより滑らかなエッジを持つ；
（４）ソース／ドレインにメタル－半導体ジャンクション（図２０Ａ、図２０Ｂ、又は図１９に示した）を形成することにより、ソース／ドレインの抵抗が改善され得る；
（５）大部分のソース／ドレインエリアが、酸化物３Ｂ層及び／又は窒化物３層（図２０Ａ、図２０Ｂ、又は図１９に示した）による底構造を含む絶縁材料によってアイソレートされ、それ故に、ジャンクションリーク電流を大幅に低減させることができる。

【0099】

また、図２０Ａ、図２０Ｂ、又は図１９に示した技術的特徴、ここで説明したゲート形成、及び上述の利点（２）－（５）は、ＦｉｎＦＥＴに適用されることができるだけでなく、他のタイプのトランジスタ（例えば、プレーナトランジスタ）にも適用されることができる。

【0100】

また、選択成長技術を用いてソース／ドレインを形成するとき、それはＬＤＤとその後の高濃度ドープト領域に限定されず、選択成長ソース／ドレインの濃度は、＜１１０＞表面から徐々に増加されて、ｎ－からｎ＋へ、又はｎ－からｎ＋＋、そしてｎ＋へ、又は他の徐々に変化される、あるいは階段状に変化されるプロファイルで調整され得る。

【0101】

実施形態を参照して本発明を図示して説明してきたが、理解されるべきことには、本発明は、開示された実施形態に限定されるものではなく、それどころか、添付の請求項の精神及び範囲に含まれる様々な変更及び均等構成をカバーすることを意図している。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12A】

【図12B】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20A】

【図20B】