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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-07
(45)【発行日】2025-01-16
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10D 30/66 20250101AFI20250108BHJP
H10D 62/10 20250101ALI20250108BHJP
H10D 30/01 20250101ALI20250108BHJP
H10D 64/20 20250101ALI20250108BHJP
H10D 64/27 20250101ALI20250108BHJP
【ＦＩ】
H01L29/78 652A
H01L29/78 652K
H01L29/06 301F
H01L29/06 301V
H01L29/78 652M
H01L29/78 652S
H01L29/78 652F
H01L29/78 652N
H01L29/78 658F
H01L29/44 L
H01L29/44 Y
H01L29/58 G
【請求項の数】
10
(21)【出願番号】P 2021147906
(22)【出願日】2021-09-10
(65)【公開番号】P2023040756
(43)【公開日】2023-03-23
【審査請求日】2023-09-13
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】100111121
【弁理士】
【氏名又は名称】原 拓実
(74)【代理人】
【識別番号】100200104
【弁理士】
【氏名又は名称】渡邊 実
(72)【発明者】
【氏名】西脇 達也
(72)【発明者】
【氏名】可知 剛
(72)【発明者】
【氏名】徳山 周平
【審査官】杉山 芳弘
(56)【参考文献】
【文献】米国特許出願公開第２０１９／０１２３１５３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１５／０２２１７３１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０３００９１３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／４１
Ｈ０１Ｌ ２９／４２３
(57)【特許請求の範囲】
【請求項1】
第１電極と、前記第１電極上に設けられる第１導電形の第１半導体層と、
前記第１半導体層の上面から下方に延びる柱状の第１絶縁膜と、
前記第１絶縁膜中に設けられ、上下方向に延びる柱状の第２電極と、
前記第１半導体層の上層部に部分的に設けられ、前記第１半導体層を介して前記第１絶縁膜と隣り合う第２導電形の第２半導体層と、
前記第２半導体層の上層部に部分的に設けられる第１導電形の第３半導体層と、
前記第１半導体層の前記上面よりも上方に設けられ、前記上下方向において前記第１絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第３電極と、
前記第３電極の上端よりも上方に設けられ、前記第２電極および前記第３半導体層に電気的に接続される第４電極と、
前記第３電極と前記第４電極との間、前記第３電極と前記第１半導体層との間、および前記第３電極と前記第２半導体層との間に設けられる第２絶縁膜と、
前記第１半導体層の前記上面から下方に延びる柱状の第３絶縁膜と、
前記第３絶縁膜中に設けられ、前記上下方向に延びる柱状の第５電極と、
前記第１半導体層の前記上面よりも上方に設けられ、前記上下方向において前記第３絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第６電極と、
前記第３電極と前記第６電極との間に配置され、前記第３電極と前記第６電極を電気的に接続する第１配線部材と、
前記第６電極と前記第４電極との間、前記第６電極と前記第１半導体層との間、および前記第６電極と前記第２半導体層との間に設けられる第４絶縁膜と、
を備える半導体装置。
【請求項2】
素子領域及び前記素子領域を囲む終端領域が設定された半導体装置であって、
第１電極と、
前記第１電極上に設けられる第１導電形の第１半導体層と、
前記第１半導体層の上面から下方に延びる柱状の第１絶縁膜と、
前記第１絶縁膜中に設けられ、上下方向に延びる柱状の第２電極と、
前記第１半導体層の上層部に部分的に設けられ、前記第１半導体層を介して前記第１絶縁膜と隣り合う第２導電形の第２半導体層と、
前記第２半導体層の上層部に部分的に設けられる第１導電形の第３半導体層と、
前記素子領域において、前記第１半導体層の前記上面よりも上方に設けられ、前記上下方向において前記第１絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第３電極と、
前記第３電極の上端よりも上方に設けられ、前記第２電極および前記第３半導体層に電気的に接続される第４電極と、
前記第３電極と前記第４電極との間、前記第３電極と前記第１半導体層との間、および前記第３電極と前記第２半導体層との間に設けられる第２絶縁膜と、
前記第３電極に電気的に接続され、前記第３電極から前記終端領域に向かって延びる第２配線部材と、
前記終端領域において、前記第２配線部材の上方に設けられ、前記第２配線部材に電気的に接続される第４配線部材と、
を備える半導体装置。
【請求項3】
素子領域及び前記素子領域を囲む終端領域が設定され、
前記第１半導体層の前記上面から下方に延びる柱状の第５絶縁膜と、
前記第５絶縁膜中に設けられ、前記上下方向に延びる柱状の第７電極と、
前記素子領域において、前記第１半導体層の前記上面よりも上方に設けられ、前記上下方向において前記第５絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第８電極と、
前記第８電極に電気的に接続され、前記第８電極から前記終端領域に向かって延びる第３配線部材と、
前記第８電極と前記第４電極との間、前記第８電極と前記第１半導体層との間、および前記第８電極と前記第２半導体層との間に設けられる第６絶縁膜と、
をさらに備え、
前記第３電極と前記第６電極の間を前記第１配線部材が延伸する方向は、前記第３配線部材の延伸方向と並行である、
請求項１に記載の半導体装置。
【請求項4】
前記上下方向に延び、前記第３半導体層および前記第４電極に電気的に接続される第２導電部材をさらに備える、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項5】
前記第２半導体層および前記第３半導体層は、前記上下方向に交差する第１平面において、前記第１半導体層を介して前記第１絶縁膜を囲む、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項6】
前記第３電極及び前記第６電極は、前記上下方向に交差する第１平面において六角形の外形を有する、請求項１に記載の半導体装置。
【請求項7】
前記第１配線部材は、前記第３電極の外形の六角形の第１の辺から、前記第１の辺と対向する前記第６電極の外形の六角形の第２の辺へと、延伸する、請求項６に記載の半導体装置。
【請求項8】
第１電極と、前記第１電極上に設けられる第１導電形の第１半導体層と、
前記第１半導体層の上面から下方に延びる柱状の第１絶縁膜と、
前記第１絶縁膜中に設けられ、上下方向に延びる柱状の第２電極と、
前記第１半導体層の上層部に部分的に設けられ、前記第１半導体層を介して前記第１絶縁膜と隣り合う第２導電形の第２半導体層と、
前記第２半導体層の上層部に部分的に設けられる第１導電形の第３半導体層と、
前記第１半導体層の前記上面よりも上方に設けられ、前記上下方向において前記第１絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第３電極と、
前記第３電極の上端よりも上方に設けられ、前記第２電極および前記第３半導体層に電気的に接続される第４電極と、
前記第３電極と前記第４電極との間、前記第３電極と前記第１半導体層との間、および前記第３電極と前記第２半導体層との間に設けられる第２絶縁膜と、
を備え、
前記第２電極は、上端が開口した筒状であり、
前記第２電極の内部には空気層が存在する、
半導体装置。
【請求項9】
前記第２電極は、上端が開口した筒状であり、前記第２電極の内部には空気層が存在する、または、前記第２電極の内部に設けられた第７絶縁膜をさらに備える、
請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項10】
第１電極と、前記第１電極上に設けられる第１導電形の第１半導体層と、
前記第１半導体層の上面から下方に延びる柱状の第１絶縁膜と、
前記第１半導体層の上層部に部分的に設けられ、前記第１絶縁膜と前記第１半導体層を介して隣り合う第２導電形の第２半導体層と、
前記第２半導体層の上層部に部分的に設けられる第１導電形の第３半導体層と、
上下方向に延び、上端部が前記第１絶縁膜から露出し、下端部が前記第１絶縁膜中に設けられる柱状の第１部分と、前記第１部分の前記上端部に連なり、前記上下方向において、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第２部分と、を含む第２電極と、
前記第２部分の上端よりも上方に設けられ、前記第３半導体層に電気的に接続される第３電極と、
前記第２部分と前記第３電極との間、前記第２部分と前記第１半導体層との間、および前記第２部分と前記第２半導体層との間に設けられる第２絶縁膜と、
を備え、
前記第１部分は、上端が開口した筒状であり、
前記第１部分の内部には空気層が存在する、または、前記第１部分の内部に設けられる第３絶縁膜をさらに備える、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
従来から、ＦＰ（Filed Plate）電極を備えるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が知られている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０２１－３４５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態は、高速スイッチングが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
本発明の一実施形態に係る半導体装置は、第１電極と、前記第１電極上に設けられる第１導電形の第１半導体層と、前記第１半導体層の上面から下方に延びる柱状の第１絶縁膜と、前記第１絶縁膜中に設けられ、上下方向に延びる柱状の第２電極と、前記第１半導体層の上層部に部分的に設けられ、前記第１半導体層を介して前記第１絶縁膜と隣り合う第２導電形の第２半導体層と、前記第２半導体層の上層部に部分的に設けられる第１導電形の第３半導体層と、前記第１半導体層の前記上面よりも上方に設けられ、前記上下方向において、前記第１絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第３電極と、前記第３電極の上端よりも上方に設けられ、前記第２電極および前記第３半導体層に電気的に接続される第４電極と、前記第３電極と前記第４電極との間、前記第３電極と前記第１半導体層との間、および前記第３電極と前記第２半導体層との間に設けられる第２絶縁膜と、前記第１半導体層の前記上面から下方に延びる柱状の第３絶縁膜と、前記第３絶縁膜中に設けられ、前記上下方向に延びる柱状の第５電極と、前記第１半導体層の前記上面よりも上方に設けられ、前記上下方向において前記第３絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第６電極と、前記第３電極と前記第６電極との間に配置され、前記第３電極と前記第６電極を電気的に接続する第１配線部材と、前記第６電極と前記第４電極との間、前記第６電極と前記第１半導体層との間、および前記第６電極と前記第２半導体層との間に設けられる第４絶縁膜と、を備える。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係る半導体装置の一部を示す上面図である。
【図10】第２の実施形態に係る半導体装置を示す断面図である。
【図11】第３の実施形態に係る半導体装置を示す断面図である。
【図12】第４の実施形態に係る半導体装置を示す断面図である。
【図17】第５の実施形態に係る半導体装置を示す断面図である。
【図19】ｐ＋形のコンタクト領域およびｎ＋形のソース層を設ける領域の変形例を示す断面図である。
【発明を実施するための形態】
【0007】
以下に、各実施形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。更に、本明細書と各図において、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
また、以下では、説明をわかりやすくするために、ＸＹＺ直交座標系を用いて、各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交している。またＸ軸が延びる方向を「Ｘ方向」とし、Ｙ軸が延びる方向を「Ｙ方向」とし、Ｚ軸が延びる方向を「Ｚ方向」とする。また、説明をわかりやすくするために、Ｚ方向のうち矢印の方向を上方、その逆方向を下方とするが、これらの方向は、重力方向とは無関係である。
【0009】
また、以下において、＋、－の表記は、各導電形における不純物濃度の相対的な高低を表す。具体的には、「＋」が付されている表記は、「－」が付されている表記よりも不純物濃度が相対的に高い。ここで、「不純物濃度」とは、それぞれの領域にドナーとなる不純物とアクセプターとなる不純物の両方が含まれている場合には、それらの不純物が相殺した後の正味の不純物濃度を表す。
【0010】
＜第１の実施形態＞
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置の一部を示す上面図である。
図２は、図１のＡ－Ａ’線における断面図である。
図３は、図１のＢ－Ｂ’線における断面図である。
図４（ａ）は、図２のＣ－Ｃ’線における断面図であって、図４（ｂ）は、図２のＤ－Ｄ’線における断面図である。
本実施形態係る半導体装置１００は、例えば、耐圧が１５０Ｖ以上４００Ｖ以下の高耐圧ＭＯＳＦＥＴである。ただし、半導体装置の耐圧は上記に限定されない。半導体装置１００には、図１に示すように、素子領域Ｓ１と、上方から見て素子領域Ｓ１を囲む終端領域Ｓ２と、が設定されている。図１では、２点鎖線よりも内側が素子領域Ｓ１であり、２点鎖線よりも外側が終端領域Ｓ２である。終端領域Ｓ２は、半導体装置１００の外周領域に相当する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置の一部を示す上面図である。
図２は、図１のＡ－Ａ’線における断面図である。
図３は、図１のＢ－Ｂ’線における断面図である。
図４（ａ）は、図２のＣ－Ｃ’線における断面図であって、図４（ｂ）は、図２のＤ－Ｄ’線における断面図である。
本実施形態係る半導体装置１００は、例えば、耐圧が１５０Ｖ以上４００Ｖ以下の高耐圧ＭＯＳＦＥＴである。ただし、半導体装置の耐圧は上記に限定されない。半導体装置１００には、図１に示すように、素子領域Ｓ１と、上方から見て素子領域Ｓ１を囲む終端領域Ｓ２と、が設定されている。図１では、２点鎖線よりも内側が素子領域Ｓ１であり、２点鎖線よりも外側が終端領域Ｓ２である。終端領域Ｓ２は、半導体装置１００の外周領域に相当する。
【0011】
半導体装置１００は、図２を参照して概説すると、ドレイン電極１１１と、ｎ形半導体層１２１と、ｐ形半導体層１２２と、ｎ＋形のソース層１２３と、複数のＦＰ電極１１２と、複数のＦＰ絶縁膜１４１と、複数のゲート電極１１３と、導電部材１５１と、複数の導電部材１５２と、複数の絶縁膜１４２と、ソース電極１１４と、を備える。以下、半導体装置１００の各部について詳述する。
【0012】
ドレイン電極１１１は、半導体装置１００の下面の略全域に設けられている。すなわち、ドレイン電極１１１は、図３に示すように、素子領域Ｓ１および終端領域Ｓ２に亘って設けられている。ドレイン電極１１１の上面および下面は、ＸＹ平面に概ね平行である。ドレイン電極１１１は、金属材料等の導電材料からなる。
【0013】
ｎ形半導体層１２１は、例えば図２に示すように、ドレイン電極１１１上に設けられたｎ＋形のドレイン領域１２１ａと、ｎ＋形のドレイン領域１２１ａ上に設けられたｎ－形のドリフト領域１２１ｂと、を含む。ｎ＋形のドレイン領域１２１ａおよびｎ－形のドリフト領域１２１ｂは、素子領域Ｓ１および終端領域Ｓ２に亘って設けられている。ｎ－形のドリフト領域１２１ｂの不純物濃度は、ｎ＋形のドレイン領域１２１ａの不純物濃度よりも低い。
【0014】
ｎ形半導体層１２１には、ｎ形半導体層１２１の上面から下方に延びる複数のトレンチＴ１が設けられている。複数のトレンチＴ１は、素子領域Ｓ１内に設けられている。各トレンチＴ１の形状は、柱状である。このように、半導体装置１００は、トレンチＴ１が柱状のいわゆるドット構造のＭＯＳＦＥＴである。各トレンチＴ１の下端は、ｎ＋形のドレイン領域１２１ａよりも上方に位置する。上方から見た各トレンチＴ１の形状は、例えば図４（ａ）に示すように六角形である。ただし、上方から見た各トレンチの形状は、六角形以外の多角形、角部が丸まった多角形、円形、また楕円形等の他の形状であってもよい。複数のトレンチＴ１は、上方から見て千鳥状に配列されている。
【0015】
また、ｎ形半導体層１２１には、図３に示すようにｎ形半導体層１２１の終端領域Ｓ２の上面から下方に延びるトレンチＴ２が設けられている。トレンチＴ２の下端は、ｎ＋形のドレイン領域１２１ａよりも上方に位置する。上方から見たトレンチＴ２の形状は、図１に示すように、素子領域Ｓ１を囲む枠状である。
【0016】
各ＦＰ電極１１２は、図２に示すように各トレンチＴ１内に設けられている。各ＦＰ電極１１２は、Ｚ方向、すなわち上下方向に延びた柱状である。上方から見て各ＦＰ電極１１２は、図４（ａ）に示すように各トレンチＴ１の略中央に位置する。上方から見た各ＦＰ電極１１２の形状は、例えば円形である。ただし、上方から見た各ＦＰ電極の形状は、六角形等の多角形、角部が丸まった多角形、また楕円形等であってもよい。各ＦＰ電極１１２の上面は、図２に示すように、ｎ－形のドリフト領域１２１ｂの上面よりも下方に位置する。ただし、ＦＰ電極の上面は、ｎ－形のドリフト領域の上面と面一であってもよい。各ＦＰ電極１１２は、ポリシリコンまたは金属材料等の導電材料からなる。
【0017】
各ＦＰ絶縁膜１４１は、各トレンチＴ１内に設けられており、各ＦＰ電極１１２とｎ形半導体層１２１との間に位置する。したがって、各ＦＰ絶縁膜１４１は、柱状であり、ｎ－形のドリフト領域１２１ｂの上面から下方に延びている。各ＦＰ絶縁膜１４１の下端は、ｎ＋形のドレイン領域１２１ａよりも上方に位置する。上方から見た各ＦＰ絶縁膜１４１の外周の形状は、ＦＰ電極が配置される各トレンチに対応した形状であり、例えば図４（ａ）に示すように六角形である。各ＦＰ電極１１２の上面の少なくとも一部は、各ＦＰ絶縁膜１４１から露出している。各ＦＰ絶縁膜１４１は、シリコン酸化物またはシリコン酸化物等の絶縁材料からなる。
【0018】
ｐ形半導体層１２２は、図２に示すように素子領域Ｓ１において、ｎ－形のドリフト領域１２１ｂの上層部に部分的に設けられている。ｐ形半導体層１２２は、ｐ－形のベース領域１２２ａと、ｐ－形のベース領域１２２ａの上層部に部分的に設けられたｐ＋形のコンタクト領域１２２ｂと、を含む。ｐ＋形のコンタクト領域１２２ｂの不純物濃度は、ｐ－形のベース領域１２２ａの不純物濃度よりも高い。
【0019】
ｐ－形のベース領域１２２ａは、ｎ－形のドリフト領域１２１ｂを介してＦＰ絶縁膜１４１と隣り合っている。また、図４（ａ）に示すように、上方から見て、ｐ－形のベース領域１２２ａは、ｎ－形のドリフト領域１２１ｂを介して各ＦＰ絶縁膜１４１を連続して囲んでいる。
【0020】
ｎ＋形のソース層１２３は、図２に示すようにｐ形半導体層１２２の上層部に部分的に設けられている。図４（ａ）および図４（ｂ）に示すように、上方から見てｎ＋形のソース層１２３は、後述する各配線部材１６１および各配線絶縁膜１４４の直下を除き、ｐ－形のベース領域１２２ａおよびｎ－形のドリフト領域１２１ｂを介して各ＦＰ絶縁膜１４１を不連続に囲むように設けられている。このように、本明細書において、「囲む」とは連続的に囲む場合だけでなく、不連続に囲む場合も含む。
【0021】
同様に、上方から見てｐ＋形のコンタクト領域１２２ｂは、後述する各配線部材１６１および各配線絶縁膜１４４の直下を除き、ｎ＋形のソース層１２３、ｐ－形のベース領域１２２ａおよびｎ－形のドリフト領域１２１ｂを介して各ＦＰ絶縁膜１４１を不連続に囲むように設けられている。ただし、ｎ＋形のソース層およびｐ＋形のコンタクト領域は、各ＦＰ絶縁膜を連続して囲んでもよい。
【0022】
ｐ－形のベース領域１２２ａは、図２に示すように、ｎ＋形のソース層１２３およびｐ＋形のコンタクト領域１２２ｂの下方にも設けられている。したがって、ｐ－形のベース領域１２２ａにおいて各ＦＰ絶縁膜１４１を囲む部分同士は、ｐ－形のベース領域１２２ａにおいてｐ＋形のコンタクト領域１２２ｂの下方に設けられた部分を介して繋がっている。したがって、上方から見たｐ－形のベース領域１２２ａの形状は、ハニカムメッシュ状である。ただし、ｐ－形のベース領域、ｐ＋形のコンタクト領域、およびｎ＋形のソース層を設ける領域は、上記に限定されない。
【0023】
本実施形態では、図２に示すように、ｎ－形のドリフト領域１２１ｂの上面と、各ＦＰ絶縁膜１４１の上面と、ｐ－形のベース領域１２２ａの上面と、ｐ＋形のコンタクト領域１２２ｂの上面と、ｎ＋形のソース層１２３の上面と、は概ね面一である。
【0024】
ｎ形半導体層１２１、ｐ形半導体層１２２およびｎ＋形のソース層１２３は、それぞれシリコン等の半導体材料と、各層に対応する不純物と、を含む。
【0025】
複数のゲート電極１１３は、ｎ－形のドリフト領域１２１ｂの上面よりも上方に配置されている。すなわち、各ゲート電極１１３は、プレーナ型のゲート電極である。各ゲート電極１１３の形状は、板状である。上方から見た各ゲート電極１１３の外周の形状は、例えば図４（ｂ）に示すように六角形である。ただし、上方から見た各ゲート電極の外周の形状は、六角形以外の多角形、角部が丸まった多角形、円形、また楕円形等の他の形状であってもよい。各ゲート電極１１３は、ポリシリコンまたは金属材料等の導電材料からなる。
【0026】
上方から見て、各ゲート電極１１３の外縁は、ＦＰ絶縁膜１４１の外縁よりも外側に位置する。そして図２に示すように、上方から見て、各ゲート電極１１３は、ＦＰ絶縁膜１４１の一部、ｎ－形のドリフト領域１２１ｂの一部、ｐ－形のベース領域１２２ａの一部、ｎ＋形のソース層１２３の一部と重なる。半導体装置１００が高耐圧のＭＯＳＦＥＴである場合、ＦＰ絶縁膜１４１の厚みｔ１は、例えば、１μｍ以上３μｍ以下であり、ＦＰ絶縁膜１４１の厚みｔ１が大きくなる。そのため、上方から見て、各ゲート電極１１３と各ＦＰ絶縁膜１４１とが重なる部分の幅ｔ２ａを大きくできる。ただし、ＦＰ絶縁膜の厚みは、上記に限定されない。
【0027】
各ゲート電極１１３と各ＦＰ絶縁膜１４１とが重なる部分の幅ｔ２ａは、ｎ形半導体層１２１において各ＦＰ絶縁膜１４１とｐ形半導体層１２２との間に位置する部分の幅ｔ２ｂよりも大きい。ただし、これらの幅の大小関係は、上記に限定されない。
【0028】
また、各ゲート電極１１３には、貫通穴１１３ｈが設けられている。各貫通穴１１３ｈは、各ゲート電極１１３を上下方向に貫通している。上方から見て各貫通穴１１３ｈの外縁は、ＦＰ電極１１２の外縁よりも外側に位置する。上方から見た各貫通穴１１３ｈの形状は、例えば図４（ｂ）に示すように六角形である。ただし、上方から見た各貫通穴の形状は、六角形以外の多角形、角部が丸まった多角形、円形、また楕円形等の他の形状であってもよい。
【0029】
図２に示すように、各ゲート電極１１３の下面には、段差が設けられており、各ゲート電極１１３の下面のうち、貫通穴１１３ｈに隣接する第１領域は、各ゲート電極１１３の下面のうち、第１領域よりも外側の第２領域よりも下方に位置する。ただし、各ゲート電極の下面は、ＸＹ平面に概ね平行な平坦面であってもよい。
【0030】
ソース電極１１４は、図３に示すように、素子領域Ｓ１および終端領域Ｓ２に亘って設けられている。ソース電極１１４は、複数のゲート電極１１３の上端よりも上方に配置されている。ソース電極１１４は、金属材料等の導電材料からなる。
【0031】
導電部材１５１は、図２に示すように、ソース電極１１４とｎ＋形のソース層１２３を電気的に接続する。本実施形態では、導電部材１５１は、ソース電極１１４とｎ＋形のソース層１２３との間、および、ソース電極１１４とｐ＋形のコンタクト領域１２２ｂとの間に位置する。導電部材１５１の下面は、ｎ＋形のソース層１２３およびｐ＋形のコンタクト領域１２２ｂの上面に接している。導電部材１５１とｐ＋形のコンタクト領域１２２ｂは、オーミック接触している。また、導電部材１５１の上面は、ソース電極１１４に接している。図４（ｂ）に示すように上方から見て、導電部材１５１は、隣り合う絶縁膜１４２の間に設けられており、後述する配線部材１６１および配線絶縁膜１４４が設けられた部分を除いて、絶縁膜１４２を不連続に囲むように設けられている。導電部材１５１は、金属材料等の導電材料からなる。
【0032】
各導電部材１５２は、図２に示すように、各ＦＰ電極１１２とソース電極１１４とを電気的に接続する。そのため、半導体装置１００の使用時に、ＦＰ電極１１２は、ソース電極１１４の電位と略同電位となる。本実施形態では、各導電部材１５２は、ＦＰ電極１１２から、ゲート電極１１３の貫通穴１１３ｈを挿通して、ソース電極１１４に延びている。そのため、各導電部材１５２の形状は、上下方向に延びた柱状である。上方から見た各導電部材１５２の形状は、例えば図４（ｂ）に示すように円形である。ただし、上方から見た各導電部材の形状は、六角形等多角形、角部が丸まった多角形、また楕円形等であってもよい。各導電部材１５２は、金属材料等の導電材料からなる。
【0033】
各絶縁膜１４２は、図２に示すように、各ゲート電極１１３とｎ－形のドリフト領域１２１ｂとの間、各ゲート電極１１３とｐ－形のベース領域１２２ａとの間、および、各ゲート電極１１３とｎ＋形のソース層１２３との間に設けられている。また、各絶縁膜１４２は、各ゲート電極１１３とソース電極１１４との間、各ゲート電極１１３と導電部材１５１との間、および、各ゲート電極１１３と各導電部材１５２との間にさらに設けられている。各絶縁膜１４２においてゲート電極１１３とｎ－形のドリフト領域１２１ｂとの間に位置する部分の厚みｔ３ａは、各絶縁膜１４２においてゲート電極１１３とソース電極１１４との間に位置する部分の厚みｔ３ｂよりも小さい。ただし、これらの厚みの大小関係は、上記に限定されない。各絶縁膜１４２は、シリコン酸化物またはシリコン酸化物等の絶縁材料からなる。
【0034】
次に、半導体装置１００の終端領域Ｓ２の構造、およびゲート電極１１３同士の接続構造について説明する。
半導体装置１００は、図１および図３に示すように、終端電極１１５と、終端絶縁膜１４３と、複数の配線部材１６１と、複数の配線部材１６２と、ゲート配線部材１１６と、導電部材１５３と、複数の配線絶縁膜１４４と、複数の配線絶縁膜１４５と、をさらに備える。
半導体装置１００は、図１および図３に示すように、終端電極１１５と、終端絶縁膜１４３と、複数の配線部材１６１と、複数の配線部材１６２と、ゲート配線部材１１６と、導電部材１５３と、複数の配線絶縁膜１４４と、複数の配線絶縁膜１４５と、をさらに備える。
【0035】
終端電極１１５は、図３に示すように、トレンチＴ２内に設けられている。終端電極１１５は、上下方向に延びている。図１に示すように上方から見て、終端電極１１５は、素子領域Ｓ１を囲んでいる。半導体装置１００の使用時に、終端電極１１５は、例えば半導体装置１００の外部の回路（不図示）においてドレイン電極１１１の電位とソース電極１１４の電位との間の電位となる部分に接続される。終端電極１１５は、ポリシリコンまたは金属材料等の導電材料からなる。
【0036】
終端絶縁膜１４３は、図３に示すようにトレンチＴ２内に設けられている。終端絶縁膜１４３は、終端電極１１５とｎ－形のドリフト領域１２１ｂとの間に設けられている。図１に示すように上方から見て、終端絶縁膜１４３は、素子領域Ｓ１を囲んでいる。終端絶縁膜１４３は、シリコン酸化物またはシリコン酸化物等の絶縁材料からなる。
【0037】
各配線部材１６１は、図１に示すように、Ｘ方向において隣り合うゲート電極１１３同士を電気的に接続する。各配線部材１６１は、図３に示すように、Ｘ方向に延びており、各ゲート電極１１３と同一平面上に位置する。各配線部材１６１は、ポリシリコンまたは金属材料等の導電材料からなり、ゲート電極１１３と同じ材料からなることが好ましい。
【0038】
各配線部材１６２は、Ｘ方向において最も終端領域Ｓ２に近いゲート電極１１３から、終端領域Ｓ２に向かって延びている。各配線部材１６２は、図３に示すように、Ｘ方向に延びており、各ゲート電極１１３と同一平面上に位置する。各配線部材１６２は、ポリシリコンまたは金属材料等の導電材料からなり、ゲート電極１１３と同じ材料からなることが好ましい。
【0039】
ゲート配線部材１１６は、終端領域Ｓ２に設けられている。ゲート配線部材１１６は、ソース電極１１４から離隔している。ゲート配線部材１１６は、図１に示すように上方から見て各配線部材１６２のＸ方向における端部を覆っている。ゲート配線部材１１６は、金属材料等の導電材料からなり、ソース電極１１４と同じ材料からなることが好ましい。
【0040】
各導電部材１５３は、図３に示すように、ゲート配線部材１１６と各配線部材１６２との間に位置し、ゲート配線部材１１６と各配線部材１６２を電気的に接続する。これにより、複数のゲート電極１１３が、ゲート配線部材１１６に電気的に接続される。各導電部材１５３は、金属材料等の導電材料からなり、導電部材１５１と同様の材料からなることが好ましい。
【0041】
各配線絶縁膜１４４は、図３および図４（ｂ）に示すように、各配線部材１６１とソース電極１１４との間、各配線部材１６１とｐ－形のベース領域１２２ａとの間、および各配線部材１６１と導電部材１５１との間に設けられている。各配線絶縁膜１４４は、シリコン酸化物またはシリコン酸化物等の絶縁材料からなる。
【0042】
各配線絶縁膜１４５は、図３に示すように各配線部材１６２とソース電極１１４との間、配線部材１６２とｎ－形のドリフト領域１２１ｂとの間、配線部材１６２とｐ－形のベース領域１２２ａとの間、および配線部材１６２と終端絶縁膜１４３との間に設けられている。各配線絶縁膜１４５は、シリコン酸化物またはシリコン酸化物等の絶縁材料からなる。
【0043】
次に、本実施形態に係る半導体装置１００の製造方法の一の例を説明する。
図５（ａ）～（ｄ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
図６（ａ）～（ｄ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
図７（ａ）～（ｄ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
図５（ａ）～（ｄ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
図６（ａ）～（ｄ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
図７（ａ）～（ｄ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
【0044】
先ず、図５（ａ）に示すように、ｎ＋形のドレイン領域１２１ａおよびｎ－形のドリフト領域を含むｎ形半導体層１２１を形成する。次に、ｎ形半導体層１２１に、複数のトレンチＴ１を形成する。なお、製造方法を示す各図では、一つのトレンチＴ１およびその周囲のみを図示している。
【0045】
次に、図５（ｂ）に示すように、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法により、ｎ形半導体層１２１の上面および各トレンチＴ１の内面を覆う絶縁膜１４１Ｆを形成する。絶縁膜１４１Ｆにおいて各トレンチＴ１内に位置する部分は、上方が開口した有底の筒状である。
【0046】
次に、図５（ｃ）に示すように、絶縁膜１４１Ｆにおいて各トレンチＴ１内に位置する部分の内部空間に、例えばポリシリコンからなるＦＰ電極１１２を形成する。
【0047】
次に、図５（ｄ）に示すように、絶縁膜１４１Ｆにおいてｎ形半導体層１２１の上面上に位置する部分を、例えばウェットエッチング等のエッチングまたはＣＭＰ（chemical mechanical polishing）法により除去する。
【0048】
次に、図６（ａ）に示すように、例えば熱酸化法により、ｎ形半導体層１２１の上面およびＦＰ電極１１２上に、絶縁膜１４２Ｆａを形成する。ただし、ＣＶＤ法により、絶縁膜１４２Ｆａを形成してもよい。
【0049】
次に、図６（ｂ）に示すように、絶縁膜１４２Ｆａ、１４１Ｆ上に、例えばポリシリコンからなる導電部材１１３Ｆを形成する。
【0050】
次に、図６（ｃ）に示すように、例えばリソグラフィと、ＲＩＥ（Reactive Ion Etching）またはＣＤＥ（Chemical Dry Etching）等のエッチングと、により、導電部材１１３Ｆにおいて上方から見て隣り合うトレンチＴ１の間に位置する部分および導電部材１１３Ｆにおいて各ＦＰ電極１１２の直上に位置する部分を除去する。導電部材１１３Ｆの残った部分において１つのトレンチＴ１およびその周囲の直上に位置する部分が、半導体装置１００の１つのゲート電極１１３に相当する。
【0051】
次に、図６（ｄ）に示すように、例えばＣＶＤ法により、各ゲート電極１１３、および絶縁膜１４２Ｆａの上面において各ゲート電極１１３から露出した部分上に、絶縁膜１４２Ｆｂを形成する。
【0052】
次に、図７（ａ）に示すように、例えばリソグラフィおよびＲＩＥにより、絶縁膜１４２Ｆａおよび絶縁膜１４２Ｆｂにおいて、上方から見て隣り合うゲート電極１１３の間に位置する部分と、絶縁膜１４２Ｆａおよび絶縁膜１４２Ｆｂにおいて各ＦＰ電極１１２の直上に位置する部分と、を除去する。これにより、絶縁膜１４２Ｆａおよび絶縁膜１４２Ｆｂに、ｎ形半導体層１２１の上面を露出する開口および各ＦＰ電極１１２を露出する開口が形成される。
【0053】
次に、図７（ｂ）に示すように、例えばイオン注入および熱拡散により、ｐ－形のベース領域１２２ａおよびｎ＋形のソース層１２３を、絶縁膜１４２Ｆａおよび絶縁膜１４２Ｆｂのｎ形半導体層１２１の上面を露出する開口よりもＸＹ平面に沿う方向に広がるように形成する。
【0054】
次に、図７（ｃ）に示すように、例えばイオン注入により、ｐ＋形のコンタクト領域１２２ｂを形成する。
【0055】
次に、図７（ｄ）に示すように、例えばリソグラフィおよびＲＩＥにより、絶縁膜１４２Ｆａおよび絶縁膜１４２Ｆｂにおいてｎ＋形のソース層１２３の直上に位置する部分をさらに除去する。これにより、絶縁膜１４２Ｆａ、１４２Ｆｂからｎ＋形のソース層１２３が露出する。なお、絶縁膜１４１Ｆと、絶縁膜１４２Ｆａおよび絶縁膜１４２ＦｂにおいてトレンチＴ１内に位置する部分と、が図２のＦＰ絶縁膜１４１に相当する。また、絶縁膜１４２Ｆａおよび絶縁膜１４２Ｆｂにおいて、ｎ－形のドリフト領域１２１ｂの上面よりも上方に位置し、各ゲート電極１１３を被覆する部分が、図２の絶縁膜１４２に相当する。
【0056】
次に、ｐ＋形のコンタクト領域１２２ｂおよびｎ＋形のソース層１２３に接し、例えば金属材料からなる導電部材１５１と、各ＦＰ電極１１２に接し、例えば金属材料からなる複数の導電部材１５２と、を形成する。
【0057】
次に、絶縁膜１４２Ｆｂ、導電部材１５１、および複数の導電部材１５２上に、例えば金属材料からなるソース電極１１４を形成する。また、ｎ形半導体層１２１の下に金属材料からなるドレイン電極１１１を形成する。
以上により、半導体装置１００が得られる。
以上により、半導体装置１００が得られる。
【0058】
次に、本実施形態に係る半導体装置１００の製造方法の他の例を説明する。
図８（ａ）～（ｄ）は、本実施形態に係る半導体装置の製造方法の他の例を示す断面図である。
図９（ａ）～（ｄ）は、本実施形態に係る半導体装置の製造方法の他の例を示す断面図である。
他の例における製造方法は、上記の一の例における製造方法と、絶縁膜１４２Ｆａを形成するまでの工程、すなわち図６（ｃ）までの工程が同じである。
図８（ａ）～（ｄ）は、本実施形態に係る半導体装置の製造方法の他の例を示す断面図である。
図９（ａ）～（ｄ）は、本実施形態に係る半導体装置の製造方法の他の例を示す断面図である。
他の例における製造方法は、上記の一の例における製造方法と、絶縁膜１４２Ｆａを形成するまでの工程、すなわち図６（ｃ）までの工程が同じである。
【0059】
【0060】
次に、図８（ｃ）に示すように、例えばリソグラフィおよびＲＩＥにより、絶縁膜１４２Ｆａおよび絶縁膜１４２Ｆｃにおいて上方から見て隣り合うゲート電極１１３の間に位置する部分と、絶縁膜１４２Ｆｃにおいて各ゲート電極１１３の直上に位置する部分と、を除去する。絶縁膜１４２Ｆｃにおいて各ゲート電極１１３の側面を覆う部分は、残る。
【0061】
次に、図８（ｄ）に示すように、例えばイオン注入および熱拡散により、ｐ－形のベース領域１２２ａおよびｎ＋形のソース層１２３を形成する。
【0062】
次に、図９（ａ）に示すように、例えばイオン注入により、ｐ＋形のコンタクト領域１２２ｂを形成する。絶縁膜１４２Ｆｃにおいて各ゲート電極１１３の側面を覆う部分に応じて、ｐ－形のベース領域１２２ａ、ｐ＋形のコンタクト領域１２２ｂ、およびｎ＋形のソース層１２３を含むメサ構造部を形成するため、六角形等の複雑な形状を有する各ゲート電極１１３に対してｎ＋形のソース層１２３が位置ずれすることを抑制できる。
【0063】
次に、図９（ｂ）に示すように、例えばＣＶＤ法により、ｐ＋形のコンタクト領域１２２ｂおよび絶縁膜１４２Ｆｃ上に、絶縁膜１４２Ｆｄを形成する。
【0064】
次に、図９（ｃ）に示すように、例えばリソグラフィおよびＲＩＥにより、絶縁膜１４２Ｆｃおよび絶縁膜１４２Ｆｄにおいて上方から見て隣り合うゲート電極１１３の間に位置する部分と、絶縁膜１４２Ｆａ、絶縁膜１４２Ｆｃおよび絶縁膜１４２Ｆｄにおいて各ＦＰ電極１１２の直上に位置する部分と、を除去する。なお、絶縁膜１４１Ｆと、絶縁膜１４２Ｆａおよび絶縁膜１４２Ｆｃにおいて各トレンチＴ１内に位置する部分と、がＦＰ絶縁膜１４１に相当する。また、絶縁膜１４２Ｆｄと、絶縁膜１４２Ｆａおよび絶縁膜１４２Ｆｃにおいてｎ－形のドリフト領域１２１ｂの上面よりも上方に位置し、各ゲート電極１１３を被覆する部分が、図２の絶縁膜１４２に相当する。
【0065】
次に、図９（ｄ）に示すように、ｐ＋形のコンタクト領域１２２ｂおよびｎ＋形のソース層１２３に接し、例えば金属材料からなる導電部材１５１と、ＦＰ電極１１２に接し、例えば金属材料からなる導電部材１５２と、を形成する。
【0066】
次に、絶縁膜１４２、導電部材１５１、および導電部材１５２上に、例えば金属材料からなるソース電極１１４を形成する。また、ｎ形半導体層１２１の下に金属材料からなるドレイン電極１１１を形成する。
以上により、半導体装置１００が得られる。
以上により、半導体装置１００が得られる。
【0067】
次に、本実施形態に係る半導体装置１００の使用方法を説明する。
ゲート電極１１３にソース電極１１４よりも高い電位を印加することにより、ｐ形半導体層１２２のｐ－形のベース領域１２２ａにおいてゲート電極１１３の直下に位置する部分に、ｎ形の反転層が生じる。この状態で、ドレイン電極１１１にソース電極１１４よりも高い電位を印加することにより、ｎ＋形のソース層１２３からこの反転層を介してｎ形半導体層１２１に電流が流れる。
ゲート電極１１３にソース電極１１４よりも高い電位を印加することにより、ｐ形半導体層１２２のｐ－形のベース領域１２２ａにおいてゲート電極１１３の直下に位置する部分に、ｎ形の反転層が生じる。この状態で、ドレイン電極１１１にソース電極１１４よりも高い電位を印加することにより、ｎ＋形のソース層１２３からこの反転層を介してｎ形半導体層１２１に電流が流れる。
【0068】
次に、本実施形態に係る半導体装置１００の効果を説明する。
本実施形態に係る半導体装置１００においては、ゲート電極１１３が、プレーナ型である。これにより、本実施形態に係る半導体装置１００は、トレンチ型のゲート電極を備える半導体装置と比較して、ｎ形半導体層１２１において絶縁膜１４２を介してゲート電極１１３と対向する部分の面積を低減できる。そのため、ゲート電極１１３とドレイン電極１１１との間の容量を低減できる。また、本実施形態に係る半導体装置１００は、トレンチ型のゲート電極を備える半導体と比較して、ゲート電極１１３とｎ＋形のソース層１２３とのオーバーラップ量を、制御性良く小さくできる。
本実施形態に係る半導体装置１００においては、ゲート電極１１３が、プレーナ型である。これにより、本実施形態に係る半導体装置１００は、トレンチ型のゲート電極を備える半導体装置と比較して、ｎ形半導体層１２１において絶縁膜１４２を介してゲート電極１１３と対向する部分の面積を低減できる。そのため、ゲート電極１１３とドレイン電極１１１との間の容量を低減できる。また、本実施形態に係る半導体装置１００は、トレンチ型のゲート電極を備える半導体と比較して、ゲート電極１１３とｎ＋形のソース層１２３とのオーバーラップ量を、制御性良く小さくできる。
【0069】
また、ｎ形半導体層１２１においてゲート電極１１３の直下に位置する部分に下方に延びる空乏層により、ゲート電極１１３とドレイン電極１１１との間の容量をより一層低減できる。
【0070】
また、ゲート電極１１３がＦＰ絶縁膜１４１の一部と重なる。そのため、ＦＰ絶縁膜１４１により、ゲート電極１１３とｎ形半導体層１２１との間をシールドし易くなる。その結果、ゲート電極１１３とドレイン電極１１１との間の容量をより一層低減できる。
【0071】
以上により、ゲート電極１１３とドレイン電極１１１との間の容量を低減することで、高速スイッチングが可能な半導体装置１００を提供できる。
【0072】
また、トレンチ型のゲート電極を備える半導体層値では、トレンチ内に配置されたゲート電極をゲート配線部材に接続するための導電部材とＦＰ電極をソース電極に接続するための導電部材を、ソース電極とトレンチとの間に設ける必要があり、半導体装置の構造が複雑になる。これに対して、本実施形態では、ソース電極１１４とトレンチＴ１との間に、ゲート電極１１３をゲート配線部材１１６に接続するための導電部材を設ける必要がないため、半導体装置１００の構造を簡単にできる。
【0073】
また、ｐ形半導体層１２２およびｎ＋形のソース層１２３は、ｎ形半導体層１２１を介してＦＰ絶縁膜１４１を囲んでいる。そのため、半導体装置１００においてｐ形半導体層１２２およびｎ＋形のソース層１２３を設ける面積を増加できる。
【0074】
＜第２の実施形態＞
次に、第２の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置２００は、ソース電極１１４とｎ＋形のソース層１２３とを電気的に接続する導電部材２５１の下端が、ｎ＋形のソース層１２３の下面よりも下方に位置する点で、第１の実施形態に係る半導体装置１００と相違する。
なお、以下の説明においては、原則として、第１の実施形態との相違点のみを説明する。以下に説明する事項以外は、第１の実施形態と同様である。以下に説明する他の実施形態についても同様である。
次に、第２の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置２００は、ソース電極１１４とｎ＋形のソース層１２３とを電気的に接続する導電部材２５１の下端が、ｎ＋形のソース層１２３の下面よりも下方に位置する点で、第１の実施形態に係る半導体装置１００と相違する。
なお、以下の説明においては、原則として、第１の実施形態との相違点のみを説明する。以下に説明する事項以外は、第１の実施形態と同様である。以下に説明する他の実施形態についても同様である。
【0075】
本実施形態では、ｐ＋形のコンタクト領域２２２ｂは、ｐ－形のベース領域１２２ａ内であって、ｎ＋形のソース層１２３の下面よりも下方、かつ、導電部材２５１の下端部の周囲に設けられている。また、導電部材２５１の側面は、ｎ＋形のソース層１２３と接しており、導電部材２５１の下端部がｐ＋形のコンタクト領域２２２ｂに接している。このように導電部材２５１の下端が、ｎ＋形のソース層１２３の下面よりも下方に位置することで、ｐ＋形のコンタクト領域２２２ｂおよびｎ＋形のソース層１２３をＸＹ平面に沿う方向に隣り合うように配置する必要がなくなる。そのため、ｐ－形のベース領域１２２ａ、ｐ＋形のコンタクト領域２２２ｂ、およびｎ＋形のソース層１２３を含むメサ構造部を微細にできる。
【0076】
＜第３の実施形態＞
次に、第３の実施形態について説明する。
図１１は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置３００は、ＦＰ電極３１２の形状において第１の実施形態に係る半導体装置１００と相違する。
次に、第３の実施形態について説明する。
図１１は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置３００は、ＦＰ電極３１２の形状において第１の実施形態に係る半導体装置１００と相違する。
【0077】
ＦＰ電極３１２は、有底で上方が開口した筒状である。ＦＰ電極３１２の厚みが薄いため、ＦＰ電極の形成が容易になる。本実施形態に係る半導体装置３００は、ＦＰ電極３１２の内部空間に配置された絶縁膜３４６をさらに備える。ただし、ＦＰ電極の内部空間には空気層が設けられていてもよい。この場合、半導体装置３００が反るように変形することを抑制できる。
【0078】
＜第４の実施形態＞
次に、第４の実施形態について説明する。
図１２は、本実施形態に係る半導体装置を示す断面図である。
図１３は、図１２のＥ－Ｅ’線における断面図である。
本実施形態に係る半導体装置４００は、複数のＦＰ電極１１２および複数のゲート電極１１３の代わりに複数の電極４１３を備える点で第１の実施形態における半導体装置１００と相違する。
次に、第４の実施形態について説明する。
図１２は、本実施形態に係る半導体装置を示す断面図である。
図１３は、図１２のＥ－Ｅ’線における断面図である。
本実施形態に係る半導体装置４００は、複数のＦＰ電極１１２および複数のゲート電極１１３の代わりに複数の電極４１３を備える点で第１の実施形態における半導体装置１００と相違する。
【0079】
各電極４１３は、下端部がトレンチＴ１内に設けられ、上端部がトレンチＴ１から露出し、上下方向に延びる柱状の第１部分４１３ａと、第１部分４１３ａの上端部に連なる第２部分４１３ｂと、を有する。各電極４１３は、第１の実施形態におけるゲート電極１１３と同様に、ゲート配線部材１１６に接続される。
【0080】
第１部分４１３ａは、本実施形態では有底であり上方が開口した筒状である。本実施形態に係る半導体装置４００は、第１部分４１３ａの内部空間に配置される絶縁膜４４６をさらに備える。ただし、第１部分４１３ａの内部空間には、絶縁膜４４６ではなく空気層が存在してもよい。第１部分４１３ａとｎ－形のドリフト領域１２１ｂとの間には、絶縁膜４４１が設けられている。
【0081】
第２部分４１３ｂは、本実施形態では板状である。本実施形態では、第２部分４１３ｂの下面に段差が設けられている。ただし、第２部分の下面は平坦面であってもよい。図１３に示すように上方から見た第２部分４１３ｂの外周の形状は、六角形である。第２部分４１３ｂは、図１２に示すように上方から見て、絶縁膜４４１の一部、ｎ－形のドリフト領域１２１ｂの一部、ｐ－形のベース領域１２２ａの一部、およびｎ＋形のソース層１２３の一部と重なる。絶縁膜４４２は、第２部分４１３ｂとｎ－形のドリフト領域１２１ｂとの間、第２部分４１３ｂとｐ－形のベース領域１２２ａとの間、および第２部分４１３ｂとｎ＋形のソース層１２３との間に設けられている。また、各絶縁膜４４２は、第２部分４１３ｂとソース電極１１４との間、第２部分４１３ｂと導電部材１５１との間にさらに設けられている。
【0082】
次に、本実施形態に係る半導体装置４００の製造方法の一の例を説明する。
図１４（ａ）～図１４（ｄ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
図１５（ａ）～図１５（ｄ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
図１６（ａ）および図１６（ｂ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
図１４（ａ）～図１４（ｄ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
図１５（ａ）～図１５（ｄ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
図１６（ａ）および図１６（ｂ）は、本実施形態に係る半導体装置の製造方法の一の例を示す断面図である。
【0083】
先ず、図１４（ａ）に示すように、ｎ＋形のドレイン領域１２１ａおよびｎ－形のドリフト領域１２１ｂを含むｎ形半導体層１２１を形成する。次に、ｎ形半導体層１２１に、複数のトレンチＴ１を形成する。
【0084】
次に、例えば熱酸化法またはＣＶＤ法により、各トレンチＴ１の内面を覆う絶縁膜４４１を形成する。各絶縁膜４４１は、上方が開口した有底の筒状である。
【0085】
次に、図１４（ｂ）に示すように、ｎ－形のドリフト領域１２１ｂ上に、例えば熱酸化法により、絶縁膜４４２Ｆａを形成する。
【0086】
次に、図１４（ｃ）に示すように、各絶縁膜４４１の内面および絶縁膜４４２Ｆａの上面を覆い、ポリシリコンからなる導電部材４１３Ｆを形成する。導電部材４１３Ｆは、下端部が各絶縁膜４４１内に位置し、上端部が各絶縁膜４４１から露出した第１部分４１３Ｆａと、第１部分４１３Ｆａの上端部に連なり、絶縁膜４４２Ｆａ上に位置する第２部分４１３Ｆｂと、を含む。第１部分４１３Ｆａは、上方が開口した有底の筒状である。
【0087】
次に、図１４（ｄ）に示すように、例えばＣＶＤ法により、第１部分４１３Ｆａの内部空間に、絶縁膜４４６を形成する。
【0088】
次に、図１５（ａ）に示すように、リソグラフィと、ＲＩＥまたはＣＤＥ等のエッチングと、により、第２部分４１３Ｆｂにおいて上方から見て隣り合うトレンチＴ１の間に位置する部分を除去する。導電部材４１３Ｆの残った部分において、１つのトレンチＴ１内に位置する部分、そのトレンチＴ１の直上に位置する部分、およびそのトレンチＴ１の周囲の直上に位置する部分が、半導体装置４００における１つの電極４１３に相当する。
【0089】
次に、図１５（ｂ）に示すように、例えばＣＶＤ法により、各電極４１３、絶縁膜４４２Ｆａの上面において各電極４１３から露出する部分、および各絶縁膜４４６上に、絶縁膜４４２Ｆｂを形成する。
【0090】
次に、図１５（ｃ）に示すように、例えばリソグラフィおよびＲＩＥにより、絶縁膜４４２Ｆａおよび絶縁膜４４２Ｆｂにおいて隣り合う電極４１３の間に位置する部分を除去する。
【0091】
次に、図１５（ｄ）に示すように、例えばイオン注入および熱拡散により、ｐ－形のベース領域１２２ａおよびｎ＋形のソース層１２３を形成する。
【0092】
次に、図１６（ａ）に示すように、例えばイオン注入により、ｐ＋形のコンタクト領域１２２ｂを形成する。
【0093】
次に、図１６（ｂ）に示すように、例えばリソグラフィおよびＲＩＥにより、絶縁膜４４２Ｆａおよび絶縁膜４４２Ｆｂにおいてｎ＋形のソース層１２３の直上に位置する部分をさらに除去する。絶縁膜４４２Ｆａおよび絶縁膜４４２Ｆｂにおいて残った部分のうち、各電極４１３を被覆する部分が、半導体装置４００の絶縁膜４４２に相当する。これにより、絶縁膜４４２からｎ＋形のソース層１２３が露出する。
【0094】
次に、ｐ＋形のコンタクト領域１２２ｂおよびｎ＋形のソース層１２３に接し、例えば金属材料からなる導電部材１５１を形成する。
【0095】
次に、絶縁膜４４２および導電部材１５１上に、例えば金属材料からなるソース電極１１４を形成する。また、ｎ形半導体層１２１の下に金属材料からなるドレイン電極１１１を形成する。
以上により、半導体装置４００が得られる。
以上により、半導体装置４００が得られる。
【0096】
次に、本実施形態の効果を説明する。
本実施形態に係る半導体装置４００は、電極４１３は、下端部がトレンチＴ１内に設けられ、上端部がトレンチＴ１から露出し、上下方向に延びる柱状の第１部分４１３ａと、第１部分４１３ａの上端部に連なり、上方から見て、ｎ形半導体層１２１の一部、ｐ形半導体層１２２の一部、およびｎ＋形のソース層１２３の一部と重なる第２部分４１３ｂと、を有する。第１部分４１３ａが第２部分４１３ｂとともにゲート電位に接続されることにより、半導体装置４００がオンの状態では、ｎ－形のドリフト領域１２１ｂにおいて絶縁膜４４１の近辺に位置する部分に、ｎ形の蓄積層が生じる。これにより、半導体装置１００のオン抵抗を低減できる。また、第２部分４１３ｂとソース電極１１４とを電気的に接続する導電部材を設ける必要がないため、半導体装置４００の構造を簡単にできる。
本実施形態に係る半導体装置４００は、電極４１３は、下端部がトレンチＴ１内に設けられ、上端部がトレンチＴ１から露出し、上下方向に延びる柱状の第１部分４１３ａと、第１部分４１３ａの上端部に連なり、上方から見て、ｎ形半導体層１２１の一部、ｐ形半導体層１２２の一部、およびｎ＋形のソース層１２３の一部と重なる第２部分４１３ｂと、を有する。第１部分４１３ａが第２部分４１３ｂとともにゲート電位に接続されることにより、半導体装置４００がオンの状態では、ｎ－形のドリフト領域１２１ｂにおいて絶縁膜４４１の近辺に位置する部分に、ｎ形の蓄積層が生じる。これにより、半導体装置１００のオン抵抗を低減できる。また、第２部分４１３ｂとソース電極１１４とを電気的に接続する導電部材を設ける必要がないため、半導体装置４００の構造を簡単にできる。
【0097】
また、第１部分４１３ａは、上端が開口した筒状である。第１部分４１３ａの厚みが薄いため、第１部分４１３ａの形成が容易になる。また、第１部分４１３ａの内部には空気層が設けられている場合、半導体装置４００が反るように変形することを抑制できる。
【0098】
＜第５の実施形態＞
次に、第５の実施形態について説明する。
図１７は、本実施形態に係る半導体装置を示す断面図である。
図１８は、図１７のＦ－Ｆ’線における断面図である。
本実施形態に係る半導体装置５００は、図１７に示すように、電極５１３が、筒状ではなく中実の第１部分５１３ａと、第１部分５１３ａの上端部に連なる第２部分５１３ｂと、を含む点で第４の実施形態に係る半導体装置４００と相違する。このように、第１部分５１３ａの形状は、柱状であれば、筒状でなくてもよい。
次に、第５の実施形態について説明する。
図１７は、本実施形態に係る半導体装置を示す断面図である。
図１８は、図１７のＦ－Ｆ’線における断面図である。
本実施形態に係る半導体装置５００は、図１７に示すように、電極５１３が、筒状ではなく中実の第１部分５１３ａと、第１部分５１３ａの上端部に連なる第２部分５１３ｂと、を含む点で第４の実施形態に係る半導体装置４００と相違する。このように、第１部分５１３ａの形状は、柱状であれば、筒状でなくてもよい。
【0099】
＜変形例＞
次に、ｐ＋形のコンタクト領域１２２ｂおよびｎ＋形のソース層１２３を設ける領域の変形例を説明する。
図１９は、ｐ＋形のコンタクト領域およびｎ＋形のソース層を設ける領域の変形例を示す断面図である。
ｐ＋形のコンタクト領域１２２ｂは、ｐ－形のベース領域１２２ａにおいてＸ方向において隣り合う２つのトレンチＴ１の間に位置する部分に、ｎ＋形のソース層１２３よりも、Ｙ方向に食い込むように設けられる。これにより、ｎ＋形のソース層１２３が設けられた領域で寄生バイポーラ動作が生じることを抑制できる。その結果、アバランシェ耐量を向上できる。
次に、ｐ＋形のコンタクト領域１２２ｂおよびｎ＋形のソース層１２３を設ける領域の変形例を説明する。
図１９は、ｐ＋形のコンタクト領域およびｎ＋形のソース層を設ける領域の変形例を示す断面図である。
ｐ＋形のコンタクト領域１２２ｂは、ｐ－形のベース領域１２２ａにおいてＸ方向において隣り合う２つのトレンチＴ１の間に位置する部分に、ｎ＋形のソース層１２３よりも、Ｙ方向に食い込むように設けられる。これにより、ｎ＋形のソース層１２３が設けられた領域で寄生バイポーラ動作が生じることを抑制できる。その結果、アバランシェ耐量を向上できる。
【0100】
上述した複数の実施形態および変形例の各構成同士は、矛盾の無い範囲で適宜組み合わせることができる。例えば、第２の実施形態の構成、および図１９の変形例の構成は、第４の実施形態および第５の実施形態と組み合わせてもよい。
【0101】
実施形態は、以下の態様を含む。
【0102】
（付記１）
第１電極と、
前記第１電極上に設けられる第１導電形の第１半導体層と、
前記第１半導体層の上面から下方に延びる柱状の第１絶縁膜と、
前記第１絶縁膜中に設けられ、上下方向に延びる柱状の第２電極と、
前記第１半導体層の上層部に部分的に設けられ、前記第１半導体層を介して前記第１絶縁膜と隣り合う第２導電形の第２半導体層と、
前記第２半導体層の上層部に部分的に設けられる第１導電形の第３半導体層と、
前記第１半導体層の前記上面よりも上方に設けられ、上方から見て、前記第１絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第３電極と、
前記第３電極の上端よりも上方に設けられ、前記第２電極および前記第３半導体層に電気的に接続される第４電極と、
前記第３電極と前記第４電極との間、前記第３電極と前記第１半導体層との間、および前記第３電極と前記第２半導体層との間に設けられる第２絶縁膜と、
を備える、半導体装置。
第１電極と、
前記第１電極上に設けられる第１導電形の第１半導体層と、
前記第１半導体層の上面から下方に延びる柱状の第１絶縁膜と、
前記第１絶縁膜中に設けられ、上下方向に延びる柱状の第２電極と、
前記第１半導体層の上層部に部分的に設けられ、前記第１半導体層を介して前記第１絶縁膜と隣り合う第２導電形の第２半導体層と、
前記第２半導体層の上層部に部分的に設けられる第１導電形の第３半導体層と、
前記第１半導体層の前記上面よりも上方に設けられ、上方から見て、前記第１絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第３電極と、
前記第３電極の上端よりも上方に設けられ、前記第２電極および前記第３半導体層に電気的に接続される第４電極と、
前記第３電極と前記第４電極との間、前記第３電極と前記第１半導体層との間、および前記第３電極と前記第２半導体層との間に設けられる第２絶縁膜と、
を備える、半導体装置。
【0103】
（付記２）
上方から見て、前記第３電極の外縁は、前記第１絶縁膜の外縁よりも外側に位置し、
前記第２電極から前記第３電極を挿通して前記第４電極に向かって延び、前記第２電極および前記第４電極に電気的に接続される第１導電部材をさらに備え、
前記第２絶縁膜は、前記第３電極と前記第１導電部材との間にさらに設けられる付記１に記載の半導体装置。
上方から見て、前記第３電極の外縁は、前記第１絶縁膜の外縁よりも外側に位置し、
前記第２電極から前記第３電極を挿通して前記第４電極に向かって延び、前記第２電極および前記第４電極に電気的に接続される第１導電部材をさらに備え、
前記第２絶縁膜は、前記第３電極と前記第１導電部材との間にさらに設けられる付記１に記載の半導体装置。
【0104】
（付記３）
上下方向に延び、前記第３半導体層および前記第４電極に電気的に接続される第２導電部材をさらに備える、付記１または２に記載の半導体装置。
上下方向に延び、前記第３半導体層および前記第４電極に電気的に接続される第２導電部材をさらに備える、付記１または２に記載の半導体装置。
【0105】
（付記４）
前記第２導電部材の下端は、前記第３半導体層の下面よりも下方に位置する付記３に記載の半導体装置。
前記第２導電部材の下端は、前記第３半導体層の下面よりも下方に位置する付記３に記載の半導体装置。
【0106】
（付記５）
上方から見て、前記第２半導体層および前記第３半導体層は、前記第１半導体層を介して前記第１絶縁膜を囲む、付記１～４のいずれか１つに記載の半導体装置。
上方から見て、前記第２半導体層および前記第３半導体層は、前記第１半導体層を介して前記第１絶縁膜を囲む、付記１～４のいずれか１つに記載の半導体装置。
【0107】
（付記６）
前記第１半導体層の前記上面から下方に延びる柱状の第３絶縁膜と、
前記第３絶縁膜中に設けられ、上下方向に延びる柱状の第５電極と、
前記第１半導体層の前記上面よりも上方に設けられ、上方から見て、前記第３絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第６電極と、
前記第３電極と前記第６電極との間に配置され、前記第３電極と前記第６電極を電気的に接続する第１配線部材と、
前記第６電極と前記第４電極との間、前記第６電極と前記第１半導体層との間、および前記第６電極と前記第２半導体層との間に設けられる第４絶縁膜と、
をさらに備える、付記１～５のいずれか１つに記載の半導体装置。
前記第１半導体層の前記上面から下方に延びる柱状の第３絶縁膜と、
前記第３絶縁膜中に設けられ、上下方向に延びる柱状の第５電極と、
前記第１半導体層の前記上面よりも上方に設けられ、上方から見て、前記第３絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第６電極と、
前記第３電極と前記第６電極との間に配置され、前記第３電極と前記第６電極を電気的に接続する第１配線部材と、
前記第６電極と前記第４電極との間、前記第６電極と前記第１半導体層との間、および前記第６電極と前記第２半導体層との間に設けられる第４絶縁膜と、
をさらに備える、付記１～５のいずれか１つに記載の半導体装置。
【0108】
（付記７）
前記第１半導体層の前記上面から下方に延びる柱状の第５絶縁膜と、
前記第５絶縁膜中に設けられ、上下方向に延びる柱状の第７電極と、
前記第１半導体層の前記上面よりも上方に設けられ、上方から見て、前記第５絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第８電極と、
前記第３電極に電気的に接続され、前記第３電極から前記半導体装置の終端領域に向かって延びる第２配線部材と、
前記第８電極に電気的に接続され、前記第８電極から前記終端領域に向かって延びる第３配線部材と、
前記第８電極と前記第４電極との間、前記第８電極と前記第１半導体層との間、および前記第８電極と前記第２半導体層との間に設けられる第６絶縁膜と、
前記終端領域において、前記第２配線部材および前記第３配線部材の上方に設けられ、前記第２配線部材および前記第３配線部材に電気的に接続される第４配線部材と、
をさらに備える、付記１～６のいずれか１つに記載の半導体装置。
前記第１半導体層の前記上面から下方に延びる柱状の第５絶縁膜と、
前記第５絶縁膜中に設けられ、上下方向に延びる柱状の第７電極と、
前記第１半導体層の前記上面よりも上方に設けられ、上方から見て、前記第５絶縁膜の一部、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第８電極と、
前記第３電極に電気的に接続され、前記第３電極から前記半導体装置の終端領域に向かって延びる第２配線部材と、
前記第８電極に電気的に接続され、前記第８電極から前記終端領域に向かって延びる第３配線部材と、
前記第８電極と前記第４電極との間、前記第８電極と前記第１半導体層との間、および前記第８電極と前記第２半導体層との間に設けられる第６絶縁膜と、
前記終端領域において、前記第２配線部材および前記第３配線部材の上方に設けられ、前記第２配線部材および前記第３配線部材に電気的に接続される第４配線部材と、
をさらに備える、付記１～６のいずれか１つに記載の半導体装置。
【0109】
（付記８）
前記第２電極は、上端が開口した筒状であり、
前記第２電極の内部には空気層が存在する、または、前記第２電極の内部に設けられた第７絶縁膜をさらに備える付記１～７のいずれか１つに記載の半導体装置。
前記第２電極は、上端が開口した筒状であり、
前記第２電極の内部には空気層が存在する、または、前記第２電極の内部に設けられた第７絶縁膜をさらに備える付記１～７のいずれか１つに記載の半導体装置。
【0110】
（付記９）
第１電極と、
前記第１電極上に設けられる第１導電形の第１半導体層と、
前記第１半導体層の上面から下方に延びる柱状の第１絶縁膜と、
前記第１半導体層の上層部に部分的に設けられ、前記第１絶縁膜と前記第１半導体層を介して隣り合う第２導電形の第２半導体層と、
前記第２半導体層の上層部に部分的に設けられる第１導電形の第３半導体層と、
上下方向に延び、上端部が前記第１絶縁膜から露出し、下端部が前記第１絶縁膜中に設けられる柱状の第１部分と、前記第１部分の前記上端部に連なり、上方から見て、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第２部分と、を含む第２電極と、
前記第２部分の上端よりも上方に設けられ、前記第３半導体層に電気的に接続される第３電極と、
前記第２部分と前記第３電極との間、前記第２部分と前記第１半導体層との間、および前記第２部分と前記第２半導体層との間に設けられる第２絶縁膜と、
を備える、半導体装置。
第１電極と、
前記第１電極上に設けられる第１導電形の第１半導体層と、
前記第１半導体層の上面から下方に延びる柱状の第１絶縁膜と、
前記第１半導体層の上層部に部分的に設けられ、前記第１絶縁膜と前記第１半導体層を介して隣り合う第２導電形の第２半導体層と、
前記第２半導体層の上層部に部分的に設けられる第１導電形の第３半導体層と、
上下方向に延び、上端部が前記第１絶縁膜から露出し、下端部が前記第１絶縁膜中に設けられる柱状の第１部分と、前記第１部分の前記上端部に連なり、上方から見て、前記第１半導体層の一部、および前記第２半導体層の一部と重なる第２部分と、を含む第２電極と、
前記第２部分の上端よりも上方に設けられ、前記第３半導体層に電気的に接続される第３電極と、
前記第２部分と前記第３電極との間、前記第２部分と前記第１半導体層との間、および前記第２部分と前記第２半導体層との間に設けられる第２絶縁膜と、
を備える、半導体装置。
【0111】
（付記１０）
前記第１部分は、上端が開口した筒状であり、
前記第１部分の内部には空気層が存在する、または、前記第１部分の内部に設けられる第３絶縁膜をさらに備える、付記９に記載の半導体装置。
前記第１部分は、上端が開口した筒状であり、
前記第１部分の内部には空気層が存在する、または、前記第１部分の内部に設けられる第３絶縁膜をさらに備える、付記９に記載の半導体装置。
【0112】
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【0113】
１００、２００、３００、４００、５００：半導体装置
１１１ ：ドレイン電極（第１電極）
１１２、３１２：ＦＰ電極（第１～第３の実施形態では、第２電極、第５電極、第７電極）
１１３ ：ゲート電極（第１～第３の実施形態では、第３電極、第６電極、第８電極）
１１３ｈ ：貫通穴
１１３Ｆ ：導電部材
１１４ ：ソース電極（第１～第３の実施形態では第４電極、第２の実施形態では第３電極）
１１５ ：終端電極
１１６ ：ゲート配線部材（第４配線部材）
１２１ ：ｎ形半導体層（第１半導体層）
１２１ａ ：ｎ＋形のドレイン領域
１２１ｂ ：ｎ－形のドリフト領域
１２２ ：ｐ形半導体層（第２半導体層）
１２２ａ ：ｐ－形のベース領域
１２２ｂ、２２２ｂ：ｐ＋コンタクト領域
１２３ ：ｎ＋形のソース層（第３半導体層）
１４１ ：ＦＰ絶縁膜（第１～第３の実施形態では、第１絶縁膜、第３絶縁膜、第５絶縁膜）
１４２ ：絶縁膜（第１～第３の実施形態では、第２絶縁膜、第４絶縁膜、第６絶縁膜）
１４３ ：終端絶縁膜
１４４、１４５：配線絶縁膜
１４１Ｆ、１４２Ｆａ、１４２Ｆｂ、１４２Ｆｃ、１４２Ｆｄ、３４６、４４１、４４２、４４２Ｆａ、４４２Ｆｂ：絶縁膜
１５１、２５１：導電部材（第２導電部材）
１５２ ：導電部材（第１導電部材）
１５３ ：導電部材
１６１ ：配線部材（第１配線部材）
１６２ ：配線部材（第２配線部材、第３配線部材）
３４６ ：絶縁膜（第７絶縁膜）
４１３、５１３：電極（第４、５の実施形態では、第２電極）
４１３ａ、５１３ａ：第１部分
４１３ｂ、５１３ｂ：第２部分
４４１ ：絶縁膜（第４、５の実施形態では、第１絶縁膜）
４４２ ：絶縁膜（第４、５の実施形態では、第２絶縁膜）
４４６ ：絶縁膜（第４、５の実施形態では、第３絶縁膜）
４１３Ｆ ：導電部材
４１３Ｆａ ：第１部分
４１３Ｆｂ ：第２部分
Ｓ１ ：素子領域
Ｓ２ ：終端領域
Ｔ１、Ｔ２ ：トレンチ
ｔ１ ：厚み
ｔ２ａ、ｔ２ｂ、ｔ３ａ、ｔ３ｂ：幅
１１１ ：ドレイン電極（第１電極）
１１２、３１２：ＦＰ電極（第１～第３の実施形態では、第２電極、第５電極、第７電極）
１１３ ：ゲート電極（第１～第３の実施形態では、第３電極、第６電極、第８電極）
１１３ｈ ：貫通穴
１１３Ｆ ：導電部材
１１４ ：ソース電極（第１～第３の実施形態では第４電極、第２の実施形態では第３電極）
１１５ ：終端電極
１１６ ：ゲート配線部材（第４配線部材）
１２１ ：ｎ形半導体層（第１半導体層）
１２１ａ ：ｎ＋形のドレイン領域
１２１ｂ ：ｎ－形のドリフト領域
１２２ ：ｐ形半導体層（第２半導体層）
１２２ａ ：ｐ－形のベース領域
１２２ｂ、２２２ｂ：ｐ＋コンタクト領域
１２３ ：ｎ＋形のソース層（第３半導体層）
１４１ ：ＦＰ絶縁膜（第１～第３の実施形態では、第１絶縁膜、第３絶縁膜、第５絶縁膜）
１４２ ：絶縁膜（第１～第３の実施形態では、第２絶縁膜、第４絶縁膜、第６絶縁膜）
１４３ ：終端絶縁膜
１４４、１４５：配線絶縁膜
１４１Ｆ、１４２Ｆａ、１４２Ｆｂ、１４２Ｆｃ、１４２Ｆｄ、３４６、４４１、４４２、４４２Ｆａ、４４２Ｆｂ：絶縁膜
１５１、２５１：導電部材（第２導電部材）
１５２ ：導電部材（第１導電部材）
１５３ ：導電部材
１６１ ：配線部材（第１配線部材）
１６２ ：配線部材（第２配線部材、第３配線部材）
３４６ ：絶縁膜（第７絶縁膜）
４１３、５１３：電極（第４、５の実施形態では、第２電極）
４１３ａ、５１３ａ：第１部分
４１３ｂ、５１３ｂ：第２部分
４４１ ：絶縁膜（第４、５の実施形態では、第１絶縁膜）
４４２ ：絶縁膜（第４、５の実施形態では、第２絶縁膜）
４４６ ：絶縁膜（第４、５の実施形態では、第３絶縁膜）
４１３Ｆ ：導電部材
４１３Ｆａ ：第１部分
４１３Ｆｂ ：第２部分
Ｓ１ ：素子領域
Ｓ２ ：終端領域
Ｔ１、Ｔ２ ：トレンチ
ｔ１ ：厚み
ｔ２ａ、ｔ２ｂ、ｔ３ａ、ｔ３ｂ：幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】