特許 7615042 データセンタ内のライセンスされたプログラマブル装置へのコアの実行のロック

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-07

(45)【発行日】2025-01-16

(54)【発明の名称】データセンタ内のライセンスされたプログラマブル装置へのコアの実行のロック

(51)【国際特許分類】

   G06F 21/10 20130101AFI20250108BHJP

   G06F 21/44 20130101ALI20250108BHJP

   G06F 21/64 20130101ALI20250108BHJP

【ＦＩ】

G06F21/10 350

G06F21/44

G06F21/64

【請求項の数】 15

(21)【出願番号】P 2021553870

(86)(22)【出願日】2020-02-14

(65)【公表番号】

(43)【公表日】2022-05-11

(86)【国際出願番号】 US2020018338

(87)【国際公開番号】W WO2020185352

(87)【国際公開日】2020-09-17

【審査請求日】2023-01-19

(31)【優先権主張番号】16/299,575

(32)【優先日】2019-03-12

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/299,611

(32)【優先日】2019-03-12

(33)【優先権主張国・地域又は機関】US

【前置審査】

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】マーティン，ブライアン・エス

(72)【発明者】

【氏名】ビディアナンダン，プレムダス

(72)【発明者】

【氏名】カーソン，マーク・ビィ

(72)【発明者】

【氏名】ワトソン，ニール

(72)【発明者】

【氏名】マクリントック，ゲイリー・ジェイ

【審査官】上島 拓也

(56)【参考文献】

【文献】米国特許出願公開第２０１５／０２４２６１５（ＵＳ，Ａ１）

【文献】特開２０１８－０２９２６７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０１５４０４３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０００７２１２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ ２１／１０

Ｇ０６Ｆ ２１／４４

Ｇ０６Ｆ ２１／６４

(57)【特許請求の範囲】

【請求項1】

コンピュータシステムのハードウェアアクセラレータであって、前記ハードウェアアクセラレータは、プログラマブル装置を含み、前記ハードウェアアクセラレータは、
再構成不可能な静的回路を有する静的領域と、
前記プログラマブル装置のプログラマブルファブリックに形成されたカーネルロジックであって、前記カーネルロジックは少なくとも部分的に再構成可能であり、前記カーネルロジックの動作が選択的にイネーブルまたはディセーブルであるように構成された、カーネルロジックと、を備え、
前記カーネルロジックは、知的財産（ＩＰ）チェッカ回路を備え、
前記ＩＰチェッカ回路は、
前記プログラマブル装置の装置識別子（ＩＤ）と署名付きホワイトリストとを取得するように構成され、前記署名付きホワイトリストは、装置ＩＤリストおよび署名を含み、
前記署名付きホワイトリストの前記署名を検証し、
前記装置ＩＤを前記装置ＩＤリストと比較し、および、
前記装置ＩＤリストにおける前記装置ＩＤの有無および前記署名の検証に応じて、前記カーネルロジックのイネーブルを選択的にアサートまたはデアサートすることによって前記カーネルロジックの前記動作を選択的にイネーブルまたはディセーブルにするように構成される、
ハードウェアアクセラレータ。

【請求項2】

前記プログラマブルファブリックに形成されたシェル回路をさらに備え、
前記シェル回路は、コンピュータシステムと前記カーネルロジックとの間のインターフェイスを提供するように構成される、請求項１に記載のハードウェアアクセラレータ。

【請求項3】

前記プログラマブルファブリックは、第１のプログラマブルファブリックであり、
前記ハードウェアアクセラレータは、前記プログラマブル装置の第２のプログラマブルファブリックに形成されたシェル回路をさらに備え、
前記シェル回路は、コンピュータシステムと前記カーネルロジックとの間のインターフェイスを提供するように構成され、
前記ＩＰチェッカ回路は、前記プログラマブル装置の前記第１のプログラマブルファブリックから前記装置ＩＤを取得する、請求項１に記載のハードウェアアクセラレータ。

【請求項4】

前記プログラマブル装置は、前記第１のプログラマブルファブリックを有する第１のプログラマブルＩＣと、前記第２のプログラマブルファブリックを有する第２のプログラマブルＩＣとを含む、請求項３に記載のハードウェアアクセラレータ。

【請求項5】

前記ＩＰチェッカ回路は、前記署名付きホワイトリストを有するように構成される、請求項１から４のいずれか一項に記載のハードウェアアクセラレータ。

【請求項6】

前記ＩＰチェッカ回路は、前記ハードウェアアクセラレータを設けたコンピュータシステムから前記署名付きホワイトリストを受信する、請求項１から４のいずれか一項に記載のハードウェアアクセラレータ。

【請求項7】

前記ＩＰチェッカ回路は、一対の公開鍵／秘密鍵の秘密鍵を用いて暗号化された前記署名を、前記一対の公開鍵／秘密鍵の公開鍵を用いて復号し、前記装置ＩＤリストのハッシュを決定し、および前記ハッシュを前記復号された署名と比較することによって、前記署名付きホワイトリストの前記署名を検証するように構成される、請求項１から６のいずれか一項に記載のハードウェアアクセラレータ。

【請求項8】

前記ＩＰチェッカ回路は、
前記装置ＩＤを読み出すように構成された装置ＩＤ読み出し回路と、
前記署名付きホワイトリストを記憶するように構成されたメモリと、
前記装置ＩＤを前記装置ＩＤリストと比較し、前記カーネルロジックの前記イネーブルを選択的にアサートまたはデアサートするように構成されたチェッカ回路とを含む、請求項１から７のいずれか一項に記載のハードウェアアクセラレータ。

【請求項9】

前記ＩＰチェッカ回路は、
前記装置ＩＤを読み出すように構成された装置ＩＤ読み出し回路と、
コンピュータシステムから前記署名付きホワイトリストを受信するように構成されたインターフェイス回路と、
前記装置ＩＤを前記装置ＩＤリストと比較し、前記カーネルロジックの前記イネーブルを選択的にアサートまたはデアサートするように構成されたチェッカ回路とを含む、請求項１から７のいずれか一項に記載のハードウェアアクセラレータ。

【請求項10】

カーネルロジックをコンピュータシステムに設けられたハードウェアアクセラレータのプログラマブル装置にロックするための方法であって、前記方法は、
前記プログラマブル装置のプログラマブルファブリックにカーネルロジックを形成することを含み、前記カーネルロジックは少なくとも部分的に再構成可能であり、前記プログラマブル装置は、再構成不可能な静的回路を有する静的領域をさらに含み、前記方法は、
前記カーネルロジックに形成された知的財産（ＩＰ）チェッカ回路が、前記プログラマブル装置の装置識別子（ＩＤ）と署名付きホワイトリストとを取得することとを含み、前記署名付きホワイトリストは、装置ＩＤリストおよび署名を含み、
前記署名付きホワイトリストの前記署名を検証することと、
前記装置ＩＤを前記装置ＩＤリストと比較することと、
前記ＩＰチェッカ回路が、前記装置ＩＤリストにおける装置ＩＤの有無および前記署名の検証に応じて、前記カーネルロジックのイネーブルを選択的にアサートまたはデアサートすることによって前記カーネルロジックの動作を選択的にイネーブルまたはディセーブルにすることとを含む、方法。

【請求項11】

前記プログラマブルファブリックにシェル回路を形成することをさらに含み、
前記シェル回路は、コンピュータシステムと前記カーネルロジックとの間のインターフェイスを提供するように構成される、請求項１０に記載の方法。

【請求項12】

前記プログラマブルファブリックは、第１のプログラマブルファブリックを含み、
前記方法は、前記プログラマブル装置の第２のプログラマブルファブリックにおいてシェル回路を形成することをさらに含み、
前記シェル回路は、コンピュータシステムと前記カーネルロジックとの間のインターフェイスを提供するように構成され、
前記ＩＰチェッカ回路は、前記プログラマブル装置の前記第１のプログラマブルファブリックから前記装置ＩＤを取得する、請求項１０に記載の方法。

【請求項13】

前記プログラマブル装置は、前記第１のプログラマブルファブリックを有する第１のプログラマブルＩＣと、前記第２のプログラマブルファブリックを有する第２のプログラマブルＩＣとを含む、請求項１２に記載の方法。

【請求項14】

前記ＩＰチェッカ回路は、前記署名付きホワイトリストを有するように構成される、または前記コンピュータシステムから前記署名付きホワイトリストを受信する、請求項１０から１３のいずれかに記載の方法。

【請求項15】

前記ＩＰチェッカ回路は、一対の公開鍵／秘密鍵の秘密鍵を用いて暗号化された前記署名を、前記一対の公開鍵／秘密鍵の公開鍵を用いて復号し、前記装置ＩＤリストのハッシュを決定し、および前記ハッシュを前記復号された署名と比較することによって、前記署名付きホワイトリストの前記署名を検証するように構成される、請求項１０から１４のいずれかに記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

技術分野
本開示の例は、一般的に電子回路に関し、特に、コアの実行をデータセンタ内のライセンスされたプログラマブル装置にロックすることに関する。

【背景技術】

【0002】

背景
従来では、プログラマブル装置の知的財産（ＩＰ）コア（例えば、予め実装された回路設計）の第三者開発者は、プロジェクトに基づいて、ＩＰをシステムインテグレータにライセンスする。これによって、システムインテグレータは、任意の数のプログラマブル装置上でＩＰを使用することができる。データセンタアプリケーションの場合、異なる使用モデルが望まれる。したがって、ＩＰ所有者は、特定の数の許可されたプログラマブル装置上でＩＰ所有者のＩＰを実行することをデータセンタ所有者に許可する。好ましくは、データセンタ所有者または第三者がライセンスされた装置以外の装置上で当該ＩＰを使用しようとする場合、当該ＩＰは、動作できない。

【発明の概要】

【課題を解決するための手段】

【0003】

概要
コアの実行をデータセンタ内のライセンスされたプログラマブル装置にロックするための技術が説明される。一例において、コンピュータシステムのハードウェアアクセラレータは、プログラマブル装置を含み、プログラマブル装置のプログラマブルファブリックに形成されたカーネルロジックと、カーネルロジックに形成された知的財産（ＩＰ）チェッカ回路とをさらに含む。ＩＰチェッカ回路は、プログラマブル装置の装置識別子（ＩＤ）と署名付きホワイトリストとを取得するように構成され、署名付きホワイトリストは、装置ＩＤリストおよび署名を含み、署名付きホワイトリストの署名を検証し、装置ＩＤを装置ＩＤリストと比較し、および装置ＩＤリストにおける装置ＩＤの有無および署名の検証に応じて、カーネルロジックのイネーブルを選択的にアサートまたはデアサートするように構成される。

【0004】

別の例において、コンピュータシステムは、処理システムと、処理システムに連結されたハードウェアアクセラレータとを含む。ハードウェアアクセラレータは、プログラマブル装置のプログラマブルファブリックに形成されたカーネルロジックと、カーネルロジックに形成された知的財産（ＩＰ）チェッカ回路とを含む。ＩＰチェッカ回路は、プログラマブル装置の装置識別子（ＩＤ）と署名付きホワイトリストとを取得するように構成され、署名付きホワイトリストは、装置ＩＤリストおよび署名を含み、署名付きホワイトリストの署名を検証し、装置ＩＤを装置ＩＤリストと比較し、および装置ＩＤリストにおける装置ＩＤの有無および署名の検証に応じて、カーネルロジックのイネーブルを選択的にアサートまたはデアサートするように構成される。

【0005】

別の例において、カーネルロジックをコンピュータシステムに設けられたハードウェアアクセラレータのプログラマブル装置にロックするための方法は、プログラマブル装置のプログラマブルファブリックにカーネルロジックを形成することと、カーネルロジックに形成された知的財産（ＩＰ）チェッカ回路が、プログラマブル装置の装置識別子（ＩＤ）と署名付きホワイトリストとを取得することとを含み、署名付きホワイトリストは、装置ＩＤリストおよび署名を含み、署名付きホワイトリストの署名を検証することと、装置ＩＤを装置ＩＤリストと比較することと、ＩＰチェッカ回路が、装置ＩＤリストにおける装置ＩＤの有無および署名の検証に応じて、カーネルロジックのイネーブルを選択的にアサートまたはデアサートすることとを含む。

【0006】

これらの態様および他の態様は、以下の詳細な説明を参照することによって理解され得る。

【0007】

上記で列挙した特徴を詳細に理解できるように、上記の簡単な要約より具体的な説明は、添付の図面に示された実装例を参照することによって得ることができる。なお、添付の図面は、代表的な実装例を例示するものに過ぎず、本発明の範囲を限定するものと見なすべきではない。

【図面の簡単な説明】

【0008】

【図1】一例に係るコンピューティングシステムを示すブロック図である。

【図2】一例に係る加速回路を示すブロック図である。

【図3】一例に係る設計ツールを示すブロック図である。

【図4】一例に係るプログラマブル装置を示すブロック図である。

【図5】一例に係るプログラマブルＩＣを示すブロック図である。

【図6】一例に係るプログラマブルＩＣのシステムオンチップ（ＳｏＣ）実装を示すブロック図である。

【図7】プログラマブルＩＣのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）実装を示す図である。

【図8】一例に係るクラウドコンピューティングシステムを示すブロック図である。

【図9】一例に従って、カーネルの実行を特定のプログラマブル装置上にロックするための方法を示すフローチャートである。

【図10】一例に従って、装置ＩＤの署名付きホワイトリストを生成するための方法を示すブロック図である。

【図11】一例に従って、署名付きホワイトリストの有効性を検証するための方法を示すブロック図である。

【図12】一例に従って、ホワイトリストを更新するための方法を示すフローチャートである。

【図13】一例に係るＩＰチェッカを示すブロック図である。

【図14】別の例に係るＩＰチェッカを示すブロック図である。

【図15】一例に係るＩＰチェッカのチェッカ回路を示すブロック図である。

【図16A】プログラマブル装置内の装置ＩＤの配置例を示すブロック図である。

【図16B】プログラマブル装置内の装置ＩＤの配置例を示すブロック図である。

【図16C】プログラマブル装置内の装置ＩＤの配置例を示すブロック図である。

【図17】一例に従って、カーネルロジックをコンピュータシステムに設けられたハードウェアアクセラレータのプログラマブル装置にロックするための方法を示すフローチャートである。

【発明を実施するための形態】

【0009】

詳細な説明
理解を容易にするために、できる限り、同一の参照番号を用いて、図面に共通の同一の要素を示す。なお、１つの例の要素は、他の例に有利に組み込まれてもよい。

【0010】

以下、図面を参照して様々な特徴を説明する。なお、図面は、一定の縮尺で描かれていない場合もあり、同様の構造または機能を有する要素は、図面の全体を通して同様の参照番号によって示される。また、図面は、特徴の説明を容易にすることのみを意図しており、本発明を網羅的に説明することまたは本発明の範囲を限定することを意図していない。さらに、図示された例は、全ての態様または利点を含む必要がない。特定の例に関連して説明された態様または利点は、必ずしもその例に限定されず、そのように図示されなくてもまたはそのように明示的に説明されなくても、任意の他の例に実施されてもよい。

【0011】

コアの実行をデータセンタ内のライセンスされたプログラマブル装置にロックするための技術が説明される。一例において、ＩＰチェック機能をデータセンタアプリケーション内の部分的に再構成可能なカーネルに統合することによって、各々のプログラマブル装置を識別することができる。あるプログラマブル装置が「ホワイトリスト」上にある場合、ＩＰチェック機能は、そのプログラマブル装置上のカーネルにおけるＩＰの動作を可能にする。そうでない場合、ＩＰチェック機能は、許可されていないプログラマブル装置上のＩＰの動作を無効にする。ＩＰチェック機能は、例えば、１つのプログラマブル装置を別のプログラマブル装置に偽装することまたは他のプログラマブル装置を含むように「ホワイトリスト」を修正することによる攻撃に抵抗することができる。ＩＰチェック機能は、データセンタおよびＩＰ所有者が合意した追加のプログラマブル装置を「ホワイトリスト」に追加することを支援する。ＩＰチェック機能は、加速回路の開発者の適切な許可がない場合に、当該加速回路を大量に配置することを防止する。以下、図面を参照して、本技術のこれらの態様および他の態様を説明する。

【0012】

図１は、一例に係るコンピューティングシステム１００を示すブロック図である。コンピューティングシステム１００は、データセンタなどに配置されてもよい。データセンタは、コンピューティングシステム１００と同様に構成された複数のコンピューティングシステムを含むことができる。コンピューティングシステム１００は、サーバコンピュータ（サーバ１０２）を含む。サーバ１０２は、ハードウェアプラットフォーム（ハードウェア１０４）と、ハードウェア１０４上で動作するソフトウェアプラットフォーム（ソフトウェア１０６）とを含む。ハードウェア１０４は、処理システム１１０と、システムメモリ１１６と、記憶装置（ストレージ１１８）と、ハードウェアアクセラレータ１２２とを含む。ソフトウェア１０６は、オペレーティングシステム（ＯＳ）１４４と、ドライバソフトウェア（ドライバ１４６）と、アプリケーション１５０とを含む。

【0013】

処理システム１１０は、マイクロプロセッサ１１２と、サポート回路１１４と、周辺バス１１５とを含む。マイクロプロセッサ１１２は、任意種類の汎用中央処理ユニット（ＣＰＵ）、例えばｘ８６ベースのプロセッサ、ＡＲＭ（登録商標）ベースのプロセッサなどであってもよい。マイクロプロセッサ１１２は、１つ以上のコアおよび関連する回路素子（例えば、キャッシュメモリ、メモリ管理ユニット（ＭＭＵ）、割り込みコントローラ）を含むことができる。マイクロプロセッサ１１２は、本明細書に記載された１つ以上の動作を実行するプログラムコードを実行するように構成される。プログラムコードは、システムメモリ１１６および／またはストレージ１１８に記憶されてもよい。サポート回路１１４は、マイクロプロセッサ１１２と、システムメモリ１１６、ストレージ１１８、ハードウェアアクセラレータ１２２または任意の他の周辺装置との間のデータフローを管理するように、マイクロプロセッサ１１２と協働する様々な装置を含む。例えば、サポート回路１１４は、チップセット（例えば、ノースブリッジ、サウスブリッジ、プラットフォームホストコントローラ）、電圧調整器、ファームウェア（例えば、ＢＩＯＳ）などを含むことができる。サポート回路１１４は、マイクロプロセッサ１１２と、ハードウェアアクセラレータ１２２などの様々な周辺装置が接続される周辺バス１１５との間のデータフローを管理する。いくつかの例において、マイクロプロセッサ１１２は、チップセット（例えば、ノースブリッジ、サウスブリッジ）の全ての機能または大部分の機能を組み込むシステムインパッケージ（ＳｉＰ）、システムオンチップ（ＳｏＣ）などであってもよい。周辺バスは、ＰＣＩｅ（Peripheral Component Interconnect Express）などの拡張バス規格を実装することができる。この例において、図示された処理システム１１０は、ハードウェアアクセラレータ１２２から離れている。以下でさらに説明される他の例において、処理システム１１０およびハードウェアアクセラレータ１２２は、同一の集積回路（ＩＣ）上に実装されてもよい。

【0014】

システムメモリ１１６は、実行可能な命令およびデータなどの情報の記憶および検索を可能にする装置である。システムメモリ１１６は、１つ以上のランダムアクセスメモリ（ＲＡＭ）モジュール、例えばダブルデータレート（ＤＤＲ）ダイナミックＲＡＭ（ＤＲＡＭ）を含むことができる。ストレージ１１８は、ローカル記憶装置（例えば、１つ以上のハードディスク、フラッシュメモリモジュール、ソリッドステートディスク、および光学ディスク）および／またはサーバ１０２と１つ以上のネットワークデータ記憶システムとの間の通信を可能にする記憶インターフェイスを含む。ハードウェア１０４は、コンピューティングシステムの様々な他の従来の装置および周辺装置、例えばグラフィックカード、ユニバーサルシリアルバス（ＵＳＢ）インターフェイスなどを含むことができる。

【0015】

ハードウェアアクセラレータ１２２は、プログラマブル装置１２８と、任意選択の不揮発性メモリ１２４と、ＲＡＭ １２６とを含む。プログラマブル装置１２８は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、またはＦＰＧＡを有するＳｏＣなどであってもよい。ＮＶＭ １２４は、フラッシュメモリなどの任意種類の不揮発性メモリを含むことができる。ＲＡＭ １２６は、ＤＤＲ ＤＲＡＭなどを含むことができる。プログラマブル装置１２８は、ＮＶＭ １２４およびＲＡＭ １２６に連結される。また、プログラマブル装置１２８は、処理システム１１０の周辺バス１１５にも連結される。

【0016】

ＯＳ １４４は、当技術分野で公知の任意の商品化オペレーティングシステム、例えばＬｉｎｕｘ（登録商標）、マイクロソフトウインドウズ（登録商標）、Ｍａｃ ＯＳ（登録商標）であってもよい。ドライバ１４６は、ハードウェアアクセラレータ１２２を命令および制御するためのアプリケーションプログラミングインターフェイス（ＡＰＩ）をハードウェアアクセラレータ１２２に提供する。アプリケーション１５０は、マイクロプロセッサ１１２上で動作し、何らかの作業を行うようにドライバ１４６を介してハードウェアアクセラレータ１２２を呼び出すためのソフトウェアを含む。アプリケーション１５０は、一部の機能をハードウェアアクセラレータ１２２にオフロードするニューラルネットワーク、ビデオ処理アプリケーション、ネットワーク処理アプリケーション、または類似するアプリケーションを含むことができる。

【0017】

動作時、プログラマブル装置１２８は、加速回路１３０を有するように構成される。一例において、加速回路１３０は、シェル回路１３０Ａと、アプリケーション回路１３０Ｂとを含む。例えば、加速回路１３０は、静的領域１３４およびプログラマブル領域１３６を用いて実装されてもよい。シェル回路１３０Ａは、静的領域１３４に実装される。アプリケーション回路１３０Ｂは、プログラマブル領域１３６、例えばカーネルロジック１３８に実装される。

【0018】

ＮＶＭ １２４が設けられている場合、プログラマブル装置１２８の構成データの少なくとも一部は、ＮＶＭ １２４に記憶されてもよい。ＮＶＭ １２４が設けられていない場合、構成データは、ハードウェアアクセラレータ１２２の外部に、例えばストレージ１１８に記憶されてもよい。プログラマブル装置１２８の構成データは、サーバ１０２の外部のコンピュータシステム上で動作する設計ツール１０８によって生成されてもよい。設計ツール１０８は、回路設計を構成データにコンパイルし、その後、プログラマブル装置１２８を構成するためにサーバ１０２に送信され、サーバ１０２に記憶される。一例において、構成データは、シェル回路１３０Ａを実装するためのベースプラットフォーム（ＢＰ）アーカイブ１３２と、１つ以上のカーネルロジック１３８を実装するためのカーネルアーカイブ１２０とを含む。一例において、ＢＰアーカイブ１３２は、ＮＶＭ １２４に記憶され、カーネルアーカイブ１２０は、ストレージ１１８に記憶される。しかしながら、ＢＰアーカイブ１３２は、ストレージ１１８に記憶されてもよい。

【0019】

静的領域１３４は、当該領域内の回路がプログラマブル領域１３６の再構成時に変更されないという点で「静的」である。一例において、静的領域１３４は、インターフェイス回路、例えば、ＰＣＩｅエンドポイント回路、ダイレクトメモリアクセス（ＤＭＡ）コントローラ、相互接続、メモリコントローラ、メモリインターフェイス回路、（部分的な再構成をサポートするための）デカプラ回路、フラッシュプログラマ、デバッグ回路などを含む。

【0020】

一例において、カーネルロジック１３８は、ＩＰチェッカ１８０を含む。ＩＰチェッカ１８０は、プログラマブル装置１２８上でカーネルロジック１３８の実行が許可されていることを検証するように構成される。ＩＰチェッカ１８０は、カーネルロジック１３８の実行が許可されたプログラマブル装置の有効な装置識別子（ＩＤ）のリストを含む署名付きホワイトリスト１２１にアクセスする。一例において、署名付きホワイトリスト１２１は、単独のファイルとしてまたはカーネルアーカイブ１２０の一部として、ストレージ１１８に記憶される。署名付きホワイトリスト１２１は、構成時にプログラマブル装置１２８にロードされてもよく、または実行時にストレージ１１８からアクセスされてもよい。一例において、署名付きホワイトリスト１２１は、有効な装置ＩＤのリストおよびカーネルロジック１３８のプロバイダ（本明細書ではシステムインテグレータと呼ばれる）によって生成された署名を含む証明書である。ＩＰチェッカ１８０は、署名付きホワイトリスト１２１の署名を検証した後、プログラマブル装置１２８の装置ＩＤを署名付きホワイトリスト１２１中の装置ＩＤリストと照合する。両方の条件が満たされた場合、ＩＰチェッカ１８０は、プログラマブル装置１２８上でカーネルロジック１３８の実行を許可する。そうでない場合、ＩＰチェッカ１８０は、カーネルロジック１３８の実行を禁止する。

【0021】

図２は、一例に係る加速回路１３０を示すブロック図である。加速回路１３０は、インターフェイス回路１４０と、カーネルロジック１３８とを含む。この例において、インターフェイス回路１４０は、ＰＣＩｅエンドポイント回路（ＰＣＩｅエンドポイント２０２）、ＤＭＡコントローラ２０４、相互接続回路（相互接続２０６）、メモリコントローラ２１０、およびメモリインターフェイス２１２を含む。インターフェイス回路１４０は、明瞭性のために省略されている他のサポート回路（例えば、デカップラ回路、デバッグ回路など）を含むことができる。ＰＣＩｅエンドポイント２０２は、周辺バス１１５への物理インターフェイスを提供する。ＤＭＡコントローラ２０４は、ＲＡＭ １２６、メモリ１４２およびカーネル１３８に対するＤＭＡ動作を容易にする。相互接続２０６は、ＤＭＡコントローラ２０４をメモリ１４２に連結すると共に、カーネル１３８の入力インターフェイスに連結する。相互接続２０６は、カーネルロジック１３８の出力インターフェイスに連結されると共に、メモリコントローラ２１０に連結される。メモリコントローラ２１０は、メモリインターフェイス２１２に連結される。メモリインターフェイス２１２は、（図１に示された）ＲＡＭ １２６に連結される。

【0022】

動作時、ドライバ１４６は、ＤＭＡコントローラ２０４を介して、カーネルロジック１３８に直接にアクセスすることができる。カーネルロジック１３８は、メモリコントローラ２１０を介して、ＲＡＭ １２６にアクセスすることができる。システムメモリ１１６とＲＡＭ １２６との間のＤＭＡ動作を用いて、ソフトウェア１０６とカーネルロジック１３８との間でデータを交換することができる。いくつかの例において、（構成時に署名付きホワイトリスト１２１を有するように構成されていない場合）、ＩＰチェッカ１８０は、ＤＭＡ動作を用いて、実行時に署名付きホワイトリスト１２１を受信する。

【0023】

図３は、一例に係る設計ツール１０８を示すブロック図である。設計ツール１０８は、ハードウェアプラットフォーム３０４とソフトウェアプラットフォーム３０６とを備えるコンピュータ３０２を含む。ハードウェアプラットフォーム３０４は、ＣＰＵ ３０８と、メモリ３１０と、記憶装置３１２と、入出力（ＩＯ）装置３１４とを含む。ＣＰＵ ３０８は、任意種類のマイクロプロセッサであってもよい。メモリ３１０は、１つ以上のＲＡＭモジュール、例えば、ＤＤＲ ＤＲＡＭを含むことができる。記憶装置３１２は、ローカル記憶装置（例えば、１つ以上のハードディスク、フラッシュメモリモジュール、ソリッドステートディスク、および光学ディスク）および／またはコンピュータ３０２と１つ以上のネットワークデータ記憶システムとの通信を可能にする記憶インターフェイスを含む。ＩＯ装置３１４は、コンピュータ３０２との通信を可能にする。ソフトウェアプラットフォーム３０６は、ＯＳ ３１６および回路設計ツール３１８を含む。ＯＳ ３１６は、当技術分野で公知の任意の商品化オペレーティングシステム、例えばＬｉｎｕｘ（登録商標）、マイクロソフトウインドウズ（登録商標）、Ｍａｃ ＯＳ（登録商標）などであってもよい。回路設計ツール３１８は、プログラマブル装置をプログラムするために使用することができる回路設計を生成するように構成される。ユーザは、回路設計ツール３１８と相互作用することによって、加速回路１３０のカーネル設計を生成する。以下でさらに説明するように、回路設計ツール３１８は、各カーネル設計にＩＰチェッカ１８０を追加する。ソフトウェアプラットフォーム３０６は、本明細書でさらに説明するように、公開／秘密鍵の生成、暗号化、復号などの他の機能を実行する他のアプリケーションソフトウェア３１９を含むことができる。

【0024】

図４は、一例に係るプログラマブル装置５４を示すブロック図である。プログラマブル装置５４は、複数のプログラマブル集積回路（ＩＣ）１、例えば、プログラマブルＩＣ １Ａ、１Ｂ、１Ｃおよび１Ｄを含む。一例において、各プログラマブルＩＣ １は、インターポーザ５１上に設けられたＩＣダイである。各プログラマブルＩＣ １は、プログラマブル装置５４のスーパーロジック領域（ＳＬＲ）５３、例えば、ＳＬＲ ５３Ａ、５３Ｂ、５３Ｃおよび５３Ｄを含む。プログラマブルＩＣ １は、インターポーザ５１上の導体（スーパーロングライン（ＳＬＬ）５２と称される）を介して相互に接続されている。

【0025】

図５は、一例に係るプログラマブルＩＣ １を示すブロック図である。プログラマブルＩＣ １は、プログラマブルロジック３（プログラマブルファブリックとも称される）と、構成ロジック２５と、構成メモリ２６とを含む。プログラマブルＩＣ １は、不揮発性メモリ２７、ＤＲＡＭ２８および他の回路２９などの外部回路に連結されてもよい。プログラマブルロジック３は、ロジックセル３０と、サポート回路３１と、プログラマブル相互接続３２とを含む。ロジックセル３０は、複数の入力の一般的なロジック機能を実現するように構成され得る回路を含む。サポート回路３１は、トランシーバ、入出力ブロック、デジタル信号プロセッサ、メモリなどの専用回路を含む。ロジックセルおよびサポート回路３１は、プログラマブル相互接続３２を介して相互に接続されてもよい。ロジックセル３０をプログラムするための情報、サポート回路３１のパラメータを設定するための情報、およびプログラマブル相互接続３２をプログラムするための情報は、構成ロジック２５によって構成メモリ２６に記憶される。構成ロジック２５は、不揮発性メモリ２７または任意の他のソース（例えば、ＤＲＡＭ２８または他の回路２９）から、構成データを取得することができる。いくつかの例において、プログラマブルＩＣ １は、処理システム２を含む。処理システム２は、マイクロプロセッサ、メモリ、サポート回路、およびＩＯ回路などを含むことができる。

【0026】

図６は、一例に係るプログラマブルＩＣ １のシステムオンチップ（ＳｏＣ）実装を示すブロック図である。この例において、プログラマブルＩＣ １は、処理システム２およびプログラマブルロジック３を含む。処理システム２は、様々な処理ユニット、例えば、リアルタイム処理ユニット（ＲＰＵ）４、アプリケーション処理ユニット（ＡＰＵ）５、グラフィック処理ユニット（ＧＰＵ）６、構成およびセキュリティユニット（ＣＳＵ）１２、プラットフォーム管理ユニット（ＰＭＵ）１２２などを含む。また、処理システム２は、様々なサポート回路、例えば、オンチップメモリ（ＯＣＭ）１４、トランシーバ７、周辺装置８、相互接続１６、ＤＭＡ回路９、メモリコントローラ１０、周辺装置１５、多重化ＩＯ（ＭＩＯ）回路１３などを含む。処理ユニットおよびサポート回路は、相互接続１６によって相互に接続されている。また、ＰＬ ３は、相互接続１６に連結される。トランシーバ７は、外部ピン２４に連結される。ＰＬ ３は、外部ピン２３に連結される。メモリコントローラ１０は、外部ピン２２に連結される。ＭＩＯ １３は、外部ピン２０に連結される。ＰＳ ２は、通常、外部ピン２１に連結される。ＡＰＵ ５は、ＣＰＵ １７と、メモリ１８と、サポート回路１９とを含むことができる。

【0027】

図６の例において、プログラマブルＩＣ １は、ハードウェアアクセラレータ１２２に設けられてもよく、上述したように機能することができる。加速回路１３０は、ＰＬ ３にプログラムされてもよく、上述したように機能することができる。別の例において、上述したハードウェア１０４の機能は、コンピューティングシステムのハードウェアではなく、ＰＳ ２を用いて実現することができる。この場合、ソフトウェア１０６は、ＰＳ ２上で動作すると共に、上述したように機能する。

【0028】

ＰＳ ２を参照して、各々の処理ユニットは、１つ以上の中央処理ユニット（ＣＰＵ）および関連回路、例えば、メモリ、割り込みコントローラ、ダイレクトメモリアクセス（ＤＭＡ）コントローラ、メモリ管理ユニット（ＭＭＵ）、および浮動小数点ユニット（ＦＰＵ）などを含む。相互接続１６は、処理ユニットを相互接続すると共に、ＰＳ ２内の他の構成要素を処理ユニットに相互接続するように構成された様々なスイッチ、バス、通信リンクなどを含む。

【0029】

ＯＣＭ １４は、ＰＳ ２の全体に分散され得る１つ以上のＲＡＭモジュールを含む。例えば、ＯＣＭ １４は、バッテリバックアップＲＡＭ（ＢＢＲＡＭ）、密結合メモリ（ＴＣＭ）などを含むことができる。メモリコントローラ１０は、外部ＤＲＡＭにアクセスするためのＤＲＡＭインターフェイスを含むことができる。周辺装置８および１５は、ＰＳ ２へのインターフェイスを提供する１つ以上の構成要素を含むことができる。例えば、周辺装置１５は、グラフィック処理ユニット（ＧＰＵ）、ディスプレイインターフェイス（例えば、ディスプレイポート、ＨＤＭＩ（登録商標）ポート）、ユニバーサルシリアルバス（ＵＳＢ）ポート、イーサネット（登録商標）ポート、ユニバーサル非同期トランシーバ（ＵＡＲＴ）ポート、シリアル周辺装置インターフェイス（ＳＰＩ）ポート、汎用ＩＯ（ＧＰＩＯ）ポート、シリアルアドバンストテクノロジアタッチメント（ＳＡＴＡ）ポート、およびＰＣＩｅポートなどを含むことができる。周辺装置１５は、ＭＩＯ １３に連結されてもよい。周辺装置８は、トランシーバ７に連結されてもよい。トランシーバ７は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路、およびＭＧＴなどを含むことができる。

【0030】

図７は、プログラマブルＩＣ １のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）実装を示す。ＦＰＧＡは、トランシーバ３７、構成可能なロジックブロック（ＣＬＢ）３３、ランダムアクセスメモリブロック（ＢＲＡＭ）３４、入力／出力ブロック（ＩＯＢ）３６、構成およびクロックロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）４２、デジタル信号処理ブロック（ＤＳＰ）３５、専用入力／出力ブロック（Ｉ／Ｏ）４１（例えば、構成ポートおよびクロックポート）、および他のプログラマブルロジック３９（例えば、デジタルクロックマネージャ、アナログデジタル変換器およびシステム監視ロジックなど）を含む多数の異なるプログラマブルタイルを含む。また、ＦＰＧＡは、ＰＣＩｅインターフェイス４０、アナログデジタル変換器（ＡＤＣ）３８などを含むことができる。

【0031】

いくつかのＦＰＧＡにおいて、図７の上部の例示によって示されたように、各プログラマブルタイルは、同じタイル内のプログラマブルロジック要素の入力および出力端子４８との接続を有する少なくとも１つのプログラマブル相互接続要素（ＩＮＴ）４３を含むことができる。また、各プログラマブル相互接続要素４３は、同じタイルまたは他のタイル内の隣接するプログラマブル相互接続要素の相互接続セグメント４９との接続を含むことができる。また、各プログラマブル相互接続要素４３は、ロジックブロック（図示せず）間の一般的なルーティングリソースの相互接続セグメント５０との接続を含むことができる。一般的なルーティングリソースは、相互接続セグメント（例えば、相互接続セグメント５０）のトラックを含むロジックブロック（図示せず）と、相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含むことができる。一般的なルーティングリソースの相互接続セグメント（例えば、相互接続セグメント５０）は、１つ以上のロジックブロックに亘って延在することができる。プログラム可能相互接続要素４３は、一般的なルーティングリソースと共に、図示のＦＰＧＡのためのプログラム可能相互接続構造（プログラム可能相互接続）を実装する。

【0032】

例示的な実装形態において、ＣＬＢ ３３は、ユーザロジックを実装するようにプログラムできる構成可能なロジック要素（ＣＬＥ）４４と、単一のプログラマブル相互接続要素（ＩＮＴ）４３とを含むことができる。ＢＲＡＭ ３４は、１つ以上のプログラマブル相互接続要素の他に、ＢＲＡＭロジック要素（ＢＲＬ）４５を含むことができる。一般的には、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。図示の例示において、ＢＲＡＭタイルは、５つのＣＬＢと同様の高さを有するが、他の数（例えば、４つ）のＣＬＢと同様の高さを有してもよい。ＤＳＰタイル３５は、適切な数のプログラマブル相互接続要素の他に、ＤＳＰロジック要素（ＤＳＰＬ）４６を含むことができる。ＩＯＢ ３６は、例えば、１つのインスタンスのプログラマブル相互接続要素４３に加えて、２つのインスタンスの入力／出力ロジック要素（ＩＯＬ）４７を含むことができる。当業者には明らかなように、例えば、Ｉ／Ｏロジック要素４７に接続された実際のＩ／Ｏパッドは、一般的に入力／出力ロジック要素４７の領域に限定されない。

【0033】

図示の例示において、（図６に示された）ダイの中央付近の水平領域は、構成、クロックおよび他の制御ロジックに使用される。この水平領域または列から延在する垂直列５１は、ＦＰＧＡの全幅にわたってクロックおよび設定信号を分配するために使用される。

【0034】

図７に示されたアーキテクチャを利用する一部のＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列構造を乱すための追加のロジックブロックを含む。追加のロジックブロックは、プログラマブルブロックおよび／または専用ロジックであってもよい。

【0035】

なお、図７は、単に例示的なＳＯＣアーキテクチャを示すことを意図している。例えば、行内のロジックブロックの数、行の相対幅、行の数および順序、行に含まれたロジックブロックの種類、ロジックブロックの相対サイズ、および図７の上部に示された相互接続／ロジックの実装は、単に例示的なものである。例えば、実際のＦＰＧＡにおいて、ユーザロジックの効率的な実装を容易にするために、一般的に、ＣＬＢの２つ以上の隣接する列は、ＣＬＢの出現する箇所に含まれ、隣接するＣＬＢ行の数は、ＦＰＧＡの全体的なサイズに応じて変化する。

【0036】

一例において、プログラマブル装置内のＰＬ ３は、装置ＩＤ９０を記憶する不揮発性メモリ（例えば、電子ヒューズ）を含む。装置ＩＤは、プログラマブル装置の製造者によって使用される任意の一意的な識別子（例えば、９６ビットの２進数）であってもよい。プログラマブル装置が複数のプログラマブルＩＣを含む場合、各プログラマブルＩＣは、一意的な装置ＩＤ９０を含むことができる。

【0037】

図８は、一例に係るクラウドコンピューティングシステム８００を示すブロック図である。クラウドコンピューティングシステム８００は、複数のコンピュータ８０２を含み、各コンピュータ８０２は、１つ以上のハードウェアアクセラレータ８０４を含む。各ハードウェアアクセラレータ８０４は、１つ以上のプログラマブル装置を含み、各プログラマブル装置は、１つ以上の装置ＩＤ８０６を有する。特定のカーネルに対して、クラウド所有者は、当該カーネルを実行しようとするプログラマブル装置の装置ＩＤリスト８０６を提供することができる。コンピュータ３０２は、装置ＩＤリスト８０６を受信し、以下に説明するように処理することができる。

【0038】

図９は、一例に従って、カーネルの実行を特定のプログラマブル装置上にロックするための方法９００を示すフローチャートである。方法９００は、ステップ９０２を含む。ステップ９０２において、システムインテグレータ（例えば、カーネル開発者）は、任意の公開鍵暗号化システムを用いて、一対の公開鍵／秘密鍵を生成する。一例において、公開鍵暗号化システムは、ＲＳＡ（Rivest-Shamir-Adleman）システム、例えばＲＳＡ－４０９６である。このようなシステムにおいて、公開鍵９０６は、暗号鍵であり、秘密鍵９０８は、復号鍵である。しかしながら、本発明のシステムにおいて、秘密鍵９０８は、暗号化に使用され、公開鍵９０６は、復号に使用される。秘密鍵による暗号化および公開鍵による復号を用いて署名するという概念は、本明細書の全体にわたって使用される。

【0039】

ＲＳＡ－４０９６において、公開鍵／秘密鍵は、４０９６ビットの鍵である。当業者は、他の公開鍵暗号化システムを使用することができることを理解するであろう。明瞭性のために、本明細書の例において、ＲＳＡ－４０９６を例示として説明する。ステップ９０２は、コンピュータ３０２上で動作するソフトウェアによって実行されてもよい。

【0040】

ステップ９０４において、ＤＣ所有者は、データセンタから、カーネルロジック１３８の実行を許可されたプログラマブル装置１２８の装置ＩＤリスト９１０（例えば、システムインテグレータによってカーネルの実行をライセンスされた装置の装置ＩＤ）を検索する。一例において、クラウド所有者は、認可されていない（unauthorized）カーネルをプログラマブル装置にロードすることによって、装置ＩＤを取得することができる。ＩＰチェッカ１８０は、カーネルの実行を防止するが、装置ＩＤを出力として提供することができる（例えば、ＩＰチェッカ１８０は、プログラマブル装置から装置ＩＤを読み取ることができる）。

【0041】

ステップ９１２において、システムインテグレータは、コンピュータ３０２上で動作するソフトウェアを用いて、装置ＩＤ９１０から署名付きホワイトリスト９１４を生成する。署名付きホワイトリスト９１４は、装置ＩＤ９１０およびシステムインテグレータによって生成された署名を含む。署名は、装置ＩＤリスト（例えば、装置ＩＤの文字列連結）のハッシュを計算することによって生成される。ハッシュは、当技術分野で公知の任意のハッシュ関数、例えば２５６ビットのセキュアハッシュアルゴリズム（ＳＨＡ－２５６）を用いて、計算することができる。明瞭性のために、例として、ＳＨＡ－２５６は、本明細書においてハッシュ関数として使用される。次いで、ハッシュ値および秘密鍵は、（例えば、ＲＳＡ－４０９６を使用する）暗号化アルゴリズムに供給され、暗号化アルゴリズムは、平文ハッシュ値を暗号化することによって、暗号文署名（例えば、暗号化ハッシュ値）を生成する。

【0042】

ステップ９１６において、システムインテグレータは、回路設計ツール３１８を用いて、ＩＰチェッカ１８０を含むカーネルを生成する。ＩＰチェッカ１８０は、公開鍵９０６を有するように構成される。システムインテグレータは、カーネルおよび署名付きホワイトリスト９１４用のファイルを提供する。

【0043】

図１０は、一例に従って、装置ＩＤの署名付きホワイトリストを生成するための方法１０００を示すブロック図である。装置ＩＤリスト１００３は、カーネルの実行を求めるプログラマブル装置の複数の承認済み装置ＩＤ１００２を含む。ハッシュ関数１００６（例えば、ＳＨＡ－２５６）は、装置ＩＤリスト１００３（例えば、装置ＩＤ１００２の文字列連結）を処理することによって、装置ＩＤリスト１００３のハッシュ値を生成する。暗号化関数１００８は、システムインテグレータの秘密鍵を用いてハッシュ値を処理することによって、署名１０１０を生成する。ホワイトリスト１００４は、承認済み装置ＩＤ１００２および署名１０１０を含む。

【0044】

図１１は、一例に従って、署名付きホワイトリストの有効性を検証するための方法１１００を示すブロック図である。ＩＰチェッカ１８０のハッシュ回路１１０２は、（例えば、ＳＨＡ－２５６を用いて）承認済み装置ＩＤ１００２を処理することによって、ハッシュ値を生成する。システムインテグレータの公開鍵にアクセスできるＩＰチェッカ１８０の復号回路１１０４は、署名１０１０を処理する。復号回路１１０４は、署名１０１０を復号することによって、平文ハッシュ値を生成する（例えば、システムインテグレータによって計算されたハッシュ値を復元する）。比較回路１１０６は、２つのハッシュ値を比較することによって、ホワイトリスト１００４が有効であるか否か（例えば、改ざんされているか否か）を判断する。

【0045】

図１２は、一例に従って、ホワイトリストを更新するための方法１２００を示すフローチャートである。方法１２００は、ステップ９０２を含む。ステップ９０２において、データセンタ所有者は、カーネルの実行を許可されたプログラマブル装置の装置ＩＤ（例えば、システムインテグレータによってカーネルの実行をライセンスされた装置の装置ＩＤ）の更新リスト１２０８を提供する。一例において、クラウド所有者は、認可されていないカーネルをプログラマブル装置にロードすることによって、装置ＩＤを取得することができる。ＩＰチェッカ１８０は、カーネルの実行を防止するが、装置ＩＤを出力として提供することができる（例えば、ＩＰチェッカ１８０は、プログラマブル装置から装置ＩＤを読み取ることができる）。

【0046】

ステップ１２１０において、システムインテグレータは、コンピュータ３０２上で動作するソフトウェアを用いて、装置ＩＤ１２０８および秘密鍵１２０６から署名付きホワイトリスト１２１２を生成する。署名付きホワイトリスト１２１２は、装置ＩＤ１２０８およびシステムインテグレータによって生成された署名を含む。上述したように、署名は、装置ＩＤリストのハッシュ値を計算し、平文ハッシュを暗号化して暗号文署名を生成することによって生成される。ステップ１２１６において、システムインテグレータは、署名付きホワイトリスト１２１２用のファイルを提供する。

【0047】

図１３は、一例に係るＩＰチェッカ１８０を示すブロック図である。ＩＰチェッカ１８０は、装置ＩＤ読み出し回路１３０２と、インターフェイス回路１３１２と、メモリ１３０４と、制御回路１３０８と、チェッカ回路１３１０とを含む。装置ＩＤ読み出し回路１３０２の出力は、チェッカ回路１３１０の入力およびインターフェイス回路１３１２の入力に連結される。制御回路１３０８は、メモリ１３０４に連結され、その出力は、チェッカ回路１３１０に連結される。チェッカ回路１３１０の出力は、インターフェイス回路１３１２の入力に連結される。

【0048】

装置ＩＤ読み出し回路１３０２は、プログラマブル装置の装置ＩＤを読み出すように構成される。この例において、メモリ１３０４は、署名付きホワイトリスト１３０６を記憶するように構成される。チェッカ回路１３１０は、（制御回路１３０８を介して）装置ＩＤと署名付きホワイトリスト１３０６とを受信するように構成される。チェッカ回路１３１０は、図１１の方法１１００を実行することによって、署名付きホワイトリスト１３０６を検証する。また、チェッカ回路１３１０は、検証されたホワイトリスト１３０６を装置ＩＤと比較することによって、装置が許可されているか否かを決定する。装置が許可されている場合、チェッカ回路１３１０は、イネーブル出力をアサートする（すなわち、カーネルを有効にする）。そうでない場合、チェッカ回路１３１０は、イネーブル出力をデアサートする（すなわち、カーネルを無効にする）。ＩＰチェッカ１８０は、インターフェイス回路１３１２を介して、装置ＩＤ読み出し回路１３０２からの装置ＩＤを出力することができる。

【0049】

図１４は、別の例に係るＩＰチェッカ１８０を示すブロック図である。この例において、メモリ１３０４および制御回路１３０８は、設けられていない。その代わりに、ＩＰチェッカ１８０は、インターフェイス回路１３１２を介して、外部ソースから（例えば、ホストコンピュータシステムから）署名付きホワイトリストを取得する。他の点では、ＩＰチェッカ１８０は、上述した通りに機能する。

【0050】

図１５は、一例に係るチェッカ回路１３１０を示すブロック図である。チェッカ回路１３１０は、装置ＩＤ比較回路１５０２と、メッセージハッシュ演算回路１５０４と、署名復号回路１５０６と、ハッシュ比較回路１５０８とを含む。装置ＩＤ比較回路１５０２は、署名付きホワイトリストおよび装置ＩＤを受信する。装置ＩＤ比較回路１５０２は、装置ＩＤが署名付きホワイトリストの装置ＩＤリストに存在するか否かを判断する。存在する場合、署名復号化回路１５０６は、ＩＰチェッカ１８０に設けられた公開鍵（すなわち、システムインテグレータの公開鍵）を用いて、署名付きホワイトリスト内の署名を復号し、平文ハッシュ値を復元する。メッセージハッシュ計算回路１５０４は、署名付きホワイトリストから承認済み装置ＩＤ１００２のハッシュ値を生成するように構成される。ハッシュ比較回路１５０８は、２つのハッシュ値、すなわち、メッセージハッシュ演算回路１５０４から出力されたハッシュ値と署名復号回路１５０６から出力されたハッシュ値とを比較する。２つのハッシュ値が一致する場合、ハッシュ比較回路１５０８は、イネーブル出力をアサートする。そうでない場合、ハッシュ比較回路１５０８は、イネーブル出力をデアサートする。

【0051】

上述したように、ＩＰチェッカ１８０は、プログラマブル装置の一意的な識別子に基づいて動作する。個々のインスタンスのＩＰをライセンスしようとするカーネル開発者は、ＩＰの実行を許可された装置にロックするために、許可された装置の固有ＩＤにアクセスする必要がある。

【0052】

図１６Ａ～１６Ｃは、プログラマブル装置内の装置ＩＤの配置例を示すブロック図である。図１６Ａに示すように、プログラマブル装置１６０２は、単一のプログラマブルＩＣを含む（すなわち、マルチダイ装置ではない）。カーネル１６０６は、プログラマブル装置１６０２に設けられる。カーネル１６０６は、プログラマブル装置１６０２の完全な構成であり、シェル回路なしで機能する。この場合、カーネル１６０６は、プログラマブル装置１６０２の装置ＩＤ１６０４を読み取るための回路を含むプログラマブル装置１６０２の全ての機能にアクセスすることができる。

【0053】

図１６Ｂに示すように、プログラマブル装置１６０２は、単一のプログラマブルＩＣを含む（すなわち、マルチダイ装置ではない）。しかしながら、この例において、静的領域１６０８は、カーネル１６０６をサポートするシェル回路を含む。プログラマブル装置１６０２は、装置ＩＤ１６０４を読み取るための回路を含む。カーネル１６０６は、装置ＩＤ１６０４を読み取る回路にアクセスすることができる。

【0054】

図１６Ｃに示すように、プログラマブル装置１６０９は、複数のプログラマブルＩＣを含む（すなわち、マルチダイ装置である）。静的領域１６０８は、プログラマブル装置１６０９の１つのＳＬＲ １６１０に設けられ、カーネル１６０６は、プログラマブル装置１６０９の別のＳＬＲ １６１２に設けられる。いくつかの装置において、１つのＳＬＲは、「マスタＳＬＲ」として機能し、１つ以上の他のＳＬＲは、「スレーブＳＬＲ」として機能する。ＳＬＲ １６１０は、静的領域１６０８を有するマスタＳＬＲであり、ＳＬＲ １６１２は、カーネル１６０６を有するスレーブＳＬＲであるとして仮定する。ＳＬＲ １６１０およびＳＬＲ １６１２の両方は、固有の装置ＩＤを有すると共に、装置ＩＤを読み取るための回路を有する。明瞭性のために示していないが、プログラマブル装置１６０９の装置ＩＤを読み取る回路設計は、マスターＳＬＲの装置ＩＤを読み取る。しかしながら、装置ＩＤのスプーフィングを防止するように、装置ＩＤを静的領域１６０８からカーネル１６０６にエクスポートすることは、実現不可能である。場合によっては、データセンタ所有者は、静的領域１６０８の構成を制御する。したがって、一例において、回路設計ツール３１８は、ＳＬＲ １６１２の装置ＩＤ１６０４を使用してＩＰをチェックするように構成される。カーネル１６０６は、ＳＬＲ １６１２を完全に構成するため、ＳＬＲ １６１２の装置ＩＤ１６０４を読み取るための回路にアクセスすることができる。このため、ＩＰチェック部１８０は、ＳＬＲ １６１０の装置ＩＤを使用してＩＰをチェックするのではなく、ＳＬＲ １６１２の装置ＩＤ１６０４を使用する。したがって、システムインテグレータは、装置ＩＤ１６０４がスプーフィングされていないことを保証する。

【0055】

図１７は、一例に従って、コンピュータシステムに設けられたハードウェアアクセラレータのプログラマブル装置にカーネルロジックをロックするための方法１７００を示すフローチャートである。方法１７００は、ステップ１７０２から始まる。ステップ１７０２において、プログラマブル装置のプログラマブルファブリックにカーネルロジックを形成する。任意選択のステップ１７０３において、プログラマブル装置のプログラマブルファブリックにシェル回路を形成する。ステップ１７０４において、ＩＰチェッカ回路１８０は、プログラマブル装置の装置ＩＤと署名付きホワイトリストとを取得する。ステップ１７０６において、ＩＰチェッカ回路１８０は、署名付きホワイトリストの署名を検証する。ステップ１７０８において、ＩＰチェッカ回路１８０は、装置ＩＤをデバイスＩＤリストと比較する。ステップ１７１０において、ＩＰチェッカ回路１８０は、装置ＩＤリストにおける装置ＩＤの有無および署名の検証に応じて、カーネルロジックのイネーブルを選択的にアサートまたはデアサートする。これらのステップを実行するためのＩＰチェッカ回路１８０の動作は、上述したものと実質的に同様である。

【0056】

一例において、コンピュータシステムのハードウェアアクセラレータが説明される。このハードウェアアクセラレータは、プログラマブル装置を含み、このハードウェアアクセラレータは、プログラマブル装置のプログラマブルファブリックに形成されたカーネルロジックと、カーネルロジックに形成された知的財産（ＩＰ）チェッカ回路とをさらに含む。ＩＰチェッカ回路は、プログラマブル装置の装置識別子（ＩＤ）と署名付きホワイトリストとを取得するように構成され、署名付きホワイトリストは、装置ＩＤリストおよび署名を含み、署名付きホワイトリストの署名を検証し、装置ＩＤを装置ＩＤリストと比較し、および装置ＩＤリストにおける装置ＩＤの有無および署名の検証に応じて、カーネルロジックのイネーブルを選択的にアサートまたはデアサートするように構成される。

【0057】

一例において、ハードウェアアクセラレータは、プログラマブルファブリックに形成されたシェル回路をさらに含む。シェル回路は、コンピュータシステムとカーネルロジックとの間のインターフェイスを提供するように構成される。

【0058】

一例において、プログラマブルファブリックは、第１のプログラマブルファブリックであり、ハードウェアアクセラレータは、プログラマブル装置の第２のプログラマブルファブリックに形成されたシェル回路をさらに含む。シェル回路は、コンピュータシステムとカーネルロジックとの間のインターフェイスを提供するように構成される。ＩＰチェッカ回路は、プログラマブル装置の第１のプログラマブルファブリックから装置ＩＤを取得する。

【0059】

一例において、プログラマブル装置は、第１のプログラマブルファブリックを有する第１のプログラマブルＩＣと、第２のプログラマブルファブリックを有する第２のプログラマブルＩＣとを含む。

【0060】

一例において、ＩＰチェッカ回路は、署名付きホワイトリストを有するように構成される。一例において、ＩＰチェッカ回路は、ハードウェアアクセラレータを設けたコンピュータシステムから署名付きホワイトリストを受信する。

【0061】

一例において、ＩＰチェッカ回路は、一対の公開鍵／秘密鍵の秘密鍵を用いて暗号化された署名を、一対の公開鍵／秘密鍵の公開鍵を用いて復号し、装置ＩＤリストのハッシュを決定し、およびハッシュを復号された署名と比較することによって、署名付きホワイトリストの署名を検証するように構成される。

【0062】

一例において、ＩＰチェッカ回路は、装置ＩＤを読み出すように構成された装置ＩＤ読み出し回路と、署名付きホワイトリストを記憶するように構成されたメモリと、装置ＩＤを装置ＩＤリストと比較し、カーネルロジックのイネーブルを選択的にアサートまたはデアサートするように構成されたチェッカ回路とを含む。

【0063】

一例において、ＩＰチェッカ回路は、装置ＩＤを読み出すように構成された装置ＩＤ読み出し回路と、コンピュータシステムから署名付きホワイトリストを受信するように構成されたインターフェイス回路と、装置ＩＤを装置ＩＤリストと比較し、カーネルロジックのイネーブルを選択的にアサートまたはデアサートするように構成されたチェッカ回路とを含む。

【0064】

一例において、カーネルロジックをコンピュータシステムに設けられたハードウェアアクセラレータのプログラマブル装置にロックするための方法が説明される。この方法は、プログラマブル装置のプログラマブルファブリックにおいてカーネルロジックを形成することと、カーネルロジックに形成された知的財産（ＩＰ）チェッカ回路が、プログラマブル装置の装置識別子（ＩＤ）と署名付きホワイトリストとを取得することとを含み、署名付きホワイトリストは、装置ＩＤリストおよび署名を含み、署名付きホワイトリストの署名を検証することと、装置ＩＤを装置ＩＤリストと比較することと、ＩＰチェッカ回路が、装置ＩＤリストにおける装置ＩＤの有無および署名の検証に応じて、カーネルロジックのイネーブルを選択的にアサートまたはデアサートすることとを含む。

【0065】

一例において、この方法は、プログラマブルファブリック内でシェル回路を構成することをさらに含む。シェル回路は、コンピュータシステムとカーネルロジックとの間のインターフェイスを提供するように構成される。

【0066】

一例において、プログラマブルファブリックは、第１のプログラマブルファブリックを含み、方法は、プログラマブル装置の第２のプログラマブルファブリック内でシェル回路を構成することをさらに含む。シェル回路は、コンピュータシステムとカーネルロジックとの間のインターフェイスを提供するように構成され、ＩＰチェッカ回路は、プログラマブル装置の第１のプログラマブルファブリックから装置ＩＤを取得する。

【0067】

一例において、プログラマブル装置は、第１のプログラマブルファブリックを有する第１のプログラマブルＩＣと、第２のプログラマブルファブリックを有する第２のプログラマブルＩＣとを含む。

【0068】

一例において、ＩＰチェッカ回路は、署名付きホワイトリストを有するように構成される、またはコンピュータシステムから署名付きホワイトリストを受信する。

【0069】

一例において、ＩＰチェッカ回路は、一対の公開鍵／秘密鍵の秘密鍵を用いて暗号化された署名を、一対の公開鍵／秘密鍵の公開鍵を用いて復号し、装置ＩＤリストのハッシュを決定し、およびハッシュを復号された署名と比較することによって、署名付きホワイトリストの署名を検証するように構成される。

【0070】

上記は、特定の例を記載するが、本発明の基本的な範囲から逸脱することなく、他の例およびさらなる例を考案することができる。本発明の範囲は、以下の特許請求の範囲によって規定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16A】

【図16B】

【図16C】

【図17】