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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-08
(45)【発行日】2025-01-17
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10F 39/18 20250101AFI20250109BHJP
【ＦＩ】
H01L27/146 A
【請求項の数】
3
(21)【出願番号】P 2023536303
(86)(22)【出願日】2021-07-21
(86)【国際出願番号】 JP2021027368
(87)【国際公開番号】W WO2023002616
(87)【国際公開日】2023-01-26
【審査請求日】2023-12-07
(73)【特許権者】
【識別番号】000003687
【氏名又は名称】東京電力ホールディングス株式会社
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】原口 能純
【審査官】柴山 将隆
(56)【参考文献】
【文献】国際公開第２０１０／０７４２５２（ＷＯ，Ａ１）
【文献】特開２００８－１０３６４７（ＪＰ，Ａ）
【文献】米国特許出願公開第２００６／０１８０７４５（ＵＳ，Ａ１）
【文献】特開２０１０－２１２２８８（ＪＰ，Ａ）
【文献】特開２０１９－１４５８７５（ＪＰ，Ａ）
【文献】韓国公開特許第１０－２００８－００１５３０９（ＫＲ，Ａ）
【文献】特開２０１８－１９８２７２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
(57)【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板に形成された画素回路とを備え、
前記画素回路は、
前記半導体基板に形成された第１導電型の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１半導体領域とともにフォトダイオードを構成する第２導電型の第２半導体領域と、
平面視において、前記フォトダイオードを囲むように前記第２半導体領域と離間して前記半導体基板に形成された第２導電型の第３半導体領域と、
前記半導体基板の平面に垂直な方向から見て、前記第２半導体領域と前記第３半導体領域との間に形成され、前記第２半導体領域および前記第３半導体領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタを構成するゲート領域と、を有し、
前記フォトダイオードは、平面視において多角形状に形成され、
前記第３半導体領域は、平面視において、多角形状の前記フォトダイオードの一辺を除く他の辺を少なくとも囲む形態で形成され、
前記ゲート領域は、平面視において、少なくとも前記フォトダイオードの前記他の辺を囲む形態で、前記第２半導体領域と前記第３半導体領域との間に形成され、
前記画素回路は、前記フォトダイオードの電荷を転送する転送トランジスタと、前記転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、前記電荷蓄積部の電圧をリセットするリセットトランジスタと、前記電荷蓄積部に蓄えられた電荷に応じた信号を増幅する増幅トランジスタと、前記増幅トランジスタによって増幅された信号を信号線に出力するか否かを切り替える選択トランジスタとを更に有し、
前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、平面視において、前記フォトダイオードの前記一辺側の領域に形成され、
前記画素回路を複数有し、
複数の前記画素回路は、平面視において、前記半導体基板の平面における所定の方向である列方向と前記列方向に垂直な方向である行方向にそれぞれ並んで形成され、
前記行方向に隣り合う前記画素回路は、前記行方向において互いに共通する前記第３半導体領域を有し、
奇数行目の前記画素回路の前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記列方向の一方の側に配置され、
偶数行目の前記画素回路の前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記列方向の他方の側に配置され、
前記列方向において前記オーバーフロートランジスタが互いに隣接する２つの前記画素回路は、前記列方向において互いに共通する前記第３半導体領域を有する
ことを特徴とする半導体装置。
【請求項2】
半導体基板と、
前記半導体基板に形成された画素回路とを備え、
前記画素回路は、
前記半導体基板に形成された第１導電型の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１半導体領域とともにフォトダイオードを構成する第２導電型の第２半導体領域と、
平面視において、前記フォトダイオードを囲むように前記第２半導体領域と離間して前記半導体基板に形成された第２導電型の第３半導体領域と、
前記半導体基板の平面に垂直な方向から見て、前記第２半導体領域と前記第３半導体領域との間に形成され、前記第２半導体領域および前記第３半導体領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタを構成するゲート領域と、を有し、
前記フォトダイオードは、平面視において多角形状に形成され、
前記第３半導体領域は、平面視において、多角形状の前記フォトダイオードの一辺を除く他の辺を少なくとも囲む形態で形成され、
前記ゲート領域は、平面視において、少なくとも前記フォトダイオードの前記他の辺を囲む形態で、前記第２半導体領域と前記第３半導体領域との間に形成され、
前記画素回路は、前記フォトダイオードの電荷を転送する転送トランジスタと、前記転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、前記電荷蓄積部の電圧をリセットするリセットトランジスタと、前記電荷蓄積部に蓄えられた電荷に応じた信号を増幅する増幅トランジスタと、前記増幅トランジスタによって増幅された信号を信号線に出力するか否かを切り替える選択トランジスタとを更に有し、
前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、平面視において、前記フォトダイオードの前記一辺側の領域に形成され、
前記画素回路を複数有し、
複数の前記画素回路は、平面視において、前記半導体基板の平面における所定の方向である列方向と前記列方向に垂直な方向である行方向にそれぞれ並んで形成され、
前記行方向に隣り合う前記画素回路は、前記行方向において互いに共通する前記第３半導体領域を有し、
前記半導体基板の平面において各前記画素回路を画成する画素境界線のうち、前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタが形成されている側の前記行方向の第１画素境界線から前記フォトダイオードの端部までの距離と、前記フォトダイオードを挟んで前記第１画素境界線と反対側の前記行方向の第２画素境界線から前記フォトダイオードの端部までの距離とが等しくなるように、各前記画素回路の前記第３半導体領域が前記第２画素境界線に接して形成されている
ことを特徴とする半導体装置。
【請求項3】
半導体基板と、
前記半導体基板に形成された画素回路とを備え、
前記画素回路は、
前記半導体基板に形成された第１導電型の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１半導体領域とともに多角形状のフォトダイオードを構成する第２導電型の第２半導体領域と、
平面視において、多角形状の前記フォトダイオードの一辺を除く他の辺を少なくとも囲むように形成されたゲート領域と、
平面視において、前記ゲート領域によって囲まれている前記フォトダイオードの前記他の辺のうち一辺に沿って、前記ゲート領域を挟んで前記第２半導体領域と離間して形成され、前記第２半導体領域および前記ゲート領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタを構成する第２導電型の第３半導体領域と、を有し、
前記画素回路を複数有し、
複数の前記画素回路は、平面視において、前記半導体基板の平面における所定の方向である列方向と前記列方向に垂直な方向である行方向にそれぞれ並んで形成され、
前記行方向に隣り合う前記画素回路は、前記行方向において互いに共通する前記ゲート領域を有する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、半導体基板に形成された固体撮像素子を有する半導体装置に関する。
【背景技術】
【0002】
原子力施設の廃炉作業では、放射線量の高い環境下において施設内の状況を把握しながら作業を行うために、ロボットアームの先端等に撮像装置が取り付けられている。近年、放射線量の高い環境下において用いられる撮像装置として、従来の耐放射線性カメラに用いられている大型で画質の低い撮像管よりも、小型且つ軽量で、高画質の固体撮像素子を備えた耐放射線カメラが求められている。
【0003】
しかしながら、半導体基板に形成された固体撮像素子は、ガンマ線等の放射線によるトータルドーズ効果によって諸特性が劣化することが知られている。例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ等の固体撮像素子の場合、光センサとなるフォトダイオードがガンマ線のトータルドーズ効果による電離作用によって暗電流が増大し、ホワイトアウトによる動作不具合を生じる。トータルドーズ効果によるホワイトアウトは、固体撮像素子、ひいてはカメラの寿命を短くする原因にもなる。例えば、撮像管の耐放射線性の指標である累積線量は、数メガＧｙであるが、固体撮像素子の累積線量は、数キロＧｙ～１００キロＧｙである。また、フォトダイオードを構成する半導体内で放射線の電離作用により発生した２次電子がフォトダイオード内に入り込むことにより、撮像画像に偽信号が生じて、砂嵐のような画像のＳ／Ｎ比が低下する。
このように、従来の固体撮像素子は、耐放射線性が高いとは言えなかった。
このように、従来の固体撮像素子は、耐放射線性が高いとは言えなかった。
【0004】
一方で、固体撮像素子の耐放射線性を向上させるための技術が、特許文献１に開示されている。具体的に、特許文献１には、Ｐウェル上にＮウェルを形成し、さらに層間絶縁酸化膜（Ｐｒｅ－Ｍｅｔａｌ Ｄｉｅｌｅｃｔｉｃ：ＰＭＤ）に接する表面部分にピニング層のＰ領域を形成したピンドフォトダイオード（ＰＰＤ）を採用することにより、耐放射線性を向上させた固体撮像素子が開示されている。ここで、ＰＰＤは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）から成る素子分離酸化膜層で囲まれた構造を有している。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１９－２０１１６４号公報
【文献】特開昭５８－２１０６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献１に開示された技術だけでは、ホワイトアウトの原因となるフォトダイオードの暗電流を抑制するために十分とは言えない。
【0007】
例えば、フォトダイオード周囲の素子分離酸化膜層（ＳＴＩ）に放射線が当たった場合、トータルドーズ効果によって固定正電荷が発生し、その固定正電荷の影響により、素子分離酸化膜層近傍のＰウェル領域がＮ型に反転し、Ｎ型反転領域が形成される。このＮ型反転領域からフォトダイオードのＮ型拡散領域に暗電流が流れ込み、画像のホワイトアウトを引き起こす虞がある。
【0008】
この問題を解決するための一手法として、フォトダイオードの周辺を、素子分離酸化膜層ではなく、フォトダイオードをリセットするための電荷排出用トランジスタのゲートと電荷排出用トランジスタのドレインで囲むことが考えられる（特許文献２参照）。この手法によれば、電荷排出用トランジスタのドレインがフォトダイオード周辺のガードリングとして機能するとともに、フォトダイオードと素子分離酸化膜層が直接接することがないため、暗電流を抑制できる可能性がある。
【0009】
しかしながら、上述した構造を採用した場合であっても、電荷排出用トランジスタの周囲には必然的に素子分離酸化膜層が形成されるため、放射線のトータルドーズ効果によって発生した暗電流が半導体基板内を通ってフォトダイオードに流れ込むことにより、画像のホワイトアウトを引き起こす虞がある。
【0010】
本発明は、上述した課題に鑑みてなされたものであり、固体撮像素子の耐放射線性を向上させることを目的とする。
【課題を解決するための手段】
【0011】
本発明の代表的な実施の形態に係る半導体装置は、半導体基板と、前記半導体基板に形成された画素回路とを備え、前記画素回路は、前記半導体基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域上に形成され、前記第１半導体領域とともにフォトダイオードを構成する第２導電型の第２半導体領域と、平面視において、前記フォトダイオードを囲むように前記第２半導体領域と離間して前記半導体基板に形成された第２導電型の第３半導体領域と、前記半導体基板の平面に垂直な方向から見て、前記第２半導体領域と前記第３半導体領域との間に形成され、前記第２半導体領域および前記第３半導体領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタを構成するゲート領域と、を有することを特徴とする。
【発明の効果】
【0012】
本発明に係る半導体装置によれば、固体撮像素子の耐放射線性を向上させることが可能となる。
【図面の簡単な説明】
【0013】
【図1】実施の形態１に係る半導体装置としての固体撮像素子を構成する一つの画素回路の構成を示す図である。
【図2A】実施の形態１に係る半導体装置の画素回路のレイアウト構成を示す平面図である。
【図3A】実施の形態１に係る画素回路を複数配置した半導体装置のレイアウト構成を示す平面図である。
【図4】実施の形態２に係る半導体装置のレイアウト構成を示す平面図である。
【図5】実施の形態３に係る半導体装置の画素回路のレイアウト構成を示す平面図である。
【図6】実施の形態３に係る半導体装置のレイアウト構成を示す平面図である。
【図7】実施の形態４に係る半導体装置の画素回路のレイアウト構成を示す平面図である。
【図8】実施の形態４に係る半導体装置のレイアウト構成を示す平面図である。
【発明を実施するための形態】
【0014】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。なお、以下の説明では、一例として、発明の構成要素に対応する図面上の参照符号を、括弧を付して記載している。
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。なお、以下の説明では、一例として、発明の構成要素に対応する図面上の参照符号を、括弧を付して記載している。
【0015】
〔１〕本発明の代表的な実施の形態に係る半導体装置（１００，１００Ａ，１００Ｂ）は、半導体基板（１）と、前記半導体基板に形成された画素回路（１０，１０Ｂ）とを備え、前記画素回路は、前記半導体基板に形成された第１導電型（Ｐ型）の第１半導体領域（２）と、前記第１半導体領域上に形成され、前記第１半導体領域とともにフォトダイオード（ＰＰＤ）を構成する第２導電型（Ｎ型）の第２半導体領域（３）と、平面視において、前記フォトダイオードを囲むように前記第２半導体領域と離間して前記半導体基板に形成された第２導電型の第３半導体領域（６，７）と、前記半導体基板の平面に垂直な方向から見て、前記第２半導体領域と前記第３半導体領域との間に形成され、前記第２半導体領域および前記第３半導体領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタ（Ｍｐｄｒ）を構成するゲート領域（５）と、を有することを特徴とする。
【0016】
〔２〕上記〔１〕に記載の半導体装置（１００，１００Ａ，１００Ｂ）において、前記フォトダイオードは、平面視において多角形状に形成され、前記第３半導体領域は、平面視において、多角形状の前記フォトダイオードの一辺を除く他の辺を少なくとも囲む形態で形成され、前記ゲート領域は、平面視において、少なくとも前記フォトダイオードの前記他の辺を囲む形態で、前記第２半導体領域と前記第３半導体領域との間に形成されていてもよい。
【0017】
〔３〕上記〔２〕に記載の半導体装置（１００，１００Ａ，１００Ｂ）において、前記画素回路は、前記フォトダイオードの電荷を転送する転送トランジスタ（Ｍｔｇ）と、前記転送トランジスタにより転送された電荷を蓄積する電荷蓄積部（ＦＤ）と、前記電荷蓄積部の電圧をリセットするリセットトランジスタ（Ｍｆｄｒ）と、前記電荷蓄積部に蓄えられた電荷に応じた信号を増幅する増幅トランジスタ（Ｍｄｒｖ）と、前記増幅トランジスタによって増幅された信号を信号線（ＯＵＴ）に出力するか否かを切り替える選択トランジスタ（Ｍｓｅｌ）とを更に有し、前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、平面視において、前記フォトダイオードの前記一辺側の領域に形成されていてもよい。
【0018】
〔４〕上記〔３〕に記載の半導体装置（１００，１００Ａ，１００Ｂ）において、前記画素回路を複数有し、複数の前記画素回路は、平面視において、前記半導体基板の平面における所定の方向である列方向（Ｙ軸方向）と前記列方向に垂直な方向である行方向（Ｘ軸方向）にそれぞれ並んで形成され、前記行方向に隣り合う前記画素回路は、前記行方向において互いに共通する前記第３半導体領域を有していてもよい。
【0019】
〔５〕上記〔４〕に記載の半導体装置（１００，１００Ｂ）において、奇数行目の前記画素回路の前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記列方向の一方の側に配置され、偶数行目の前記画素回路の前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記列方向の他方の側に配置され、前記列方向において前記オーバーフロートランジスタが互いに隣接する２つの前記画素回路は、前記列方向において互いに共通する前記第３半導体領域を有していてもよい。
【0020】
〔６〕上記〔４〕に記載の半導体装置（１００Ａ）において、各前記画素回路の前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記列方向の一方の側に配置され、前記行方向および前記列方向に隣り合う前記画素回路は、互いの前記フォトダイオード同士の距離が等しくなるように（Ｌ１２＝Ｌ１３）、配置されていてもよい。
【0021】
〔７〕上記〔４〕に記載の半導体装置（１００Ｂ）において、前記半導体基板の平面において各前記画素回路を画成する画素境界線のうち、前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタが形成されている側の前記行方向の第１画素境界線（Ａ）から前記フォトダイオードの端部までの距離（Ｌｐ１）と、前記フォトダイオードを挟んで前記第１画素境界線と反対側の前記行方向の第２画素境界線（Ａ’）から前記フォトダイオードの端部までの距離（Ｌｐ２）とが等しくなるように、各前記画素回路の前記第３半導体領域が前記第２画素境界線に接して形成されていてもよい。
【0022】
〔８〕本発明の代表的な別の実施の形態に係る半導体装置（１００Ｃ）は、半導体基板（１）と、前記半導体基板に形成された画素回路（１０Ｃ）とを備え、前記画素回路は、前記半導体基板に形成された第１導電型の第１半導体領域（２）と、前記第１半導体領域上に形成され、前記第１半導体領域とともに多角形状のフォトダイオード（ＰＰＤ）を構成する第２導電型の第２半導体領域（３）と、平面視において、多角形状の前記フォトダイオードの一辺を除く他の辺を少なくとも囲むように形成されたゲート領域（５）と、平面視において、前記ゲート領域によって囲まれている前記フォトダイオードの前記他の辺のうち一辺に沿って、前記ゲート領域を挟んで前記第２半導体領域と離間して形成され、前記第２半導体領域および前記ゲート領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタ（Ｍｐｄｒ）を構成する第２導電型の第３半導体領域（６Ｃ，７Ｃ）と、を有することを特徴とする。
【0023】
〔９〕上記〔８〕に記載の半導体装置において、前記画素回路（１０Ｃ）を複数有し、複数の前記画素回路は、平面視において、前記半導体基板の平面における所定の方向である列方向（Ｙ軸方向）と前記列方向に垂直な方向である行方向（Ｘ軸方向）にそれぞれ並んで形成され、前記行方向に隣り合う前記画素回路は、前記行方向において互いに共通する前記ゲート領域を有していてもよい。
【0024】
２．実施の形態の具体例
以下、本発明の実施の形態の具体例について図を参照して説明する。なお、以下の説明において、各実施の形態において共通する構成要素には同一の参照符号を付し、繰り返しの説明を省略する。また、図面は模式的なものであり、各要素の寸法の関係、各要素の比率などは、現実と異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
また、本明細書において、一例として、第１導電型をＰ型とし、第２導電型をＮ型として説明するが、これに限定されるものではない。
以下、本発明の実施の形態の具体例について図を参照して説明する。なお、以下の説明において、各実施の形態において共通する構成要素には同一の参照符号を付し、繰り返しの説明を省略する。また、図面は模式的なものであり、各要素の寸法の関係、各要素の比率などは、現実と異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
また、本明細書において、一例として、第１導電型をＰ型とし、第２導電型をＮ型として説明するが、これに限定されるものではない。
【0025】
≪実施の形態１≫
図１は、実施の形態１に係る半導体装置としての固体撮像素子を構成する一つの画素回路の構成を示す図である。
図１は、実施の形態１に係る半導体装置としての固体撮像素子を構成する一つの画素回路の構成を示す図である。
【0026】
実施の形態１に係る半導体装置１００は、例えば、固体撮像素子としてのＣＭＯＳイメージセンサであり、例えば、公知のＣＭＯＳＬＳＩ製造技術を用いて、シリコンなどの単一半導体基板に形成されている。
【0027】
半導体装置１００は、半導体基板に形成された複数の画素回路１０を有している。
画素回路１０は、例えば、ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎ ｓｏｒ）とも称される４つのトランジスタを有する４トランジスタ型画素回路に、オーバーフロートランジスタＭｐｄｒを更に追加した５トランジスタ型画素回路である。具体的に、画素回路１０は、フォトダイオードＰＰＤと、転送トランジスタＭｔｇと、電荷蓄積部ＦＤと、リセットトランジスタＭｆｄｒと、増幅トランジスタＭｄｒｖと、選択トランジスタＭｓｅｌと、オーバーフロートランジスタＭｐｄｒとを有する。
画素回路１０は、例えば、ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎ ｓｏｒ）とも称される４つのトランジスタを有する４トランジスタ型画素回路に、オーバーフロートランジスタＭｐｄｒを更に追加した５トランジスタ型画素回路である。具体的に、画素回路１０は、フォトダイオードＰＰＤと、転送トランジスタＭｔｇと、電荷蓄積部ＦＤと、リセットトランジスタＭｆｄｒと、増幅トランジスタＭｄｒｖと、選択トランジスタＭｓｅｌと、オーバーフロートランジスタＭｐｄｒとを有する。
【0028】
フォトダイオードＰＰＤは、後述するように、例えば、埋め込み型フォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏｄｉｏｄｅ）である。フォトダイオードＰＰＤにおいて、アノード電極がグラウンド電位ＧＮＤに接続され、カソード電極が転送トランジスタＭｔｇに接続されている。
【0029】
転送トランジスタＭｔｇは、フォトダイオードＰＰＤの電荷を転送するための素子である。転送トランジスタＭｔｇは、例えば、第２導電型（Ｎ型）のＭＯＳトランジスタである。
【0030】
転送トランジスタＭｔｇにおいて、ソース電極はフォトダイオードＰＰＤのカソード電極に接続され、ドレイン電極は、増幅トランジスタＭｄｒｖのゲート電極およびリセットトランジスタＭｆｄｒのソース電極に接続されている。転送トランジスタＭｔｇのゲート電極には、２値の信号φＴＧが入力される。転送トランジスタＭｔｇのオン／オフは、信号φＴＧによって切り替えられる。
【0031】
電荷蓄積部（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）ＦＤは、転送トランジスタＭｔｇにより転送された電荷を蓄積する。電荷蓄積部ＦＤは、転送トランジスタＭｔｇのドレイン電極、増幅トランジスタＭｄｒｖのゲート電極、およびリセットトランジスタＭｆｄｒのソース電極が共通に接続されるノードに形成される。電荷蓄積部ＦＤは、例えば、上記ノードに存在する寄生容量や浮遊容量によって実現されている。
【0032】
リセットトランジスタＭｆｄｒは、電荷蓄積部ＦＤの電圧をリセットする電荷排出用素子である。リセットトランジスタ（電荷排出用トランジスタ）Ｍｆｄｒは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタである。リセットトランジスタＭｆｄｒのソース電極は、電荷蓄積部ＦＤに接続され、リセットトランジスタＭｆｄｒのドレイン電極は、電源電圧ＶＲＲに接続されている。リセットトランジスタＭｆｄｒのゲート電極には、２値の信号φＦＤＲが入力される。リセットトランジスタＭｆｄｒのオン／オフは、信号φＦＤＲによって切り替えられる。
【0033】
増幅トランジスタＭｄｒｖは、電荷蓄積部ＦＤに蓄えられた電荷に応じた信号を増幅する素子である。増幅トランジスタＭｄｒｖは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタであり、ソースフォロア回路を構成する。
【0034】
増幅トランジスタＭｄｒｖのドレイン電極は、電源電圧ＶＤＤに接続され、増幅トランジスタのゲート電極は、電荷蓄積部ＦＤに接続されている。増幅トランジスタＭｄｒｖのソース電極は、選択トランジスタＭｓｅｌを介して出力信号線ＯＵＴに接続されている。
【0035】
選択トランジスタＭｓｅｌは、増幅トランジスタＭｄｒｖによって増幅された信号を出力信号線ＯＵＴに出力するか否かを切り替える素子である。選択トランジスタＭｓｅｌは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタである。
【0036】
選択トランジスタＭｓｅｌのドレイン電極は、増幅トランジスタＭｄｒｖのソース電極に接続され、選択トランジスタＭｓｅｌのソース電極は、出力信号線ＯＵＴに接続されている。選択トランジスタＭｓｅｌのゲート電極には、信号φＳＥＬが入力される。選択トランジスタＭｓｅｌのオン／オフは、信号φＳＥＬによって切り替えられる。
【0037】
オーバーフロートランジスタＭｐｄｒは、フォトダイオードＰＰＤに蓄積された電荷を排出する素子である。オーバーフロートランジスタＭｐｄｒは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタである。
【0038】
オーバーフロートランジスタＭｐｄｒは、電源電圧ＶＲＲとフォトダイオードＰＰＤのカソード電極との間に接続されている。具体的には、オーバーフロートランジスタＭｐｄｒのドレイン電極は、電源電圧ＶＲＲに接続され、オーバーフロートランジスタＭｐｄｒのソース電極は、フォトダイオードＰＰＤのカソード電極に接続されている。オーバーフロートランジスタＭｐｄｒのゲート電極には、２値の信号φＰＤＲが入力される。オーバーフロートランジスタＭｐｄｒのオン／オフは、信号φＰＤＲによって切り替えられる。
【0039】
ここで、電源電圧ＶＤＤは、ソースフォロワ回路（増幅トランジスタＭｄｒｖ）の電源であり、電源電圧ＶＲＲは、電荷蓄積部ＦＤおよびフォトダイオードＰＰＤをリセットするための電源である。電源電圧ＶＤＤと電源電圧ＶＲＲとを分けることにより、画素の動作条件を最適化することが可能となる。なお、電荷蓄積部ＦＤをリセットするための電源電圧とフォトダイオードＰＰＤをリセットするための電源電圧とを分けてもよい。また、本実施の形態では電源電圧ＶＤＤと電源電圧ＶＲＲと分ける場合を例示するが、これに限られず、電源電圧ＶＤＤと電源電圧ＶＲＲとを共通化してもよい。
【0040】
フォトダイオードＰＰＤは、受光した光信号に応じて電荷を蓄積する。転送トランジスタＭｔｇは、信号φＴＧがイネーブル状態になった場合にオンし、フォトダイオードＰＰＤによって蓄積された電荷を電荷蓄積部ＦＤに転送する。増幅トランジスタＭｄｒｖは、電荷蓄積部ＦＤに蓄えられた電荷に応じた信号を増幅してノードＮ１に出力する。選択トランジスタＭｓｅｌは、信号φＳＥＬがイネーブル状態になった場合にオンし、ノードＮ１の信号を出力信号線ＯＵＴに出力する。リセットトランジスタＭｆｄｒは、信号φＦＤＲがイネーブル状態になった場合にオンし、電源電圧ＶＲＲと電荷蓄積部ＦＤとを接続する。これにより、電荷蓄積部ＦＤに蓄積された電子が電源電圧ＶＲＲに排出され、電荷蓄積部ＦＤがリセットされる。
【0041】
オーバーフロートランジスタＭｐｄｒは、信号φＰＤＲがイネーブル状態となった場合にオンし、フォトダイオードの空乏化電圧より高い電源電圧ＶＲＲと電荷が蓄積されているフォトダイオードＰＰＤのカソード電極とを接続する。これにより、フォトダイオードＰＰＤに蓄積された電子が電源電圧ＶＲＲに排出され、フォトダイオードＰＰＤがリセットされる。このように、オーバーフロートランジスタＭｐｄｒは、フォトダイオードＰＰＤの電子シャッタとして機能させることができる。
【0042】
図２Ａは、実施の形態１に係る半導体装置１００の画素回路１０のレイアウト構成を示す平面図である。
【0043】
【0044】
図２Ａおよび図２Ｂにおいて、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。また、Ｂ点とＢ’点を結ぶ線分がＸ軸と平行であるとする。図２Ａには、半導体装置１００を構成する半導体基板１の平面（ＸＹ平面）に垂直な方向から見た画素回路１０のレイアウト構成が示されている。なお、図２Ａおよび図２Ｂにおいて、回路素子同士を接続する配線層のうち最上位の配線層の表示が省略されている。
【0045】
例えば、シリコンにＢ（ボロン）がドープされたＰ型基板である半導体基板１に、第１導電型（Ｐ型）の第１半導体領域としてのＰウェル２が形成されている。Ｐウェル２は、Ｐ型基板１に低濃度のＰ型不純物をドーピングすることによって形成される。
【0046】
Ｐウェル２上には、第２導電型（Ｎ型）の第２半導体領域としてのＮウェル３が形成されている。Ｐウェル２とＮウェル３とによって、ＰＮ接合型のフォトダイオードが形成されている。
【0047】
本実施の形態では、更に、Ｎウェル３上に、Ｐウェル２よりもＰ型不純物濃度の高いＰ型半導体層（Ｐ＋領域）としてのピニング層４が形成されている。ピニング層４は、例えば、Ｐ型基板１の表面にＰ型不純物をドーピングすることにより形成される。ピニング層４を形成することにより、上記フォトダイオードは、埋め込み型フォトダイオードＰＰＤとなる。
本実施の形態では、埋め込み型フォトダイオードＰＰＤを単に、「フォトダイオードＰＰＤ」とも称する。
本実施の形態では、埋め込み型フォトダイオードＰＰＤを単に、「フォトダイオードＰＰＤ」とも称する。
【0048】
図２Ａに示すように、半導体基板１の平面に垂直な方向（Ｚ軸の正側）から見た平面視において、第２導電型（Ｎ型）の第３半導体領域としてのＮウェル６およびＮ拡散領域７が、フォトダイオードＰＰＤを囲むようにＮウェル３と離間して形成されている。
【0049】
より具体的には、フォトダイオードＰＰＤは、平面視において、例えば、多角形状に形成されている。ここで、多角形状とは、三つ以上の角を持つ形状を言い、三角形状、矩形状（四角形状）、五角形状、六角形状等を例示することができる。本実施の形態では、一例として、フォトダイオードＰＰＤが矩形状に形成されているものとして説明するが、これに限定されるものではない。
【0050】
Ｎウェル６は、平面視において、多角形状のフォトダイオードＰＰＤの一辺を除く他の辺を少なくとも囲む形態で形成されている。例えば、本実施の形態のようにフォトダイオードＰＰＤが矩形状の場合、フォトダイオードＰＰＤの四辺のうち少なくとも三辺を囲む形態で、Ｎウェル６が形成される。
【0051】
Ｎウェル６上には、Ｎウェル６よりもＮ型不純物濃度の高いＮ型拡散領域（Ｎ＋＋領域）７が、平面視においてＮウェル６に重なるように形成されている。ここで、Ｎウェル６およびＮ型拡散領域７は、例えば、１つの画素回路１０の領域を画成する画素境界線Ａに接するように延在している。
【0052】
なお、本実施の形態では、第３半導体領域としてＮウェル６およびＮ拡散領域７が形成される場合を例示しているが、これに限られず、第３半導体領域として、少なくともＮ拡散領域７が形成されていればよい。
【0053】
更に、平面視において、第２半導体領域としてのＮウェル３と第３半導体領域としてのＮウェル６およびＮ型拡散領域７との間のＰウェル２上に、ゲート領域５が形成されている。ゲート領域５は、例えば、ゲート酸化膜（例えば、ＳｉＯ２）と、ゲート酸化膜上に形成された電極（例えば、ポリシリコン等）とから形成されたＭＯＳ（Ｍｅｔａｌ－Ｏｘｓｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のゲート部である。具体的には、ゲート領域５は、平面視において、少なくともフォトダイオードＰＰＤのＮウェル３の三辺を囲む形態で、Ｎウェル３とＮウェル６との間に形成されている。
【0054】
ここで、Ｎウェル３をソース電極、Ｎウェル６およびＮ型拡散領域７をドレイン電極、ゲート領域５をゲート電極としたオーバーフロートランジスタＭｐｄｒが構成されている。
【0055】
図２Ａに示すように、平面視において、矩形状のフォトダイオードＰＰＤの上記一辺（上記三辺以外の辺）側の領域には、オーバーフロートランジスタＭｐｄｒ以外の画素回路１０を構成する回路素子が形成されている。すなわち、フォトダイオードＰＰＤのＹ軸負側の一辺側の領域には、転送トランジスタＭｔｇ、電荷蓄積部ＦＤ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌが形成されている。
【0056】
更に、図２Ｂに示すように、半導体基板１の表面上には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、ＳｉＯ２等の透明の絶縁膜であるＰＭＤ（ＰＭＤ：Ｐｒｅ Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）８が形成されている。
【0057】
上述したように、実施の形態１に係る半導体装置１００における画素回路１０は、フォトダイオードＰＰＤに接続される転送トランジスタＭｔｇと、ピニング層４をグラウンド電位に接続するためのコンタクト部（Ｐ＋＋）を除くフォトダイオードＰＰＤの周囲をオーバーフロートランジスタＭｐｄｒによって取り囲む構造を有している。これにより、画素境界線ＡのＸ軸方向および画素境界線ＡのＹ軸正方向には、素子分離酸化膜層（ＳＴＩ）が形成されない。
【0058】
【0059】
図３Ａは、実施の形態１に係る画素回路１０を複数配置した半導体装置１００のレイアウト構成を示す平面図である。
【0060】
【0061】
図３Ａおよび図３Ｂにおいて、図２Ａおよび図２Ｂと同様に、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。なお、図３Ａおよび図３Ｂにおいて、回路素子同士を接続する配線層のうち最上位の配線層の表示が省略されている。図３Ａに示す半導体基板１の平面において、所定の方向であるＹ軸方向を列方向、Ｘ軸方向を行方向とする。
【0062】
図３Ａに示すように、半導体装置１００において、複数の画素回路１０は、半導体基板において行方向および列方向にそれぞれ並んで形成されている。具体的には、例えば、図３ＡのＹ軸正側の最上位の行を１行目とした場合に、奇数行目の画素回路１０において、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌは、列方向の一方の側（Ｙ軸方向の正側）に配置されている。また、偶数行目の画素回路１０において、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌは、列方向の他方の側（Ｙ軸方向の負側）に配置されている。
【0063】
行方向（Ｘ軸方向）に隣り合う画素回路１０のオーバーフロートランジスタＭｐｄｒは、行方向において互いに共通するドレイン電極（第３半導体領域としてのＮウェル６およびＮ型拡散領域７）を有している。
【0064】
ここで、図３Ａに示すように、行方向（Ｘ軸方向）に隣り合うフォトダイオードＰＰＤ間の距離が等しくなるように、行方向のＮウェル６およびＮ型拡散領域７の範囲を調整することが好ましい。これにより、水平方向の画素の解像度を均一にすることができる。
【0065】
また、図３Ｂに示すように、オーバーフロートランジスタＭｐｄｒが列方向（Ｙ軸方向）に互いに隣接する２つの画素回路１０において、列方向において互いに共通する第３半導体領域（Ｎウェル６およびＮ型拡散領域７）を有している。例えば、１行目の画素回路１０と２行目の画素回路とは、Ｙ軸方向において、オーバーフロートランジスタＭｐｄｒのドレイン電極が共通し、３行目の画素回路１０と４行目の画素回路とは、Ｙ軸方向において、オーバーフロートランジスタＭｐｄｒのドレイン電極が共通している。
【0066】
図３Ａに示すように複数の画素回路１０を配置することにより、各画素回路１０の矩形状に形成されたフォトダイオードＰＰＤの四辺の内、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌが形成されている一辺以外の三辺の周囲の領域において、各画素回路１０のオーバーフロートランジスタＭｐｄｒのドレイン電極としてのＮウェル６およびＮ型拡散領域７が共通になる。すなわち、フォトダイオードＰＰＤの四辺のうち三辺側の領域において、ＳＴＩ等の素子分離酸化膜層が形成されない。
【0067】
以上、実施の形態１に係る半導体装置１００によれば、オーバーフロートランジスタＭｐｄｒのドレイン電極としてのＮウェル６およびＮ型拡散領域７がフォトダイオードＰＰＤの周囲を囲むように形成されているので、従来の固体撮像素子に比べて、フォトダイオードＰＰＤの周囲の領域に形成される素子分離酸化膜層を大幅に削減することができる。
【0068】
具体的には、図３Ａに示したように、半導体基板１上の行方向および列方向に画素回路１０を複数並べて配置した場合において、行方向（Ｘ軸方向）に隣り合う画素回路１０のオーバーフロートランジスタＭｐｄｒは、行方向において互いに共通するドレイン電極（Ｎウェル６およびＮ型拡散領域７）を有している。
これによれば、行方向において隣り合う画素回路１０間に素子分離酸化膜層を形成する必要がないので、フォトダイオードＰＰＤの周囲の領域に形成される素子分離酸化膜層を削減することができる。また、固体撮像素子を形成するために必要な半導体基板１のチップ面積を削減することも可能となり、半導体装置１００のコストを削減することが可能となる。
これによれば、行方向において隣り合う画素回路１０間に素子分離酸化膜層を形成する必要がないので、フォトダイオードＰＰＤの周囲の領域に形成される素子分離酸化膜層を削減することができる。また、固体撮像素子を形成するために必要な半導体基板１のチップ面積を削減することも可能となり、半導体装置１００のコストを削減することが可能となる。
【0069】
また、上述したように、オーバーフロートランジスタＭｐｄｒが列方向（Ｙ軸方向）に互いに隣接する２つの画素回路１０において、列方向において互いに共通するＮウェル６およびＮ型拡散領域７を有している。
これによれば、列方向において画素回路１０間に形成される素子分離酸化膜層を減らすことができる。また、固体撮像素子を形成するために必要な半導体基板１のチップ面積を削減することも可能となり、半導体装置１００のコストを更に削減することが可能となる。
これによれば、列方向において画素回路１０間に形成される素子分離酸化膜層を減らすことができる。また、固体撮像素子を形成するために必要な半導体基板１のチップ面積を削減することも可能となり、半導体装置１００のコストを更に削減することが可能となる。
【0070】
このように、本実施の形態に係る半導体装置１によれば、フォトダイオードＰＰＤの周囲の領域に形成される素子分離酸化膜層を大幅に削減することができるので、フォトダイオードに流れる暗電流を大幅に減らすことが可能となる。これにより、従来の固体撮像素子に比べて、より効果的に放射線のトータルドーズ効果に起因するホワイトアウトを抑制することが可能となり、耐放射線性を向上させることができる。
【0071】
≪実施の形態２≫
図４は、実施の形態２に係る半導体装置１００Ａのレイアウト構成を示す平面図である。
図４は、実施の形態２に係る半導体装置１００Ａのレイアウト構成を示す平面図である。
【0072】
図４において、実施の形態１と同様に、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。なお、図４において、回路素子同士を接続する配線層のうち最上位の配線層の表示が省略されている。図４において、Ｙ軸方向を列方向、Ｘ軸方向を行方向とする。
【0073】
図４に示すように、実施の形態２に係る半導体装置１００Ａは、半導体基板１に各画素回路１０が同一の向きとなるように配置される点において、実施の形態１に係る半導体装置１００と相違し、その他の点においては、実施の形態１に係る半導体装置１００と同様である。
【0074】
具体的には、半導体装置１００Ａにおいて、各画素回路１０の転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌは、列方向の一方の側（Ｙ軸方向の正側）に配置されている。
【0075】
行方向（Ｘ軸方向）に隣り合う画素回路１０のオーバーフロートランジスタＭｐｄｒは、行方向において互いに共通するドレイン電極（第３半導体領域としてのＮウェル６およびＮ型拡散領域７）を有している。
【0076】
また、行方向（Ｘ軸方向）および列方向（Ｙ軸方向）に隣り合う画素回路１０は、互いのフォトダイオードＰＰＤ同士の距離が等しくなるように、配置されている。例えば、図４に示すように、画素回路１０＿１の中心部Ｐ１から行方向（Ｘ軸方向）に画素回路１０＿１と隣り合う画素回路１０＿２の中心部Ｐ２までの距離Ｌ１２は、画素回路１０＿１の中心部Ｐ１から列方向（Ｙ軸方向）に画素回路１０＿１と隣り合う画素回路１０＿３の中心部Ｐ３までの距離Ｌ１３と等しい（Ｌ１２＝Ｌ１３）。
【0077】
以上、実施の形態２に係る半導体装置１００Ａによれば、行方向（Ｘ軸方向）のみならず、列方向（Ｙ軸方向）にも各画素回路１０を均等に配置することができるので、撮像した画像の水平方向の解像度と垂直方向の解像度を均一にすることができる。
【0078】
また、実施の形態１に係る半導体装置１００と同様に、行方向（Ｘ軸方向）に隣り合う画素回路１０のオーバーフロートランジスタＭｐｄｒは、行方向において互いに共通するドレイン電極（Ｎウェル６およびＮ型拡散領域７）を有しているので、矩形状のフォトダイオードＰＰＤの四辺のうち二辺分の素子分離酸化膜層を削減することができる。これにより、放射線のトータルドーズ効果によるホワイトアウトを抑制しつつ、半導体装置１００Ａのコストを削減することが可能となる。
【0079】
≪実施の形態３≫
図５は、実施の形態３に係る半導体装置１００Ｂの画素回路１０Ｂのレイアウト構成を示す平面図である。
図５は、実施の形態３に係る半導体装置１００Ｂの画素回路１０Ｂのレイアウト構成を示す平面図である。
【0080】
図６は、実施の形態３に係る半導体装置１００Ｂのレイアウト構成を示す平面図である。
【0081】
図５および図６において、実施の形態１と同様に、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。なお、図５および図６において、回路素子同士を接続する配線層のうち最上位の配線層の表示が省略されている。図６において、Ｙ軸方向を列方向、Ｘ軸方向を行方向とする。
【0082】
図５に示すように、実施の形態３に係る半導体装置１００Ｂは、半導体基板１の平面において、各画素回路１０ＢのＮウェル６およびＮ型拡散領域７がＸ軸方向およびＹ軸方向に拡張されている点において、実施の形態１に係る半導体装置１００と相違し、その他の点においては、実施の形態１に係る半導体装置１００と同様である。
【0083】
具体的には、図５および図６に示すように、半導体基板１の平面において各画素回路１０Ｂを画成する画素境界線のうち、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌが形成されている側の行方向の第１画素境界線ＡからフォトダイオードＰＰＤの端部までの距離Ｌｐ１と、フォトダイオードＰＰＤを挟んで第１画素境界線Ａと反対側の行方向の第２画素境界線Ａ’からフォトダイオードＰＰＤの端部までの距離Ｌｐ２とが等しくなるように、各画素回路１０の第３半導体領域（Ｎウェル６およびＮ型拡散領域７）が第２画素境界線Ａ’に接して形成されている。
これによれば、列方向（Ｙ軸方向）に各画素回路１０Ｂを均等に配置することができるので、撮像した画像の垂直方向の解像度を均一にすることができる。
これによれば、列方向（Ｙ軸方向）に各画素回路１０Ｂを均等に配置することができるので、撮像した画像の垂直方向の解像度を均一にすることができる。
【0084】
また、図６に示すように、行方向（Ｘ軸方向）においても各画素回路１０ＢのフォトダイオードＰＰＤ間の距離が等しくなるように、各画素回路１０ＢのＮウェル６およびＮ型拡散領域７を行方向に延長する。
これによれば、行方向（Ｘ軸方向）に各画素回路１０Ｂを均等に配置することができるので、撮像した画像の水平方向の解像度を均一にすることができる。更に、列方向と行方向のフォトダイオードＰＰＤ間の距離を等しくすることにより、水平方向と垂直方向との間の解像度を均一にすることができる。
これによれば、行方向（Ｘ軸方向）に各画素回路１０Ｂを均等に配置することができるので、撮像した画像の水平方向の解像度を均一にすることができる。更に、列方向と行方向のフォトダイオードＰＰＤ間の距離を等しくすることにより、水平方向と垂直方向との間の解像度を均一にすることができる。
【0085】
以上、実施の形態３に係る半導体装置１００Ｂによれば、実施の形態１に係る半導体装置１００と同様に耐放射線性を向上させることができるとともに、画像の解像度を均一にすることが可能となる。
【0086】
≪実施の形態４≫
図７は、実施の形態４に係る半導体装置１００Ｃの画素回路１０Ｃのレイアウト構成を示す平面図である。
図７は、実施の形態４に係る半導体装置１００Ｃの画素回路１０Ｃのレイアウト構成を示す平面図である。
【0087】
図７において、実施の形態１と同様に、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。なお、図７において、回路素子同士を接続する配線層のうち最上位の配線層の表示が省略されている。
【0088】
実施の形態４に係る半導体装置１００Ｃは、半導体基板１の平面において、各画素回路１０の第３半導体領域としてのＮウェル６およびＮ型拡散領域７が、矩形状のフォトダイオードＰＰＤの四辺のうち一辺側にのみ形成される点において、実施の形態１に係る半導体装置１００と相違し、その他の点においては、実施の形態１に係る半導体装置１００と同様である。
【0089】
実施の形態４に係る画素回路１０Ｃにおいて、オーバーフロートランジスタＭｐｄｒのゲート電極となるゲート領域５Ｃは、多角形状のフォトダイオードの一辺を除く他の辺を少なくとも囲むように形成されている。例えば、図７に示すように、ゲート領域５Ｃは、平面視で矩形状のフォトダイオードＰＰＤの四辺のうち少なくとも三辺を囲むように形成されている。
【0090】
また、平面視において、オーバーフロートランジスタＭｐｄｒのドレイン電極となる第３半導体領域（Ｎウェル６ＣおよびＮ型拡散領域７Ｃ）が、ゲート領域５Ｃによって囲まれているフォトダイオードＰＰＤの他の辺（三辺）のうち一辺に沿って、ゲート領域５Ｃを挟んでＮウェル３と離間して形成されている。例えば、Ｎウェル６ＣおよびＮ型拡散領域７Ｃは、フォトダイオードＰＰＤのＹ軸方向正側の一辺に沿って、ゲート領域５Ｃを挟んでＮウェル３と離間して形成されている。
【0091】
【0092】
図８に示すように、画素回路１０Ｃは、平面視において、半導体基板１の列方向（Ｙ方向）と行方向（Ｘ方向）にそれぞれ並んで形成されている。行方向に隣り合う画素回路１０Ｃは、行方向において互いに共通するゲート領域５Ｃを有している。
【0093】
また、図８におけるＹ軸正方向の最上位の行を１行目としたとき、奇数行目の画素回路１０において、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌは、列方向の一方の側（Ｙ軸方向の正側）に配置されている。偶数行目の画素回路１０において、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌは、列方向の他方の側（Ｙ軸方向の負側）に配置されている。
【0094】
図８に示すように、列方向（Ｙ軸方向）にオーバーフロートランジスタＭｐｄｒのドレイン電極が隣り合う画素回路１０Ｃは、列行方向において互いに共通する第３半導体領域（Ｎウェル６およびＮ型拡散領域７）を有している。
【0095】
以上、実施の形態４に係る半導体装置１００Ｃによれば、行方向に隣り合う画素回路１０Ｃが行方向において互いに共通するゲート領域５Ｃを有しているので、フォトダイオードの四辺のうち二辺分の素子分離酸化膜層を削減することができる。これにより、従来の固体撮像素子に比べて、放射線のトータルドーズ効果によるホワイトアウトを抑制することが可能となる。
【0096】
また、行方向においてオーバーフロートランジスタＭｐｄｒのドレイン電極を構成するＮウェル６およびＮ型拡散領域７が形成されないので、フォトダイオードＰＰＤの面積を大きくすることができる。これにより、各画素の開口を拡大することができるので、フォトダイオードの電荷の蓄積容量の増大と光感度の向上が期待できる。
【0097】
なお、実施の形態４に係る半導体装置１００Ｃにおいて、垂直方向（Ｙ方向）および水平方向（Ｘ方向）の画素の解像度を均一にするために、実施の形態３の半導体装置１００Ｂのように、各画素回路１０を拡張してもよい。例えば、フォトダイオードＰＰＤを水平方向に拡張し、あるいは、オーバーフロートランジスタＭｐｄｒのゲート電極となるゲート領域５Ｃを水平方向に拡張すればよい。また、実施の形態２の半導体装置１００Ａのように、各画素回路１０Ｃの向きを統一して、各画素回路１０のフォトダイオードＰＰＤ間の距離を均等にしてもよい。
【0098】
≪実施の形態の拡張≫
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0099】
例えば、第１導電型をＮ型とし、第２導電型をＰ型として、各トランジスタを形成してもよい。
【符号の説明】
【0100】
１…半導体基板、２…第１半導体領域（Ｐウェル）、３…第２半導体領域（Ｎウェル）、４…ピニング層、５，５Ｃ…ゲート領域、６，６Ｃ…第３半導体領域（Ｎウェル）、７，７Ｃ…第３半導体領域（Ｎ型拡散領域）、１０，１０＿１～１０＿３，１０Ｂ，１０Ｃ…画素回路、１００，１００Ａ，１００Ｂ，１００Ｃ…半導体装置、Ａ…第１画素境界線、Ａ’…第２画素境界線、ＦＤ…電荷蓄積部、ＧＮＤ…グラウンド電位、Ｌ１２…距離、Ｌ１３…距離、Ｌｐ…距離、Ｌｐ１…距離、Ｌｐ２…距離、Ｍｄｒｖ…増幅トランジスタ、Ｍｆｄｒ…リセットトランジスタ、Ｍｐｄｒ…オーバーフロートランジスタ、Ｍｓｅｌ…選択トランジスタ、Ｍｔｇ…転送トランジスタ、Ｎ１…ノード、ＯＵＴ…出力信号線、Ｐ１～Ｐ３…フォトダイオードＰＰＤの中心部、ＰＰＤ…埋め込み型フォトダイオード（フォトダイオード）、ＶＤＤ…電源電圧、ＶＲＲ…電源電圧、φＦＤＲ…信号、φＰＤＲ…信号、φＳＥＬ…信号、φＴＧ…信号。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】