特許 7617072 ゲートドライバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-08

(45)【発行日】2025-01-17

(54)【発明の名称】ゲートドライバ

(51)【国際特許分類】

   H03K 17/06 20060101AFI20250109BHJP

   H03K 17/687 20060101ALI20250109BHJP

   H02M 3/155 20060101ALI20250109BHJP

   H03K 19/094 20060101ALN20250109BHJP

【ＦＩ】

H03K17/06 063

H03K17/687 F

H02M3/155

H03K19/094 210

【請求項の数】 10

(21)【出願番号】P 2022501616

(86)(22)【出願日】2020-09-15

(86)【国際出願番号】 JP2020034942

(87)【国際公開番号】W WO2021166303

(87)【国際公開日】2021-08-26

【審査請求日】2023-08-10

(31)【優先権主張番号】P 2020025856

(32)【優先日】2020-02-19

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】今田 壮彦

【審査官】間宮 嘉誉

(56)【参考文献】

【文献】特開２０１１－２５９５４８（ＪＰ，Ａ）

【文献】特開２０１８－１３３９１６（ＪＰ，Ａ）

【文献】特開２０１９－１９８１３４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １７／０６

Ｈ０３Ｋ １７／６８７

Ｈ０２Ｍ ３／１５５

Ｈ０３Ｋ １９／０９４

(57)【特許請求の範囲】

【請求項1】

入力電圧の印加端とスイッチ電圧の印加端との間に接続された上側のＮチャネル型のトランジスタと、前記スイッチ電圧の印加端と接地端との間に接続された下側の整流素子からなるハーフブリッジ回路のうち、前記上側のＮチャネル型のトランジスタを駆動するゲートドライバであって、
前記スイッチ電圧よりもブートキャパシタの両端間電圧だけ高いブート電圧の印加端と前記スイッチ電圧の印加端との間に接続されたキャパシタ回路と、
前記トランジスタのオン遷移時に前記入力電圧で前記トランジスタの入力ゲート容量をプリチャージしてから前記ブート電圧で前記入力ゲート容量をチャージし、前記トランジスタのオン遷移後に前記キャパシタ回路の容量値を引き下げるタイミング制御回路と、
を有し、
前記キャパシタ回路の容量値を引き下げることにより、前記ブート電圧を持ち上げる、ゲートドライバ。

【請求項2】

前記入力電圧の印加端と前記トランジスタのゲートとの間に接続された第１内部スイッチと、前記トランジスタのゲートと前記スイッチ電圧の印加端との間に接続された第２内部スイッチと、前記ブート電圧の印加端と前記トランジスタのゲートとの間に接続された第３内部スイッチと、をさらに有し、
前記タイミング制御回路は、前記第１内部スイッチ、前記第２内部スイッチ及び前記第３内部スイッチの切替タイミングを制御する、請求項１に記載のゲートドライバ。

【請求項3】

前記キャパシタ回路は、第１端が前記ブート電圧の印加端に接続された第１キャパシタと、第１端が前記スイッチ電圧の印加端に接続された第２キャパシタと、前記第１キャパシタの第２端と前記スイッチ電圧の印加端との間に接続された第４内部スイッチと、前記第１キャパシタの第２端と前記第２キャパシタの第２端との間に接続された第５内部スイッチと、前記ブート電圧の印加端と前記第２キャパシタの第２端との間に接続された第６内部スイッチと、を含み、
前記タイミング制御回路は、前記第４内部スイッチ、前記第５内部スイッチ及び前記第６内部スイッチの切替タイミングを制御する、請求項２に記載のゲートドライバ。

【請求項4】

前記タイミング制御回路は、
前記第１内部スイッチ、前記第３内部スイッチ及び前記第５内部スイッチをオフして、前記第２内部スイッチ、前記第４内部スイッチ及び前記第６内部スイッチをオンする第１駆動フェイズと、
前記第２内部スイッチ、前記第３内部スイッチ及び前記第５内部スイッチをオフして、前記第１内部スイッチ、前記第４内部スイッチ及び前記第６内部スイッチをオンする第２駆動フェイズと、
前記第１内部スイッチ、前記第２内部スイッチ及び前記第５内部スイッチをオフして、前記第３内部スイッチ、前記第４内部スイッチ及び前記第６内部スイッチをオンする第３駆動フェイズと、
前記第１内部スイッチ、前記第２内部スイッチ、前記第４内部スイッチ及び前記第６内部スイッチをオフして、前記第３内部スイッチ及び前記第５内部スイッチをオンする第４駆動フェイズと、
を順次切り替える、請求項３に記載のゲートドライバ。

【請求項5】

前記第１内部スイッチは、
ドレインが前記入力電圧の印加端に接続されたＮＤＭＯＳＦＥＴと、
ソースが前記ＮＤＭＯＳＦＥＴのソースに接続されてドレインが前記トランジスタのゲートに接続されたＮＭＯＳＦＥＴと、
を含む、請求項２～４のいずれか一項に記載のゲートドライバ。

【請求項6】

前記タイミング制御回路は、前記ＮＤＭＯＳＦＥＴをオンする前に前記ＮＭＯＳＦＥＴをオンし、前記第３内部スイッチをオンする前に前記ＮＭＯＳＦＥＴをオフする、請求項５に記載のゲートドライバ。

【請求項7】

前記第３内部スイッチは、ＰＤＭＯＳＦＥＴである、請求項２～６のいずれか一項に記載のゲートドライバ。

【請求項8】

請求項１～７のいずれか一項に記載のゲートドライバを集積化して成る、半導体装置。

【請求項9】

前記ブート電圧の印加端と前記スイッチ電圧の印加端との間に接続されたブートキャパシタをさらに集積化して成る、請求項８に記載の半導体装置。

【請求項10】

前記入力電圧の印加端と前記スイッチ電圧の印加端との間に接続された前記上側のＮチャネル型のトランジスタをさらに集積化して成る、請求項８又は９に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、ゲートドライバに関する。

【背景技術】

【0002】

従来、ブートストラップ回路からブート電圧の供給を受けて、Ｎチャネル型のトランジスタ（例えば、ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］やＩＧＢＴ［insulated gate bipolar transistor］）を駆動するゲートドライバが広く一般に用いられている（例えば特許文献１を参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００４－３０４５２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、ブートキャパシタが小容量である場合には、ブート電圧を所望値に維持することが難しくなり、トランジスタのゲート駆動に支障を生じるおそれがあった。

【0005】

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、ブートキャパシタが小容量であってもトランジスタのゲート駆動に支障を生じにくいゲートドライバを提供することを目的とする。

【課題を解決するための手段】

【0006】

例えば、本明細書中に開示されているゲートドライバは、入力電圧の印加端とスイッチ電圧の印加端との間に接続されたＮチャネル型のトランジスタを駆動するゲートドライバであって、前記スイッチ電圧よりもブートキャパシタの両端間電圧だけ高いブート電圧の印加端と前記スイッチ電圧の印加端との間に接続されたキャパシタ回路と、前記トランジスタのオン遷移時に前記入力電圧で前記トランジスタの入力ゲート容量をプリチャージしてから前記ブート電圧で前記入力ゲート容量をチャージし、前記トランジスタのオン遷移後に前記キャパシタ回路の容量値を引き下げるタイミング制御回路と、を有する構成（第１の構成）とされている。

【0007】

なお、上記第１の構成から成るゲートドライバは、前記入力電圧の印加端と前記トランジスタのゲートとの間に接続された第１内部スイッチと、前記トランジスタのゲートと前記スイッチ電圧の印加端との間に接続された第２内部スイッチと、前記ブート電圧の印加端と前記トランジスタのゲートとの間に接続された第３内部スイッチと、をさらに有し、前記タイミング制御回路は、前記第１内部スイッチ、前記第２内部スイッチ及び前記第３内部スイッチの切替タイミングを制御する構成（第２の構成）にしてもよい。

【0008】

また、上記第２の構成から成るゲートドライバにおいて、前記キャパシタ回路は、第１端が前記ブート電圧の印加端に接続された第１キャパシタと、第１端が前記スイッチ電圧の印加端に接続された第２キャパシタと、前記第１キャパシタの第２端と前記スイッチ電圧の印加端との間に接続された第４内部スイッチと、前記第１キャパシタの第２端と前記第２キャパシタの第２端との間に接続された第５内部スイッチと、前記ブート電圧の印加端と前記第２キャパシタの第２端との間に接続された第６内部スイッチと、を含み、前記タイミング制御回路は、前記第４内部スイッチ、前記第５内部スイッチ及び前記第６内部スイッチの切替タイミングを制御する構成（第３の構成）にしてもよい。

【0009】

また、上記第３の構成から成るゲートドライバにおいて、前記タイミング制御回路は、前記第１内部スイッチ、前記第３内部スイッチ及び前記第５内部スイッチをオフして、前記第２内部スイッチ、前記第４内部スイッチ及び前記第６内部スイッチをオンする第１駆動フェイズと、前記第２内部スイッチ、前記第３内部スイッチ及び前記第５内部スイッチをオフして、前記第１内部スイッチ、前記第４内部スイッチ及び前記第６内部スイッチをオンする第２駆動フェイズと、前記第１内部スイッチ、前記第２内部スイッチ及び前記第５内部スイッチをオフして、前記第３内部スイッチ、前記第４内部スイッチ及び前記第６内部スイッチをオンする第３駆動フェイズと、前記第１内部スイッチ、前記第２内部スイッチ、前記第４内部スイッチ及び前記第６内部スイッチをオフして、前記第３内部スイッチ及び前記第５内部スイッチをオンする第４駆動フェイズと、を順次切り替える構成（第４の構成）にしてもよい。

【0010】

また、上記第２～第４いずれかの構成から成るゲートドライバにおいて、前記第１内部スイッチは、ドレインが前記入力電圧の印加端に接続されたＮＤＭＯＳＦＥＴと、ソースが前記ＮＤＭＯＳＦＥＴのソースに接続されてドレインが前記トランジスタのゲートに接続されたＮＭＯＳＦＥＴと、を含む、構成（第５の構成）にしてもよい。

【0011】

また、上記第５の構成から成るゲートドライバにおいて、前記タイミング制御回路は、前記ＮＤＭＯＳＦＥＴをオンする前に前記ＮＭＯＳＦＥＴをオンし、前記第３内部スイッチをオンする前に前記ＮＭＯＳＦＥＴをオフする構成（第６の構成）にしてもよい。

【0012】

また、上記第２～第６いずれかの構成から成るゲートドライバにおいて、前記第３内部スイッチは、ＰＤＭＯＳＦＥＴである構成（第７の構成）にしてもよい。

【0013】

また、例えば、本明細書中に開示されている半導体装置は、上記第１～第７いずれかの構成から成るゲートドライバを集積化して成る構成（第８の構成）にしてもよい。

【0014】

また、上記第８の構成から成る半導体装置は、前記ブート電圧の印加端と前記スイッチ電圧の印加端との間に接続されたブートキャパシタをさらに集積化して成る構成（第９の構成）にしてもよい。

【0015】

また、上記第８又は第９の構成から成る半導体装置は、前記入力電圧の印加端と前記スイッチ電圧の印加端との間に接続されたＮチャネル型のトランジスタをさらに集積化して成る構成（第１０の構成）にしてもよい。

【発明の効果】

【0016】

本明細書中に開示されている発明によれば、ブートキャパシタが小容量であってもトランジスタのゲート駆動に支障を生じにくいゲートドライバを提供することが可能となる。

【図面の簡単な説明】

【0017】

【図1】スイッチング電源の全体構成を示す図

【図2】上側ドライバの一構成例を示す図

【図3】キャパシタ回路の一構成例を示す図

【図4】駆動フェイズの一例を示す図

【図5】駆動フェイズ毎のスイッチ切替状態を示す図

【図6】スイッチ電圧及びブート電圧それぞれの立ち上がり挙動を示す図

【図7】内部スイッチ及びタイミング制御回路の一構成例を示す図

【図8】ＮＭＯＳＦＥＴの縦断面を示す図

【図9】タイミング制御回路の一動作例を示す図

【発明を実施するための形態】

【0018】

＜スイッチング電源＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１は、入力電圧Ｖｉを降圧して所望の出力電圧Ｖｏを生成する降圧型ＤＣ／ＤＣコンバータであり、半導体装置１００と、これに外付けされるディスクリート部品（本図ではインダクタＬ及びキャパシタＣを例示）と、を有する。

【0019】

半導体装置１００は、スイッチング電源１の動作を統括的に制御する主体（いわゆる電源制御ＩＣ）であり、装置外部との電気的接続を確立する手段として、複数本の外部端子（本図ではＰＶＩＮピン、ＳＷピン、及び、ＧＮＤピンを例示）を有する。

【0020】

ＰＶＩＮピン（電源端子）は、入力電圧Ｖｉの印加端に接続されている。ＳＷピン（スイッチ端子）は、インダクタＬの第１端に接続されている。インダクタＬの第２端とキャパシタＣの第１端は、出力電圧Ｖｏの印加端に接続されている。ＧＮＤピン（接地端子）とキャパシタＣの第２端は、接地端に接続されている。このように接続されたインダクタＬ及びキャパシタＣは、ＳＷピンに現れる矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏを生成する整流平滑回路として機能する。

【0021】

＜半導体装置＞
引き続き、図１を参照しながら、半導体装置１００の内部構成について説明する。本構成例の半導体装置１００は、上側トランジスタ１０Ｈ及び下側トランジスタ１０Ｌと、上側ドライバ２０Ｈ及び下側ドライバ２０Ｌと、上側レベルシフタ３０Ｈ及び下側レベルシフタ３０Ｌと、ロジック回路４０と、ブートキャパシタＣｂと、内部スイッチＳＷ０と、を集積化して成る。

【0022】

上側トランジスタ１０Ｈは、ＰＶＩＮピンとＧＮＤピンとの間に接続されたハーフブリッジ出力段の上側スイッチ（出力トランジスタ）として機能する半導体素子であり、本図ではＮＭＯＳＦＥＴが用いられている。接続関係を具体的に述べると、上側トランジスタ１０Ｈのドレインは、ＰＶＩＮピンに接続されている。上側トランジスタ１０Ｈのソースは、ＳＷピンに接続されている。上側トランジスタ１０Ｈのゲートは、上側ドライバ２０Ｈの出力端（＝上側ゲート駆動信号ＨＧの印加端）に接続されている。

【0023】

上側トランジスタ１０Ｈは、上側ゲート駆動信号ＨＧがハイレベル（＝Ｖｂ）であるときにオンして上側ゲート駆動信号ＨＧがローレベル（＝Ｖｓｗ）であるときにオフする。

【0024】

なお、上側トランジスタ１０Ｈには、ゲート・ドレイン間寄生容量Ｃｇｄ、ゲート・ソース間寄生容量Ｃｇｓ、及び、ドレイン・ソース間寄生容量Ｃｄｓが付随する。ここで、ゲート・ドレイン間寄生容量Ｃｇｄとゲート・ソース間寄生容量Ｃｇｓとの和は、上側トランジスタ１０Ｈの入力ゲート容量Ｃｉｓｓ（＝Ｃｇｄ＋Ｃｇｓ）に相当する。一方、ドレイン・ソース間寄生容量Ｃｄｓとゲート・ドレイン間寄生容量Ｃｇｄとの和は、上側トランジスタ１０Ｈの出力ゲート容量Ｃｏｓｓ（＝Ｃｄｓ＋Ｃｇｄ）に相当する。また、ゲート・ドレイン間寄生容量Ｃｇｄは、上側トランジスタ１０Ｈの帰還ゲート容量Ｃｒｓｓ（＝Ｃｇｄ）に相当する。

【0025】

下側トランジスタ１０Ｌは、上記したハーフブリッジ出力段の下側スイッチ（同期整流トランジスタ）として機能する半導体素子であり、本図ではＮＭＯＳＦＥＴが用いられている。接続関係を具体的に述べると、下側トランジスタ１０Ｌのドレインは、ＳＷピンに接続されている。下側トランジスタ１０Ｌのソースは、ＧＮＤピンに接続されている。下側トランジスタ１０Ｌのゲートは、下側ゲートドライバ２０Ｌの出力端（＝下側ゲート駆動信号ＬＧの印加端）に接続されている。

【0026】

下側トランジスタ１０Ｌは、下側ゲート駆動信号ＬＧがハイレベル（＝Ｖｉ）であるときにオンして下側ゲート駆動信号ＬＧがローレベル（＝ＧＮＤ）であるときにオフする。

【0027】

ただし、スイッチング電源１の整流方式は、必ずしも同期整流方式に限定されるものではなく、ダイオード整流方式を採用してもよい。その場合には、下側トランジスタ１０Ｌに代えて、カソードがＳＷピンに接続されてアノードがＧＮＤピンに接続されたダイオードを内蔵又は外付けすればよい。

【0028】

上側ドライバ２０Ｈは、上側ゲート制御信号ＨＳの入力を受けて上側ゲート駆動信号ＨＧを出力する。なお、上側ドライバ２０Ｈは、基本的に、上側ゲート制御信号ＨＳがハイレベル（＝Ｖｂ）であるときに上側ゲート駆動信号ＨＧをハイレベル（＝Ｖｂ）とし、上側ゲート制御信号ＨＳがローレベル（＝Ｖｓｗ）であるときに上側ゲート駆動信号ＨＧをローレベル（＝Ｖｓｗ）とする。

【0029】

また、上側ドライバ２０Ｈについては、ブートキャパシタＣｂが小容量であっても上側トランジスタ１０Ｈのゲート駆動に支障を生じにくいように、種々の工夫（入力電圧Ｖｉを用いたプリジャージ機能、並びに、キャパシタ回路を用いたブート電圧維持機能など、詳細は後述）が凝らされている。

【0030】

下側ドライバ２０Ｌは、下側ゲート制御信号ＬＳの入力を受けて下側ゲート駆動信号ＬＧを出力する。下側ドライバ２０Ｌは、基本的に、下側ゲート制御信号ＬＳがハイレベル（＝Ｖｉ）であるときに下側ゲート駆動信号ＬＧをハイレベル（＝Ｖｉ）とし、下側ゲート制御信号ＬＳがローレベル（＝ＧＮＤ）であるときに下側ゲート駆動信号ＬＧをローレベル（＝ＧＮＤ）とする。

【0031】

上側レベルシフタ３０Ｈは、上側ロジック信号ＨＳ０（例えばＬＶ－ＧＮＤ）をレベルシフトして上側ゲート制御信号ＨＳ（例えばＶｂ－Ｖｓｗ）を生成する。

【0032】

下側レベルシフタ３０Ｌは、下側ロジック信号ＬＳ０（例えばＬＶ－ＧＮＤ）をレベルシフトして下側ゲート制御信号ＬＳ（例えばＶｉ－ＧＮＤ）を生成する。

【0033】

ロジック回路４０は、入力電圧Ｖｉから所望の出力電圧Ｖｏが生成されるように、上側ロジック信号ＨＳ０及び下側ロジック信号ＬＳ０をそれぞれ生成する。なお、出力電圧Ｖｏの帰還制御方式については、任意の周知技術（電圧モード制御、電流モード制御、ヒステリシス制御（リップル制御）など）を適用すればよいので、詳細な説明は省略する。

【0034】

ブートキャパシタＣｂは、ブート電圧Ｖｂの印加端とＳＷピン（＝スイッチ電圧Ｖｓｗの印加端）との間に接続されている。

【0035】

内部スイッチＳＷ０は、ブート電圧Ｖｂの印加端とＰＶＩＮピン（＝入力電圧Ｖｉの印加端）との間に接続されている。内部スイッチＳＷ０は、例えば、下側トランジスタ１０Ｌのオン期間（＝スイッチ電圧Ｖｓｗのローレベル期間）にオンして、上側トランジスタ１０Ｈのオン期間（＝スイッチ電圧Ｖｓｗのハイレベル期間）にオフする。なお、内部スイッチＳＷ０は、ブート電圧Ｖｂの印加端と内部電源電圧ＶＲＥＦ（例えば５Ｖ）の印加端との間に接続してもよい。

【0036】

このように接続されたブートキャパシタＣｂ及び内部スイッチＳＷ０は、スイッチ電圧ＶｓｗよりもブートキャパシタＣｂの両端間電圧だけ高いブート電圧Ｖｂを生成するブートストラップ回路を形成している。

【0037】

ところで、本図で示したように、ブートキャパシタＣｂを半導体装置１００に内蔵すれば、外付けのディスクリート部品を削減することが可能となる。しかしながら、ＩＣ内蔵型のブートキャパシタＣｂは、その容量値を十分に確保することが難しい（例えば、上側トランジスタ１０Ｈに付随する入力ゲート容量Ｃｉｓｓの５倍程度を想定）。

【0038】

そのため、上側ドライバ１０Ｈに何の工夫もしていなければ、上側トランジスタ１０Ｈのオン遷移に伴い、ブートキャパシタＣｂに蓄えられた電荷が入力ゲート容量Ｃｉｓｓのチャージで吸い取られてしまい、ブート電圧Ｖｂが低下して上側トランジスタ１０Ｈのゲート駆動に支障を生じるおそれがある。

【0039】

このような考察に鑑み、上側ドライバ１０Ｈについては、ブートキャパシタＣｂが小容量であっても上側トランジスタ１０Ｈのゲート駆動に支障を生じにくいように、種々の工夫が凝らされている。そこで、以下では、上側ドライバ２０Ｈについて詳細に説明する。

【0040】

＜上側ドライバ＞
図２は、上側ドライバ２０Ｈの一構成例を示す図である。本構成例の上側ドライバ２０Ｈは、内部スイッチＳＷ１～ＳＷ３と、キャパシタ回路２１と、タイミング制御回路２２と、を含む。

【0041】

内部スイッチＳＷ１は、入力電圧Ｖｉの印加端と上側ゲート駆動信号ＨＧの印加端（＝上側トランジスタ１０Ｈのゲート）との間に接続されており、スイッチ制御信号Ｓ１に応じてオン／オフされる。

【0042】

内部スイッチＳＷ２は、上側ゲート駆動信号ＨＧの印加端とスイッチ電圧Ｖｓｗの印加端との間に接続されており、スイッチ制御信号Ｓ２に応じてオン／オフされる。

【0043】

内部スイッチＳＷ３は、ブート電圧Ｖｂの印加端と上側ゲート駆動信号ＨＧの印加端との間に接続されており、スイッチ制御信号Ｓ３に応じてオン／オフされる。

【0044】

キャパシタ回路２１は、ブート電圧Ｖｂの印加端とスイッチ電圧Ｖｓｗの印加端との間に接続されており、スイッチ制御信号Ｓ４に応じてその容量値Ｃ２１が切り替えられる。なお、キャパシタ回路２１は、複数のキャパシタと内部スイッチ（いずれも不図示）を含んでいるが、その内部構成については後述する。

【0045】

タイミング制御回路２２は、上側ゲート制御信号ＨＳの入力を受けてスイッチ制御信号Ｓ１～Ｓ４をそれぞれ生成することにより、内部スイッチＳＷ１～ＳＷ３それぞれのオン／オフ切替タイミング、及び、キャパシタ回路２２の容量値切替タイミングを制御する。

【0046】

例えば、タイミング制御回路２２は、上側トランジスタ１０Ｈのオン遷移時に入力電圧Ｖｉで上側トランジスタ１０Ｈの入力ゲート容量Ｃｉｓｓをプリチャージ（ＳＷ１オン、ＳＷ２オフ、ＳＷ３オフ）してからブート電圧Ｖｂで入力ゲート容量Ｃｉｓｓをチャージ（ＳＷ１オフ、ＳＷ２オフ、ＳＷ３オン）し、上側トランジスタ１０Ｈのオン遷移後にキャパシタ回路２１の容量値Ｃ２１を引き下げるように、スイッチ制御信号Ｓ１～Ｓ４をそれぞれ生成するとよい。

【0047】

このような内部スイッチ制御によれば、ブートキャパシタＣｂが小容量であっても、上側トランジスタ１０Ｈのオン遷移に伴うブート電圧Ｖｂの低下を抑制することができるので、上側トランジスタ１０Ｈのゲート駆動に支障を生じにくくなる（詳細は後述）。

【0048】

＜キャパシタ回路＞
図３は、キャパシタ回路２１の一構成例を示す図である。本構成例のキャパシタ回路２１は、いわゆるダブラーキャパシタ（電圧ダブラー）であって、キャパシタＣ１及びＣ２と、遅延段ＤＬＹと、内部スイッチＳＷ４～ＳＷ６と、を含む。

【0049】

キャパシタＣ１は、第１端がブート電圧Ｖｂの印加端に接続されている。

【0050】

キャパシタＣ２は、第１端がスイッチ電圧Ｖｓｗの印加端に接続されている。

【0051】

遅延段ＤＬＹは、スイッチ制御信号Ｓ４に適切な遅延を与えることにより、スイッチ制御信号Ｓ４４、Ｓ４５及びＳ４６を生成する。また、遅延段ＤＬＹでは、必要に応じて、スイッチ制御信号Ｓ４の論理レベルを反転させてもよい。例えば、遅延段ＤＬＹとして複数のインバータを縦列接続したインバータ段を用い、上記複数のインバータのうち、スイッチ制御信号Ｓ４４、Ｓ４５及びＳ４６それぞれを出力するインバータの出力端を内部スイッチＳＷ４、ＳＷ５及びＳＷ６の制御端（ゲート）にそれぞれ接続しておけばよい。

【0052】

内部スイッチＳＷ４（例えばＮＭＯＳＦＥＴ）は、キャパシタＣ１の第２端とスイッチ電圧Ｖｓｗの印加端との間に接続されており、スイッチ制御信号Ｓ４４（例えば、スイッチ制御信号Ｓ４を遅延させた信号）に応じてオン／オフされる。内部スイッチＳＷ４は、例えば、スイッチ制御信号Ｓ４４がハイレベルであるときにオンして、スイッチ制御信号Ｓ４４がローレベルであるときにオフする。

【0053】

内部スイッチＳＷ５（例えばＮＭＯＳＦＥＴ）は、キャパシタＣ１の第２端とキャパシタＣ２の第２端との間に接続されており、スイッチ制御信号Ｓ４５（例えば、スイッチ制御信号Ｓ４４をさらに遅延させた信号）に応じてオン／オフされる。内部スイッチＳＷ５は、例えば、スイッチ制御信号Ｓ４５がハイレベルであるときにオンして、スイッチ制御信号Ｓ４５がローレベルであるときにオフする。

【0054】

内部スイッチＳＷ６（例えばＰＤＭＯＳＦＥＴ）は、ブート電圧Ｖｂの印加端とキャパシタＣ２の第２端との間に接続されており、スイッチ制御信号Ｓ４６（例えば、スイッチ制御信号Ｓ４を遅延及び論理反転させた信号）に応じてオン／オフされる。内部スイッチＳＷ６は、例えば、スイッチ制御信号Ｓ４６がハイレベルであるときにオフして、スイッチ制御信号Ｓ４６がローレベルであるときにオンする。

【0055】

このように、内部スイッチＳＷ４～ＳＷ６それぞれのオン／オフ切替タイミングは、タイミング制御回路２２から入力されるスイッチ制御信号Ｓ４に応じて制御される。

【0056】

特に、本構成例のキャパシタ回路２１は、その動作状態として、内部スイッチＳＷ４及びＳＷ６がオンして内部スイッチＳＷ５がオフした第１動作状態と、これとは逆に、内部スイッチＳＷ４及びＳＷ６がオフして内部スイッチＳＷ５がオンした第２動作状態を取り得る。以下、それぞれの動作状態について詳述する。

【0057】

まず、内部スイッチＳＷ４及びＳＷ６がオンして内部スイッチＳＷ５がオフした第１動作状態を考える。この場合、キャパシタＣ１及びＣ２は、ブート電圧Ｖｂの印加端とスイッチ電圧Ｖｓｗの印加端との間に並列接続された形となる。従って、キャパシタ回路２１の容量値Ｃ２１は、Ｃ２１＝Ｃ１＋Ｃ２となる。なお、上記の第１動作状態では、キャパシタＣ１及びＣ２それぞれが並列に充電される。

【0058】

次に、上記の第１動作状態から、内部スイッチＳＷ４及びＳＷ６がオフして内部スイッチＳＷ５がオンした第２動作状態に遷移した場合を考える。この場合、キャパシタＣ１及びＣ２は、ブート電圧Ｖｂの印加端とスイッチ電圧Ｖｓｗの印加端との間に直列接続された形となる。従って、キャパシタ回路２１の容量値Ｃ２１は、Ｃ２１＝（Ｃ１・Ｃ２）／（Ｃ１＋Ｃ２）に引き下げられる。

【0059】

このとき、キャパシタＣ１及びＣ２には、それぞれ、上記の第１動作状態で蓄えられた電荷が保持されている。従って、第２動作状態への遷移直前におけるキャパシタＣ１及びＣ２それぞれの両端間電圧をＶＣとすると、第１動作状態から第２動作状態への遷移直後には、ブート電圧Ｖｂが（ＶＣ＋Ｖｓｗ）から（２ＶＣ＋Ｖｓｗ）まで持ち上げられる。すなわち、両端間電圧ＶＣの２倍昇圧が実現される。

【0060】

なお、キャパシタＣ１及びＣ２それぞれの容量値を増やすほど、ブート電圧Ｖｂをより高く持ち上げることができる反面、半導体装置１００のチップに占めるレイアウト面積が大きくなる。そのため、両者のトレードオフを考慮し、例えば、第２動作状態（＝キャパシタＣ１及びＣ２の直列接続状態）におけるキャパシタ回路２１の容量値Ｃ２１（＝（Ｃ１・Ｃ２）／（Ｃ１＋Ｃ２））が入力ゲート容量Ｃｉｓｓの１／２程度となるように、キャパシタＣ１及びＣ２それぞれの容量値を設定することが望ましい。

【0061】

もちろん、キャパシタ回路２１の構成については、必ずしも上記に限定されるものではなく、両端間電圧ＶＣのｍ倍昇圧（ただしｍ＞１）を実現し得る構成であればよい。

【0062】

＜内部スイッチ制御＞
次に、タイミング制御回路２２による内部スイッチＳ１～Ｓ６のオン／オフ切替制御について、図面を参照しながら詳述する。

【0063】

図４は、内部スイッチ制御における駆動フェイズの一例を示す図であり、スイッチ電圧Ｖｓｗと駆動フェイズ（１）～（４）との関係が描写されている。本図において、時刻ｔ１～ｔ２における駆動フェイズ（１）は、スイッチ電圧Ｖｓｗのローレベル期間に相当する。時刻ｔ３～ｔ４における駆動フェイズ（２）は、スイッチ電圧Ｖｓｗの立ち上げ期間（前半）に相当する。時刻ｔ４～ｔ５における駆動フェイズ（３）は、スイッチ電圧Ｖｓｗの立ち上げ期間（後半）に相当する。時刻ｔ５～ｔ６における駆動フェイズ（４）は、スイッチ電圧Ｖｓｗのハイレベル期間に相当する。

【0064】

図５は、上記の駆動フェイズ（１）～（４）における内部スイッチＳＷ０～ＳＷ６それぞれのオン／オフ切替状態を示す図である。なお、内部スイッチＳＷ０は、必ずしもタイミング制御回路２２によりオン／オフ制御されるものではないが、説明の便宜上、本図では内部スイッチＳＷ１～ＳＷ６と同列に取り扱う。

【0065】

まず、スイッチ電圧Ｖｓｗのローレベル期間に相当する駆動フェイズ（１）（＝時刻ｔ１～ｔ２）では、内部スイッチＳＷ０がオンされて、ブート電圧Ｖｂの印加端とＰＶＩＮピン（＝入力電圧Ｖｉの印加端）との間が導通される。その結果、ブートキャパシタＣｂは、その両端間電圧が入力電圧Ｖｉとほぼ一致するまで充電される。

【0066】

また、駆動フェイズ（１）において、タイミング制御回路２２は、内部スイッチＳＷ１及びＳＷ３をオフして、内部スイッチＳＷ２をオンする。従って、上側ゲート駆動信号ＨＧがローレベル（＝Ｖｓｗ）となるので、上側トランジスタ１０Ｈがフルオフされる。

【0067】

また、駆動フェイズ（１）において、タイミング制御回路２２は、内部スイッチＳＷ５をオフして、内部スイッチＳＷ４及びＳＷ６をオンする。従って、キャパシタＣ１及びＣ２が並列接続状態となるので、キャパシタ回路２１の容量値Ｃ２１は、Ｃ２１＝（Ｃ１＋Ｃ２）となる。

【0068】

次に、スイッチ電圧Ｖｓｗの立ち上げ期間（前半）に相当する駆動フェイズ（２）（＝時刻ｔ３～ｔ４）では、内部スイッチＳＷ０がオフされて、ブート電圧Ｖｂの印加端とＰＶＩＮピンとの間が遮断される。このとき、ブートキャパシタＣｂには、先出の駆動フェイズ（１）で蓄えられた電荷が保持されている。その結果、ブート電圧Ｖｂは、スイッチ電圧Ｖｓｗの立ち上がりに伴い、スイッチ電圧ＶｓｗよりもブートキャパシタＣｂの両端間電圧（≒Ｖｉ）だけ高い電圧値（≒Ｖｓｗ＋Ｖｉｎ）として上昇していく。

【0069】

また、駆動フェイズ（２）において、タイミング制御回路２２は、内部スイッチＳＷ２及びＳＷ３をオフして、内部スイッチＳＷ１をオンする。従って、入力電圧Ｖｉの印加端と上側ゲート駆動信号ＨＧの印加端との間が導通されるので、上側トランジスタ１０Ｈの入力ゲート容量Ｃｉｓｓが入力電圧Ｖｉを用いてプリチャージされる。

【0070】

また、駆動フェイズ（２）において、タイミング制御回路２２は、先出の駆動フェイズ（１）に引き続き、内部スイッチＳＷ５をオフして、内部スイッチＳＷ４及びＳＷ６をオンしたままとなる。従って、キャパシタＣ１及びＣ２が並列接続状態に維持される。

【0071】

次に、スイッチ電圧Ｖｓｗの立ち上げ期間（後半）に相当する駆動フェイズ（３）（＝時刻ｔ４～ｔ５）では、先出の駆動フェイズ（２）に引き続き、内部スイッチＳＷ０がオフされたままとなる。

【0072】

また、駆動フェイズ（３）において、タイミング制御回路２２は、内部スイッチＳＷ１及びＳＷ２をオフして、内部スイッチＳＷ３をオンする。従って、ブート電圧Ｖｂの印加端と上側ゲート駆動信号ＨＧの印加端との間が導通されるので、上側トランジスタ１０Ｈの入力ゲート容量Ｃｉｓｓがブート電圧Ｖｂを用いてチャージされる。

【0073】

なお、駆動フェイズ（３）において、タイミング制御回路２２は、先出の駆動フェイズ（１）及び（２）と同様、内部スイッチＳＷ５をオフして内部スイッチＳＷ４及びＳＷ６をオンしたままとなる。従って、キャパシタＣ１及びＣ２が並列接続状態に維持される。

【0074】

次に、スイッチ電圧Ｖｓｗのハイレベル期間に相当する駆動フェイズ（４）（＝時刻ｔ５～ｔ６）では、先出の駆動フェイズ（２）及び（３）に引き続き、内部スイッチＳＷ０がオフされたままとなる。

【0075】

また、駆動フェイズ（４）において、タイミング制御回路２２は、先出の駆動フェイズ（３）と同様、内部スイッチＳＷ１及びＳＷ２をオフして、内部スイッチＳＷ３をオンしたままとなる。従って、上側ゲート駆動信号ＨＧがハイレベル（＝Ｖｂ）となるので、上側トランジスタ１０Ｈがフルオンされる。

【0076】

また、駆動フェイズ（４）において、タイミング制御回路２２は、内部スイッチＳＷ４及びＳＷ６をオフして内部スイッチＳＷ５をオンする。従って、キャパシタＣ１及びＣ２が直列接続状態となるので、キャパシタ回路２１の容量値Ｃ２１は、Ｃ２１＝（Ｃ１・Ｃ２）／（Ｃ１＋Ｃ２）に引き下げられる。その結果、入力ゲート容量Ｃｉｓｓのチャージに伴うブート電圧Ｖｂの低下を抑制することが可能となる。

【0077】

図６は、スイッチ電圧Ｖｓｗ及びブート電圧Ｖｂそれぞれの立ち上がり挙動を示す図である。なお、本図中における時刻ｔ３～ｔ５は、先述の時刻ｔ３～ｔ５に相当する。

【0078】

先にも説明した通り、時刻ｔ３～ｔ４におけるスイッチ電圧Ｖｓｗの立ち上げ期間（前半）では、入力電圧Ｖｉを用いて入力ゲート容量Ｃｉｓｓのプリチャージが行われる。その後、時刻ｔ４～ｔ５におけるスイッチ電圧Ｖｓｗの立ち上げ期間（後半）では、ブート電圧Ｖｂを用いて入力ゲート容量Ｃｉｓｓの残りがチャージされる。なお、時刻ｔ３～ｔ４及び時刻ｔ４～ｔ５におけるスイッチ電圧Ｖｓｗ及びブート電圧Ｖｂそれぞれの上昇傾きは、内部スイッチＳＷ３及びＳＷ４それぞれのオン抵抗により変化する。

【0079】

また、時刻ｔ５以降におけるスイッチ電圧Ｖｓｗのハイレベル期間では、キャパシタ回路２１の容量値Ｃ２１を引き下げることにより、入力ゲート容量Ｃｉｓｓのチャージに伴うブート電圧Ｖｂの低下が抑制されている（ブート電圧Ｖｂの実線と破線を比較参照）。

【0080】

このように、本構成例の上側ドライバ２０Ｈであれば、ブートキャパシタＣｂが小容量であっても、ブート電圧Ｖｂの低下を抑えて上側トランジスタ１０Ｈのゲート・ソース間電圧Ｖｇｓを確保することができる。従って、上側トランジスタ１０Ｈを確実にフルオンすることができるので、上側トランジスタ１０Ｈのオン抵抗値を引き下げて効率の向上に寄与することが可能となる。

【0081】

＜内部スイッチ及びタイミング制御回路＞
図７は、内部スイッチＳＷ１～ＳＷ３、並びに、タイミング制御回路２２の一構成例を示す図である。

【0082】

内部スイッチＳＷ１は、Ｎチャネル型二重拡散ＭＯＳ電界効果トランジスタＮ１（ＮＤＭＯＳＦＥＴ［double-diffused MOSFET］）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２（ＮＭＯＳＦＥＴ）と、を含む。また、内部スイッチＳＷ２及びＳＷ３としては、それぞれ、ＮＭＯＳＦＥＴ及びＰＤＭＯＳＦＥＴが用いられている。

【0083】

トランジスタＮ１のドレインは、入力電圧Ｖｉの印加端に接続されている。トランジスタＮ１及びＮ２それぞれのソースは、互いに接続されている。トランジスタＮ２のドレインは、上側ゲート駆動信号ＨＧの印加端（＝上側トランジスタ１０Ｈのゲート）に接続されている。トランジスタＮ１及びＮ２それぞれのゲートは、スイッチ制御信号Ｓ１１及びＳ１２（先出のスイッチ制御信号Ｓ１に相当）の印加端に接続されている。

【0084】

トランジスタＮ１は、スイッチ制御信号Ｓ１１がハイレベル（＝Ｖｂ）であるときにオンし、スイッチ制御信号Ｓ１１がローレベル（＝Ｖｓｗ）であるときにオフする。また、トランジスタＮ２は、スイッチ制御信号Ｓ１２がハイレベル（＝Ｖｂ）であるときにオンし、スイッチ制御信号Ｓ１２がローレベル（＝Ｖｓｗ）であるときにオフする。

【0085】

なお、トランジスタＮ１及びＮ２には、それぞれのドレインをカソードとしてそれぞれのソースをアノードとするボディダイオードＢＤ１及びＢＤ２が付随している。

【0086】

一般に、ＤＭＯＳＦＥＴは、ＭＯＳＦＥＴと比べて高耐圧化、低オン抵抗化、大電流化及び高速化などの面で有利である。そのため、内部スイッチＳＷ１としては、ＮＤＭＯＳＦＥＴであるトランジスタＮ１を用いることが望ましい。

【0087】

ただし、内部スイッチＳＷ１としてトランジスタＮ１を単独で用いると、トランジスタＮ１への逆バイアス印加時（＝ＳＷ３オン時）に、上側ゲート駆動電圧ＨＧの印加端から入力電圧Ｖｉの印加端に向けてボディダイオードＢＤ１に電流が流れ、その一部がサブリーク電流としてｐ型基板に流れ込むので、基板電位が浮き上がってしまう。

【0088】

そこで、内部スイッチＳＷ１は、トランジスタＮ１（ＮＤＭＯＳＦＥＴ）のほかに、トランジスタＮ１と直列かつ逆向きに接続されたトランジスタＮ２（ＮＭＯＳＦＥＴ）を含む。このような構成であれば、トランジスタＮ２のボディダイオードＢＤ２により、逆バイアス印加時のサブリーク電流を遮断することができるので、基板電位の浮き上がりを抑制することが可能となる。

【0089】

図８は、トランジスタＮ２として用いられるＮＭＯＳＦＥＴの縦断面を示す図である。ＮＭＯＳＦＥＴ３００は、ｐ型基板３０１と、ｎ型ウェル３０２と、ｎ＋型半導体領域３０３と、ｐ型ウェル３０４と、ｎ＋型半導体領域３０５と、ｎ＋型半導体領域３０６と、ｐ＋型半導体領域３０７と、ｎ－型半導体領域３０８及び３０９と、ゲート酸化膜３１０と、ゲート電極３１１と、を有する。

【0090】

ｎ型ウェル３０２は、ｐ型基板３０１に形成されている。ｎ型ウェル３０２には、ｎ＋型半導体領域３０３を介してブート電圧Ｖｂが印加されている。従って、ｎ型ウェル３０２は、ｐ型基板３０１とｐ型ウェル３０４との間を電気的に分離するための埋設層ＢＬとして機能する。

【0091】

ｎ＋型半導体領域３０３は、ｎ型ウェル３０２の表面（外周縁）に形成されており、ブート電圧Ｖｂを印加するためのコンタクトとして機能する。

【0092】

ｐ型ウェル３０４は、ｎ型ウェル３０２の表面（ｎ＋型半導体領域３０３にその周囲を取り囲まれた領域内）に形成されており、ＮＭＯＳＦＥＴ３００のバックゲート（ＢＧ）として機能する。

【0093】

ｎ＋型半導体領域３０５は、ｐ型ウェル３０４の表面に形成されており、ＮＭＯＳＦＥＴ３００のドレイン（Ｄ）として機能する。

【0094】

ｎ＋型半導体領域３０６は、ｐ型ウェル３０４の表面において、ｎ＋型半導体領域３０５から所定の距離を隔てた位置に形成されており、ＮＭＯＳＦＥＴ３００のソース（Ｓ）として機能する。

【0095】

ｐ＋型半導体領域３０７は、ｐ型ウェル３０４の表面（外周縁）に形成されており、バックゲート（ＢＧ）のコンタクトとして機能する。

【0096】

ｎ－型半導体領域３０８は、ｐ型ウェル３０４の表面において、ｎ＋型半導体領域３０５に隣接する位置からゲート酸化膜３１０の外縁直下に至る位置まで形成されている。

【0097】

ｎ－型半導体領域３０９は、ｐ型ウェル３０４の表面において、ｎ＋型半導体領域３０６に隣接する位置からゲート酸化膜３１０の外縁直下に至る位置まで形成されている。

【0098】

ゲート酸化膜３１０は、ｐ型ウェル３０４の表面上に形成されている。

【0099】

ゲート電極３１１は、ゲート酸化膜３１０の表面上に形成されている。

【0100】

なお、ＮＭＯＳＦＥＴ３００には、その各部に寄生キャパシタｐ１～ｐ７及び寄生ダイオードｐ８～ｐ１０が付随している。

【0101】

より具体的に述べると、ゲート酸化膜３１０とｎ＋型半導体領域３０５との間、ゲート酸化膜３１０とｎ＋型半導体領域３０６との間、及び、ゲート酸化膜３１０とｐ型ウェル３０４との間には、それぞれ、寄生キャパシタｐ１～ｐ３が付随している。また、ｐ型ウェル３０４とｎ＋型半導体領域３０５との間、及び、ｐ型ウェル３０４とｎ＋型半導体領域３０６との間には、それぞれ、寄生キャパシタｐ４及びｐ５が付随している。さらに、ｎ型ウェル３０２とｐ型ウェル３０４との間、及び、ｎ型ウェル３０２とｐ型基板３０１との間には、それぞれ、寄生キャパシタｐ６及びｐ７が付随している。

【0102】

一方、ｎ＋型半導体領域３０５とｐ型ウェル３０４との間には、寄生ダイオードｐ８が付随している。寄生ダイオードｐ８は、ｎ＋型半導体領域３０５をカソードとしてｐ型ウェル３０４をアノードとする。また、ｎ型ウェル３０２とｐ型ウェル３０４との間には、寄生ダイオードｐ９が付随している。寄生ダイオードｐ９は、ｎ型ウェル３０２をカソードとしてｐ型ウェル３０４をアノードとする。さらに、ｎ型ウェル３０２とｐ型基板３０１との間には、寄生ダイオードｐ１０が付随している。寄生ダイオードｐ１０は、ｎ型ウェル３０２をカソードとしてｐ型基板３０１をアノードとする。

【0103】

なお、内部スイッチＳＷ１のトランジスタＮ２として、ＮＭＯＳＦＥＴ３００を用いる場合には、本図の寄生ダイオードｐ８が先出のボディダイオードＢＤ２に相当する。

【0104】

図７に戻り、タイミング制御回路２２の内部構成について説明を続ける。タイミング制御回路２２は、ＡＮＤゲート２２０及び２２１と、ＮＡＮＤゲート２２２と、遅延段２２３～２２９を含む。なお、遅延段２２３～２２９としては、例えば、単一のインバータ、若しくは、複数のインバータを縦列接続したインバータ段を用いるとよい。

【0105】

ＡＮＤゲート２２０は、反転下側ゲート駆動信号ＸＬＧ＿ＬＶＳ（＝下側ゲート駆動信号ＬＧを論理反転及びレベルシフトさせた信号）と上側ゲート制御信号ＨＳとの論理積信号Ａ０を生成し、これを内部入力信号ＨＧＩＮとして出力する。従って、内部入力信号ＨＧＩＮは、反転下側ゲート駆動信号ＸＬＧ＿ＬＶＳ及び上側ゲート制御信号ＨＳの双方がハイレベルであるときにハイレベルとなり、反転下側ゲート駆動信号ＸＬＧ＿ＬＶＳ及び上側ゲート制御信号ＨＳの少なくとも一方がローレベルであるときにローレベルとなる。

【0106】

なお、反転下側ゲート駆動信号ＸＬＧ＿ＬＶＳは、下側トランジスタ１０Ｌがオフされたことをタイミング制御回路２２で認識するために入力されている。より具体的に述べると、反転下側ゲート駆動信号ＸＬＧ＿ＬＶＳがハイレベルに立ち上がってから上側トランジスタ１０Ｈをオンすることにより、上側トランジスタ１０Ｈと下側トランジスタ１０Ｌの同時オンを回避して過大な貫通電流を抑制することが可能となる。

【0107】

ＡＮＤゲート２２１は、ノード信号ｎ１１（＝ノード信号ｎ２ａの論理反転信号）と上側ゲート制御信号ＨＳとの論理積信号Ａ１を生成し、これをスイッチ制御信号Ｓ１２として出力する。従って、スイッチ制御信号Ｓ１２は、ノード信号ｎ１１及び上側ゲート制御信号ＨＳの双方がハイレベルであるときにハイレベルとなり、ノード信号ｎ１１及び上側ゲート制御信号ＨＳの少なくとも一方がローレベルであるときにローレベルとなる。

【0108】

ＮＡＮＤゲート２２２は、ノード信号ｎｄｅｌａｙ（＝ノード信号ｎ１１を遅延及び論理反転させた信号）と上側ゲート制御信号ＨＳとの否定論理積信号Ａ２を生成する。従って、否定論理積信号Ａ２は、ノード信号ｎｄｅｌａｙ及び上側ゲート制御信号ＨＳの双方がハイレベルであるときにローレベルとなり、ノード信号ｎｄｅｌａｙ及び上側ゲート制御信号ＨＳの少なくとも一方がローレベルであるときにハイレベルとなる。

【0109】

遅延段２２３は、内部入力信号ＨＧＩＮに適切な遅延を与えることにより、ノード信号ｎ２ａを生成する。

【0110】

遅延段２２４は、ノード信号ｎ２ａに適切な遅延を与えた上でその論理レベルを反転させることにより、ノード信号ｎ１１を生成する。なお、ノード信号ｎ２ａに遅延を与える必要がない場合には、遅延段２２４として単一のインバータを用いればよい。

【0111】

遅延段２２５は、ノード信号ｎ１１に適切な遅延を与えた上でその論理レベルを反転させることにより、ノード信号ｎｄｅｌａｙを生成する。

【0112】

遅延段２２６は、ノード信号ｎ２ａに適切な遅延を与えることにより、スイッチ制御信号Ｓ１１を生成する。

【0113】

遅延段２２７は、内部入力信号ＨＧＩＮに適切な遅延を与えた上でその論理レベルを反転させることにより、スイッチ制御信号Ｓ２を生成する。

【0114】

遅延段２２８は、否定論理積信号Ａ２に適切な遅延を与えることにより、スイッチ制御信号Ｓ３を生成する。

【0115】

遅延段２２９は、スイッチ制御信号Ｓ３に適切な遅延を与えることにより、スイッチ制御信号Ｓ４を生成する。

【0116】

図９は、タイミング制御回路２２の一動作例を示す図であり、上から順に、上側ゲート制御信号ＨＳ、反転下側ゲート駆動信号ＸＬＧ＿ＬＶＳ、内部入力信号ＨＧＩＮ、スイッチ制御信号Ｓ１～Ｓ４、内部スイッチＳＷ１～ＳＷ３のオン／オフ状態、及び、キャパシタ回路２１の容量値Ｃ２１がそれぞれ描写されている。

【0117】

時刻ｔ１１以前には、上側ゲート制御信号ＨＳがローレベルなので、内部入力信号ＨＧＩＮもローレベルである。このとき、スイッチ制御信号Ｓ１１及びＳ１２がいずれもローレベルなので、トランジスタＮ１及びＮ２がいずれもオフされている。すなわち、内部スイッチＳＷ１がオフされている。一方、スイッチ制御信号Ｓ２及びＳ３がいずれもハイレベルなので、内部スイッチＳＷ２がオンされて内部スイッチＳ３がオフされている。従って、上側ゲート駆動信号ＨＧがローレベルに引き下げられているので、上側トランジスタ１０Ｈがフルオフされている。また、スイッチ制御信号Ｓ４がハイレベルなので、キャパシタ回路２１の容量値Ｃ２１は、Ｃ２１＝Ｃ１＋Ｃ２（並列合成値）とされている。

【0118】

時刻ｔ１１では、上側ゲート制御信号ＨＳがハイレベルに立ち上がっている。この時点では、ノード信号ｎ１１（不図示）がハイレベルなので、論理積信号Ａ１（不図示）がハイレベルに立ち上がり、延いては、スイッチ制御信号Ｓ１２がハイレベルに立ち上がる。一方、この時点では、反転下側ゲート駆動信号ＸＬＧ＿ＬＶＳがローレベルなので、内部入力信号ＨＧＩＮもローレベルであり、スイッチ制御信号Ｓ１１がローレベルに維持されている。その結果、トランジスタＮ１がオフされたままトランジスタＮ２がオンされる。

【0119】

このように、タイミング制御回路２２は、トランジスタＮ１（ＮＤＭＯＳＦＥＴ）をオンする前にトランジスタＮ２（ＮＭＯＳＦＥＴ）をオンする。すなわち、内部スイッチＳＷ１全体としてはオフ状態を維持したまま、トランジスタＮ２だけをオンする。このタイミング制御によれば、トランジスタＮ１よりも高速性に劣るトランジスタＮ２を早めにオンして、そのオン抵抗を予め引き下げておくことができる。

【0120】

時刻ｔ１２において、反転下側ゲート駆動信号ＸＬＧ＿ＬＶＳがハイレベルに立ち上がると、内部入力信号ＨＧＩＮがハイレベルに立ち上がる。ただし、この時点では、スイッチ制御信号Ｓ１～Ｓ４の論理レベルに変化が生じないので、内部スイッチＳＷ１～ＳＷ３のオン／オフ状態、及び、キャパシタ回路２１の容量値Ｃ２１は、いずれも不変である。

【0121】

時刻ｔ１３において、内部入力信号ＨＧＩＮを遅延及び論理反転させたスイッチ制御信号Ｓ２がローレベルに立ち下がると、内部スイッチＳＷ２がオフされる。従って、内部スイッチＳＷ１～ＳＷ３が全てオフされた状態となり、上側ゲート駆動信号ＨＧの印加端が一旦ハイインピーダンス状態となる。

【0122】

時刻ｔ１４において、内部入力信号ＨＧＩＮを遅延させたスイッチ制御信号Ｓ１１がハイレベルに立ち上がると、トランジスタＮ１がオンされる。この時点で、トランジスタＮ１及びＮ２がいずれもオンされた状態となるので、内部スイッチＳＷ１がオンして、入力電圧Ｖｉによる入力ゲート容量Ｃｉｓｓのプリチャージが開始される。

【0123】

時刻ｔ１５において、内部入力信号ＨＧＩＮを遅延及び論理反転させたノード信号ｎ１１（不図示）がローレベルに立ち下がると、論理積信号Ａ１（不図示）がローレベルに立ち下がり、延いては、スイッチ制御信号Ｓ１２がローレベルに立ち下がる。その結果、トランジスタＮ２がオフされる。一方、この時点では、ノード信号ｎｄｅｌａｙ（不図示）がローレベルなので、否定論理積信号Ａ２（不図示）がハイレベルであり、スイッチ制御信号Ｓ３がハイレベルに維持されている。すなわち、内部スイッチＳＷ３はオフである。

【0124】

このように、タイミング制御回路２２は、内部スイッチＳＷ３をオンしてブート電圧Ｖｂによるチャージを開始する前に、トランジスタＮ２（延いては内部スイッチＳＷ１）をオフする。このタイミング制御によれば、逆バイアス印加時におけるトランジスタＮ１のサブリーク電流を確実に遮断することが可能となる。

【0125】

なお、上記のタイミングでトランジスタＮ２がオフしても、入力電圧Ｖｉと上側ゲート駆動信号ＨＧとの電位差がボディダイオードＢＤ２の順方向降下電圧Ｖｆを下回るまではボディダイオードＢＤ２が順バイアスとなるので、入力電圧Ｖｉによる入力ゲート容量Ｃｉｓｓのプリチャージが継続される。

【0126】

また、トランジスタＮ２は、ＮＤＭＯＳＦＥＴではなくＮＭＯＳＦＥＴなので、ボディダイオードＢＤ２に電流が流れてもｐ型基板へのサブリーク電流は生じない。

【0127】

時刻ｔ１６では、ノード信号ｎｄｅｌａｙ（不図示）のハイレベル遷移、及び、否定論理積信号Ａ２（不図示）のローレベル遷移に引き続いて、否定論理積信号Ａ２を遅延させたスイッチ信号Ｓ３がローレベルに立ち下がる。その結果、内部スイッチＳＷ３がオンして、ブート電圧Ｖｂによる入力ゲート容量Ｃｉｓｓのチャージが開始される。

【0128】

時刻ｔ１７では、スイッチ制御信号Ｓ３を遅延させたスイッチ制御信号Ｓ４がローレベルに立ち下がる。このとき、キャパシタ回路２１の容量値Ｃ２１は、Ｃ２１＝（Ｃ１・Ｃ２）／（Ｃ１＋Ｃ２）（直列合成値）に引き下げられる。その結果、入力ゲート容量Ｃｉｓｓのチャージに伴うブート電圧Ｖｂの低下を抑制することが可能となる。

【0129】

時刻ｔ１８において、上側ゲート制御信号ＨＳがローレベルに立ち下がると、内部入力信号ＨＧＩＮがローレベルに立ち下がる。ただし、この時点では、スイッチ制御信号Ｓ１～Ｓ４の論理レベルに変化が生じないので、内部スイッチＳＷ１～ＳＷ３のオン／オフ状態、及び、キャパシタ回路２１の容量値Ｃ２１は、いずれも不変である。

【0130】

時刻ｔ１９では、否定論理積信号Ａ２（不図示）のハイレベル遷移に引き続いて、否定論理積信号Ａ２を遅延させたスイッチ信号Ｓ３がハイレベルに立ち上がるので、内部スイッチＳＷ３がオフされる。従って、内部スイッチＳＷ１～ＳＷ３が全てオフされた状態となり、上側ゲート駆動信号ＨＧの印加端が一旦ハイインピーダンス状態となる。

【0131】

時刻ｔ２０において、内部入力信号ＨＧＩＮを遅延及び論理反転させたスイッチ制御信号Ｓ２がハイレベルに立ち上がると、内部スイッチＳＷ２がオンされる。従って、上側ゲート駆動信号ＨＧがローレベルに引き下げられるので、上側トランジスタ１０Ｈがフルオフ状態となる。

【0132】

時刻ｔ２１では、スイッチ制御信号Ｓ３を遅延させたスイッチ制御信号Ｓ４がハイレベルに立ち上がる。その結果、キャパシタ回路２１の容量値Ｃ２１は、Ｃ２１＝Ｃ１＋Ｃ２（並列合成値）に引き上げられる。また、内部入力信号ＨＧＩＮを遅延させたスイッチ制御信号Ｓ１１がローレベルに立ち下がるので、トランジスタＮ１がオフされる。

【0133】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、本明細書中に開示されているゲートドライバは、ＩＧＢＴを駆動対象としてもよい。このように、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【産業上の利用可能性】

【0134】

本明細書中に開示されているゲートドライバは、例えば、ハーフブリッジ出力段の上側トランジスタ（ＮＭＯＳＦＥＴなど）を駆動する手段として利用することが可能である。

【符号の説明】

【0135】

１ スイッチング電源
１０Ｈ 上側トランジスタ（ＮＭＯＳＦＥＴ）
１０Ｌ 下側トランジスタ（ＮＭＯＳＦＥＴ）
２０Ｈ 上側ドライバ
２０Ｌ 下側ドライバ
２１ キャパシタ回路
２２ タイミング制御回路
２２０、２２１ ＡＮＤゲート
２２２ ＮＡＮＤゲート
２２３～２２９ 遅延段
３０Ｈ 上側レベルシフタ
３０Ｌ 下側レベルシフタ
４０ ロジック回路
１００ 半導体装置（電源制御ＩＣ）
３００ ＮＭＯＳＦＥＴ
３０１ ｐ型基板
３０２ ｎ型ウェル
３０３ ｎ＋型半導体領域（コンタクト）
３０４ ｐ型ウェル
３０５ ｎ＋型半導体領域（ドレイン）
３０６ ｎ＋型半導体領域（ソース）
３０７ ｐ＋型半導体領域（コンタクト）
３０８、３０９ ｎ－型半導体領域
３１０ ゲート酸化膜
３１１ ゲート電極
ＢＤ１、ＢＤ２ ボディダイオード
Ｃ、Ｃ１、Ｃ２ キャパシタ
Ｃｂ ブートキャパシタ
ＤＬＹ 遅延段
Ｌ インダクタ
Ｎ１ ＮＤＭＯＳＦＥＴ
Ｎ２ ＮＭＯＳＦＥＴ
ｐ１～ｐ７ 寄生キャパシタ
ｐ８～ｐ１０ 寄生ダイオード
ＳＷ０～ＳＷ６ 内部スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】