特許 7617096 適応システムの構成、セキュリティ、及び管理のためのサブシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-08

(45)【発行日】2025-01-17

(54)【発明の名称】適応システムの構成、セキュリティ、及び管理のためのサブシステム

(51)【国際特許分類】

   G06F 21/57 20130101AFI20250109BHJP

   G06F 15/78 20060101ALI20250109BHJP

【ＦＩ】

G06F21/57 350

G06F15/78 560

G06F15/78 517

【請求項の数】 13

(21)【出願番号】P 2022525040

(86)(22)【出願日】2020-10-27

(65)【公表番号】

(43)【公表日】2022-12-28

(86)【国際出願番号】 US2020057577

(87)【国際公開番号】W WO2021086876

(87)【国際公開日】2021-05-06

【審査請求日】2023-10-05

(31)【優先権主張番号】16/666,262

(32)【優先日】2019-10-28

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】アンサリ，アーマド・アール

(72)【発明者】

【氏名】アーマド，サグヒーア

【審査官】岸野 徹

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０２５０８５３（ＵＳ，Ａ１）

【文献】特表２０１９－５０５８９０（ＪＰ，Ａ）

【文献】特表２０１４－５１５８４３（ＪＰ，Ａ）

【文献】特表２０１４－５０１９８７（ＪＰ，Ａ）

【文献】特開２０１２－０７９１５２（ＪＰ，Ａ）

【文献】特開２００４－０２１９８４（ＪＰ，Ａ）

【文献】特開２０１４－０３２５５８（ＪＰ，Ａ）

【文献】特表２０１７－５３５１２５（ＪＰ，Ａ）

【文献】特表２００５－５１２２２９（ＪＰ，Ａ）

【文献】国際公開第２０１９／１９５３４３（ＷＯ，Ａ１）

【文献】特開２０１５－０３６８４７（ＪＰ，Ａ）

【文献】特表２０２１－５１４０７９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ ２１／５７

Ｇ０６Ｆ １５／７８

(57)【特許請求の範囲】

【請求項1】

プログラムコードを実行するように構成されたプロセッサシステムと、
プログラマブルロジックと、
前記プロセッサシステム及び前記プログラマブルロジックに結合されたプラットフォーム管理コントローラと、
を備え、
前記プラットフォーム管理コントローラが、前記プロセッサシステム及び前記プログラマブルロジックを独立して構成及び制御するように適合され、
前記プラットフォーム管理コントローラが、
専用の読み出し専用メモリと、
前記専用の読み出し専用メモリに記憶された第１の命令を実行する専用の第１のプロセッサと、
専用のランダムアクセスメモリと、
前記専用のランダムアクセスメモリに記憶された第２の命令を実行する専用の第２のプロセッサと、
を備え、
前記第１のプロセッサが、前記専用の読み出し専用メモリからの前記第１の命令を実行して、外部ソースからの前記第２の命令を取得及び認証し、且つ前記第２のプロセッサによる実行のために前記専用のランダムアクセスメモリに前記第２の命令を記憶する、ブートプロセスの第１の段階を実行し、
前記第１のプロセッサ及び前記第２のプロセッサの各々が、冗長性を伴って実装される、集積回路。

【請求項2】

前記プラットフォーム管理コントローラが、前記プロセッサシステム及び前記プログラマブルロジックとは無関係に給電される、請求項１に記載の集積回路。

【請求項3】

前記プロセッサシステムが、前記プログラマブルロジックとは無関係に給電される、請求項２に記載の集積回路。

【請求項4】

前記プラットフォーム管理コントローラが、前記プロセッサシステム及び前記プログラマブルロジックを互いに独立して電力オフにし、前記プロセッサシステム及び前記プログラマブルロジックを互いに独立して電力オンにするように構成される、請求項２に記載の集積回路。

【請求項5】

前記プラットフォーム管理コントローラが、インターフェースと、前記インターフェースを介して受信されたウェイク信号を検出するように構成された回路とを備え、
前記プラットフォーム管理コントローラが、前記ウェイク信号に応答して、以前に電力オフにされた前記集積回路の電力ドメインを電力オンにする、
請求項１に記載の集積回路。

【請求項6】

前記プラットフォーム管理コントローラが、前記集積回路の外部からアクセス可能であり、且つ前記プロセッサシステム及び前記プログラマブルロジックとは無関係にアクセス可能である、デバッグインターフェースを備える、請求項１に記載の集積回路。

【請求項7】

前記プラットフォーム管理コントローラが、前記プロセッサシステム及び前記プログラマブルロジックからエラー通知を受信するように構成されたエラー管理インターフェースを備え、
前記エラー管理インターフェースが、前記集積回路から出力される、検出されたエラーを示す信号の生成、又は前記プラットフォーム管理コントローラ内のプロセッサへの割り込みの生成のうちの少なくとも１つを実行するように構成される、
請求項１に記載の集積回路。

【請求項8】

前記プラットフォーム管理コントローラが、前記集積回路のサブシステム間の機能的及び物理的分離を制御する、前記集積回路全体に実装される保護回路をプログラムするように構成され、前記サブシステムが、前記プロセッサシステム及び前記プログラマブルロジックを含む、請求項１に記載の集積回路。

【請求項9】

前記プラットフォーム管理コントローラが、前記集積回路の温度範囲外事象又は電圧範囲外事象を検出するように構成される、請求項１に記載の集積回路。

【請求項10】

前記プラットフォーム管理コントローラが、前記温度範囲外事象又は前記電圧範囲外事象の検出に応答して前記集積回路を消去するように構成される、請求項９に記載の集積回路。

【請求項11】

前記プラットフォーム管理コントローラと、前記プロセッサシステム又は前記プログラマブルロジックの少なくとも一方とを含む第１のダイと、
スレーブプラットフォーム管理コントローラと、前記プロセッサシステム又は前記プログラマブルロジックのうちの少なくとも他方とを含む第２のダイと、
をさらに備える、請求項１に記載の集積回路。

【請求項12】

プロセッサアレイと、
前記プロセッサアレイを前記プログラマブルロジック及び前記プラットフォーム管理コントローラに接続するプログラマブルネットワークオンチップと
をさらに備え、
前記プラットフォーム管理コントローラが、前記プログラマブルネットワークオンチップを構成し、且つ一度構成された前記プログラマブルネットワークオンチップを使用して前記プロセッサアレイを構成するように適合されている、
請求項１に記載の集積回路。

【請求項13】

前記プラットフォーム管理コントローラが、前記集積回路内で発生する改ざん事象を検出し、それに応答してロックダウン状態を開始するように構成される、請求項１に記載の集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

技術分野
本開示は、集積回路（ＩＣ）に関し、より詳細には、ＩＣとして実装される適応システムの構成、セキュリティ、及び管理に関する。

【背景技術】

【0002】

背景技術
プログラマブル集積回路（ＩＣ）は、プログラマブルロジックを含むデバイスのタイプを指す。プログラマブルデバイス又はＩＣの例は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。いくつかの現代のプログラマブルＩＣは、１つ以上の他のサブシステムと組み合わせてサブシステムとしてプログラマブルロジックを含むように進化してきた。例えば、いくつかのプログラマブルＩＣは、ハードワイヤードプロセッサと組み合わせてプログラマブルロジックを含む。これらのタイプのプログラマブルＩＣは、システムオンチップ又は「ＳｏＣ」と呼ばれることもある。

【発明の概要】

【課題を解決するための手段】

【0003】

発明の概要
一態様において、集積回路（ＩＣ）は、プログラムコードを実行するように構成されたプロセッサシステムと、プログラマブルロジックと、プロセッサシステム及びプログラマブルロジックに結合されたプラットフォーム管理コントローラとを含む。プラットフォーム管理コントローラは、プロセッサシステム及びプログラマブルロジックを独立して構成及び制御するように適合される。

【0004】

別の態様では、方法は、ＩＣ上にプロセッサシステムを提供することを含み、プロセッサシステムは、プログラムコードを実行するように構成される。本方法は、ＩＣ上にプログラマブルロジックを提供することと、ＩＣ上にプラットフォーム管理コントローラを提供することとを含むことができる。プラットフォーム管理コントローラは、プロセッサシステム及びプログラマブルロジックに結合され、プロセッサシステム及びプログラマブルロジックを独立して構成及び制御するように適合される。

【0005】

この概要セクションは、特定の概念を紹介するためにのみ提供され、特許請求される主題の重要な又は本質的な特徴を特定するためのものではない。本発明の構成の他の特徴は、添付の図面及び以下の詳細な説明から明らかになるであろう。

【0006】

図面の簡単な説明
本発明の構成は、例として添付の図面に示されている。しかしながら、図面は、示された特定の実施態様のみに本発明の構成を限定するものと解釈されるべきではない。以下の詳細な説明を検討し、図面を参照すると、様々な態様及び利点が明らかになるであろう。

【図面の簡単な説明】

【0007】

【図1】システムオンチップ（ＳｏＣ）タイプの集積回路（ＩＣ）のための例示的なアーキテクチャを示す。

【図2】図１のネットワークオンチップ（ＮｏＣ）の例示的な実施態様を示す。

【図3】図１のデータ処理エンジン（ＤＰＥ）アレイの例示的な実施態様を示す。

【図4】図１のプロセッサシステムの例示的な実施態様を示す。

【図5】図１のＳｏＣの別の例示的な実施態様を示す。

【図6】プラットフォーム管理コントローラ（ＰＭＣ）の例示的な実施態様を示す。

【図7】ＰＭＣにおけるプロセッサの例示的で冗長な実施態様を示す。

【図8】ＳｏＣのさらなる構造的及び機能的態様を示す。

【図9】図８のプログラマブル保護回路の例示的な実施態様を示す。

【図10】ＰＭＣの例示的な特徴を示す。

【図11】ＳｏＣをブートする例示的な方法を示す。

【図12】ＳｏＣをブートする別の例示的な方法を示す。

【図13】ＳｏＣをブートするために使用され得るプログラミングデバイスイメージの例を示す。

【図14】複数のダイを有するＩＣ構造の断面側面図の例を示す。

【発明を実施するための形態】

【0008】

発明を実施するための形態
本開示は、新規な特徴を定義する特許請求の範囲によって終了するが、本開示内で説明される様々な特徴は、図面と併せて説明を考慮することによってよりよく理解されると考えられる。本明細書に記載のプロセス、機械、製造物、及びそれらの任意の変形は、例示の目的で提供される。本開示内に記載された特定の構造的及び機能的詳細は、限定として解釈されるべきではなく、単に特許請求の範囲の基礎として、及び実質的に任意の適切に詳細な構造に記載された特徴を様々に使用することを当業者に教示するための代表的な基礎として解釈されるべきである。さらに、本開示内で使用される用語及び語句は、限定することを意図するものではなく、むしろ記載された特徴の理解可能な説明を提供することを意図している。

【0009】

本開示は、集積回路（ＩＣ）に関し、より詳細には、ＩＣとして実装される適応システムの構成、セキュリティ、及び管理に関する。本開示内に記載された本発明の構成によれば、プラットフォーム管理コントローラ（ＰＭＣ）がＩＣに組み込まれる。適応システムであるＩＣは、複数の異なるサブシステムを含む。これらのサブシステムのうちの１つ以上はプログラム可能である。これらのサブシステムの例には、プロセッサシステム（ＰＳ）及びプログラマブルロジック（ＰＬ）が含まれる。

【0010】

ＰＭＣは、ＩＣ全体にわたって他のサブシステムの各々を管理することができるＩＣ内のサブシステムである。例えば、ＰＭＣは、電力投入、ブート／構成、セキュリティ、電力管理、安全監視、デバッグ、及び／又は異なるサブシステムのためのＩＣ全体のエラー処理に対する統合されたプログラム可能な制御を提供することができる。ＰＭＣによって提供される機能はまた、各サブシステム内のデバイスレベルで動作可能であり得る。プラットフォーム管理専用のＰＭＣサブシステムの使用は、ＰＳをＰＬから切り離す。したがって、ＰＳ及びＰＬは、ＰＭＣによって独立して管理、構成、並びに／又は電力オン及び／若しくはオフされ得る。言い換えれば、ＰＭＣは、ＰＬとは無関係にＰＳのために、及びＰＳとは無関係にＰＬのために、記述された動作を実行することができる。

【0011】

プロセッサ（例えば、ＰＳ）を備えた従来のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、ＰＳ及びＰＬを制御及び／又は管理するために別個の構成インターフェース及び別個のプロトコルを利用した。例えば、ユーザアプリケーション（例えば、実行可能プログラムコード）を実行するためのＰＳ及びユーザ回路設計を実施するためのＰＬを含む前世代のＦＰＧＡでは、ＰＬの構成はＰＳを通過していた。したがって、そのようなアーキテクチャでは、ＰＬは、ＰＬに関して任意の動作を実行する前に、電力投入され構成されている（例えば、起動されて機能する）ＰＳに依存していた。ＰＳとＰＬとの間のこの依存性により、ＰＳからのＰＬの分離又は独立した制御は、多くの場合に望ましいが、不可能であった。ＰＭＣの使用は、ＰＳからのＰＬの分離を容易にする。

【0012】

別の態様では、セキュリティの観点から、ＰＭＣは、デバイス全体（例えば、ＩＣ）のためのルートオブトラストとして動作することができる。一例として、ＰＭＣは、デバイスにロードされたプログラミングイメージを認証し、動作中の改ざんからデバイスを保護する役割を担う。ＰＭＣをルートオブトラストとして使用することにより、ＰＭＣは、ＰＳ、ＰＬ、及び／又はデバイスに含まれ得る任意の他のサブシステムの動作を監視及び検証することができる。さらに、ＰＭＣによって実行されるルートオブトラスト機能は、ＰＳ及びＰＬの各々並びに／又はＰＳ及び／若しくはＰＬによって実行される任意の動作とは異なり別個である。

【0013】

別の態様では、ＰＭＣは、専用電源で動作してもよい。このように、ＰＭＣは、ＰＳの電源及びＰＬの電源とは別個で独立した電源によって給電される。この電力に依存しないことにより、ＰＭＣ、ＰＳ、及びＰＬは、電気的ノイズ及びグリッチ（例えば、攻撃）に関して互いに保護されることが可能になる。さらに、ＰＭＣが動作し続けている間、ＰＳ及びＰＬの一方又は両方の電力が切られてもよい（例えば、完全にオフ、中断、又は低電力ハイバネートモードに置かれる）。例えば、ＰＭＣは、他のサブシステムの電力がオン又はオフにされている間、常にオンのままであるように構成されてもよい。この機能により、電力が切られたデバイスの任意のサブシステムをより迅速に起動させ、デバイス全体が完全な電力投入及び起動プロセスを実行する必要なしに動作状態に復元することが可能になる。

【0014】

さらに別の態様では、ＰＭＣはファームウェアを実行することができる。このように、ＰＭＣは、ＰＭＣによってロードされ実行されるファームウェアを変更することによって構成可能である。このようなＰＭＣの構成可能性により、異なる機能セットを有するデバイスに対応するために同じ管理ハードウェア（例えば、同じＰＭＣアーキテクチャ）を使用することが可能になる。ファームウェアの使用はまた、デバイスの１つ以上のサブシステムの混合又は組み合わせを含み得る別個の処理ドメイン（サブシステムに特有であり得る「電力ドメイン」とは異なる）を作成する際の柔軟性を提供するために、リセット、クロッキング、及び保護などのグローバルデバイス機能の構成可能性及びセグメント化をサポートする。

【0015】

ＰＭＣは、以下により詳細に説明される追加の特徴をサポートする。例えば、ＰＭＣは、サブシステム間で動作可能なデバイス用の統一デバッグ基盤のためのデバッグインターフェースを含み得る。デバッグインターフェースの使用は、ＰＳ又はＰＬの可用性に依存しない。さらに、デバッグインターフェース及びインフラストラクチャは、ユーザが利用可能なデバイスのリソース（例えば、ＰＳ及び／又はＰＬのリソース）に侵入しない。ＰＭＣはまた、デバイス（例えば、ＰＳ、ＰＬ、及び／又は他のサブシステム内）に実装されているユーザアプリケーションによってアクセスされ得ないセキュリティコンポーネントを含み得る。ＰＭＣはセキュリティも提供するので、デバッグインターフェースへのアクセスは保護される。

【0016】

本発明の構成のさらなる態様は、図面を参照して以下により詳細に説明される。説明を簡単且つ明確にするために、図に示す要素は必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明確にするために他の要素に対して誇張されている場合がある。さらに、適切であると考えられる場合、対応する、類似の、又は同様の特徴を示すために、図面間で参照番号が繰り返される。

【0017】

図１は、システムオンチップ（ＳｏＣ）１００の例示的なアーキテクチャを示す。ＳｏＣ１００は、プログラマブルＩＣ及び適応システムの一例である。図１の例では、図示されたＳｏＣ１００の様々な異なるサブシステム又は領域は、単一の統合パッケージ内に設けられた単一のダイ上に実装されてもよい。他の例では、異なるサブシステムは、単一の統合パッケージとして提供される複数の相互接続されたダイ上に実装されてもよい。

【0018】

この例では、ＳｏＣ１００は、異なる機能を有する回路を有する複数の領域を含む。この例では、ＳｏＣ１００は、任意選択的に、データ処理エンジン（ＤＰＥ）アレイ１０２を含む。ＳｏＣ１００は、ＰＬ１０４と、ＰＳ１０６と、オプションのネットワークオンチップ（ＮｏＣ）１０８と、ＰＭＣ１１０と、オプションの１つ以上のハードワイヤード回路ブロック１１２とを含む。

【0019】

ＤＰＥアレイ１０２は、ＳｏＣ１００の他の領域へのインターフェースを有する複数の相互接続されたハードワイヤード及びプログラマブルプロセッサ、例えばＤＰＥのアレイとして実装される。ＤＰＥアレイ１０２内のＤＰＥは配線されている。ＤＰＥアレイ１０２の各ＤＰＥは、１つ以上のコア及び専用メモリを含む。ＤＰＥのコアは、同じＤＰＥ内のメモリ、及びＤＰＥのコアに上下左右方向に隣接する任意の他のＤＰＥのメモリにアクセスすることができる。ＤＰＥのコアは、これらのメモリの各々をメモリの統合領域と見なす。これにより、ＤＰＥ間のデータ共有が容易になる。

【0020】

ＤＰＥアレイ１０２のＤＰＥは、プログラム可能な相互接続回路によって相互接続され、１つ以上のＤＰＥのグループをグループ又はクラスタに配置することを可能にする。例えば、相互接続回路は、各ＤＰＥを構成するための構成ネットワーク（例えば、実行及び／又はデータのための命令を提供する）、ＤＰＥアレイ１０２内の異なるＤＰＥがパケット化データ（例えば、ＰＬ１０４の場合のようにビットごとに接続を確立しない）を使用して通信することを可能にするプログラマブルストリームネットワーク、及びデバッグ情報を取得することを可能にするデバッグネットワークを含むことができる。

【0021】

構成ネットワークは、構成データ、例えば、各ＤＰＥによる実行のための命令、ＤＰＥ間のロジックリンクを確立するストリームスイッチプログラミングなどがＤＰＥアレイ１０２にロードされることを可能にする。各ＤＰＥは、その中に１つ以上の異なるカーネルを実装するために異なるプログラムコードを有することができる。別の態様では、同じ行のＤＰＥのコアは、カスケードインターフェースによって直接接続され、ある行のエッジＤＰＥのコアは、真上又は真下の異なる行の別のエッジＤＰＥのコアに直接接続されてもよい。

【0022】

ＰＬ１０４は、指定された機能を実行するようにプログラムされ得る回路である。一例として、ＰＬ１０４は、フィールドプログラマブルゲートアレイ型の回路として実装されてもよい。ＰＬ１０４は、プログラマブル回路ブロックのアレイを含むことができる。本明細書で定義されるように、「プログラマブルロジック」という用語は、再構成可能デジタル回路を構築するために使用される回路を意味する。プログラマブルロジックは、基本機能を提供する「タイル」と呼ばれることもある多くのプログラマブル回路ブロックから形成される。ＰＬ１０４のトポロジは、ハードワイヤード回路とは異なり、高度に構成可能である。ＰＬ１０４の各プログラマブル回路ブロックは、典型的には、プログラマブル素子（例えば、機能素子）及びプログラマブル相互接続を含む。プログラマブル相互接続は、ＰＬ１０４の高度に構成可能なトポロジを提供する。プログラマブル相互接続は、ＰＬ１０４のプログラマブル回路ブロック間の接続性を提供するためにワイヤごとに構成されてもよく、例えば、ＤＰＥ間の接続性とは異なりビットごとに（例えば、各ワイヤが１ビットの情報を伝達する場合）構成可能である。

【0023】

ＰＬ１０４のプログラマブル回路ブロックの例は、ルックアップテーブル及びレジスタを有する構成可能ロジックブロックを含む。以下に記載され、ハードブロックと呼ばれることもあるハードワイヤード回路とは異なり、これらのプログラマブル回路ブロックは、製造時に定義されていない機能を有する。ＰＬ１０４は、より制限されたプログラマブル性を有する基本的及び定義された機能も提供する他のタイプのプログラマブル回路ブロックを含むことができる。これらの回路ブロックとしては、デジタル信号処理ブロック（ＤＳＰ）、位相ロックループ（ＰＬＬ）、ブロックランダムアクセスメモリ（ＢＲＡＭ）などが挙げられる。これらのタイプのプログラマブル回路ブロックは、ＰＬ１０４の他のものと同様に多数であり、ＰＬ１０４の他のプログラマブル回路ブロックと混在している。

【0024】

使用前に、ＰＬ１０４、例えばプログラマブル相互接続及びプログラマブル素子は、構成ビットストリームと呼ばれるデータを内部構成メモリセルにロードすることによってプログラム又は「構成」されなければならない。構成メモリセルは、構成ビットストリームがロードされると、ＰＬ１０４がどのように構成されるか、例えばトポロジを定義し、（例えば、実行される特定の機能を）動作させる。本開示内で、「構成ビットストリーム」は、プロセッサ又はコンピュータによって実行可能なプログラムコードと同等ではない。

【0025】

ＣＦｒａｍｅインターフェース（ＣＦＩ）１１４は、それを介して構成データ、例えば構成ビットストリームをＰＬ１０４に提供して、異なるユーザ指定の回路及び／又はその中の回路を実装することができるインターフェースである。ＣＦＩ１１４はさらに、ＰＬ１０４内に含まれるメモリを初期化するために使用され得る。ＣＦＩ１１４は、ＰＭＣ１１０によってアクセス可能であり、構成データをＰＬ１０４に提供し、記載されているようにメモリ初期化を実行する。場合によっては、ＰＭＣ１１０は、ＰＭＣ１１０によって構成されるとＰＳ１０６がＰＬ１０４に構成データを提供できるように、ＰＳ１０６を最初に構成することができる。

【0026】

ＰＳ１０６は、ＳｏＣ１００の一部として製造されるハードワイヤード回路として実装される。ＰＳ１０６は、各々がプログラムコードを実行することができる様々な異なるプロセッサタイプのいずれかとして実装されるか、又はそれらを含むことができる。例えば、ＰＳ１０６は、個別のプロセッサ、例えば、プログラムコードを実行することができる単一のコアとして実装されてもよい。別の例では、ＰＳ１０６は、マルチコアプロセッサとして実現され得る。さらに別の例では、ＰＳ１０６は、１つ以上のコア、モジュール、コプロセッサ、インターフェース、コントローラ、及び／又はその他のリソースを含み得る。ＰＳ１０６は、様々な異なるタイプのアーキテクチャのいずれかを用いて実装され得る。ＰＳ１０６を実装するために使用され得る例示的なアーキテクチャは、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、グラフィック処理ユニット（ＧＰＵ）アーキテクチャ、モバイルプロセッサアーキテクチャ、ＤＳＰアーキテクチャ、又はコンピュータ可読命令若しくはプログラムコードを実行することができる他の適切なアーキテクチャを含み得るが、これらに限定されない。

【0027】

ＮｏＣ１０８は、ＳｏＣ１００内のエンドポイント回路間でデータを共有するための相互接続ネットワークである。エンドポイント回路は、ＤＰＥアレイ１０２、ＰＬ１０４、ＰＳ１０６、及び／又はハードワイヤード回路ブロック１１２に配置することができる。ＮｏＣ１０８は、専用スイッチングによる高速データ経路を含むことができる。一例では、ＮｏＣ１０８は、１つ若しくは複数の水平経路、１つ若しくは複数の垂直経路、又は水平経路と垂直経路の両方を含む。図１に示す領域の配置及び数は単なる例である。ＮｏＣ１０８は、選択されたコンポーネント及び／又はサブシステムを接続するためにＳｏＣ１００内で利用可能な共通インフラストラクチャの一例である。

【0028】

ＮｏＣ１０８は、ＰＬ１０４、ＰＳ１０６、及びハードワイヤード回路ブロック１１２のうちの選択されたものへの接続を提供する。ＮｏＣ１０８はプログラム可能である。ＳｏＣ１００と共に使用されるプログラマブルＮｏＣの場合、ＳｏＣ１００内での実装のためにユーザ回路設計が作成されるまで、ＮｏＣ１０８を通ってルーティングされるべきネットは未知である。ＮｏＣ１０８は、スイッチ及びインターフェースなどのＮｏＣ１０８内の要素がどのように構成され、スイッチ間及びＮｏＣインターフェース間でエンドポイント回路に接続するためにデータを渡すように動作するかを定義する内部構成レジスタに構成データをロードすることによってプログラムすることができる。

【0029】

ＮｏＣ１０８は、ＳｏＣ１００の一部として製造され、物理的に修正可能ではないが、ユーザ回路設計の異なるマスタ回路と異なるスレーブ回路との間の接続を確立するようにプログラムすることができる。ＮｏＣ１０８は、電力投入時に、その中にデータパス又はルートを実装しない。しかしながら、ＰＭＣ１１０によって構成されると、ＮｏＣ１０８は、エンドポイント回路間のデータパス又はルートを実装する。例えば、ＮｏＣ１０８は、ユーザ指定のマスタ回路とスレーブ回路とを接続するパケット交換網を確立することができる複数のプログラマブルスイッチを含むことができる。これに関して、ＮｏＣ１０８は、異なる回路設計に適応することができ、各異なる回路設計は、ＮｏＣ１０８によって結合され得るＳｏＣ１００内の異なる位置に実装されたマスタ回路及びスレーブ回路の異なる組合せを有する。ＮｏＣ１０８は、ユーザ回路設計のマスタ回路及びスレーブ回路の間で、例えばアプリケーションデータ及び／又は構成データなどのデータをルーティングするようにプログラムすることができる。例えば、ＮｏＣ１０８は、ＰＬ１０４、ＰＳ１０６、及び／又はＤＰＥアレイ１０２を使用して実装されるかどうかにかかわらず、異なるユーザ指定回路を互いに結合するようにＰＭＣ１１０によってプログラムされてもよい。さらに、ＮｏＣ１０８は、ユーザ指定回路を異なるハードワイヤード回路ブロック１１２及び／又はＳｏＣ１００の外部の異なる回路及び／又はシステムと結合することができる。

【0030】

ハードワイヤード回路ブロック１１２は、ＳｏＣ１００の一部として製造された専用回路ブロックである。ハードワイヤードであるが、ハードワイヤード回路ブロック１１２は、構成データを制御レジスタにロードして、１つ以上の異なる動作モードを実施することによって構成することができる。ハードワイヤード回路ブロック１１２は、例として、入力／出力（Ｉ／Ｏ）ブロック、及び／又はＳｏＣ１００の外部の回路及び／又はシステムに信号を送受信するためのトランシーバ、メモリコントローラ、及びビデオエンコーダを含むことができる。異なるＩ／Ｏブロックの例は、シングルエンド及び疑似差動Ｉ／Ｏを含むことができる。トランシーバの例は、高速差動クロックトランシーバを含むことができる。ハードワイヤード回路ブロック１１２の他の例には、暗号化エンジン、デジタル－アナログ変換器（ＤＡＣ）、アナログ－デジタル変換器（ＡＤＣ）などが含まれるが、これらに限定されない。ＳｏＣ１００内のハードワイヤード回路ブロック１１２は、本明細書では時々「ハードブロック」と呼ばれることがある。ハードワイヤード回路ブロック１１２は、通常、ＰＬ１０４のプログラマブル回路ブロックと比較して機能が複雑である。さらに、通常、ＳｏＣ１００内のハードワイヤード回路ブロック１１２は、ＰＬ１０４のプログラマブル回路ブロック又はタイルと比較して少ない。

【0031】

図１の例では、ＰＬ１０４は４つの別々の領域に示されている。別の例では、ＰＬ１０４は、プログラマブル回路の統合領域として実装されてもよい。さらに別の例では、ＰＬ１０４は、プログラマブル回路の４つを超える異なる領域、又はプログラマブル回路の４つ未満の異なる領域として実装されてもよい。ＰＬ１０４の特定の組織は、限定を意図するものではない。ここで、ＳｏＣ１００は、１つ以上の領域を有するＰＬ１０４と、ＰＳ１０６と、ＰＭＣ１１０とを含む。ＮｏＣ１０８が含まれてもよい。ＤＰＥアレイ１０２も含まれてもよい。

【0032】

他の例示的な実施態様では、ＳｏＣ１００は、ＩＣの異なる領域に配置された２つ以上のＤＰＥアレイ１０２を含むことができる。さらに他の例では、ＳｏＣ１００は、マルチダイＩＣとして実装されてもよい。一例では、各サブシステムは、異なるダイ上に実装されてもよい。別の例では、１つ以上又はすべてのサブシステムを各ダイにわたって複製することができる。異なるダイは、ＩＣがマルチチップモジュール（ＭＣＭ）などとして実装される積層ダイアーキテクチャを使用して、インターポーザ上にダイを並べて積層するなど、様々な利用可能なマルチダイＩＣ技術のいずれかを使用して通信可能にリンクされてもよい。マルチダイＩＣの例では、各ダイは、単一のサブシステム、２つ以上のサブシステム、サブシステム及び別の部分サブシステム、又はそれらの任意の組合せを含むことができることを理解されたい。１つの例示的な実施態様では、各ダイはＰＭＣを含むことができ、「マスタ」として指定されたダイに実装されたＰＭＣはマスタＰＭＣであり、スレーブとして指定された他のダイに実装されたＰＭＣはマスタＰＭＣに結合されたスレーブＰＭＣとして動作する。

【0033】

図２は、ＮｏＣ１０８の例示的な実施態様を示す。ＮｏＣ１０８は、ＮｏＣマスタユニット（ＮＭＵ）２０２、ＮｏＣスレーブユニット（ＮＳＵ）２０４、ネットワーク２１４、ＮｏＣ周辺機器インターコネクト（ＮＰＩ）２１０、及びレジスタ２１２を含む。各ＮＭＵ２０２は、エンドポイント回路をＮｏＣ１０８に接続する入口回路である。各ＮＳＵ２０４は、ＮｏＣ１０８をエンドポイント回路に接続する出口回路である。ＮＭＵ２０２は、ネットワーク２１４を介してＮＳＵ２０４に接続される。一例では、ネットワーク２１４は、ＮｏＣパケットスイッチ２０６（ＮＰＳ）と、ＮＰＳ２０６間のルーティング２０８とを含む。各ＮＰＳ２０６は、ＮｏＣパケットの切り替えを行う。ＮＰＳ２０６は、複数の物理チャネルを実装するために、互いに、並びにルーティング２０８を介してＮＭＵ２０２及びＮＳＵ２０４に接続される。ＮＰＳ２０６はまた、物理チャネルごとに複数の仮想チャネルをサポートする。

【0034】

ＮＰＩ２１０は、ＮＭＵ２０２、ＮＳＵ２０４、及びＮＰＳ２０６をプログラムするための回路を含む。例えば、ＮＭＵ２０２、ＮＳＵ２０４、及びＮＰＳ２０６は、その機能性を判定するレジスタ２１２を含むことができる。ＮＰＩ２１０は、機能を設定するためにそのプログラミングのためにレジスタ２１２に結合された周辺機器インターコネクトを含む。ＮｏＣ１０８内のレジスタ２１２は、割り込み、サービス品質（ＱｏＳ）、エラー処理及び報告、トランザクション制御、電力管理、及びアドレスマッピング制御をサポートする。レジスタ２１２は、書き込み要求を使用してＰＭＣ１１０によってレジスタ２１２に書き込むことなどによって、再プログラムされる前に使用可能な状態で初期化することができる。ＮｏＣ１０８の構成データは、例えばプログラミングデバイスイメージ（ＰＤＩ）の一部として不揮発性メモリ（ＮＶＭ）に格納することができ、ＮｏＣ１０８及び／又は他のエンドポイント回路をプログラムするためにＮＰＩ２１０に提供することができる。

【0035】

ＮＭＵ２０２は、トラフィック入口点である。ＮＳＵ２０４は、トラフィック出口点である。ＮＭＵ２０２及びＮＳＵ２０４に結合されたエンドポイント回路は、硬化回路（例えば、ハードワイヤード回路ブロック１１２）、ＰＬ １０４に実装された回路、及び／又はＤＰＥアレイ１０２の回路とすることができる。所与のエンドポイント回路は、複数のＮＭＵ２０２又は複数のＮＳＵ２０４に結合することができる。

【0036】

この例では、エンドポイント回路２１６は、ＮｏＣ１０８を介してエンドポイント回路２１８に接続されている。エンドポイント回路２１６は、ＮｏＣ１０８のＮＭＵ２０２に結合されたマスタ回路である。エンドポイント回路２１８は、ＮｏＣ１０８のＮＳＵ２０４に結合されたスレーブ回路である。各エンドポイント回路２１６及び２１８は、ＰＳ１０６内の回路、ＰＬ領域１０４内の回路、又は別のサブシステム（例えば、ハードワイヤード回路ブロック１１２及び／又はＤＰＥアレイ１０２内）の回路とすることができる。

【0037】

ネットワーク２１４は、複数の物理チャネルを含む。物理チャネルは、ＮｏＣ１０８をプログラムすることによって実装される。各物理チャネルは、１つ以上のＮＰＳ２０６及び関連するルーティング２０８を含む。ＮＭＵ２０２は、少なくとも１つの物理チャネルを介してＮＳＵ２０４と接続する。物理チャネルはまた、１つ以上の仮想チャネルを有することができる。

【0038】

ネットワーク２１４を介した接続は、マスタ－スレーブ構成を使用する。一例では、ネットワーク２１４を介した最も基本的な接続は、単一のスレーブに接続された単一のマスタを含む。しかしながら、他の例では、より複雑な構造を実装することができる。

【0039】

図１の例に示すように、ＮｏＣ１０８は、垂直ＮｏＣ又は「ＶＮｏＣ」と呼ばれる１つ以上の垂直部分と、「ＨＮｏＣ」と呼ばれる１つ以上の水平部分とを含むことができる。各ＶＮｏＣは、ＰＬ領域１０４の間に配置されている。ＨＮｏＣは、一般に、ＰＬ１０４の領域とハードワイヤード回路ブロック１１２との間、又はＰＬ１０４の領域とＤＰＥアレイ１０２との間に配置される。ＮｏＣ１０８は、メモリインターフェース（例えば、他のハードワイヤード回路ブロック１１２）に接続され得る。ＰＳ１０６は、ＨＮｏＣに結合され得る。

【0040】

この例では、ＰＳ１０６は、ＨＮｏＣに結合された複数のＮＭＵ２０２を含む。ＶＮｏＣは、ＰＬ１０４内に配置されたＮＭＵ２０２及びＮＳＵ２０４の両方を含む。例えばメモリインターフェースなどの特定のハードワイヤード回路ブロック１１２は、ＨＮｏＣに結合されたＮＳＵ２０４を含む。ＨＮｏＣ及びＶＮｏＣの両方は、ルーティング２０８によって接続されたＮＰＳ２０６を含む。ＶＮｏＣでは、ルーティング２０８は垂直に延在する。ＨＮｏＣでは、ルーティング２０８は水平に延在する。各ＶＮｏＣにおいて、各ＮＭＵ２０２は、ＮＰＳ２０６に結合される。同様に、各ＮＳＵ２０４は、ＮＰＳ２０６に結合される。ＮＰＳ２０６は、互いに結合されてスイッチのマトリックスを形成する。各ＶＮｏＣ内のいくつかのＮＰＳ２０６は、ＨＮｏＣ内の他のＮＰＳ２０６に結合される。

【0041】

ＮｏＣ１０８は、より大きなブート又はプログラミングプロセスの一部としてプログラム及び／又は使用されてもよいし、ＳｏＣ１００内の他のサブシステムとは独立してプログラムされてもよい。一般に、ＮｏＣ１０８をプログラミングすることは、ブート時にＮｏＣプログラミングデータを受信するＰＭＣ１１０を含み得る。ＮｏＣプログラミングデータは、ＰＤＩの一部であってもよい。ＰＭＣ１１０は、ＳｏＣ１００の管理を担当する。ＰＭＣ１１０は、安全でセキュアな環境を維持し、ＳｏＣ１００をブートし、通常動作中にＳｏＣ１００を管理することができる。

【0042】

ＰＭＣ１１０は、物理チャネルを作成するために、ＮＰＩ２１０を介してレジスタ２１２にＮｏＣプログラミングデータをロードする。一例では、プログラミングデータはまた、ＮＰＳ２０６内のルーティングテーブルを構成するための情報を含むことができる。ＰＭＣ１１０はＳｏＣ１００をさらにブートする。このように、ＮｏＣ１０８は、少なくとも、ＮＭＵ２０２とＮＳＵ２０４との間の物理チャネルの構成情報を含む。ＮｏＣ１０８の残りの構成情報は、以下でさらに説明するように、ランタイム中に受信することができる。別の例では、ランタイム中に受信されるものとして後述する構成情報の全部又は一部をブート時に受信することができる。

【0043】

ランタイムに関して、ＰＭＣ１１０は、ランタイム中にＮｏＣプログラミングデータを受信することができる。ＰＭＣ１１０は、ＮＰＩ２１０を介してレジスタ２１２にプログラミングデータをロードする。一例では、ＰＭＣ１１０は、ＮＰＳ２０６内のルーティングテーブルを構成する。ＰＭＣ１１０は、物理チャネル上でＱｏＳ経路を構成する。ＰＭＣ１１０はアドレス空間マッピングを構成する。ＰＭＣ１１０は、入口／出口インターフェースプロトコル、幅、及び周波数を設定する。

【0044】

図３は、ＤＰＥアレイ１０２の例示的な実施態様を示す。図３の例では、ＤＰＥアレイ１０２は、ＳｏＣインターフェースブロック３０４を含むＤＰＥ３０２の２次元アレイとして実装される。ＤＰＥ３０２及びＳｏＣインターフェースブロック３０４は、ハードワイヤードであり、プログラム可能である。ＤＰＥアレイ１０２は、様々な異なるアーキテクチャのいずれかを用いて実装され得る。限定ではなく例示を目的として、図３は、整列した行及び整列した列に配置されたＤＰＥ３０２を示す。例では、ＤＰＥ３０２は、選択された行のＤＰＥが、隣接する行のＤＰＥに対して水平方向に逆転又は反転するように配置される。１つ以上の他の実施形態では、ＤＰＥ３０２の行及び／又は列は、隣接する行及び／又は列に対してオフセットされてもよい。この例では、各ＤＰＥ３０２は、コア３０６及びメモリモジュール３０８を含む。各コア３０６は、同じＤＰＥ３０２にあるか別のＤＰＥ３０２にあるかにかかわらず、隣接するメモリモジュールからのデータにアクセスすることができる。ＤＰＥ３０２の数、ＤＰＥ３０２の特定の配置、及び／又はＤＰＥ３０２の向きは限定的であることを意図しない。

【0045】

ＤＰＥ３０２は、ＤＰＥ相互接続ネットワークによって相互接続される。ＤＰＥ相互接続ネットワークは、コア－メモリインターフェース接続、コア－コアカスケード接続、ストリーミング接続、及びメモリマップド接続を含む。ＤＰＥ相互接続ネットワークはまた、独立したデバッグネットワーク及び／又は独立したイベント・ブロードキャスト・ネットワーク（いずれも図示せず）を含むことができる。

【0046】

ＳｏＣインターフェースブロック３０４は、ハードワイヤード及びプログラム可能でもあり、ＤＰＥ３０２をＳｏＣ１００の１つ以上の他のサブシステムに結合することができる。１つ以上の実施形態では、ＳｏＣインターフェースブロック３０４は、隣接するＤＰＥ３０２に結合される。例えば、ＳｏＣインターフェースブロック３０４は、ＤＰＥアレイ１０２内のＤＰＥの最下段の各ＤＰＥ３０２に直接結合することができる。ＳｏＣインターフェースブロック３０４は、ＳｏＣインターフェースブロック３０４に直接接続されたＤＰＥアレイ１０２の１つ以上の選択されたＤＰＥ３０２と通信し、それぞれのＤＰＥ３０２内に含まれた様々な構成可能なスイッチ（図示せず）から形成されたＤＰＥインターコネクトネットワークを利用することによって、ＤＰＥアレイ１０２の任意のＤＰＥ３０２と通信することができる。ＳｏＣインターフェースブロック３０４は、ＤＰＥアレイ１０２内の各ＤＰＥ３０２をＳｏＣ１００の１つ以上の他のサブシステムと結合することができる。例えば、ＳｏＣインターフェースブロック３０４は、ＤＰＥアレイ１０２をＮｏＣ１０８及びＰＬ１０４に結合することができる。したがって、ＤＰＥアレイ１０２（例えば、選択されたＤＰＥ３０２）は、ＰＬ１０４、ＰＳ１０６、及び／又はハードワイヤード回路ブロック１１２のいずれかに実装された回路ブロックと通信することができる。

【0047】

コア３０６は、ＤＰＥ３０２のデータ処理能力を提供する。各コア３０６は、様々な異なる処理回路のいずれかとして実装されてもよい。例示的な実施態様では、各コア３０６は、プログラムコード、例えばコンピュータ可読命令を実行することができるプロセッサとして実装される。その場合、各コア３０６は、プログラムメモリが配置されている特定のコアによってのみアクセスされ得るプログラムメモリを含むことができる。各コア３０６内のプログラムメモリは、それぞれのコア３０６によって実行される命令を記憶することができる。コア３０６は、例えば、ＣＰＵ、ＧＰＵ、ＤＳＰ、ベクトルプロセッサ、又は命令を実行することができる他のタイプのプロセッサとして実装されてもよい。コア３０６は、本明細書に記載の様々なＣＰＵ及び／又はプロセッサアーキテクチャのいずれかを使用して実装することができる。別の例では、コア３０６は、超長命令語（ＶＬＩＷ）ベクトルプロセッサ又はＤＳＰとして実装される。

【0048】

コア３０６及びメモリモジュール３０８は、それぞれのＤＰＥ３０２内のレジスタにロードされた構成データによって制御することができる。例えば、各コア３０６及び／又はメモリ３０８は、レジスタにロードされた構成データに基づいてアクティブ化及び／又は非アクティブ化されてもよい。レジスタ及びメモリモジュール３０８は、ＳｏＣ１００内の特定のマスタによるＤＰＥ相互接続ネットワークのメモリマップド接続を介してアドレス指定可能である（例えば、読み出し及び／又は書き込みされ得る）。例えば、ＰＭＣ１１０は、ＤＰＥ相互接続ネットワークのメモリマップド接続を使用してアドレス指定可能なＤＰＥアレイ１０２内の任意のメモリを読み出し及び／又は書き込むことができる。

【0049】

１つ以上の実施形態では、メモリモジュール３０８は、任意の隣接するコア３０６によって使用及び／又は生成されるデータを記憶することができる。例えば、メモリモジュール３０８は、ランダムアクセスメモリ（ＲＡＭ）などの読み出し／書き込みメモリを含むことができる。したがって、メモリモジュール３０８は、コア３０６によって読み出され消費され得るデータを記憶することができる。メモリモジュール３０８はまた、コア３０６によって書き込まれるデータ（例えば、結果）を記憶することができる。各メモリモジュール３０８は、上下左右方向（例えば、４つの基本方向）に直接隣接するコア３０６によって直接読み書きされてもよい。したがって、コア３０６がエッジ列又はエッジ行のＤＰＥ３０２内にない限り、コア３０６は、同じＤＰＥ３０２内のメモリモジュール３０８、及び３つの他の近くの隣接するＤＰＥ３０２のメモリモジュールに直接アクセスすることができ、ＤＰＥ３０２は、コア３０６に直接隣接するメモリモジュール３０８を有する。直接メモリアクセスは、コア－メモリインターフェース接続によって実行される。各コア３０６は、コアがアクセスすることができるメモリモジュール３０８（例えば、同じＤＰＥ内のメモリモジュール内の構成される４つのメモリモジュールと３つの他のＤＰＥのメモリモジュール）を単一の連続したメモリ（例えば、単一のアドレス空間として）として見ることができる。これにより、ＤＰＥ３０２（例えば、コア３０６）も共有メモリを介して通信することが可能になる。

【0050】

ＤＰＥアレイ１０２は、ＤＰＥ３０２とＳｏＣインターフェースブロック３０４との間の接続性、及びＤＰＥ３０２とＳｏＣインターフェースブロック３０４との動作方法を定義する各ＤＰＥ３０２内のレジスタ（図示せず）に構成データをロードすることによってプログラムすることができる。例えば、特定のＤＰＥ３０２又はＤＰＥ３０２のグループがサブシステムと通信する場合、ＤＰＥ３０２及びＳｏＣインターフェースブロック３０４はそうするようにプログラムされる。同様に、１つ以上の特定のＤＰＥ３０２が１つ以上の他のＤＰＥ３０２と通信する場合、ＤＰＥはそうするようにプログラムされる。構成データは、ＤＰＥ３０２がストリーム接続を介して通信するか、コア－コアカスケード接続を使用して通信するかを示す。

【0051】

図３の例では、ストリーミング接続、コア－コアカスケード接続（直接コア－コア接続）、及びコア－メモリインターフェース接続は、ＤＰＥ３０２間のアプリケーションデータの交換を容易にする。メモリマップド接続は、構成データ、制御データ、デバッグデータなどの交換を容易にする。

【0052】

ストリーミング接続は、各ＤＰＥ３０２に１つ以上のストリームスイッチを含めることによって実施することができる。ストリームスイッチは相互接続されている。例えば、各ストリームスイッチは、４つの基本方向において他のＤＰＥ３０２に接続するポートを含むことができ、同じＤＰＥ３０２内の回路構造（例えば、コア３０６、１つ以上の直接メモリアクセス回路を介したメモリモジュール３０８、及び同じＤＰＥ３０２内のメモリマップドスイッチ）に接続するポートを含むことができる。ストリーミング接続は、隣接するＤＰＥ３０２と非隣接のＤＰＥ ３０２とが通信することを可能にする。一般に、ストリームスイッチは、回路スイッチングストリーム相互接続又はパケットスイッチングストリーム相互接続として動作するようにプログラムされる。回路スイッチングストリーム相互接続は、ＤＰＥ３０２間の高帯域幅通信に適したポイントツーポイントの専用ストリームを実装することができる。パケットスイッチングストリーム相互接続は、ストリームを共有して、複数のロジックストリームを中帯域幅通信用の１つの物理ストリームに時間多重化することを可能にする。ストリームスイッチの動作は、メモリマップド接続（例えば、メモリマップドスイッチを使用して作成される）を介して前述のレジスタに書き込むことによって制御することができる。

【0053】

メモリマップド接続は、各ＤＰＥ３０２に１つ以上のメモリマップドスイッチを含めることによって実施することができる。各メモリマップドスイッチは、複数のメモリマップドインターフェースを含み得る。例えば、ＤＰＥ３０２内の各メモリマップドスイッチは、上記のＤＰＥ３０２内のメモリマップドスイッチ及び下記のＤＰＥ３０２内のメモリマップドスイッチ（又は下記のタイル３１０）に接続するためのインターフェースと、プログラムメモリ、メモリモジュール３０８、及びストリームスイッチ（その構成用）を含むコア３０６などの同じＤＰＥ３０２内の回路構造に接続するためのインターフェースとを含むことができる。メモリマップド接続は、ＤＰＥアレイ１０２の構成、制御、及びデバッグデータを伝達するために使用される。

【0054】

ＤＰＥアレイ１０２は、ＰＳ１０６又はＰＭＣ１１０などのプロセッサシステムのアドレス空間にマッピングされ得る。したがって、ＤＰＥ３０２内又はＳｏＣインターフェースブロック３０４内の構成される４つのメモリモジュールの任意の構成レジスタ及び／又はメモリには、メモリマップドインターフェースを介してアクセスすることができる。例えば、メモリモジュール３０８内のメモリ、プログラムメモリ、及びレジスタは、メモリマップド接続を介して読み出し及び／又は書き込みすることができる。したがって、メモリマップド接続を使用して、プログラムコードをコア３０６、ＤＰＥ３０２に書き込むことができ、データをメモリモジュール３０８に読み出し又は書き込むことができ、ＤＰＥ３０２間のストリーミング接続を確立することなどができる。

【0055】

コア３０６はさらに、コア－コアカスケード接続を介して隣接するコア３０６と直接通信することができる。コア－コアカスケード接続は、図３に描かれているように、コア間の一方向又は双方向の直接接続である。各コア３０６は、例えば、図示のように、隣接するコアに接続されたカスケードインターフェースを含むことができる。カスケードインターフェースは、蓄積レジスタにロードされたコア３０６内の内部データが別の隣接するコア３０６に（例えば、ストリーミング）送信され得るように、コア３０６の内部蓄積レジスタに接続され得る。コア－コアカスケード接続は、ＤＰＥ３０２のレジスタにロードされた構成データに基づいてプログラムすることができる。例えば、レジスタにロードされた構成データに基づいて、各コアの入力カスケードインターフェース及び出力カスケードインターフェースは、独立してコアごとにアクティブ化又は非アクティブ化することができる。

【0056】

例示的な実装形態では、ＤＰＥ３０２はキャッシュメモリを含まない。キャッシュメモリを省略することにより、ＤＰＥアレイ１０２は、予測可能な、例えば決定論的なパフォーマンスを達成することができる。さらに、異なるＤＰＥに位置するキャッシュメモリ間の一貫性を維持する必要がないため、大きな処理オーバーヘッドが回避される。さらなる例では、ＤＰＥ３０２のコア３０６は入力割り込みを有さない。したがって、ＤＰＥ３０２のコア３０６は、中断されずに動作することができる。ＤＰＥ３０２のコア３０６への入力割り込みを省略することはまた、ＤＰＥアレイ１０２が予測可能な、例えば決定論的なパフォーマンスを達成することを可能にする。

【0057】

ＳｏＣインターフェースブロック３０４は、一列に編成された複数の相互接続されたタイル３１０を含む。特定の実施形態では、ＳｏＣインターフェースブロック３０４内のタイルを実装するために異なるアーキテクチャを使用することができ、各異なるタイルアーキテクチャは、ＳｏＣ１００の異なるタイプのサブシステム又はサブシステムの組合せとの通信をサポートする。タイル３１０は、データが１つのタイルから別のタイルに双方向に伝播され得るように結合される。各タイル３１０は、上のＤＰＥ３０２の列のインターフェースとして動作することができる。

【0058】

例えば、各タイル３１０は、ＰＳ１０６、ＰＬ１０４などの他のソース、及び／又は別のハードワイヤード回路ブロック１１２、例えば特定用途向けＩＣ又は「ＡＳＩＣ」ブロックからデータを受信することができる。タイル３１０は、そのようなタイルがそれに応じてそれらの列内のＤＰＥ３０２にアドレス指定されたデータをルーティングすることができるように、他の列内のＤＰＥにアドレス指定されたデータを他のタイル３１０上に送信しながら、上の列内のＤＰＥにアドレス指定されたデータの部分をそのようなＤＰＥ３０２に提供することができる。このようにして、データは、データがアドレス指定されるＤＰＥ（例えば、「ターゲットＤＰＥ」）のためのインターフェースとして動作するタイルに到達するまで、ＳｏＣインターフェースブロック３０４のタイルからタイルに伝播することができる。ターゲットＤＰＥのインターフェースとして動作するタイルは、ＤＰＥのメモリマップドスイッチ（例えば、構成用）及び／又はＤＰＥのストリームスイッチ（例えば、アプリケーションデータ用）を使用して、データをターゲットＤＰＥに導くことができる。

【0059】

一態様では、ＳｏＣインターフェースブロック３０４は、２つの異なるタイプのタイル３１０を含む。第１のタイプのタイル３１０は、ＤＰＥ３０２とＰＬ１０４のみとの間のインターフェースとして機能するように構成されたアーキテクチャを有する。第２のタイプのタイル３１０は、ＤＰＥ３０２とＮｏＣ１０８との間、及びＤＰＥとＰＬ１０４との間のインターフェースとして機能するように構成されたアーキテクチャを有する。ＳｏＣインターフェースブロック３０４は、第１及び第２のタイプのタイル又は第２のタイプのみのタイルの組み合わせを含んでもよい。

【0060】

第１のタイプのタイル３１０は、ＰＬインターフェース及び直上のＤＰＥ３０２に接続されたストリームスイッチを含んでもよい。ＰＬインターフェースは、ＰＬ１０４内に位置する境界ロジックインターフェース（ＢＬＩ）回路に接続する。第２のタイプのタイル３１０は、ＮｏＣ及びＰＬインターフェース、並びに直上のＤＰＥ３０２に接続されたストリームスイッチを含む。ＮｏＣ及びＰＬインターフェースは、ＰＬ１０４内のＢＬＩ回路、並びにＮｏＣ１０８の１つ以上のＮＭＵ２０２及び１つ以上のＮＳＵ２０４にも接続する。

【0061】

タイル３１０は、ストリームスイッチ及びメモリマップドスイッチを含む。隣接するタイル３１０のストリームスイッチが接続されている。隣接するタイル３１０のメモリマップドスイッチが接続されている。説明したように、ストリームスイッチは、アプリケーションデータを伝達するストリーミング接続を確立し、メモリマップドスイッチは、構成、制御、及び／又はデバッグデータを伝達するメモリマップド接続を確立する。ＤＰＥアレイ１０２に関して、アプリケーションデータは、コア３０６によって動作するデータである。構成データは、ストリームスイッチ、コア３０６などのＤＰＥ３０２のコンポーネントをプログラムするために使用されるデータであり、コア３０６用のプログラムコードを含むことができる。各タイル３１０内のストリームスイッチは、直上のＤＰＥ３０２内のストリームスイッチに接続されている。同様に、各タイル３１０内のメモリマップドスイッチは、直上のＤＰＥ内のメモリマップドスイッチに接続されている。

【0062】

ＤＰＥアレイ１０２は、ＳｏＣ１００のブートプロセスの一部として最初にプログラムされてもよい。ランタイム中に、ＤＰＥアレイ１０２を再構成することができる。したがって、ＰＭＣ１１０は、どのＤＰＥ３０２が互いに及び／又は他のサブシステム若しくは回路に接続されているかを確立し、ＤＰＥ３０２内にカーネルを実装し、プログラムコードをロードするなどのために、ＤＰＥアレイ１０２を最初に構成することができる。ランタイム中の任意の時点で、ＰＭＣ１１０は、ＤＰＥ３０２間及び／又は異なるサブシステム若しくは回路との異なる接続を確立することによってＤＰＥアレイ１０２の全部又は一部を再構成し、異なるプログラムコードをロードするためにＤＰＥ３０２内に異なるカーネルを実装することなどができる。

【0063】

ＤＰＥアレイ１０２はまた、様々な事象を生成することができる。ＤＰＥアレイ１０２によって生成された事象は、ＳｏＣ１００の他のサブシステムにグローバルにルーティングされてもよい。例えば、ＤＰＥアレイ１０２によって生成された選択された事象は、ＤＰＥアレイ１０２内の検出されたエラーを示すためにＰＭＣ１１０にルーティングされてもよい。別の例では、選択された事象は、ＰＭＣ１１０及び／又はＰＳ １０６にルーティングされ、割り込みとしてサービスされ得る。

【0064】

図４は、図１のＰＳ１０６の例示的な実施態様を示す。ＰＳ１０６は、ハードワイヤードサブシステムとして実装される。本例では、ＰＳ１０６は、プログラムコードを実行可能な複数のプロセッサと、複数の周辺機器とを含む。一態様では、ＰＳ１０６は、２つの別個の電力ドメイン４５６及び４５８を含む。各電力ドメインは、異なる電源によって給電されてもよい。このように、電力ドメイン４５６及び４５８は、ＳｏＣ１００内の異なる電源レールによって給電され、ＰＭＣ１１０の制御下で他の電力ドメインとは独立して電力オン又はオフにされ得る（又は低電力モード若しくはハイバネートモードに置かれ得る）。例えば、電力ドメイン４５６は、アプリケーション処理ユニット（ＡＰＵ）を含む電力ドメイン４５８が電力オフである間、リアルタイム処理ユニット（ＲＰＵ）を使用して動作し続けることができる。ＳｏＣ１００に含まれ得る他の電力ドメインは、独立した電力ドメインとして動作するＰＬ１０４、別の独立した電力ドメインとして動作するＤＰＥアレイ１０２、及びさらに別の独立した電力ドメインとして動作するＮｏＣ１０８であり得る。

【0065】

電力ドメイン４５６は、ＲＰＵ４０２及び４０４を含む。ＲＰＵ４０２及び４０４は各々、レベル１（Ｌ１）キャッシュ（図示せず）及び密結合メモリ（ＴＣＭ）インターフェース４１４，４１６を含むことができ、例えば、ＴＣＭ４１４はＲＰＵ４０２に対応し、ＴＣＭ４１６はＲＰＵ４０４に対応する。図４の例では、電力ドメイン４５６は、外部デバイスが様々な業界標準プロトコルを介してＰＳ１０６と通信することを可能にする様々な周辺機器を含む。例えば、電力ドメイン４５６は、１つ以上のギガビットイーサネット（登録商標）コントローラ（ＧｂＥ）４２０、１つ以上のコントローラエリアネットワーク（ＣＡＮ）及び／又はＣＡＮフレキシブルデータレート（ＣＡＮ－ＦＤ）コントローラ４２２、１つ以上のユニバーサル非同期受信機－送信機コントローラ（４２４）、１つ以上のＩ２Ｃコントローラ４２６、シリアルペリフェラルインターフェース（ＳＰＩ）４２８、及び／又はウォッチドッグタイマ及びトリプルタイマカウンタ（ＴＴＣ）４３０を含む。電力ドメイン４５６は、ダイレクトメモリアクセスエンジン（ＤＭＡ）４４０、クロック及びリセット回路（Ｃｌｋ／Ｒｓｔ）４４２、ＰＳ（プロセッシングシステム）マネージャ４４４、ＣｏｒｅＳｉｇｈｔ（商標）コントローラ４４６、及び／又はインターコネクト４５２などの追加の回路ブロックを含むことができる。ＣｏｒｅＳｉｇｈｔ（商標）コントローラ４４６は、ＰＳ１０６（例えば、そこに含まれるプロセッサのいずれか）のデバッグ及び／又はトレース機能を提供するように構成されたハードワイヤードコア又は知的財産（ＩＰ）である。

【0066】

図４の例では、ＰＳ１０６は、エラーアグリゲーションモジュール（ＥＡＭ）４６０を含み得る。ＥＡＭ４６０は、ＳｏＣ１００内の他のプログラマブルリソース（例えば、サブシステム）からのエラーを受信及び集約することができる。一態様では、ＥＡＭ４６０は、受信したエラーを集約し、要約エラー事象を生成し、要約エラー事象をＰＭＣ１１０に提供することができる。ＥＡＭ４６０は、特定の受信されたエラー及び／又はエラーの組み合わせに応答して、ＰＭＣ １１０に対して特定の要約エラー事象、例えば割り込みを生成するように、例えばＰＭＣ１１０によってプログラムされてもよい。ＰＭＣ１１０は、ＥＡＭ４６０によって生成された事象に応答してエラーを処理することができる。別の態様では、ＰＳ１０６（例えば、ＲＰＵ４０２、ＲＰＵ４０４、ＡＰＵ４０６、ＡＰＵ４０８）のプロセッサは、エラー管理の目的のために利用され、且つＥＡＭ４６０に結合され得るプロセッサ間割り込み機構（ＩＰＩ）と称される割り込み回路（図示せず）によって、互いに及び／又はＰＭＣ１１０に割り込むことが可能である。

【0067】

電力ドメイン４５８は、ＡＰＵ４０６，４０８，４１０，及び４１２を含む。ＡＰＵ４０６，４０８，４１０、及び４１２の各々は、Ｌ１キャッシュ（図示せず）を含むことができる。さらに、ＡＰＵ４０６，４０８，４１０、及び４１２は、レベル２（Ｌ２）キャッシュ４１８を共有することができる。電力ドメイン４５８は、外部デバイスが様々な業界標準プロトコルを介してＰＳ１０６と通信することを可能にする様々な周辺機器を含む。例えば、電力ドメイン４５８は、例えば、１つ以上のユニバーサルシリアルバス（ＵＳＢ）コントローラ４３２、１つ以上のシリアルＡＴアタッチメント（ＳＡＴＡ）コントローラ４３４、１つ以上の周辺コンポーネント相互接続エクスプレス（ＰＣＩｅ）コントローラ４３６、１つ以上のディスプレイポート（ＤＰ）コントローラ４３８などの周辺機器を含み得る。電力ドメイン４５８は、１つ以上のＧＰＵ４４８、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）回路４５０、及び／又はコヒーレンシーインターコネクト４５４を含むことができる。インターコネクト４５２及び４５４は、図４に示す各回路ブロック間の接続を確立することができる。

【0068】

図４は、限定ではなく例示を目的として提供されている。ＰＳ１０６は、図４に示されていない他の回路ブロックを含んでもよい。そのような回路ブロックの例には、１つ以上の割り込み要求ユニット（ＩＲＱ）及びスヌープ制御ユニット（ＳＣＵ）が含まれるが、これらに限定されない。

【0069】

別の態様では、ＰＣＩｅ４３６は、コヒーレントＰＣＩｅモジュール又は「ＣＰＭ」と呼ばれる別のサブシステムに含まれてもよい。ＣＰＭは、ＰＳ１０６の外部に実装されてもよい。１つの態様では、ＣＰＭは、１つ以上のＰＣＩｅエンドポイントを含む。ＣＰＭはまた、その中のＰＣＩｅエンドポイントをＳｏＣ１００、ＰＬ１０４、及び／又はＰＳ１０６のギガビットトランシーバ（ＧＴ）と直接接続するインターフェースを含むことができる。

【0070】

図５は、図１のＳｏＣ１００の別の例示的な実施態様を示す。図５は、ＳｏＣ１００の様々なコンポーネント及び／又はサブシステムのロジック図を示す。図５の例では、ＳｏＣ１００は、ＤＰＥアレイ１０２、ＰＬ１０４、ＰＳ１０６、及びシステムインターコネクト５０２を含む。システムインターコネクト５０２は、例示の目的で、ＮｏＣ１０８、ＣＦＩ１１４、及びＮＰＩ２１０を含む。ＳｏＣ１００はさらに、ＰＭＣ１１０と、１つ以上のメモリインターフェース５０４，５０６（例えば、ハードワイヤード回路ブロック）と、ビデオコーデックユニット（ＶＣＵ）５０８（例えば、ハードワイヤード回路ブロック）と、Ｉ／Ｏサブシステム５１０とを含む。

【0071】

図５の例では、示されている各サブシステムはシステムインターコネクト５０２に接続されている。例えば、ＤＰＥアレイ１０２、ＰＬ１０４、ＰＳ１０６、ＰＭＣ１１０、メモリインターフェース５０４，５０６、ＶＣＵ５０８、及び／又はＩ／Ｏサブシステム５１０は、システムインターコネクト５０２に接続される。一態様では、ＰＭＣ１１０は、システムインターコネクト５０２を介して、ＤＰＥアレイ１０２、ＰＬ１０４、ＰＳ１０６、メモリインターフェース５０４及び５０６、ＶＣＵ５０８、並びにＩ／Ｏサブシステム５１０をプログラムする（例えば、構成する）ことができる。

【0072】

ＰＭＣ１１０は、ＳｏＣ１００のルートオブトラストとして動作する。一態様において、ＰＭＣ１１０は、プログラムコードを実行することができる１つ以上のプロセッサを含む。ＰＭＣ１１０は、制御回路、メモリ、及び１つ以上のインターフェースなどの追加のリソースを含むことができる。ＰＭＣ１１０は、ＳｏＣ１００内で様々なセキュリティ及び安全機能を実行することができる。例えば、ＰＭＣ１１０は、ＳｏＣ１００をブートし、ＤＰＥアレイ１０２を構成し、ＰＬ１０４を構成し、ＰＳ１０６を構成し、ＮｏＣ１０８を構成し、及び／又はシステムインターコネクト５０２によってＳｏＣ１００の様々なサブシステムの部分的再構成を実行することができる。例えば、ＮｏＣ１０８に関して、ＰＭＣ１１０は、ＮｏＣ１０８を最初に構成し、ＮｏＣ１０８を最初に構成すると、初期構成からＮｏＣ１０８に形成されたデータパスによってＤＰＥアレイ１０２を構成することができる。ＰＭＣ１１０は、チップ全体でＳｏＣ１００の様々な機能及び構成を設定するための制御レジスタに書き込むことができる。

【0073】

メモリインターフェース５０４は、１つ以上の構成可能なＤＤＲコントローラ５１２と、物理インターフェース（ＰＨＹ）５１４と、構成可能なＩ／Ｏ５１６とを含む。メモリインターフェース５０６は、１つ以上の構成可能な高帯域幅メモリ（ＨＢＭ）コントローラ５１８と、物理インターフェース（ＰＨＹ）５２０と、構成可能なＩ／Ｏ５２２とを含む。ＶＣＵ５０８は、システムインターコネクト５０２に接続され、様々な異なるビデオ符号化、復号、及び／又は処理動作を実行することができる。

【0074】

Ｉ／Ｏサブシステム５１０は、１つ以上の追加のハードブロック５２４と、ＰＬ１０４を使用して実装された１つ以上のユーザ定義Ｉ／Ｏインターフェース５２６と、ＧＴ及びＩ／Ｏ５２８とを含むことができる。そのような追加のハードブロックの例は、構成可能な前方誤り訂正ブロック、構成可能な暗号ブロック、及び構成可能なアナログ混合信号ブロック（例えば、１つ以上の構成可能なＤＡＣ及び／又はＡＤＣを含む）を含むことができるが、これらに限定されない。ＳｏＣ１００は、図５に示すよりも少ない又は多いハードワイヤード回路ブロックを含み得ることを理解されたい。

【0075】

例示の目的で、ＰＳ１０６の簡略版が図５に示されている。図５の例では、ＰＳ１０６には電力ドメインが示されていない。ＰＳ１０６は、１つ以上のＲＰＵ４０２，４０４と、１つ以上のＡＰＵ ４０６，４０８，４１０，４１２と、１つ以上のＧＰＵ４４８とを含む。ＰＳ１０６は、レベル２キャッシュ、オンチップメモリ（ＯＣＭ）及びシステムメモリ管理ユニット（ＳＭＭＵ）を表し得る、ＰＳメモリ５３０をさらに含み得る。ＰＳ１０６は、さらに、１つ以上のインターコネクト５３２と、１つ以上の周辺機器５３４とを含むことができる。インターコネクト５３２は、他のマスタがレベル２キャッシュメモリ及び／又はＯＣＭに対して読み出し及び／又は書き込みを行うことを可能にする、コヒーレントインターコネクト及びスヌープ制御ユニット（ＳＣＵ）を含むことができる。例えば、ＰＬ１０４内のＲＰＵ４０２、４０４及びマスタ回路ブロックは、レベル２キャッシュメモリをスヌープすることができる。周辺機器５３４は、前述したように、１つ以上の異なるＩ／Ｏコントローラを含んでもよい。ＰＳマネージャ４４４は、例えば、ＰＳ内の電力ドメインの電力オン又はオフを含む、ＰＳ１０６内のコンポーネントの動作を制御することができる。一態様において、ＰＳマネージャ４４４は、ＰＭＣ１１０からの命令に応答して動作を実行することができる。図５の例では、ＰＭＣ１１０は、システムインターコネクト５０２を介してＰＳ１０６と通信することができる。さらに、ＰＭＣ１１０は、別個の又は異なる直接接続を介してＰＳ１０６に直接接続されてもよい。

【0076】

ＰＬ１０４は、前述したように、ファブリックインターコネクトによって相互接続されたルックアップテーブル（ＬＵＴ）５３６、ＢＲＡＭ ５３８、ウルトラＲＡＭ（ＵＲＡＭ）５４０、及びＤＳＰ５４２を含むことができる。ＰＬ１０４は、システムインターコネクト５０２及びファブリックインターコネクトに接続される。ＤＰＥアレイ１０２は、相互接続された複数のハードワイヤード及びプログラム可能なＤＰＥ３０２を含むことができる。ＤＰＥ３０２は、ＳｏＣインターフェースブロック３０４を介してシステムインターコネクト５０２及びファブリックインターコネクトに接続する。

【0077】

図５の例では、ＮｏＣ１０８はまた、別のダイ及び／又はＩＣに配置された別のＮｏＣに接続又は結合されてもよい。例えば、ＳｏＣ１００がインターポーザ又は他のキャリアを介して相互接続された複数のダイから形成される場合、ＮｏＣ１０８は、インターポーザ又はキャリアを介して他のダイのＮｏＣと結合することができる。

【0078】

図６は、ＰＭＣ１１０の例示的な実施態様を示す。ＰＭＣ１１０は、ＳｏＣ１００上のハードワイヤード回路ブロックである。図６の例では、ＰＭＣ１１０は、ＰＭＣ処理ユニット６０２（ＰＳ１０６とは別個且つ異なる）を含む。ＰＭＣ処理ユニット６０２は、物理複製困難関数（ＰＵＦ）６０４と、１つ以上のＲＯＭ６０６と、１つ以上のＲＡＭ６０８と、１つ以上のタイマ６１０と、１つ以上のプロセッサ６１２と、ローカルレジスタ６１４とを含み得る。例示的な実施態様では、ＰＭＣ１１０は、ＰＬ１０４、ＤＰＥアレイ１０２、及び／又はＰＳ１０６から独立した別個の電力ドメイン上にある（例えば、別個の独立した電源を有する）。

【0079】

一態様では、ＰＭＣ処理ユニット６０２のプロセッサ６１２は、適切な投票回路を使用してロックステップで動作することが可能である。別の態様では、ロックステップで動作し得るプロセッサ６１２の第１のサブセットは、ＲＯＭ６０６へのアクセス（例えばＲＯＭ６０６に記憶されたコードを実行する）専用であり、ロックステップで動作し得るプロセッサ６１２の第２のサブセットは、ＲＡＭ６０８へのアクセス（例えばＲＯＭ６０８に記憶されたコードを実行する）専用である。プロセッサ６１２の第１のサブセットは、プロセッサ６１２の第２のサブセットと相互排他的であってもよい。

【0080】

例えば、１つ以上のプロセッサ６１２は、ＲＯＭ６０６に記憶されたコードの実行専用である。プロセッサ６１２の第１のサブセットに対応するＲＯＭ専用プロセッサ６１２は、ＳｏＣ１００のブート中にリセットによってアクティブであるＳｏＣ１００の第１のプロセッサである。ＲＯＭ専用プロセッサ６１２は、ＲＯＭ６０６に記憶されたコードを実行する際に、デバイス初期化、ブートインターフェース検証、リセットからのＰＭＣ１１０のさらなるプロセッサ６１２の解放などの動作を実行することができるとともに、ＰＭＣプラットフォームローダ及びマネージャをＲＡＭ６０８にロードすることができる。ＲＯＭ専用プロセッサ６１２は、セキュアブート、ブート後のセキュリティ監視、及びＰＵＦ管理も行うことができる。プロセッサ６１２の第２のサブセットに対応するＲＡＭ専用プロセッサ６１２は、リセットが解除されると、ＲＡＭ６０８に記憶されたコードを実行することができる。

【0081】

ＲＯＭ６０６及びＲＡＭ６０８は、プロセッサ６１２によってのみアクセス可能である。別の態様では、各プロセッサ６１２はＲＯＭ６０６及びＲＡＭ６０８を有し、各プロセッサ６１２は独立した専用のＲＯＭ６０６及び独立した専用のＲＡＭ６０８を有する。ＲＡＭ６０８は、誤り訂正符号化（ＥＣＣ）回路によって保護されてもよい。プロセッサ６１２は、ＲＯＭ６０６に記憶されたコードを実行し、ＲＯＭ６０６に記憶されたコードを実行することによって主ブートデバイスからＲＡＭ６０８にロードされたファームウェアを実行することによって、ＳｏＣ１００を電力投入及び構成するために使用され得る。ローカルレジスタ６１４は、ＰＭＣ処理ユニット６０２のための構成レジスタであり、ＰＭＣ処理ユニット６０２によってのみアクセスされ得る。

【0082】

ＰＭＣ１１０をＳｏＣ１００のルートオブトラストとして動作させる一態様は、ＲＯＭ６０６に記憶されたコードを使用してファームウェアをＲＡＭ６０８にロードすることである。ＲＯＭ専用プロセッサ６１２は、ＲＯＭ６０６からのコードを実行する際に、ＲＡＭ専用プロセッサ６１２によって実行されるようにＳｏＣ１００にロードされた任意のファームウェアを認証すること、及び／又はＰＭＣ１１０以外のＳｏＣ１００のサブシステムによるそのようなファームウェア又は画像の実行及び／又は使用の前にＳｏＣ１００にロードされた任意のＰＤＩを認証することができる。したがって、ＳｏＣ１００の任意の部分を構成及び／又はプログラムするために使用される任意のＰＤＩは、最初にＰＭＣ１１０によって認証され得る。

【0083】

別の態様では、ＰＭＣ１１０は、ＰＭＣ１１０が構成しているＳｏＣ１００の特定のサブシステム又は部分をゼロ化するなどの動作を実行することができる。このように、ＰＭＣ１１０は、構成の一部として、再構成されているＳｏＣ１００の部分に格納されている以前のデータのいずれか及び／又はすべてを消去することができる。例えば、ＲＯＭ専用プロセッサは、特定の条件又は事象に応答して、ＰＭＣコンポーネント及び／又はデータがＳｏＣ１００にロードされるブートデバイス（例えば、プラットフォームローダ及びマネージャ又は「ＰＬＭ」）をゼロ化することができる。ＲＡＭ専用プロセッサは、特定の条件又は事象に応答してファームウェアを実行することによって、ＰＭＣ１１０の外部のＳｏＣ１００内の他のリソースをゼロ化し得る。

【0084】

ブート後、プロセッサ６１２は、ＰＭＣ１１０に含まれる様々なコンポーネントを使用して様々な異なる機能を実行することができる。例えば、プロセッサ６１２は、ＳｏＣ１００の電力管理、電圧及び温度監視、安全性及びセキュリティ事象応答などを実行することができる。図示されているように、ＰＭＣ処理ユニット６０２、例えばプロセッサ６１２は、割り込み信号及びウェイク信号を受信することができ、これらの信号は、ＳｏＣ１００の外部から発する信号及び／又はＳｏＣ１００内から発する信号を含むことができ、これらの目的のために電力をオン及び／又はオフされるべき特定の電力ドメイン及び／又はアイランドを示す。

【0085】

ＰＭＣ処理ユニット６０２はインターコネクト６１６に接続されている。ＰＭＣ処理ユニット６０２は、インターコネクト６１６を介してＰＭＣ１１０及びＳｏＣ１００内の他のコンポーネントと通信することができる。インターコネクト６１６は、複数のメモリマップドスイッチ及びインターフェースと、複数のストリームスイッチ及びインターフェースとを含むことができる。インターコネクト６１６は、ＰＭＣ共有ＲＡＭ６１８、グローバルレジスタ６２０、Ｉ／Ｏコントローラ６２２、ＤＭＡ６２４及び６２６、セキュアストリームスイッチ６２８、スレーブブートインターフェース（ＳＢＩ）６３０、セキュリティアクセラレータ６３２、アナログシステム６３４、リアルタイムクロック（ＲＴＣ）６３６、電力管理及びリセット６３８、エラー管理回路６４０、デバッグパケットコントローラ６４２、及び構成フレームユニット（ＣＦＵ）６４４に接続されている。

【0086】

ＰＭＣ共有ＲＡＭ６１８は、処理中にＳｏＣ１００のための構成データ（例えばＰＤＩ）及び／又は他のデータを記憶するために、及びＰＭＣ１１０のための汎用データ処理ＲＡＭとして使用され得る。グローバルレジスタ６２０は、ＰＭＣ１１０内の任意の（例えば、すべての）マスタによってアクセス可能な構成レジスタである。グローバルレジスタ６２０は、汎用の電力制御レジスタ、エラー管理レジスタ、及びサービス割り込み要求インターフェースを含むことができる。Ｉ／Ｏコントローラ６２２は、多重化入出力（ＭＩＯ）６６８に結合された１つ以上のＩ／Ｏを含むことができる。図示されるように、ＭＩＯ６６８は、ＳｅｌｅｃｔＭａｐ６７０、ＰＳ１０６及びＰＬ１０４にさらに接続する。ＭＩＯ６６８は、Ｉ／Ｏ信号をＳｅｌｅｃｔＭａｐ６７０、ＰＳ１０６、ＰＬ１０４、及び／又はＩ／Ｏコントローラ６２２に選択的に接続することができる。Ｉ／Ｏコントローラ６２２の例は、Ｉ２Ｃ、並びにＳＰＩ及び／又はＳＤ／ｅＭＭＣ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ／ｅｍｂｅｄｄｅｄ ＭｕｌｔｉＭｅｄｉａＣａｒｄ）及びＵＳＢインターフェースなどの１つ以上のフラッシュインターフェースを含むが、これらに限定されない。

【0087】

ＭＩＯ６６８は、構成に応じて複数の異なる機能を提供することができるＳｏＣ１００のＩ／Ｏピンへの接続性を提供する。例えば、ＭＩＯ６６８は、構成のためにＳｅｌｅｃｔＭａｐ６７０に、又はフラッシュメモリコントローラ及び／若しくはＵＳＢインターフェースなどのＩ／Ｏコントローラ６２２に信号を接続するように構成されてもよい。

【0088】

ＤＭＡ６２４及び６２６は、ＳｏＣ１００の構成及び構成データの処理のためにＰＭＣ１１０内でデータを転送するために使用される。セキュアストリームスイッチ６２８は、処理のためにセキュリティアクセラレータ６３２に提供されるデータストリームが安全であることを保証する。ＳＢＩ６３０は、マルチダイＳｏＣ構成におけるスレーブブート及び／又は構成を容易にする。図示されていないが、ＳＢＩ６３０は、ＳｅｌｅｃｔＭａｐ６７０及びＮｏＣ１０８に接続されてもよい。

【0089】

セキュリティアクセラレータ６３２は、暗号化及び／又は復号を実行することができる暗号化／復号ブロック６４６と、認証を実行することができる認証ブロック６４８と、受信データに対してハッシュを生成することができるハッシュブロック６５０とを含むことができる。一例では、暗号化／復号ブロック６４６は、ガロワカウンタモード（ＧＣＭ）（ＡＥＳ－ＧＣＭ）を使用して高度暗号化標準（ＡＥＳ）を実行することができる対称鍵暗号化エンジンである。一例では、認証ブロック６４８は、公開鍵暗号化を実行することができる。例えば、認証ブロック６４８は、楕円曲線デジタル署名アルゴリズム及び／又はＲｉｖｅｓｔ－Ｓｈａｍｉｒ－Ａｄｌｅｍａｎを実装することができる。ハッシュブロック６５０は、安全なハッシュ演算３／３９４を実行することができる。セキュリティアクセラレータ６３２はまた、乱数を生成することができる真の乱数発生器（ＴＲＮＧ）回路６５２及びバッテリバックアップされたＲＡＭ（ＢＢＲＡＭ）６５４回路ブロックを含むことができる。セキュリティアクセラレータ６３２に含まれる特定の回路ブロックは、限定ではなく例示を目的として提供されている。一態様では、セキュリティアクセラレータ６３２のブロック６４６，６４８及び６５０のみがセキュアストリームスイッチ６２８を介してのみアクセス可能であり、ブロック６５２及び６５４はインターコネクト６１６によってアクセス可能である。

【0090】

アナログシステム６３４は、ＳｏＣ１００の周りの様々な場所及び／又は様々なサブシステムに配置され得る１つ以上の遠隔システムモニタ回路からの電圧及び温度を監視することができるシステムモニタ６５６と、ＰＭＣ１１０のためのクロック信号を生成することができるシステム発振器６５８と、ＳｏＣ１００上のｅヒューズ回路を維持及び／又は管理することができるｅヒューズコントローラ６６０と、ハードワイヤード及びプログラマブル回路ブロックとしてＳｏＣ１００上に実装され得るＤＡＣ及び／又はＡＤＣなどのＳｏＣ１００内のアナログデバイスのための１つ以上の基準電圧を生成することができるバンドギャップ回路６６２と、ＰＭＣ１１０、ＮｏＣ１０８、ＮＰＩ２１０、及びＰＳ１０６のためのクロック信号を生成することが可能な１つ以上の位相ロックループ（ＰＬＬ）６６４と、パワーオンリセット（ＰＯＲ）回路６６６とを含むことができる。

【0091】

ＰＯＲ回路６６６は、ＳｏＣ１００内の電圧を感知し、パワーオンリセットをシグナリングすること（例えば、リリースすること）ができる。ＰＯＲ回路６６６がパワーオンリセットをシグナリングすることに応答して、電力管理及びリセット６３８は、セキュリティの目的で、ＲＯＭ６０６を除くＰＭＣ１１０内のすべてのメモリ及びＳｏＣ１００の他のサブシステムの各々へのゼロ化（例えば、ゼロを書き込むこと）を実行することができる制御ロジックを含むことができる。

【0092】

ｅヒューズコントローラ６６０は、ｅヒューズ回路を読み取ることができる。ｅヒューズ回路（例えば、ｅヒューズメモリ素子）は、デバイスＤＮＡ及び／又はセキュリティキーなどの設計情報を記憶するために使用されてもよい。ｅヒューズ回路は、ジョイント・テスト・アクション・グループ（ＪＴＡＧ）６７２を無効化するなどの機能をさらに制御することができる。

【0093】

ＲＴＣ６３６は、高精度な水晶発振器で動作可能なクロック回路である。ＲＴＣ６３６は、ＳｏＣ１００内の様々なオペレーティングシステム及びデバイス管理機能のために、現在の時間を測定し、特定の時間にアラームを生成するために使用され得る。電力管理及びリセット回路６３８は、ＳｏＣ１００上の他の回路ブロックに対して電力アイランド、電力ドメイン、及びリセットを制御するために必要なロジック及びインターフェースを実装する。電力管理及びリセット回路６３８は、ＰＳ１０６に実装されたドメイン及びアイランドを制御するためにＰＳ１０６にさらに接続する。

【0094】

エラー管理回路６４０は、ＳｏＣ１００内の他のサブシステムからのエラーを受信、記録、及び応答することができる。例えば、エラー管理回路６４０は、ＳｏＣ１００全体からエラーを捕捉することができる。エラー管理回路６４０は、特定の受信されたエラー及び／又はエラーの組み合わせに応答して、ＰＭＣ１１０の特定の事象、例えば割り込みを生成するように、ＰＭＣ１１０によってプログラムされてもよい。ＰＭＣ１１０、例えばプロセッサ６１２は、エラー管理回路６４０によって生成された事象に応答してエラーを処理することができる。

【0095】

一態様では、エラー管理回路６４０は、Ｉ／Ｏピンを介してＳｏＣ１００から、エラーの発生を示すＳｏＣ１００の外部の回路（例えば、ＳｏＣ１００が配置された回路基板上に配置された回路）に信号を送信するようにプログラムされ得る。別の態様では、エラー管理回路６４０は、特定のエラーに応答してパワーオンリセットをトリガするか、又は他の特定のエラーに応答してシステムリセットをトリガするようにプログラムされてもよい。この機能は、ＳｏＣ１００のセキュア状態を維持する。システムリセットの場合、ＰＭＣ１１０は、既にプログラムされているセキュリティコンテクストを変更することなく、ＳｏＣ１００内の特定の回路ブロック又はサブシステムをリセットすることができる。システムリセットの場合、サブシステム上でゼロ化は実行されず、これはより速い回復をもたらす。

【0096】

デバッグパケットコントローラ６４２は、高速シリアルインターフェース、他のサブシステム内の他のデバッグ回路、及び／又はＰＣＩｅブロック（例えばＰＳ１０６内又はＣＰＭ内）などのＳｏＣ１００上の他のインターフェースから渡されるパケットを処理する高速デバッグポート（ＨＳＤＰ）用のパケットコントローラである。一例では、デバッグパケットコントローラ６４２は、１０Ｇｂｐｓを超える速度で動作することができる。デバッグパケットコントローラ６４２は、例えば、ＰＳ１０６における特定のトランシーバ（高速）、ＪＴＡＧ６７２又はＰＣＩｅ４３６によってアクセスされ得る。デバッグパケットコントローラはさらに、ＰＳ１０６（例えば、ＣｏｒｅＳｉｇｈｔ４４６）及び／又はその他のサブシステムのデバッグ回路にアクセスし得る。したがって、ＰＭＣ処理ユニット６０２は、ＳｏＣ１００のデバッグデータへの集中アクセスを提供する。デバッグデータへの集中アクセスを提供することは、ＳｏＣ１００のためのルートオブトラストとして動作するＰＭＣ１１０の別の態様である。

【0097】

一態様において、デバッグパケットコントローラ６４２は、ＣｏｒｅＳｉｇｈｔ（商標）コントローラ４４６への２つの接続を有する。第１の接続は、デバッグ動作をサポートする。デバッグ動作は、レジスタ、メモリの読み取り、あるレジスタ及び／又はメモリから別のレジスタ及び／又はメモリへのデータの移動、並びに／或いはレジスタ及び／又はメモリへのデータの書き込みを含むことができる。これらの動作は、デバッグパケットコントローラ６４２を介してアクセス可能な任意のそのような場所に対して実行されてもよく、少なくともＰＳ１０６において、ＣｏｒｅＳｉｇｈｔ（商標）コントローラ４４６を使用して実行されてもよい。第２の接続は、トレース動作をサポートする。トレース動作は、プログラムコードが各クロックサイクルで実行されるときにプロセッサ又はプロセッサシステムの状態を取り込むことを伴い、ＪＴＡＧ６７２の能力を超えるかなりの帯域幅を必要とする。ＪＴＡＧは、低速シリアル接続である。したがって、デバッグパケットコントローラ６４２を介したＳｏＣ １００への高速アクセス、及びＣｏｒｅＳｉｇｈｔ（商標）コントローラ４４６への内部接続によって、ＰＳ１０６におけるトレース機能を使用することが可能である。

【0098】

デバッグパケットコントローラ６４２は、例えばホストから受信したパケットを解読し、そこに含まれているコマンドを実行することができる。コマンドは、データの読み出し又は書き込み先（例えば、ＣｏｒｅＳｉｇｈｔ（商標）コントローラ４４６、他のデバッグ回路、インターコネクト６１６、及び／又はインターコネクト６１６によってアクセス可能な特定のサブシステム内の他のメモリ若しくはレジスタなどの特定の宛先）を指示することができる。一般に、デバッグパケットコントローラ６４２は、ＤＰＥアレイ１０２、ＰＬ１０４、ＰＳ１０６、又はＮｏＣ１０８のいずれかにあるＳｏＣ１００内のメモリマップドメモリ及び／又は回路構造を読み出し及び／又は書き込むことができる。

【0099】

したがって、一態様では、デバッグパケットコントローラ６４２は、ＰＬ１０４をデバッグするために使用され得る。一例では、統合ロジックアナライザは、ユーザ回路設計でＰＬ１０４に実装されてもよい。統合ロジックアナライザは、各クロックサイクルのユーザ回路設計のバス、レジスタなどから信号を取り込むことができる。デバッグパケットコントローラ６４２は、統合ロジックアナライザからデバッグデータを受信するために統合ロジックアナライザに接続されてもよい。したがって、統合ロジックアナライザは、境界走査などの他のより遅いメカニズムを使用するのとは対照的に、デバッグパケットコントローラ６４２を介してホストシステムから迅速に読み取ることができる。

【0100】

別の態様では、デバッグパケットコントローラ６４２は、ＰＬ１０４におけるフリップフロップのリードバックを実行することが可能である。デバッグパケットコントローラ６４２は、例えば、ＣＦＵ６４４を介してＰＬ１０４から任意の構成データ又は状態データを読み取ることができる。デバッグパケットコントローラ６４２は、境界走査などの他のメカニズムを使用するよりもはるかに速いレートでリードバックを実行することができる。統合ロジックアナライザを使用するのとは異なり、リードバックは、そうでなければユーザ回路設計で使用するために利用可能であるＰＬ１０４のリソースを消費しない。

【0101】

デバッグパケットコントローラ６４２によって取り込まれたデバッグデータは、パケット化されたデータストリームとして、高速接続を介してホストに出力され得る。一態様において、デバッグパケットコントローラ６４２は、ホストシステムへの高速接続を可能にするＳｏＣ１００の１つ以上のＧＴに接続されたＰＳ１０６に実装された高速インターフェースに接続される（図４には示されていない）。この接続は、ＰＳ１０６の電力がオンであり、ＧＴを含むＰＬ１０４の電力もオンであることを必要とする。別の態様では、デバッグパケットコントローラ６４２は、インターコネクト６１６を介してＭＩＯ６６８にアクセスすることができる。

【0102】

別の例では、デバッグパケットコントローラ６４２は、ＪＴＡＧ６７２を介してホストシステムに接続されてもよい。ＪＴＡＧ６７２は低速インターフェースであるが、そのような接続は、ＰＬ１０４及び／又はＰＳ１０６などのＳｏＣ１００の他のサブシステムに依存しない。さらに、ＪＴＡＧ６７２を使用している間、デバッグパケットコントローラ６４２に提供される１つのパケットを使用して、複数の動作を開始することができる。例えば、ＪＴＡＧ６７２を介して受信したパケットに応答して、デバッグパケットコントローラ６４２がＲＡＭを初期化する（単一のパケットに応答して書き込みなどの複数の動作が実行される）などのより複雑な動作を実行することができるように、パケットによって繰返しが指定されてもよい。別の例では、パケットは、デバッグパケットコントローラ６４２によって実施されるコンディショナリティを表現してもよい。

【0103】

別の例では、ＳｏＣ１００が展開され、デバッグ用のケーブルを物理的に接続することによってアクセスされない場合（例えば、データセンタアプリケーション）、デバッグパケットコントローラ６４２は、ＰＣＩｅ４３６によってアクセスされ得る（ＰＳ１０６内にあるか、図４に関連して説明したＣＰＭとして実装されているかにかかわらず）。さらに別の例では、ＰＬ１０４を介してデバッグパケットコントローラ６４２に接続することができる。例えば、イーサネットコントローラ又はＵＳＢコントローラなどの回路は、デバッグパケットコントローラ６４２に接続することができるＰＬ１０４に実装することができる。

【0104】

別の態様では、デバッグパケットコントローラ６４２は、ＣＦＵ ６４４を介して直接ＰＬ１０４を構成することができる。別の態様では、デバッグパケットコントローラ６４２は、デバッグパケットコントローラ６４２がＳＢＩ６３０に書き込むデータを受信することによって、ＰＬ１０４、ＰＳ１０６、ＤＰＥアレイ１０２、又はＳｏＣ１００の任意の他の部分を構成することができる。ＳＢＩ６３０への書き込みにより、ＰＭＣ処理ユニット６０２に割り込みが発生する。次に、ＰＭＣ処理ユニット６０２はデータを認証し、次にＰＭＣ処理ユニット６０２において実行されるファームウェアの制御下で受信されたデータを使用してＳｏＣ１００を構成するためのプロセスを開始することができる。

【0105】

ＳｏＣ１００の構成は、デバッグパケットコントローラ６４２がＳＢＩ ６３０に書き込むことによって、ＪＴＡＧ６７２がＳＢＩ６３０に書き込むことによって、ＰＣＩｅがＳＢＩ６３０に書き込まれるデータを受信することによって、又はＳｅｌｅｃｔＭａｐ６７０に書き込むことによって（ＳＢＩ６３０に関連して説明したのと同様のプロセスを使用する）開始されてもよい。これらの例では、ＰＭＣ１１０はスレーブとして動作する。ＰＭＣ１１０がマスタとして動作する場合、ＰＭＣ１１０は、外部フラッシュ、外部ＲＡＭ、ＵＳＢなどの特定の場所からＳｏＣ１００の構成データを検索している。

【0106】

デバッグパケットコントローラ６４２をＰＭＣ１１０内に含めることは、いくつかの利点を提供する。一態様では、ＰＭＣ１１０は常に電力オンであり、それにより、他のサブシステムの電力がオフにされる可能性があるにもかかわらず、デバッグが利用可能であることが保証される。例えば、いくつかの設計は、ＰＳ１０６又はＰＬ１０４を使用しない場合がある。そのような場合、デバッグ機能は、ＳｏＣ１００のために依然として利用可能である。さらに、ＰＭＣ１１０は、デバッグパケットコントローラ６４２を選択的に有効化することによって、デバッグパケットコントローラ６４２への安全なアクセスを提供することができる。例えば、ＰＭＣ処理ユニット６０２は、ＳｏＣ１００が動作しており、（認証された）ＳｏＣ１００にロードされたデバイスイメージが、デバッグパケットコントローラ６４２がアクティブ化されるべきであることを示すときまで、デバッグパケットコントローラ６４２を有効化しなくてもよい。

【0107】

別の態様では、デバッグパケットコントローラ６４２は、ＰＭＣ処理ユニット６０２の制御下で動作する１つ以上のセキュリティゲートによって、ＰＭＣ１１０内の周辺回路から分離されてもよい。ＰＭＣ処理ユニット６０２は、デバッグパケットコントローラ６４２を使用するために、セキュリティゲートを有効化しなければならず、例えば、信号が通過できるようにゲートを制御しなければならない。そうでない場合、デバッグパケットコントローラ６４２は分離されたままであり、到達不可能である。

【0108】

ＣＦＵ６４４は、ＰＬ１０４の構成レジスタに提供又はロードされた構成データの構成及びリードバックを実行することができる。ＰＭＣ１１０は、例えば、ＣＦＵ６４４を介してＰＬビットストリーム（例えば、構成データ）を転送し、ＰＬ１０４を構成する。

【0109】

ＳｏＣ１００は、ＰＭＣ処理ユニット６０２の制御下で電力管理及びリセット回路６３８によって制御される複数の電力ドメインを含むように実装されてもよい。電力ドメインは、ＲＰＵ及びＯＣＭを含むＰＳ１０６内の低電力ドメインと、ＡＰＵ及び高速Ｉ／Ｏを含むＰＳ１０６内の全電力ドメインと、ＮｏＣ１０８及びシステム２重データレート（ＤＤＲ）電力ドメインと、ＰＬ１０４電力ドメインとを含む。

【0110】

ＳｏＣ１００がＰＭＣ１１０の制御下で配置されている回路基板を介して制御することができる他の電力ドメインがＳｏＣ１００内に作成されてもよい。これらの他の電力ドメインは、さらなるＩ／Ｏ電力ドメイン、バッテリ電力ドメイン、ＰＭＣ電力ドメイン（例えば、ＰＭＣがそれ自体の電力ドメイン及び電力供給を有する場合）、ＰＬ ＲＡＭ電力ドメイン、及びＤＰＥアレイ電力ドメインを含み得るが、これらに限定されない。

【0111】

一態様では、ＳｏＣ１００は、Ｉ／Ｏの複数のバンクを含む。ＪＴＡＧ６７２は、Ｉ／Ｏの一方のバンク（図６には示されていない）に接続することができる。これらのＩ／Ｏは固定されていてもよい。パワーオンリセット信号、ＳｏＣ１００が配置されている回路基板に出力されるエラー信号、及びＳｏＣ１００によって受信される基準クロックもまた、その固定されたＩ／Ｏセットの一部であり得る。

【0112】

セキュアストリームスイッチ６２８は、構成情報、例えば画像を、ＳｏＣ１００にストリーミングするために使用され得る。例えば、画像（例えば、ＰＤＩ）は、ＭＩＯ６６８を介してＳｅｌｅｃｔＭａｐ６７０にプッシュされてもよい。画像はまた、ＪＴＡＧ６７２を介して受信されてもよい。いずれの場合でも、画像はＳＢＩ６３０にプッシュされ、これにより、ＰＭＣ処理ユニット６０２に対する割り込みが生成され得る。ＰＭＣ処理ユニット６０２は、データ転送を実行するためにＤＭＡ６２４，６２６を設定することができる。セキュアストリームスイッチ６２８を介して動作するＤＭＡ６２４，６２６は、ＳＢＩ６３０に含まれるバッファをアンロードし、さらなる処理のためにデータをＰＭＣ共有ＲＡＭ６１８に格納することができる。ＰＭＣ処理ユニット６０２は、ＣＦＵ６４４を介してＣＦＩにデータをさらにプッシュして、ＤＰＥアレイ１０２及び／又はＰＳ１０６を構成するためにＰＬ１０４又は別のインターフェースを構成することができる。

【0113】

一態様において、セキュアストリームスイッチ６２８は、クロスバー機能を実装することができる。例えば、ＰＭＣ処理ユニット６０２は、セキュアストリームスイッチ６２８を構成するファームウェア（例えば、セキュアストリームスイッチ６２８の選択されたポートを接続する）を実行してもよい。ＰＭＣ処理ユニット６０２はまた、セキュアストリームスイッチ６２８を使用してデータ転送を実現するようにＤＭＡ６２４，６２６を設定することができる。構成データが受信されると、ＤＭＡ６２４，６２６は、セキュアストリームスイッチ６２８を介してそのようなデータをＰＭＣ共有ＲＡＭ６１８に置くことができる。同時に、ＤＭＡ６２４，６２６は、処理（例えば、認証）のために、ＰＭＣ共有ＲＡＭ６１８からセキュアストリームスイッチ６２８を介してセキュリティアクセラレータ６３２にデータを導くことができる。

【0114】

別の態様では、セキュアストリームスイッチ６２８は、ブロードキャスト機能を実施するために、ＰＭＣ処理ユニット６０２によって構成され得る。その場合、セキュアストリームスイッチ６２８の１つのポートで受信されたデータは、セキュアストリームスイッチ６２８の２つ以上の異なるポートに、したがって同時に２つ以上の異なる宛先に、ブロードキャストされ（例えば、同時に送信され）てもよい。さらに別の態様では、メモリコピーを実行するために、セキュアストリームスイッチ６２８が使用されてもよい。ＤＭＡ６２４及び／又は６２６は、特定のメモリ位置から読み出し、メモリから読み出されたデータをセキュアストリームスイッチ６２８に提供するように構成され得る。セキュアストリームスイッチ６２８は、ＤＭＡ６２４及び／又は６２６にも接続された別のポートにデータを出力して、データを特定の宛先メモリ位置に書き込むように構成されてもよい。

【0115】

ＰＭＣ１１０は、ＳｏＣ１００に実装された異なる電力ドメインのいずれかの電力オン及び／又は電力オフを制御することができる。任意の電力ドメインの電力オン及び／又は電力オフは、ＰＭＣ１１０によって受信された様々な異なる事象のいずれかに応答して、ＰＭＣ１１０によって制御され得る。これに関連して、ＰＭＣ１１０は、例えば実行されたファームウェアによって、特定の１つ又は複数の電力ドメインに電力を投入するウェイク事象として解釈され得る様々な異なる事象のいずれかに応答することができる。ウェイク事象として解釈される事象の例は、ＰＭＣ１１０によって受信される選択された割り込み、ＳｏＣ１００のＩ／Ｏを介して外部ソースから受信される信号を参照するＩ／Ｏ事象、ＲＴＣ６３６によって生成される事象、ソフトウェアによるウェイク、任意の周辺ＩＰ事象によるウェイク、又はデバッガによるウェイクを含むことができるが、これらに限定されない。

【0116】

「ソフトウェアによるウェイク」という用語は、電力が切られているＡＰＵなどのサブシステムを指す。別のサブシステム、例えばＲＰＵで実行されているソフトウェアは、ＡＰＵサブシステムに電力を投入するためにＰＭＣ１１０に要求を発行することができる。「デバッガによるウェイク」という用語は、具体的にはデバッガ、例えばＰＳ１０６のＣｏｒｅＳｉｇｈｔ ４４６からの要求を指す。電力ドメインに電力投入する要求である要求は、デバッガ内のレジスタによって開始されてもよい。ＰＳ１０６、ＰＭＣ１１０、及び／又はＣＰＭなどのサブシステムは、ＳｏＣ１００内の全体的なデバッグシステムの一部であるデバッグ回路を含む。デバッガは、これらのサブシステムのうちの任意の１つ又は複数に電力投入を要求することができる。要求は、要求された電力ドメイン又は電力アイランドに電力を投入するためにＰＭＣ１１０又はＰＳ１０６への割り込みを生成する専用レジスタへのデバッガ書き込みによって生成される。一般に、デバッガは、パケットコントローラ６４２を介してデバッグソフトウェアによってアクセスされ得る。

【0117】

別の例では、ＰＭＣ１１０は、「パワーダウンモードＵＳＢ」と称される電力モードで実施され得、ＳｏＣ１００は、ＵＳＢを介して電力オン及び／又は電力オフにされ得る。例えば、ＭＩＯ６６８は、ＳｏＣ１００の外部のＵＳＢインターフェースに接続されてもよい。ＭＩＯ６６８は、ＵＳＢ信号をＩ／Ｏコントローラ６２２に接続することができる。このようにして、ＰＭＣ１１０は、電力がオンのままであり、ＵＳＢを介して受信されたウェイク信号を監視し得る。この例では、ＰＭＣ１１０はＵＳＢを介してウェイク信号を監視しているので、ＰＭＣ１１０に含まれないＵＳＢコントローラを含み得るＰＳ１０６は、電力が切られる。ＰＭＣ１１０の電力をオンにすることにより、ＰＳ１０６に実装されたＵＳＢコントローラの電力がオフの間、ＵＳＢを介して受信したウェイク信号を少なくとも監視するために、ＵＳＢインターフェースがＩ／Ｏコントローラ６２２を使用してアクティブなままであることが可能になる。ＰＭＣ１１０は、完全なＵＳＢ機能を提供する必要はない。むしろ、この例では、ＰＭＣ１１０は、ＵＳＢを介して特定の信号、例えばウェイク信号を検出するだけでよい。ＰＭＣ１１０はＰＳ１０６とは全く異なる電力レール上にあるため、ＰＭＣ１１０はＵＳＢインターフェースを介してウェイク信号を検出することができる。ＰＭＣ１１０は、ウェイク信号の受信に応答して、ＰＳ１０６及び／又はＳｏＣ１００の任意の他のサブシステムの電力をオンにするためのウェイク処理を実行することができる。さらに、ＰＭＣ１１０は、ＭＩＯ６６８に接続されたＵＳＢコントローラを含むＰＳ１０６の電力ドメイン及び／又は電力アイランドを覚醒させることによって、ＵＳＢインターフェースを完全な機能に復帰させることができる。

【0118】

前述の例では、ＵＳＢは説明の目的で使用された。他の例では、ＭＩＯ６６８は、他の外部インターフェース及び／又はデバイスに接続されてもよい。Ｉ／Ｏコントローラ６２２は、インターフェースに使用される実際のコントローラが、ＰＭＣ１１０の外部のＳｏＣ１００の他の場所に配置され、電力オフの間に、そのようなインターフェースを介して及び／又はそのようなデバイスから、特定のウェイク信号を検出するように構成することができる。ウェイク信号を検出することに応じて、ＰＭＣ１１０は、実際のコントローラが位置する特定の電力ドメインを起動することができる。

【0119】

図７は、ＰＭＣ１１０におけるプロセッサの例示的で冗長な実施態様を示す。図７の例では、プロセッサ６１２は冗長アーキテクチャで配置されている。より詳細には、図７は、三重冗長アーキテクチャを示す。例示的な一実施態様では、プロセッサ６１２はハードワイヤードＭｉｃｒｏｂｌａｚｅプロセッサとして実装されるが、他のタイプのプロセッサが使用されてもよい。

【0120】

各プロセッサ６１２は、トリプルモジュロ冗長（ＴＭＲ）マネージャ７０２及びＩ／Ｏモジュール７０４に接続されている。ＴＭＲマネージャ７０２－１、７０２－２、及び７０２－３は相互接続されている。Ｉ／Ｏモジュール７０４－１、７０４－２、及び７０４－３も相互接続されている。投票回路７１０－１は、Ｉ／Ｏモジュール７０４の各々に結合される。各Ｉ／Ｏモジュール７０４は、割り込みコントローラ、タイマ、汎用Ｉ／Ｏ（ＧＰＩＯ）、及び／又はユニバーサル非同期受信機－送信機（ＵＡＲＴ）を含むことができる。各ＴＭＲマネージャ７０２は、故障検出及びエラー回復を含む、プロセッサ６１２のそれぞれの状態を管理することができる。

【0121】

各投票回路７１０は、受信した入力信号を比較することができる。各投票回路７１０は、受信信号の不一致を検出し、多数の結果を受け入れ、動作し続けることができる。不一致（例えば、結果が失われる）を提供する特定のプロセッサ６１２はリセットされ、残りの２つのプロセッサ６１２はロックステップで動作し続ける。３つのプロセッサ６１２のすべてが不一致であれば、各プロセッサ６１２はリセットされる。

【0122】

図７の例では、各プロセッサ６１２は、ＲＡＭ制御回路７０６及びＲＡＭ制御回路７０８に接続される。ＲＡＭ制御回路７０６は投票回路７１０に接続され、投票回路は命令ＲＡＭ、例えばＲＡＭ６０８に接続される。ＲＡＭ制御回路７０８は投票回路７１０－５に接続され、投票回路はデータＲＡＭ、例えばＲＡＭ６０８に接続される。図示されるように、ＲＡＭ６０８並びに投票回路７１０－４及び７１０－５は、ＥＣＣドメインの一部である。図７の例では、命令ＲＡＭ用の各ＲＡＭ制御回路７０６（例えば、７０６－１、７０６－２、及び７０６－３）は、投票回路７１０－３に接続される。プロセッサ６１２－１、６１２－２、及び６１２－３の各々は、投票器回路７１０－２に接続される。Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ（ＡＸＩ）４－Ｌｉｔｅ又は他の適切な制御インターフェースなどの制御インターフェースは、プロセッサ６１２－１、６１２－２、及び６１２－３の各々に接続される。

【0123】

図７は、プロセッサ６１２がＲＡＭ６０８へのアクセス専用であるトリプルモジュラ冗長の一例を示す。ここで、図７は、ＲＡＭ専用プロセッサ６１２の一例を示す。前述したように、ＰＭＣ１１０内のＲＯＭ専用プロセッサに同様のアーキテクチャが使用されてもよい。別の例では、３つより少ないプロセッサ６１２を使用することができ、（ロックステップにおける）１つ又は２つのプロセッサ６１２は、ＲＯＭ６０６に記憶されたコードの実行専用であり、（ロックステップにおける）１つ又は２つの他のプロセッサ６１２は、ＲＡＭ６０８に記憶されたファームウェアの実行専用である。

【0124】

ＰＭＣ１１０は、ＳｏＣ１００内のルートオブトラストである。ＰＭＣ１１０は、ＳｏＣ１００の任意の部分を構成するためにＰＭＣ１１０によってロードされた任意の外部コード／データが（必要に応じて）認証及び復号されることを保証することによって、信頼のチェーンを構築することができる。例えば、ＰＭＣ１１０は、認証ブロック６４８及び／又はハッシュブロック６５０を用いて認証を行い、暗号化／復号ブロック６４６を用いて復号を行うことができる。一般に、構成データがＰＭＣ１１０によって認証及び復号されると、ＰＭＣ１１０は構成データを、ＳｏＣ１００の適切なサブシステム及び／又は回路ブロックの適切な構成レジスタにロードすることができる。

【0125】

図８は、ＳｏＣ１００のさらなる構造的及び機能的態様を示す。図８の例では、ＳｏＣ１００は、セキュリティ機能を実装することができる様々な追加の回路を含む。これらの追加の回路は、ＳｏＣ１００内の異なる独立区画を作成し、異なる区画間のファイアウォールを実装するために使用され得る。各区画は、その中でそれ自体のアプリケーションを実行することができる。図８の例では、複数のシステム管理識別子（ＳＭＩＤ）回路８０２及びプログラマブル保護回路（ＰＰＣ）８１８が含まれる。

【0126】

プロセッサ６１２、ＲＰＵ４０２、ＡＰＵ４０６、他のマスタ８０８、及びＩ／Ｏデバイス８１２は、ＳＭＩＤ回路８０２を介してローカルインターコネクト８１６に接続される。Ｉ／Ｏデバイス８１２は、ＳＭＭＵ８１４を介してローカルインターコネクト８１６にさらに接続される。ローカルインターコネクト８１６は、ＮｏＣ１０８に接続される。ＰＬ１０４及び／又はＤＰＥアレイ１０２は、ＮｏＣ１０８に接続される。ＲＰＵ４０２は、メモリ管理ユニット（ＭＭＵ）８０４－１及びキャッシュ８０６を含む。ＡＰＵ４０６は、ＭＭＵ８０４－２及びキャッシュ８１０を含む。

【0127】

各ＳＭＩＤ回路８０２は、特定のＳＭＩＤを使用するようにプログラム可能である。構成中、ＰＭＣ１１０、例えばプロセッサ６１２は、使用されている様々なＳＭＩＤ回路８０２又は少なくともそれらのＳＭＩＤ回路８０２の各々の構成レジスタにＳＭＩＤを割り当てて書き込むことができる。様々なコンポーネント、例えば、プロセッサ６１２、ＲＰＵ４０２、ＡＰＵ４０６、他のマスタ８０８、Ｉ／Ｏデバイス８１２、ＰＬ１０４、及び／又はＤＰＥアレイ１０２の各々のＳＭＩＤ回路８０２は、それぞれのコンポーネントによって開始されたトランザクションにＳＭＩＤを添付又は挿入することができる。したがって、プロセッサ６１２から生じる各トランザクションは、例えば、ＰＭＣ１１０によって割り当てられたＳＭＩＤ回路８０２－２によって挿入されたトランザクションにＳＭＩＤを含む。同様に、ＲＰＵ４０２から生じる各トランザクションは、ＰＭＣ１１０によって割り当てられたＳＭＩＤ回路８０２－２によって挿入されたＳＭＩＤを有する。このようにして、ＳｏＣ１００内の様々なコンポーネントからのトランザクションのソースは、そのトランザクション内の特定のＳＭＩＤによって識別され得る。ＳＭＩＤ回路８０２に割り当てられたＳＭＩＤは、ＳｏＣ１００にわたって一意であり得る。

【0128】

ＰＰＣ８１８は、ＳｏＣ１００内のスレーブ回路へのアクセスを保護することができる。ＰＰＣ８１８の各々は、回路ブロックに入る各トランザクションの特定のＳＭＩＤをチェックすることができる。各ＰＰＣ８１８は、例えば、それぞれのＰＰＣ８１８によって保持されている許可されたＳＭＩＤのリスト上で、トランザクションのＳＭＩＤが許可されたＳＭＩＤであるかどうかをチェックすることができる。各ＰＰＣ８１８はまた、トランザクションによってアクセスされるアドレス又はアドレス範囲が、ＳＭＩＤがアクセスを許可されているアドレス範囲であることをチェックすることができる。これに関連して、ＰＰＣ８１８は、（ＳＭＩＤに基づく）許可された回路ブロックのみが他の回路ブロックにアクセスすることができ、さらに特定のＳＭＩＤが許可されているアドレス範囲にのみアクセスすることができることを保証することによって、アクセス特権を実施することができる。

【0129】

一態様では、ＰＰＣ８１８は、回路ブロックの構成レジスタを保護するように構成された第１のタイプの回路を含む。そのようなＰＰＣ８１８は、許可されたＳＭＩＤのみが構成レジスタにアクセスすることを許可することができ、それぞれの許可されたＳＭＩＤについて許可されたアドレスのリスト上で指定されたアドレスを有する特定の構成レジスタのみを許可することができる。そのようなＰＰＣ８１８の例には、ＰＰＣ８１８－１、８１８－２、８１８－３、及び８１８－５が含まれるが、これらに限定されない。これらのＰＰＣ８１８は、きめ細かい保護を提供する。ＰＰＣ８１８はまた、メモリを保護するように構成された第２のタイプを含むことができる。第２のタイプのＰＰＣ８１８は、メモリ保護及び分離を提供する。そのようなＰＰＣ８１８の例には、８１８－４及び８１８－６が含まれるが、これらに限定されない。

【0130】

ＳＭＩＤ回路８０２及びＰＰＣ８１８は、ＰＭＣ１１０により構成される。例えば、ＰＭＣ１１０は、所与の設計（例えば、ＳｏＣ１００にロードされたＰＤＩごと）によって使用される各ＳＭＩＤ回路８０２及び各ＰＰＣ８１８内の構成レジスタに書き込むことができる。ＰＭＣ１１０は、例えば、ＳＭＩＤをＳｏＣ１００の様々な回路コンポーネントに割り当て、それに応じてＳＭＩＤ回路８０２を構成する。ＰＭＣ１１０はさらに、各ＳＭＩＤがアクセスを許可される許可されたＳＭＩＤ及び／又は許可されたアドレス及び／又はアドレス範囲のリストをＰＰＣ８１８の構成レジスタに書き込む。これらの動作により、少なくとも部分的に、互いに分離されたＳｏＣ１００の２つ以上の区画を作成することができる。

【0131】

これに関して、ＰＰＣ８１８－１は、許可されたソースからの許可されたトランザクションのみがＰＭＣスレーブ８２０にアクセスすることを可能にすることができる。ＰＰＣ８１８－２は、許可されたソースからの許可されたトランザクションのみがＮＰＩ２１０にアクセスすることを可能にすることができる。ＰＰＣ８１８－３は、許可されたソースからの許可されたトランザクションのみがＲＰＵスレーブ８２２にアクセスすることを可能にすることができる。ＰＰＣ８１８－４は、許可されたソースからの許可されたトランザクションのみがＯＣＭ５３０にアクセスすることを可能にすることができる。ＰＰＣ８１８－５は、許可されたソースからの許可されたトランザクションのみがＡＰＵスレーブ８２６にアクセスすることを可能にすることができる。ＰＰＣ８１８－６は、許可されたソースからの許可されたトランザクションのみがＤＤＲメモリコントローラ５１２にアクセスすることを可能にすることができる。

【0132】

図８の例では、例示の目的でＳＭＩＤ回路８０２及びＰＰＣ８１８の特定の位置が示されている。ＳＭＩＤ回路８０２及びＰＰＣ８１８は、インターフェースの一部としての回路ブロック内、回路ブロック間の信号経路内などに実装されてもよい。ＳＭＩＤ回路８０２及びＰＰＣ８１８は、ロジック的等価性を提供する異なる物理的位置に実装されてもよい。例えば、複数のブロックは、ＮｏＣ１０８などの広域経路に結合する集約された中継器を有することができる。その場合、集約された中継器は、中継器を介して集約される個々の回路ブロックの各々ではなく、ＳＭＩＤ回路８０２及び／又はＰＰＣ８１８を含むことができる。これは、ＮｏＣ１０８の入口点と出口点の両方に当てはまる場合がある。

【0133】

図８の例では、ローカルインターコネクト８１６は、複数のロジック機能をマージすることができる１つの物理回路ブロックを表すことができる。別の例では、ＮｏＣ１０８は、１つ以上のＳＭＩＤ結合点を含むように実装され得る。言い換えれば、ＳＭＩＤ回路８０２（例えば、８０２－６及び８０２－７）は、ＰＬ１０４及び／又はＤＰＥアレイ１０２内ではなく、ＮｏＣ１０８内に（例えばＳＭＩＤ回路８０２－８及び８０２－９として）実装されてもよい。ＳＭＩＤ回路８０２は、入口点、出口点、又は入口点と出口点との組合せでＮｏＣ１０８に実装されてもよい。

【0134】

図８の例では、ローカルインターコネクト８１６への様々な接続は、１つのゲートウェイを介してＮｏＣ１０８に出入りする。ＮｏＣ１０８の各ポートは、１つのロジックソースから、又は複数のロジックソースからトランザクションを受信することができる。同様に、ＮｏＣ１０８の各ポートは、１つの物理ソースから、又は複数の物理ソースからトランザクションを受信することができる。物理ソースは、特定のサブシステム内の回路ブロックであり得るが、異なる物理ソースは、異なるサブシステム内の異なる回路ブロックである。

【0135】

例えば、プロセッサ６１２、ＲＰＵ４０２、及びＡＰＵ４０６は各々ＳＭＩＤ回路８０２を有する。プロセッサ６１２、ＲＰＵ４０２、及びＡＰＵ４０６の各々は、ＰＭＣ１１０によって実行された構成に基づいて、それに割り当てられた固有のＳＭＩＤを有するトランザクションを開始することができる。トランザクションは、それぞれのＳＭＩＤを宛先にしてＮｏＣ１０８に流れる。同様に、ＰＬ１０４又はＤＰＥアレイ１０２からのトランザクションはそれぞれ、場合によっては、ＳＭＩＤ回路８０２－６又はＳＭＩＤ回路８０２－７によって挿入されたＳＭＩＤを有する。ＰＬ１０４及びＤＰＥアレイ１０２からのトランザクションは、ＳＭＩＤを宛先まで運ぶ。

【0136】

例示的な例として、ＰＬ１０４に実装された回路ブロックがトランザクションＡ、Ｂ、及びＣを開始する場合を考える。トランザクションＡ、Ｂ、及びＣの各々は、ＳＭＩＤ回路８０２－６（又はＮｏＣ１０８に実装されている場合はＳＭＩＤ回路８０２－８）によって割り当てられたＳＭＩＤを搬送する。トランザクションＡがＤＤＲメモリコントローラ５１２に向けられている場合、ＮｏＣ１０８は、入口経路及び出口経路の両方として機能する。ＰＰＣ８１８－６は、ＰＬ１０４内の回路ブロックが、ＤＤＲメモリコントローラ５１２にアクセスする権利を有し（例えば、ＳＭＩＤに基づく）、且つトランザクションによって指定されたメモリの特定のアドレスにアクセスする権利を有することをチェックすることができる。ＰＰＣ８１８－６は、トランザクションＡのソースが適切な権利を有していない場合、トランザクションＡを拒否することができる。

【0137】

トランザクションＢはＰＭＣスレーブ８２０に向けられてもよく、トランザクションＣはＲＰＵスレーブ８２２に向けられる。トランザクションＢの場合、ＰＰＣ８１８－１は、トランザクションＢのソース（ＳＭＩＤに基づく）がトランザクションによって指定された特定のＰＭＣスレーブ８２０にアクセスすることを許可されているか否かをチェックする。トランザクションＣの場合、ＰＰＣ８１８－３は、トランザクションＣのソース（ＳＭＩＤに基づく）がトランザクションによって指定された特定のＲＰＵスレーブ８２２にアクセスすることを許可されているか否かをチェックする。各ＰＰＣ８１８－１及びＰＰＣ８１８－３は、ＳＭＩＤ及びトランザクションの特定のターゲット（例えば、特定のＰＭＣスレーブ８２０又は特定のＲＰＵスレーブ８２２）に基づいて、それぞれのトランザクションを許可するか、又はそれぞれのトランザクションを拒否する。したがって、ＳＭＩＤアタッチメント及び出口チェック（例えば、ＰＰＣ８１８によって実行されるように）のロジック機能は、ＳｏＣ１００内に物理的に分散されてもよい。

【0138】

別の例では、Ｉ／Ｏデバイス８１２は、ブートイメージが第１のＰＭＣスレーブ８２０にロードされる外部フラッシュデバイスであってもよい。この例では、ＰＭＣスレーブ８２０は、ブートコードが格納されるメモリなどのメモリスレーブ、又はＰＬ１０４及び／又はＤＰＥアレイ１０２を構成するためのレジスタセットなどのＳｏＣ１００内の他のブロックをプログラム又は構成するためのレジスタであってもよい。別の例では、ブートイメージは、プロセッサ６１２がブートするプログラムコードであってもよい。この例では、様々なゲートウェイ、例えば、ＰＰＣ８１８及びＳＭＩＤ回路８０２は、ブートイメージが特定のＰＭＣスレーブ８２０にロードされることのみを可能にするようにＰＭＣ１１０によって構成されている。したがって、Ｉ／Ｏデバイス８１２は、ＰＰＣ８１８－１によって規制されるように、指定された、例えば第１のＰＭＣスレーブ８２０に画像ファイルのコンテンツを書き込むことのみが許可される。Ｉ／Ｏデバイス８１２は、他のＰＭＣスレーブ８２０に対する読み出し又は書き込みを許可されない。

【0139】

例を続けると、プロセッサ６１２は、認証方式（本明細書でより詳細に説明する）を介して、ブートイメージをロードすることを許可される。例えば、ＰＰＣ８１８－１は、ＳＭＩＤ回路８０２－１に対応するＳＭＩＤに基づいて、プロセッサ６１２がＰＭＣスレーブ８２０を読み取ることを許可するように構成されてもよく、ＰＭＣスレーブには（書き込みアクセスのみを有した）Ｉ／Ｏデバイス８１２によってブートイメージが格納されている。プロセッサ６１２は、ブートイメージを読み出し、ブートイメージを第２のＰＭＣスレーブ８２０、例えばプロセッサ６１２用のワーキングメモリに復号することしかできない。次いで、プロセッサ６１２は、第２のＰＭＣスレーブ８２０に格納された復号されたブートイメージを使用して、例えば第３のＰＭＣスレーブ８２０に書き込むことによって、他の構成レジスタをプログラムしてもよい。第３のＰＭＣスレーブ８２０は、ＰＬ１０４用の構成レジスタ又は他の回路ブロック用の構成レジスタであってもよい。

【0140】

別の態様では、ＲＰＵ４０２は、ＰＭＣ１１０及び／又はＰＳ１０６のその他のプロセッサ（例えば、ＡＰＵ４０６）とは別のローカルインターコネクトを有し得る。リアルタイム動作に適したＲＰＵ４０２は、前述した低電力ドメインで動作することができ、したがって、ＰＭＣ１１０及び／又はＡＰＵ４０６のローカルインターコネクトとは別個のローカルインターコネクトを有することができる。これにより、ＲＰＵ４０２は、異なる事象、例えば、ＲＰＵ４０２によって受信及び／又は処理され得るリアルタイムのセンサデータに迅速に反応することができる。

【0141】

図９は、ＰＰＣ８１８の例示的な実施態様を示す。ＰＰＣ８１８は、ＳＭＩＤチェック回路９０２、アドレス範囲チェック回路９０４、及び構成レジスタ９０６を含む。

【0142】

ＳＭＩＤチェック回路９０２は、受信したトランザクションのＳＭＩＤをチェックすることができる。ＳＭＩＤチェック回路９０２は、受信したトランザクション内のＳＭＩＤを判定し、ＳＭＩＤを構成レジスタ９０６で指定された許可されたＳＭＩＤのリストと比較する。アドレス範囲チェック回路９０４は、トランザクションによって指定された宛先内でアクセスされるべき特定のアドレスを決定する。アドレス範囲チェック回路９０４は、受信したトランザクションの指定されたアドレスが、構成レジスタ９０６ごとにトランザクションのＳＭＩＤに対して許可されたアドレスのセット又は範囲内にあるかどうかをチェックする。

【0143】

ＰＰＣ８１８は、ＳＭＩＤチェック回路９０２及びアドレス範囲チェック回路９０４によって実行されるチェックを満たさないトランザクションを禁止する（例えば、拒絶する）ことができる。ＰＰＣ８１８はさらに、ＳＭＩＤチェック回路９０２及び／又はアドレス範囲チェック回路９０４によって実行されたチェックに基づいて、受信したトランザクションが拒否されたと判定したことに応答して、割り込み信号を生成することができる。

【0144】

図１０はＰＭＣ１１０の例示的な特徴を示す。図１０の例では、ＰＭＣ１１０は、ＳｏＣ１００内の様々なサブシステムの電力オン及び電力オフを制御することができる。図１０の例では、ＰＭＣ１１０はブートデバイス１００２に接続されている。ブートデバイス１００２は、オフチップ又はＳｏＣ１００の外部に配置されたメモリであってもよい。ブートデバイス１００２は、ＳｏＣ１００と同じ回路基板上に配置されてもよい。一例では、ブートデバイス１００２はフラッシュメモリである。ＰＭＣ１１０は、図６に関連して説明したように、ＭＩＯ６６８及び適切なＩ／Ｏコントローラ６２２（例えば、フラッシュメモリコントローラ）を介してブートデバイス１００２に結合することができる。

【0145】

ＰＭＣ１１０は、ＳｏＣ１００の主な電力マネージャとして動作する。例えば、ＰＭＣ１１０は、ＳｏＣ１００にわたって異なる電力モード（例えば、低電力モード又は電力オフ及び電力オン）の実装を制御することができるファームウェアを実行する。ＰＭＣ１１０は、ＳｏＣ１００内の電力レールの管理も担当する。一態様では、ＳｏＣ１００における各異なる電力ドメインは、ＰＭＣ１１０によって制御されるそれ自体の電力レールのセットに接続され得る。本開示内で、ＳｏＣ１００に関して使用される「電力ドメイン」という用語は、同じ又は共通の電力レールのセットによって給電されるＳｏＣ１００のコンポーネントのセットを意味する。一態様では、各異なるサブシステムは、電力ドメインの例である。したがって、ＳｏＣ１００内の電力ドメインは、ＰＬ１０４、ＰＳ１０６、ＮｏＣ１０８、及びハードワイヤード回路ブロック１１２の選択されたものを含む。説明したように、ＰＳ１０６は、２つの異なる電力ドメインを含み得る。

【0146】

図１０の例では、ＰＭＣ１１０はまた、１つ以上の電圧レギュレータ１００４に接続されている。電圧レギュレータ１００４は、ＳｏＣ１００の外部にあり、ＳｏＣ１００と同じ回路基板上に配置されてもよい。一態様では、ＰＭＣ１１０は、ＭＩＯ６６８、及びＩ２Ｃ、ＰＭバス又は他の適切なＩ／Ｏコントローラなどの適切なＩ／Ｏコントローラ６２２を介して電圧レギュレータ１００４に接続される。ＰＭＣ１１０、例えばＰＭＣ処理ユニット６０２は、電圧レギュレータ１００４と通信し、ＳｏＣ１００の任意の電力ドメインをオン又はオフにするように電圧レギュレータ１００４によって制御されるＳｏＣ１００内の様々な電力レール（例えば、電源線）のいずれかをオン又はオフにする命令を送信することができる。さらに、ＰＭＣ１１０は、ＳｏＣ１００内の特定の電力レールに特定の電圧を供給するように電圧レギュレータ１００４に命令することができる。このように、ＰＭＣ１１０は、他の各電力ドメインとは独立して、任意の電力ドメインを電力オン又は電力オフにすることができる。

【0147】

一態様では、ＰＭＣ１１０はＰＳ１０６に直接接続される。より詳細には、ＰＭＣ１１０は、ＰＳマネージャ４４４に直接接続されてもよい。ＰＳマネージャ４４４は、プログラムコードを実行することができるハードワイヤードプロセッサとして実装されてもよい。ＰＳ１０６のブートプロセスの一部として、ＰＭＣ１１０は、ＰＳマネージャ４４４のファームウェアにアクセスし、ファームウェアを認証し、ファームウェアをＰＳマネージャ４４４に提供することができる。ＰＭＣ１１０は、例えば、ＰＳマネージャ４４４による実行のためにファームウェアをＰＳ１０６のＲＡＭに置くことができる。

【0148】

一般に、ＰＳ１０６は、様々な異なる回路リソースを含む。ＰＭＣ１１０はＰＳ１０６を制御することができるが、ＰＭＣ１１０はＰＳ１０６に含まれる多くの異なるコンポーネントの制御に関する詳細を知る必要はない。しかしながら、ＰＳマネージャ４４４は、ＰＳ１０６内の様々なコンポーネントを詳細に制御することができる。例えば、ＰＭＣ１１０は、第１の電力モードから第２の異なる電力モードに遷移するようにＰＳ１０６に命令する命令をＰＳマネージャ４４４に送信してもよい。この遷移は、ＰＳ１０６におけるいくつかの電力アイランドをオンにすることと、ＰＳ１０６における他の電力アイランドをオフにすることとを含み得る。一態様では、ＰＳマネージャ４４４は、ＰＭＣ１１０からの命令に従ってＰＳ１０６における電力アイランドを電力オン及び／又は電力オフにするようにＰＳ１０６におけるヘッダセル（例えば、電力スイッチ）を制御することができる。本明細書で使用される場合、「電力アイランド」という用語は、ＳｏＣ１００内にある電力スイッチによってオン又はオフにされる同じ電力ドメインの一部である１つ以上のコンポーネントを意味する。したがって、電力ドメインは、電力ドメイン用の電力レールが給電されていると仮定して給電され得る複数の電力アイランドを含み得る。電力アイランドは、互いに独立して電力オフにされてもよく、各々は、ＳｏＣ１００上にあるスイッチの制御下にある。ＰＳマネージャ４４４は、ＰＳ１０６内及び／又は他の電力ドメインの電力アイランドに対応するこれらのスイッチを制御することができる。

【0149】

例示的且つ非限定的な例として、ＰＳ１０６の第１の電力ドメイン内又は第２の電力ドメイン内の各周辺機器は、個々のアイランドであってもよい。ＰＭＣ１１０は、オフチップである電圧レギュレータ１００４との通信を通じて電力ドメインの電力オン及びオフを制御するが、ＰＭＣ１１０は、ＰＳマネージャ４４４及び／又は他のドメイン内の他の電力マネージャに命令を与えることによって、電力アイランドの電力オン及びオフを制御することができる。

【0150】

ＰＳマネージャ４４４は、ＰＭＣ１１０から受信した命令に応答して、ＰＳ１０６内の個々の電力ドメイン及び／又は電力アイランドごとにより詳細な電力オン及び電力オフ手順を実行することができる。例えば、電力アイランド（又は電力ドメイン）内の各コンポーネントが同時にオンにされると、回路に損傷を与え得るＳｏＣ１００に大きな電流の突入が発生する可能性がある。ＰＳマネージャ４４４は、電流の大きなサージを回避するために、各個々の電力アイランド及び／又は電力ドメインのコンポーネントの電力オン及び電力オフを順序付けることができる。ＰＭＣ１１０は、ＰＳマネージャ４４４によって実行される詳細な手順を認識する必要はない。

【0151】

特定の実施態様では、異なる電力ドメインの各々は、電力分離回路１００６、１００８、１０１０、及び１０１２を有する。電力分離回路は、１つの電力ドメインをオフにする一方で、他の電力ドメインをオンのままにすることを可能にする。ＰＭＣ１１０は、様々な電力ドメインの独立した電力オン及びオフを容易にするために、電力分離回路１００６、１００８、１０１０、及び１０１２を制御（例えば、有効化及び無効化）することができる。一態様では、電力分離回路は、ＳｏＣ１００内の電力ドメインのための電力レール間に存在するクランプ及びレベルシフタを含むように実装される。

【0152】

図１０の例には、ローカル電力マネージャ１０１４が含まれる。図１０の例は、ＳｏＣ１００に実装された１つ以上の他の遠隔回路ブロック（例えば、ハードワイヤード回路ブロック１１２）を管理及び／又は制御するために１つ以上のローカル電力マネージャが含まれ得る実装形態を示す。ローカル電力マネージャ１０１４は、例えば、これらの他の回路ブロック内の電力アイランドを制御することができる。例示的且つ非限定的な例として、ＶＣＵ回路ブロックは、それ自体の電力ドメインであってもよく、複数の異なる電力アイランドを含んでもよい。ＶＣＵ回路ブロック内のすべてのコンポーネントが常に必要とされるわけではない。ローカル電力マネージャ１０１４は、ＶＣＵ回路ブロック内の電力アイランドの電力オン及び電力オフ（例えば、電力オン及び電力オフの様々な電力アイランド内のコンポーネントのシーケンス）を管理することができる。ローカル電力マネージャ１０１４は、例えば（ＰＳマネージャ４４４のように）、管理される特定の回路ブロック内の電力アイランドのヘッダセル（スイッチ）のアクティブ化又は非アクティブ化を順序付けることができる。

【0153】

ＤＰＥアレイ１０２は、パワーオンリセット（ＰＯＲ）回路１０１６を含むことができる。ＰＯＲ１０１６は、電力投入されるとＤＰＥアレイ１０２を初期化することができる。ＰＭＣ１１０は、ＰＯＲ１０１６の動作を制御することができる。

【0154】

図１０の例では、ＰＭＣ１１０は、システムモニタ（ＳｙｓＭｏｎ）６５６を含む。システムモニタ６５６は、ＳｏＣ１００の内部レールの電圧を監視することができる。したがって、ＰＭＣ１１０は、特定のレールに特定の電圧で電力を供給するために電圧レギュレータ１００４に命令を提供することができるが、ＰＭＣ１１０は、システムモニタ６５６を介して、ＳｏＣ１００内のレールの電圧を監視して、ＳｏＣ１００内で測定されるレールの電圧が、ＰＭＣ１１０から電圧レギュレータ１００４に提供される命令に基づいて予想される電圧に適合することを確実にする（例えば検証する）ことができる。一態様では、ＰＭＣ１１０は、電力ドメインに対応するレールの電圧が、システムモニタ６５６によって決定される期待される電圧に達するまで、電力ドメインが電力オンであると見なさない。例えば、ＰＭＣ１１０は、システムモニタ６５６によって決定されたレールの電圧が、電力ドメインのための関連する分離回路に非活性化を命令する前に、電力ドメインのための目標電圧に達することを検証する。システムモニタ６５６はまた、温度に関して同じ又は同様の検証を実行することができる。システムモニタ６５６は、例えば、ＳｏＣ１００にわたる（例えば、異なるサブシステムにわたる）１つ以上の位置で温度を測定し、測定された温度を、各それぞれの位置における予想温度と比較してもよい。明らかに、ある位置での予想温度は、別の位置での予想温度とは異なり得る。

【0155】

図１１は、ＳｏＣ１００をブートする例示的な方法１１００を示す。一般に、方法１１００は、２つの異なる段階を含む。段階１は、ブロック１１０２、１１０４、及び１１０６を含む。段階１は、事前ファームウェアと見なされる動作を含む。より詳細には、段階１で実行される動作は、ハードワイヤード回路若しくはロジックによって実行される動作であるか、又はＢｏｏｔＲＯＭと呼ばれるＰＭＣ処理ユニット６０２のＲＯＭ６０６に格納されたプログラムコードによって定義される動作である。ＢｏｏｔＲＯＭは、ＲＯＭ６０６へのアクセス専用のプロセッサ６１２（以降「ＲＯＭ ＰＭＣプロセッサ」）によって実行可能である。段階２で行われる動作はファームウェア動作である。段階２で実行される動作は、ＲＡＭ６０８専用のプロセッサ６１２（以降「ＲＡＭ ＰＭＣプロセッサ」）による実行のためにＳｏＣ１００の外部のソースからＲＡＭ６０８にロードされるファームウェアによって定義される。

【0156】

ブロック１１０２において、ＰＭＣ１１０が電力投入される。例えば、ＰＭＣ１１０は、ＰＭＣ１１０に電力を投入することができるロジックを含む。ブロック１１０４において、ＰＭＣ１１０は、ＳｏＣ１００の外部のブートデバイスをセットアップする。例えば、ＲＯＭ ＰＭＣプロセッサは、ブートデバイスにアクセスするためにＲＯＭ６０６からＢｏｏｔＲＯＭの実行を開始することができる。ブロック１１０６において、ＲＯＭ ＰＭＣプロセッサは、ブートデバイスに記憶されたファームウェアをロードする。ＲＯＭ ＰＭＣプロセッサは、ブートデバイスからロードされたファームウェアを認証することができる。図６に関連して一般的に説明したように、ＲＯＭ ＰＭＣプロセッサは、ＢｏｏｔＲＯＭを実行する際に、認証及び／又は復号の目的でセキュリティアクセラレータ６３２内の１つ以上のブロックにファームウェアをルーティングすることができる。さらに、ＲＯＭ ＰＭＣプロセッサは、ファームウェアをＰＭＣ１１０のＲＡＭにロードすることができる。ファームウェアは、ＰＤＩ内に含まれてもよい。

【0157】

段階２は、ブロック１１０８（ブロック１１１０、１１１２、及び１１１４を含む）、１１１６、及び１１１８を含む。段階２において、ＰＭＣ１１０は、ＳｏＣ１００内に初期システムを構築し始める。例えば、ＲＡＭ ＰＭＣプロセッサは、ＲＡＭ６０８にロードされたファームウェアの実行を開始する。ブロック１１０８において、ＲＡＭ ＰＭＣプロセッサは、ＳｏＣ１００の残りの部分の電力投入及び構成をシーケンシングすることができる。ＲＡＭ ＰＭＣプロセッサは、ファームウェアの実行に基づいて電力投入をシーケンシングする。したがって、ＳｏＣ１００にロードされたファームウェアは、段階１中に実行される動作を超えてＳｏＣ１００の電力投入及び構成のシーケンスを定義する。

【0158】

ブロック１１１０、１１１２、及び１１１４は、ブロック１１０８の一部として実行され得る例示的な動作を示す。ブロック１１１０において、例えば、ＲＡＭ ＰＭＣプロセッサは、ＳｏＣ内の電源レールを監視することができる。ブロック１１１２において、ＲＡＭ ＰＭＣプロセッサは、ＳｏＣ１００が配置される回路基板上の電力レギュレータを制御することができる。ブロック１１１４において、ＲＡＭ ＰＭＣプロセッサは、ＮｏＣ１０８のプログラミングデータ、ＰＬ１０４の構成ビットストリーム、ＤＤＲＣ（ＤＤＲコントローラ）用のファームウェア、初期化データ、ＰＳマネージャファームウェア、及びＰＳ１０６用の第１段階ブートローダ（ＦＳＢＬ）、及びＤＰＥアレイ１０２の構成／プログラミングデータを含み得るＰＤＩをロード、認証及び／又は復号することができる。

【0159】

ブロック１１１６において、ＲＡＭ ＰＭＣプロセッサは、検出された可能性のある任意のエラーを処理し報告する。ブロック１１１８において、ＲＡＭ ＰＭＣプロセッサは、ＳｏＣ１００内のデバッグインフラストラクチャを初期化し、有効化する。

【0160】

方法１１００は、ＰＭＣ１１０がＢｏｏｔＲＯＭ及び／又はハードウェア（例えば、専用ロジック）を利用して、ファームウェアのロード前にＳｏＣ１００の特定の部分を立ち上げるプロセスを示す。このブートモード中のＳｏＣ１００の動作の変動は、ＳｏＣ１００及び／又はｅヒューズへのＩ／Ｏを介して制御することができる。初期ファームウェア実行は、ロードされた特定のＰＤＩごとにＳｏＣ１００内の初期システムをセットアップする。さらに、ファームウェアの実行は、将来のサービス要求に応答するためのＰＭＣ１１０を準備する。ＰＭＣ１１０は、ファームウェアを実行する際に、ＳｏＣ１００及び／又はＳｏＣ１００のサブシステムの構成、ＳｏＣ１００及び／又はＳｏＣ１００のサブシステムの部分的な再構成、電力管理、エラー処理、及びシステムチェックなどの動作も実行する。

【0161】

図１２は、ＳｏＣ１００をブートする別の例示的な方法１２００を示す。方法１２００は、本明細書に記載された様々なサブシステムを利用するＳｏＣ１００内のアプリケーションを実装するために実行され得る。

【0162】

ブロック１２０２において、ＰＭＣ１１０内のハードワイヤードロジックは、パワーオンリセットシーケンスを実行する。一態様では、ハードワイヤードロジックは、図６に関連して説明したＰＯＲ回路６６６である。パワーオンリセットシーケンスとは、ＳｏＣ１００の電力投入後に行われる初期動作をいう。一般に、ＳｏＣ１００によって実行されるパワーオンリセットシーケンスは、ＲＯＭ ６０６内のＢｏｏｔＲＯＭコードを実行するためにＲＯＭ ＰＭＣプロセッサに制御を渡す前に初期ステップを実行する。パワーオンリセットシーケンスは、電圧供給部が電力投入されたかどうかを検出し、パワーオンリセットアサート停止を認定するアナログコンポーネントを含むことができる。さらに、ＳｏＣ１００のブートモードを指定するブートモードピンが取得されてもよい。Ｅヒューズビットは、ｅヒューズコントローラ６６０によって読み取られ、キャッシュされ得る。ＰＭＣ１１０に対して状態クリア動作が行われる（例えばゼロ化）。一態様において、ＰＯＲ回路６６６は、ＲＯＭ６０６に記憶されたＢｏｏｔＲＯＭを認証することができる。ＢｏｏｔＲＯＭは、例えば、ＰＭＣ１１０のハッシュ回路ブロック６５０を用いて認証されてもよい。パワーオンリセットの終了により、ＰＭＣ１１０の残りの部分がリセットから解放される。

【0163】

ブロック１２０４において、ＰＯＲ回路６６６は、エラー状態が発生したかどうかを判定する。エラー状態が発生した場合、方法１２００はブロック１２０６に進み、エラーピンがアサートされ、ＳｏＣ１００のブートプロセスが停止する。

【0164】

ブロック１２０８において、ＰＭＣ１１０はＢｏｏｔＲＯＭ実行ステージを実行する。ＢｏｏｔＲＯＭ実行ステージは、ＲＯＭ ＰＭＣプロセッサによって実行されてもよい。一態様では、ＢｏｏｔＲＯＭ実行ステージは、割り込み不可能である。例えば、ブロック１２０８において、ＲＯＭ ＰＭＣプロセッサはＰＭＣ共有ＲＡＭ６１８をクリアする。ＲＯＭ ＰＭＣプロセッサは、システムモニタ６５６が（例えば、改ざんの継続的な検出のために継続的に）ＳｏＣ１００内の電圧をチェックすることができるように、システムモニタ６５６を初期化する。ＲＯＭ ＰＭＣプロセッサは、ＰＬＬ６６４を初期化し、ＰＬＬ６６４がロックを達成することを保証する。ＲＯＭ ＰＭＣプロセッサは、ＰＭＣ共有ＲＡＭ６１８をテストする。ＲＯＭ ＰＭＣプロセッサはさらに、ｅヒューズコントローラ６６０によって読み取られたｅヒューズデータに基づいて、ｅヒューズによって無効化された電力アイランドを無効化（パワーダウン）する。ＲＯＭ ＰＭＣプロセッサはさらに、適用可能であれば、ＰＳ１０６及びＮｏＣ１０８を設定することができる。

【0165】

ブロック１２１０において、ＲＯＭ ＰＭＣプロセッサは、ブロック１２０８のＢｏｏｔＲＯＭ実行ステージ中に実行された動作のいずれかについてエラー状態が発生したか否かを判定する。エラー状態が発生した場合、方法１２００はブロック１２１２に進み、エラーがエラーアグリゲーションロジックに取り込まれ、エラーピンがアサートされ、ＳｏＣ１００のブートは継続する。

【0166】

ブロック１２１４において、ＲＯＭ ＰＭＣプロセッサは、ブートヘッダ／認証証明処理を実行する。一般に、ＲＯＭ ＰＭＣプロセッサは、ＢｏｏｔＲＯＭコードを実行し、ブートヘッダをブートソースからロードし、ブートヘッダを認証する。一般に、ブートヘッダは、ＰＭＣ１１０によって実行されるべき後続の動作を指定する。動作は、ＲＡＭ ＰＭＣプロセッサ上で実行されるべきＰＤＩからＰＬＭをロードすることを含むことができ、これには、ＰＬ１０４の構成及び／又はＤＰＥアレイ１０２の構成が任意選択的に続き得る。ＰＬＭは、セキュアヘッダと、ファームウェアコードの１つ以上のブロックとを含む。

【0167】

ブロック１２１４の一部として、ＲＯＭ ＰＭＣプロセッサは、ＰＤＩからのブートヘッダ及び認証証明を処理することができる。ＲＯＭ ＰＭＣプロセッサは、ＢｏｏｔＲＯＭを実行する際に、必要に応じて認証及び復号し、ＰＬＭ又はＰＭＣファームウェアをＰＭＣ共有ＲＡＭ６１８にロードすることができる。例えば、ＲＯＭ ＰＭＣプロセッサは、ブートヘッダと認証証明を外部ブートデバイスからＰＭＣ共有ＲＡＭ６１８にロードする。ＲＯＭ ＰＭＣプロセッサは、ブートヘッダに基づいてＰＤＩの残りの部分がどのように認証され、必要に応じて復号され、解釈されるかを判定することができる。ＲＯＭ ＰＭＣプロセッサは、ブートヘッダから、ＲＡＭ ＰＭＣプロセッサによって実行されるべきＰＬＭをロードし、随意によりＰＬ１０４及び／又はＤＰＥアレイ１０２を構成することなどの、実行されるべき後続の動作を決定する。ブートヘッダは、デバイス鍵及びＰＵＦ暗号化された黒鍵と共に使用される初期化ベクトルを含むことができる。認証証明は、一次公開鍵（例えばＥＣＤＳＡ／ＲＳＡ一次公開鍵）及び二次公開鍵を含み得る。一次公開鍵は、二次公開鍵を認証するために使用され、認証の後続の段階に使用される。

【0168】

例えば、ＳｏＣ１００のｅヒューズは、公開鍵のハッシュ値を記憶することができる。ＲＯＭ ＰＭＣプロセッサは、セキュリティアクセラレータ６３２を使用して、ブートヘッダから取得される公開鍵のハッシュを生成し、生成されたハッシュ値をｅヒューズに記憶されたハッシュ値と比較することができる。記載されたように認証された公開鍵を用いて、ＲＯＭ ＰＭＣプロセッサは、公開鍵が変更されるまで、すべての検証動作で使用するために、公開鍵をＰＭＣ１１０内の鍵レジスタに記憶してもよい。

【0169】

ブロック１２１６において、ＲＯＭ ＰＭＣプロセッサは、エラー状態が発生したか否かを判定する。エラー状態が発生した場合、方法１２００はブロック１２１８に進み、ＳｏＣ１００がロックダウンされ、例えば、ブートが中断される。一態様では、ＳｏＣ１００の「ロックダウン状態」は、ＰＭＣ１１０が、エラーの検出に応答して、すべてのサブシステム（例えば、ＤＰＥアレイ１０２、ＰＬ１０４、ＰＳ１０６、ＮｏＣ１０８、及びＰＭＣ１１０内）にわたってＳｏＣ１００内のすべてのデータ（例えば、メモリ内容）及び構成データをクリア又は消去する状態である。例示の目的のために、ブロック１２１６及び１２２２に関連して記載されたエラーは、ＳｏＣ１００のロックダウン状態を開始する「改ざん事象」と考えられ得る。ＰＭＣ１１０によって検出されたときにＰＭＣ１１０にロックダウン状態又は他のエラー回復手順を開始させる改ざん事象と見なされ得る事象の他の例には、範囲外の温度（例えば、規定の温度範囲よりも高い又は低い）範囲外の電圧（例えば、規定の電圧範囲よりも高い又は低い）、別の回路ブロック及び／又はシステムによる回路ブロックの不正アクセス、並びにＳｏＣ１００にロードされた構成データ及び／又はプログラムコードの認証の欠如が含まれるが、これらに限定されない。前述の改ざん事象例のいずれかは、電力オン若しくはブート中及び／又はＳｏＣ１００の動作中のその後の任意の時点で検出されてもよい。

【0170】

ブロック１２２０において、ＲＯＭ ＰＭＣプロセッサは、ＢｏｏｔＲＯＭを実行する際に、認証を実行することができる。ＲＯＭ ＰＭＣプロセッサは、例えば、ＰＤＩのプログラミング区画をロード、認証、及び復号することができる。一例では、異なるサブシステム（例えば、ＤＰＥアレイ１０２、ＰＬ１０４、及び／又はＰＳ１０６）の構成情報は、同じＰＤＩ内の異なる区画として指定されてもよい。その場合、異なるサブシステムは、ＳｏＣ１００のブリングアップの一部として次々に構成され得る。別の例では、異なるサブシステムの構成情報は、異なるＰＤＩで指定され得る。その場合、サブシステムは、オンデマンドで必要に応じて構成することができる。

【0171】

本明細書に記載された本発明の構成によれば、ＰＤＩ区画を処理することは、区画が復号され使用される前に、本明細書に記載された技術（例えば、セキュリティアクセラレータ６３２の１つ）を使用して区画が認証されることを必要とする。したがって、認証されている構成画像は、最初にＳｏＣ１００内に、例えば記載されているように処理するためにＰＭＣ１１０内に、格納されなければならない。区画は、認証された後にＳｏＣ１００の部分をプログラムするためにのみ使用され得る。

【0172】

ブロック１２２２において、ＲＯＭ ＰＭＣプロセッサは、エラー状態が発生したか否かを判定する。エラー状態が発生した場合、方法１２００はブロック１２２４に進み、ＳｏＣ１００がロックダウンされ、例えば、ブートが中断される。

【0173】

ブロック１２２６において、ＲＯＭ ＰＭＣプロセッサはＰＬＭをロードする。ＰＬＭは、ファームウェアコードの１つ以上のブロックが続くセキュアヘッダを含み得る。ｅ－ｆｕｓｅ及び／又はブートヘッダにおいてそのように構成されている場合、ＰＬＭ全体は、ハッシュブロック６５０（例えば、ＥＣＤＳＡ／ＲＳＡ）を使用して認証され得る。認証が合格した場合、セキュアヘッダは、復号回路及びデバイス鍵を使用して復号される。セキュアヘッダは、ＰＬＭの次のブロック又はＰＬＭの残りを復号するためのＡＥＳ鍵を含む。

【0174】

ＰＬＭがロードされ、ＲＯＭ ＰＭＣプロセッサによって認証されると、実行はＲＯＭ ＰＭＣプロセッサからＲＡＭ ＰＭＣプロセッサに移る。ＲＡＭ ＰＭＣプロセッサは、ＰＳ１０６用のＰＳブートローダをロードすること、ＮｏＣ１０８、ＤＤＲコントローラ５１２、ＧＴ５２８、ＤＰＥアレイ１０２などのＳｏＣ１００ブロックをＮＰＩ２１０を介して構成すること、及び／又は構成ビットストリーム（例えば、全体的又は部分的）をその構成のためにＰＬ１０４にロードすることなどの構成タスクを実行することができる。

【0175】

説明したように、ファームウェアを実行するＲＡＭ ＰＭＣプロセッサは、ファームウェアに含まれる命令に応じて様々な動作のいずれかを実行することができる。例えば、ブロック１２２８において、ＲＡＭ ＰＭＣプロセッサは、ＰＳブートローダステージを実行することができる。ＲＡＭ ＰＭＣプロセッサは、ＰＳプロセッサによる実行のために、ＰＳブートローダを外部ソースからロードし、ＰＳブートローダを認証し、ＰＳブートローダをＰＳ１０６内のＯＣＭ５３０にコピーすることができる。ＯＣＭ５３０にコピーされると、ＲＡＭ ＰＭＣプロセッサは、ＰＳ１０６をリセットから解放する。ＰＳ１０６は、ＰＳブートローダを実行してもよい。

【0176】

ブロック１２３０において、ＲＡＭ ＰＭＣプロセッサは、ファームウェアを実行する際に、ＰＬ１０４を構成することができる。例えば、ＲＡＭ ＰＭＣプロセッサは、外部ソースから構成ビットストリームをロードし、構成ビットストリームを認証し、構成ビットストリームをＰＬ１０４に提供することができる（例えば、構成ビットストリームをＰＬ１０４の構成レジスタに書き込む）。

【0177】

ブロック１２３２において、ＲＡＭ ＰＭＣプロセッサは、ＤＰＥアレイ１０２を構成することができる。ＲＡＭ ＰＭＣプロセッサは、外部ソースからＤＰＥアレイプログラミングセグメント（例えば、ＤＰＥアレイの構成画像）をロードし、ＤＰＥアレイプログラミングセグメントを認証し、ＮＰＩ２１０及びＮｏＣ１０８を介してＤＰＥプログラミングセグメントを適切な宛先（ＤＰＥアレイ１０２内の特定のＤＰＥ３０２）に書き込むことができる。

【0178】

ブロック１２３４において、ＲＡＭ ＰＭＣプロセッサは、１つ以上の回路ブロックを構成することができる。回路ブロックは、内部の構成レジスタのプログラミングなどの構成データを必要とするハードワイヤード回路ブロック又はＰＬ１０４に実装された回路ブロックであってもよい。ＲＡＭ ＰＭＣプロセッサは、外部ソースからレジスタプログラミングセグメントをロードし、レジスタプログラミングを認証し、ＮＰＩ２１０及びＮｏＣ１０８を介して宛先にレジスタプログラミングを書き込むことができる。例示的且つ非限定的な例として、ＲＡＭ ＰＭＣプロセッサは、例えば、メモリコントローラ、暗号回路ブロック、ビデオコーデック、ＤＡＣ、ＡＤＣなどのハードワイヤード回路ブロックにレジスタデータを書き込むことができる。別の態様では、ＲＡＭ ＰＭＣプロセッサは、レジスタデータをＳＭＩＤ回路ブロック８０２及び／又はＰＰＣ８１８に書き込むこともできる。

【0179】

ブロック１２３６において、ＲＡＭ ＰＭＣプロセッサは、ＮｏＣ１０８を構成することができる。例示的且つ非限定的な例として、ＲＡＭ ＰＭＣプロセッサは、エンドポイント回路を接続するデータ経路を確立するようにＮｏＣ１０８を構成することができる。ブロック１２３８において、ＲＡＭ ＰＭＣプロセッサは、任意のメモリを構成することができる。例えば、ＲＡＭ ＰＭＣプロセッサは、任意のメモリコントローラ及び／又はＳｏＣ１００によってアクセス可能な外部メモリとのインターフェースに構成データを書き込むことができる。

【0180】

ＲＡＭ ＰＭＣプロセッサによってブロック１２２６でＰＬＭをロードする結果として実行される様々な動作は、互いに独立していてもしていなくてもよい。場合によっては、動作は同期して実行されてもよい。例えば、明示的に説明されていないが、ＮＰＩ２１０用の画像は、ＰＬ１０４及び／又はＤＰＥアレイ１０２を構成することができる前にロードされてもよい。ブロック１２２８～１２３８の特定の順序は、本発明の構成を限定することを意図するものではない。

【0181】

図１２は、ＰＭＣ１１０がＰＳ１０６、ＰＬ１０４、ＤＰＥアレイ１０２、及び選択された他の回路ブロックの構成を担当することを示している。１つ以上の他の実施形態では、例えばブートヘッダに応じて、ＰＭＣ１１０は、ＰＳ１０６がＰＬ１０４及びＤＰＥアレイ１０２を構成することを可能にするプログラムコードを用いて、ＰＳ１０６を構成することができる。その場合、ブロック１２２８におけるＰＳの設定に応じて、ブロック１２３０、１２３２、及び１２３４は、ＰＭＣ１１０におけるＲＡＭ ＰＭＣプロセッサとは対照的に、ＰＳ１０６によって実行され得る。

【0182】

方法１２００が進行するにつれて、進行における各レベルは、コンポーネントがＳｏＣ１００内の他のコンポーネントにアクセスするための許可を有効化又は無効化する。図１２に関連して説明したプロセスは、ＳｏＣ１００内のサブシステム及び／又はコンポーネントの次第に狭くなるサブセットに対して認証が拒否又は認可され得るという点で階層的である。

【0183】

図１３は、ＳｏＣ１００をブートするために使用され得るＰＤＩ１３００の例を示す。図１３の例では、ＰＤＩ１３００は、ブートヘッダ１３０２を含む。ＰＤＩ１３００は、ＰＬＭ１３０４をさらに含む。ＰＬＭ１３０４は、セキュアヘッダ１３０６と、ＰＭＣ１１０のＲＡＭ ＰＭＣプロセッサによって実行可能なファームウェア１３０８とを含み得る。ＰＤＩ１３００は、認証証明１３１４も含む。

【0184】

ＰＤＩ１３００の次の画像１３１０は、ブロック０、ブロック１～ブロックＮとして示される複数の異なるブロックを含むことができる。次の画像１３１０に含まれる様々なブロックは、セキュアヘッダ１３１２において指定されてもよい。一般に、様々なブロック０～Ｎは、ＰＳ１０６ブートコード、ＰＬ１０４用の構成ビットストリーム、ＤＰＥアレイプログラミングセグメント、及び図１２のブロック１２２８、１２３０、１２３２、及び１２３４で参照されるレジスタプログラミングデータに対応する。特定の実施形態では、これらのブロックは、アプリケーション（例えば、区画）に従って編成することができ、複数のブロックは、第１の区画での実装のための１つのアプリケーションを表し、ブロックの異なるセットは、第１のアプリケーションと同時に第２の区画で、又は第１のアプリケーションの実行が終了した後に第１の区画で実装することができる別のアプリケーションを表す。

【0185】

ＳｏＣ１００の１つ以上の部分の部分的再構成は、経時的に、且つ特定の条件に応じてＰＤＩ１３００（又は異なるＰＤＩ）に含まれる利用可能な及び／又は異なるブロック又はブロックのセットを使用してブロック１２２８～１２３８のうちの異なるブロックを選択的に実行するＰＭＣ１１０によって実行され得る。ＳｏＣ１００の部分的再構成は、ＳｏＣ１００内の物理コンポーネントのサブセット若しくは全体又はそれらのロジックサブセットへの階層化を容易にする。例えば、ＰＭＣ１１０は、区画の分離、（変更されたアプリケーションに適切であるように）ソフトウェアドライバのアンロード（及びロード）、任意の二次ブートインターフェースからのプログラミングイメージの配信、並びにプログラミングが行われる前のイメージ認証及び完全性チェックを制御することができる。

【0186】

図１４は、ＩＣ構造１４００の断面側面図の例を示す。ＩＣ構造１４００は、マルチダイＩＣ構造である。ＩＣ構造１４００は、単一のパッケージ内に複数のダイを積層するためのパッキング手法の一例を示す。図示のように、ＩＣ構造１４００は、シリコンインターポーザ（インターポーザ）１４０５、ダイ１４１０、及びダイ１４１５を含むことができる。

【0187】

インターポーザ１４０５は、ダイ１４１０及び１４１５を水平に積層することができる平面を有するダイとすることができる。一般に、インターポーザ１４０５は、シリコンウェハ基板で実装することができる。図示されているように、インターポーザ１４０５は、マルチダイＩＣ構造の２つ以上のダイに共通の実装面及び電気的結合点を提供することができる。一態様では、インターポーザ１４０５は、ダイ間のルーティングを相互接続するための中間層として機能することができる。別の態様では、インターポーザ１４０５は、ＩＣ構造１４００の接地又は電力プレーンとして機能することができる。

【0188】

ダイ１４１０及び１４１５は、インターポーザ１４０５の平面上に並べて配置することができる。図１４では、水平方向に積層された２つのダイを用いて実装されているが、ＩＣ構造１４００は、水平方向に積層された３つ以上のダイを用いて実装することもできる。別の態様では、ダイ１４１５は、ダイ１４１０の上に垂直に積層することができる。インターポーザ１４０５は、垂直に積層された２つのダイの間の中間層として使用することもできる。その場合、例えば、インターポーザ１４０５は、マルチダイＩＣパッケージ内で、垂直に積層されたダイを互いに分離することができる。

【0189】

インターポーザ１４０５は、１つ以上の導電層を含む相互接続領域１４２０を含むことができる。導電層は、例えば、アルミニウム、金、銅、ニッケル、各種ケイ化物などの材料で形成することができる。一態様では、インターポーザ１４０５は、いかなる能動回路素子も含まない完全に受動的な構造として実装することができる。しかしながら、別の態様では、必要に応じて、１つ以上の能動デバイスを作成するために、インターポーザ１４０５に１つ以上の追加のプロセス層を追加することができる。いずれの場合でも、インターポーザ１４０５は、一般に、１つ以上の貫通ビア（ＴＶ）及びダイ間ワイヤを含むことを特徴とする。インターポーザ１４０５がシリコンを使用して形成される場合、ＴＶは「シリコン貫通ビア」であってもよいが、インターポーザ１４０５は他の適切な材料で形成されてもよい。

【0190】

ダイ１４１０及び１４１５の各々は、複数のはんだバンプ１４２５を介してインターポーザ１４０５に電気的に結合することができる。一態様では、はんだバンプ１４２５は「マイクロバンプ」として実装することができる。はんだバンプ１４２５の各々は、ダイ１４１０及び１４１５をインターポーザ１４０５に物理的に取り付ける、例えば結合するのに役立つことができる。ダイ１４１０及び１４１５のインターポーザ１４０５への結合ははんだバンプ１４２５を介して達成されるが、インターポーザ１４０５をダイ１４１０及び１４１５に結合するために様々な他の技術を使用することができる。例えば、ボンドワイヤ又はエッジワイヤを使用して、ダイ１４１０及び１４１５をインターポーザ１４０５に結合することができる。別の例では、接着材料を使用して、ダイ１４１０及び１４１５をインターポーザ１４０５に物理的に取り付けることができる。したがって、はんだバンプ１４２５を介したインターポーザ１４０５へのダイ１４１０及び１４１５の結合は、限定ではなく例示を目的として提供される。

【0191】

相互接続領域１４２０内の１つ以上の導電層を使用して、ダイ１４１０とダイ１４１５との間にダイ間ワイヤを形成することができる。例えば、ダイ間ワイヤ１４３０は、導電層、例えばパターン化導電層の１つ以上の部分から形成することができる。ダイ間ワイヤ１４３０の垂直部分は、隣接する導電層を互いに結合する相互接続領域１４２０の１つ以上のビアから形成することができる。ダイ間ワイヤ１４３０は、例えば、インターポーザ１４０５内のビアを使用して互いに結合された２つ以上の導電層内に実装することができる。インターポーザ１４０５内の相互接続を実施するために複数の導電層を使用することにより、より多くの数の信号をルーティングすることができ、インターポーザ１４０５内で信号のより複雑なルーティングを達成することができる。図示のように、ダイ間ワイヤ１４３０は、はんだバンプ１４２５Ａ及び１４２５Ｂの各々を互いに結合し、それによってダイ１４１０とダイ１４１５との間のダイ間信号の交換を可能にする。

【0192】

はんだバンプ１４４０を使用して、インターポーザ１４０５を表面１４４５に電気的に結合することができる。一態様では、はんだバンプ１４４０は、制御された崩壊チップ接続又は「Ｃ４」型バンプとして実装することができる。表面１４４５は、マルチダイＩＣパッケージ、例えば、ＩＣ構造１４００が実装されるマルチダイＩＣパッケージの基板を表すことができる。例えば、はんだバンプ１４４０を使用して、インターポーザ１４０５を表面１４４５に物理的に取り付けることができる。図示されているように、はんだバンプ１４４０は、ＩＣ構造１４００を、ＩＣ構造１４００の外部の、例えば、マルチダイＩＣパッケージの外部のノードに直接結合することができる。

【0193】

相互接続領域１４２０は、１つ以上のＴＶ１４３５に結合することができる。一般に、各ＴＶ１４３５は、垂直に横断する、例えばインターポーザ１４０５の全体ではないにしてもかなりの部分を通って延びる電気接続を形成する導電性材料で充填されたビアを表す。各ＴＶ１４３５は、例えば、銅、アルミニウム、金、銅、ニッケル、各種ケイ化物などの導電性材料で形成することができる。図示のように、各ＴＶ１４３５は、インターポーザ１４０５を実質的に通過して、相互接続領域１４２０内の導電層、例えばワイヤをはんだバンプ１４４０に結合することができる。これに関して、各ＴＶ１４３５は、はんだボール１４４０から相互接続領域１４２０を通ってはんだバンプ１４２５までの信号経路を形成することができ、それによってダイ１４１０及び／又はダイ１４１５への信号伝搬を容易にする。

【0194】

一実施形態では、インターポーザ１４０５は、ダイ１４１０の基板抵抗率よりも高く、且つダイ１４１５の基板抵抗率よりも高い基板抵抗率を有するインターポーザ１４０５を提供する材料で形成することができる。例えば、インターポーザ１４０５は、約４０オーム／センチメートル以上の基板抵抗率を有する材料を使用して実装することができる。これに関して、インターポーザ１４０５は、ダイ１４１０及び／又は１４１５のいずれか一方を実装するために使用されるものとは異なるプロセス技術を使用して実装することができる。例えば、相互接続領域１４２０内の導電層は、ダイ１４１０及び１４１５の一方又は両方内に実装される導電層よりも厚い厚さで実装することができる。一例では、相互接続領域１４２０内の導電層は、ダイ１４１０及び／又はダイ１４１５内の導電層の厚さの約４倍であり得る。

【0195】

図１４の例において、ダイ１４１０及びダイ１４１５の各々は、１つ以上のサブシステム及びＰＭＣ１１０を含むように実装されてもよい。特定の例では、ダイ１４１０及び１４１５の各々は、図１に関連して説明したアーキテクチャと同じ又は類似のアーキテクチャで実装されてもよい。例示の目的で、ダイ１４１０はマスタダイとして指定され、ダイ１４１５はスレーブダイとして指定される。ダイ１４１０及び１４１５の両方がＮｏＣを有する場合、各ダイのＮｏＣは、インターポーザ１４０５内でダイ間ワイヤ、例えば１４３０によって接続されてもよい。

【0196】

さらに、マスタダイであるダイ１４１０に実装されるＰＭＣは、マスタＰＭＣと考えられる。ダイ１４１５内のＰＭＣは、ダイ１４１０内のＰＭＣのスレーブとして動作する。ダイ１４１５内のＰＭＣは本明細書に記載の動作を実行することができるが、ダイ１４１５のＰＭＣ上で動作される及び／又は使用される任意のデータは、ＩＣ構造１４００の外部のソースから直接受信されるのとは対照的に、ダイ１４１０内のＰＭＣから受信される。一態様では、ダイ１４１０内のＰＭＣのみがＩ／Ｏにアクセスして、ＩＣ構造１４００の外部のソースからデータ、例えばファームウェア及び／又はＰＤＩを取得する。したがって、ダイ１４１５内のＰＭＣによって使用される任意のファームウェア及び／又はＰＤＩは、ダイ１４１０内のＰＭＣによって最初に取り出され、ダイ１４１０内のＰＭＣによってダイ１４１５に提供される。いずれの場合でも、各ダイは、その特定のダイ内のＰＭＣによって構成される。

【0197】

別の実施形態では、各ＰＭＣは、ＰＭＣが含まれるダイに固有の鍵を使用して暗号化及び復号を実行するように装備される。例えば、所与のＰＭＣによって使用されるべき鍵は、ＰＭＣと同じダイ内の専用ｅヒューズに記憶されてもよく、それにより、各ＰＭＣが異なる鍵を使用することが可能になる。一態様では、暗号化されたデータのみが、異なるダイにおけるＰＭＣ間で交換される。このように、各ＰＭＣは、他のＰＭＣから受信した暗号化データを復号し、データを他のＰＭＣに送信する前にデータを暗号化することができる。

【0198】

説明の目的で、本明細書に開示される様々な発明概念の完全な理解を提供するために、特定の用語が記載されている。しかしながら、本明細書で使用される用語は、本発明の構成の特定の態様を説明することのみを目的としており、限定することを意図するものではない。

【0199】

本明細書で定義されるように、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、複数形も含むことが意図される。

【0200】

本明細書で定義されるように、「およそ」という用語は、ほぼ正確又は正確な、値若しくは量が近いが正確ではないことを意味する。例えば、「およそ」という用語は、列挙された特性、パラメータ、又は値が、正確な特性、パラメータ、又は値の所定の量の範囲内にあることを意味し得る。

【0201】

本明細書で定義されるように、「少なくとも１つ」、「１つ以上の」、及び「及び／又は」という用語は、特に明記しない限り、動作において連言的及び選言的の両方であるオープンエンド表現である。例えば、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」、「Ａ、Ｂ、又はＣのうちの少なくとも１つ」、「Ａ、Ｂ、及びＣのうちの１つ以上」、「Ａ、Ｂ、又はＣのうちの１つ以上」及び「Ａ、Ｂ、及び／又はＣ」という表現はそれぞれ、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢとを一緒に、ＡとＣとを一緒に、ＢとＣとを一緒に、又はＡとＢとＣとを一緒に、を意味する。

【0202】

本明細書で定義される場合、「自動的に」という用語は、ユーザの介入がないことを意味する。本明細書で定義される場合、「ユーザ」という用語は、ヒトを意味する。

【0203】

本明細書で定義されるように、「コンピュータ可読記憶媒体」という用語は、命令実行システム、装置、又はデバイスによって、又はそれに関連して使用されるプログラムコードを含む又は記憶する記憶媒体を意味する。本明細書で定義されるように、「コンピュータ可読記憶媒体」は、一時的な伝播信号自体ではない。コンピュータ可読記憶媒体は、電子記憶装置、磁気記憶装置、光記憶装置、電磁記憶装置、半導体記憶装置、又はこれらの任意の適切な組み合わせであってもよいが、これらに限定されない。本明細書に記載の様々な形態のメモリは、コンピュータ可読記憶媒体の例である。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストは、ポータブルコンピュータディスケット、ハードディスク、ＲＡＭ、読み出し専用メモリ（ＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュメモリ）、電子的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ポータブルコンパクトディスク読み出し専用メモリ（ＣＤ－ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリスティック、フロッピー（登録商標）ディスクなどを含むことができる。

【0204】

本明細書で定義されるように、用語「の場合」は、文脈に応じて「のとき」又は「すると」又は「に応じて」又は「に応答して」を意味する。したがって、語句「決定された場合」又は「［記載された状態又は事象］が検出された場合」は、文脈に応じて、「決定されると」又は「決定に応じて」又は「［記載された状態又は事象］が検出されると」又は「［記載された状態又は事象］の検出に応じて」又は「［記載された状態又は事象］の検出に応答して」を意味すると解釈され得る。

【0205】

本明細書で定義されるように、「応じて」という用語及び上記のような同様の用語、例えば「の場合」、「のとき」又は「すると」は、動作又は事象に容易に応答又は反応することを意味する。応答又は反応は自動的に行われる。したがって、第２の動作が第１の動作に「応じて」行われる場合、第１の動作の発生と第２の動作の発生との間に因果関係がある。「応じて」という用語は因果関係を示す。

【0206】

本明細書で定義されるように、「一実施形態」、「実施形態」、「１つ以上の実施形態」、「特定の実施形態」という用語又は同様の用語は、実施形態に関連して説明される特定の特徴、構造、又は特性が、本開示内で説明される少なくとも１つの実施形態に含まれることを意味する。したがって、本開示全体を通して、「一実施形態では」、「実施形態において」、「１つ以上の実施形態において」、「特定の実施形態では」という語句、及び同様の文言の出現は、必ずしもそうとは限らないが、すべて同じ実施形態を指し得る。「実施形態」及び「配置」という用語は、本開示内で互換的に使用される。

【0207】

本明細書で定義されるように、「リアルタイム」という用語は、特定のプロセス若しくは決定が行われるのに十分に即時であるとユーザ若しくはシステムが感知する、又はプロセッサが何らかの外部プロセスに追いつくことを可能にする処理応答性のレベルを意味する。

【0208】

本明細書で定義されるように、「実質的に」という用語は、列挙された特性、パラメータ、又は値が正確に達成される必要はないが、例えば公差、測定誤差、測定精度限界、及び当業者に知られている他の要因を含む偏差又は変動が、特性が提供しようとした効果を排除しない量で発生し得ることを意味する。

【0209】

第１、第２などの用語は、様々な要素を説明するために本明細書で使用され得る。これらの要素は、特に明記しない限り、又は文脈が明らかにそうでないことを示さない限り、これらの用語は１つの要素を別の要素から区別するためにのみ使用されるので、これらの用語によって限定されるべきではない。

【0210】

コンピュータプログラム製品は、本明細書に記載された本発明の構成の態様をプロセッサに実行させるためのコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体を含むことができる。本開示内で、用語「プログラムコード」は、用語「コンピュータ可読プログラム命令」と交換可能に使用される。本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理装置に、又はネットワーク、例えばインターネット、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）及び／又は無線ネットワークを介して外部コンピュータ若しくは外部記憶装置にダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイコンピュータ、及び／又はエッジサーバを含むエッジデバイスを含むことができる。各コンピューティング／処理装置内のネットワークアダプタカード又はネットワークインターフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、それぞれのコンピューティング／処理装置内のコンピュータ可読記憶媒体に記憶するためにコンピュータ可読プログラム命令を転送する。

【0211】

本明細書に記載の本発明の構成のための動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、又はオブジェクト指向プログラミング言語及び／又は手続き型プログラミング言語を含む１つ以上のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードのいずれかであってもよい。コンピュータ可読プログラム命令は、状態設定データを含むことができる。コンピュータ可読プログラム命令は、完全にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、スタンドアロンソフトウェアパッケージとして、部分的にユーザのコンピュータ上で、部分的にリモートコンピュータ上で、又は完全にリモートコンピュータ若しくはサーバ上で実行することができる。後者のシナリオでは、リモートコンピュータは、ＬＡＮ又はＷＡＮを含む任意のタイプのネットワークを介してユーザのコンピュータに接続されてもよく、又は外部コンピュータに（例えば、インターネットサービスプロバイダを使用してインターネットを介して）接続されてもよい。場合によっては、例えば、プログラマブルロジック回路、ＦＰＧＡ、又はプログラマブルロジックアレイ（ＰＬＡ）を含む電子回路は、本明細書に記載の本発明の構成の態様を実行するために、コンピュータ可読プログラム命令の状態情報を利用して電子回路をパーソナライズすることによってコンピュータ可読プログラム命令を実行することができる。

【0212】

本発明の構成の特定の態様は、方法、装置（システム）、及びコンピュータプログラム製品のフローチャート図及び／又はブロック図を参照して本明細書で説明される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図のブロックの組み合わせは、コンピュータ可読プログラム命令、例えばプログラムコードによって実施され得ることが理解されよう。

【0213】

これらのコンピュータ可読プログラム命令は、汎用コンピュータ、専用コンピュータ、又は他のプログラマブルデータ処理装置のプロセッサに提供されてマシンを生成することができ、コンピュータ又は他のプログラマブルデータ処理装置のプロセッサを介して実行する命令は、フローチャート及び／又はブロック図のブロックで指定された機能／動作を実施するための手段を作成する。これらのコンピュータ可読プログラム命令はまた、コンピュータ、プログラマブルデータ処理装置、及び／又は他のデバイスに特定の方法で機能するように指示することができるコンピュータ可読記憶媒体に格納されてもよく、格納された命令を有するコンピュータ可読記憶媒体は、フローチャート及び／又はブロック図のブロックで指定された動作の態様を実施する命令を含む製品を含む。

【0214】

コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラマブルデータ処理装置、又は他のデバイスにロードされ、コンピュータ、他のプログラマブル装置、又は他のデバイス上で一連の動作を実行させてコンピュータ実施プロセスを生成してもよく、コンピュータ、他のプログラマブル装置、又は他のデバイス上で実行される命令は、フローチャート及び／又はブロック図のブロックで指定された機能／動作を実施する。

【0215】

図のフローチャート及びブロック図は、本発明の構成の様々な態様によるシステム、方法、及びコンピュータプログラム製品の可能な実施態様のアーキテクチャ、機能、及び動作を示す。これに関して、フローチャート又はブロック図の各ブロックは、指定された動作を実施するための１つ以上の実行可能命令を含むモジュール、セグメント、又は命令の一部を表すことができる。

【0216】

いくつかの代替実施態様では、ブロックに記載された動作は、図に記載された順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、実質的に同時に実行されてもよく、又はブロックは、関連する機能に応じて、時には逆の順序で実行されてもよい。他の例では、ブロックは、一般に、昇順で実行されてもよいが、さらに他の例では、１つ以上のブロックは、様々な順序で実行されてもよく、結果は、直後には続かない後続のブロック又は他のブロックで記憶及び利用される。また、ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図のブロックの組合せは、指定された機能又は動作を実行するか、専用ハードウェアとコンピュータ命令の組合せを実行する専用ハードウェアベースのシステムによって実装されてもよいことに留意されたい。

【0217】

以下の特許請求の範囲に見出すことができるすべてのミーンズプラスファンクション又はステッププラスファンクションの要素の対応する構造、材料、動作、及び均等物は、具体的に特許請求されている他の特許請求されている要素と組み合わせて機能を実行するための任意の構造、材料、又は動作を含むことが意図されている。

【0218】

ＩＣは、プログラムコードを実行するように構成されたプロセッサシステムと、プログラマブルロジックと、プロセッサシステム及びプログラマブルロジックに結合されたプラットフォーム管理コントローラとを含む。プラットフォーム管理コントローラは、プロセッサシステム及びプログラマブルロジックを独立して構成及び制御するように適合される。

【0219】

プラットフォーム管理コントローラは、専用の読み出し専用メモリと、専用の読み出し専用メモリに記憶された第１の命令を実行するための専用の第１のプロセッサと、専用のランダムアクセスメモリと、専用のランダムアクセスメモリに記憶された第２の命令を実行するための専用の第２のプロセッサとを含み得る。

【0220】

別の態様では、第１のプロセッサ及び第２のプロセッサの各々は、冗長性を伴って実装される。

【0221】

別の態様では、第１のプロセッサは、専用の読み出し専用メモリからの第１の命令を実行して、外部ソースから第２の命令を取得及び認証し、且つ第２のプロセッサによる実行のために第２の命令を専用のランダムアクセスメモリに格納する、ブートプロセスの第１の段階を実行する。

【0222】

別の態様では、第１のプロセッサは、ＩＣのためのルートオブトラストとしてプラットフォーム管理コントローラを確立する。

【0223】

別の態様では、プラットフォーム管理コントローラは、プロセッサシステム及びプログラマブルロジックとは無関係に給電される。

【0224】

別の態様では、プロセッサシステムは、プログラマブルロジックとは無関係に給電される。

【0225】

別の態様では、プラットフォーム管理コントローラは、プロセッサシステム及びプログラマブルロジックを互いに独立して電力オフにし、プロセッサシステム及びプログラマブルロジックを互いに独立して電力オンにするように構成される。

【0226】

別の態様では、プラットフォーム管理コントローラは、インターフェースと、インターフェースを介して受信されたウェイク信号を検出するように構成された回路とを含む。プラットフォーム管理コントローラは、ウェイク信号に応答して、以前に電力オフにされたＩＣの電力ドメインを電力オンにする。

【0227】

別の態様では、プラットフォーム管理コントローラは、ＩＣの外部からアクセス可能であり、且つプロセッサシステム及びプログラマブルロジックとは無関係にアクセス可能である、デバッグインターフェースを含む。

【0228】

別の態様では、プラットフォーム管理コントローラは、プロセッサシステム及びプログラマブルロジックからエラー通知を受信するように構成されたエラー管理インターフェースを含む。エラー管理インターフェースは、ＩＣから出力される、検出されたエラーを示す信号の生成、又はプラットフォーム管理コントローラ内のプロセッサへの割り込みの生成のうちの少なくとも１つを実行するように構成される。

【0229】

別の態様では、プラットフォーム管理コントローラは、ＩＣのサブシステム間の機能的及び物理的分離を制御する、ＩＣ全体に実装される保護回路をプログラムするように構成され、サブシステムは、プロセッサシステム及びプログラマブルロジックを含む。

【0230】

別の態様では、プラットフォーム管理コントローラは、集積回路の温度範囲外事象又は電圧範囲外事象を検出するように構成される。

【0231】

別の態様では、プラットフォーム管理コントローラは、温度範囲外事象又は電圧範囲外事象の検出に応答してＩＣを消去するように構成される。

【0232】

別の態様では、プラットフォーム管理コントローラは、改ざん事象の検出に応答してＩＣを消去するように構成される。

【0233】

別の態様では、ＩＣは、プラットフォーム管理コントローラと、プロセッサシステム又はプログラマブルロジックのうちの少なくとも１つとを含む第１のダイを含む。ＩＣは、第１のダイのプラットフォーム管理コントローラに対するスレーブとして動作するさらなるプラットフォーム管理コントローラを含む第２のダイをさらに含む。第２のダイは、プロセッサシステム又はプログラマブルロジックのうちの少なくとも１つを含む。

【0234】

別の態様では、ＩＣは、プロセッサアレイと、プロセッサアレイをプログラマブルロジック及びプラットフォーム管理コントローラと接続するプログラマブルネットワークオンチップとを含む。

【0235】

別の態様では、プラットフォーム管理コントローラは、プログラマブルネットワークオンチップを構成し、且つ一度構成されたプログラマブルネットワークオンチップを使用してプロセッサアレイを構成するように適合される。

【0236】

別の態様では、プラットフォーム管理コントローラは、ＩＣ内で発生する改ざん事象を検出し、それに応答してロックダウン状態を開始するように構成される。

【0237】

方法は、ＩＣ上にプロセッサシステムを提供することを含み、プロセッサシステムは、プログラムコードを実行するように構成される。本方法は、ＩＣ上にプログラマブルロジックを提供することと、ＩＣ上にプラットフォーム管理コントローラを提供することとを含むことができる。プラットフォーム管理コントローラは、プロセッサシステム及びプログラマブルロジックに結合され、プロセッサシステム及びプログラマブルロジックを独立して構成及び制御するように適合される。

【0238】

別の態様では、本方法は、プラットフォーム管理コントローラの一部として、専用の読み出し専用メモリと、専用の読み出し専用メモリに記憶された第１の命令を実行するための専用の第１のプロセッサと、専用のランダムアクセスメモリと、専用のランダムアクセスメモリに記憶された第２の命令を実行するための専用の第２のプロセッサとを提供することを含む。本方法はまた、第１のプロセッサを使用して、専用の読み出し専用メモリからの第１の命令を実行して、外部ソースから第２の命令を取得及び認証し、且つ第２のプロセッサによる実行のために第２の命令を専用のランダムアクセスメモリに格納する、ブートプロセスの第１の段階を実行することを含む。

【0239】

本明細書で提供される本発明の構成の説明は、例示を目的とするものであり、網羅的であること、又は開示された形態及び例に限定されることを意図するものではない。本明細書で使用される用語は、本発明の構成の原理、実際の用途又は市場で見られる技術に対する技術的改善を説明するために、及び／又は当業者が本明細書に開示される本発明の構成を理解することを可能にするために選択された。記載された本発明の構成の範囲及び精神から逸脱することなく、修正及び変形が当業者には明らかであり得る。したがって、そのような特徴及び実施態様の範囲を示すものとして、前述の開示ではなく、以下の特許請求の範囲を参照すべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】