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特許7617449位相補間回路、受信回路及び半導体集積回路

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-09

(45)【発行日】2025-01-20

(54)【発明の名称】位相補間回路、受信回路及び半導体集積回路

(51)【国際特許分類】

H03L 7/081 20060101AFI20250110BHJP

【ＦＩ】

H03L7/081 140

【請求項の数】 17

(21)【出願番号】P 2022566585

(86)(22)【出願日】2020-12-03

(86)【国際出願番号】 JP2020045100

(87)【国際公開番号】W WO2022118440

(87)【国際公開日】2022-06-09

【審査請求日】2023-11-15

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分孝悦

(72)【発明者】

【氏名】藤村拓弥

【審査官】柳下勝幸

(56)【参考文献】

【文献】特表２０１８－５０４８４９（ＪＰ，Ａ）

【文献】特開２０１０－２３２８６８（ＪＰ，Ａ）

【文献】国際公開第２０１３／１０８３５０（ＷＯ，Ａ１）

【文献】特開２０１２－２３１３９４（ＪＰ，Ａ）

【文献】特開２０１５－０３３０９４（ＪＰ，Ａ）

【文献】特開２０１８－０４６４８９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｌ７／０８１

(57)【特許請求の範囲】

【請求項1】

第１の制御信号に基づいて、第１の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第１の入力クロック信号を生成する第１のバッファ回路と、
第２の制御信号に基づいて、前記第１の参照クロック信号と第１の位相差を有する第２の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第２の入力クロック信号を生成する第２のバッファ回路と、
前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成する検出回路と、
前記第１の入力クロック信号及び前記第２の入力クロック信号に基づいて、前記第１の入力クロック信号の位相と前記第２の入力クロック信号の位相との間の位相を有する出力クロック信号を生成するミキサ回路とを有し、
前記検出回路は、前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方が第１の閾値と第２の閾値との間になるように、前記第１の制御信号及び前記第２の制御信号を生成する位相補間回路。

【請求項2】

前記検出回路は、前記第１の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成し、
前記第１の制御信号及び前記第２の制御信号は、相互に同じ信号である請求項１に記載の位相補間回路。

【請求項3】

前記検出回路は、前記第１のバッファ回路の出力端子に接続され、
前記第２のバッファ回路の出力端子に接続される、前記検出回路のダミー回路をさらに有する請求項２に記載の位相補間回路。

【請求項4】

前記ダミー回路は、前記検出回路と同等の負荷を有する回路である請求項３に記載の位相補間回路。

【請求項5】

前記検出回路は、
前記第１の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号を生成する第１の検出回路と、
前記第２の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第２の制御信号を生成する第２の検出回路とを有する請求項１に記載の位相補間回路。

【請求項6】

前記第１のバッファ回路は、並列に接続された複数の第１のインバータ回路を含み、前記第１の制御信号に基づいて、前記第１のインバータ回路の並列接続数を制御し、
前記第２のバッファ回路は、並列に接続された複数の第２のインバータ回路を含み、前記第２の制御信号に基づいて、前記第２のインバータ回路の並列接続数を制御する請求項１～５のいずれか１項に記載の位相補間回路。

【請求項7】

前記第１のバッファ回路及び前記第２のバッファ回路は、それぞれ、電流モードロジックバッファ回路であり、前記第１の制御信号及び前記第２の制御信号に基づいて駆動電流を制御する請求項１～５のいずれか１項に記載の位相補間回路。

【請求項8】

出力クロック信号を生成する位相補間回路と、
前記出力クロック信号に同期し、受信信号を判定及び等化処理し、受信データを出力する判定帰還型等化回路と、
前記判定帰還型等化回路により出力された受信データをシリアルからパラレルに変換するデマルチプレクサ回路とを有し、
前記位相補間回路は、
第１の制御信号に基づいて、第１の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第１の入力クロック信号を生成する第１のバッファ回路と、
第２の制御信号に基づいて、前記第１の参照クロック信号と第１の位相差を有する第２の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第２の入力クロック信号を生成する第２のバッファ回路と、
前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成する検出回路と、
前記第１の入力クロック信号及び前記第２の入力クロック信号に基づいて、前記第１の入力クロック信号の位相と前記第２の入力クロック信号の位相との間の位相を有する出力クロック信号を生成するミキサ回路とを有し、
前記検出回路は、前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方が第１の閾値と第２の閾値との間になるように、前記第１の制御信号及び前記第２の制御信号を生成する受信回路。

【請求項9】

前記検出回路は、前記第１の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成し、
前記第１の制御信号及び前記第２の制御信号は、相互に同じ信号である請求項８に記載の受信回路。

【請求項10】

前記検出回路は、前記第１のバッファ回路の出力端子に接続され、
前記第２のバッファ回路の出力端子に接続される、前記検出回路のダミー回路をさらに有する請求項９に記載の受信回路。

【請求項11】

前記ダミー回路は、前記検出回路と同等の負荷を有する回路である請求項１０に記載の受信回路。

【請求項12】

【請求項13】

受信データを出力する受信回路と、
前記受信データを処理する内部回路とを有し、
前記受信回路は、
出力クロック信号を生成する位相補間回路と、
前記出力クロック信号に同期し、受信信号を判定及び等化処理し、受信データを出力する判定帰還型等化回路と、
前記判定帰還型等化回路により出力された受信データをシリアルからパラレルに変換するデマルチプレクサ回路とを有し、
前記位相補間回路は、
第１の制御信号に基づいて、第１の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第１の入力クロック信号を生成する第１のバッファ回路と、
第２の制御信号に基づいて、前記第１の参照クロック信号と第１の位相差を有する第２の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第２の入力クロック信号を生成する第２のバッファ回路と、
前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成する検出回路と、
前記第１の入力クロック信号及び前記第２の入力クロック信号に基づいて、前記第１の入力クロック信号の位相と前記第２の入力クロック信号の位相との間の位相を有する出力クロック信号を生成するミキサ回路とを有し、
前記検出回路は、前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方が第１の閾値と第２の閾値との間になるように、前記第１の制御信号及び前記第２の制御信号を生成する半導体集積回路。

【請求項14】

前記検出回路は、前記第１の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成し、
前記第１の制御信号及び前記第２の制御信号は、相互に同じ信号である請求項１３に記載の半導体集積回路。

【請求項15】

前記検出回路は、前記第１のバッファ回路の出力端子に接続され、
前記第２のバッファ回路の出力端子に接続される、前記検出回路のダミー回路をさらに有する請求項１４に記載の半導体集積回路。

【請求項16】

前記ダミー回路は、前記検出回路と同等の負荷を有する回路である請求項１５に記載の半導体集積回路。

【請求項17】

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、位相補間回路、受信回路及び半導体集積回路に関する。

【背景技術】

【0002】

特許文献１には、第１回路と、第２回路と、第３回路とを有する位相補間回路が記載されている。第１回路は、位相の異なる複数の第１参照信号を第１比率で重み付けし結合することにより第１中間信号を生成する。第２回路は、複数の第１参照信号とはそれぞれ一定位相ずれた複数の第２参照信号を第１比率と同じ第２比率で重み付けし結合することにより第２中間信号を生成する。第３回路は、第１中間信号と第２中間信号とを結合させることにより出力信号を生成する。

【0003】

特許文献２には、入力信号を増幅する低雑音可変利得増幅器と、ローカル信号に基づいて周波数変換を行うミキサと、第１の検波手段と、第２の検波手段と、ミキサバイアス電流供給手段とを有する受信機が記載されている。第１の検波手段は、低雑音可変利得増幅器の出力端の信号強度を検出して低雑音可変利得増幅器の利得を制御する。第２の検波手段は、低雑音可変利得増幅器の出力端の信号強度を検出し、ミキサに供給するミキサバイアス電流の値を制御するための制御信号を出力する。ミキサバイアス電流供給手段は、制御信号に基づいて、ミキサバイアス電流をミキサに供給する。

【0004】

特許文献３には、アンテナと、アンテナで受信された無線信号を処理する受信回路とを有する無線通信機が記載されている。受信回路は、無線信号を増幅する増幅器と、周波数が一定の発振信号を出力する発振器と、増幅器及び発振器の各出力を入力してミキシングするミキサと、ミキサ出力のゲインを調整するＡＧＣアンプとを有する。入力電圧調整回路は、ＡＧＣアンプの出力に応じてミキサへの各入力の電圧を調整する。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１４－１４６８６９号公報

【文献】特開２０１０－１０９５６０号公報

【文献】特開２００９－２１８９３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１では、第１回路は、位相の異なる複数の第１参照信号を第１比率で重み付けし結合することにより第１中間信号を生成する。複数の第１参照信号の立ち上がり時間及び立下り時間が一定である場合に、第１中間信号は、適切な位相に制御される。しかし、プロセス、電源電圧又は温度（ＰＶＴ）のばらつきの影響により、複数の第１参照信号の立ち上がり時間及び立下り時間は、変化してしまう。その結果、第１中間信号の位相は、ばらつき、精度が低下してしまう。

【0007】

本発明の目的は、プロセス、電源電圧又は温度のばらつきの影響により、ミキサ回路の入力クロック信号の立ち上がり時間又は立ち下がり時間がばらつくのを防止し、ミキサ回路における位相調整動作の精度を向上させることができるようにすることである。

【課題を解決するための手段】

【0008】

位相補間回路は、第１の制御信号に基づいて、第１の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第１の入力クロック信号を生成する第１のバッファ回路と、第２の制御信号に基づいて、前記第１の参照クロック信号と第１の位相差を有する第２の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第２の入力クロック信号を生成する第２のバッファ回路と、前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成する検出回路と、前記第１の入力クロック信号及び前記第２の入力クロック信号に基づいて、前記第１の入力クロック信号の位相と前記第２の入力クロック信号の位相との間の位相を有する出力クロック信号を生成するミキサ回路とを有し、前記検出回路は、前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方が第１の閾値と第２の閾値との間になるように、前記第１の制御信号及び前記第２の制御信号を生成する。

【発明の効果】

【0009】

プロセス、電源電圧又は温度のばらつきの影響により、ミキサ回路の入力クロック信号の立ち上がり時間又は立ち下がり時間がばらつくのを防止し、ミキサ回路における位相調整動作の精度を向上させることができる。

【図面の簡単な説明】

【0010】

【図1】図１は、本実施形態による半導体集積回路の構成例を示す図である。

【図2】図２は、入力クロック信号の立ち上がり時間及び立ち下がり時間が長い場合の、出力クロック信号の位相シフト量特性を示す図である。

【図3】図３は、入力クロック信号の立ち上がり時間及び立ち下がり時間が短い場合の、出力クロック信号の位相シフト量特性を示す図である。

【図4】図４は、本実施形態による位相補間回路の構成例を示す図である。

【図5】図５は、図４のバッファ回路の構成例を示す回路図である。

【図6】図６は、図４の検出回路の構成例を示す回路図である。

【図7】図７は、図６の検出回路の動作を説明するためのフローチャートである。

【図8】図８は、本実施形態による位相補間回路の他の構成例を示す図である。

【図9】図９は、図８のダミー負荷回路の他の構成例を示す図である。

【図10】図１０は、本実施形態による位相補間回路のさらに他の構成例を示す図である。

【図11】図１１は、本実施形態によるバッファ回路の他の構成例を示す図である。

【発明を実施するための形態】

【0011】

図１は、本実施形態による半導体集積回路１００の構成例を示す図である。半導体集積回路１００は、アナログの受信信号Ａ１を基にデジタルの受信データＡ６を出力する受信回路１０１と、受信データＡ６を処理する内部回路１０２とを有する。

【0012】

受信回路１０１は、位相ロックループ回路（ＰＬＬ回路）１１１と、位相補間回路１１２と、線形等化回路１１３と、判定帰還型等化回路（ＤＦＥ回路）１１４，１１５と、デマルチプレクサ回路１１６と、位相検出回路１１７とを有する。

【0013】

ＰＬＬ回路１１１は、基準クロック信号と参照クロック信号との位相誤差が小さくなるようにフィードバック制御することにより、一定周波数の０°の参照クロック信号ＣＫ０と９０°の参照クロック信号ＣＫ９０を生成する。参照クロック信号ＣＫ９０は、参照クロック信号ＣＫ０に対して、周波数が同じであり、位相が９０°遅れている。

【0014】

位相補間回路１１２は、位相調整コードＰＩＣＯＤＥに応じて、参照クロック信号ＣＫ０及びＣＫ９０を用いて補間することにより、出力クロック信号ＣＫ０ａの位相と出力クロック信号ＣＫ９０ａの位相を調整する。出力クロック信号ＣＫ９０ａは、出力クロック信号ＣＫ０ａに対して、周波数が同じであり、位相が９０°遅れている。

【0015】

線形等化回路１１３は、アナログの受信信号Ａ１を受信し、受信信号Ａ１の等化処理により、受信信号Ａ１の伝送路上での減衰を補償し、受信信号Ａ２を復元する。

【0016】

判定帰還型等化回路１１４は、出力クロック信号ＣＫ０ａに同期し、受信信号Ａ２を判定及び等化処理し、受信データＡ３を出力する。具体的には、判定帰還型等化回路１１４は、出力クロック信号ＣＫ０ａの立ち上がりエッジ又は立ち下がりエッジのタイミングで、受信信号Ａ２のアイパターンのセンタ付近のレベルをサンプリングし、そのサンプリングしたレベルを２値判定し、０又は１のデジタルの受信データＡ３を生成する。さらに、判定帰還型等化回路１１４は、受信データＡ３を基にフィードバック制御し、受信信号Ａ２の符号間干渉を抑制するための等化処理を行い、等化処理された受信信号Ａ２の２値判定を行い、受信データＡ３を生成する。

【0017】

判定帰還型等化回路１１５は、出力クロック信号ＣＫ９０ａに同期し、受信信号Ａ２を判定及び等化処理し、受信データＡ４を出力する。具体的には、判定帰還型等化回路１１５は、出力クロック信号ＣＫ９０ａの立ち上がりエッジ又は立ち下がりエッジのタイミングで、受信信号Ａ２のアイパターンのバウンダリ付近のレベルをサンプリングし、そのサンプリングしたレベルを２値判定し、０又は１のデジタルの受信データＡ４を生成する。さらに、判定帰還型等化回路１１５は、受信データＡ４を基にフィードバック制御し、受信信号Ａ２の符号間干渉を抑制するための等化処理を行い、等化処理された受信信号Ａ２の２値判定を行い、受信データＡ４を生成する。

【0018】

デマルチプレクサ回路１１６は、逆多重化により、受信データＡ３及びＡ４をそれぞれシリアルからパラレルに変換し、パラレルの受信データＡ５を出力する。

【0019】

位相検出回路１１７は、パラレルの受信データＡ５のうちのアイパターンのセンタ付近の受信データＡ３に対応するパラレルの受信データを、パラレルの受信データＡ６として内部回路１０２に出力する。

【0020】

また、位相検出回路１１７は、受信データＡ５を基に、アイパターンのセンタ付近の受信データの位相を検出し、アイパターンのセンタ付近の受信データの位相と出力クロック信号ＣＫ０ａの位相との差が小さくなるように、位相調整コードＰＩＣＯＤＥを生成する。

【0021】

位相補間回路１１２は、位相調整コードＰＩＣＯＤＥに応じて、出力クロック信号ＣＫ０ａの位相と出力クロック信号ＣＫ９０ａの位相を調整する。これにより、出力クロック信号ＣＫ０ａの位相は、受信信号Ａ２のアイパターンのセンタ付近に調整される。出力クロック信号ＣＫ９０ａの位相は、受信信号Ａ２のアイパターンのバウンダリ付近に調整される。したがって、位相補間回路１１２の位相調整動作は、高精度が要求される。

【0022】

図２及び図３は、図１の位相補間回路１１２の構成例を示す図である。位相補間回路１１２は、バッファ回路２０１と、バッファ回路２０２と、ミキサ回路２０３とを有する。参照クロック信号ＣＫ９０は、参照クロック信号ＣＫ０と９０°の位相差を有する。

【0023】

バッファ回路２０１は、制御信号ＳＰＤＣＮＴに基づいて、参照クロック信号ＣＫ０の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、入力クロック信号ＣＫ０ｂを生成する。入力クロック信号ＣＫ０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方は、制御信号ＳＰＤＣＮＴにより決まる。

【0024】

バッファ回路２０２は、制御信号ＳＰＤＣＮＴに基づいて、参照クロック信号ＣＫ９０の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、入力クロック信号ＣＫ９０ｂを生成する。入力クロック信号ＣＫ９０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方は、制御信号ＳＰＤＣＮＴにより決まる。

【0025】

ミキサ回路２０３は、入力クロック信号ＣＫ０ｂ及び入力クロック信号ＣＫ９０ｂに基づいて、位相調整コードＰＩＣＯＤＥに対応する位相を有する出力クロック信号ＣＫ０ａ及びＣＫ９０ａを生成する。具体的には、ミキサ回路２０３は、位相調整コードＰＩＣＯＤＥに応じて、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂに対して重みづけ加算を行い、入力クロック信号ＣＫ０ｂの位相と入力クロック信号ＣＫ９０ｂの位相との間の位相を有する出力クロック信号ＣＫ０ａを生成する。また、ミキサ回路２０３は、位相調整コードＰＩＣＯＤＥに応じて、入力クロック信号ＣＫ９０ｂ及びＣＫ０ｂに対して重みづけ加算を行い、入力クロック信号ＣＫ９０ｂの位相と入力クロック信号ＣＫ０ｂの位相との間の位相を有する出力クロック信号ＣＫ９０ａを生成する。以上により、ミキサ回路２０３は、位相調整コードＰＩＣＯＤＥに応じて、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相を調整することができる。

【0026】

ここで、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方は、制御信号ＳＰＤＣＮＴにより、長くなったり、短くなったりする。

【0027】

図２は、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が長い場合の、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相シフト量特性２０４を示す図である。この場合、位相シフト量特性２０４は、位相調整コードＰＩＣＯＤＥに対して、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相シフト量が一定になる。すなわち、位相補間回路１１２は、位相調整コードＰＩＣＯＤＥに応じて、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相を線形に調整することができる。その結果、位相補間回路１１２の位相調整精度は、高精度になる。なお、位相調整コードＰＩＣＯＤＥに応じて、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相を線形に調整するためには、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂは、正弦波であることが理想的である。

【0028】

図３は、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が短い場合の、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相シフト量特性３０４を示す図である。この場合、位相シフト量特性３０４は、位相調整コードＰＩＣＯＤＥに対して、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相シフト量が一定にならない。すなわち、位相補間回路１１２は、位相調整コードＰＩＣＯＤＥに応じて、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相を線形に調整することができない。その結果、位相補間回路１１２の位相調整精度は、低精度になる。図２のように、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間は、長いことが好ましい。

【0029】

図２の位相シフト量特性２０４のように、制御信号ＳＰＤＣＮＴは、位相調整コードＰＩＣＯＤＥに対して、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相シフト量が略一定になるように調整される。

【0030】

しかし、プロセス、電源電圧又は温度（ＰＶＴ）のばらつきの影響により、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立下り時間は、変化してしまう。その結果、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相は、ばらつき、精度が低下してしまう。

【0031】

図４を参照しながら、プロセス、電源電圧又は温度のばらつきの影響により、ミキサ回路２０３の入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間又は立ち下がり時間がばらつくのを防止し、ミキサ回路２０３における位相調整動作の精度を向上させることができる位相補間回路１１２を説明する。

【0032】

図４は、本実施形態による位相補間回路１１２の構成例を示す図である。位相補間回路１１２は、バッファ回路２０１と、バッファ回路２０２と、ミキサ回路２０３と、検出回路４０１とを有する。参照クロック信号ＣＫ９０は、参照クロック信号ＣＫ０と９０°の位相差を有する。

【0033】

【0034】

【0035】

検出回路４０１は、入力クロック信号ＣＫ０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて制御信号ＳＰＤＣＮＴを生成する。なお、検出回路４０１は、入力クロック信号ＣＫ０ｂ及び入力クロック信号ＣＫ９０ｂの少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて制御信号ＳＰＤＣＮＴを生成する。

【0036】

具体的には、検出回路４０１は、入力クロック信号ＣＫ０ｂ及び入力クロック信号ＣＫ９０ｂの少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方が第１の閾値と第２の閾値との間になるように、制御信号ＳＰＤＣＮＴを生成する。

【0037】

バッファ回路２０１及び２０２は、それぞれ、制御信号ＳＰＤＣＮＴに基づいて、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方を調整する。

【0038】

【0039】

以上のように、検出回路４０１を設けることにより、プロセス、電源電圧又は温度のばらつきの影響により、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間又は立ち下がり時間がばらつくのを防止し、ミキサ回路２０３における位相調整動作の精度を向上させることができる。

【0040】

図５は、図４のバッファ回路２０１の構成例を示す回路図である。なお、図４のバッファ回路２０２も、バッファ回路２０１と同様の構成を有する。以下、バッファ回路２０１の構成を例に説明する。

【0041】

バッファ回路２０１は、Ｎ個のインバータ回路５００を有する。Ｎビットの制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞は、図４の制御信号ＳＰＤＣＮＴに対応する。

【0042】

Ｎ個のインバータ回路５００の各々は、入力ノード５０１と、出力ノード５０２と、インバータ回路５０３と、ｐチャネル電界効果トランジスタ５０４，５０５と、ｎチャネル電界効果トランジスタ５０６，５０７とを有する。Ｎ個のインバータ回路５００の入力ノード５０１は、相互に接続され、参照クロック信号ＣＫ０を入力する。Ｎ個のインバータ回路５００の出力ノード５０２は、相互に接続され、入力クロック信号ＣＫ０ｂを出力する。インバータ回路５０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちのいずれかの信号を論理反転した信号を出力する。

【0043】

ｐチャネル電界効果トランジスタ５０４は、ソースが電源電位ノードに接続され、ゲートが入力ノード５０１に接続され、ドレインがｐチャネル電界効果トランジスタ５０５のソースに接続される。ｐチャネル電界効果トランジスタ５０５は、ゲートがインバータ回路５０３の出力端子に接続され、ドレインが出力ノード５０２に接続される。

【0044】

ｎチャネル電界効果トランジスタ５０６は、ドレインが出力ノード５０２に接続され、ゲートが制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちのいずれかの信号のノードに接続され、ソースがｎチャネル電界効果トランジスタ５０７のドレインに接続される。ｎチャネル電界効果トランジスタ５０７は、ゲートが入力ノード５０１に接続され、ソースが基準電位ノード（例えば、グランド電位ノード）に接続される。

【0045】

制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞が１である場合には、インバータ回路５００は、活性化状態になり、動作可能状態になる。逆に、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞が０である場合には、インバータ回路５００は、非活性化状態になり、動作不可状態になる。

【0046】

バッファ回路２０１及び２０２は、それぞれ、Ｎビットの制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞に基づいて、Ｎ個のインバータ回路５００の並列接続数を制御する。制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数が多いほど、インバータ回路５００の並列接続数が多くなる。インバータ回路５００の並列接続数が多くなるほど、バッファ回路２０１及び２０２の駆動能力が上昇し、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が短くなる。

【0047】

以上のように、バッファ回路２０１及び２０２は、それぞれ、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞に基づいて、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間を調整することができる。

【0048】

図６は、図４の検出回路４０１の構成例を示す回路図である。検出回路４０１は、比較回路６０１，６０２と、制御回路６０３と、ｎチャネル電界効果トランジスタ６０４，６０５と、抵抗６０６～６１０と、ダイオード６１１と、容量６１２とを有する。

【0049】

ｎチャネル電界効果トランジスタ６０４は、ドレインが電源電位ノードに接続され、ゲートが入力クロック信号ＣＫ０ｂのノードに接続され、ソースがダイオード６１１のアノードに接続される。抵抗６０６は、ダイオード６１１のアノードと基準電位ノードとの間に接続される。

【0050】

ｎチャネル電界効果トランジスタ６０５は、ドレインがダイオード６１１のカソードに接続され、ゲートがリセット信号ＲＳＴのノードに接続され、ソースが基準電位ノードに接続される。

【0051】

容量６１２は、ダイオード６１１のカソードと基準電位ノードとの間に接続される。抵抗６０７は、ダイオード６１１のカソードと基準電位ノードとの間に接続される。比較回路６０１の＋入力端子と比較回路６０２の＋入力端子は、ダイオード６１１のカソードに接続される。

【0052】

抵抗６０８は、電源電位ノードと比較回路６０１の－入力端子との間に接続される。抵抗６０９は、比較回路６０１の－入力端子と比較回路６０２の－入力端子との間に接続される。抵抗６１０は、比較回路６０２の－入力端子と基準電位ノードとの間に接続される。

【0053】

次に、検出回路４０１の動作を説明する。ｎチャネル電界効果トランジスタ６０４は、ダイオード６１１を介して、入力クロック信号ＣＫ０ｂの電圧に応じた電荷量を容量６１２に蓄積する。容量６１２には、例えば、入力クロック信号ＣＫ０ｂの立ち上がり開始から立ち下がり開始直前まで、入力クロック信号ＣＫ０ｂの電圧を積分した電圧に相当する電圧が保持される。すなわち、容量６１２の電圧は、入力クロック信号ＣＫ０ｂの立ち上がり開始から立ち下がり開始直前までの電圧波形の面積に相当する電圧である。入力クロック信号ＣＫ０ｂの立ち上がり時間が短いほど、入力クロック信号ＣＫ０ｂの立ち上がり開始から立ち下がり開始直前までの電圧波形の面積が広くなり、容量６１２の電圧が高くなる。すなわち、容量６１２の電圧は、入力クロック信号ＣＫ０ｂの立ち上がり時間に相当する電圧であり、検出回路４０１は、例えば、入力クロック信号ＣＫ０ｂの立ち上がり時間を検出することができる。

【0054】

なお、ｎチャネル電界効果トランジスタ６０５は、リセット信号ＲＳＴが１になると、オンになり、容量６１２に蓄積されている電荷（電圧）をリセットする。例えば、リセット信号ＲＳＴは、入力クロック信号ＣＫ０ｂの立ち上がり開始に相当するタイミングで０になり、ｎチャネル電界効果トランジスタ６０５がオフとなって、容量６１２の電圧のリセットが解除される。

【0055】

比較回路６０１の－入力端子には、抵抗６０９及び６１０に対応する閾値電圧Ｖ１が印加される。比較回路６０２の－入力端子には、抵抗６１０に対応する閾値電圧Ｖ２が印加される。閾値電圧Ｖ２は、閾値電圧Ｖ１より低い。

【0056】

比較回路６０１は、容量６１２の電圧が閾値電圧Ｖ１より高い場合には、１の出力信号ＯＵＴ＜１＞を出力し、容量６１２の電圧が閾値電圧Ｖ１より低い場合には、０の出力信号ＯＵＴ＜１＞を出力する。

【0057】

比較回路６０２は、容量６１２の電圧が閾値電圧Ｖ２より高い場合には、１の出力信号ＯＵＴ＜０＞を出力し、容量６１２の電圧が閾値電圧Ｖ２より低い場合には、０の出力信号ＯＵＴ＜０＞を出力する。

【0058】

制御回路６０３は、出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞を基に、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を生成する。

【0059】

容量６１２の電圧が閾値電圧Ｖ１及び閾値電圧Ｖ２より低い場合には、出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞は０になる。これは、入力クロック信号ＣＫ０ｂの立ち上がり時間は、第１の閾値及び第２の閾値より長いことを意味する。その場合、制御回路６０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数が増加するように、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を変更する。これにより、バッファ回路２０１及び２０２は、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間が短くなるように制御する。

【0060】

容量６１２の電圧が閾値電圧Ｖ１及び閾値電圧Ｖ２より高い場合には、出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞は１になる。これは、入力クロック信号ＣＫ０ｂの立ち上がり時間は、第１の閾値及び第２の閾値より短いことを意味する。その場合、制御回路６０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数が減少するように、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を変更する。これにより、バッファ回路２０１及び２０２は、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間が長くなるように制御する。

【0061】

容量６１２の電圧が閾値電圧Ｖ１より高く閾値電圧Ｖ２より低い場合には、出力信号ＯＵＴ＜０＞が１になり、出力信号ＯＵＴ＜１＞は０になる。これは、入力クロック信号ＣＫ０ｂの立ち上がり時間は、第１の閾値と第２の閾値との間の時間であることを意味する。その場合、制御回路６０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を維持する。これにより、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間は、プロセス、電源電圧又は温度にかかわらず、略一定になる。

【0062】

検出回路４０１は、例えば、受信回路１０１の電源投入時のキャリブレーションで動作し、その後、動作を停止し、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を固定する。

【0063】

図７は、図６の検出回路４０１の動作を説明するためのフローチャートである。ステップＳ７０１では、制御回路６０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞及び変数ｃｎｔを初期値に設定する。変数ｃｎｔは、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数を表す。

【0064】

次に、ステップＳ７０２では、制御回路６０３は、リセット信号ＲＳＴを１にする。すると、ｎチャネル電界効果トランジスタ６０５は、オンになり、容量６１２の電圧を０Ｖにリセットする。

【0065】

次に、ステップＳ７０３では、制御回路６０３は、リセット信号ＲＳＴを０にする。すると、ｎチャネル電界効果トランジスタ６０５は、オフになり、容量６１２の電圧のリセットを解除する。制御回路６０３は、例えば、参照クロック信号ＣＫ０に基づいて動作し、入力クロック信号ＣＫ０ｂの立ち上がり開始に相当するタイミングで、リセット信号ＲＳＴを０にして容量６１２の電圧のリセットを解除する。

【0066】

次に、ステップＳ７０４では、制御回路６０３は、容量６１２の電圧が安定するまで待機し、容量６１２の電圧が安定した場合には、ステップＳ７０５に進む。制御回路６０３は、例えば、参照クロック信号ＣＫ０に基づいて動作し、入力クロック信号ＣＫ０ｂの立ち下がり開始直前に相当するタイミングまで待機する。

【0067】

ステップＳ７０５では、制御回路６０３は、出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞の値を判定する。出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞が０である場合には、容量６１２の電圧が閾値電圧Ｖ１及び閾値電圧Ｖ２より低いので、処理は、ステップＳ７０６に進む。出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞が１である場合には、容量６１２の電圧が閾値電圧Ｖ１及び閾値電圧Ｖ２より高いので、処理は、ステップＳ７０７に進む。

【0068】

ステップＳ７０６では、制御回路６０３は、変数ｃｎｔをインクリメントし、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数が変数ｃｎｔになるように、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を変更し、ステップＳ７０２に戻り、上記の処理を繰り返す。変数ｃｎｔが増加すると、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が短くなり、容量６１２の電圧が上昇する。

【0069】

ステップＳ７０７では、制御回路６０３は、変数ｃｎｔをデクリメントし、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数が変数ｃｎｔになるように、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を変更し、ステップＳ７０２に戻り、上記の処理を繰り返す。変数ｃｎｔが減少すると、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が長くなり、容量６１２の電圧が下降する。

【0070】

ステップＳ７０５において、出力信号ＯＵＴ＜０＞が１であり、出力信号ＯＵＴ＜１＞が０である場合には、容量６１２の電圧が閾値電圧Ｖ１より高く閾値電圧Ｖ２より低く、適正範囲内であるので、制御回路６０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を固定し、図７のフローチャートの処理を終了する。

【0071】

図７の処理により、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間は、プロセス、電源電圧又は温度にかかわらず、略一定になる。

【0072】

図８は、本実施形態による位相補間回路１１２の他の構成例を示す図である。図８の位相補間回路１１２は、図４の位相補間回路１１２に対して、ダミー負荷回路９０１を追加したものである。以下、図８の位相補間回路１１２が図４の位相補間回路１１２と異なる点を説明する。

【0073】

図４の位相補間回路１１２では、バッファ回路２０１の出力端子には、検出回路４０１が接続され、バッファ回路２０２の出力端子には、検出回路が接続されていない。そのため、バッファ回路２０１の出力負荷とバッファ回路２０２の出力負荷との重さが異なる。そのため、バッファ回路２０１が出力する入力クロック信号ＣＫ０ｂの立ち上がり時間と、バッファ回路２０２が出力する入力クロック信号ＣＫ９０ｂの立ち上がり時間との差が所定値以上になってしまうことがある。

【0074】

入力クロック信号ＣＫ０ｂの立ち上がり時間と、入力クロック信号ＣＫ９０ｂの立ち上がり時間との差は、所定値未満であることが好ましい。図８の位相補間回路１１２では、入力クロック信号ＣＫ０ｂの立ち上がり時間と、入力クロック信号ＣＫ９０ｂの立ち上がり時間との差は、所定値未満にすることできる。

【0075】

図８の位相補間回路１１２は、バッファ回路２０１と、バッファ回路２０２と、ミキサ回路２０３と、検出回路４０１と、ダミー負荷回路９０１とを有する。ダミー負荷回路９０１は、検出回路４０１のダミー回路であり、図６の検出回路４０１と同じ構成を有する。ダミー負荷回路９０１では、ｎチャネル電界効果トランジスタ６０４のゲートがバッファ回路２０２の出力端子（入力クロック信号ＣＫ９０ｂのノード）に接続され、制御回路６０３の出力端子がバッファ回路２０１及び２０２の制御信号ＳＰＤＣＮＴの端子に接続されない。

【0076】

検出回路４０１では、図４と同様に、ｎチャネル電界効果トランジスタ６０４のゲートがバッファ回路２０１の出力端子（入力クロック信号ＣＫ０ｂのノード）に接続され、制御回路６０３の出力端子がバッファ回路２０１及び２０２の制御信号ＳＰＤＣＮＴの端子に接続される。

【0077】

図８の位相補間回路１１２では、バッファ回路２０１の出力端子には、検出回路４０１が接続され、バッファ回路２０２の出力端子には、ダミー負荷回路９０１が接続されている。そのため、バッファ回路２０１の出力負荷とバッファ回路２０２の出力負荷との重さが同じである。そのため、バッファ回路２０１が出力する入力クロック信号ＣＫ０ｂの立ち上がり時間と、バッファ回路２０２が出力する入力クロック信号ＣＫ９０ｂの立ち上がり時間とが略同じになる。

【0078】

図９は、図８のダミー負荷回路９０１の他の構成例を示す図である。ダミー負荷回路９０１は、図６の検出回路４０１に対し、抵抗６０８～６１０と、比較回路６０１，６０２と、制御回路６０３とを削除したものである。ダミー負荷回路９０１は、検出回路４０１と同等の負荷を有するダミー回路であり、ｎチャネル電界効果トランジスタ６０４，６０５と、抵抗６０６，６０７と、ダイオード６１１と、容量６１２とを有する。ダミー負荷回路９０１は、検出回路４０１と同等の負荷を有する回路であるので、バッファ回路２０１が出力する入力クロック信号ＣＫ０ｂの立ち上がり時間と、バッファ回路２０２が出力する入力クロック信号ＣＫ９０ｂの立ち上がり時間とが略同じになる。

【0079】

図１０は、本実施形態による位相補間回路１１２のさらに他の構成例を示す図である。図１０の位相補間回路１１２は、図４の位相補間回路１１２に対して、検出回路１００１を追加したものである。以下、図１０の位相補間回路１１２が図４の位相補間回路１１２と異なる点を説明する。

【0080】

検出回路４０１は、入力クロック信号ＣＫ０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて制御信号ＳＰＤＣＮＴを生成し、制御信号ＳＰＤＣＮＴをバッファ回路２０１にのみ出力し、バッファ回路２０２に出力しない。バッファ回路２０１は、検出回路４０１が出力する制御信号ＳＰＤＣＮＴに基づいて、参照クロック信号ＣＫ０の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、入力クロック信号ＣＫ０ｂを生成する。

【0081】

検出回路１００１は、図６の検出回路４０１と同じ構成を有する。検出回路１００１は、入力クロック信号ＣＫ９０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて制御信号ＳＰＤＣＮＴを生成し、制御信号ＳＰＤＣＮＴをバッファ回路２０２に出力する。バッファ回路２０２は、検出回路１００１が出力する制御信号ＳＰＤＣＮＴに基づいて、参照クロック信号ＣＫ９０の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、入力クロック信号ＣＫ９０ｂを生成する。

【0082】

バッファ回路２０１の出力端子には、検出回路４０１が接続され、バッファ回路２０２の出力端子には、検出回路１００１が接続されている。そのため、バッファ回路２０１の出力負荷とバッファ回路２０２の出力負荷との重さが同じである。そのため、バッファ回路２０１が出力する入力クロック信号ＣＫ０ｂの立ち上がり時間と、バッファ回路２０２が出力する入力クロック信号ＣＫ９０ｂの立ち上がり時間とが略同じになる。

【0083】

図１１は、本実施形態によるバッファ回路２０１の他の構成例を示す図である。バッファ回路２０２もバッファ回路２０１と同様の構成を有する。バッファ回路２０１及び２０２は、それぞれ、電流モードロジックバッファ回路（ＣＭＬバッファ回路）である。以下、バッファ回路２０１の構成を例に説明する。

【0084】

バッファ回路２０１は、抵抗１１０１，１１０２と、ｎチャネル電界効果トランジスタ１１０３～１１０５と、差動入力端子ＩＮｐ，ＩＮｎと、差動出力端子ＯＵＴｐ，ＯＵＴｎとを有する。

【0085】

差動入力端子ＩＮｐ及びＩＮｎは、図４の参照クロック信号ＣＫ０の差動信号を入力する。差動出力端子ＯＵＴｐ及びＯＵＴｎは、図４の入力クロック信号ＣＫ０ｂの差動信号を出力する。ｎチャネル電界効果トランジスタ１１０５は、電流源である。ｎチャネル電界効果トランジスタ１１０３及び１１０４は、差動入力対である。

【0086】

抵抗１１０１は、電源電位ノードと差動出力端子ＯＵＴｎとの間に接続される。ｎチャネル電界効果トランジスタ１１０３は、ドレインが差動出力端子ＯＵＴｎに接続され、ゲートが差動入力端子ＩＮｐに接続され、ソースがｎチャネル電界効果トランジスタ１１０５のドレインに接続される。

【0087】

抵抗１１０２は、電源電位ノードと差動出力端子ＯＵＴｐとの間に接続される。ｎチャネル電界効果トランジスタ１１０４は、ドレインが差動出力端子ＯＵＴｐに接続され、ゲートが差動入力端子ＩＮｎに接続され、ソースがｎチャネル電界効果トランジスタ１１０５のドレインに接続される。

【0088】

ｎチャネル電界効果トランジスタ１１０５は、電流源であり、ゲートがバイアス電圧のノードに接続され、ソースが基準電位ノードに接続される。

【0089】

図５のバッファ回路２０１の例と同様に、図１１のバッファ回路２０１において、Ｎビットの制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞は、複数ビットからなるデジタル信号である。抵抗１１０１と抵抗１１０２は、それぞれ、固定抵抗と、ゲートが制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちのいずれかの信号のノードと接続されたトランジスタの組が複数並列に接続されることで構成される。ｎチャネル電界効果トランジスタ１１０５は、ゲートが一定のバイアス電圧に固定されたトランジスタと、ゲートが制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちのいずれかの信号のノードと接続されたトランジスタの組が複数並列に接続されることで構成される。そして、制御信号ＳＰＤＣＮＴＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞によって、抵抗１１０１の固定抵抗の並列接続数と、抵抗１１０２の固定抵抗の並列接続数と、ｎチャネル電界効果トランジスタ１１０５のバイアス電圧に固定されたトランジスタの並列接続数とを制御することで、出力電圧のレベルを一定に保ちながら、駆動電流を制御する。ｎチャネル電界効果トランジスタ１１０５のバイアス電圧に固定されたトランジスタの並列接続数が多くなるほど、バッファ回路２０１及び２０２の駆動能力が上昇し、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が短くなる。

【0090】

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

【産業上の利用可能性】

【0091】

【図1】