特許 7617746 直列データ受信回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-09

(45)【発行日】2025-01-20

(54)【発明の名称】直列データ受信回路

(51)【国際特許分類】

   H04L 25/03 20060101AFI20250110BHJP

   H04L 25/02 20060101ALI20250110BHJP

【ＦＩ】

H04L25/03 C

H04L25/02 R

【請求項の数】 19

(21)【出願番号】P 2021000578

(22)【出願日】2021-01-05

(65)【公開番号】P2021129294

(43)【公開日】2021-09-02

【審査請求日】2023-11-20

(31)【優先権主張番号】62/975,540

(32)【優先日】2020-02-12

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/848,819

(32)【優先日】2020-04-14

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】512187343

【氏名又は名称】三星ディスプレイ株式會社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110002619

【氏名又は名称】弁理士法人ＰＯＲＴ

(72)【発明者】

【氏名】アムル カシャバ

(72)【発明者】

【氏名】アミール アミカーニー

【審査官】北村 智彦

(56)【参考文献】

【文献】特開２０１１－２２８８０３（ＪＰ，Ａ）

【文献】特開２００８－０９９０１７（ＪＰ，Ａ）

【文献】特表２０２０－５１６１７５（ＪＰ，Ａ）

【文献】特開２０１５－０８４４８７（ＪＰ，Ａ）

【文献】特開２０１８－１２５７９１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／００１９２７６（ＵＳ，Ａ１）

【文献】Danny Yoo et al.，A 36-Gb/s Adaptive Baud-Rate CDR With CTLE and 1-TAP DFE in 28-nm CMOS，IEEE SOLID-STATE CIRCUITS LETTERS，2019年11月，VOL.2, NO.11，pp.252-255

【文献】Yue Li et al.，Sign-LMS data-transition decision feedback equaliser，IET Circuits, Devices & Systems，2019年，Vol.13, No.7，pp.998-1006

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ２５／０３

Ｈ０４Ｌ ２５／０２

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

アナログ入力信号を受信する入力を有する直列データ受信回路であって、
第１基準電圧に対して前記アナログ入力信号をサンプリングする第１サンプラと、
前記第１基準電圧と反対符号である第２基準電圧に対して前記アナログ入力信号をサンプリングする第２サンプラと、
ビットパターン１１１の発生に応答して、前記アナログ入力信号の第１サンプルに基づいて前記第１基準電圧または前記第２基準電圧を調節する基準電圧制御回路と
を含み、
前記第１サンプルは、ビットパターン１１１の中間のビットに相当するサンプリング時間に取得したサンプルであり、
前記基準電圧制御回路は、
第３サンプラ及び第１パターンフィルタを含み、前記第１基準電圧の前記第３基準電圧に対する比を第１の範囲内に調整し、前記第２基準電圧の前記第３基準電圧に対する比を第１の範囲とは異なる第２の範囲内に調節し、
前記第３サンプラは、
前記第１基準電圧及び前記第２基準電圧を調節するための第３基準電圧を、前記第１サンプルに基づいて調節し、前記第３基準電圧に対して前記アナログ入力信号をサンプリングし、
第１パターンフィルタは、
前記第３サンプラに接続され、前記第３サンプラの出力値に応じて、前記ビットパターン１１１を選択し、
前記第１基準電圧及び前記第２基準電圧は、前記第１パターンフィルタの出力で調整される、
直列データ受信回路。

【請求項2】

前記第２基準電圧の大きさは、前記第１基準電圧の大きさに等しい、請求項１に記載の直列データ受信回路。

【請求項3】

前記第１基準電圧は、前記第３基準電圧の関数に等しい、
請求項１に記載の直列データ受信回路。

【請求項4】

前記第２基準電圧は、前記第３基準電圧の関数に等しい、請求項３に記載の直列データ受信回路。

【請求項5】

前記第１の範囲は、前記第３基準電圧の第１部分（ｆｒａｃｔｉｏｎ）に等しく、前記第１部分は前記第３基準電圧の４／１５以上６／１５以下であり、
前記第２の範囲は、前記第３基準電圧の第２部分に等しく、前記第２部分は前記第３基準電圧の－６／１５以上－４／１５以下である、
請求項４に記載の直列データ受信回路。

【請求項6】

前記第３基準電圧の調節は、
前記第１サンプルが前記第３基準電圧より大きい時、前記第３基準電圧を増加させ、
前記第１サンプルが前記第３基準電圧より小さい時、前記第３基準電圧を減少させる、
請求項３に記載の直列データ受信回路。

【請求項7】

前記基準電圧制御回路は、
前記第１パターンフィルタによってマッチングされる各パターンの第２ビットに相当するサンプルに対して前記第３サンプラの出力値をレジスタに累算する第１累算器と
を含む、
請求項３に記載の直列データ受信回路。

【請求項8】

前記基準電圧制御回路は、前記第１累算器のレジスタから前記第３基準電圧を生成するデジタル－アナログ変換器をさらに含む、請求項７に記載の直列データ受信回路。

【請求項9】

前記入力に連結された連続時間線形等化器をさらに含む、請求項８に記載の直列データ受信回路。

【請求項10】

前記連続時間線形等化器に連結されて、連続時間線形等化器の１つ以上の制御パラメータを制御する等化器制御回路をさらに含む、請求項９に記載の直列データ受信回路。

【請求項11】

前記等化器制御回路は、
第４基準電圧に対して前記アナログ入力信号をサンプリングする第４サンプラと、
ビットパターン０１０を選択する第２パターンフィルタと、
前記第２パターンフィルタによってマッチングされる各パターンの第２ビットに相当するサンプルに対して前記第４サンプラの出力値をレジスタに累算する第２累算器と、
前記第２累算器のレジスタから前記第４基準電圧を生成するデジタル－アナログ変換器と
を含む、
請求項１０に記載の直列データ受信回路。

【請求項12】

前記等化器制御回路は、
第５基準電圧に対して前記アナログ入力信号をサンプリングする第５サンプラと、
ビットパターン０１０を選択する第３パターンフィルタと、
前記第３パターンフィルタによってマッチングされる各パターンの第２ビットに相当するサンプルに対して前記第５サンプラの重み付け出力値をレジスタに累算する第３累算器と、
前記第３累算器のレジスタから前記第５基準電圧を生成するデジタル－アナログ変換器と
をさらに含む、
請求項１１に記載の直列データ受信回路。

【請求項13】

前記ビットパターン０１０の中間ビットに相当するサンプリング時間において、前記アナログ入力信号が前記第５基準電圧を超える場合には、前記重み付け出力値を重み付けするための重み付け値は、０．１６の４／５以上６／５以下であり、前記アナログ入力信号が前記第５基準電圧に達していなければ、前記重み付け出力値を重み付けするための重み付け値は、０．８４の４／５以上６／５以下である、請求項１２に記載の直列データ受信回路。

【請求項14】

前記第１累算器のレジスタと、
前記第２累算器のレジスタと、
前記第３累算器のレジスタと
に基づいてビット誤差速度指標を計算する処理回路をさらに含む、
請求項１３に記載の直列データ受信回路。

【請求項15】

前記処理回路は、
前記連続時間線形等化器の１つ以上の制御パラメータの複数のセッティングそれぞれに対して前記ビット誤差速度指標を計算し、
前記制御パラメータを前記ビット誤差速度指標が最も大きいセッティングに設定する、
請求項１４に記載の直列データ受信回路。

【請求項16】

アナログ入力信号を受信する入力を有する直列データ受信回路であって、
ボーレート（ｂａｕｄ－ｒａｔｅ）クロックおよびデータ復旧回路と、
前記ボーレートクロックおよびデータ復旧回路の第１基準電圧または第２基準電圧を制御する基準電圧制御回路と
を含み、
前記ボーレートクロックおよびデータ復旧回路は、
前記第１基準電圧に対して前記アナログ入力信号をサンプリングする第１サンプラと、
前記第１基準電圧と反対符号である前記第２基準電圧に対して前記アナログ入力信号をサンプリングする第２サンプラと、
前記第１サンプラ及び前記第２サンプラに接続された第１マルチプレクサ及び第２マルチプレクサと、
前記第１マルチプレクサ及び前記第２マルチプレクサに接続されたフリップフロップと、
を含み、
前記基準電圧制御回路は、
前記第１基準電圧及び前記第２基準電圧を調節するための第３基準電圧に対して前記アナログ入力信号をサンプリングする第３サンプラと、
ビットパターン１１１を選択する第１パターンフィルタと、
前記第１パターンフィルタによってマッチングされる各パターンの第２ビットに相当するサンプルに対して前記第３サンプラの出力値をレジスタに累算する第１累算器と
を含む、
直列データ受信回路。

【請求項17】

前記基準電圧制御回路は、前記第１累算器のレジスタから前記第３基準電圧を生成するデジタル－アナログ変換器をさらに含む、請求項１６に記載の直列データ受信回路。

【請求項18】

前記第１基準電圧は、前記第３基準電圧の第１部分（ｆｒａｃｔｉｏｎ）に等しく、前記第１部分は前記第３基準電圧の４／１５以上６／１５以下であり、
前記第２基準電圧は、前記第３基準電圧の第２部分に等しく、前記第２部分は前記第３基準電圧の－６／１５以上－４／１５以下である、
請求項１７に記載の直列データ受信回路。

【請求項19】

アナログ入力信号を受信する入力を有する直列データ受信回路であって、
ボーレート（ｂａｕｄ－ｒａｔｅ）クロックおよびデータ復旧手段と、
前記ボーレートクロックおよびデータ復旧手段の第１基準電圧または第２基準電圧を制御する基準電圧制御回路と
を含み、
前記ボーレートクロックおよびデータ復旧手段は、
前記第１基準電圧に対して前記アナログ入力信号をサンプリングする第１サンプラと、
前記第１基準電圧と反対符号である前記第２基準電圧に対して前記アナログ入力信号をサンプリングする第２サンプラと、
前記第１サンプラ及び前記第２サンプラに接続された第１マルチプレクサ及び第２マルチプレクサと、
前記第１マルチプレクサ及び前記第２マルチプレクサに接続されたフリップフロップと、
を含み、
前記基準電圧制御回路は、
前記第１基準電圧及び前記第２基準電圧を調節するための第３基準電圧に対して前記アナログ入力信号をサンプリングする第３サンプラと、
ビットパターン１１１を選択する第１パターンフィルタと、
前記第１パターンフィルタによってマッチングされる各パターンの第２ビットに相当するサンプルに対して前記第３サンプラの出力値をレジスタに累算する第１累算器と、
を含む直列データ受信回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一実施形態は、直列データ受信回路に関する。

【0002】

本出願は、２０２０年２月１２日付で米国特許庁に出願した米国特許出願番号第６２／９７５，５４０号の優先権を主張し、米国特許出願番号第６２／９７５，５４０号の全体内容は本出願に参照として引用される。

【背景技術】

【0003】

直列データ用ボーレート（ｂａｕｄ－ｒａｔｅ）受信機は単一クロック位相を利用可能で位相補間器を必要としないという点で有用である。しかし、このような受信機は、他の回路が制御する基準電圧などのパラメータを用いることができる。これと同様に、連続時間線形等化器（ｃｏｎｔｉｎｕｏｕｓ ｔｉｍｅ ｌｉｎｅａｒ ｅｑｕａｌｉｚｅｒ）のパラメータを制御することが有用である。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、改善された直列データ受信回路を提供することである。

【課題を解決するための手段】

【0005】

本発明の一実施例による直列データ受信回路は、アナログ入力信号を受信する入力を有する直列データ受信回路であって、第１基準電圧に対して前記アナログ入力信号をサンプリングする第１サンプラと、前記第１基準電圧と反対符号である第２基準電圧に対して前記アナログ入力信号をサンプリングする第２サンプラと、前記アナログ入力信号の第１サンプルに基づいて前記第１基準電圧または前記第２基準電圧を調節する基準電圧制御回路とを含み、前記第１サンプルは、前記直列データにおいて１ビット先行し１ビット遅れた１つのビットに相当するサンプリング時間に取ったものである。

【0006】

本発明の一実施例によれば、前記第２基準電圧の大きさは、前記第１基準電圧の大きさに等しくてもよい。

【0007】

本発明の一実施例によれば、前記基準電圧制御回路は、前記第１サンプルに基づいて第３基準電圧を調節し、前記第１基準電圧は、前記第３基準電圧の関数に等しくてもよい。

【0008】

本発明の一実施例によれば、前記第２基準電圧は、前記第３基準電圧の関数に等しくてもよい。

【0009】

本発明の一実施例によれば、前記第１基準電圧は、前記第３基準電圧の第１部分（ｆｒａｃｔｉｏｎ）に等しく、前記第１部分は１／３の２０％範囲内であり、前記第２基準電圧は、前記第３基準電圧の第２部分に等しく、前記第２部分は－１／３の２０％範囲内であってもよい。

【0010】

本発明の一実施例によれば、前記第３基準電圧の調節は、前記第１サンプルが前記第３基準電圧より大きい時、前記第３基準電圧を増加させ、前記第１サンプルが前記第３基準電圧より小さい時、前記第３基準電圧を減少させてもよい。

【0011】

本発明の一実施例によれば、前記基準電圧制御回路は、前記第３基準電圧に対して前記アナログ入力信号をサンプリングする第３サンプラと、３つの連続する１ビットを含むビットパターンを選択する第１パターンフィルタと、前記第１パターンフィルタによってマッチングされる各パターンの第２ビットに相当するサンプルに対して前記第３サンプラの出力値をレジスタに累算する第１累算器とを含んでもよい。

【0012】

本発明の一実施例によれば、前記第１パターンフィルタの出力は、１より大きい次数のＤＦＥ係数を調整用であってもよい。

【0013】

本発明の一実施例によれば、前記基準電圧制御回路は、前記第１累算器のレジスタから前記第３基準電圧を生成する第１デジタル－アナログ変換器をさらに含んでもよい。

【0014】

本発明の一実施例による直列データ受信回路は、前記入力に連結された連続時間線形等化器をさらに含んでもよい。

【0015】

本発明の一実施例による直列データ受信回路は、前記連続時間線形等化器に連結されて、連続時間線形等化器の１つ以上の制御パラメータを制御する等化器制御回路をさらに含んでもよい。

【0016】

本発明の一実施例によれば、前記等化器制御回路は、第４基準電圧に対して前記アナログ入力信号をサンプリングする第４サンプラと、０ビット先行し０ビット遅れた１つのビットを含むビットパターンを選択する第２パターンフィルタと、前記第２パターンフィルタによってマッチングされる各パターンの第２ビットに相当するサンプルに対して前記第４サンプラの出力値をレジスタに累算する第２累算器と、前記第２累算器のレジスタから前記第４基準電圧を生成する第２デジタル－アナログ変換器とを含んでもよい。

【0017】

本発明の一実施例によれば、前記等化器制御回路は、第５基準電圧に対して前記アナログ入力信号をサンプリングする第５サンプラと、０ビット先行し０ビット遅れた１つのビットを含むビットパターンを選択する第３パターンフィルタと、前記第３パターンフィルタによってマッチングされる各パターンの第２ビットに相当するサンプルに対して前記第５サンプラの重み付け出力値をレジスタに累算する第３累算器と、前記第３累算器のレジスタから前記第５基準電圧を生成する第３デジタル－アナログ変換器とをさらに含んでもよい。

【0018】

本発明の一実施例によれば、正のサンプラ出力値を重み付けする重み付け値は、０．１６の２０％範囲内であり、負のサンプラ出力値を重み付けするための重み付け値は、０．８４の２０％範囲内であってもよい。

【0019】

本発明の一実施例による直列データ受信回路は、前記第１累算器のレジスタと、前記第２累算器のレジスタと、前記第３累算器のレジスタとに基づいてビット誤差速度指標を計算する処理回路をさらに含んでもよい。

【0020】

本発明の一実施例によれば、前記処理回路は、前記連続時間線形等化器の１つ以上の制御パラメータの複数のセッティングそれぞれに対して前記ビット誤差速度指標を計算し、前記制御パラメータを前記ビット誤差速度指標が最も大きいセッティングに設定してもよい。

【0021】

本発明の一実施例による直列データ受信回路は、アナログ入力信号を受信する入力を有する直列データ受信回路であって、ボーレート（ｂａｕｄ－ｒａｔｅ）クロックおよびデータ復旧回路と、前記ボーレートクロックおよびデータ復旧回路の第１基準電圧または第２基準電圧を制御する基準電圧制御回路とを含み、前記基準電圧制御回路は、第３基準電圧に対して前記アナログ入力信号をサンプリングする第１サンプラと、３つの連続する１ビットを含むビットパターンを選択する第１パターンフィルタと、前記第１パターンフィルタによってマッチングされる各パターンの第２ビットに相当するサンプルに対して前記第１サンプラの出力値をレジスタに累算する第１累算器とを含む。

【0022】

本発明の一実施例によれば、前記基準電圧制御回路は、前記第１累算器のレジスタから前記第３基準電圧を生成するデジタル－アナログ変換器をさらに含んでもよい。

【0023】

本発明の一実施例によれば、前記第１基準電圧は、前記第３基準電圧の第１部分（ｆｒａｃｔｉｏｎ）に等しく、前記第１部分は１／３の２０％範囲内であり、前記第２基準電圧は、前記第３基準電圧の第２部分に等しく、前記第２部分は－１／３の２０％範囲内であってもよい。

【0024】

本発明の一実施例による直列データ受信回路は、アナログ入力信号を受信する入力を有する直列データ受信回路であって、ボーレート（ｂａｕｄ－ｒａｔｅ）クロックおよびデータ復旧手段と、前記ボーレートクロックおよびデータ復旧手段の第１基準電圧または第２基準電圧を制御する基準電圧制御回路とを含み、前記基準電圧制御回路は、第３基準電圧に対して前記アナログ入力信号をサンプリングする第１サンプラと、３つの連続する１ビットを含むビットパターンを選択する第１パターンフィルタと、前記第１パターンフィルタによってマッチングされる各パターンの第２ビットに相当するサンプルに対して前記第１サンプラの出力値をレジスタに累算する第１累算器とを含む。

【発明の効果】

【0025】

本発明の一実施例によれば、直列データ受信回路を改善することができる。

【図面の簡単な説明】

【0026】

【図1】本発明の一実施例によるデータ送信システムのブロック図である。

【図2A】本発明の一実施例による波形図である。

【図2B】本発明の一実施例によるボーレートＣＤＲおよび基準電圧制御回路の回路図である。

【図2C】本発明の一実施例による推定誤差を示すグラフである。

【図3A】本発明の一実施例によるＣＴＬＥの概略図である。

【図3B】本発明の一実施例によるＣＴＬＥ周波数応答を示すグラフである。

【図3C】本発明の一実施例によるＣＴＬＥの行動を示す方程式である。

【図4A】本発明の一実施例による等化器制御回路の一部の回路図である。

【図4B】本発明の一実施例による等化器制御回路の一部の回路図である。

【図4C】本発明の一実施例による正規分布グラフである。

【図5A】本発明の一実施例によるシミュレーション結果のグラフである。

【図5B】本発明の一実施例によるシミュレーション結果のグラフである。

【図5C】本発明の一実施例によるシミュレーション結果のグラフである。

【図5D】本発明の一実施例によるシミュレーション結果のグラフである。

【発明を実施するための形態】

【0027】

以下、添付した図面を参照して本発明の一実施例を詳細に説明する。後述する詳しい説明は、ＣＤＲおよびＣＴＬＥパラメータを制御するシステムおよび方法の実施形態に関し、本発明の実施例により実現または利用される形態をすべて表現したものではない。しかし、互いに異なる実施例で実現されるものと同一または均等な機能と構造は本発明の範囲内に含まれる。明細書全体にわたって同一または類似の構成要素については同一の符号を付した。

【0028】

図１は、デジタルデータを直列送信機１０５から直列受信機１１０に伝送するシステムを示す。図１に示すシステムは、表示装置用または表示装置内で使用可能であり、例えば、ビデオデータを（ホストから）表示装置に送信することができ、また、表示装置内で直列データリンクを介してタイミング制御器からそれぞれの駆動集積回路にデータを送信することができる。本発明の一実施例によれば、直列送信機１０５は、チャネル１１５を介して直列受信機１１０に連結されており、チャネル１１５は、受信機１１０の受信する波形が、送信機１０５の送信した波形と異なるようにする。例えば、チャネル１１５は、周波数による減衰を示す。例えば、チャネル１１５は、低周波においてより、高周波において減衰が大きい。

【0029】

直列受信機１１０は、連続時間線形等化器（ｃｏｎｔｉｎｕｏｕｓ ｔｉｍｅ ｌｉｎｅａｒ ｅｑｕａｌｉｚｅｒ：ＣＴＬＥ）１２０を含むことができる。ＣＴＬＥ１２０は、チャネル１１５の周波数による減衰を部分的に補償するように設計された周波数従属減衰（または利得）を示すことができる。直列受信機１１０は、クロックおよびデータ復旧回路（ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ ｃｉｒｃｕｉｔ：ＣＤＲ）１２５をさらに含んでもよい。ＣＤＲ１２５は、受信信号に含まれているクロックの位相と周波数を推測して受信信号のデータを検知するのに用いられる。連続時間線形等化器１２０は、チャネル１１５からアナログ信号を受信し、クロックおよびデータ復旧回路１２５に送信するアナログ出力信号を生成するアナログ回路であってもよい。クロックおよびデータ復旧回路１２５は、連続時間線形等化器１２０からのアナログ出力信号を受信し、デジタルデータストリームを出力として生成することができる。

【0030】

詳細は後述するが、クロックおよびデータ復旧回路１２５は、動作の際に、基準電圧制御回路（ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ：ＲＶＣ）１３０が生成する１つ以上の基準電圧を使用することができる。詳細は後述するが、連続時間線形等化器１２０の周波数応答は１つ以上の制御信号で制御可能であり、このような制御信号は等化器制御回路（ｅｑｕａｌｉｚｅｒ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ：ＥＣ）１３５が生成することができる。決定フィードバック等化器（ｄｅｃｉｓｉｏｎ ｆｅｅｄｂａｃｋ ｅｑｕａｌｉｚｅｒ：ＤＦＥ）１３７を用いて現在のデータに対する前のデータの影響を除去することができる。ＤＦＥ１３７の制御も基準電圧制御回路１３０を用いて調節可能である。

【0031】

図２Ａは、連続時間線形等化器１２０の出力における２つの波形の一部を示すグラフである。ビットシーケンス０１１に対応する第１波形２０５と、ビットシーケンス１００に対応する第２波形２１０を示す。遷移サンプリングポイント（ｔｒａｎｓｉｔｉｏｎ ｓａｍｐｌｉｎｇ ｐｏｉｎｔ）２１５において、先行ビットが１であれば、上方しきい値（ｕｐｐｅｒ ｔｈｒｅｓｈｏｌｄ）（例えば、第１しきい電圧）αと比較し、先行ビットが０であれば、下方しきい値（ｌｏｗｅｒ ｔｈｒｅｓｈｏｌｄ）（例えば、第２しきい電圧）-αと比較することによってデータを推測することができる。２つのビットパターンについて、クロックエッジ前（クロックが遅いことを意味する）またはクロックエッジ後（クロックが早いことを意味する）に適用可能なしきい値（例えば、シーケンスが１００であれば第２しきい電圧）に接するか否かを判断することによってクロック位相誤差を測定することができる。このように、ビットシーケンス０１１および１００のサンプリング方法をクロック復旧に用いることができる。例えば、本発明の一実施例では、（半ビット周期で分離された２つのクロックを用いてデータサンプラとクロッシングサンプラ（ｃｒｏｓｓｉｎｇ ｓａｍｐｌｅｒ）をそれぞれトリガする代わりに、）単一クロックエッジを用いてクロックおよびデータ復旧を行うことを「ボーレート（ｂａｕｄ－ｒａｔｅ）クロックおよびデータ復旧」と呼ぶ。

【0032】

図２Ｂは、ボーレートクロックおよびデータ復旧回路（ｂａｕｄ－ｒａｔｅ ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ ｃｉｒｃｕｉｔ）１２５を含む回路を示す。ボーレートクロックおよびデータ復旧回路１２５は、第１サンプラ２２５と、第２サンプラ２３０と、第１マルチプレクサ２３５と、第２マルチプレクサ２４０と、ＣＤＲパターンフィルタ２４５と、フリップフロップ２５０とを含む。第１サンプラ２２５は、第１基準電圧に対するアナログ入力信号Ｖｉｎをサンプリングし、第２サンプラ２３０は、図２Ｂに示すように、第１基準電圧の反対電圧と（ほぼ、必ずしも正確である必要はなく）同一、すなわち、同一または略同一の第２基準電圧に対するアナログ入力信号Ｖｉｎをサンプリングする。第１マルチプレクサ２３５は、クロッシングマルチプレクサとして動作し、第２マルチプレクサ２４０は、データマルチプレクサとして動作する。ＣＤＲパターンフィルタ２４５は、ビットパターン０１１および１００に対してフィルタリングし、フリップフロップ２５０は、第２マルチプレクサ２４０の出力に連結される。動作の際に、フリップフロップ２５０は、最新の受信ビット（ｍｏｓｔ ｒｅｃｅｎｔｌｙ ｒｅｃｅｉｖｅｄ ｂｉｔ）を格納し、（ｉ）第１マルチプレクサ２３５が第１サンプラ２２５の出力を選択し、第２マルチプレクサ２４０が第２サンプラ２３０の出力を選択するか、それとも（ｉｉ）第１マルチプレクサ２３５が第２サンプラ２３０の出力を選択し、第２マルチプレクサ２４０が第１サンプラ２２５の出力を選択するかを選択する。このように、ボーレートクロックおよびデータ復旧回路１２５は、（クロックの位相または周波数を制御する回路と共に）図２Ａを参照して説明したように、クロックおよびデータ復旧を行う。

【0033】

第１および第２基準電圧は、基準電圧制御回路１３０によってボーレートクロックおよびデータ復旧回路１２５に供給される。基準電圧制御回路１３０は、第３サンプラ２５５と、パターンフィルタ２６０と、第１累算器２６５と、第１デジタル－アナログ変換器２７０と、第２デジタル－アナログ変換器２７５とを含むことができる。第３サンプラ２５５は、第３基準電圧（例えば、３＊α）に対するアナログ入力信号をサンプリングする。本発明の一実施例では、例えば、パターンフィルタ２６０は、「第１パターンフィルタ」と呼ぶ。第１デジタル－アナログ変換器２７０は、第３基準電圧を第３サンプラ２５５に供給するように連結され、第２デジタル－アナログ変換器２７５は、（第１基準電圧として用いられ、反転して第２基準電圧として用いられる）基準電圧制御回路１３０の出力を生成する。動作の際に、第１累算器２６５は、パターンフィルタがパターン１１１と一致するたびに第３サンプラ２５５からのサンプルを（第１累算器２６５のレジスタに］累算し、そのたびごとに、第１累算器２６５は、パターン１１１の中間ビットに相当するサンプリング時間に取得したサンプルの値に応じて＋１または－１を累算する。例えば、パターン１１１の中間ビットに相当するサンプリング時間（つまり、１ビットが先行し１ビットが追従する１つのビットに対応するサンプリング時間）においてアナログ入力信号が第３基準電圧を超えると、第１累算器２６５は、＋１だけ累算し（つまり、第１累算器２６５のレジスタに１を加えるか、レジスタを１だけ「増加（ｉｎｃｒｅｍｅｎｔ）」させ）、サンプリング時間にアナログ入力信号が第３基準電圧より小さければ、第１累算器２６５は、レジスタを１だけ「減少（ｄｅｃｒｅｍｅｎｔ）」、つまり、（二進０で表現される）－１だけ累算する。

【0034】

第１パターンフィルタ２６０は、２つのシフトレジスタ、つまり、第１および第２レジスタを含むことができる。第１シフトレジスタは、（３ビットの長さであり）検知した３つの最新データビット（ｍｏｓｔ ｒｅｃｅｎｔ ｄａｔａ ｂｉｔｓ）を格納する。第２シフトレジスタは、（２ビットの長さであり、その出力が第１累算器２６５の入力に連結可能であり）第３サンプラ２５５が求めた２つの最新サンプルを格納する。第１パターンフィルタ２６０は、また、検知した３つの最新データビットがすべて１であるかを検査する。その場合、第１パターンフィルタ２６０は、第１累算器２６５のイネーブル入力（ｅｎａｂｌｅ ｉｎｐｕｔ）を活性化して、次のクロックサイクルに第２シフトレジスタの出力を累算できるようにするロジックをさらに含んでもよい。つまり、このロジックは、第２シフトレジスタの出力が１であれば、第１累算器２６５のレジストを１だけ増加させ、第２シフトレジスタの出力が０であれば、第１累算器２６５のレジスタを１だけ減少させる。第１デジタル－アナログ変換器２７０および第２デジタル－アナログ変換器２７５の調整因数（ｓｃａｌｅ ｆａｃｔｏｒ）は、図２Ｂに示すように、３因数だけ異なり得るが、第３基準電圧は、第１基準電圧の３倍（例えば、３α）、またはこれと同様に、第１基準電圧は第３基準電圧の１／３である。本発明の一実施例によれば、第１基準電圧および第２基準電圧の第３基準電圧に対する比は、正確に１／３と－１／３ではなく、例えば、１／３と－１／３の２０％範囲以内である。

【0035】

動作の際に、第３基準電圧は、平均的に第１累算器２６５がそのレジスタを減少させる方と増加させる方とが同じ頻度で現れる時、平衡値（ｅｑｕｉｌｉｂｒｉｕｍ ｖａｌｕｅ）に達することができる。ビットパターン１１１の第２ビットに相当するサンプリング時間に、アナログ入力信号が、

である。ここで、ｈｉはｉビット周期の遅延の時のチャネルパルス応答である。このように、平衡においては、

である。クロックおよびデータ復旧回路１２５のＣＤＲ更新方程式は、

であってもよい。これら２つの方程式を解けば、

となる。このように、基準電圧制御回路１３０は、クロック位相が正常な場合、サンプリング時間と整列され、これによってクロック位相を修正するのに用いられる有用なクロック位相誤差信号を生成する交差点（ｃｒｏｓｓｉｎｇ）を生成する第１基準電圧を生成することができる。

【0036】

本発明の一実施例によれば、αの解は、正確で超高損失チャネル（ｖｅｒｙ ｈｉｇｈ ｌｏｓｓ ｃｈａｎｎｅｌ）（例えば、ナイキスト（Ｎｙｑｕｉｓｔ）周波数においてＤＣ損失を３２ｄＢまで超過する損失を有するチャネル］と共に動作可能である。ボーレートクロックおよびデータ復旧回路１２５および基準電圧制御回路１３０の両方とも多重クロック位相を要求せず、これによって位相補間器を必要としない。基準電圧制御回路１３０は、高次（ｈｉｇｈｅｒ ｏｒｄｅｒ）ＤＦＥタップ（ｔａｐ）（ｈ＿２およびそれ以上）と共に使用可能であるが、その情報は第１パターンフィルタ２６０の出力２８０から得ることができる。本発明の一実施例によれば、α調整（ａｄａｐｔａｔｉｏｎ）はＣＤＲ動作から分離され、基準電圧制御回路１３０は、起動の際に、トレーニングシーケンス（ｔｒａｉｎｉｎｇ ｓｅｑｕｅｎｃｅ）を必要としない。図２Ｃは、αの推定誤差（ｅｓｔｉｍａｔｉｏｎ ｅｒｒｏｒ）をサンプリングエラーの関数で示すグラフであって、基準電圧制御回路１３０の出力がサンプリングエラー（例えば、クロックジッタ（ｃｌｏｃｋ ｊｉｔｔｅｒ）から始まったサンプリングエラー、または起動の際のＣＤＲロッキング（ｌｏｃｋｉｎｇ）前のサンプリングエラー］に耐性（ｔｏｌｅｒａｎｃｅ）があることを示す。

【0037】

本発明の一実施例によれば、連続時間線形等化器１２０は、上述のように、等化器制御回路１３５によって制御可能である。図３Ａは、連続時間線形等化器１２０の回路の例を示す。図３Ａに示す回路において、可変抵抗（ａｄｊｕｓｔａｂｌｅ ｒｅｓｉｓｔｏｒ）Ｒｓおよび可変キャパシタ（ａｄｊｕｓｔａｂｌｅ ｃａｐａｃｉｔｏｒ）Ｃｓは適切な制御信号で制御することができる。例えば、可変キャパシタＣｓは、トランジスタスイッチで共に連結された一連のキャパシタからなり、トランジスタスイッチに制御信号を印加してより多いかより少ない数のキャパシタを含ませることで、可変キャパシタＣｓを制御することができる。可変抵抗Ｒｓもこれと同様に、トランジスタスイッチで共に連結された一連の抵抗で実現されるか、チャネルが可変抵抗として動作しゲート電圧を調節することによって抵抗値が調節可能な電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）で実現されてもよい。図３Ｂは、図３Ａの回路の近似周波数応答を示し、図３Ｃは、図３Ａの連続時間線形等化器１２０の特性方程式を示す。

【0038】

図４Ａは、第４基準電圧を生成する回路を示し、図４Ｂは、第５基準電圧を生成する回路を示し、これらは直列受信機１１０のビット誤差速度（ｂｉｔ ｅｒｒｏｒ ｒａｔｅ）を推定するのに用いられるが、これについては以下に詳しく説明する。詳細は後述するが、ビット誤差速度の推定を適用して連続時間線形等化器１２０の１つ以上の制御パラメータを設定することができる。

【0039】

Ｎ個のＤＦＥ係数を設定した後、

である。

【0040】

前記方程式において、４番目の項

は（Ｎ（０，σ）で表す）ガウス（Ｇａｕｓｓｉａｎ）または「正規（ｎｏｒｍａｌ）」分布を持つと見なす。この場合、ビット誤差速度は、

で与えらる。Ｑ－関数（Ｑ－ｆｕｎｃｔｉｏｎ）は、

で与えられる。

が最大の時、ビット誤差速度が最大になると予測することができる。
このように、量

（および以下に説明する量

）は「ビット誤差速度指標（ｂｉｔ ｅｒｒｏｒ ｒａｔｅ ｉｎｄｉｃａｔｏｒ）」といえる。

【0041】

詳細は後述するが、図４Ａおよび４Ｂの回路は、（ｉ）対称分布において平均に等しい中央値（ｍｅｄｉａｎ）β、および（ｉｉ）ビットパターン０１０の中間ビットに対してアナログ入力信号Ｖｉｎの分布に対する左側ワンシグマポイント（ｌｅｆｔ ｏｎｅ－ｓｉｇｍａ ｐｏｉｎｔ）γを推定するように動作する。図４Ｃに示すように、平均およびワンシグマポイントは、正規分布に対して確率密度関数の１６％が左側ワンシグマポイントの左側に位置し、分布の残りの８４％がその右側に位置する特性を持っている。なぜなら、

および

であるので、

である。

【0042】

このように、（上述のように、

の関数である）ビット誤差速度はα、β、γから計算することができる。等化器制御回路１３５は、連続時間線形等化器１２０の制御パラメータを調節して、

を計算することによって推定したビット誤差速度を最小化することができる。例えば、等化器制御回路１３５は、連続時間線形等化器１２０の制御パラメータの可能なすべてのセッティングを過度検索（ｅｘｈａｕｓｔｉｖｅ ｓｅａｒｃｈ）できるが、これは連続時間線形等化器１２０の制御パラメータのセッティングの数が十分に少なくて、この方法が現実的な場合にそうである。そうでない場合には、等化器制御回路１３５が、例えば、勾配下降検索（ｇｒａｄｉｅｎｔ ｄｅｓｃｅｎｔ ｓｅａｒｃｈ）を行って、

を最大化し、これによってビット誤差速度を最小化するセッティングを探すことができる。

【0043】

上述のように、図４Ａは、ビットパターン０１０の中間ビットに対してアナログ入力信号Ｖｉｎの分布に対する中央値を測定する。この回路は、第４サンプラ４０５と、第２パターンフィルタ４１０と、第２累算器４１５と、デジタル－アナログ変換器４２０とを含む。第４サンプラ４０５、第２パターンフィルタ４１０および第２累算器４１５は、アナログ入力信号Ｖｉｎのサンプルが、第２パターンフィルタ４１０によってマッチングされたパターンの第２ビットに対応するサンプリング時間に、第４基準電圧を超えると、第２累算器４１５がそのレジスタを増加させ、アナログ入力信号Ｖｉｎのサンプルが第４基準電圧に達していなければ、第２累算器４１５がそのレジスタを減少させるようにする。第２パターンフィルタ４１０および第２累算器４１５は、第１パターンフィルタ２６０および第１累算器２６５について説明したのと同じ方式で構成されるが、つまり、第２パターンフィルタ４１０は、２つのシフトレジスタと、パターンのマッチングが検知されると、第２累算器４１５がそのレジスタを増加または減少させるようにするロジックとを含むことができる。

【0044】

この回路はさらに、第２累算器４１５のレジスタから（つまり、レジスタの内容に基づいて）第４基準電圧（つまり、β）を生成するデジタル－アナログ変換器４２０を含む。平衡点において、第２累算器４１５のレジスタの増加頻度と減少頻度とは平均的に等しい。これは、第４基準電圧がビットパターン０１０の中間ビットに相当するアナログ入力信号Ｖｉｎのサンプル（つまり、ビットパターン０１０の中間ビットに相当するサンプリング時間に取ったサンプル）の分布の平均に等しい時に発生する。

【0045】

先に説明したように、図４Ｂは、ビットパターン０１０の中間ビットに対してアナログ入力信号Ｖｉｎの分布の左側ワンシグマポイントを測定する。この回路は、第５サンプラ４２５と、第３パターンフィルタ４３０と、第３累算器４３５と、デジタル－アナログ変換器４５５とを含む。第３累算器４３５は、第５サンプラ４２５の重み付け出力値をそのレジスタに加える重み付け累算器である。第３累算器４３５は、「アップ（ｕｐ）」サンプルについて、つまり、ビットパターン０１０の中間ビットに対応するサンプリング時間に、アナログ入力信号Ｖｉｎが第５基準電圧を超えると、重み付け値が０．１６であり、「ダウン（ｄｏｗｎ）」サンプルについて、つまり、ビットパターン０１０の中間ビットに対応するサンプリング時間に、アナログ入力信号Ｖｉｎが第５基準電圧に達していなければ、重み付け値が０．８４である。第３パターンフィルタ４３０および第３累算器４３５は、第１パターンフィルタ２６０および第１累算器２６５について説明したのと同じ方式で構成されるが、つまり、第３パターンフィルタ４３０は、２つのシフトレジスタと、パターンのマッチングが検知されると、第３累算器４３５がそのレジスタを（第２シフトレジスタの出力が１であるか０であるかによってそれぞれ）０．１６だけ増加または０．８４だけ減少させるようにするロジックとを含むことができる。

【0046】

平衡点において、第３累算器４３５のレジスタの増加頻度は、平均的に減少頻度の０．８４／０．１６倍に等しい。つまり、サンプルの０．８４／０．１６が第５基準電圧を超え、これは第５基準電圧が分布の平均左側のワンシグマであることを意味する。使用する重み付け値は０．１６と０．８４、または同じ比率であるか、例えば、比率０．８４／０．１６の２０％範囲内の比率を有する他の重み付け値であってもよい。第３累算器４３５のレジスタは、浮動少数点数（ｆｌｏａｔｉｎｇ－ｐｏｉｎｔ ｎｕｍｂｅｒ）を格納するか、固定少数点数（ｆｉｘｅｄ ｐｏｉｎｔ ｎｕｍｂｅｒ）（またはこれと均等に整数）を格納することができる。

【0047】

本発明の一実施例によれば、重み付け値を互いに入れ替えて、第５基準電圧が左側ワンシグマポイントの代わりに右側ワンシグマポイントの測定となるようにすることができ、方程式

を用いる。

【0048】

図５Ａ～図５Ｄは、本発明の一実施例によるシミュレーション結果である。図５Ａは、

の値をＲｓ（連続時間線形等化器１２０にある可変抵抗］）値（ｏｈｍｓ）の関数で示すものであって、シミュレーションにおいて最低ビット誤差速度が予測されるＲｓのセッティングは１４００ｏｈｍｓである。図５Ｂは、アイオープニング（ｅｙｅ ｏｐｅｎｉｎｇ）をＲｓ値（ｏｈｍｓ）の関数で示し、ビット誤差速度を最小化するＲｓ値はアイオープニングを最大化することが分かる。これと同様に、図５Ｃのグラフは、ビット誤差速度を最小化するＲｓ値においてアイ幅（ｅｙｅ ｗｉｄｔｈ）が最大であることを示す。図５Ｄは、５０ＭＨｚの正弦ジッタ（ｓｉｎｕｓｏｉｄａｌ ｊｉｔｔｅｒ）の場合、多様なＲｓ値に対する垂直アイオープニングを示す。グラフは５１０、５２０、５３０、５４０、５５０、５６０、５７０で表した曲線を含み、これらはそれぞれ、Ｒｓ＝８００ｏｈｍｓ、１０００ｏｈｍｓ、１２００ｏｈｍｓ、１４００ｏｈｍｓ、１６００ｏｈｍｓ、１８００ｏｈｍｓ、２０００ｏｈｍｓの場合である。

【0049】

本発明の一実施例によれば、処理回路は、ここで説明した一部またはすべての計算を行うことができるが、例えば、ビット誤差速度指標を計算することができ、連続時間線形等化器１２０の制御パラメータを設定することができる。「処理回路」は、ハードウェア、ファームウエア、ソフトウェアまたはこれらの組み合わせを用いて実現することができる。処理回路は、例えば、応用注文型集積回路（ＡＳＩＣ）、汎用または専用中央処理装置（ＣＰＵ）、デジタル信号処理器（ＤＳＰ）、グラフィック処理装置（ＧＰＵ）、ＦＰＧＡなどのプログラム可能な論理装置を含むことができる。処理回路においてそれぞれの関数は、その機能を行う有線ハードウェアまたは非一時的な（ｎｏｎ－ｔｒａｎｓｉｔｏｒｙ）記憶媒体に格納された命令を行うＣＰＵなどの汎用ハードウェアで行われる。処理回路は、１つの印刷回路基板（ＰＣＢ）に製作されてよく、互いに連結されたＰＣＢに分散配置されてもよい。処理回路は、他の処理回路を含んでもよく、例えば、ＰＣＢ上で互いに連結されたＦＰＧＡとＣＰＵとを含むことができる。

【0050】

１つのビットは、集合｛０、１｝から選択した１つの数字、または集合｛－１、１｝から選択した１つの数字で表現されてもよいし、このように、ここで、０または－１は、互いに入れ替えて用いられるが、文脈上１つまたは他の１つを用いる場合は除く（例えば、累算器の入力には｛－１、１｝を使用）。ここで、第２数字が第１数字の「Ｙ％範囲内」の場合、第２数字は少なくとも第１数字の（１－Ｙ／１００）倍であり、第２数字は大きくても第１数字の（１＋Ｙ／１００）倍である。ここで、「または」という用語は、「および／または」と解釈されなければならないが、例えば、「ＡまたはＢ」は、「Ａ」または「Ｂ」であるか、「ＡおよびＢ」のうちの１つを意味する。ここで、方法（例えば、調整）または第１量（ｑｕａｎｔｉｔｙ）（例えば、第１項（ｔｅｒｍ）または第１因子（ｆａｃｔｏｒ）］が第２量（例えば、第２項または第２因子）に「基づく」とすれば、第２量がその方法の入力であるか、第１量に影響を与えることを意味するが、例えば、第２量が第１量を計算する関数の入力（例えば、単一入力または複数入力のうちの１つ）であるか、第１量が第２量と同等（ｅｑｕａｌ）であるか、第１量が第２量と同じ（ｓａｍｅ）（例えば、メモリ内における同じ場所に格納）であることを意味する。

【0051】

「第１」、「第２」、「第３」などの用語を、元素、成分、領域、層、部分などに使用するが、“第１”、“第２”、“第３”などの用語は元素、成分、領域、層、部分などを限定するものではない。元素、成分、領域、層、部分などは、ある元素、成分、領域、層、部分を他の元素、成分、領域、層、部分と区別するために使うものであり、本発明の趣旨と範囲を逸脱しない。

【0052】

説明の便宜のために、図示のある部分または特性に対する他の部分または特性の関係を示すために、「下」、「の下」、「上」などの空間関係の用語を使うことができる。このような空間関係の用語は、図示の使用または動作する装置の互いに異なる位置および／または方向を示すためのものである。例えば、図面において、装置の「下」または「の下」にあると示した部分は、装置が上下反転すると、「上」にあるものになる。そのため、例えば、「下」および「の下」は、上と下をすべて表すことができる。装置は、例えば、９０度回転してもよく、他の方向を向いてもよく、この場合、空間関係の用語はこれに合わせて解釈されなければならない。また、ある層が他の２層の「間」にあると表現した時、２層の間に当該層のみあってもよいが、１つ以上の他の層がさらにあってもよい。

【0053】

ここで使用された用語は、特定の実施例を説明する目的で使用するに過ぎず、本発明を制限しようとするものではない。ここで、「実質的に」、「約」、「概して」およびこれと類似する表現は、近似を表す表現に過ぎず、「程度」を表すのではなく、当業者が分かる測定値または計算値の固有の誤差を表すのに使用する。

【0054】

ここで、数を特に言及しなければ、単数または複数の場合をすべて含む。ある特徴、段階、動作、部分、成分などを「含む」という表現は、当該部分以外に、他の特徴、段階、動作、部分、成分なども含み得ることを意味する。「および／または」という表現は、挙げられたもののうちの１つまたは２以上のすべての組み合わせを含む。挙げられたものの前に記載した「少なくとも１つ」などの表現は、そのもの全体を修飾するもので、そのそれぞれを修飾するものではない。また、本発明の実施例を説明する際に使う「できる（てもよい）」という表現は、「本発明の１つ以上の実施例」に適用可能であることを意味する。「例示的な」という用語は、例または図面を示す。「使用」、「利用」などは、これと類似する他の表現と共に似た意味で使用される。

【0055】

部分、層、領域、成分などが他の部分、層、領域、成分の「上に」あるか、「連結されて」いると記載した場合、「直」上にあるか、または「直接」連結されている場合のみならず、中間に他の部分、層、領域、成分などがさらに介在している場合も含む。しかし、「真上に」あるか、「直接連結」されていると記載すれば、中間に他の部分がないことを意味する。

【0056】

ここに記載した数値範囲は、当該範囲内に含まれる同じ正確度のすべての部分範囲（ｓｕｂ－ｒａｎｇｅ）を含む。例えば、「１．０～１０．０」または「１．０と１０．０の間」の範囲は、最小値１．０と最大値１０．０およびその間にあるすべての部分範囲、つまり、１．０以上の最小値と１０．０以下の最大値を有する部分範囲、例えば、２．４～７．６を含む。ここで言及した最大値はその中に含まれ、それより小さいすべての数値限界を含み、本明細書に記載した最小値はその中に含まれ、それより大きいすべての数値限界を含む。

【0057】

以上、ＣＤＲおよびＣＴＬＥパラメータを制御するシステムおよび方法の実施例について説明および図示したが、当業者であればこのような実施例を変更および修正することもできる。したがって、ここで提示した原理により構成された他のＣＤＲおよびＣＴＬＥパラメータを制御するシステムおよび方法も本発明に含まれる。本発明は、以下の特許請求の範囲およびその等価物によって定義される。

【符号の説明】

【0058】

１０５：直列送信機
１１０：直列受信機
１１５：チャネル
１２０：連続時間線形等化器（ＣＴＬＥ）
１２５：クロックおよびデータ復旧回路（ＣＤＲ）
１３０：基準電圧制御回路
１３５：等化器制御回路
１３７：決定フィードバック等化器
２２５、２３０、２５５、４０５、４２５：サンプラ
２３５、２４０：マルチプレクサ
２４５、２６０、４１０、４３０：パターンフィルタ
２５０：フリップフロップ
２６５、４１５、４３５：累算器
２７０、２７５、４２０、４５５：デジタル－アナログ変換器

【図1】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図5D】