特許 7617993 半導体パッケージ構造の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-09

(45)【発行日】2025-01-20

(54)【発明の名称】半導体パッケージ構造の製造方法

(51)【国際特許分類】

   H01L 23/12 20060101AFI20250110BHJP

   H01L 25/00 20060101ALI20250110BHJP

   H05K 3/46 20060101ALI20250110BHJP

   H05K 3/28 20060101ALI20250110BHJP

【ＦＩ】

H01L23/12 F

H01L23/12 N

H01L25/00 B

H05K3/46 Q

H05K3/46 B

H05K3/28 B

【請求項の数】 5

(21)【出願番号】P 2023148640

(22)【出願日】2023-09-13

(65)【公開番号】P2024050455

(43)【公開日】2024-04-10

【審査請求日】2023-09-13

(31)【優先権主張番号】202211201534.1

(32)【優先日】2022-09-29

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】520350546

【氏名又は名称】珠海越亜半導体股▲分▼有限公司

【氏名又は名称原語表記】ＺＨＵＨＡＩ ＡＣＣＥＳＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯ．， ＬＴＤ

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(74)【代理人】

【識別番号】100196117

【弁理士】

【氏名又は名称】河合 利恵

(72)【発明者】

【氏名】陳 先明

(72)【発明者】

【氏名】馮 磊

(72)【発明者】

【氏名】李 巧霊

(72)【発明者】

【氏名】高 峻

(72)【発明者】

【氏名】黄 本霞

(72)【発明者】

【氏名】黄 聚▲塵▼

【審査官】清水 稔

(56)【参考文献】

【文献】特開平１０－０５０８７８（ＪＰ，Ａ）

【文献】特開平１０－０８４０１４（ＪＰ，Ａ）

【文献】特開２０１８－０３７４６１（ＪＰ，Ａ）

【文献】特開２０１１－２５８７７２（ＪＰ，Ａ）

【文献】特開２０１３－０４６０５４（ＪＰ，Ａ）

【文献】特開２０１２－１９１０８４（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／００１１６７２（ＵＳ，Ａ１）

【文献】特開２００１－１７７０１０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２５／００

Ｈ０５Ｋ ３／４６

Ｈ０５Ｋ ３／２８

(57)【特許請求の範囲】

【請求項1】

半導体パッケージ構造の製造方法であって、
前記半導体パッケージ構造は、
外部機能回路に接続するための半導体パッケージ構造であって、
実装層、第１素子層、第１絶縁層、導通銅柱及び第２素子層を備え、前記実装層が前記第１素子層を被覆し、前記第１素子層、前記第１絶縁層及び前記第２素子層が順に積層して設けられ、前記導通銅柱が前記第１絶縁層を貫通し、前記第１素子層と前記第２素子層とが前記導通銅柱を介して電気的に接続され、
前記第１素子層が第１回路層、溝及び埋め込み素子を備え、前記埋め込み素子が前記第１回路層に接続され、前記溝が前記埋め込み素子の下方に設けられ、前記埋め込み素子の貼設方向に沿った前記溝と前記埋め込み素子の投影が部分的又は完全に重なり、
前記第２素子層が第２回路層、第１ソルダーレジスト層及び半田ボールを備え、前記第１ソルダーレジスト層が前記第２回路層を部分的に被覆し、前記半田ボールが前記第２回路層と前記外部機能回路との電気的接続を実現するためのものであり、
前記半導体パッケージ構造の製造方法は、
積層して設けられた第１金属層及び載置板を備えた一枚の仮置板を用意するステップと、
前記第１金属層を基材として第１回路層を製作するステップと、
前記第１回路層を被覆するように前記第１回路層に第１絶縁層を圧着するステップと、
前記第１絶縁層に導通銅柱及び第２回路層を製作するステップと、
前記載置板を除去し、且つ前記第１回路層に溝を製作するステップと、
埋め込み素子の貼設方向に沿った前記埋め込み素子と前記溝の投影が部分的又は完全に重なるように、埋め込み素子を貼設するステップと、
前記第２回路層に半田ボールを半田付けし、前記第２回路層を部分的に被覆するように第１ソルダーレジスト層を製作するステップと、
前記第１回路層、前記埋め込み素子及び前記溝を実装材料で被覆するステップと、を含むことを特徴とする半導体パッケージ構造の製造方法。

【請求項2】

前記第１金属層を基材として第１回路層を製作する前記ステップは、具体的には、
前記第１金属層に第１フォトレジスト層を貼設するステップと、
前記第１フォトレジスト層に露光現像プロセスを施して第１回路パターンを得るステップと、
前記第１回路パターンにエッチングプロセスを施して第１回路層を得るステップと、を含むことを特徴とする請求項１に記載の半導体パッケージ構造の製造方法。

【請求項3】

前記第１絶縁層に導通銅柱及び第２回路層を製作する前記ステップは、具体的には、
前記第１絶縁層に対して穴あけを行い、前記第１絶縁層を貫通して前記第１回路層を外部へ露出させる無銅穴を形成するステップと、
前記無銅穴に対して穴埋めめっきを行い、導通銅柱及び第２金属シード層を形成するステップと、
前記第２金属シード層に第２フォトレジスト層を貼設するステップと、
前記第２フォトレジスト層に露光現像プロセスを施して第２回路パターンを得るステップと、
前記第２回路パターンにエッチングプロセスを施して第２回路層を得るステップと、を含むことを特徴とする請求項１に記載の半導体パッケージ構造の製造方法。

【請求項4】

前記第１回路層に溝を製作する前記ステップは、具体的には、
第１回路層における第１絶縁層の圧着面に対向する側の表面である第１回路層の下面に第３フォトレジスト層を貼設するステップと、
前記第３フォトレジスト層に露光現像プロセスを施して第３回路パターンを得るステップと、
前記第３回路パターンにエッチングプロセスを施して前記溝を得るステップと、を含むことを特徴とする請求項２に記載の半導体パッケージ構造の製造方法。

【請求項5】

前記第１金属層に第１フォトレジスト層を貼設する前記ステップは、具体的には、
フィルム貼付け又はコーティングによって前記第１金属層に前記第１フォトレジスト層を貼設するステップを含むことを特徴とする請求項２に記載の半導体パッケージ構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体の技術分野に関し、特に、半導体パッケージ構造及びその製造方法に関する。

【背景技術】

【0002】

電子技術の発展が日増しに進むに伴い、電子製品の性能要求がますます高くなってきており、その結果、電子素子及び回路基板の回路がますます複雑になってきていると共に、電子製品の寸法の小型化、薄型化が求められるようになってきた。このため、電子素子及び回路基板の回路の集積化、小型化、多機能化は必然的趨勢となった。線幅及びピッチを小さくすることで、基板全体の配線密度を大幅に高めることができるが、それに伴って回路と基材との結合力の低下、ピッチの減少による回路間ショートの激増等の一連の問題が生じてしまった。埋め込み回路基板はそれに応じて解決手段として登場した。

【0003】

従来技術において、基板に素子を実装する時に、素子ピンと基板との間の距離が非常に小さく、実装材料を正常に素子の底部位置まで完全に充填できないため、素子ピン間の密閉性が低く、電気絶縁性能が低く、素子の耐用年数に影響を与えることになったので、新規な半導体パッケージ構造が強く求められている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示は、従来技術に存在する技術問題の一つを少なくともある程度解決することを目的とする。

【課題を解決するための手段】

【0005】

このため、本開示の実施形態の一目的は、素子の密閉性を向上可能な半導体パッケージ構造を提供することである。

【0006】

上記技術目的を達成するために、本開示の実施形態で採用する技術手段は、外部機能回路に接続するための半導体パッケージ構造であって、実装層、第１素子層、第１絶縁層、導通銅柱及び第２素子層を備え、前記実装層が前記第１素子層を被覆し、前記第１素子層、前記第１絶縁層及び前記第２素子層が順に積層して設けられ、前記導通銅柱が前記第１絶縁層を貫通し、前記第１素子層と前記第２素子層とが前記導通銅柱を介して電気的に接続され、前記第１素子層が第１回路層、溝及び埋め込み素子を備え、前記埋め込み素子が前記第１回路層に接続され、前記溝が前記埋め込み素子の下方に設けられ、前記埋め込み素子の貼設方向に沿った前記溝と前記埋め込み素子の投影が部分的又は完全に重なり、前記第２素子層が第２回路層、第１ソルダーレジスト層及び半田ボールを備え、前記第１ソルダーレジスト層が第２回路層を部分的に被覆し、前記半田ボールが前記第２回路層と前記外部機能回路との電気的接続を実現するためのものである半導体パッケージ構造を含む。

【0007】

また、本開示の上記実施形態の溝付き半導体パッケージ構造の製造方法によると、更に以下の付加技術特徴を有することが可能である。

【0008】

更に、本開示の実施形態では、前記第１素子層は、更に、前記第１回路層を部分的に被覆する第２ソルダーレジスト層を備える。

【0009】

更に、本開示の実施形態では、前記第１絶縁層はＰＰ材料又はＡＢＦ材料を含む。

【0010】

更に、本開示の実施形態では、前記埋め込み素子の数は一つ又は複数を含み、前記溝の数は一つ又は複数を含む。

【0011】

更に、本開示の実施形態では、前記埋め込み素子は能動素子又は受動素子を含む。

【0012】

更に、本開示の実施形態では、前記溝の深さが前記第１回路層の厚さ以上である。

【0013】

別の態様において、本開示の実施形態は、更に、上記のいずれか一項の実施形態に記載の半導体パッケージ構造を製造するための導体パッケージ構造の製造方法を提供する。前記方法は、積層して設けられた第１金属層及び載置板を備えた一枚の仮置板を用意するステップと、前記第１金属層を基材として第１回路層を製作するステップと、前記第１回路層を被覆するように前記第１回路層に第１絶縁層を圧着するステップと、前記第１絶縁層に導通銅柱及び第２回路層を製作するステップと、前記載置板を除去し、且つ前記第１回路層に溝を製作するステップと、埋め込み素子の貼設方向に沿った前記埋め込み素子と前記溝の投影が部分的又は完全に重なるように、埋め込み素子を貼設するステップと、前記第２回路層に半田ボールを半田付けし、前記第２回路層を部分的に被覆するように第１ソルダーレジスト層を製作するステップと、前記第１回路層、前記埋め込み素子及び前記溝を実装材料で被覆するステップと、を含む。

【0014】

更に、本開示の実施形態では、前記第１金属層を基材として第１回路層を製作する前記ステップは、具体的には、前記第１金属層に第１フォトレジスト層を貼設するステップと、前記第１フォトレジスト層に露光現像プロセスを施して第１回路パターンを得るステップと、前記第１回路パターンにエッチングプロセスを施して第１回路層を得るステップと、を含む。

【0015】

更に、本開示の実施形態では、前記第１絶縁層に導通銅柱及び第２回路層を製作する前記ステップは、具体的には、前記第１絶縁層に対して穴あけを行い、前記第１絶縁層を貫通して前記第１回路層を外部へ露出させる無銅穴を形成するステップと、前記無銅穴に対して穴埋めめっきを行い、導通銅柱及び第２金属シード層を形成するステップと、前記第２金属シード層に第２フォトレジスト層を貼設するステップと、前記第２フォトレジスト層に露光現像プロセスを施して第２回路パターンを得るステップと、前記第２回路パターンにエッチングプロセスを施して第２回路層を得るステップと、を含む。

【0016】

更に、本開示の実施形態では、前記第１回路層に溝を製作する前記ステップは、具体的には、第１回路層における第１絶縁層の圧着面に対向する側の表面である第１回路層の下面に第３フォトレジスト層を貼設するステップと、前記第３フォトレジスト層に露光現像プロセスを施して第３回路パターンを得るステップと、前記第３回路パターンにエッチングプロセスを施して前記溝を得るステップと、を含む。

【0017】

更に、本開示の実施形態では、前記第１金属層に第１フォトレジスト層を貼設する前記ステップは、具体的には、フィルム貼付け又はコーティングによって前記第１金属層に第１フォトレジスト層を貼設するステップを含む。

【0018】

また、本開示は、更に、上記のいずれか一項の実施形態に記載の半導体パッケージ構造を少なくとも一つ備える集積回路システムを提供する。

【発明の効果】

【0019】

本開示の長所及び有用な効果は一部が以下の記述に示され、一部が以下の記述から明らかになり、或いは、本開示の実践によって理解される。

【0020】

本開示のパッケージ構造では、埋め込み素子の下方に溝を設けることで、埋め込み素子の実装プロセスの時に実装材料が完全に埋め込み素子のピンの下方の空間にしみ込むことができ、埋め込み素子のピン間が実装材料で満たされ、ピン間の完全な密封が実現され、これによって、密閉性を向上させることができ、ピン間の電気絶縁を実現し、パッケージ構造全体の耐用年数を向上させることができる。

【図面の簡単な説明】

【0021】

【図1】図１は、本開示の具体的な一実施形態における半導体パッケージ構造の模式図である。

【図2】図２は、本開示の具体的な一実施形態における半導体パッケージ構造の製造方法のステップの模式図である。

【図3】図３は、本開示の具体的な一実施形態における半導体パッケージ構造の製造手順における構造変化の模式図である。

【図4】図４は、従来のプロセスの半導体パッケージ構造の模式図である。

【発明を実施するための形態】

【0022】

以下、図面を参照しながら本開示の実施形態を詳細に記述し、本開示の実施形態における半導体パッケージ構造の原理と手順について、以下のように説明する。

【0023】

まず、図面を参照しながら従来の実装プロセスに存在する欠点を説明する。

【0024】

図４を参照し、従来のプロセスにおいて、埋め込み素子を実装する時に、埋め込み素子のピンと素子本体との間の隙間が非常に小さく、実装材料が正常に埋め込み素子の下方に入ることができず、材料で埋め込み素子を完全に包むことができないため、従来のプロセスによれば、埋め込み素子の下方に隙間が存在することを招きやすく、その結果、その密閉性が低くなり、更に隙間に水蒸気や酸素及び他の素子を腐食可能な気体が存在する可能性が高く、これらの気体が長期にわたって隙間に存在すると、素子の劣化を加速させ、素子の耐用年数を減少させ、製品品質に影響を与える。

【0025】

上記欠点に基づき、図１を参照し、本開示は外部機能回路に接続できる新規な半導体パッケージ構造を提供し、ここで、外部機能回路は他の半導体構造であってもよいし、他の集積回路であってもよいし、能動素子又は受動素子であってもよいし、ＰＣＢ上の回路であってもよい。半導体パッケージ構造は実装層１、第１素子層２、第１絶縁層３、導通銅柱４及び第２素子層５を備えてよく、実装層１は第１素子層２を被覆してよく、第１素子層２、第１絶縁層３及び第２素子層５は順に積層して設けられてよく、導通銅柱４は第１絶縁層３を貫通してよく、第１素子層２と第２素子層５とは導通銅柱４を介して電気的に接続されてよく、第１素子層２は第１回路層２０１、溝２０２及び埋め込み素子２０３を備えてよく、第１回路層２０１は埋め込み素子２０３に接続される回路層であってよく、埋め込み素子２０３はピン又は半田付けパッドを介して第１回路層２０１に接続されてよく、溝２０２は埋め込み素子２０３の下方に設けられてよく、埋め込み素子２０３の貼設方向に沿った溝２０２と埋め込み素子２０３の投影は部分的又は完全に重なってよく、第２素子層５は第２回路層５０１、第１ソルダーレジスト層５０２及び半田ボール５０３を備えてよく、第２回路層５０１は半田ボール５０３に接続され、導通銅柱４を介して第１回路層２０１に接続される回路層であってよく、第１ソルダーレジスト層５０２は、第２回路層５０１における一部の位置が半田ボール５０３に接続可能なように第２回路層５０１を部分的に被覆してよく、半田ボール５０３は第２回路層５０１と外部機能回路との電気的接続を実現できる。

【0026】

更に、本開示のいくつかの実施形態では、第１素子層は、更に、第２ソルダーレジスト層を備えてもよく、第２ソルダーレジスト層は第１回路層を部分的に被覆してよい。部分的に被覆するというのは、埋め込み素子に接続必要な箇所以外の第１回路層の全ての他の領域を被覆することであってもよいし、第１回路層中の特定領域を被覆することであってもよく、この特定領域は腐食防止必要な領域であってもよい。第２ソルダーレジスト層は第１回路層の一部の領域が埋め込み素子の貼設又は構造実装の時に酸化又は腐食されることを防止できる。

【0027】

更に、本開示のいくつかの実施形態では、第１絶縁層はＰＰ材料又はＡＢＦ材料を含んでよい。ＰＰ材料及びＡＢＦ材料はいずれも良好な絶縁性能、良好な耐食性を有し、且つ無毒であり、半導体の絶縁層に適用できる。第１絶縁層は他の従来の絶縁材料又は将来出現する他の絶縁材料で形成される絶縁層であってもよいし、ＰＰ、ＡＢＦ及び他の絶縁層を混合して形成される絶縁層であってもよい。具体的には、混合とは材料の混合であってもよいし、異なる材料で形成される層の物理的圧着であってもよい。例えば、ＰＰ材料で一つのサブ絶縁層を形成し、ＡＢＦ材料で別のサブ絶縁層を形成し、二つのサブ絶縁層を圧着して対応する第１絶縁層としてもよい。

【0028】

更に、本開示のいくつかの実施形態では、埋め込み素子は一つ又は複数を含んでよく、前記溝の数は一つ又は複数を含んでよく、埋め込み素子の数は溝の数に一対一で対応してよい。一つの半導体構造において、埋め込み素子の数は通常、一つだけでなく、溝の数もそれに一対一で対応するように設けてもよい。一対一で対応する溝によって、各埋め込み素子のピンの下方空間を実装材料で満たすことができ、構造全体の密閉性を向上させ、空気中の静電気及び他の不純物が埋め込み素子に与える損傷を減少させ、埋め込み素子の耐用年数を向上させることができる。

【0029】

更に、本開示のいくつかの実施形態では、埋め込み素子は能動素子又は受動素子を含んでよく、能動素子はトライオード、ＭＯＳトランジスター及び他のトランジスターであってもよいし、チップ又は他の小型の集積回路であってもよく、受動素子は抵抗器、コンデンサー又は他の受動素子であってよい。

【0030】

更に、本開示のいくつかの実施形態では、溝の深さが第１回路層の厚さ以上であってよい。溝は実装材料のしみ込みを実現し、実装材料で埋め込み素子全体を被覆して包むことができるだけでなく、第１回路層のいくつかの領域の電気的隔離を実現できる。従って、溝の深さが第１回路層の厚さ以上であってよく、第１回路層の一部の領域を電気的に隔離できる。

【0031】

更に、本開示のいくつかの実施形態では、半田ボールの材料は金、銅又は錫のうち少なくとも一種を含んでよい。半田ボールは銅材料又は錫材料又は金材料の一種で製作して得られてもよいし、上述した三種の材料を二種ずつ混合し又は三者を混合して製作して得られてもよい。上記三種の材料は良好な導電性能を有し、且つ入手しやすく、素子の実用性を向上可能である。金はより優れた耐食性を有するが、錫及び銅は金より安価であり、銅又は錫を採用すれば、材料のコストを低減可能である。

【0032】

また、図２を参照し、図１の構造に対応するように、本開示の実施形態においては、更に、上記のいずれか一つの実施形態に記載の半導体パッケージ構造を製造するための半導体パッケージ構造の製造方法を提供し、前記方法は下記のステップＳ１、ステップＳ２、ステップＳ３、ステップＳ４、ステップＳ５、ステップＳ６、ステップＳ７、ステップＳ８を含んでよい。

【0033】

ステップＳ１において、第１金属層及び載置板を備えた一枚の仮置板を用意する。

【0034】

本開示のいくつかの実施形態では、仮置板は第１金属層及び載置板を備えてよい。第１金属層の厚さは回路層製作に合致する厚さであってよく、載置板は通常の絶縁載置板であってもよいし、異なる材料で形成された異なる薄層を圧着してなった載置板であってもよい。第１金属層は載置板と積層して設けられてよく、後続のプロセスにおいて物理的又は化学的分離が可能である。物理的分離とは、機械によって裂いて分離させること、又は、機械で研磨して分離させることであってよい。化学的分離とは、化学試薬によって載置板の材料を腐食することであってよい。載置板が複数の異なる材料の薄層を圧着してなったものである場合、多種の試薬を用いて対応する材料を腐食して載置板を除去することができる。

【0035】

ステップＳ２において、前記第１金属層を基材として第１回路層を製作する。

【0036】

本開示のいくつかの実施形態では、第１金属層は第１回路層を製作する基材となってよく、露光現像エッチング等のプロセスによって、第１金属層を機能や電気信号伝送を実現可能な回路層にすることができる。第１回路層は後に埋め込み素子を貼設することに利用可能である。異なる回路層の厚さが異なる可能性があるため、回路層製作の厚さ要求を満たすために、第１回路層の製作過程で、更に第１金属層を薄く又は厚く処理してもよい。

【0037】

ステップＳ３において、前記第１回路層を被覆するように前記第１回路層に第１絶縁層を圧着する。

【0038】

本開示のいくつかの実施形態では、第１回路層に隙間が生じて第１回路層の密閉性に影響を与え、更に回路層の機能実現及び耐用年数に影響を与えることを回避するように、第１回路層に第１絶縁層を圧着する時に、第１絶縁層で第１回路層を完全に被覆することが必要である。

【0039】

ステップＳ４において、前記第１絶縁層に導通銅柱及び第２回路層を製作する。

【0040】

本開示のいくつかの実施形態では、第１絶縁層に導通銅柱及び第２回路層を製作する必要がある。導通銅柱は第１回路層と第２回路層との電気的接続又は信号接続を実現できる。第２回路層は第１回路層及び後続のプロセス中の外部機能回路に接続される回路層であってよく、第２回路層は機能回路層又は導通回路層であってよい。

【0041】

ステップＳ５において、前記載置板を除去し、且つ前記第１回路層に溝を製作する。

【0042】

本開示のいくつかの実施形態では、載置板を先に除去してよい。化学的に腐食したり、物理的に裂いたりすることによって載置板を除去でき、載置板除去後、第１回路層における第１絶縁層で被覆された表面に対向する側の表面から溝を製作してよく、第１回路層の下面からフォトレジスト層を貼設してよく、下面は第１回路層における第１絶縁層の圧着面に対向する側の表面であってよく、露光現像エッチングプロセスによって最終的に溝を得、溝は第１回路層の異なる領域の間に設けてよく、溝によって、実装材料で埋め込み素子の下方空間を満たすことを図れるだけでなく、第１回路層の一部の領域の電気的隔離を実現することができる。

【0043】

ステップＳ６において、埋め込み素子を貼設する。

【0044】

本開示のいくつかの実施形態では、埋め込み素子は、前記埋め込み素子の貼設方向に沿った埋め込み素子と前記溝の投影が部分的又は完全に重なるように貼設してよく、埋め込み素子のピンが下に向く場合に、溝は埋め込み素子の真下にあってもよいし、斜め下にあってもよく、埋め込み素子の垂直方向での投影と部分的に重なる。

【0045】

ステップＳ７において、前記第２回路層に半田ボールを半田付けし、前記第２回路層を部分的に被覆するように第１ソルダーレジスト層を製作する。

【0046】

本開示のいくつかの実施形態では、第２回路層に半田ボールを半田付けし、且つソルダーレジスト層を製作してよく、半田ボールは二つ又は二つ以上半田付けしてよい。第１ソルダーレジスト層の位置は第２回路層における半田ボールを半田付けしていない他の領域であってよい。第２回路層を部分的に被覆する第１ソルダーレジスト層は半田ボールと外部機能回路との接続を妨害することなく、第２回路層の一部の領域の耐食性を向上可能である。

【0047】

ステップＳ８において、前記第１回路層、前記埋め込み素子及び前記溝を実装材料で被覆する。

【0048】

本開示のいくつかの実施形態では、第１回路層、埋め込み素子及び溝を実装材料で被覆してよい。実装材料は第１回路層と埋め込み素子を完全に被覆して包む必要がある。溝は実装材料で満たされて被覆される。溝と埋め込み素子が水平面に垂直な方向に部分的又は完全に重なっているので、実装材料で被覆する時に、実装材料は溝を経由して埋め込み素子の下方にしみ込んで埋め込み素子の下方のピンと回路層との間の隙間を満たすことができ、これによって、埋め込み素子の下方のピンを完全に密閉させ、空気中の静電気及び水分等が回路層又はピンを損ない、素子及び回路層の耐用年数に影響を与えることを回避する。

【0049】

更に、前記第１金属層を基材として第１回路層を製作する前記ステップは、具体的には、
前記第１金属層に第１フォトレジスト層を貼設するステップＳ１１と、
前記第１フォトレジスト層に露光現像プロセスを施して第１回路パターンを得るステップＳ１２と、
前記第１回路パターンにエッチングプロセスを施して第１回路層を得るステップとＳ１３と、を含んでもよい。

【0050】

本開示のいくつかの実施形態では、第１回路層の製作では、まず、第１金属層を第１フォトレジスト層で被覆してよく、第１フォトレジスト層に対して露光現像を行うことで第１回路パターンを得ることができる。第１回路パターンは第１金属層におけるエッチング不必要な部分を保護し、エッチング必要な部分を露出させることができ、続いて、化学エッチングによってエッチング必要な部分をエッチングして除去し、続いて、アルカリ性溶液によってエッチング液及び残りの未露光フォトレジスト層を除去し、最後に第１回路層が得られた。化学エッチングでは、酸性エッチング試薬、例えば、酸性を有する塩化鉄試薬を用いて金属を除去でき、アルカリ性溶液として水酸化ナトリウム溶液を用いて除去してよい。

【0051】

更に、前記第１絶縁層に導通銅柱及び第２回路層を製作する前記ステップは、具体的には、
前記第１絶縁層に対して穴あけを行い、前記第１絶縁層を貫通して前記第１回路層を外部へ露出させる無銅穴を形成するステップＳ２１と、
前記無銅穴に対して穴埋めめっきを行い、導通銅柱及び第２金属シード層を形成するステップＳ２２と、
前記第２金属シード層に第２フォトレジスト層を貼設するＳ２３と、
前記第２フォトレジスト層に露光現像プロセスを施して第２回路パターンを得るステップＳ２４と、
前記第２回路パターンにエッチングプロセスを施して第２回路層を得るステップＳ２５と、を含んでよい。

【0052】

本開示のいくつかの実施形態では、第１絶縁層に対してレーザー又は他の方式で穴あけを行って無銅穴を形成してよく、無銅穴の数は一つ又は複数であってよく、具体的な数は回路要求に応じて決めることができる。無銅穴は第１絶縁層を貫通して、第１回路層に対して開口して外部へ露出させることができる。続いて、無銅穴に対して穴埋めめっきを行い、穴埋めめっき過程で、まず、銅箔を無銅穴の側壁に堆積させ、無銅穴全体を次第に満たすようにしてよく、続いて電気めっきを継続し、これによって、第１絶縁層に回路層の製作に利用可能な一層の第２金属シード層を形成できる。続いて、第２金属シード層に第２金属シード層を完全に被覆可能な第２フォトレジスト材料を施す。続いて、第２フォトレジスト材料に対して露光現像を行って第２回路パターンを得、第２回路パターンはエッチング不必要な一部の金属シード層を遮断して、エッチング溶液の腐食を回避することができ、エッチング必要な一部の金属シード層を露出させることができ、後続のエッチングプロセスを便利にする。最後に、第２回路パターンを酸性エッチング液でエッチングし、一部の金属シード層を除去し、続いてアルカリ性溶液を用いてエッチング液及び未露光フォトレジスト材料を除去し、最後に水洗によってアルカリ性溶液を除去し、最終的な第２回路層が得られた。

【0053】

更に、前記第１回路層に溝を製作する前記ステップは、具体的には、
第１回路層における第１絶縁層の圧着面に対向する側の表面である第１回路層の下面に第３フォトレジスト層を貼設するステップＳ３１と、
前記第３フォトレジスト層に露光現像プロセスを施して第３回路パターンを得るステップＳ３２と、
前記第３回路パターンにエッチングプロセスを施して前記溝を得るステップＳ３３と、を含んでよい。

【0054】

本開示のいくつかの実施形態では、溝を製作する前に物理的又は化学的方式で除去したため、第１回路層の下面に第３フォトレジスト材料を貼設できる。下面は第１回路層における第１絶縁層の圧着面に対向する側の表面であってよく、つまり、第１回路層における圧着された第１絶縁層の一側の表面に対向する他側の表面である。続いて、第３フォトレジスト材料に露光現像プロセスを施し、第３回路パターンを得る。第３回路パターンは第１回路層の一部の回路を保護し、溝の領域を露出させることができる。最後に第３回路層に対してエッチングを行ってエッチング液とアルカリ性溶液を除去して溝を得る。溝は実装材料が埋め込み素子の底部にしみ込むことを容易にできるだけでなく、第１回路層の一部の領域の電気的隔離を実現できる。

【0055】

更に、前記第１金属層に第１フォトレジスト層を貼設する前記ステップは、具体的には、フィルム貼付け又はコーティングによって前記第１金属層に第１フォトレジスト層を貼設するステップを含んでよい。フォトレジスト層はコーティング及びフィルム貼付けによって第１金属層に貼設してよく、具体的な貼設方式は限定されるものではない。本開示の全ての実施形態におけるフォトレジスト層をいずれもフィルム貼付け又はコーティングによって貼設してもよい。

【0056】

以下、図３を参照しながら、本開示の半導体パッケージ構造の製造手順を説明する。

【0057】

まず、図３のａを参照し、第１金属層１０１及び載置板１０２を備えた一枚の仮置板１００を用意する。

【0058】

次に、図３のｂを参照し、第１金属層１０１を基材として第１回路層１０３を製作する。通常の製造プロセスによって、第１金属層１０１にフォトリソグラフィマスクを貼り付け、露光現像、エッチングプロセスを施して第１回路層１０３を得る。

【0059】

続いて、図３のｃを参照し、第１回路層１０３を完全に被覆するように第１回路層１０３に第１絶縁層１０４を機械で圧着する。

【0060】

次に、図３のｄを参照し、第１絶縁層１０４に穴あけ及び電気めっきプロセスによって導通銅柱１０５及び第２回路層１０６を製作し、穴あけはレーザーによる穴あけプロセスを採用してよい。

【0061】

続いて、図３のｅを参照し、載置板１０２を除去し、且つ第１回路層１０３に溝１０７を製作する。製作時に第１回路層１０３の底面にフォトレジストを貼設し、露光現像及びエッチングプロセスによって溝１０７を得ることができる。

【0062】

また、図３のｆを参照し、埋め込み素子１０８の貼設方向に沿った埋め込み素子１０８と溝１０７の投影が完全に重なるように、第１回路層１０３に埋め込み素子１０８を貼設する。

【0063】

次に、図３のｇを参照し、第２回路層１０６に半田ボール１０９を半田付けし、第２回路層１０６を部分的に被覆するように第１ソルダーレジスト層１１０を製作する。

【0064】

最後に、図３のｈを参照し、実装材料１１１が第１回路層１０３、埋め込み素子１０８及び溝１０７を完全に包んで被覆するように、第１回路層１０３、埋め込み素子１０８及び溝１０７を実装材料１１１で被覆する。

【0065】

また、図１の半導体パッケージ構造に対応するように、本開示の実施形態は更に集積回路システムを提供し、この集積システムは上記実施形態のいずれか一項に記載の半導体パッケージ構造を少なくとも一つ備えてよい。本開示の半導体パッケージ構造は半田ボールを備えるため、他の素子又は集積回路に接続可能となり、更に集積回路システムを形成可能であり、この集積回路システムは良好な密閉性及び耐食性を有する。

【0066】

いくつかの選択可能な実施形態では、模式図に記載の機能／操作はフローチャートに記載の順序で発生しなくてもよい。例えば、かかる機能／操作によって、連続的に示されている二つのブロックは実際に大体同時に実行されてもよく、前記ブロックは反対な順序で実行されてもよい場合がある。また、本開示のフローチャートに示されて説明された実施形態は例として提供され、その目的は技術をより全面的に理解させることである。開示された方法は本明細書に示されている操作及び論理的な流れに限定されるものではない。選択可能な実施形態は予想可能なものであり、その中の各種の操作の順序は変更されてもよく、その中の大きい操作の一部と記述された部分操作は独立して実行されてもよい。

【0067】

本明細書の上記説明では、「一実施形態／実施例」、「別の実施形態／実施例」又は「いくつかの実施形態／実施例」等の用語を参照した説明は、実施形態又は例に基づいて説明した具体的な特徴、構造、材料又は特徴が本開示の少なくとも一つの実施形態又は例に含まれることを意味する。本明細書において、上記用語に対する例示的な記述は必ず同じ実施形態又は例に対するものであるというわけではない。そして、説明された具体的な特徴、構造、材料又は特徴はいずれか一つ又は複数の実施形態又は例において適切な方式で組み合わせることが可能である。

【0068】

本開示の実施形態を示して説明したが、本開示の原理及び主旨を逸脱しない限り、これらの実施形態に種々の変化、修正、置換え及び変形を施すことが可能で、本開示の範囲が特許請求の範囲及びそれと同等なものによって限定されることは当業者に理解可能である。

【0069】

以上、本開示の好ましい実施を具体的に説明したが、本開示は前記実施形態に限定されるものではなく、本開示の主旨に違反しない限り、当業者は種々の同等な変形や置換えを施すことができ、これらの同等な変形や置換えは全て本開示の特許請求の範囲により限定された範囲に含まれるものである。

【図1】

【図2】

【図3】

【図4】