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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-10
(45)【発行日】2025-01-21
(54)【発明の名称】低ノイズの直交信号生成
(51)【国際特許分類】
H03L 7/24 20060101AFI20250114BHJP
H03L 7/083 20060101ALI20250114BHJP
H03L 7/08 20060101ALI20250114BHJP
【ＦＩ】
H03L7/24
H03L7/083
H03L7/08 240
【請求項の数】
14
(21)【出願番号】P 2022528213
(86)(22)【出願日】2020-08-17
(65)【公表番号】
(43)【公表日】2023-01-18
(86)【国際出願番号】 US2020046687
(87)【国際公開番号】W WO2021101605
(87)【国際公開日】2021-05-27
【審査請求日】2023-08-02
(31)【優先権主張番号】16/688,130
(32)【優先日】2019-11-19
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】シン， ジェウク
(72)【発明者】
【氏名】ウパディヤヤ， パラッグ
(72)【発明者】
【氏名】マー， シャオチュン
【審査官】福田 正悟
(56)【参考文献】
【文献】米国特許第１０５３６１５１（ＵＳ，Ｂ１）
【文献】特表２０１９－５２５５７０（ＪＰ，Ａ）
【文献】Sanquan Song 他，A 2-to-20 GHz Multi-Phase Clock Generator with Phase Interpolators Using Injection-Locked Oscillation Buffers for High-Speed IOs in 16nm FinFET，2019 IEEE custom integrated vircuits conference，2019年04月14日，pp.1-4
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｌ ７／２４
Ｈ０３Ｌ ７／０８３
Ｈ０３Ｌ ７／０８
(57)【特許請求の範囲】
【請求項1】
第１の基準クロック信号に少なくとも部分的に基づいて複数の第１のクロック信号を生成するように構成されている第１の注入同期発振器と、前記第１の注入同期発振器に結合されていて、前記第１のクロック信号のうちの１つを送信直交クロック信号として選択するように構成され、前記送信直交クロック信号は送信回路に提供される、第１の選択回路と、
前記第１の注入同期発振器に結合されていて、前記第１のクロック信号のうちの選択されたペアに基づいて第２の基準クロック信号を生成するように構成されている位相補間器と、
前記第２の基準クロック信号に少なくとも部分的に基づいて複数の第２のクロック信号を生成するように構成されている第２の注入同期発振器と、
前記第２の注入同期発振器に結合されていて、前記第２のクロック信号のうちの１つを受信直交クロック信号として選択するように構成され、前記受信直交クロック信号は受信回路に提供される、第２の選択回路と
を含む直交クロックジェネレータ。
【請求項2】
前記送信直交クロック信号が、第１の同相（Ｉ）成分および第１の直交（Ｑ）成分を含み、前記受信直交クロック信号が、第２のＩ成分および第２のＱ成分を含む、請求項１に記載の直交クロックジェネレータ。
【請求項3】
前記位相補間器が、前記受信回路によって提供される入力信号に少なくとも部分的に基づいて前記第２の基準クロック信号を生成するように構成されている、請求項１に記載の直交クロックジェネレータ。
【請求項4】
前記複数の第１のクロック信号のそれぞれが、位相において互いから４５度オフセットされており、前記複数の第２のクロック信号のそれぞれが、位相において互いから４５度オフセットされている、請求項１に記載の直交クロックジェネレータ。
【請求項5】
前記第１の注入同期発振器、前記位相補間器、および前記第２の注入同期発振器が、少なくとも部分的に、基準電圧によって制御される、請求項１に記載の直交クロックジェネレータ。
【請求項6】
前記複数の第２のクロック信号に少なくとも部分的に基づいて制御信号を生成するように構成されている直交ロックループ（ＱＬＬ）と、前記制御信号に少なくとも部分的に基づいて前記基準電圧を生成するように構成されている電圧レギュレータと
をさらに含む、請求項５に記載の直交クロックジェネレータ。
【請求項7】
起動状態を検知したことに少なくとも部分的に基づいて前記制御信号を選択的に無効にするように構成されている粗周波数追跡回路をさらに含む、請求項６に記載の直交クロックジェネレータ。
【請求項8】
前記複数の第１のクロック信号に少なくとも部分的に基づいて第１の制御信号を生成するように構成されている第１の直交ロックループ（ＱＬＬ）と、前記第１の制御信号に少なくとも部分的に基づいて第１の基準電圧を生成するように構成されている第１の電圧レギュレータと、
前記複数の第２のクロック信号に少なくとも部分的に基づいて第２の制御信号を生成するように構成されている第２のＱＬＬと、
前記第２の制御信号に少なくとも部分的に基づいて第２の基準電圧を生成するように構成されている第２の電圧レギュレータと
をさらに含む、請求項１に記載の直交クロックジェネレータ。
【請求項9】
前記第１の注入同期発振器が、少なくとも部分的に、前記第１の基準電圧によって制御され、
前記位相補間器および前記第２の注入同期発振器が、少なくとも部分的に、前記第２の基準電圧によって制御される、
請求項８に記載の直交クロックジェネレータ。
【請求項10】
起動状態を検知したことに少なくとも部分的に基づいて前記第１および第２の制御信号を選択的に無効にするように構成されている粗周波数追跡回路をさらに含む、請求項８に記載の直交クロックジェネレータ。
【請求項11】
送信直交クロック信号を使用してデータを送信するように構成されている送信データ処理ブロックと、受信直交クロック信号を使用してデータを受信するように構成されている受信データ処理ブロックと、
前記送信データ処理ブロックに、および前記受信データ処理ブロックに結合されている直交クロックジェネレータと
を含むプログラマブルロジックデバイスであって、前記直交クロックジェネレータが、
第１の基準クロック信号に少なくとも部分的に基づいて複数の第１のクロック信号を生成するように構成されている第１の注入同期発振器と、
前記第１のクロック信号のうちの１つを前記送信直交クロック信号として選択するように構成されている第１の選択回路と、
前記第１の注入同期発振器に結合されていて、前記第１のクロック信号のうちの選択されたペアに基づいて第２の基準クロック信号を生成するように構成されている位相補間器と、
前記第２の基準クロック信号に少なくとも部分的に基づいて複数の第２のクロック信号を生成するように構成されている第２の注入同期発振器と、
前記第２のクロック信号のうちの１つを前記受信直交クロック信号として選択するように構成されている第２の選択回路とを含む、プログラマブルロジックデバイス。
【請求項12】
前記第１の注入同期発振器、前記位相補間器、および前記第２の注入同期発振器が、少なくとも部分的に、基準電圧によって制御される、請求項１１に記載のプログラマブルロジックデバイス。
【請求項13】
前記複数の第２のクロック信号に少なくとも部分的に基づいて制御信号を生成するように構成されている直交ロックループ（ＱＬＬ）と、前記制御信号に少なくとも部分的に基づいて前記基準電圧を生成するように構成されている電圧レギュレータと
をさらに含む、請求項１２に記載のプログラマブルロジックデバイス。
【請求項14】
直交クロックジェネレータを操作するための方法であって、第１の注入同期発振器によって、第１の基準クロック信号に少なくとも部分的に基づいて複数の第１のクロック信号を生成することと、
前記第１の注入同期発振器に結合されている第１の選択回路によって、前記複数の第１のクロック信号のうちの１つを送信直交クロック信号として選択することと、
前記第１の注入同期発振器に結合されている位相補完器によって、前記複数の第１のクロック信号に少なくとも部分的に基づいて第２の基準クロック信号を生成することと、
第２の注入同期発振器によって、前記第２の基準クロック信号に少なくとも部分的に基づいて複数の第２のクロック信号を生成することと、
前記第２の注入同期発振器に結合されている第２の選択回路によって、前記複数の第２のクロック信号のうちの１つを受信直交クロック信号として選択することとを含み、
前記送信直交クロック信号は送信回路に提供され。
前記受信直交クロック信号は受信回路に提供される、
方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の態様は、全般には、発振器に関し、より詳細には、直交クロック信号を生成するように構成されている発振器に関する。
【背景技術】
【0002】
多くのワイヤレスおよび有線の通信システムは、データを送信および受信するために直交振幅変調（ＱＡＭ）トランシーバを採用している。多くのＱＡＭトランシーバは、送信データを変調またはエンコードするために、および受信データを復調またはデコードするために使用される同相（Ｉ）および直交（Ｑ）クロック信号を提供するための直交クロック信号ジェネレータを含む。Ｉクロック信号とＱクロック信号との間における位相不整合が、送信される信号および受信される信号におけるＩ／Ｑ不整合の障害をもたらす場合があり、これは次いで、信号劣化およびデータエラーを引き起こす場合がある。Ｉ／Ｑ位相不整合はクロック周波数に関連している場合があるので、たとえばマルチギガビットＳＥＲｉａｌ／ＤＥＳｅｒｉａｌ（ＳＥＲＤＥＳ）ベースの通信においてなど、クロック周波数が増大するにつれてＩ／Ｑ位相不整合を最小化することが、ますます重要になっている。
【発明の概要】
【0003】
この「発明の概要」は、以降の「発明を実施するための形態」においてさらに記述されているコンセプトのうちの抜粋したものを簡略化された形式で紹介するために提供されている。この「発明の概要」は、特許請求されている主題の重要な特徴または必要不可欠な特徴を識別することを意図されているものではなく、特許請求されている主題の範囲を限定することを意図されているものでもない。その上、本開示のシステム、方法、およびデバイスはそれぞれ、いくつかの革新的な態様を有しており、それらのうちの単一の態様が、本明細書において開示されている望ましい属性に単独で寄与するものではない。
【0004】
本開示において記述されている主題の１つの革新的な態様は、直交クロックジェネレータにおける同相（Ｉ）クロック信号と直交（Ｑ）クロック信号との間における位相不整合を低減するために使用されることが可能である。いくつかの実施態様においては、直交クロックジェネレータは、第１の注入同期発振器と、構成されている第２の注入同期発振器と、第１の選択回路と、第２の選択回路と、位相補間器とを含むことが可能である。第１の注入同期発振器は、第１の基準クロック信号に少なくとも部分的に基づいて複数の第１のクロック信号を生成するように構成されることが可能である。第１の選択回路は、第１の注入同期発振器に結合されることが可能であり、第１のクロック信号のうちの１つを送信直交クロック信号として選択するように構成されることが可能である。位相補間器は、第１の注入同期発振器に結合されること、および複数の第１のクロック信号に基づいて第２の基準クロック信号を生成するように構成されることが可能である。第２の注入同期発振器は、第２の基準クロック信号に少なくとも部分的に基づいて複数の第２のクロック信号を生成するように構成されることが可能である。第２の注入同期発振器に結合され、第２のクロック信号のうちの１つを受信直交クロック信号として選択するように構成される第２の選択回路。
【0005】
本開示において記述されている主題の別の革新的な態様は、プログラマブルロジックデバイスにおいて実施されることが可能である。いくつかの実施態様においては、プログラマブルロジックデバイスは、送信データ処理ブロック、受信データ処理ブロック、および直交クロックジェネレータを含むことが可能である。送信データ処理ブロックは、送信直交信号を使用してデータを送信するように構成されることが可能であり、受信データ処理ブロックは、受信直交信号を使用してデータを受信するように構成されることが可能である。直交クロックジェネレータは、送信データ処理ブロックに、および受信データ処理ブロックに結合されることが可能であり、第１の注入同期発振器、第１の選択回路、位相補間器、第２の注入同期発振器、および第２の選択回路を含むことが可能である。第１の注入同期発振器は、第１の基準クロック信号に少なくとも部分的に基づいて複数の第１のクロック信号を生成するように構成されることが可能である。第１の選択回路は、第１のクロック信号のうちの１つを送信直交クロック信号として選択するように構成されることが可能である。位相補間器は、第１の注入同期発振器に結合されること、および第１のクロック信号のうちの選択されたペアに基づいて第２の基準クロック信号を生成するように構成されることが可能である。第２の注入同期発振器は、第２の基準クロック信号に少なくとも部分的に基づいて複数の第２のクロック信号を生成するように構成されることが可能である。第２の選択回路は、第２のクロック信号のうちの１つを受信直交クロック信号として選択するように構成されることが可能である。
【0006】
本開示において記述されている主題の別の革新的な態様は、直交クロックジェネレータを操作するための方法として実施されることが可能である。いくつかの実施態様においては、この方法は、第１の基準クロック信号に少なくとも部分的に基づいて複数の第１のクロック信号を生成することと、それらの複数の第１のクロック信号のうちの１つを送信直交クロック信号として選択することと、それらの複数の第１のクロック信号に少なくとも部分的に基づいて第２の基準クロック信号を生成することと、第２の基準クロック信号に少なくとも部分的に基づいて複数の第２のクロック信号を生成することと、それらの複数の第２のクロック信号のうちの１つを受信直交クロック信号として選択することとを含むことが可能である。
【0007】
本開示において記述されている主題の態様についてのその他の非限定的な例が、以降で提供されている。
【0008】
例１： 第１の基準クロック信号に少なくとも部分的に基づいて複数の第１のクロック信号を生成するように構成されている第１の注入同期発振器と、第１の注入同期発振器に結合されていて、第１のクロック信号のうちの１つを送信直交クロック信号として選択するように構成されている第１の選択回路と、第１の注入同期発振器に結合されていて、第１のクロック信号のうちの選択されたペアに基づいて第２の基準クロック信号を生成するように構成されている位相補間器と、第２の基準クロック信号に少なくとも部分的に基づいて複数の第２のクロック信号を生成するように構成されている第２の注入同期発振器と、第２の注入同期発振器に結合されていて、第２のクロック信号のうちの１つを受信直交クロック信号として選択するように構成されている第２の選択回路とを含む直交クロックジェネレータ。
【0009】
例２： 送信直交クロック信号が、第１の同相（Ｉ）成分および第１の直交（Ｑ）成分を含み、受信直交クロック信号が、第２のＩ成分および第２のＱ成分を含む、例１の直交クロックジェネレータ。
【0010】
例３： 送信直交クロック信号が、関連付けられているプログラマブルデバイスの送信データ処理ブロックに提供され、受信直交クロック信号が、関連付けられているプログラマブルデバイスの受信データ処理ブロックに提供される、例１の直交クロックジェネレータ。
【0011】
例４： 位相補間器が、受信データ処理ブロックによって提供される入力信号に少なくとも部分的に基づいて第２の基準クロック信号を生成するように構成されている、例３の直交クロックジェネレータ。
【0012】
例５： 複数の第１のクロック信号のそれぞれが、位相において互いから４５度オフセットされており、複数の第２のクロック信号のそれぞれが、位相において互いから４５度オフセットされている、例１の直交クロックジェネレータ。
【0013】
例６： 第１の注入同期発振器、位相補間器、および第２の注入同期発振器が、少なくとも部分的に、基準電圧によって制御される、例１の直交クロックジェネレータ。
【0014】
例７： 複数の第２のクロック信号に少なくとも部分的に基づいて制御信号を生成するように構成されている直交ロックループ（ＱＬＬ）と、制御信号に少なくとも部分的に基づいて基準電圧を生成するように構成されている電圧レギュレータとをさらに含む、例６の直交クロックジェネレータ。
【0015】
例８： 起動状態を検知したことに少なくとも部分的に基づいて制御信号を選択的に無効にするように構成されている粗周波数追跡回路をさらに含む、例７の直交クロックジェネレータ。
【0016】
例９： 電圧レギュレータが、検知された起動状態中に直交ロックが確立される前に第１の注入同期発振器および第２の注入同期発振器の発振周波数を制御するように構成されている、例８の直交クロックジェネレータ。
【0017】
例１０： 第１の注入同期発振器が、少なくとも部分的に、第１の基準電圧によって制御され、位相補間器および第２の注入同期発振器が、少なくとも部分的に、第２の基準電圧によって制御される、例１の直交クロックジェネレータ。
【0018】
例１１： 複数の第１のクロック信号に少なくとも部分的に基づいて第１の制御信号を生成するように構成されている第１の直交ロックループ（ＱＬＬ）と、第１の制御信号に少なくとも部分的に基づいて第１の基準電圧を生成するように構成されている第１の電圧レギュレータと、複数の第２のクロック信号に少なくとも部分的に基づいて第２の制御信号を生成するように構成されている第２のＱＬＬと、第２の制御信号に少なくとも部分的に基づいて第２の基準電圧を生成するように構成されている第２の電圧レギュレータとをさらに含む、例１０の直交クロックジェネレータ。
【0019】
例１２： 起動状態を検知したことに少なくとも部分的に基づいて第１および第２の制御信号を選択的に無効にするように構成されている粗周波数追跡回路をさらに含む、例１１の直交クロックジェネレータ。
【0020】
例１３： 送信直交クロック信号を使用してデータを送信するように構成されている送信データ処理ブロックと、受信直交クロック信号を使用してデータを受信するように構成されている受信データ処理ブロックと、送信データ処理ブロックに、および受信データ処理ブロックに結合されている直交クロックジェネレータとを含むプログラマブルロジックデバイスであって、直交クロックジェネレータが、第１の基準クロック信号に少なくとも部分的に基づいて複数の第１のクロック信号を生成するように構成されている第１の注入同期発振器と、第１のクロック信号のうちの１つを送信直交クロック信号として選択するように構成されている第１の選択回路と、第１の注入同期発振器に結合されていて、第１のクロック信号のうちの選択されたペアに基づいて第２の基準クロック信号を生成するように構成されている位相補間器と、第２の基準クロック信号に少なくとも部分的に基づいて複数の第２のクロック信号を生成するように構成されている第２の注入同期発振器と、第２のクロック信号のうちの１つを受信直交クロック信号として選択するように構成されている第２の選択回路とを含む、プログラマブルロジックデバイス。
【0021】
例１４： 第１の注入同期発振器、位相補間器、および第２の注入同期発振器が、少なくとも部分的に、基準電圧によって制御される、例１３のプログラマブルロジックデバイス。
【0022】
例１５： 複数の第２のクロック信号に少なくとも部分的に基づいて制御信号を生成するように構成されている直交ロックループ（ＱＬＬ）と、制御信号に少なくとも部分的に基づいて基準電圧を生成するように構成されている電圧レギュレータとをさらに含む、例１４のプログラマブルロジックデバイス。
【0023】
例１６： 起動状態を検知したことに少なくとも部分的に基づいて制御信号を選択的に無効にするように構成されている粗周波数追跡回路をさらに含む、例１５のプログラマブルロジックデバイス。
【0024】
例１７： 直交クロックジェネレータを操作するための方法であって、第１の基準クロック信号に少なくとも部分的に基づいて複数の第１のクロック信号を生成することと、複数の第１のクロック信号のうちの１つを送信直交クロック信号として選択することと、複数の第１のクロック信号に少なくとも部分的に基づいて第２の基準クロック信号を生成することと、第２の基準クロック信号に少なくとも部分的に基づいて複数の第２のクロック信号を生成することと、複数の第２のクロック信号のうちの１つを受信直交クロック信号として選択することとを含む方法。
【0025】
例１８： 第２の基準クロック信号が、１対の第１のクロック信号の間を補間することによって生成される、例１７の方法。
【0026】
例１９： 第２の基準クロック信号が、受信データ処理ブロックからの入力信号に少なくとも部分的に基づいて生成される、例１７の方法。
【0027】
例２０： 複数の第１のクロック信号のそれぞれが、複数の第２のクロック信号のうちの対応する第２のクロック信号から４５度オフセットされている、例１７の方法。
【0028】
本明細書において記述されている例示的な実施態様は、例として示されており、添付の図面の図によって限定されることを意図されているものではない。同様の番号は、図面および明細書の全体を通じて同様の要素を指す。下記の図の相対的な寸法は、縮尺どおりに描かれていない場合があるということに留意されたい。
【図面の簡単な説明】
【0029】
【図1】内部で本開示の態様が実施されることが可能である例示的なプログラマブルデバイスのブロック図である。
【図2】いくつかの実施態様によるトランシーバの簡略化されたブロック図である。
【図3】いくつかの実施態様による例示的な直交クロックジェネレータのブロック図である。
【図4A】いくつかの実施態様による別の例示的な直交クロックジェネレータのブロック図である。
【図4B】その他の実施態様による別の例示的な直交クロックジェネレータのブロック図である。
【図5A】いくつかの実施態様による別の例示的な直交クロックジェネレータのブロック図である。
【図5B】その他の実施態様による別の例示的な直交クロックジェネレータのブロック図である。
【図6】いくつかの実施態様による、直交クロックジェネレータを操作するための例示的なオペレーションを示す例示的なフローチャートである。
【発明を実施するための形態】
【0030】
本開示の態様は、有線通信およびワイヤレス通信の信号のインテグリティーを低下させる可能性があるＩ／Ｑ不整合およびその他の位相エラーを低減または最小化するために使用されることが可能である。いくつかの実施態様においては、２つの注入同期発振器および単一の位相補間器を利用して、同相（Ｉ）および直交（Ｑ）クロック信号の第１のセット、ならびにＩおよびＱクロック信号の第２のセットを生成する直交クロックジェネレータが開示されている。ＩおよびＱクロック信号の第１および第２のセットは、互いに対して位相シフトされることが可能であり、そしてデータを送信および受信するために使用されることが可能である。複数の位相補間器ではなく単一の位相補間器を使用することによって、本開示の態様は、従来の直交クロックジェネレータに比較して、位相不整合を低減することが可能である。
【0031】
以降の記述においては、本開示の十分な理解を提供するために、具体的なコンポーネント、回路、およびプロセスの例などの多くの具体的な詳細が示されている。本明細書において使用される際の「結合される」という用語は、直接結合されること、または１つもしくは複数の介在するコンポーネントもしくは回路を介して結合されることを意味する。また、以降の記述において、および説明の目的で、例示的な実施態様の十分な理解を提供するために、具体的な術語および／または詳細が示されている。しかしながら、これらの具体的な詳細は、例示的な実施態様を実践するのに必要とされない場合があるということは、当業者にとって明らかであろう。その他の例においては、本開示をわかりにくくすることを回避するために、よく知られている回路およびデバイスが、ブロック図の形式で示されている。本明細書において記述されているさまざまなバスを介して提供される信号のうちのいずれも、その他の信号と時間多重化されて、１つまたは複数の共通のバスを介して提供されることが可能である。加えて、回路素子またはソフトウェアブロックの間におけるインターコネクトは、バスとして、または単一信号線として示されることが可能である。それらのバスのそれぞれは、代替として単一信号線であることが可能であり、それらの単一信号線のそれぞれは、代替としてバスであることが可能であり、単一線またはバスは、コンポーネントの間における通信のための無数の物理的なまたは論理的なメカニズムのうちのいずれか１つまたは複数を表すことが可能である。例示的な実施態様は、本明細書において記述されている具体的な例に限定されるものとして解釈されるべきではなく、むしろそれらの範囲内に、添付の特許請求の範囲によって定義されているすべての実施態様を含むことになる。
【0032】
図１は、内部で本開示の態様が実施されることが可能である例示的なプログラマブルデバイス１００のブロック図を示している。いくつかの実施態様においては、デバイス１００は、単一のダイ上に形成されることが可能である。その他の実施態様においては、デバイス１００は、複数のダイにわたって分配されることが可能である。追加として、または代替として、デバイス１００は、互いと相互作用することが可能ないくつかのサブシステムを含むシステムオンアチップ（ＳｏＣ）として実装されることが可能である。それゆえに、図１において示されているプログラマブルデバイス１００は、内部で本開示の態様が実施されることが可能であるプログラマブルデバイスの説明例であり、同様のまたは異なるアレンジでの、さらなるまたはより少ないブロックまたはモジュールを伴うその他の実施態様が可能である。
【0033】
デバイス１００は、たとえば、プログラマブルロジック（ＰＬ）１１０、ネットワークオンチップ（ＮｏＣ）インターコネクトシステム１２０、専用回路１３０、ＣＣＩＸおよびＰＣＩｅモジュール（ＣＰＭ）１４０、接続性ファブリック１４５、トランシーバ１５０、入力／出力（Ｉ／Ｏ）ブロック１６０、およびメモリコントローラ１７０など、いくつかのサブシステムを含むことが可能である。１つまたは複数の実施態様においては、デバイス１００は、図１においては示されていないその他のサブシステムまたはコンポーネントを含むことが可能である。さらに、簡略化のために示されていないが、デバイス１００は、いくつかの周辺コンポーネント（１つもしくは複数の高性能メモリデバイス１９５など）および／またはその他のデバイスもしくはチップ（別のプログラマブルデバイスなど）に結合されることが可能である。
【0034】
ＰＬ１１０は、いくつかの異なるユーザ定義の機能またはオペレーションを実行するようにプログラムされることが可能である回路を含む。いくつかの実施態様においては、ＰＬ１１０は、プログラマブルインターコネクト回路とプログラマブルロジック回路とをそれぞれが含むプログラマブル回路ブロックまたはタイルのアレイを含むことが可能である。プログラマブル回路ブロックは、構成可能なロジックブロック（ＣＬＢ）、ランダムアクセスメモリブロック（ＢＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、クロックマネージャー、遅延ロックループ（ＤＬＬ）、および／または、ユーザ指定の回路設計を実施するようにプログラムもしくは構成されることが可能であるその他のロジックもしくは回路を含むことが可能である。追加として、または代替として、ＰＬ１１０は、いくつかの入力／出力ブロック（ＩＯＢ）を含むことが可能である。１つまたは複数の実施態様においては、ＰＬ１１０は、プログラマブルファブリックの全体にわたって分配されることが可能であるプログラマブルファブリックサブ領域（ＦＳＲ）のアレイとして実装されることが可能である。いくつかの態様においては、ＦＳＲは、繰り返し可能なタイルとしてプログラマブルファブリック内に実装されることが可能である。
【0035】
プログラマブルインターコネクト回路は、プログラマブルインターコネクトポイント（ＰＩＰ）によってインターコネクトされている可変長の複数のインターコネクトワイヤを含むことが可能である。それらのインターコネクトワイヤは、特定のプログラマブルタイル内のコンポーネントの間における、別々のプログラマブルタイル内のコンポーネントの間における、およびプログラマブルタイルのコンポーネントとその他のサブシステムまたはデバイスとの間における接続性を提供するように構成されることが可能である。プログラマブルインターコネクト回路およびプログラマブル回路ブロックは、どのようにプログラマブル要素が構成されて、対応するユーザ指定の回路設計を実施するように動作するかを定義する構成データを構成レジスタ内にロードすることによってプログラムまたは構成されることが可能である。いくつかの態様においては、いくつかのプログラマブル回路ブロックのそれぞれの中のプログラマブルインターコネクト回路は、デバイス１００のためのブロックレベルおよび／またはデバイスレベルの信号ルーティングリソースを提供するプログラマブルインターコネクトファブリックの一部を形成することが可能である。
【0036】
それぞれのＣＬＢは、ルックアップテーブル（ＬＵＴ）、フリップフロップ、組合せロジック、および／またはプログラマブルインターコネクト回路を含むことが可能であり、これらは、可変幅の入力信号上でさまざまな論理機能（加算および減算など）を実行するように構成データによって集合的にプログラムされることが可能である。ＬＵＴは、任意の適切なサイズのものであることが可能であり、任意の適切な数の入力および出力を含むことが可能である。いくつかの態様においては、それぞれのＣＬＢは、３２個のＬＵＴおよび６４個のフリップフロップを含むことが可能である。それらのＣＬＢのそれぞれは、より幅広い論理機能を実施するために使用されることが可能である演算桁上げ論理およびマルチプレクサを含むことも可能である。いくつかの実施態様においては、ＰＬ１１０のリソースは、プログラマブルデバイス１００において複数の列にアレンジされている繰り返し可能なタイルとして実装されることが可能であり、固定された高さおよび幅のいくつかの領域へと分割されることが可能である。図１の例に関しては、ＰＬ１１０は、デバイス１００の別々の領域を占めるものとして示されている。その他の実施態様においては、ＰＬ１１０は、プログラマブルファブリックの統合された領域として実装されることが可能である。
【0037】
デバイス１００の一部として製造されることが可能であるＮｏＣインターコネクトシステム１２０は、デバイス１００のさまざまなリソース、サブシステム、回路、およびその他のコンポーネントを選択的にインターコネクトすることが可能である高速で高帯域幅のプログラマブル信号ルーティングネットワークを提供する。いくつかの実施態様においては、ＮｏＣインターコネクトシステム１２０は、図１において示されているように、デバイス１００のプログラマブルファブリックを横切って（たとえば、端部に向かって）水平方向および垂直方向に延びることが可能である。追加として、または代替として、ＮｏＣインターコネクトシステム１２０は、プログラマブルファブリックを横切って１つまたは複数の対角線方向に延びることが可能である。さらに、図１の例においては、単一の列状部分を有するものとして示されているが、その他の実施態様においては、ＮｏＣインターコネクトシステム１２０は、プログラマブルファブリックの高さにわたって垂直に延びる複数の列状部分を含むことが可能である。それゆえに、例示的なＮｏＣインターコネクトシステム１２０の特定のレイアウト、形状、サイズ、向き、およびその他の物理的な特徴は、本明細書において開示されているさまざまな実施態様を例示しているにすぎない。
【0038】
いくつかの実施態様においては、ＮｏＣインターコネクトシステム１２０は、データパケットプロトコルおよびメモリマップドアドレスを採用して、デバイス１００のさまざまなリソース、サブシステム、回路、およびその他のコンポーネントの間において情報を、パケット化されたデータとしてルーティングすることが可能である。データパケットは、ソースアドレス、宛先アドレス、およびプロトコル情報を含むことが可能であり、これらは、データパケットをそれらのデータパケットの示されている宛先へルーティングするためにＮｏＣインターコネクトシステム１２０によって使用されることが可能である。１つまたは複数の実施態様においては、データパケットは、サービス品質（ＱｏＳ）情報を含むことが可能であり、このＱｏＳ情報は、たとえば、割り振られた優先度、トラフィックタイプ、および／またはフロー情報に基づいて、ＮｏＣインターコネクトシステム１２０を通じたデータパケットの送信が優先順位付けされることを可能にする。そのような実施態様においては、ＮｏＣインターコネクトシステム１２０は、優先度ロジックを含むことが可能であり、この優先度ロジックは、受信されたデータパケットの優先度レベルまたはトラフィッククラスを特定し、送信のためにデータパケットをキューイングする際に、その特定された優先度レベルまたはトラフィッククラスを使用することが可能である。
【0039】
簡略化のために示されていないが、ＮｏＣインターコネクトシステム１２０は、スケジューラおよび調停ロジックを含むことも可能である。スケジューラは、ＮｏＣインターコネクトシステム１２０の１つまたは複数の物理チャネルおよび／または仮想チャネルを使用したソースアドレスから宛先アドレスへのデータパケットの送信をスケジュールするために使用されることが可能である。調停ロジックは、たとえば、コリジョンおよびその他の競合関連のレイテンシを最小化する目的で、ＮｏＣインターコネクトシステム１２０へのアクセスを調停するために使用されることが可能である。スタックドシリコンインターコネクト（ＳＳＩ）テクノロジーを使用してデバイス１００が製造される実施態様に関しては、ＮｏＣインターコネクトシステム１２０の列状部分は、たとえば、構成データがマスタースーパーロジック領域（ＳＬＲ）とスレーブＳＬＲとの間においてルーティングされることを可能にするために、隣接するＳＬＲの間における信号接続を提供することが可能である。
【0040】
いくつかの実施態様においては、ＮｏＣインターコネクトシステム１２０は、ＮｏＣインターコネクトシステム１２０と、デバイス１００のさまざまなリソース、サブシステム、回路、およびその他のコンポーネントとの間において選択的な接続性を提供する複数のノード、ポート、またはその他のインターフェース（簡略化のために示されていない）を含むことが可能である。たとえば、ＮｏＣインターコネクトシステム１２０は、デバイス１００の複数のサブシステムが、オンチップメモリ（ＯＣＭ）リソース、処理リソース、および／またはＩ／Ｏリソースへのアクセスを共有することを可能にすることができる。大量のデータを要求および使用することがあるデバイス１００のさまざまなリソース、サブシステム、回路、およびその他のコンポーネントを選択的にインターコネクトすることによって、ＮｏＣインターコネクトシステム１２０は、ローカルインターコネクトリソース上の信号ルーティングの負担を軽減して、それによってデバイスの性能を高め、その他のプログラマブルデバイスよりも高い構成上の柔軟性を可能にすることができる。その上、デバイスレベルおよびブロックレベルのプログラマブルインターコネクトよりも高いデータ送信レートおよび低いエラーレートを有する高性能信号ルーティングネットワークを提供することによって、ＮｏＣインターコネクトシステム１２０は、デバイス１００の処理能力およびデータスループットを（その他のプログラマブルデバイスに比較して）高めることが可能である。
【0041】
専用回路１３０は、プロセッサ、シリアルトランシーバ、デジタルシグナルプロセッサ（ＤＳＰ）、アナログ／デジタルコンバータ（ＡＤＣ）、デジタル／アナログコンバータ（ＤＡＣ）、デバイス管理リソース、デバイスモニタリングリソース、デバイステスティング管理リソースなどを含む（ただし、それらに限定されない）任意の適切なハードワイヤード回路を含むことが可能である。いくつかの実施態様においては、専用回路１３０は、処理システム（ＰＳ）およびプラットフォーム管理コントローラ（ＰＭＣ）を含むことが可能である。いくつかの実施態様においては、ＰＳは、デバイス１００のＩ／Ｏピンに直接結合するように構成可能ないくつかのプロセッサコア、キャッシュメモリ、ならびに一方向インターフェースおよび／または双方向インターフェースを含むことが可能である。いくつかの態様においては、それぞれのプロセッサコアは、順次データ処理のために使用されることが可能である中央処理装置（ＣＰＵ）またはスカラプロセッサを含むことが可能である。ＰＭＣは、外部メモリから提供される構成データ（構成ビットストリームなど）に基づいてデバイス１００を起動および構成するために使用されることが可能である。ＰＭＣは、ＰＬ１１０を構成するために、ならびにデバイス１００のさまざまな暗号化、認証、システムモニタリング、およびデバッグ機能を制御するために使用されることも可能である。
【0042】
ＣＣＩＸおよびＰＣＩｅモジュール（ＣＰＭ）１４０は、デバイス１００と、いくつかの周辺コンポーネント（外部デバイスまたはチップなど）との間における接続性を提供するいくつかのインターフェースを含むことが可能である。いくつかの実施態様においては、ＣＰＭ１４０は、いくつかのペリフェラルインターコネクトエクスプレス（ＰＣＩｅ）インターフェースおよびアクセラレータ向けキャッシュコヒーレントインターコネクト（ＣＣＩＸ）インターフェースを含むことが可能であり、これらは、トランシーバ１５０を介したその他のデバイスまたはチップへの接続性を提供する。いくつかの態様においては、ＰＣＩｅおよびＣＣＩＸインターフェースは、トランシーバ１５０の一部として実装されることが可能である。
【0043】
プログラマブルインターコネクトファブリック（簡略化のために示されていない）は、ブロックレベルおよび／またはデバイスレベルの信号ルーティングリソースを提供することが可能であり、これらは、プログラマブルファブリックの近くの領域における回路およびサブシステムを、対応する構成レジスタ内にロードされた構成データに基づいて選択的にインターコネクトすることが可能である。いくつかの実施態様においては、プログラマブルインターコネクトファブリックは、複数のファブリックサブ領域（ＦＳＲ）を含むことが可能であり、これらは、繰り返し可能なタイルとして実装されること、およびデバイス１００の全体にわたって分散されることが可能である。いくつかの態様においては、ＦＳＲは、ＰＬ１１０のさまざまなプログラマブルロジック回路（ＣＬＢ、ＤＳＰ、およびＢＲＡＭなど）に関連付けられているプログラマブルインターコネクト要素の部分を含むことが可能である。
【0044】
トランシーバ１５０は、デバイス１００に接続されている１つまたは複数のその他のデバイスまたはチップ（簡略化のために示されていない）との信号接続を提供することが可能である。トランシーバ１５０は、たとえば、ギガビットシリアルトランシーバなど、いくつかの異なるデータシリアライザおよびデシリアライザ（ＳＥＲＤＥＳ）を含むことが可能である。いくつかの実施態様においては、トランシーバ１５０は、図１において示されているように、デバイス１００の右側および左側に沿ったさまざまな場所に配置されているいくつかの繰り返し可能なタイルとして実装されることが可能である。その他の実施態様においては、トランシーバ１５０は、デバイス１００のその他の適切な場所に配置されることが可能である。
【0045】
Ｉ／Ｏブロック１６０は、デバイスのＩ／Ｏピン（簡略化のために示されていない）に結合されており、デバイス１００のためのＩ／Ｏ機能を提供することが可能である。たとえば、Ｉ／Ｏブロック１６０は、１つまたは複数のその他のデバイスからデータを受信することが可能であり、受信されたデータをデバイス１００におけるいくつかの宛先へ運ぶことが可能である。Ｉ／Ｏブロック１６０は、デバイス１００におけるいくつかのソースからデータを受信することも可能であり、受信されたデータを、デバイスのＩ／Ｏピンを介して１つまたは複数のその他のデバイスへ運ぶことが可能である。いくつかの実施態様においては、Ｉ／Ｏブロック１６０は、繰り返し可能なタイルとして実装されることが可能である。デバイス１００は、任意の適切な数のＩ／Ｏブロック１６０を含むことが可能であり、そのため、図１において示されている例示的な実施態様は、例示的なものにすぎない。
【0046】
Ｉ／Ｏブロック１６０は、任意の数の適切なＩ／Ｏ回路またはデバイスを含むことが可能である。いくつかの実施態様においては、Ｉ／Ｏブロック１６０は、超高性能Ｉ／Ｏ（ＸＰＩＯ）回路、高密度Ｉ／Ｏ（ＨＤＩＯ）回路、および多重化Ｉ／Ｏ（ＭＩＯ）回路を含むことが可能である。ＸＰＩＯ回路は、高速で低レイテンシのインターフェースをメモリコントローラ１７０に提供することなどの高性能通信用に最適化されることが可能である。ＨＤＩＯ回路は、（ＸＰＩＯ回路と比較して）低速かつ高電圧のＩ／Ｏ機能をサポートするコスト効率のよい解決策を提供することが可能である。ＭＩＯ回路は、たとえば、ＰＬ１１０、専用回路１３０、およびＣＰＭ１４０など、さまざまなサブシステムによってアクセスされることが可能である汎用Ｉ／Ｏリソースを提供することが可能である。
【0047】
いくつかの実施態様においては、Ｉ／Ｏブロック１６０の第１の列は、デバイス１００の下端に沿って配置されている繰り返し可能なタイルとして実装されることが可能であり、Ｉ／Ｏブロック１６０の第２の列は、デバイス１００の上端に沿って配置されている繰り返し可能なタイルとして実装されることが可能である。いくつかの態様においては、Ｉ／Ｏブロック１６０を実装する繰り返し可能なタイルは、互いに異なることが可能である。たとえば、いくつかのＩ／Ｏブロック１６０は、ＸＰＩＯ回路を実装することが可能であり、その他のＩ／Ｏブロック１６０は、ＨＤＩＯ回路を実装することが可能であり、その他のＩ／Ｏブロック１６０は、ＭＩＯ回路を実装することが可能である。
【0048】
メモリコントローラ１７０は、デバイス１００の内部および／または外部で提供されるさまざまなメモリリソースへのアクセスを制御するために使用されることが可能である。メモリコントローラ１７０は、ダブルデータレートｖ４（ＤＤＲ４）メモリコントローラ、ダブルデータレートｖ５（ＤＤＲ５）メモリコントローラ、高帯域幅メモリ（ＨＢＭ）コントローラ、および／またはその他の適切なメモリコントローラを含むことが可能である。１つまたは複数の実施態様においては、メモリコントローラ１７０のうちのいくつかまたはすべては、メモリアクセス効率を改善することが可能であるトランザクション並べ替え機能を有するスケジューラを含むことが可能である。
【0049】
いくつかの実施態様においては、メモリコントローラ１７０の第１の行は、デバイス１００の下端に沿って配置されている繰り返し可能なタイルとして実装されることが可能であり、メモリコントローラ１７０の第２の行は、デバイス１００の上端に沿って配置されている繰り返し可能なタイルとして実装されることが可能である。いくつかの態様においては、メモリコントローラ１７０を実装する繰り返し可能なタイルは、互いに異なることが可能である。たとえば、第１の数のメモリコントローラ１７０は、ＤＤＲ４メモリコントローラを実装することが可能であり、第２の数のメモリコントローラ１７０は、ＬＰＤＤＲ４メモリコントローラを実装することが可能であり、第３の数のメモリコントローラ１７０は、ＨＢＭコントローラを実装することが可能である。Ｉ／Ｏブロック１６０およびメモリコントローラ１７０を実装する繰り返し可能なタイルは、たとえば、図１の例において示されているように、互いに対して交互に配置または分配されることが可能である。デバイス１００は、任意の数のＩ／Ｏブロック１６０およびメモリコントローラ１７０を含むことが可能であり、そのため、図１において示されているＩ／Ｏブロック１６０およびメモリコントローラ１７０の数および位置は、例示的なものにすぎない。
【0050】
簡略化のために図１においては示されていないが、デバイス１００は、Ｉ／Ｏブロック１６０と、ＰＬ１１０内に提供されているプログラマブルインターコネクトとの間における接続性を提供する境界ロジックインターフェース（ＢＬＩ）を含むことが可能である。いくつかの態様においては、ＢＬＩは、大きくて複雑な外部デバイス（ＨＢＭなど）が、デバイス１００のプログラマブルファブリックにおいて、はるかに小さなブロック（ＣＬＢなど）として現れることを可能にすることができる。いくつかの実施態様においては、ＢＬＩは、プログラマブルファブリックの上部および下部の境界または端部に配置されている複数の行にアレンジされることが可能である。この様式においては、ＢＬＩは、列状のロジック構造（ＣＬＢ列またはＤＳＰ列など）と、Ｉ／Ｏリソースの行（Ｉ／Ｏブロック１６０など）との間において信号をルーティングするために使用されることが可能である。
【0051】
図２は、いくつかの実施態様によるトランシーバ２００の簡略化されたブロック図を示している。トランシーバ２００は、図１のトランシーバ１５０のうちの１つまたは複数の一例であることが可能であり、入力端子（ＩＮ）と出力端子（ＯＵＴ）との間において結合されている送信（ＴＸ）フロントエンド２１０、送信データ処理ブロック２２０、直交クロックジェネレータ２３０、受信（ＲＸ）データ処理ブロック２４０、および受信フロントエンド２５０を含むように示されている。いくつかの実施態様においては、トランシーバ２００は、ギガビットＳＥＲＤＥＳトランシーバであることが可能である。その他の実施態様においては、トランシーバ２００は、別の適切なタイプまたは構成のものであることが可能である。
【0052】
直交クロックジェネレータ２３０は、ＴＸデータ処理ブロック２２０に、およびＲＸデータ処理ブロック２４０に結合されており、基準クロック信号ＣＬＫＲＥＦを受信するための入力端子を含む。図２の例に関しては、基準クロック信号ＣＬＫＲＥＦは、基準クロックジェネレータ２０１によって生成され、基準クロックジェネレータ２０１は、クリスタルベースの発振器、位相ロックループなどを含む（ただし、それらに限定されない）任意の実現可能な基準クロックソースであることが可能である。その他の実施態様においては、基準クロック信号ＣＬＫＲＥＦは、別の適切な回路または発振器によって生成されることが可能である。
【0053】
直交クロックジェネレータ２３０は、ＣＬＫＲＥＦに基づいて第１の直交クロック信号２３１および第２の直交クロック信号２３２を生成することが可能である。いくつかの実施態様においては、第１の直交クロック信号２３１は、データを送信するために使用されることが可能であり、第２の直交クロック信号２３２は、データを受信するために使用されることが可能である。簡略化のために図２においては示されていないが、第１の直交クロック信号２３１は、同相（Ｉ）成分および直交（Ｑ）成分を含むことが可能であり、第２の直交クロック信号２３２は、Ｉ成分およびＱ成分を含むことが可能である。いくつかの実施態様においては、第１の直交クロック信号２３１のＩおよびＱ成分（ＩおよびＱクロック信号と呼ばれる場合もある）は、差動信号として実装されることが可能であり、第２の直交クロック信号２３２のＩおよびＱ成分（ＩおよびＱクロック信号と呼ばれる場合もある）は、差動信号として実装されることが可能である。
【0054】
１つまたは複数の実施態様においては、第１の直交クロック信号２３１は、周波数において第２の直交クロック信号２３２に関連していることが可能であるが、位相において第２の直交クロック信号２３２に対してオフセットされることが可能である。たとえば、第１および第２の直交クロック信号２３１～２３２は、同じ周波数を有すること、および位相において互いから４５度オフセットされていることが可能である。別の例として、第１および第２の直交クロック信号２３１～２３２は、同じ周波数を有すること、および位相において互いから９０度（または４５度の何らかのその他の適切な整数倍）オフセットされていることが可能である。
【0055】
送信データ処理ブロック２２０は、直交クロックジェネレータ２３０と送信フロントエンド２１０との間において結合されており、直交クロックジェネレータ２３０によって生成された第１の直交クロック信号２３１を受信することが可能である。送信データ処理ブロック２２０は、トランシーバ２００によって送信されることになる出力データ２２１を受信することも可能である。出力データ２２１は、ＰＬ１１０、専用回路１３０、または、図１のプログラマブルデバイス１００の任意のその他の実現可能な回路、コンポーネント、もしくはサブシステムによって提供されることが可能である。送信データ処理ブロック２２０は、第１の直交クロック信号２３１を使用して、送信のために出力データ２２１をエンコードかつ／または変調することが可能である。いくつかの実施態様においては、送信データ処理ブロック２２０は、第１の直交クロック信号２３１に基づいて出力データ２２１をシリアライズすることが可能である。
【0056】
送信フロントエンド２１０は、送信データ処理ブロック２２０によって提供されるエンコードおよび／または変調された出力データを処理することが可能であり、処理された出力データを送信データ２１１として有線またはワイヤレスの通信メディアに提供することが可能である。送信フロントエンド２１０は、処理された出力データを送信データ２１１としての送信用に準備するのに適した任意の数の回路またはコンポーネントを含むことが可能である。たとえば、いくつかの態様においては、送信フロントエンド２１０は、ノイズ、歪み、およびタイミングエラーを最小化しながら信号のインテグリティーを高めるように構成されている増幅器、ミキサ、フィルタ、およびその他のコンポーネントを含むことが可能である。
【0057】
受信フロントエンド２５０は、入力端子ＩＮを介して、ワイヤレスメディアまたは有線接続のいずれかを介して、１つまたは複数のその他のデバイスまたは回路からＲＸデータ２５１を受信することが可能である。いくつかの実施態様においては、受信フロントエンド２５０は、増幅器、ミキサ、フィルタ、ならびに、データロス、ノイズ、および歪みを最小化しながらデータ受信レートを最大化するのに適した任意のその他の回路またはコンポーネントを含むことが可能である。受信フロントエンド２５０は、ＲＸデータ２５１を受信データ処理ブロック２４０に提供することが可能である。
【0058】
受信データ処理ブロック２４０は、直交クロックジェネレータ２３０にも結合されており、第２の直交クロック信号２３２を使用してＲＸデータ２５１をデコードおよび／または復調して、入力データ２４１を生成することが可能である。入力データ２４１は、ＰＬ１１０、専用回路１３０、または、図１のプログラマブルデバイス１００の任意のその他の実現可能な回路、コンポーネント、もしくはサブシステムに提供されること（またはルーティングされること）が可能である。いくつかの実施態様においては、受信データ処理ブロック２４０は、第２の直交クロック信号２３２に基づいてＲＸデータ２５１をデシリアライズすることが可能である。
【0059】
図３は、いくつかの実施態様による例示的な直交クロックジェネレータ３００のブロック図を示している。直交クロックジェネレータ３００は、注入同期発振器（ＩＬＯ）３１０、第１の位相補間器３２１、第２の位相補間器３２２、直交ロックループ（ＱＬＬ）３４０、および電圧レギュレータ３５０を含むことが可能である。いくつかの態様においては、直交クロックジェネレータ３００は、図２の直交クロックジェネレータ２３０の一例であることが可能である。
【0060】
ＩＬＯ３１０は、基準クロックジェネレータ２０１に結合されている第１の入力と、電圧レギュレータ３５０に結合されている第２の入力と、第１および第２の位相補間器３２１～３２２に結合されている出力とを含み、基準クロック信号ＣＬＫＲＥＦと同じ周波数を有する一方で位相において互いに対してオフセットされている複数のクロック信号を生成することが可能である任意の適切なＩＬＯであることが可能である。いくつかの実施態様においては、ＩＬＯ３１０は、差動発振器として構成されることが可能であり、基準クロックジェネレータ２０１は、差動クロック信号としてＣＬＫＲＥＦを提供することが可能である。
【0061】
ＩＬＯ３１０は、ＣＬＫＲＥＦに周波数ロックされているＭ個のクロック信号ＣＬＫＩＬＯを生成することが可能であり、この場合、Ｍは、１よりも大きい整数である。クロック信号ＣＬＫＩＬＯは、クロック位相と呼ばれる場合もあり、等しく間隔を空けられているか、または位相において互いからオフセットされている場合があり、たとえば、それによってクロック信号ＣＬＫＩＬＯのうちのそれぞれは、基準位相オフセットの整数倍である一意の位相を有する。たとえば、図３の実施態様においては、ＩＬＯ３１０は、位相において互いから４５度オフセットされているＭ＝８個のクロック信号ＣＬＫＩＬＯを生成し、この場合、第１のクロック信号ＣＬＫ＿０は、位相オフセットを有しておらず、第２のクロック信号ＣＬＫ＿４５は、ＣＬＫ＿０に対して４５度の位相オフセットを有しており、第３のクロック信号ＣＬＫ＿９０は、ＣＬＫ＿０に対して９０度の位相オフセットを有しており、第４のクロック信号ＣＬＫ＿１３５は、ＣＬＫ＿０に対して１３５度の位相オフセットを有しており、第５のクロック信号ＣＬＫ＿１８０は、ＣＬＫ＿０に対して１８０度の位相オフセットを有しており、第６のクロック信号ＣＬＫ＿２２５は、ＣＬＫ＿０に対して２２５度の位相オフセットを有しており、第７のクロック信号ＣＬＫ＿２７０は、ＣＬＫ＿０に対して２７０度の位相オフセットを有しており、第８のクロック信号ＣＬＫ＿３１５は、ＣＬＫ＿０に対して３１５度の位相オフセットを有している。
【0062】
第１の位相補間器３２１および第２の位相補間器３２２は、相補型金属酸化膜シリコン（ＣＭＯＳ）テクノロジー、電流モードロジック（ＣＭＬ）、または任意のその他の実現可能なテクノロジーを使用して実装されることが可能である。第１の位相補間器３２１は、ＩＬＯ３１０によって提供されるＭ個のクロック信号ＣＬＫＩＬＯの第１のセットを使用して、１つまたは複数の同相（Ｉ）出力クロック信号を生成することが可能であり、第２の位相補間器３２２は、ＩＬＯ３１０によって提供されるＭ個のクロック信号ＣＬＫＩＬＯの第２のセットを使用して、１つまたは複数の直交（Ｑ）出力クロック信号を生成することが可能である。図３の例においては、第１の位相補間器３２１は、Ｉおよび
個の信号として表される差動同相（Ｉ）出力クロック信号を生成することが可能であり、この場合、
は、Ｉの論理補数である。同様に、第２の位相補間器３２２は、Ｑおよび
個の信号として表される差動直交（Ｑ）出力クロック信号を生成することが可能であり、この場合、
は、Ｑの論理補数である。その他の例においては、第１および第２の位相補間器３２１～３２２は、それぞれ、シングルエンドのＩおよびＱクロック信号を生成することが可能である。
【0063】
いくつかの実施態様においては、第１の位相補間器３２１は、クロック信号ＣＬＫＩＬＯの第１のセット（または第２のセット）の１対の隣接するクロック信号の間を補間して、同相出力クロック信号を生成することが可能であり、たとえば、それによってＩおよび
個の信号は、任意の所望の位相を有することが可能である。同様に、第２の位相補間器３２２は、クロック信号ＣＬＫＩＬＯの第２のセット（または第１のセット）の１対の隣接するクロック信号の間を補間して、直交出力クロック信号を生成することが可能であり、たとえば、それによってＱおよび
個の信号は、任意の所望の位相を有することが可能である。
【0064】
ＱＬＬ３４０は、ＩＬＯ３１０の１つまたは複数の出力に結合されているいくつかの入力を含み、電圧レギュレータ３５０の制御端子に結合されている出力を含む。いくつかの実施態様においては、ＱＬＬ３４０は、Ｍ個のクロック信号ＣＬＫＩＬＯ（クロック信号ＣＬＫ＿０、ＣＬＫ＿４５、ＣＬＫ＿９０、ＣＬＫ＿１３５、ＣＬＫ＿１８０、ＣＬＫ＿２２５、ＣＬＫ＿２７０、およびＣＬＫ＿３１５など）を受信することが可能であり、Ｍ個のクロック信号ＣＬＫＩＬＯの間における１つまたは複数の関係に基づいて制御信号（ＣＴＲＬ）を生成するように構成されることが可能である。ＣＴＲＬ信号は、電圧レギュレータ３５０の制御入力に提供され、電圧レギュレータ３５０は次いで、ＣＴＲＬ信号に少なくとも部分的に基づいて基準電圧ＶＲＥＦを生成することが可能である。
【0065】
電圧レギュレータ３５０は、ＩＬＯ３１０、第１の位相補間器３２１、および第２の位相補間器３２２の制御端子に基準電圧ＶＲＥＦを提供することが可能である。基準電圧ＶＲＥＦは、ＩＬＯ３１０、第１の位相補間器３２１、および第２の位相補間器３２２の１つまたは複数の動作特性を制御、調整、または修正するために使用されることが可能である。
【0066】
いくつかの実施態様においては、ＱＬＬ３４０は、図２の受信データ処理ブロック２４０によって提供される１つまたは複数の信号（簡略化のために示されていない）を受信することも可能である。これらの１つまたは複数の信号は、着信ＲＸデータのさまざまな特性を具体化することまたは示すことが可能であり、ＱＬＬ３４０は、これらの１つまたは複数の信号に少なくとも部分的に基づいて制御信号ＣＴＲＬを生成するように構成されることが可能である。たとえば、いくつかの態様においては、これらの１つまたは複数の信号は、同相出力クロック信号とＲＸデータとの間における特定の関係を第１の位相補間器３２１に保持させる、かつ／または直交出力クロック信号とＲＸデータとの間における特定の関係を第２の位相補間器３２２に保持させる様式で基準電圧ＶＲＥＦを調整することが可能である。
【0067】
第１および第２の位相補間器３２１～３２２内の回路素子（ミキサおよびフィルタなど）の間における不整合は、同相出力クロック信号と直交クロック信号との間におけるタイミングの不整合を引き起こす場合がある。本開示のその他の態様によれば、Ｉ出力クロック信号とＱ出力クロック信号との間におけるタイミングの不整合は、（図３の２つの位相補間器３２１～３２２ではなく）単一の位相補間器を使用することによって回避されることが可能である。
【0068】
図４Ａは、いくつかの実施態様による別の例示的な直交クロックジェネレータ４００のブロック図を示している。直交クロックジェネレータ４００は、図２の直交クロックジェネレータ２３０の一例であることが可能であり、第１のＩＬＯ４１１、第２のＩＬＯ４１２、位相補間器４２０、複数のバッファ４３１、４３３、および４３５、複数の選択回路４３２および４３４、直交ロックループ（ＱＬＬ）４４０、電圧レギュレータ４５０、粗周波数追跡回路４６０、ならびにスイッチ４６５を含むように示されている。
【0069】
第１のＩＬＯ４１１は、第１の基準電圧ＶＲＥＦ１を受け取るために結合されている第１の入力と、電圧レギュレータ４５０に結合されている第２の入力と、第１のバッファ４３１に結合されている出力とを含み、基準クロック信号ＣＬＫＲＥＦと同じ周波数を有する一方で位相において互いに対してオフセットされている複数のクロック信号を生成することが可能である任意の適切なＩＬＯであることが可能である。第１の基準クロック信号ＣＬＫＲＥＦは、基準クロックジェネレータ２０１（簡略化のために図４においては示されていない）によって、あるいは別の適切なクロック生成回路によって生成されることが可能である。いくつかの実施態様においては、第１のＩＬＯ４１１は、差動発振器として構成されることが可能であり、基準クロックジェネレータ２０１は、差動クロック信号としてＣＬＫＲＥＦを提供することが可能である。
【0070】
第１のＩＬＯ４１１は、ＣＬＫＲＥＦ１に周波数ロックされているＰ個の第１のクロック信号ＣＬＫＩＬＯ１を生成することが可能であり、この場合、Ｐは、１よりも大きい整数である。第１のクロック信号ＣＬＫＩＬＯ１は、クロック位相と呼ばれる場合もあり、等しく間隔を空けられているか、または位相において互いからオフセットされている場合があり、たとえば、それによって第１のクロック信号ＣＬＫＩＬＯ１のうちのそれぞれは、基準位相オフセットの整数倍である一意の位相を有する。たとえば、いくつかの実施態様においては、第１のＩＬＯ４１１は、位相において互いから４５度オフセットされているＰ＝８個の第１のクロック信号ＣＬＫＩＬＯ１を生成することが可能であり、この場合、第１のクロック信号ＣＬＫ＿０は、位相オフセットを有しておらず、第２のクロック信号ＣＬＫ＿４５は、ＣＬＫ＿０に対して４５度の位相オフセットを有しており、第３のクロック信号ＣＬＫ＿９０は、ＣＬＫ＿０に対して９０度の位相オフセットを有しており、第４のクロック信号ＣＬＫ＿１３５は、ＣＬＫ＿０に対して１３５度の位相オフセットを有しており、第５のクロック信号ＣＬＫ＿１８０は、ＣＬＫ＿０に対して１８０度の位相オフセットを有しており、第６のクロック信号ＣＬＫ＿２２５は、ＣＬＫ＿０に対して２２５度の位相オフセットを有しており、第７のクロック信号ＣＬＫ＿２７０は、ＣＬＫ＿０に対して２７０度の位相オフセットを有しており、第８のクロック信号ＣＬＫ＿３１５は、ＣＬＫ＿０に対して３１５度の位相オフセットを有している。
【0071】
いくつかの実施態様においては、第１のＩＬＯ４１１によって生成された第１のクロック信号ＣＬＫＩＬＯ１をバッファ４３１によってバッファリングして、バッファリングされた第１のクロック信号ＣＬＫＩＬＯ１’を生成することが可能であり、これは、位相補間器４２０に、および第１の選択回路４３２に提供されることが可能である。その他の実施態様においては、任意選択のバッファ４３１（破線によって示されている）は、省略されることが可能であり、第１のクロック信号ＣＬＫＩＬＯ１は、位相補間器４２０に、および第１の選択回路４３２に提供されることが可能である。いくつかの実施態様においては、任意選択のバッファ４３５（破線によって示されている）は、バッファリングされた第１のクロック信号ＣＬＫＩＬＯ１’を位相補間器４２０のためにバッファリングすることが可能である。その他の実施態様においては、任意選択のバッファ４３５は、省略されることが可能である。
【0072】
位相補間器４２０は、第１のＩＬＯ４１１によって提供される第１のクロック信号ＣＬＫＩＬＯ１を使用して、第２の基準クロック信号ＣＬＫＲＥＦ２を生成することが可能である。図４の例においては、位相補間器４２０は、第２の基準クロック信号ＣＬＫＲＥＦ２を差動信号として生成することが可能である。いくつかの実施態様においては、位相補間器４２０は、複数の第１のクロック信号ＣＬＫＩＬＯ１の１対の隣接するクロック信号の間を補間して、第２の基準クロック信号ＣＬＫＲＥＦ２を生成することが可能である。この様式においては、位相補間器４２０は、第１のクロック信号ＣＬＫＩＬＯ１に対して任意の位相関係を有する第２の基準クロック信号ＣＬＫＲＥＦ２を生成することが可能である。追加として、または代替として、位相補間器４２０は、関連付けられている受信回路（クロックデータ復元回路および／または受信データ処理ブロックなど）から信号４２２を受信することが可能であり、その信号４２２を使用して、補間を制御または調整することが可能である。
【0073】
位相補間器４２０は、相補型金属酸化膜シリコン（ＣＭＯＳ）テクノロジー、電流モードロジック（ＣＭＬ）、または任意のその他の実現可能なテクノロジーを使用して実装されることが可能である。いくつかの実施態様においては、位相補間器４２０は、図３の第１の位相補間器３２１または第２の位相補間器３２２の一例であることが可能である。それゆえに、簡略化のために示されていないが、Ｐ個の第１のクロック信号ＣＬＫＩＬＯ１のそれぞれは、位相補間器４２０の対応する入力に提供されることが可能であり、位相補間器４２０は、Ｐ個の第１のクロック信号ＣＬＫＩＬＯ１の間における関係に基づいて第２の基準クロック信号ＣＬＫＲＥＦ２を生成することが可能である。
【0074】
第１の選択回路４３２は、第１のクロック信号ＣＬＫＩＬＯ１のうちの２つ（またはペア）を選択して、Ｉ／Ｑ出力クロック信号４１６として提供するように構成されることが可能である。いくつかの実施態様においては、第１の選択回路４３２は、第１のクロック信号ＣＬＫＩＬＯ１のうちの任意の適切なペアを選択して、Ｉ／Ｑ ＴＸ出力クロック信号４１６として提供することが可能である。図２の送信データ処理ブロック２２０などの送信回路が、Ｉ／Ｑ出力クロック信号４１６を使用して、送信のためにデータをエンコードまたは変調することが可能である。
【0075】
第２のＩＬＯ４１２は、位相補間器４２０に結合されている第１の入力と、電圧レギュレータ４５０からＶＲＥＦを受け取るための第２の入力と、任意選択のバッファ４３３（破線によって示されている）に結合されている出力とを含み、第２の基準クロック信号ＣＬＫＲＥＦ２と同じ周波数を有する一方で位相において互いに対してオフセットされている複数のクロック信号を生成することが可能である任意の適切なＩＬＯであることが可能である。第２のＩＬＯ４１２は、ＣＬＫＲＥＦ２に周波数ロックされているＰ個の第２のクロック信号ＣＬＫＩＬＯ２を生成することが可能であり、この場合、Ｐは、１よりも大きい整数である。第２のクロック信号ＣＬＫＩＬＯ２は、クロック位相と呼ばれる場合もあり、等しく間隔を空けられているか、または位相において互いからオフセットされている場合があり、たとえば、それによって第２のクロック信号ＣＬＫＩＬＯ２のうちのそれぞれは、基準位相オフセットの整数倍である一意の位相を有する。
【0076】
いくつかの実施態様においては、第２のクロック信号ＣＬＫＩＬＯ２は、等しく間隔を空けられているか、または位相において互いからオフセットされている場合もあり、たとえば、それによって第２のクロック信号ＣＬＫＩＬＯ２のうちのそれぞれは、基準位相オフセットの整数倍である一意の位相を有する。たとえば、いくつかの実施態様においては、第２のＩＬＯ４１２は、位相において互いから４５度オフセットされているＰ＝８個の第２のクロック信号ＣＬＫＩＬＯ２を生成することが可能であり、この場合、第１のクロック信号ＣＬＫ＿０は、位相オフセットを有しておらず、第２のクロック信号ＣＬＫ＿４５は、ＣＬＫ＿０に対して４５度の位相オフセットを有しており、第３のクロック信号ＣＬＫ＿９０は、ＣＬＫ＿０に対して９０度の位相オフセットを有しており、第４のクロック信号ＣＬＫ＿１３５は、ＣＬＫ＿０に対して１３５度の位相オフセットを有しており、第５のクロック信号ＣＬＫ＿１８０は、ＣＬＫ＿０に対して１８０度の位相オフセットを有しており、第６のクロック信号ＣＬＫ＿２２５は、ＣＬＫ＿０に対して２２５度の位相オフセットを有しており、第７のクロック信号ＣＬＫ＿２７０は、ＣＬＫ＿０に対して２７０度の位相オフセットを有しており、第８のクロック信号ＣＬＫ＿３１５は、ＣＬＫ＿０に対して３１５度の位相オフセットを有している。いくつかの態様においては、第２のクロック信号ＣＬＫＩＬＯ２を任意選択のバッファ４３３に提供して、複数のバッファリングされた第２のクロック信号ＣＬＫＩＬＯ２’を生成することが可能である。
【0077】
第２の選択回路４３４は、第２のクロック信号ＣＬＫＩＬＯ２のうちの２つ（またはペア）を選択して、Ｉ／Ｑ ＲＸ出力クロック信号４３６として提供するように構成されることが可能である。いくつかの実施態様においては、第２の選択回路４３４は、第２のクロック信号ＣＬＫＩＬＯ２のうちの任意の適切なペアを選択して、Ｉ／Ｑ ＲＸ出力クロック信号４３６として提供することが可能である。図２の受信データ処理ブロック２４０などの受信回路が、Ｉ／Ｑ ＲＸ出力クロック信号４３６を使用して、トランシーバ４００によって受信されたデータをデコードまたは復調することが可能である。
【0078】
ＱＬＬ４４０は、（任意選択のバッファ４３３を介して）第２のＩＬＯ４１２の１つまたは複数の出力に結合されているいくつかの入力を含み、電圧レギュレータ４５０の制御端子に結合されている出力を含む。いくつかの実施態様においては、ＱＬＬ４４０は、Ｐ個の第２のクロック信号ＣＬＫＩＬＯ２（クロック信号ＣＬＫ＿０、ＣＬＫ＿４５、ＣＬＫ＿９０、ＣＬＫ＿１３５、ＣＬＫ＿１８０、ＣＬＫ＿２２５、ＣＬＫ＿２７０、およびＣＬＫ＿３１５など）を受信することが可能であり、それらの第２のクロック信号ＣＬＫＩＬＯ２の間における１つまたは複数の関係に基づいて制御信号（ＣＴＲＬ）を生成するように構成されることが可能である。ＣＴＲＬ信号は、電圧レギュレータ４５０の制御入力に提供され、電圧レギュレータ４５０は次いで、ＣＴＲＬ信号に少なくとも部分的に基づいて基準電圧ＶＲＥＦを生成することが可能である。
【0079】
電圧レギュレータ４５０は、第１のＩＬＯ４１１、第２のＩＬＯ４１２、位相補間器４２０、ならびに任意選択のバッファ４３１および４３３の制御端子に基準電圧ＶＲＥＦを提供することが可能である。基準電圧ＶＲＥＦは、第１のＩＬＯ４１１、第２のＩＬＯ４１２、および位相補間器４２０（ならびに任意選択のバッファ４３１および４３３）の１つまたは複数の動作特性を制御、調整、または修正するために使用されることが可能である。いくつかの実施態様においては、ＱＬＬ４４０は、第２のクロック信号ＣＬＫＩＬＯ２の相対位相に基づいて制御信号（ＣＴＲＬ）の値を制御または調整することが可能である。電圧レギュレータ４５０は、制御信号（ＣＴＲＬ）に少なくとも部分的に基づいてＶＲＥＦの値を調整することが可能であり、それによって、第１のＩＬＯ４１１、第２のＩＬＯ４１２、および位相補間器４２０のさまざまなオペレーションをＱＬＬ４４０が基本的に制御することを可能にする。いくつかの実施態様においては、電圧レギュレータ４５０は、任意選択のバッファ４３１および４３３のオペレーションを制御することも可能である。
【0080】
粗周波数追跡回路４６０は、有限状態機械（ＦＳＭ）４６１およびデジタル／アナログコンバータ（ＤＡＣ）４６２を含むことが可能であり、少なくとも第１のＩＬＯ４１１および第２のＩＬＯ４１２の初期始動オペレーションを制御するために使用されることが可能である。いくつかの実施態様においては、粗周波数追跡回路４６０は、起動状態を検知したことに応答して制御電圧ＶＣＴＲＬを生成し、その制御電圧ＶＣＴＲＬを使用して、起動オペレーション中にＱＬＬ４４０によって生成されたＣＴＲＬ信号を一時的に無効にすることが可能である。より具体的には、起動状態を検知すると、ＦＳＭ４６１は、スイッチ４６５を閉じさせる（導電状態になど）選択信号をアサートすることが可能であり、スイッチ４６５を介してＣＴＲＬ信号を無効にするレベルまでＶＣＴＲＬをＤＡＣ４６２に駆動させるデジタル電圧またはコードを出力することが可能であり、たとえば、それによって電圧レギュレータ４５０は、起動状態中に直交ロックが確立される前に少なくとも第１のＩＬＯ４１１および第２のＩＬＯ５１２の発振周波数を制御することが可能である。その他の時間においては、ＦＳＭ４６１は、ＳＥＬ信号をデアサートして、スイッチ４６５を開くことが可能である（スイッチ４６５を非導電状態に保持するためになど）。
【0081】
いくつかの実施態様においては、Ｉ／Ｑ不整合が、Ｉ／Ｑ ＴＸクロック信号４１６の間に存在する場合があり、かつ／またはＩ／Ｑ ＲＸクロック信号４３６の間に存在する場合がある。Ｉ／Ｑ ＴＸクロック信号４１６の間における不整合、およびＩ／Ｑ ＲＸクロック信号４３６の間における不整合は、ＱＬＬ４４０が第２のクロック信号ＣＬＫＩＬＯ２をモニタしている一方で第１のクロック信号ＣＬＫＩＬＯ１をモニタしていないことによって引き起こされる場合がある。
【0082】
図４Ｂは、その他の実施態様による別の例示的な直交クロックジェネレータ４０１のブロック図を示している。直交クロックジェネレータ４０１は、図４Ａの直交クロックジェネレータ４００と多くの側面において同様であるが、相違点として、ＱＬＬ４４０は、たとえば、バッファリングされた第２のクロック信号ＣＬＫＩＬＯ２’ではなく、バッファリングされた第１のクロック信号ＣＬＫＩＬＯ１’を入力信号として受信する。
【0083】
図５Ａは、いくつかの実施態様による別の例示的な直交クロックジェネレータ５００のブロック図を示している。直交クロックジェネレータ５００は、第１のＩＬＯ５１１、第２のＩＬＯ５１２、位相補間器５２０、第１の任意選択のバッファ５３１、第１の選択回路５３２、第２の任意選択のバッファ５３３、第２の選択回路５３４、第１のＱＬＬ５４１、第２のＱＬＬ５４２、第１の電圧レギュレータ５５１、第２の電圧レギュレータ５５２、粗周波数追跡回路５６０、第１のスイッチ５６１、および第２のスイッチ５６２を含むことが可能である。以降でさらに詳しく論じられているように、直交クロックジェネレータ５００は、送信データ処理ブロックによって使用されるＩ／Ｑ ＴＸクロック信号５１６を制御するために第１のＱＬＬ５４１を使用することが可能であり、受信データ処理ブロックによって使用されるＩ／Ｑ ＲＸクロック信号５３６を制御するために第２のＱＬＬ５４２を使用することが可能である。
【0084】
第１のＩＬＯ５１１は、第１の基準クロック信号ＣＬＫＲＥＦ１を受信するために結合されている第１の入力と、第１の電圧レギュレータ５５１によって生成された第１の基準電圧ＶＲＥＦ１を受け取るための第２の入力と、第１のバッファ５３１に結合されている出力とを含み、第１の基準クロック信号ＣＬＫＲＥＦ１と同じ周波数を有する一方で位相において互いに対してオフセットされている複数のクロック信号を生成することが可能である任意の適切なＩＬＯであることが可能である。第１の基準クロック信号ＣＬＫＲＥＦ１は、基準クロックジェネレータ２０１（簡略化のために図５においては示されていない）によって、あるいは代替として別の適切なクロック生成回路によって生成されることが可能である。いくつかの実施態様においては、第１のＩＬＯ５１１は、差動発振器として構成されることが可能であり、基準クロックジェネレータ２０１は、差動クロック信号としてＣＬＫＲＥＦ１を提供することが可能である。
【0085】
第１のＩＬＯ５１１は、ＣＬＫＲＥＦ１に周波数ロックされているＮ個の第１のクロック信号ＣＬＫＩＬＯ１を生成することが可能であり、この場合、Ｎは、１よりも大きい整数である。第１のクロック信号ＣＬＫＩＬＯ１は、クロック位相と呼ばれる場合もあり、等しく間隔を空けられているか、または位相において互いからオフセットされている場合があり、たとえば、それによって第１のクロック信号ＣＬＫＩＬＯ１のうちのそれぞれは、基準位相オフセットの整数倍である一意の位相を有する。たとえば、いくつかの実施態様においては、第１のＩＬＯ５１１は、位相において互いから４５度オフセットされているＮ＝８個の第１のクロック信号ＣＬＫＩＬＯ１を生成することが可能であり、この場合、第１のクロック信号ＣＬＫ＿０は、位相オフセットを有しておらず、第２のクロック信号ＣＬＫ＿４５は、ＣＬＫ＿０に対して４５度の位相オフセットを有しており、第３のクロック信号ＣＬＫ＿９０は、ＣＬＫ＿０に対して９０度の位相オフセットを有しており、第４のクロック信号ＣＬＫ＿１３５は、ＣＬＫ＿０に対して１３５度の位相オフセットを有しており、第５のクロック信号ＣＬＫ＿１８０は、ＣＬＫ＿０に対して１８０度の位相オフセットを有しており、第６のクロック信号ＣＬＫ＿２２５は、ＣＬＫ＿０に対して２２５度の位相オフセットを有しており、第７のクロック信号ＣＬＫ＿２７０は、ＣＬＫ＿０に対して２７０度の位相オフセットを有しており、第８のクロック信号ＣＬＫ＿３１５は、ＣＬＫ＿０に対して３１５度の位相オフセットを有している。
【0086】
いくつかの実施態様においては、第１のＩＬＯ５１１によって生成された第１のクロック信号ＣＬＫＩＬＯ１をバッファ５３１によってバッファリングして、バッファリングされた第１のクロック信号ＣＬＫＩＬＯ１’を生成することが可能であり、これは、位相補間器５２０、第１の選択回路５３２、および第１のＱＬＬ５４１に提供されることが可能である。その他の実施態様においては、任意選択のバッファ５３１（破線によって示されている）は、省略されることが可能であり、第１のクロック信号ＣＬＫＩＬＯ１は、位相補間器５２０、第１の選択回路５３２、および第１のＱＬＬ５４１に提供されることが可能である。いくつかの実施態様においては、任意選択のバッファ５３５（破線によって示されている）は、バッファリングされた第１のクロック信号ＣＬＫＩＬＯ１’を位相補間器５２０のためにバッファリングすることが可能である。その他の実施態様においては、任意選択のバッファ５３５は、省略されることが可能である。
【0087】
第１のＱＬＬ５４１は、（任意選択のバッファ５３１を介して）第１のＩＬＯ５１１の１つまたは複数の出力に結合されているいくつかの入力を含み、第１の電圧レギュレータ５５１の制御端子に結合されている出力を含む。いくつかの実施態様においては、第１のＱＬＬ５４１は、Ｎ個の第１のクロック信号ＣＬＫＩＬＯ１（クロック信号ＣＬＫ＿０、ＣＬＫ＿４５、ＣＬＫ＿９０、ＣＬＫ＿１３５、ＣＬＫ＿１８０、ＣＬＫ＿２２５、ＣＬＫ＿２７０、およびＣＬＫ＿３１５など）を受信することが可能であり、それらの第１のクロック信号ＣＬＫＩＬＯ１の間における１つまたは複数の関係に基づいて第１の制御信号（ＣＴＲＬ１）を生成するように構成されることが可能である。ＣＴＲＬ１信号は、第１の電圧レギュレータ５５１の制御入力に提供され、第１の電圧レギュレータ５５１は次いで、ＣＴＲＬ１信号に少なくとも部分的に基づいてＶＲＥＦ１を生成することが可能である。
【0088】
第１の電圧レギュレータ５５１は、第１のＩＬＯ５１１および任意選択のバッファ５３１の制御端子にＶＲＥＦ１を提供して、たとえば、第１のＩＬＯ５１１および任意選択のバッファ５３１の１つまたは複数の動作特性を制御、調整、または修正することが可能である。いくつかの実施態様においては、第１のＱＬＬ５４１は、第１のクロック信号ＣＬＫＩＬＯ１の相対位相に基づいてＣＴＲＬ１信号の値を制御または調整することが可能である。第１の電圧レギュレータ５５１は、ＣＴＲＬ１信号に少なくとも部分的に基づいてＶＲＥＦ１の値を調整することが可能であり、それによって、第１のＩＬＯ５１１のさまざまなオペレーションを第１のＱＬＬ５４１が制御することを可能にする。
【0089】
位相補間器５２０は、第１のＩＬＯ５１１によって提供される第１のクロック信号ＣＬＫＩＬＯ１を使用して、第２の基準クロック信号ＣＬＫＲＥＦ２を生成することが可能である。図５の例においては、位相補間器５２０は、第２の基準クロック信号ＣＬＫＲＥＦ２を差動信号として生成することが可能である。いくつかの実施態様においては、位相補間器５２０は、複数の第１のクロック信号ＣＬＫＩＬＯ１の１対の隣接するクロック信号の間を補間して、第２の基準クロック信号ＣＬＫＲＥＦ２を生成することが可能である。この様式においては、位相補間器５２０は、第１のクロック信号ＣＬＫＩＬＯ１に対して任意の位相関係を有する第２の基準クロック信号ＣＬＫＲＥＦ２を生成することが可能である。追加として、または代替として、位相補間器５２０は、関連付けられている受信回路（クロックデータ復元回路および／または受信データ処理ブロックなど）から信号５２２を受信することが可能であり、その信号５２２を使用して、補間を制御または調整することが可能である。
【0090】
位相補間器５２０は、相補型金属酸化膜シリコン（ＣＭＯＳ）テクノロジー、電流モードロジック（ＣＭＬ）、または任意のその他の実現可能なテクノロジーを使用して実装されることが可能である。いくつかの実施態様においては、位相補間器５２０は、図３の第１の位相補間器３２１または第２の位相補間器３２２の一例であることが可能である。それゆえに、簡略化のために示されていないが、Ｎ個の第１のクロック信号ＣＬＫＩＬＯ１のそれぞれは、位相補間器５２０の対応する入力に提供されることが可能であり、位相補間器５２０は、Ｎ個の第１のクロック信号ＣＬＫＩＬＯ１の間における関係に基づいて第２の基準クロック信号ＣＬＫＲＥＦ２を生成することが可能である。
【0091】
第１の選択回路５３２は、第１のクロック信号ＣＬＫＩＬＯ１のうちの２つ（またはペア）を選択して、Ｉ／Ｑ ＴＸ出力クロック信号５１６として提供するように構成されることが可能である。いくつかの実施態様においては、第１の選択回路５３２は、第１のクロック信号ＣＬＫＩＬＯ１のうちの任意の適切なペアを選択して、Ｉ／Ｑ ＴＸ出力クロック信号５１６として提供することが可能である。図２の送信データ処理ブロック２２０などの送信回路が、Ｉ／Ｑ ＴＸ出力クロック信号５１６を使用して、送信のためにデータをエンコードまたは変調することが可能である。
【0092】
第２のＩＬＯ５１２は、位相補間器５２０から第２の基準クロック信号ＣＬＫＲＥＦ２を受信するための第１の入力と、第２の電圧レギュレータ５５２によって生成された第２の基準電圧ＶＲＥＦ２を受け取るための第２の入力と、任意選択のバッファ５３３（破線によって示されている）に結合されている出力とを含み、第２の基準クロック信号ＣＬＫＲＥＦ２と同じ周波数を有する一方で位相において互いに対してオフセットされている複数のクロック信号を生成することが可能である任意の適切なＩＬＯであることが可能である。
【0093】
いくつかの実施態様においては、第２のクロック信号ＣＬＫＩＬＯ２は、等しく間隔を空けられているか、または位相において互いからオフセットされている場合もあり、たとえば、それによって第２のクロック信号ＣＬＫＩＬＯ２のうちのそれぞれは、基準位相オフセットの整数倍である一意の位相を有する。たとえば、いくつかの実施態様においては、第２のＩＬＯ５１２は、位相において互いから４５度オフセットされているＮ＝８個の第２のクロック信号ＣＬＫＩＬＯ２を生成することが可能であり、この場合、第１のクロック信号ＣＬＫ＿０は、位相オフセットを有しておらず、第２のクロック信号ＣＬＫ＿４５は、ＣＬＫ＿０に対して４５度の位相オフセットを有しており、第３のクロック信号ＣＬＫ＿９０は、ＣＬＫ＿０に対して９０度の位相オフセットを有しており、第４のクロック信号ＣＬＫ＿１３５は、ＣＬＫ＿０に対して１３５度の位相オフセットを有しており、第５のクロック信号ＣＬＫ＿１８０は、ＣＬＫ＿０に対して１８０度の位相オフセットを有しており、第６のクロック信号ＣＬＫ＿２２５は、ＣＬＫ＿０に対して２２５度の位相オフセットを有しており、第７のクロック信号ＣＬＫ＿２７０は、ＣＬＫ＿０に対して２７０度の位相オフセットを有しており、第８のクロック信号ＣＬＫ＿３１５は、ＣＬＫ＿０に対して３１５度の位相オフセットを有している。いくつかの態様においては、第２のクロック信号ＣＬＫＩＬＯ２を任意選択のバッファ５３３に提供して、複数のバッファリングされた第２のクロック信号ＣＬＫＩＬＯ２’を生成することが可能である。
【0094】
第２の選択回路５３４は、第２のクロック信号ＣＬＫＩＬＯ２のうちの２つ（またはペア）を選択して、Ｉ／Ｑ ＲＸ出力クロック信号５３６として提供するように構成されることが可能である。いくつかの実施態様においては、第２の選択回路５３４は、第２のクロック信号ＣＬＫＩＬＯ２のうちの任意の適切なペアを選択して、Ｉ／Ｑ ＲＸ出力クロック信号５３６として提供することが可能である。図２の受信データ処理ブロック２４０などの受信回路が、Ｉ／Ｑ ＲＸ出力クロック信号５３６を使用して、トランシーバ５００によって受信されたデータをデコードまたは復調することが可能である。
【0095】
第２のＱＬＬ５４２は、（任意選択のバッファ５３３を介して）第２のＩＬＯ５１２の１つまたは複数の出力に結合されているいくつかの入力を含み、第２の電圧レギュレータ５５２の制御端子に結合されている出力を含む。いくつかの実施態様においては、第２のＱＬＬ４５２は、Ｎ個の第２のクロック信号ＣＬＫＩＬＯ２（クロック信号ＣＬＫ＿０、ＣＬＫ＿４５、ＣＬＫ＿９０、ＣＬＫ＿１３５、ＣＬＫ＿１８０、ＣＬＫ＿２２５、ＣＬＫ＿２７０、およびＣＬＫ＿３１５など）を受信することが可能であり、それらの第２のクロック信号ＣＬＫＩＬＯ２の間における１つまたは複数の関係に基づいて第２の制御信号（ＣＴＲＬ２）を生成するように構成されることが可能である。ＣＴＲＬ２信号は、第２の電圧レギュレータ５５２の制御入力に提供され、第２の電圧レギュレータ５５２は次いで、ＣＴＲＬ２信号に少なくとも部分的に基づいてＶＲＥＦ２の値を生成かつ／または調整することが可能である。
【0096】
第２の電圧レギュレータ５５２は、位相補間器５２０、第２のＩＬＯ５１２、および任意選択のバッファ５３３の制御端子にＶＲＥＦ２を提供して、たとえば、位相補間器５２０および第２のＩＬＯ５１２の１つまたは複数の動作特性を制御、調整、または修正することが可能である。いくつかの実施態様においては、第２のＱＬＬ５４２は、第２のクロック信号ＣＬＫＩＬＯ２の相対位相に基づいてＣＴＲＬ２信号の値を制御または調整することが可能である。第２の電圧レギュレータ５５２は、ＣＴＲＬ２信号に少なくとも部分的に基づいてＶＲＥＦ２の値を調整することが可能であり、それによって、位相補間器５２０および第２のＩＬＯ５１２のさまざまなオペレーションを第２のＱＬＬ５４２が制御することを可能にする。
【0097】
粗周波数追跡回路５６０は、図４の粗周波数追跡回路４６０の一実施態様であることが可能であり、少なくとも第１のＩＬＯ５１１および第２のＩＬＯ５１２の初期始動オペレーションを制御するために使用されることが可能である。いくつかの実施態様においては、粗周波数追跡回路５６０は、起動状態を検知したことに応答して制御電圧ＶＣＴＲＬを生成し、選択（ＳＥＬ）信号をアサートし、その制御電圧ＶＣＴＲＬおよびＳＥＬ信号を使用して、第１のスイッチ５６１を介してＣＴＲＬ１信号を一時的に無効にすること、かつ／または第２のスイッチ５６２を介してＣＴＲＬ２信号を一時的に無効にすることが可能である。より具体的には、起動状態を検知すると、粗周波数追跡回路５６０は、ＳＥＬ信号をアサートして、スイッチ５６１～５６２を閉じることまたはオンにすることが可能であり、スイッチ５６１を介してＣＴＲＬ１信号を無効にする、かつ／またはスイッチ５６２を介してＣＴＲＬ１信号を無効にするレベルまでＶＣＴＲＬを駆動することが可能である。この様式においては、粗周波数追跡回路５６０は、起動状態中に直交ロックが確立される前に、第１の電圧レギュレータ５５１が第１のＩＬＯ５１１の発振周波数を制御することを可能にすることができ、第２の電圧レギュレータ５５２が第２のＩＬＯ５１２の発振周波数を制御することを可能にすることができる。
【0098】
図５Ｂは、その他の実施態様による別の例示的な直交クロックジェネレータ５０１のブロック図を示している。直交クロックジェネレータ５０１は、図５Ａの直交クロックジェネレータ５００と多くの側面において同様であるが、相違点として、位相補間器５２０は、たとえば、第２の基準電圧ＶＲＥＦ２ではなく、第１の基準電圧ＶＲＥＦ１によって制御されることが可能である。
【0099】
図６は、いくつかの実施態様による、直交クロックジェネレータを操作するための例示的なオペレーション６００を示す例示的なフローチャートを示している。オペレーション６００は、たとえば、図４Ａの直交クロックジェネレータ４００、図４Ｂの直交クロックジェネレータ４０１、図５Ａの直交クロックジェネレータ５００、および図５Ｂの直交クロックジェネレータ５０１を含む任意の適切な直交クロックジェネレータを操作するために使用されることが可能である。それゆえに、以降では、図４Ａの直交クロックジェネレータ４００、図４Ｂの直交クロックジェネレータ４０１、図５Ａの直交クロックジェネレータ５００、および図５Ｂの直交クロックジェネレータ５０１に関して記述されているが、例示的なオペレーション６００は、その他の適切な直交クロックジェネレータとともに使用されることが可能である。
【0100】
オペレーション６００は、第１の基準クロック信号に少なくとも部分的に基づいて複数の第１のクロック信号を生成すること（６０２）から始まることが可能である。図４Ａおよび図４Ｂも参照すると、第１のＩＬＯ４１１は、第１の基準クロック信号ＣＬＫＲＥＦ１に基づいて複数の第１のクロック信号ＣＬＫＩＬＯ１を生成することが可能である。いくつかの実施態様においては、第１のクロック信号ＣＬＫＩＬＯ１は、ＩおよびＱ ＴＸクロック信号としての使用のために選択されることが可能である整数個のクロック信号を含むことが可能である。
【0101】
オペレーション６００は、複数の第１のクロック信号のうちの１つを送信直交クロック信号として選択すること（６０４）を進めることが可能である。図４Ａおよび図４Ｂも参照すると、選択回路４３２は、第１のクロック信号ＣＬＫＩＬＯ１のうちの任意の適切な１つを選択して、Ｉ／Ｑ ＴＸ出力クロック信号４１６として提供することが可能である。図２の送信データ処理ブロック２２０などの送信回路が、Ｉ／Ｑ ＴＸ出力クロック信号４１６を使用して、送信のためにデータをエンコードまたは変調することが可能である。
【0102】
オペレーション６００は、複数の第１のクロック信号に少なくとも部分的に基づいて第２の基準クロック信号を生成すること（６０６）を進めることが可能である。図４Ａおよび図４Ｂも参照すると、位相補間器４２０は、第１のＩＬＯ４１１によって提供される第１のクロック信号ＣＬＫＩＬＯ１を使用して、第２の基準クロック信号ＣＬＫＲＥＦ２を生成することが可能である。いくつかの実施態様においては、位相補間器４２０は、複数の第１のクロック信号ＣＬＫＩＬＯ１の１対の隣接するクロック信号の間を補間して、第２の基準クロック信号ＣＬＫＲＥＦ２を生成することが可能である。たとえば、それによって第２の基準クロック信号ＣＬＫＲＥＦ２は、第１のクロック信号ＣＬＫＩＬＯ１に対して任意の位相を有することが可能である。
【0103】
オペレーション６００は、第２の基準クロック信号に少なくとも部分的に基づいて複数の第２のクロック信号を生成すること（６０８）を進めることが可能である。図４Ａおよび図４Ｂも参照すると、第２のＩＬＯ４１２は、第２の基準クロック信号ＣＬＫＲＥＦ２に基づいて複数の第２のクロック信号ＣＬＫＩＬＯ２を生成することが可能である。いくつかの実施態様においては、第２のクロック信号ＣＬＫＩＬＯ２は、ＩおよびＱ ＲＸクロック信号としての使用のために選択されることが可能である整数個のクロック信号を含むことが可能である。
【0104】
オペレーション６００は、複数の第２のクロック信号のうちの１つを受信直交クロック信号として選択すること（６１０）を進めることが可能である。図４Ａおよび図４Ｂも参照すると、第２の選択回路４３４は、第２のクロック信号ＣＬＫＩＬＯ２のうちの任意の適切なペアを選択して、Ｉ／Ｑ ＲＸ出力クロック信号４３６として提供することが可能である。図２の受信データ処理ブロック２４０などの受信回路が、Ｉ／Ｑ ＲＸ出力クロック信号４３６を使用して、送信のためにデータをエンコードまたは変調することが可能である。
【0105】
情報および信号は、さまざまな異なるテクノロジーおよび技術のいずれかを使用して表されることが可能であるということを当業者なら理解するであろう。たとえば、上での記述の全体を通じて言及される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されることが可能である。
【0106】
さらに、本明細書において開示されている態様に関連して記述されているさまざまな例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装されることが可能であるということを当業者なら理解するであろう。ハードウェアとソフトウェアとのこの互換性を明確に示すために、さまざまな例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、それらの機能性の点から一般的に上述されている。そのような機能性がハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、個別の用途と、システム全体に課されている設計制約とに依存する。当業者なら、記述されている機能性をそれぞれの個別の用途のためにさまざまな方法で実装することが可能であるが、そのような実装の決定は、本開示の範囲からの逸脱を引き起こすものとして解釈されるべきではない。
【0107】
本明細書において開示されている態様に関連して記述されている方法、シーケンス、またはアルゴリズムは、ハードウェアで直接、プロセッサによって実行されるソフトウェアモジュールで、またはそれらの２つの組合せで具体化されることが可能である。ソフトウェアモジュールは、ＲＡＭラッチ、フラッシュラッチ、ＲＯＭラッチ、ＥＰＲＯＭラッチ、ＥＥＰＲＯＭラッチ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、または、当技術分野において知られている任意のその他の形態の記憶媒体に存在することが可能である。例示的な記憶媒体がプロセッサに結合され、それによってプロセッサは、記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことが可能である。別の方法においては、記憶媒体は、プロセッサと一体であることが可能である。
【0108】
前述の明細書においては、例示的な実施態様が、それらの具体的で例示的な実施に関連して記述されてきた。しかしながら、それらに対して、添付の特許請求の範囲において記載されている本開示のより広い範囲から逸脱することなく、さまざまな改変および変更が行われることが可能であるということは明らかであろう。したがって、本明細書および図面は、限定的な意味ではなく、例示的な意味でみなされるべきである。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】