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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-10
(45)【発行日】2025-01-21
(54)【発明の名称】量子ドット・デバイス
(51)【国際特許分類】
H10D 62/81 20250101AFI20250114BHJP
H10D 62/10 20250101ALI20250114BHJP
B82Y 40/00 20110101ALI20250114BHJP
G06N 10/20 20220101ALI20250114BHJP
B82Y 10/00 20110101ALN20250114BHJP
【ＦＩ】
H01L29/06 601D
H01L29/06 601N
B82Y40/00
G06N10/20
B82Y10/00
【請求項の数】
15
(21)【出願番号】P 2022554910
(86)(22)【出願日】2021-03-12
(65)【公表番号】
(43)【公表日】2023-04-25
(86)【国際出願番号】 EP2021056402
(87)【国際公開番号】W WO2021180958
(87)【国際公開日】2021-09-16
【審査請求日】2023-11-15
(31)【優先権主張番号】20162974.8
(32)【優先日】2020-03-13
(33)【優先権主張国・地域又は機関】EP
(73)【特許権者】
【識別番号】521435167
【氏名又は名称】クオンタム モーション テクノロジーズ リミテッド
(74)【代理人】
【識別番号】110001416
【氏名又は名称】弁理士法人信栄事務所
(72)【発明者】
【氏名】フォガーティ ミッチェル
(72)【発明者】
【氏名】モートン ジョーン
【審査官】山口 祐一郎
(56)【参考文献】
【文献】欧州特許出願公開第０３０８２０７３（ＥＰ，Ａ１）
【文献】国際公開第２０１９／０８１８３７（ＷＯ，Ａ１）
【文献】国際公開第２０１９／００２７６１（ＷＯ，Ａ１）
【文献】特表２０１８－５３２２５５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／０１４７９３９（ＵＳ，Ａ１）
【文献】特開２０１７－０２８１５３（ＪＰ，Ａ）
【文献】特表２０１１－５１２５２５（ＪＰ，Ａ）
【文献】米国特許第０７８３０６９５（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／０６
Ｂ８２Ｙ ４０／００
Ｇ０６Ｎ １０／２０
Ｂ８２Ｙ １０／００
(57)【特許請求の範囲】
【請求項1】
荷電担体を閉じ込めるためのシリコン・ベースの量子デバイスであって、第１の平面領域を有する基板と、
前記基板の一部を形成し、エッジと、前記第１の平面領域と略平行であって、前記第１の平面領域からオフセットしている第２の平面領域とを伴う段差を有するシリコン層と、
前記シリコン層の上において、前記段差の上を覆って提供される第１の電気的絶縁層と、
第１の金属層であって、前記第１の金属層にバイアス・ポテンシャルが印加されたときに、前記エッジにおいて荷電担体または複数の荷電担体が閉じ込められる第１の閉じ込め領域が誘導されるように、前記第１の電気的絶縁層の上に提供され、前記段差の上を覆い、電気的に接続されるように配置される、第１の金属層と、
前記シリコン層の前記第２の平面領域の上を覆って提供される第２の金属層と、
を備え、
前記第２の金属層が、
前記第１の金属層から電気的に分離され、
前記第２の金属層にバイアス・ポテンシャルが印加されたときに、前記第２の金属層の下の前記シリコン層の前記第２の平面領域内だけに荷電担体または複数の荷電担体が閉じ込められる第２の閉じ込め領域が誘導され、かつ前記第１の閉じ込め領域が前記第２の閉じ込め領域と結合可能となるように電気的に接続されるように配置され、
前記第１の閉じ込め領域は、前記第２の閉じ込め領域から前記エッジに対して垂直な方向に変位される、シリコン・ベースの量子デバイス。
【請求項2】
前記第２の金属層は、前記第１の電気的絶縁層の上に提供される、請求項１に記載のシリコン・ベースの量子デバイス。
【請求項3】
前記第２の金属層は、前記第１の金属層から前記エッジに対して垂直な方向に変位される、請求項１または２に記載のシリコン・ベースの量子デバイス。
【請求項4】
第２の電気的絶縁層が前記第１の金属層の上に提供され、前記第２の金属層は、前記第２の電気的絶縁層の上に提供される、請求項１に記載のシリコン・ベースの量子デバイス。
【請求項5】
前記第１の閉じ込め領域は、前記第２の閉じ込め領域と、チューニング可能な結合強度を伴って結合可能であり、前記デバイスは、さらに、前記第１の金属層と前記第２の金属層の間に位置決めされる第１のチューニング金属層を備え、前記第１のチューニング金属層は、前記第１の金属層および前記第２の金属層から電気的に絶縁され、
前記第１のチューニング金属層は、前記第１の閉じ込め領域と前記第２の閉じ込め領域の間における前記結合強度をチューニング操作が可能である、
請求項１から３のいずれか一項に記載のシリコン・ベースの量子デバイス。
【請求項6】
第１の第１の閉じ込め領域を誘導するように電気的に接続されるように配置されように配置される第１の第１の金属層と、前記第１の第１の金属層から電気的に分離される第２の第１の金属層であって、第２の第１の閉じ込め領域を誘導するように電気的に接続されるように配置されように配置される第２の第１の金属層と、
前記第１の第１の金属層と前記第２の第１の金属層の間に提供され、かつ前記第１の第１の金属層および前記第２の第１の金属層から電気的に分離される第２のチューニング金属層と、
をさらに備え、
前記第１の第１の閉じ込め領域は、チューニング可能な結合強度を伴って前記第２の第１の閉じ込め領域と結合可能であり、かつ、
前記第２のチューニング金属層は、前記第１の第１の閉じ込め領域と前記第２の第１の閉じ込め領域の間における前記結合強度をチューニング操作が可能である、請求項１から５のいずれか一項に記載のシリコン・ベースの量子デバイス。
【請求項7】
第３の電気的絶縁層が、前記シリコン層の下に提供される、請求項１から６のいずれか一項に記載のシリコン・ベースの量子デバイス。
【請求項8】
前記第１の金属層と前記第２の金属層は、それぞれ、第１の導電性ビアおよび第２の導電性ビアを用いて電気的に接触している、請求項１から７のいずれか一項に記載のシリコン・ベースの量子デバイス。
【請求項9】
前記第１の金属層が、前記エッジに沿って側方に、第１の閉じ込め領域内の前記エッジに細長い量子ドットを誘導することが可能となるように延びる、請求項１から８のいずれか一項に記載のシリコン・ベースの量子デバイス。
【請求項10】
前記段差は、少なくとも第１のエッジと第２のエッジを包含し、前記第１のエッジと第２のエッジは、互いに関して非ゼロの角度をなし、前記第１の金属層は、細長い量子ドットが前記第１のエッジの第１の閉じ込め領域内に誘導されることが可能となるように、前記段差の前記第１のエッジの上を覆い、かつ電気的に接続されるように配置されように配置され、
前記デバイスが、さらに、
前記第１の電気的絶縁層の上に提供され、前記段差の前記第２のエッジの上を覆い、量子ドットが前記第２のエッジの第１の閉じ込め領域内に誘導されることが可能となるように電気的に接続されるように配置されように配置される第３の金属層を包含する、
請求項９に記載のシリコン・ベースの量子デバイス。
【請求項11】
前記シリコン層の前記段差のそれぞれのエッジにおいて対応する細長い量子ドットをサポートするべく構成される複数の第１の金属層と、前記シリコン層の前記段差のそれぞれのエッジにおいて対応する量子ドットをサポートするべく構成される複数の第３の金属層と、をさらに備え、各第１の金属層が、各細長い量子ドットが２つの量子ドットと結合可能となるように、２つの別々の第３の金属層と隣接する、請求項１０に記載のシリコン・ベースの量子デバイス。
【請求項12】
請求項１から１１のいずれか一項に記載のシリコン・ベースの量子デバイスを組み立てる方法であって、第１の平面領域を有する基板を提供するステップと、
エッジと、第２の平面領域であって、前記第１の平面領域と略平行であり、かつそれからオフセットしている第２の平面領域を伴う段差を含むシリコン層を形成するべく、前記基板をエッチングするステップと、
前記シリコン層の上において、前記段差の上を覆って第１の電気的絶縁層を堆積させるステップと、
前記第１の電気的絶縁層の上において、第１の金属層であって、前記第１の金属層にバイアス・ポテンシャルが印加されたときに、前記エッジの第１の閉じ込め領域内に荷電担体または複数の荷電担体が閉じ込められるように電気的に接続されるべく構成される第１の金属層を前記段差の上を覆って堆積させるステップと、
前記シリコン層の前記第２の平面領域上において、第２の金属層を堆積させるステップと、
を備え、
前記第２の金属層が、前記第１の金属層から電気的に分離され、かつ前記第１の金属層にバイアス・ポテンシャルが印加されたときに、前記第２の金属層の下の前記シリコン層の前記第２の平面領域内の第２の閉じ込め領域内にのみ荷電担体または複数の荷電担体が閉じ込められ、かつ前記第１の閉じ込め領域が前記第２の閉じ込め領域と結合可能となるように電気的に接続されるべく構成されるものとする、シリコン・ベースの量子デバイスを組み立てる方法。
【請求項13】
前記第１の金属層を堆積させるステップと前記第２の金属層を堆積させるステップは、同時に実施される、請求項１２に記載のシリコン・ベースの量子デバイスを組み立てる方法。
【請求項14】
前記第１の金属層の上に第２の電気的絶縁層を堆積させるステップ、をさらに備え、
前記第２の金属層は、前記第２の電気的絶縁層の上に提供される、請求項１２に記載のシリコン・ベースの量子デバイスを組み立てる方法。
【請求項15】
請求項１から１１のいずれか一項に記載のシリコン・ベースの量子デバイスを使用する方法であって、前記第１の金属層に第１のバイアス・ポテンシャルを印加して荷電担体または複数の荷電担体を第１の閉じ込め領域内に閉じ込めるステップと、
前記第２の金属層に第２のバイアス・ポテンシャルを印加して荷電担体または複数の荷電担体を第２の閉じ込め領域内に閉じ込めるステップと、
を備え、
前記第２の閉じ込め領域は、前記第２の金属層の下の前記シリコン層の前記第２の平面領域内だけにあり、
前記第１のバイアス・ポテンシャルおよび前記第２のバイアス・ポテンシャルは、前記第１の閉じ込め領域および前記第２の閉じ込め領域が結合されるように構成される、
シリコン・ベースの量子デバイスを使用する方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、量子コンピュテーションのためのシリコン・ベースの量子デバイスに関する。
【背景技術】
【0002】
量子コンピュータの具現は、多数のキュービットを必要とする。近い将来の中間規模の量子コンピューティング（または、ＮＩＳＱ）時代においては、量子コンピュテーション・プロセスが５０－１００キュービットを使用すると見られる。
【0003】
キュービットまたは量子ビットは、古典的なコンピューティングで使用される古典的な『ビット』に対応する量子である。キュービットには情報が入り、量子コンピュテーションには、キュービットの取り回しおよび処理が伴う。複雑なコンピュテーション・プロセスを実施するために、多数のキュービットが使用される。
【0004】
キュービットは、中に電子または正孔等の荷電担体を静電気的に３次元で閉じ込めることが可能な量子閉じ込め構造である量子ドットに基づくことが可能である。電子（または正孔）の状態が情報を提供する。３次元での閉じ込めを提供する方法はいくつもある。たとえば、シリコン・ナノワイヤ（ＳｉＮＷ）量子ドットの場合のように、ジオメトリとゲーティングの組み合わせを使用することが可能である。絶縁されたＳｉＮＷのトップ上に横たわる直交する導電性材料の細い帯（『ゲート』）に電圧を印加してそのＳｉＮＷのコーナに量子ドットを誘導することが可能である。ＳｉＮＷのコーナは、２次元の閉じ込めを提供し、ゲートは、第３の次元で閉じ込めを提供する。
【0005】
複数の量子ドットを、ＳｉＮＷに沿って位置決めし、量子ドットの１次元アレイを作成することが可能である。しかしながら、このアーキテクチャは、非常に限定的である。
【発明の概要】
【発明が解決しようとする課題】
【0006】
量子コンピューティングにおいて使用するためのスケーラブル・アーキテクチャを作り出すことが望ましい。
【課題を解決するための手段】
【0007】
本発明の１つの態様は、荷電担体を閉じ込めるためのシリコン・ベースの量子デバイスを提供する。当該デバイスは、第１の平面領域を有する基板と、前記基板の一部を形成するシリコン層とを包含する。前記シリコン層は、エッジと第２の平面領域を伴う段差を有し、前記第２の平面領域は、前記第１の平面領域と略平行であり、かつそれからオフセットしている。第１の電気的絶縁層が、前記シリコン層の上において前記段差の上を覆って提供される。第１の金属層が、前記エッジにおいて荷電担体または複数の荷電担体が閉じ込められ得る第１の閉じ込め領域が誘導され得るように、前記第１の電気的絶縁層の上に提供され、前記段差の上を覆い、電気的に接続されるように配置されように配置される。第２の金属層が、前記シリコン層の前記第２の平面領域の上を覆って提供される。前記第２の金属層は、前記第１の金属層から電気的に分離され；かつ、前記第２の金属層の下の前記シリコン層の前記第２の平面領域内だけに荷電担体または複数の荷電担体が閉じ込められ得る第２の閉じ込め領域が誘導され得て、かつ前記第１の閉じ込め領域が前記第２の閉じ込め領域と結合可能となるように電気的に接続されるように配置される。前記第１の閉じ込め領域は、前記第２の閉じ込め領域から前記エッジに対して垂直な方向に変位される。
【0008】
上に述べられているとおりのシリコン・ベースの量子デバイスを使用すると、前記第１の金属層にビアス・ポテンシャルを印加することによって、前記エッジに第１の閉じ込め領域を誘導することが可能である。オプションとして、前記第１の閉じ込め領域を量子ドットとすることができ、閉じ込められた前記荷電担体または複数の荷電担体は、キュービットの形式で量子情報を表すことができるか、またはメディエータの形式で量子情報の交換を提供することができる。ビアス・ポテンシャルは、通常、固定された電圧であり、前記デバイス内における前記荷電担体の占有の変更に使用することが可能である。荷電担体は、電子または正孔とすることができる。荷電担体は、通常、前記段差のコーナおよび前記第１の金属層の幅を使用して閉じ込められ、前記量子ドットの帯電エネルギ、すなわち単一の荷電担体の前記ドットへの追加またはそれからの取り除きに必要とされるエネルギは、前記幅を調整することによってチューニングが可能である。より広い第１の金属層は、通常、より低い帯電エネルギを有する。前記幅は、前記段差の前記エッジに沿って測定される。前記段差の上を覆う前記第１のコーナの位置決めは、前記段差の前記コーナが有効な２次元の空間的閉じ込めを提供することが可能であることから有利である。誘導された量子ドットは、定義された数の荷電担体を閉じ込めることができる。オプションとして、前記第１の金属層は、細長い量子ドットを前記エッジに誘導することが可能となるように、側方に、前記エッジに沿って延びる。細長い量子ドットは、キュービット相互作用のメディエーションに、より適することができ、したがって、前記デバイスのアーキテクチャ内に有益に配置することが可能である。
【0009】
前記第２の金属層にビアス・ポテンシャルが印加されるとき、前記第２の金属層の下の前記シリコン層の前記第２の平面領域内において第２の閉じ込め領域をサポートすることが可能である。荷電担体または複数の荷電担体は、前記シリコン層の前記第２の平面領域内にのみ閉じ込められることが可能である。前記第２の閉じ込め領域は、前記第１の閉じ込め領域と結合することが可能である。好都合なことに、このアーキテクチャは、良好な電荷の安定性を提供し、かつ前記閉じ込め領域を伴う量子コンピュテーション・プロセスは、通常、荷電誤りに対してより弾力性がある。さらにまた、前記第２の閉じ込め領域は、前記第１の閉じ込め領域の初期化を容易にすること、および前記第１の閉じ込め領域の停在数の維持を可能にすることができる。
【0010】
前記第１の閉じ込め領域は、前記第２の閉じ込め領域から前記エッジに対して垂直な方向に変位される。前記第１の閉じ込め領域は、最大で１００ナノメートルまで前記第２の閉じ込め領域から側方に分離することができる。この変位は、前記エッジに対して実質的に垂直である。しかしながら、機能性を失うことなく前記変位にいくらかの角度変化があり得ることは理解されるものとする。通常、前記第１の閉じ込め領域に関する前記第２の閉じ込め領域の変位は、前記第２の金属層と前記第１の金属層の間に、前記エッジに対して垂直な方向の変位を提供することによって達成される。前記第１および第２の金属層は、それぞれ、電気的に接続されて第１および第２の閉じ込め領域を誘導するように配置され、したがって、第１と第２の閉じ込め領域の間における前記変位の前記実質的に垂直となる性質は、第１と第２の金属層の間における変位に対しても適用される。
【0011】
前記シリコン層は、平面領域を包含し、前記第２の閉じ込め領域は、前記シリコン層の前記平面領域内に提供される。好ましくは、前記第１の閉じ込め領域が、近接によって前記第２の閉じ込め領域と結合される。これは、前記第１と第２の閉じ込め領域の間における直接結合を提供する。前記第２の金属層は、前記シリコン層の前記第２の平面領域の上を覆って提供される。前記第２の平面領域は、前記シリコン層の実質的に平坦な部分であり、前記第２の金属層は、前記シリコン層の前記実質的に平坦な部分の上だけを覆って提供することができる。前記シリコン層の前記実質的に平坦な部分は、前記シリコン基板の自然な粗度に起因して軽微な逸脱を有することがある。前記デバイス内において、前記実質的に平坦な部分は、通常、前記シリコン層のエッチングされない部分である。前記シリコン層の前記実質的に平坦な部分は、エッジを有する前記段差部分から明確に区別される。前記第２の閉じ込め領域は、たとえば、平面量子ドット構造、反転チャンネル、注入領域、または金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の２次元平面チャンネル内とすることができる。
【0012】
前記第２の金属層は、前記第１の電気的絶縁層の上に提供することができる。１つの例においては、前記第１および第２の金属層が、空間的に分離されて電気的な分離を提供する。このアレンジメントは、前記第１および第２の金属層を同時に堆積することが可能であるため、必要とされる製造ステップ数を都合よく低減する。別の例においては、前記シリコン層内に抵抗領域が誘導されるように、前記シリコン層と抵抗接触するべく前記第２の金属層を配することができる。この抵抗領域は、前記第１の閉じ込め領域と結合可能な第２の閉じ込め領域を提供する。
【0013】
別の例においては、前記第１と第２の金属層の間における前記電気的な分離を、バリア層を使用して達成することができる。前記第１の金属層上に提供された第２の電気的絶縁層は、オプションとして、電気的バリア層を形成し、その上に前記第２の金属層を配することが可能である。好都合なことに、このデバイス構造を使用すると、前記第２の金属層が正確に整列される必要がない。前記第２の金属層は、オプションとして、前記第１の金属層の上を覆うことが可能であり、また前記デバイスの電気的なパフォーマンスに影響を及ぼすことなく前記段差の上を覆うべく延びることもできる。好ましくは、前記第２の金属層が、前記シリコン層の平坦な、プラトー領域内においてのみ荷電担体リザーバをサポートするべく、前記シリコン層と電気的に連通する。好ましくは、前記第２の金属層に対するビアスの印加から生じる電界が、前記シリコン層の平坦な領域内におけるドーピングだけを提供する。
【0014】
前記第１の閉じ込め領域および前記第２の閉じ込め領域は、結合可能である。オプションとして、前記第１および第２の閉じ込め領域は、チューニング可能な結合強度を伴って結合可能である。前記デバイスは、さらに、前記第１の金属層と前記第２の金属層の間に位置決めされる第１のチューニング金属層を包含することができる。好ましくは、前記第１のチューニング金属層が前記第１の金属層および前記第２の金属層から電気的に絶縁される。これは、前記第１および第２の金属層と前記第１のチューニング金属層の間に誘電体層を提供することによって達成できる。オプションとして、前記第１のチューニング金属層は、前記第１の閉じ込め領域と前記第２の閉じ込め領域の間における前記結合強度をチューニング操作が可能である。前記結合強度は、前記第１のチューニング金属層にビアス・ポテンシャルを印加することによってチューニングすることができる。前記第１のチューニング金属層は、都合よく、前記第１と第２の金属層の間における選択的な結合および分離を提供することが可能である。前記第１のチューニング金属層は、近接による結合に対する代替として、メディエーションによって結合を提供することができる。
【0015】
前記第１のチューニング金属層は、通常、前記第１と第２の金属層の間に位置決めされる。好ましくは、前記第１のチューニング金属層が、前記第１および第２の金属層の前記エッジを覆う前記誘電体層と直接接触し、かつオプションとして、前記第１および第２の金属層の一方または両方の上を覆う。好ましくは、前記第１と第２の金属層の間におけるチューニング可能な結合を前記第１のチューニング金属層が提供し、前記第１のチューニング金属層と前記第１の金属層の間におけるトンネル結合と前記第１のチューニング金属層と前記第２の金属層の間におけるトンネル結合が調整可能となるように前記第１のチューニング金属層が配される。前記第１のチューニング金属層は、バリア電極の使用を通して電荷閉じ込め領域間における電極緩和結合を提供することができる。
【0016】
前記シリコン・ベースの量子デバイスは、オプションとして、複数の第１の金属層を包含する。たとえば、第１の第１の金属層を、第１の第１の閉じ込め領域を誘導するように電気的に接続されるべく配することができ、第２の第１の金属層を、第２の第１の閉じ込め領域を誘導するように電気的に接続されるべく配することができる。通常、前記第１の第１の金属層および前記第２の第１の金属層は、互いから電気的に分離される。通常、前記電気的な分離は、前記エッジに沿った変位によって達成される。オプションとして、前記第１および第２の第１の閉じ込め領域は、チューニング可能な結合強度を伴って結合可能である。前記第１および第２の第１の閉じ込め領域のそれぞれは、キュービットのための量子ドットとすることができる。前記結合強度のチューニングは、都合よく、隣接する第１の閉じ込め領域が結合されること、または分離されることを可能にできる。結合された量子ドットは、隣接する第１の閉じ込め領域内の隣り合うキュービットの間における２キュービット相互作用をイネーブルすることができる。
【0017】
前記第１の第１の金属層と前記第２の第１の金属層の間に第２のチューニング金属層を提供することができる。好ましくは、前記第２のチューニング金属層が、前記第１の第１の金属層および前記第２の第１の金属層から電気的に分離される。これは、前記第１および第２の第１の金属層と前記第２のチューニング金属層の間に誘電体層を提供することによって達成できる。好ましくは、前記第１と第２の第１の金属層の間におけるチューニング可能な結合を前記第２のチューニング金属層が提供し、前記第２のチューニング金属層とそれぞれ前記第１および第２の第１の金属層の間におけるトンネル結合が調整可能となるように前記第２のチューニング金属層が配される。これは、前記第２のチューニング金属層を、それが、前記第１および第２の第１の金属層を覆う前記誘電体層の前記エッジと直接接触するように延ばすことによって達成することができる。それに代えて、前記第１および第２の第１の金属層の一方または両方の上を覆うべく前記第２のチューニング金属層を位置決めすることができる。
【0018】
オプションとして、前記第２のチューニング金属層は、前記第１の第１の閉じ込め領域と前記第２の第１の閉じ込め領域の間における前記結合強度をチューニング操作が可能である。隣り合う第１の閉じ込め領域の選択的結合および分離は、前記量子デバイスを使用して実装可能な前記量子コンピュテーション・プロセスに対する柔軟性を有益に提供する。
【0019】
オプションとして、複数の第１および／または第２のチューニング金属層が、隣接する金属層の間に提供される。相応じて、対応する隣接する閉じ込め領域の間における結合強度をチューニングすることができる。
【0020】
シリコン・ベースの量子デバイスは、シリコン基板から、または、より好ましくはシリコン・オン・インシュレータ（ＳＯＩ）基板から形成することができる。ＳＯＩ基板は、積層されたシリコン－絶縁体－シリコン構造であり、通常、絶縁体は、二酸化ケイ素または酸化アルミニウムである。前記シリコン層内の前記段差は、前記基板の選択的なエッチングによって好ましく形成される。したがって、前記シリコン層は、前記基板の一部を形成する。通常、シリコン・ウェファの方が安価であるが、ＳＯＩ基板を使用する有益性は、エッチングされた部分の深さが、通常はより信頼できることである。たとえば、エッチング・プロセスは、二酸化ケイ素より容易にシリコンをエッチングできる。好ましくは、エッチングの深さを、ＳＯＩ基板の最上位シリコン層の全厚とする。前記デバイスは、さらに、量子閉じ込め領域を包含する前記シリコン層の下の第３の電気的絶縁層を包含することができる。前記第３の電気的絶縁層が、好ましくは、前記ＳＯＩ基板の前記絶縁層であり、したがって、前記デバイスは、通常、前記第３の電気的絶縁層の下に追加のシリコン層をさらに包含する。
【0021】
通常、ＳＯＩ基板の電気的絶縁材料は、二酸化ケイ素または酸化アルミニウムであり、したがって、前記第３の電気的絶縁層が、二酸化ケイ素または酸化アルミニウムから好ましく形成される。前記シリコン層上において前記段差の上を覆って提供される前記第１の電気的絶縁層は、二酸化ケイ素、酸化アルミニウム、または酸化ハフニウム等の任意の適切な誘電体材料から形成することができる。同様に、前記第１の金属層の上にオプションとして提供される前記第２の電気的絶縁層は、上にリストされているような任意の適切な誘電体材料から形成することができる。前記第１および第２の電気的絶縁層は、同一の材料または異なる材料から形成することができる。
【0022】
前記第１および第２の金属層が、好ましくは導電性材料を包含する。通常、前記導電性材料は、ポリシリコンまたは、金またはチタンまたはタングステン等の金属とすることができる。しかしながら、任意の導電性材料、または導電性材料の任意の組み合わせを使用することができる。たとえば、前記第１の金属層の、前記第１の電気的絶縁層と接触する第１の部分をポリシリコンから形成することができ、かつ前記第１の金属層の、前記第１の部分と接触する第２の部分を金属から形成することができる。
【0023】
通常、前記第１および第２の金属層は、それぞれ、第１および第２の導電性ビアと電気的に接触している。前記第１および第２の導電性ビアは、任意の導電性材料から形成することができる。通常、前記第１および第２の導電性ビアは、金属を包含することができるか、またはそれに代えてポリシリコンを包含することができる。ビアは、垂直の相互接続アクセスであり、通常、基板から垂直に延びる。荷電担体の閉じ込めに適したシリコン・ベースの量子デバイスは、通常、前記デバイス内の小領域に対するビアスの印加を必要とする。基板と平行に電気経路を延ばすことは可能であるが、これらの構造は、スケーラブルでなく、量子ドットおよびそのほかの量子閉じ込め領域の稠密な２次元アレンジメントを可能にしない。ビアは、垂直の電気的接続を提供し、それらは、稠密な２次元アーキテクチャの実装を都合よく可能にする。
【0024】
本発明の実施態様は、スケーラブルで稠密な２次元アーキテクチャを作り出すための適切なビルディング・ブロックを提供する。前記シリコン層内の前記段差は、通常、互いに関して非ゼロの角度をなす少なくとも第１のエッジと第２のエッジとを包含することができる。前記第１の金属層は、細長い量子ドットが前記第１のエッジの第１の閉じ込め領域内に誘導されることが可能となるように、前記段差の前記第１のエッジの上を覆うことができ、かつ電気的に接続されるべく好ましく配される。前記デバイスは、さらに、前記第１の電気的絶縁層の上に提供することができ、前記段差の前記第２のエッジの上を覆い、かつ量子ドットが前記第２のエッジの第１の閉じ込め領域内に誘導されることが可能となるように電気的に接続されるべく好ましく配される第３の金属層を包含することができる。
【0025】
前記第２のエッジにおける前記第１の閉じ込め領域は、キュービットを閉じ込めるために適するとし、また前記第１のエッジにおける前記第１の閉じ込め領域は、交換領域またはメディエータ・ドットの提供に適するとし得る。オプションとして、メディエータ・ドットは、キュービット間における量子情報の交換を提供する。前記第１の金属層の、前記エッジに沿って測定される幅が、好ましくは１ミクロンより小さく、より好ましくは前記幅が５００ナノメートルより小さい。前記メディエータ・ドットは、オプションとして、キュービット間の情報の交換を提供し、したがって、交換される前記量子情報が保存されるように前記第１の金属層の幅は、充分に小さい。
【0026】
好ましくは、２次元アーキテクチャが、荷電担体リザーバとメディエータ・ドットの間における直接結合と、メディエータ・ドットと量子ドットの間における直接結合とを提供する。量子ドットは、オプションとして、量子コンピュテーションに使用するための量子情報を担持することができるキュービットをサポートする。これらのキュービットは、好ましく、荷電担体リザーバを使用してアドレス可能かつコントロール可能である。１を超えない数のメディエータ・ドットによって各量子ドットがリザーバから分離され得るように、近接結合または電極緩和結合を、リザーバと、メディエータ・ドットと、量子ドットの間に提供することが可能である。前記アーキテクチャは、前記キュービットのコントロール、特に前記キュービットの状態の初期化または取り回しを失うことなく実行可能な方法でスケールアップすることができる。
【0027】
オプションとして、いくつかの第１の閉じ込め領域を、前記シリコン層の前記エッジに連続的に誘導し、第１の閉じ込め領域の１次元アレイを作り出すことが可能である。前記第１の金属層は、多数の電極を包含することができ、各電極は、前記段差の上を覆い、かつ前記第１の金属層内のほかの電極から空間的に分離される。それぞれの電極の下の前記シリコン層の前記エッジにおいて第１の閉じ込め領域または量子ドットを誘導するために、各電極にビアスを印加することが可能である。各電極の幅は、静電気的な閉じ込めの境界を決定することができる。しかしながら、量子ドットの１次元アレイは、量子ドットの一部が、通常、荷電担体リザーバから分離され、したがって、それらの状態のコントロールが困難になることから限定的である。
【0028】
好ましくは、前記シリコン・ベースの量子デバイスが、第１の閉じ込め領域内に閉じ込められる量子ドットの２次元アレイを包含する。荷電担体リザーバから量子ドットが離れるほどコントロールがより困難になることから、荷電担体リザーバを量子ドットの近くに位置決めすることが特に望ましい。コントロールは、たとえば、初期キュービット状態の準備、または一方から他方の状態へのキュービットの取り回しを伴うことができる。本発明における前記２次元アーキテクチャの利点は、量子ドットの稠密なアレンジメントとともに前記量子ドット、または第１の閉じ込め領域に対する前記リザーバまたは第２の閉じ込め領域の近接である。
【0029】
スケーラブルな２次元アーキテクチャを提供するために、前記デバイスは、さらに、複数の第１の金属層と複数の第３の金属層を好ましく包含する。前記シリコン層の前記エッジに沿った前記第１の金属層の幅は、細長いドットを含む上で好ましく適する。前記シリコン層の前記エッジに沿った前記第３の金属層の幅は、量子ドットを含む上で好ましく適する。好ましくは、前記複数の第１の金属層が、前記シリコン層の前記段差のそれぞれのエッジにおいて対応する細長い量子ドットを誘導するべく構成され、前記複数の第３の金属層が、前記シリコン層の前記段差のそれぞれのエッジにおいて対応する量子ドットを誘導するべく構成される。オプションとして、各第１の金属層は、各メディエータ・ドットが２つの量子ドットと結合可能となり得るように２つの別々の第３の金属層と隣接することができる。
【0030】
このデバイス構造は、良好なキュービットのコントロールを伴うスケーラブルな２次元アーキテクチャの提供に都合よく使用することが可能である。このアーキテクチャのスケールアップは、たとえば、複数のエッジを包含する多角形段差を伴うことができる。前記段差は、たとえば、長短のエッジの混合から形成することができ、前記長いエッジ上に前記第１の金属層を配することができ、前記短いエッジ上に前記第３の金属層を配することができる。たとえば、前記スケーラブル構造は、ナノワイヤ領域によって接続された多数のプラトー領域を包含することができる。オプションとして、前記プラトー領域は、複数の長いエッジを包含することができ、前記ナノワイヤ領域は、狭い平坦な領域によって分離された２つの短いエッジを包含することができる。前記プラトーの下にそれぞれの第２の閉じ込め領域が誘導されるように、前記プラトー領域の実質的に平坦な部分の上を覆って１つ以上の第２の金属層を配することができる。通常、前記１つ以上の第２の金属層のそれぞれは、前記プラトー領域の実質的に平坦な部分の上のみを覆う。たとえば、各第１の金属層を、それぞれの第２の閉じ込め領域と結合することができる。オプションとして、追加の金属層を前記プラトー領域の実質的に平坦な部分の上に提供し、さらなる閉じ込め領域を提供することができる。このアーキテクチャは、前記キュービットのコントロールを失うことなく実行可能な方法でスケールアップすることができる。
【0031】
次に、本発明のさらなる態様を説明する。１つの態様に関連して論じられるあらゆる特徴は、残りの特徴に関して等しく適用可能であり、かつ各態様は、類似する利点を共有する。前記デバイスの好ましい特徴は、組み立ての方法または使用の方法に都合よく組み込むことができ、また組み立ておよび使用方法の好ましい特徴は、前記デバイスに都合よく組み込むことができる。
【0032】
本発明の別の態様は、前記第１の態様に従ったシリコン・ベースの量子デバイスを組み立てる方法を提供する。前記方法は、第１の平面領域を有する基板を提供することと、前記基板をエッチングしてエッジと第２の平面領域を伴う段差を含むシリコン層を形成することとを包含する。前記第２の平面領域は、前記第１の平面領域と略平行であり、かつそれからオフセットしている。前記エッチング・ステップは、部分的なシリコン層を作り出す。前記シリコン層のエッチングの後、前記シリコン層の上において、前記段差の上を覆って第１の電気的絶縁層が堆積される。前記方法は、さらに、第１および第２の金属層を堆積させることを包含する。第１の金属層が、前記第１の電気的絶縁層の上において前記段差の上を覆って堆積され、前記エッジの第１の閉じ込め領域内における荷電担体または複数の荷電担体の閉じ込めが可能となるように電気的に接続されるべく構成される。第２の金属層が、前記シリコン層の前記第２の平面領域の上に堆積され、かつ前記第１の金属層と電気的に分離されるように堆積される。前記第２の金属層は、かつ前記第２の金属層の下の前記シリコン層の前記第２の平面領域内の第２の閉じ込め領域内にのみ荷電担体または複数の荷電担体を閉じ込めることが可能となるように電気的に接続されるべく構成される。前記第２の金属層は、前記第１の閉じ込め領域が前記第２の閉じ込め領域と結合可能となるように電気的に接続されるべく構成される。
【0033】
前記エッチングされたシリコン層は、エッジおよび実質的な平面領域を包含する。前記第２の金属層は、前記実質的な平面領域の上を覆って好ましく堆積される。より好ましくは、前記第２の金属層が、前記実質的な平面領域の上のみを覆って堆積される。平面領域の上を覆う前記第２の金属層へのビアスの印加は、都合よく、前記シリコン層内に平面荷電担体リザーバの形式で第２の閉じ込め領域を誘導する。
【0034】
１つの例においては、前記第１および第２の金属層が、同時に堆積される。これは、前記シリコン・ベースの量子デバイスの組み立てに求められるステップ数を都合よく減ずる。前記第１および第２の金属層は、マスキング材料を使用して側方に分離された２つの金属層として堆積させることができる。それに代えて、前記第１および第２の金属層をつながった金属層として堆積させ、その後、前記つながった金属層の一部を除去することによって２つの電気的に分離された金属層に分割することもできる。
【0035】
別の例においては、前記方法が、さらに、前記第１の金属層の上に第２の電気的絶縁層を堆積させることを包含する。その後、前記第２の金属層が、前記第２の電気的絶縁層の上に好ましく堆積される。前記第２の電気的絶縁層は、電気的な分離を提供するために、前記第１と第２の金属層の間に静電バリアを提供することができる。
【0036】
前記シリコン・ベースの量子デバイスは、シリコン金属酸化膜半導体（または、ＳｉＭＯＳ）製造プロセスを使用して好ましく組み立てられる。
【0037】
本発明の追加の態様は、前記第１の態様に従ったシリコン・ベースの量子デバイスを使用する方法を提供する。前記方法は、前記第１の金属層に第１のビアス・ポテンシャルを印加して荷電担体または複数の荷電担体を第１の閉じ込め領域内に閉じ込めることと、前記第２の金属層に第２のビアス・ポテンシャルを印加して荷電担体または複数の荷電担体を第２の閉じ込め領域内に閉じ込めることと、を包含し、前記第２の閉じ込め領域は、前記第２の金属層の下の前記シリコン層の前記第２の平面領域内だけにある。前記第１および第２のビアス・ポテンシャルの大きさは、前記第１および第２の閉じ込め領域が結合されるように構成される。前記結合は、近接によるものとすることができ、あるいはチューニング電極による緩和とすることができる。
【0038】
通常、前記第２のビアス・ポテンシャルは、前記第１のビアス・ポテンシャルより大きい。前記第１および第２のビアス・ポテンシャルは、それぞれ、第１および第２の閉じ込め領域の前記担体の占有を修正するべく調整することができる。前記第２のビアス・ポテンシャルの増加は、前記第１と第２の閉じ込め領域の間における前記結合の強度を好ましく増加する。
【0039】
本発明の１つの態様は、荷電担体を閉じ込めるためのシリコン・ベースの量子デバイスを提供する。前記デバイスは、エッジを伴う段差を含むシリコン層を包含する。第１の電気的絶縁層が、前記シリコン層の上において前記段差の上を覆って提供される。第１の金属層が、前記エッジにおいて荷電担体または複数の荷電担体を閉じ込めることが可能な第１の閉じ込め領域の誘導が可能となるように、前記第１の電気的絶縁層の上に提供され、前記段差の上を覆い、電気的に接続されるように配置される。第２の金属層が、前記シリコン層の実質的に平坦な部分の上を覆って提供される。前記第２の金属層は、前記第１の金属層から電気的に分離され；かつ、前記第２の金属層の下の前記シリコン層内に荷電担体または複数の荷電担体を閉じ込めることが可能な第２の閉じ込め領域の誘導が可能となり、かつ前記第１の閉じ込め領域が前記第２の閉じ込め領域と結合可能となるように電気的に接続されるように配置される。前記第１の閉じ込め領域は、前記第２の閉じ込め領域から前記エッジに対して垂直な方向に変位される。
【0040】
前記第２の金属層にビアス・ポテンシャルが印加されるとき、前記第２の金属層の下の前記シリコン層内において第２の閉じ込め領域をサポートすることが可能である。前記第２の閉じ込め領域は、前記第１の閉じ込め領域と結合することが可能である。好都合なことに、このアーキテクチャは、良好な電荷の安定性を提供し、かつ前記閉じ込め領域を伴う量子コンピュテーション・プロセスは、通常、荷電誤りに対してより弾力性がある。さらにまた、前記第２の閉じ込め領域は、前記第１の閉じ込め領域の初期化を容易にすること、および前記第１の閉じ込め領域の停在数の維持を可能にすることができる。
【0041】
前記シリコン層は、通常、平面領域を包含し、前記第２の閉じ込め領域は、前記平面領域内に提供することができる。好ましくは、前記第１の閉じ込め領域が、近接によって前記第２の閉じ込め領域と結合される。これは、前記第１と第２の閉じ込め領域の間における直接結合を提供する。前記第２の金属層は、前記シリコン層の実質的に平坦な部分の上を覆って提供される。前記シリコン層の前記実質的に平坦な部分は、前記シリコン基板の自然な粗度に起因して軽微な逸脱を有することがある。前記デバイス内において、前記実質的に平坦な部分は、通常、前記シリコン層のエッチングされない部分である。前記シリコン層の前記実質的に平坦な部分は、エッジを有する前記段差部分から明確に区別される。前記第２の閉じ込め領域は、たとえば、平面量子ドット構造、反転チャンネル、注入領域、または金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の２次元平面チャンネル内とすることができる。
【0042】
シリコン・ベースの量子デバイスは、シリコン基板から、または、より好ましくはシリコン・オン・インシュレータ（ＳＯＩ）基板から形成することができる。ＳＯＩ基板は、積層されたシリコン－絶縁体－シリコン構造であり、通常、絶縁体は、二酸化ケイ素または酸化アルミニウムである。前記シリコン層内の前記段差は、前記基板の選択的なエッチングによって好ましく形成される。通常、シリコン・ウェファの方が安価であるが、ＳＯＩ基板を使用する有益性は、エッチングされた部分の深さが、通常はより信頼できることである。たとえば、エッチング・プロセスは、二酸化ケイ素より容易にシリコンをエッチングできる。好ましくは、エッチングの深さを、ＳＯＩ基板の最上位シリコン層の全厚とする。前記デバイスは、さらに、量子閉じ込め領域を包含する前記シリコン層の下の第３の電気的絶縁層を包含することができる。前前記第３の電気的絶縁層が、好ましくは、前記ＳＯＩ基板の前記絶縁層であり、したがって、前記デバイスは、通常、前記第３の電気的絶縁層の下に追加のシリコン層をさらに包含する。
【0043】
本発明の別の態様は、前記第１の態様に従ったシリコン・ベースの量子デバイスを組み立てる方法を提供する。前記方法は、シリコン層をエッチングしてエッジを伴う段差を形成することを包含する。これが、部分的なシリコン層を作り出す。前記シリコン層のエッチングの後、前記シリコン層の上において、前記段差の上を覆って第１の電気的絶縁層が堆積される。前記方法は、さらに、第１および第２の金属層を堆積させることを包含する。第１の金属層が、前記第１の電気的絶縁層の上において前記段差の上を覆って堆積され、前記エッジの第１の閉じ込め領域内における荷電担体または複数の荷電担体の閉じ込めが可能となるように電気的に接続されるべく構成される。第２の金属層が、前記シリコン層の実質的に平坦な部分の上に堆積され、かつ前記第１の金属層と電気的に分離されるように堆積される。前記第２の金属層は、前記第２の金属層の下の前記シリコン層の第２の閉じ込め領域内に荷電担体または複数の荷電担体を閉じ込めることが可能となるように電気的に接続されるべく構成される。前記第２の金属層は、前記第１の閉じ込め領域が前記第２の閉じ込め領域と結合可能となるように電気的に接続されるべく構成される。
【0044】
前記エッチングされたシリコン層は、エッジを包含し、かつ、概して、実質的な平面領域を包含する。前記第２の金属層は、前記実質的な平面領域の上を覆って好ましく堆積される。平面領域の上を覆う前記第２の金属層へのビアスの印加は、都合よく、前記シリコン層内に平面荷電担体リザーバの形式で第２の閉じ込め領域を誘導する。
【0045】
本発明の追加の態様は、前記第１の態様に従ったシリコン・ベースの量子デバイスを使用する方法を提供する。前記方法は、前記第１の金属層に第１のビアス・ポテンシャルを印加して荷電担体または複数の荷電担体を第１の閉じ込め領域内に閉じ込めることと、前記第２の金属層に第２のビアス・ポテンシャルを印加して荷電担体または複数の荷電担体を第２の閉じ込め領域内に閉じ込めることとを包含する。前記第１および第２のビアス・ポテンシャルの大きさは、前記第１および第２の閉じ込め領域が結合されるように構成される。前記結合は、近接によるものとすることができ、あるいはチューニング電極による緩和とすることができる。
【0046】
以下、次に挙げる添付図面を参照し、本発明の実施態様を説明する。
【図面の簡単な説明】
【0047】
【図1】本発明の第１の実施形態に従ったシリコン・ベースの量子デバイスの上面図である。
【図2】本発明の第１の実施形態に従ったシリコン・ベースの量子デバイスの断面側面図である。
【図3】本発明の第２の実施形態に従ったシリコン・ベースの量子デバイスの断面側面図である。
【図4】本発明の第３の実施形態に従ったシリコン・ベースの量子デバイスの断面側面図である。
【図5】本発明の第４の実施形態に従ったシリコン・ベースの量子デバイスの上面図である。
【図6】本発明の第４の実施形態に従ったシリコン・ベースの量子デバイスの断面側面図である。
【図7】本発明の第５の実施形態に従ったシリコン・ベースの量子デバイスの上面図である。
【図8】本発明の第６の実施形態に従ったシリコン・ベースの量子デバイスの上面図である。
【発明を実施するための形態】
【0048】
図１および２は、第１の実施形態に従ったシリコン・ベースの量子デバイスを略図的に図解している。シリコン・ベースの量子デバイスは、シリコン金属酸化膜半導体（または、ＳｉＭＯＳ）製造プロセスを使用して作られる。図１は、上面図を示し、図２は、図１に示されている方向Ａに沿った断面側面図を示す。図１に、第１および第２の金属層５１、５２とそれぞれ接触する第１および第２の導電性ビア６１、６２を示す。当該実施形態においては、第１および第２の導電性ビア６１、６２が、金、チタン、タングステン、銅、またはアルミニウム等の金属から形成され、第１および第２の金属層５１、５２は、導電性ポリシリコンから形成される。代替実施態様においては、第１および第２の金属層５１、５２、および第１および第２の導電性ビア６１、６２を任意の導電性材料から形成することが可能である。
【0049】
第２の金属層５２は、部分的なシリコン層３２（図２に示されている）を覆う薄い誘電体層４２の上に配されている。部分的なシリコン層３２は、実質的に平坦である。第２の金属層５２は、部分的なシリコン層３２を超えて延びてはいない。第１の金属層５１は、薄い誘電体層４２および厚い誘電体層４１の両方を覆う。当該実施形態においては、第１と第２の金属層５１、５２が、側方に約１０ナノメートルだけ隔てられている。ほかの実施態様においては、最大で１００ナノメートルまで隔てることが可能である。空間的な分離は、第１と第２の金属層５１、５２の間に電気的な分離を提供する。
【0050】
図２においては、薄い誘電体層４２と厚い誘電体層４１の両方の上を覆う第１の金属層５１が部分的なシリコン層３２に形成された段差３３のトップに配されていることを見ることが可能である。第１の金属層５１は、対応する段差５０を伴って略図的に図解されている。第１の金属層５１は、下に横たわる表面と比較すると実質的に一様な厚さを伴う金属層を結果としてもたらす金属物質の蒸着によって堆積させることができる。したがって、部分的なシリコン層３２の、段差３３等の顕著な特徴を、段差３３の上を覆う層内に再現することができる。
【0051】
部分的なシリコン層３２は、段差３３から数ミクロンにわたって、あるいは数ミリメートルにわたって延びることさえある平面領域３５を包含する。他の実施形態においては、平面領域が、別の金属層が提供される別の段差において終端する。
【0052】
部分的なシリコン層３２のエッジの段差３３は、部分的なシリコン層３２の２つの直交する表面３５、３６から形成される。平面領域３５と垂直領域３６がエッジ３４において交わる。平面領域３５および垂直領域３６は、実質的に平面である。平面領域３５および垂直領域３６は、実質的に直交する。平面領域３５と垂直領域３６の間の内角は、６０と１３５度の間、好ましくは８０と１００度の間、より好ましくは８５と９５度の間である。この角度は、通常、採用されるエッチング・テクニックに依存する。たとえば、より小さい内角は、ウェット・エッチング・プロセスを使用して達成することができ、垂直により近い角度は、ドライ・エッチング・プロセスを使用して達成することができる。より小さい内角は、より大きな電荷閉じ込めを都合よく提供する。
【0053】
当該実施形態においては、下側シリコン層、中間絶縁層、および上側シリコン層を包含するシリコン・オン・インシュレータ（ＳＯＩ）基板が使用される。二酸化ケイ素（ＳｉＯ２）から形成される厚い誘電体層４１が、下側シリコン層３１の上に提供され、それがＳＯＩウェファの中間絶縁層になる。ＳｉＯ２層は、０．２と３ミクロンの間である。代替実施態様においては、任意の適切な絶縁材料を選択することができる。厚い誘電体層４１の上に提供される部分的なシリコン層３２は、ＳＯＩ基板の上側シリコン層に対する選択的エッチング・プロセスの実施によって形成される。このエッチング・プロセスは、物理的に、または化学的に実施することができる。部分的なシリコン層３２の平面領域３５と垂直領域３６の間の内角は、エッチング・パラメータに依存し得る。当該実施形態においては、ＳＯＩウェファの上側シリコン層の部分が、段差３３を形成するべくエッチングされる。段差３３の高さは、ＳＯＩウェファの上側シリコン層の深さと同じであり、２０と２００ナノメートルの間とすることができる。薄い誘電体層４２が部分的なシリコン層３２の上に提供され、段差３３の上を覆う。薄い誘電体層４２は、ＳｉＯ２から形成され、厚さが１と３０ナノメートルの間であり、好ましくはその厚さを約１０ナノメートルとする。薄い誘電体層４２は、天然酸化物または熱酸化物とすることができる。代替実施態様においては、薄い誘電体層を任意の適切な誘電体材料から形成することができ、また原子層堆積によって堆積させることができる。
【0054】
第１および第２の導電性ビア６１、６２、または垂直相互接続アクセスが、第１および第２の金属層５１、５２とそれぞれ電気的に接続され、第１および第２の金属層５１、５２をソーシングおよび／または測定装置と接続するために使用することが可能である。ソーシングおよび／または測定装置は、電圧、電流、キャパシタンス、抵抗、またはコンダクタンス等の電気的データのソーシングおよび／または測定を行う能力を有する。第１および第２の金属層５１、５２は、電気的に明確に異なる。図２においては、第１の導電性ビア６１が第１の金属層５１と、その第１の金属層の一端において接触することが示されており、第２の導電性ビア６１が第２の金属層５２と、その第２の金属層の中心において接触することが示されている。代替実施態様においては、第１および第２の導電性ビア６１、６２を、それぞれ第１および第２の金属層５１、５２上の任意のポイントに位置決めすることができる。金属層と電気的に接続されている導電性ビアに対するビアスの印加は、実質的に一様な電界を金属層の下にもたらす。
【0055】
シリコン・ベースの量子デバイスの第１および第２の閉じ込め領域１０、１１が略図的に示されている。部分的なシリコン層３２のエッジにある段差３３は、ビアス（すなわち、ＤＣ電圧）が第１の導電性ビア６１を通して第１の金属層５１に印加されるときに第１の閉じ込め領域１０が誘導され得るコーナ３４を有する。当該実施形態においては、第１の閉じ込め領域が量子ドットである。量子ドット１０は、量子閉じ込め構造であり、その中に、電子または正孔を静電気的に３次元で閉じ込めることが可能である。当該実施形態においては、エッジ３４によって２次元の閉じ込めが達成され、第１の金属層５１の幅が、第３の次元の閉じ込めを提供する。第１の金属層５１の幅は、エッジ３４に沿って測定したとき、通常、１０と２０００ナノメートルの間であるが、所望の帯電エネルギおよびアーキテクチャ上の制約に依存する。図１および２において、第１の金属層５１の長さは、方向Ａに沿って測定したとき、その幅より実質的に大きい。しかしながら、その長さが量子ドット１０内における荷電担体の閉じ込めに影響を及ぼすことはなく、所望のデバイス・アーキテクチャに従って選択することは可能である。
【0056】
第２の導電性ビア６２を通して第２の金属層５２にビアスが印加されるとき、部分的なシリコン層３２の平面領域内において第２の閉じ込め領域１１をサポートすることが可能である。第２の閉じ込め領域１１は、部分的なシリコン層３２の平面領域内だけである。第２の閉じ込め領域は、電子リザーバまたは正孔リザーバ等の荷電担体のリザーバとすることができる。第２の金属層５２は、第１の金属層５１より実質的に大きい。第２の金属層５２の寸法は、荷電担体リザーバのサイズに影響を及ぼす。第２の金属層５２の寸法は、通常、第２の金属層５２の下において２次元荷電担体リザーバのサポートが可能となるように選択される。１つの次元の閉じ込めは、部分的なシリコン層３２と薄い誘電体層４２の間の界面に生じる。第２の金属層５２の幅または長さの低減は、荷電担体が部分的なシリコン層３２内における擬１次元構造内に閉じ込められるような第２の次元内の閉じ込めを結果的にもたらすことができ、第２の金属層５２の幅および長さ両方の低減は、３つの次元すべての中に、荷電担体が部分的なシリコン層３２内における擬０次元構造内に閉じ込められるような閉じ込め、すなわち量子ドットを結果的にもたらすことができる。
【0057】
リザーバ１１と量子ドット１０は、結合することが可能である。トンネルリング・レートは、第１と第２の金属層５１、５２の間の分離の変更によって、および印加ビアスの修正によって調整することが可能である。他の実施形態においては、第２の金属層が部分的なシリコン層と直接接触し、中間誘電体層が存在しない。これは、部分的なシリコン層内の第２の金属層の下に抵抗領域を結果的にもたらす。この抵抗領域は、量子ドットと結合可能な荷電担体リザーバを提供する。他の実施形態においては、チューニング電極が、量子ドットと担体リザーバの間にチューニング可能な結合を提供する。結合強度は、チューニング電極に印加されるポテンシャルを修正することによってチューニングすることが可能である。
【0058】
図３は、第２の実施態様に従ったシリコン・ベースの量子デバイスを略図的に図解している。当該実施形態においては、部分的なシリコン層１３２がシリコン基板１３１の一部を形成している。これは、エッジ１３４を伴う段差１３３を形成するシリコン・ウェファの選択的なエッチングによって達成される。第１の実施態様と同様に、部分的なシリコン層１３２は、図面内に図示されているデバイスの部分を超えて延びることが可能である。段付きの領域が、部分的なシリコン層１３２を提供する。部分的なシリコン層１３２の第１の平面領域１３５は、基板１３１の第２の平面領域１３７と略平行である。第１の平面領域１３５は、基板１３１のエッチングされていない領域であり、第２の平面領域１３７は、基板１３１のエッチングされた領域である。第２の平面領域１３７は、したがって、第１の平面領域１３５からオフセットされ、それより下にある。段差１３３は、第１および第２の平面領域１３５、１３７に対して実質的に垂直に直交する垂直領域１３６を包含する。薄い誘電体層１４２は、部分的なシリコン層１３２および基板１３１のトップの上に提供され、電気的絶縁層を提供する。
【0059】
第１の実施態様と同様に、第１および第２の金属層１５１、１５２を使用して、部分的なシリコン層１３２内の閉じ込め領域内に電子または正孔を閉じ込めることが可能である。第１および第２の金属層１５１、１５２に対して導電性ビア１６１、１６２を通してビアスを印加することが、結果的に結合可能な閉じ込め領域１１０、１１１をもたらす。第１および第２の金属層１５１、１５２は、電気的に分離されている。しかしながら、物理的な分離によって電気的な分離が達成される第１の実施態様とは対照的に、第２の実施態様においては、第１および第２の金属層１５１、１５２が、電気的絶縁層を形成するバリア誘電体層１４３によって分離される。バリア誘電体層１４３は、二酸化ケイ素（ＳｉＯ２）から形成される。代替実施態様においては、バリア誘電体層が、酸化アルミニウム、二酸化ハフニウム、またはケイ酸ジルコニウム等の任意の適切な誘電体材料から形成されるとし得る。バリア誘電体層１４３は、薄い誘電体層１４２と同じ材料または異なる材料から形成することができる。
【0060】
図３においては、第２の金属層１５２が、第１の金属層１５１とオーバーラップするように位置決めされる。第２の金属層１５２は、概略で一様な厚さで堆積され、したがって、第２の金属層１５２は、それが第１の金属層１５１の上を覆うところに段差１５３を包含する。他の実施形態においては、第１と第２の金属層１５１、１５２の間にオーバーラップが存在しない。しかしながら、バリア誘電体層１４３の絶縁特性に起因して、側方の分離は必要ない。第２の金属層１５２は、部分的なシリコン層１３２の第１の平面領域１３５の一部の上を覆うように配置される。さらなる実施態様においては、第２の金属層１５２を、第１および第２の金属層の両方が段差１３４の上を覆って位置決めされるように延ばすことができる。
【0061】
図４は、第３の実施態様に従ったシリコン・ベースの量子デバイスを略図的に図解している。当該実施形態の基板は、第２の実施態様のそれと類似であり、シリコン基板２３１の一部を形成する部分的なシリコン層２３２を包含する。第１および第２の金属層２５１、２５２が、第１の薄い誘電体層２４２のトップ上に提供されており、第１および第２の導電性ビア２６１、２６２が、それぞれ、第１および第２の金属層２５１、２５２と電気的に接続されている。第１の金属層２５１は、部分的なシリコン層２３２の段差２３３の上を覆う。第１の金属層２５１にビアスが印加されるとき、エッジ２３４の第１の閉じ込め領域２１０内に電荷を閉じ込めることが可能である。第２の金属層２５２は、部分的なシリコン層２３２上に提供されている。第２の金属層２５２にビアスが印加されるとき、第２の閉じ込め領域２１１内に電荷を閉じ込めることが可能である。
【0062】
第１および第２の金属層２５１、２５２は、空間的に分離されている。第２の薄い誘電体層２４３が、第１および第２の金属層２５１、２５２の上を覆うように提供される。当該実施形態においては、チューニング金属層２５３がバリア電極を形成する。チューニング金属層２５３は、ビア２６３と電気的に接続されており、第１および第２の金属層２５１、２５２の両方の上を覆って提供されている。チューニング金属層２５３は、第１および第２の金属層２５１、２５２の両方と電気的に連通するが、電気的に絶縁されるように配置される。ビアス・ポテンシャルをチューニング金属層に印加して、第１と第２の閉じ込め領域２１０、２１１の間における結合の強度をコントロールすることが可能である。
【0063】
図５および６は、第４の実施態様に従ったシリコン・ベースの量子デバイスを略図的に図解している。図５は、上面図を示し、図６は、図５に示されている方向Ｂに沿った断面側面図を示す。当該実施形態においては、第１および第２の第１の金属層３５１、３５３が、第１および第２の第１の閉じ込め領域３１２、３１０のそれぞれに電荷を閉じ込めることが可能となるようにエッジ３３４の上を覆う。第２の金属層３５２が、部分的なシリコン層３３２の実質的に平坦な部分の上の薄い誘電体層３４２の上に提供されている。当該実施形態においては、第２の金属層３５２が、第１の金属層３５１、３５３のそれぞれと実質的に同じ寸法を有する。第２の金属層３５２は、荷電担体リザーバ（図示せず）が、第２の金属層３５２の下のシリコン層３３２内に誘導され得るように電気的に接続されるように配置される。第１および第２の第１の金属層３５１、３５３および第２の金属層３５２は、それぞれの導電性ビア３６１、３６３、３６２と電気的に接続されている。第１および第２の第１の金属層３５１、３５３は、第１および第２の量子ドット３１２、３１０が、第１および第２の第１の金属層３５１、３５３のそれぞれの下のシリコン層３３２内に誘導され得るように電気的に接続されるように配置される。
【0064】
当該実施形態においては、バリア誘電体層３４３が、第１および第２の第１の金属層３５１、３５３を覆う。図５においては、明瞭性のためにバリア誘電体層が示されていない。チューニング金属層３５４がバリア誘電体層３４３の上に配され、第１および第２の第１の金属層３５１、３５３の両方の上を覆うように位置決めされる。チューニング金属層は、対応する導電性ビア３６４と電気的に接続されている。チューニング金属層３５４は、第１および第２の第１の金属層３５１、３５３から電気的に絶縁されている。ビアスをチューニング金属層３５４に印加して、第１と第２の量子ドット３１２、３１０の間における結合の強度をコントロールすることが可能である。第１および第２のキュービットが、それぞれ、第１および第２の量子ドット３１２、３１０によってサポートされ得る。チューニング金属層３５４に印加されるビアスは、第１と第２のキュービットの間において２キュービット相互作用をイネーブルすることができるようにキュービットの結合に使用することが可能であり、あるいは第１および第２のキュービットのそれぞれが、１キュービット操作を受けることができるようにキュービットの分離に使用することが可能である。
【0065】
図７は、第５の実施態様に従ったシリコン・ベースの量子デバイスの上面図を略図的に図解している。手前の実施態様のシリコン・ベースの量子デバイスは、この第５の実施態様内に実装することが可能である。第５の実施態様は、複数の量子ドットと、細長い量子ドットとを包含する、考え得る２次元アーキテクチャの例示的な部分を図示している。細長い量子ドットは、メディエータ・ドットと呼ばれる。使用においては、各メディエータ・ドットを、荷電担体リザーバと直接結合することが可能である。各メディエータ・ドットは、デバイスの使用時にさらに２つの量子ドットと結合することが可能である。このアーキテクチャは、量子ドットの稠密なアレンジメントを提供する一方、各量子ドットと荷電担体リザーバが近いことを保証する。各量子ドットは、メディエータ・ドットを通して荷電担体リザーバと結合することが可能である。量子ドットは、キュービットのサポートに使用することができる。キュービットは、量子情報を担持するために使用されるデータ・キュービット、または補助キュービットとすることができる。メディエータ・ドットは、キュービット間の量子情報交換のためのメカニズムの提供に使用される。
【0066】
シリコン層が選択的にエッチングされて部分的なシリコン層（上面図には示されていない）を形成し、それが、中心本体４２０、および当該本体４２０から放射状に延びて、長いエッジ４８１および短いエッジ４８２を伴う部分的なシリコン層のエッジに多角形の段差４００を形成するアーム４２１、４２２、４２３、４２４を伴う。当該実施形態においては、中心本体４２０が実質的に方形であり、かつプラトー領域を形成し、当該方形のコーナから４つのアーム４２１－４２４のそれぞれが延び、ナノワイヤ領域を形成している。薄い誘電体層４０４が、部分的なシリコン層のトップの上に提供される。図７には、明瞭性のためにデバイスの隆起した部分だけが示されている。しかしながら、シリコン・ベースの量子デバイスは、部分的なシリコン層の下に基板（図示せず）をさらに含む。各アーム４２１－４２４には、２つの量子ドット金属層４２９、４３０、４３１、４３２、４３３、４３４、４３５、４３６が提供される。量子ドット金属層４２９－４３６は、対応する量子ドットを誘導するべく構成することが可能な第３の金属層である。量子ドット金属層４２９－４３６は、各アーム４２１－４２４の２つの短いエッジ４８２の上に提供される。４つのメディエータ・ドット金属層４３７、４３８、４３９、４４０が、中心本体４２０の各エッジ４２５、４２６、４２７、４２８の上に提供される。メディエータ・ドット金属層４３７－４４０は、対応する細長い量子ドットを誘導するべく構成することが可能な第１の金属層である。メディエータ・ドット金属層４３７－４４０は、中心本体４２０の長いエッジ４８１上に提供される。５つのリザーバ金属層４４１、４４２、４４３、４４４、４４５が、中心本体４２０上に提供される。第１のリザーバ金属層４４１が中心本体４２０の中心に提供され、第２乃至第５のリザーバ金属層４４２－４４５のそれぞれが、中心本体上の第１のリザーバ金属層４４１と対応するメディエータ・ドット金属層４３７－４４０の間に提供される。各金属層４２９－４４５は、対応する導電性ビア４４９、４５０、４５１、４５２、４５３、４５４、４５５、４５６、４５７、４５８、４５９、４６０、４６１、４６２、４６３、４６４、４６５と電気的に接触している。
【0067】
このデバイスは、導電性ビア４４９－４６５のそれぞれにビアス・ポテンシャルを印加することが可能となるように構成される。導電性ビア４４９－４６５にビアスを印加すると、荷電担体を閉じ込めるために使用される金属層４２９－４４５の下に誘導された量子閉じ込め構造内に電子（または、正孔）を捕獲することが可能になる。金属層４２９－４４５の寸法および印加されるビアスは、量子ドット金属層４２９－４３６のそれぞれの下の部分的なシリコン層内に量子ドット４６９、４７０、４７１、４７２、４７３、４７４、４７５、４７６を誘導することが可能となり；メディエータ・ドット金属層４３７－４４０のそれぞれの下の部分的なシリコン層内にメディエータ・ドット４７７、４７８、４７９、４８０を誘導することが可能となり；かつ、リザーバ金属層４４１－４４５のそれぞれの下の部分的なシリコン層内に荷電担体リザーバを誘導することが可能となるように選択される。
【0068】
量子ドット４６９－４７６のサイトおよびメディエータ・ドット４７７－４８０のサイトは、略図的に示されている。部分的なシリコン層のエッジに沿って幅を測定するとき、メディエータ・ドット金属層４３７－４４０は、量子ドット金属層４２９－４３６より実質的に広い。各メディエータ・ドット４７７－４８０は、２つの量子ドット４６９－４７６の間にチューニング可能なリンクを提供する細長い量子ドットである。たとえば、第１のメディエータ・ドット４７７は、第２の量子ドット４７０と第３の量子ドット４７１を接続することが可能である。各メディエータ・ドット４７７－４８０は、キュービット間の量子情報の交換の共振移行メカニズムを提供するように設計される。これを達成するために、メディエータ・ドット金属層４３７－４４０の幅が、情報交換プロセスの間にわたって量子情報が保存されるように、少なくとも１ミクロンより小さい。原理的には、メディエータ・ドット４７７－４８０を量子ドット４６９－４７６と同じサイズにすることが可能であるが、メディエータ・ドット４７７－４８０は、スケーラブル・アーキテクチャが提供されるようにデータ・キュービットを分離するために細長い形状を有することが可能である。
【0069】
図７に図示されているアーキテクチャは、量子ドットの稠密なアレンジメントを提供する一方、各量子ドットと荷電担体リザーバが近いことを保証する。各メディエータ・ドットは、荷電担体リザーバと直接結合され、かつ各メディエータ・ドットは、２つの量子ドットと直接結合される。直接結合は、当該実施形態においては近接による。代替実施態様においては、電極緩和結合を提供するために、図４、５および６に図解されているとおりのチューニング金属層を提供することができる。このアーキテクチャは、リザーバ間に多数の量子ドットが存在し得るアーキテクチャを超えるいくつかの利点を提供する。第５の実施態様のアーキテクチャを使用すると、量子ドットに対するリザーバの近接に起因して、キュービットが容易に初期化される。さらにまた、良好な電荷の安定性があり、かつこのアーキテクチャは、荷電誤りに対してより弾力性がある。それに加えて、荷電担体リザーバに対する各量子ドットの近接は、量子ドットの停在数の維持が可能になることを保証する。
【0070】
各量子ドット・サイト４６９－４７６は、電子スピン・キュービット等のキュービットに占有されること、または占有されないことが可能である。したがって、各アーム４２１－４２４は、両方の量子ドット・サイトが占有されている場合に二重ドット・キュービットを、または１つだけが占有されている場合にシングル・ドット・キュービットをサポートすることができる。
【0071】
図８は、図７に示されている例示的な２次元アーキテクチャの拡張を示している。図７に図解されているユニットは、一連の中心本体５０１、５０２、５０３、５０４、またはプラトー領域がインナー・アーム５２１、５２２、５２３、５２４、またはナノワイヤ領域によって接続されるように反復してデバイスをスケールアップすることが可能である。図８には、４つの中心本体５０１－５０４が図示されている。しかしながら、デバイスのアーキテクチャは、外側のアーム５３１、５３２、５３３、５３４、５３５、５３６、５３７、５３８に取り付けられる追加の中心本体を使用してさらに拡張することが可能である。部分的なシリコン層を画定する複数のエッジが、多角形の段差５００を形成する。
【0072】
認識されるとおり、量子ドットを荷電担体リザーバに結合して荷電誤りに対する弾力性を向上させることが可能であり、かつ信頼性のある量子ドットの初期化を可能にするスケーラブルな２次元アーキテクチャを可能にする量子ドット・デバイスが提供される。量子ドットの停在数の維持および良好な電荷の安定性等のさらなる利点は、量子デバイスの特徴の結果として現れる。それに加えて、その種のデバイスを製造するための方法および当該デバイスを使用する方法もまた提供される。
【符号の説明】
【0073】
１０ 第１の閉じ込め領域、量子ドット
１１ 第２の閉じ込め領域、リザーバ
３１ 下側シリコン層
３２ 部分的なシリコン層
３３ 段差
３４ エッジ、コーナ
３５ 平面領域
３６ 垂直領域
４１ 厚い誘電体層
４２ 薄い誘電体層
５０ ステップ
５１ 第１の金属層
５２ 第２の金属層
６１ 第１の導電性ビア
６２ 第２の導電性ビア
１３１ シリコン基板、基板
１３２ 部分的なシリコン層
１３３ 段差
１３４ エッジ、段差
１３５ 第１の平面領域
１３６ 垂直領域
１３７ 第２の平面領域
１４２ 薄い誘電体層
１４３ バリア誘電体層
１５１ 第１の金属層
１５２ 第２の金属層
１５３ 段差
２１０ 第１の閉じ込め領域
２１１ 第２の閉じ込め領域
２３１ シリコン基板
２３２ 部分的なシリコン層
２３３ 段差
２３４ エッジ
２４２ 第１の薄い誘電体層
２４３ 第２の薄い誘電体層
２５１ 第１の金属層
２５２ 第２の金属層
２５３ 調整金属層
２６３ ビア
３３２ 部分的なシリコン層
３３４ エッジ
３４２ 薄い誘電体層
３４３ バリア誘電体層
３５２ 第２の金属層
３５４ 調整金属層
３６４ 導電性ビア
４００ 段差
４０４ 薄い誘電体層
４２０ 中心本体
４４１ 第１のリザーバ金属層
４７０ 第２の量子ドット
４７１ 第３の量子ドット
４７７ 第１のメディエータ・ドット
４８１ 長いエッジ
４８２ 短いエッジ
５００ 段差
１０、１１ 第１および第２の閉じ込め領域
３５、３６ 直交する表面
５１、５２ 第１および第２の金属層
６１、６２ 第１および第２の導電性ビア
１１０、１１１ 結合可能な閉じ込め領域
１５１、１５２ 第１および第２の金属層
１６１、１６２ 第１および第２の導電性ビア
２１０、２１１ 第１および第２の閉じ込め領域
２５１、２５２ 第１および第２の金属層
２６１、２６２ 第１および第２の導電性ビア
３１２、３１０ 第１および第２の第１の閉じ込め領域、第１および第２の量子ドット
３５１、３５３ 第１および第２の第１の金属層
３６１、３６３、３６２ 導電性ビア
４２１、４２２、４２３、４２４ アーム
４２５、４２６、４２７、４２８ エッジ
４３７、４３８、４３９、４４０ メディエータ・ドット金属層
４７７、４７８、４７９、４８０ メディエータ・ドット
５０１、５０２、５０３、５０４ 中心本体
５２１、５２２、５２３、５２４ インナー・アーム
４４１、４４２、４４３、４４４、４４５ リザーバ金属層
４２９、４３０、４３１、４３２、４３３、４３４、４３５、４３６ 量子ドット金属層
４６９、４７０、４７１、４７２、４７３、４７４、４７５、４７６ 量子ドット
５３１、５３２、５３３、５３４、５３５、５３６、５３７、５３８ 外側のアーム
４４９、４５０、４５１、４５２、４５３、４５４、４５５、４５６、４５７、４５８、４５９、４６０、４６１、４６２、４６３、４６４、４６５ 導電性ビア
１１ 第２の閉じ込め領域、リザーバ
３１ 下側シリコン層
３２ 部分的なシリコン層
３３ 段差
３４ エッジ、コーナ
３５ 平面領域
３６ 垂直領域
４１ 厚い誘電体層
４２ 薄い誘電体層
５０ ステップ
５１ 第１の金属層
５２ 第２の金属層
６１ 第１の導電性ビア
６２ 第２の導電性ビア
１３１ シリコン基板、基板
１３２ 部分的なシリコン層
１３３ 段差
１３４ エッジ、段差
１３５ 第１の平面領域
１３６ 垂直領域
１３７ 第２の平面領域
１４２ 薄い誘電体層
１４３ バリア誘電体層
１５１ 第１の金属層
１５２ 第２の金属層
１５３ 段差
２１０ 第１の閉じ込め領域
２１１ 第２の閉じ込め領域
２３１ シリコン基板
２３２ 部分的なシリコン層
２３３ 段差
２３４ エッジ
２４２ 第１の薄い誘電体層
２４３ 第２の薄い誘電体層
２５１ 第１の金属層
２５２ 第２の金属層
２５３ 調整金属層
２６３ ビア
３３２ 部分的なシリコン層
３３４ エッジ
３４２ 薄い誘電体層
３４３ バリア誘電体層
３５２ 第２の金属層
３５４ 調整金属層
３６４ 導電性ビア
４００ 段差
４０４ 薄い誘電体層
４２０ 中心本体
４４１ 第１のリザーバ金属層
４７０ 第２の量子ドット
４７１ 第３の量子ドット
４７７ 第１のメディエータ・ドット
４８１ 長いエッジ
４８２ 短いエッジ
５００ 段差
１０、１１ 第１および第２の閉じ込め領域
３５、３６ 直交する表面
５１、５２ 第１および第２の金属層
６１、６２ 第１および第２の導電性ビア
１１０、１１１ 結合可能な閉じ込め領域
１５１、１５２ 第１および第２の金属層
１６１、１６２ 第１および第２の導電性ビア
２１０、２１１ 第１および第２の閉じ込め領域
２５１、２５２ 第１および第２の金属層
２６１、２６２ 第１および第２の導電性ビア
３１２、３１０ 第１および第２の第１の閉じ込め領域、第１および第２の量子ドット
３５１、３５３ 第１および第２の第１の金属層
３６１、３６３、３６２ 導電性ビア
４２１、４２２、４２３、４２４ アーム
４２５、４２６、４２７、４２８ エッジ
４３７、４３８、４３９、４４０ メディエータ・ドット金属層
４７７、４７８、４７９、４８０ メディエータ・ドット
５０１、５０２、５０３、５０４ 中心本体
５２１、５２２、５２３、５２４ インナー・アーム
４４１、４４２、４４３、４４４、４４５ リザーバ金属層
４２９、４３０、４３１、４３２、４３３、４３４、４３５、４３６ 量子ドット金属層
４６９、４７０、４７１、４７２、４７３、４７４、４７５、４７６ 量子ドット
５３１、５３２、５３３、５３４、５３５、５３６、５３７、５３８ 外側のアーム
４４９、４５０、４５１、４５２、４５３、４５４、４５５、４５６、４５７、４５８、４５９、４６０、４６１、４６２、４６３、４６４、４６５ 導電性ビア
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】