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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-14
(45)【発行日】2025-01-22
(54)【発明の名称】半導体構造体およびそれを製造するための方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20250115BHJP
H10D 86/40 20250101ALI20250115BHJP
H10D 84/80 20250101ALI20250115BHJP
H10D 84/83 20250101ALI20250115BHJP
【ＦＩ】
H10B12/00 801
H01L29/78 613B
H01L27/06 102A
H01L27/088 H
【請求項の数】
11
(21)【出願番号】P 2023093557
(22)【出願日】2023-06-06
(65)【公開番号】P2024100652
(43)【公開日】2024-07-26
【審査請求日】2023-06-06
(31)【優先権主張番号】63/438,796
(32)【優先日】2023-01-13
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/188,612
(32)【優先日】2023-03-23
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】アー－クン ライ
(72)【発明者】
【氏名】フェン－ミン リー
【審査官】小山 満
(56)【参考文献】
【文献】米国特許出願公開第２０２１／０１６６７５１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２０／００６６３２６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２１／０１２６００６（ＵＳ，Ａ１）
【文献】米国特許第１０５９３６９７（ＵＳ，Ｂ１）
【文献】中国特許出願公開第１１２７０１１２４（ＣＮ，Ａ）
【文献】特開２０１９－００８８６２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２７／０８８
(57)【特許請求の範囲】
【請求項1】
デバイス画定領域を有する半導体構造体であって、前記デバイス画定領域が互いに分離された第１部分および第２部分を含み、前記半導体構造体が、交互に配置された複数の第１導電層および複数の第１誘電体層を含むスタック、前記スタックが、前記スタックを貫通する開口部を前記デバイス画定領域に有する；
前記開口部の側壁に沿って配置された第２導電層；
前記デバイス画定領域の前記第１部分にある前記開口部に配置された第１導電ピラー；
前記デバイス画定領域の前記第２部分の縁部に沿って前記開口部に配置された第３導電層；
前記第２部分に配置され且つ互いに分離された第２導電ピラーおよび第３導電ピラー；
前記開口部の前記側壁上に配置された第２誘電体層であって、ここで前記第２導電層が前記第２誘電体層上に配置されている、前記第２誘電体層；
前記第２部分の最外層として配置された第３誘電体層であって、ここで前記第３導電層が前記第３誘電体層上に配置されている、前記第３誘電体層；および
ＤＲＡＭ構造体
を備え、
前記デバイス画定領域の前記第１部分が前記デバイス画定領域の第１の側にあり、前記第１部分が前記第２導電層に隣接し、
前記複数の第１導電層、前記第２導電層、および前記第１導電ピラーが前記ＤＲＡＭ構造体の第１トランジスタを形成し、前記第２導電層、前記第３導電層、前記第２導電ピラー、および前記第３導電ピラーが前記ＤＲＡＭ構造体の第２トランジスタを形成し、
前記ＤＲＡＭ構造体が複数のＤＲＡＭセルを含み、各ＤＲＡＭセルが第１トランジスタおよび第２トランジスタで構成されており、対応する第１導電層、前記対応する第１導電層に対応する前記第２導電層の一部、および前記第１導電ピラーが前記第１トランジスタを形成し、前記対応する第１導電層に対応する前記第２導電層の前記一部、前記第３導電層、前記第２導電ピラー、および前記第３導電ピラーが前記第２トランジスタを形成し、
前記対応する第１導電層が前記第１トランジスタの第１端子を形成し、前記第１導電ピラーが前記第１トランジスタの第２端子を形成し、前記対応する第１導電層に対応する前記第２導電層の前記一部が前記第１トランジスタのチャネルおよび第３端子を形成し、前記対応する第１導電層に対応する前記第２導電層の前記一部が前記第２トランジスタの第１端子を形成し、前記第２導電ピラーが前記第２トランジスタの第２端子を形成し、前記第３導電ピラーが前記第２トランジスタの第３端子を形成し、前記第３導電層が前記第２トランジスタのチャネルを形成し、
前記第１トランジスタの前記第１端子が前記第１トランジスタのゲート端子であり、前記第１トランジスタの前記第２端子が前記第１トランジスタのドレイン端子であり、前記第１トランジスタの前記第３端子が前記第１トランジスタのソース端子であり、前記第２トランジスタの前記第１端子が前記第２トランジスタのゲート端子であり、前記第２トランジスタの前記第２端子が前記第２トランジスタのドレイン端子であり、前記第２トランジスタの前記第３端子が前記第２トランジスタのソース端子であり、
前記第１トランジスタが書き込みトランジスタであり、前記第２トランジスタが読み出しトランジスタであり、
前記デバイス画定領域の前記第２部分は、前記デバイス画定領域の前記第１の側とは反対側の第２の側にあり、前記第２部分は前記第２導電層に隣接する
半導体構造体。
【請求項2】
前記第１部分および前記第２部分を除く、前記開口部の残りの空間を充填する第１誘電体材料；および前記第２部分の残りの空間を充填する第２誘電体材料
をさらに備える、請求項１に記載の半導体構造体。
【請求項3】
前記デバイス画定領域の中央部に配置されたプレースホルダ、ここで前記第１部分および前記第２部分が前記プレースホルダの２つの対向する側に位置付けられているをさらに備える、請求項１に記載の半導体構造体。
【請求項4】
前記第２導電層が前記スタックの積層方向に不連続に延在している、請求項１に記載の半導体構造体。
【請求項5】
前記第２導電層が前記スタックの積層方向に連続的に延在している、請求項１に記載の半導体構造体。
【請求項6】
前記半導体構造体は、基板を備え、
前記ＤＲＡＭ構造体は、前記基板上に配置される
請求項１に記載の半導体構造体。
【請求項7】
前記対応する第１導電層がさらに書き込みワード線として機能し、前記第１導電ピラーがさらに書き込みビット線として機能し、前記第２導電ピラーがさらに読み出しワード線として機能し、前記第３導電ピラーがさらに読み出しビット線として機能する、請求項１に記載の半導体構造体。
【請求項8】
前記基板上に配置された複数の前記ＤＲＡＭ構造体、ここで前記複数のＤＲＡＭ構造体が共通スタックを共有するを備える、請求項６に記載の半導体構造体。
【請求項9】
半導体構造体を製造するための方法であって、前記半導体構造体がデバイス画定領域を有し、前記デバイス画定領域が、互いに分離された第１部分および第２部分を含み、前記方法が、交互に配置された複数の第１導電層および複数の第１誘電体層を含むスタックを形成する段階であって、前記スタックが、前記スタックを貫通する開口部を前記デバイス画定領域に有する、段階；
前記開口部の側壁に沿って第２導電層を形成する段階；
前記デバイス画定領域の前記第１部分にある前記開口部に第１導電ピラーを形成する段階；
前記デバイス画定領域の前記第２部分の縁部に沿って前記開口部に第３導電層を形成する段階；
前記第２部分に第２導電ピラーおよび第３導電ピラーを形成する段階であって、ここで前記第２導電ピラーおよび前記第３導電ピラーが互いに分離されている、段階；
基板上に初期スタックを形成する段階であって、前記初期スタックが、交互に配置された犠牲材料の複数の層および誘電体材料の複数の層を含む、段階；
前記初期スタックを貫通する前記開口部を形成する段階；
前記開口部の前記側壁上に第２誘電体層を形成する段階；
前記第２誘電体層上に前記第２導電層を形成する段階；
前記開口部の中に第１誘電体材料を充填する段階；
前記デバイス画定領域の前記第２部分に前記第１誘電体材料を貫通するホールを形成する段階；
前記ホールの側壁上に第３誘電体層を形成する段階；
前記第３誘電体層上に前記第３導電層を形成する段階；
前記ホールの中に第２誘電体材料を充填する段階；
前記第２誘電体材料を貫通する前記第２導電ピラーおよび前記第３導電ピラーを形成する段階；および
前記初期スタックの前記犠牲材料を導電材料と置き換えて、前記スタックを形成する段階
を備え、
前記デバイス画定領域の前記第１部分が前記デバイス画定領域の第１の側にあり、前記第１部分が前記第２導電層に隣接し、
前記複数の第１導電層、前記第２導電層、および前記第１導電ピラーがＤＲＡＭ構造体の第１トランジスタを形成し、前記第２導電層、前記第３導電層、前記第２導電ピラー、および前記第３導電ピラーが前記ＤＲＡＭ構造体の第２トランジスタを形成し、
前記ＤＲＡＭ構造体が複数のＤＲＡＭセルを含み、各ＤＲＡＭセルが第１トランジスタおよび第２トランジスタで構成されており、対応する第１導電層、前記対応する第１導電層に対応する前記第２導電層の一部、および前記第１導電ピラーが前記第１トランジスタを形成し、前記対応する第１導電層に対応する前記第２導電層の前記一部、前記第３導電層、前記第２導電ピラー、および前記第３導電ピラーが前記第２トランジスタを形成し、
前記対応する第１導電層が前記第１トランジスタの第１端子を形成し、前記第１導電ピラーが前記第１トランジスタの第２端子を形成し、前記対応する第１導電層に対応する前記第２導電層の前記一部が前記第１トランジスタのチャネルおよび第３端子を形成し、前記対応する第１導電層に対応する前記第２導電層の前記一部が前記第２トランジスタの第１端子を形成し、前記第２導電ピラーが前記第２トランジスタの第２端子を形成し、前記第３導電ピラーが前記第２トランジスタの第３端子を形成し、前記第３導電層が前記第２トランジスタのチャネルを形成し、
前記対応する第１導電層がさらに書き込みワード線として機能し、前記第１導電ピラーがさらに書き込みビット線として機能し、前記第２導電ピラーがさらに読み出しワード線として機能し、前記第３導電ピラーがさらに読み出しビット線として機能し、
前記第１トランジスタの前記第１端子が前記第１トランジスタのゲート端子であり、前記第１トランジスタの前記第２端子が前記第１トランジスタのドレイン端子であり、前記第１トランジスタの前記第３端子が前記第１トランジスタのソース端子であり、前記第２トランジスタの前記第１端子が前記第２トランジスタのゲート端子であり、前記第２トランジスタの前記第２端子が前記第２トランジスタのドレイン端子であり、前記第２トランジスタの前記第３端子が前記第２トランジスタのソース端子であり、
前記第１トランジスタが書き込みトランジスタであり、前記第２トランジスタが読み出しトランジスタであり、
前記デバイス画定領域の前記第２部分は、前記デバイス画定領域の前記第１の側とは反対側の第２の側にあり、前記第２部分は前記第２導電層に隣接する
方法。
【請求項10】
前記第２誘電体層を形成する前に、前記開口部から前記犠牲材料の前記複数の層を後退させる段階をさらに備える、請求項９に記載の方法。
【請求項11】
前記開口部の中に前記第１誘電体材料を充填する前に、前記デバイス画定領域の中央部にプレースホルダを形成する段階をさらに備える、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体構造体およびそれを製造するための方法に関する。より具体的には、本開示は、３Ｄ ＤＲＡＭ構造体を備える半導体構造体、およびそれを製造するための方法に関する。
【背景技術】
【0002】
半導体産業の発展に伴い、高密度化および省体積化などのために、様々な電子デバイス向けの３次元（３Ｄ）構造体が提案されている。いくつかの種類の電子デバイス、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）では、３Ｄ構造体を実現する手段とは、２次元（２Ｄ）構造体を１層ずつ積層することである。そのような３Ｄ構造体は、より多くの省スペース型電子デバイスを可能にするが、コスト削減にとって有益ではない。
【発明の概要】
【0003】
本開示は、ＤＲＡＭなどの電子デバイスを低コストで製造できるように、３Ｄ構造体の改良に重点を置いている。
【0004】
本開示の１つの態様では、半導体構造体が提供される。半導体構造体は、デバイス画定領域を有する。デバイス画定領域は、互いに分離された第１部分および第２部分を含む。半導体構造体はスタックを備える。スタックは、交互に配置された複数の第１導電層および複数の第１誘電体層を含む。スタックは、スタックを貫通する開口部をデバイス画定領域内に有する。半導体構造体はさらに、第２導電層、第１導電ピラー、第３導電層、第２導電ピラー、および第３導電ピラーを備える。第２導電層は、開口部の側壁に沿って配置されている。第１導電ピラーは、デバイス画定領域の第１部分にある開口部に配置されている。第３導電層は、デバイス画定領域の第２部分の縁部に沿って開口部に配置されている。第２導電ピラーおよび第３導電ピラーは、第２部分に配置されおり且つ互いに分離されている。
【0005】
本開示の別の態様では、半導体構造体を製造するための方法が提供される。半導体構造体は、デバイス画定領域を有する。デバイス画定領域は、互いに分離された第１部分および第２部分を含む。本方法は、以下の段階を備える。まず、スタックが形成され、スタックには、交互に配置された複数の第１導電層および複数の第１誘電体層が含まれ、スタックはスタックを貫通する開口部をデバイス画定領域内に有する。次いで、第２導電層が開口部の側壁に沿って形成される。第１導電ピラーが、デバイス画定領域の第１部分にある開口部に形成される。第３導電層が、デバイス画定領域の第２部分の縁部に沿って開口部に形成される。第２導電ピラーおよび第３導電ピラーが第２部分に形成され、第２導電ピラーおよび第３導電ピラーは互いに分離されている。
【図面の簡単な説明】
【0006】
【図1A】例示的な半導体構造体、およびそのＤＲＡＭ構造体を示している。
【図1B】例示的な半導体構造体、およびそのＤＲＡＭ構造体を示している。
【図1C】例示的な半導体構造体、およびそのＤＲＡＭ構造体を示している。
【0007】
【図2】別の例示的な半導体構造体、およびそのＤＲＡＭ構造体を示している。
【0008】
【図3】さらに別の例示的な半導体構造体、およびそのＤＲＡＭ構造体を示している。
【0009】
【図4】さらなる例示的な半導体構造体、およびそのＤＲＡＭ構造体を示している。
【0010】
【図5A】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5B】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5C】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5D】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5E】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5F】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5G】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5H】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5I】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5J】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5K】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5L】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【図5M】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【0011】
以下の詳細な説明では、説明を目的として、開示される実施形態の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、これらの具体的な詳細を用いずに、１つまたは複数の実施形態が実施され得ることは明らかであろう。他の例では、よく知られている構造体およびデバイスが、図面を簡略化するために概略的に示されている。
【発明を実施するための形態】
【0012】
以下では、添付図面を参照して、様々な実施形態をより詳しく説明する。この説明および図面は単に例示を目的とするものであり、限定をもたらすことを意図するものではない。明確にするために、各要素は縮尺どおりに描かれていない場合がある。さらに、いくつかの要素および／または参照番号は、いくつかの図面から省略される場合がある。ある実施形態の要素および特徴は、さらに列挙することなく別の実施形態に有益に組み込まれ得ることが企図されている。
【0013】
本開示の１つの態様では、半導体構造体を対象にしている。半導体構造体は、デバイス画定領域を有する。画定領域は、互いに分離された第１部分および第２部分を含む。半導体構造体はスタックを備える。スタックは、交互に配置された複数の第１導電層および複数の第１誘電体層を含む。スタックは、スタックを貫通する開口部をデバイス画定領域内に有する。半導体構造体はさらに、第２導電層、第１導電ピラー、第３導電層、第２導電ピラー、および第３導電ピラーを備える。第２導電層は、開口部の側壁に沿って配置されている。第１導電ピラーは、デバイス画定領域の第１部分にある開口部に配置されている。第３導電層は、デバイス画定領域の第２部分の縁部に沿って開口部に配置されている。第２導電ピラーおよび第３導電ピラーは、第２部分に配置されており且つ互いに分離されている。
【0014】
図１Ａ～図１Ｃは、例示的な半導体構造体１０、およびそのＤＲＡＭ構造体１００を示している。図１Ａは半導体構造体１０の上面図であり、ここでは明確にするために、一番上の第１誘電体層１０８が除去されている。図１Ｂは半導体構造体１０の斜視図であり、ここでは一部の要素のある部分が拡大されており、一部の他の要素のある部分が明確にするために省略されている。図１Ｃは、ＤＲＡＭ構造体１００のＤＲＡＭセルの例示的な回路図である。
【0015】
半導体構造体１０はデバイス画定領域Ｄを有する。本明細書では、デバイス画定領域Ｄは、３Ｄ構造体を有する電子デバイス（ＤＲＡＭなど）が形成されている半導体構造体１０の領域として実現されてよく、したがって、ＤＲＡＭ構造体１００を形成する要素の区域および要素の部分を包含するように画定されてよい。デバイス画定領域Ｄは、互いに分離された第１部分Ｐ１および第２部分Ｐ２を含む。
【0016】
半導体構造体１０は、基板１０２を備えてよい。任意の好適な基板を用いることができ、その上に、限定しないが回路層、層間誘電体層などを含む任意の好適な層を特に制限なく配置できる。
【0017】
半導体構造体１０はスタック１０４を備え、これは基板１０２上に配置されてよい。スタック１０４は、交互に配置された複数の第１導電層１０６および複数の第１誘電体層１０８を含む。スタック１０４の積層方向が、基板１０２に対して実質的に垂直（例えば、図面のＺ方向）である。換言すれば、第１導電層１０６および第１誘電体層１０８は、基板１０２に対して実質的に垂直の積層方向に積層されている。スタック１０４は、スタック１０４を貫通する開口部Ｏをデバイス画定領域Ｄに有する。
【0018】
半導体構造体１０はさらに、開口部Ｏの側壁上に配置された第２誘電体層１１０を備えてよい。半導体構造体１０は第２導電層１１２を備える。第２導電層１１２は、第２誘電体層１１０上に配置されている。その結果、第２導電層１１２は開口部Ｏの側壁に沿って配置され得る。半導体構造体１０では、図１Ｂに示すように、第２導電層１１２はスタック１０４の積層方向に不連続に延在している。より具体的には、第２導電層１１２は第１導電層１０６にそれぞれ対応する複数の不連続部を含み得る。
【0019】
半導体構造体１０は第１導電ピラー１１４を備える。第１導電ピラー１１４は、デバイス画定領域Ｄの第１部分Ｐ１にある開口部Ｏに配置されている。いくつかの実施形態では、第１部分Ｐ１の範囲は実質的に第１導電ピラー１１４に従って決定され、第１導電ピラー１１４は第１部分Ｐ１の縁部を形成する。第１導電ピラー１１４は、スタック１０４の全体にわたって積層方向に連続的に延在してよい。
【0020】
半導体構造体１０はさらに、第２部分Ｐ２の最外層として配置された第３誘電体層１１６を備えてよい。そのような状態では、第２部分Ｐ２の範囲は実質的に第３誘電体層１１６に従って決定され、第３誘電体層１１６は第２部分Ｐ２の縁部を形成する。半導体構造体１０は、第３導電層１１８を備える。第３導電層１１８は、第３誘電体層１１６上に配置されている。その結果、第３導電層１１８は、デバイス画定領域Ｄの第２部分Ｐ２の縁部に沿って開口部Ｏに配置されてよい。第３誘電体層１１６および第３導電層１１８は、スタック１０４の全体にわたって積層方向に連続的に延在してよい。
【0021】
半導体構造体１０は、第２導電ピラー１２０および第３導電ピラー１２２を備える。第２導電ピラー１２０および第３導電ピラー１２２は、第２部分Ｐ２に配置されており且つ互いに分離している。第１導電ピラー１１４と同様に、第２導電ピラー１２０および第３導電ピラー１２２は、スタック１０４の全体にわたって積層方向に連続的に延在してよい。
【0022】
半導体構造体１０はさらに、第１部分Ｐ１および第２部分Ｐ２を除く開口部Ｏの残りの空間を充填する第１誘電体材料１２４を備えてよい。半導体構造体１０はさらに、第２部分Ｐ２の残りの空間を充填する第２誘電体材料１２６を備えてよい。
【0023】
いくつかの実施形態によれば、半導体構造体１０はさらに、デバイス画定領域Ｄの中央部に配置されたプレースホルダ１２８を備えてよい。第１部分Ｐ１および第２部分Ｐ２は、プレースホルダ１２８の２つの対向する側に位置付けられている。
【0024】
ＤＲＡＭ構造体１００は基板１０２上に配置されており、上述した要素によって構成されてよい。例えば、第１導電層１０６、第２導電層１１２、および第１導電ピラー１１４はＤＲＡＭ構造体１００の第１トランジスタＴ１を形成し、第２導電層１１２、第３導電層１１８、第２導電ピラー１２０、および第３導電ピラー１２２はＤＲＡＭ構造体１００の第２トランジスタＴ２を形成する。具体的には、ＤＲＡＭ構造体１００は複数のＤＲＡＭセルを備える。ＤＲＡＭセルは、２Ｔ０Ｃセルとすることができる。換言すれば、各ＤＲＡＭセルは、コンデンサを用いずに第１トランジスタＴ１および第２トランジスタＴ２で構成されてよい。対応する第１導電層１０６、対応する第１導電層１０６に対応する第２導電層１１２の一部、および第１導電ピラー１１４が、第１トランジスタＴ１を形成する。対応する第１導電層１０６に対応する第２導電層１１２の一部、第３導電層１１８、第２導電ピラー１２０、および第３導電ピラー１２２が、第２トランジスタＴ２を形成する。より具体的には、対応する第１導電層１０６は第１トランジスタＴ１の第１端子ｔ１１を形成でき、第１導電ピラー１１４は第１トランジスタＴ１の第２端子ｔ１２を形成でき、対応する第１導電層１０６に対応する第２導電層１１２の一部が第１トランジスタＴ１のチャネルおよび第３端子ｔ１３を形成できる。対応する第１導電層１０６に対応する第２導電層１１２の一部は第２トランジスタＴ２の第１端子ｔ２１を形成でき、第２導電ピラー１２０は第２トランジスタＴ２の第２端子ｔ２２を形成でき、第３導電ピラー１２２は第２トランジスタＴ２の第３端子ｔ２３を形成でき、第３導電層１１８は第２トランジスタＴ２のチャネルを形成できる。
【0025】
図１Ｃに示すように、第１トランジスタＴ１は書き込みトランジスタとすることができ、第２トランジスタＴ２は読み出しトランジスタとすることができる。第１トランジスタＴ１の第１端子ｔ１１は第１トランジスタＴ１のゲート端子とすることができ、いくつかの実施形態では、さらに書き込みワード線ＷＷＬに接続されてよい。第１トランジスタＴ１の第２端子ｔ１２は第１トランジスタＴ１のドレイン端子とすることができ、いくつかの実施形態では、さらに書き込みビット線ＷＢＬに接続されてよい。第１トランジスタＴ１の第３端子ｔ１３は第１トランジスタＴ１のソース端子とすることができ、第２トランジスタＴ２の第１端子ｔ２１に接続されてよい。第２トランジスタＴ２の第１端子ｔ２１は第２トランジスタＴ２のゲート端子とすることができる。第１トランジスタＴ１の第３端子ｔ１３および第２トランジスタＴ２の第１端子ｔ２１の間には、記憶ノードＳＮが形成されてよい。第２トランジスタＴ２の第２端子ｔ２２は第２トランジスタＴ２のドレイン端子とすることができ、いくつかの実施形態では、さらに読み出しワード線ＲＷＬに接続されてよい。第２トランジスタＴ２の第３端子ｔ２３は第２トランジスタＴ２のソース端子とすることができ、いくつかの実施形態では、さらに読み出しビット線ＲＢＬに接続されてよい。
【0026】
ｎ番目のＤＲＡＭセルの動作に関する具体的な例をここで提供し、さらなる理解のために表１に掲載するが、本開示はこれに限定されない。論理状態「１」をプログラミングするために、－１Ｖ～５Ｖの電圧ＶＷＷＬｎを対応するｎ番目の書き込みワード線ＷＷＬから印加することができ、書き込みトランジスタの外側チャネルがオンになる。書き込みビット線ＷＢＬから印加する電圧ＶＷＢＬは－２Ｖ～０Ｖとすることができるので、記憶ノードＳＮは－２Ｖ～０Ｖに放電される。読み出しビット線ＲＢＬおよび読み出しワード線ＲＷＬは１０－１１Ａ（１Ｅ－１１Ａ）より小さい読み出し電流Ｉｒｅａｄを読み出すことができる。読み出し電流Ｉｒｅａｄは読み出しビット線ＲＢＬからＤＲＡＭセルに入ることができ、読み出しワード線ＲＷＬは接地されてよい。論理状態「１」を保持するために、電圧ＶＷＷＬｎは－５Ｖ～－１Ｖに維持され、書き込みトランジスタはオフになる。記憶ノードＳＮは依然として－２Ｖ～０Ｖに維持されている。読み出しビット線ＲＢＬおよび読み出しワード線ＲＷＬは依然として１０－１１Ａ（１Ｅ－１１Ａ）より小さい読み出し電流Ｉｒｅａｄを読み出す。論理状態「０」をプログラミングするために、－１Ｖ～５Ｖの電圧ＶＷＷＬｎを印加して、書き込みトランジスタをオンにすることができる。次いで、記憶ノードＳＮを１Ｖ～３Ｖに充電するために、電圧ＶＷＢＬを１Ｖ～３Ｖに設定してよい。そのような状態において、読み出しビット線ＲＢＬおよび読み出しワード線ＲＷＬは１０－９Ａ（１Ｅ－９Ａ）より大きい読み出し電流Ｉｒｅａｄを読み出すことができる。論理状態「０」を保持するために、電圧ＶＷＷＬｎは－５Ｖ～－１Ｖに維持されており、書き込みトランジスタはオフになる。記憶ノードＳＮは依然として１Ｖ～３Ｖに維持されている。読み出しビット線ＲＢＬおよび読み出しワード線ＲＷＬは依然として１０－９Ａ（１Ｅ－９Ａ）より大きい読み出し電流Ｉｒｅａｄを読み出す。
【表1】
【0027】
第１トランジスタＴ１および第２トランジスタＴ２はＩＧＺＯトランジスタとすることができる。ＩＧＺＯトランジスタのカットオフ電流は低いので、メモリセルのデータ保持能力を高めるのに有益である。さらに、他の種類のトランジスタと比較すると、ＩＧＺＯトランジスタの対応するＢＥＯＬ電子コンポーネントの方が、必要とするスペースが小さい。本開示の積層ＤＲＡＭ構造体を用いると、高密度の３Ｄ ＤＲＡＭデバイスを提供できる。
【0028】
いくつかの実施形態によれば、対応する第１導電層１０６はさらに、書き込みワード線ＷＷＬとして機能することができる。いくつかの実施形態によれば、第１導電ピラー１１４はさらに、書き込みビット線ＷＢＬとして機能することができる。いくつかの実施形態によれば、第２導電ピラー１２０はさらに、読み出しワード線ＲＷＬとして機能することができる。いくつかの実施形態によれば、第３導電ピラー１２２はさらに、読み出しビット線ＲＢＬとして機能することができる。
【0029】
上述したように、第１導電層１０６、第２導電層１１２、第１導電ピラー１１４、第３導電層１１８、第２導電ピラー１２０、および第３導電ピラー１２２は、ＤＲＡＭ構造体１００の第１トランジスタＴ１および第２トランジスタＴ２を形成する。その結果、デバイス画定領域Ｄは、第２導電層１１２に近い第１導電層１０６の少なくとも一部の区域、第２導電層１１２、第１導電ピラー１１４、第３導電層１１８、第２導電ピラー１２０、および第３導電ピラー１２２を包含するように画定され得る。上述した要素に加えて、ＤＲＡＭセルは他の要素、例えば、第２誘電体層１１０、第３誘電体層１１６、第１誘電体材料１２４、第２誘電体材料１２６、プレースホルダ１２８、および／または任意の他の好適な要素を含むように実現され得ることを理解されたい。例えば、第２誘電体層１１０および第３誘電体層１１６はそれぞれ、第１トランジスタＴ１および第２トランジスタＴ２のゲート誘電体層として機能することができる。
【0030】
図２は、別の例示的な半導体構造体１０Ａ、およびそのＤＲＡＭ構造体１００Ａを示している。図２は半導体構造体１０Ａの斜視図であり、ここでは一部の要素のある部分が拡大されており、一部の他の要素のある部分が明確にするために省略されている。ＤＲＡＭ構造体１００Ａは、第２誘電体層１１０Ａおよび第２導電層１１２Ａがスタック１０４の積層方向に連続的に延在している点で、ＤＲＡＭ構造体１００と異なる。これらはさらに、第１誘電体層１０８の全てにわたり得る。半導体構造体１０Ａの他の詳細は、半導体構造体１０のそれと同様であるため、ここでは繰り返さない。
【0031】
図３は、さらに別の例示的な半導体構造体１０Ｂ、およびそのＤＲＡＭ構造体１００Ｂを示している。図３は半導体構造体１０Ｂの上面図であり、ここでは明確にするために、一番上の第１誘電体層１０８が除去されている。ＤＲＡＭ構造体１００Ｂは、ＤＲＡＭ構造体１００Ｂがプレースホルダ１２８を含まないという点で、ＤＲＡＭ構造体１００と異なる。半導体構造体１０Ｂの他の詳細は、半導体構造体１０のそれと同様であるため、ここでは繰り返さない。
【0032】
図４は、さらなる例示的な半導体構造体１０Ｃ、およびそのＤＲＡＭ構造体１００を示している。図４は半導体構造体１０Ｃの上面図であり、ここでは明確にするために、一番上の第１誘電体層１０８が除去されている。半導体構造体１０Ｃは、半導体構造体１０Ｃが基板１０２上に配置された複数のＤＲＡＭ構造体１００を含む点で、半導体構造体１０と異なる。ＤＲＡＭ構造体１００は、共通スタック１０４を共有している。ＤＲＡＭ構造体１００は千鳥状に配置されてよいが、本開示はこれに限定されない。半導体構造体１０Ｃの他の詳細は、半導体構造体１０のそれと同様であるため、ここでは繰り返さない。
【0033】
本開示の別の態様では、半導体構造体を製造するための方法を対象にしている。半導体構造体は、デバイス画定領域を有する。デバイス画定領域は、互いに分離された第１部分および第２部分を含む。本方法は、以下の段階を備える。まず、スタックが形成され、スタックには、交互に配置された複数の第１導電層および複数の第１誘電体層が含まれ、スタックはスタックを貫通する開口部をデバイス画定領域内に有する。次いで、第２導電層が開口部の側壁に沿って形成される。第１導電ピラーが、デバイス画定領域の第１部分にある開口部に形成される。第３導電層が、デバイス画定領域の第２部分の縁部に沿って開口部に形成される。第２導電ピラーおよび第３導電ピラーが第２部分に形成され、第２導電ピラーおよび第３導電ピラーは互いに分離されている。
【0034】
図５Ａ～図５Ｍを参照すると、本開示の例示的な方法が示されており、これは半導体構造体１０を製造するのに用いられる。明確にするために、図５Ａ～図５Ｅは構造体を断面図で示しており、図５Ｆ～図５Ｍは構造体を上面図で示しており、ここではハードマスク層２１０が除去されている。図５Ｆおよび図５Ｅは本方法の同じ段階を示している。この例示的な方法では、犠牲材料置換プロセスを用いて、第１導電層１０６および第１誘電体層１０８のスタック１０４を形成するが、本開示はこれに限定されないことを理解されたい。
【0035】
まず、図５Ａに示すように、基板１０２が提供される。特に制限なく、任意の好適な基板を用いることができる。任意選択で、基板１０２上に層間誘電体層２０２または任意の他の好適な層を形成できる。層間誘電体層２０２は酸化物で形成されてよい。基板１０２上および（存在すれば）層間誘電体層２０２上に初期スタック２０４を形成する。初期スタック２０４は、犠牲材料による複数の層２０６、および誘電体材料による複数の層２０８を含み、これらが交互に配置されている。犠牲材料は、窒化シリコンとすることができる。誘電体材料は、酸化物とすることができる。いくつかの実施形態によれば、初期スタック２０４上にハードマスク層２１０を形成してよい。ハードマスク層２１０は、酸化物で形成されてよい。
【0036】
図５Ｂに示すように、初期スタック２０４を貫通して開口部Ｏを形成する。任意選択で、第２誘電体層１１０を形成する前に、図５Ｃに示すように、犠牲材料の層２０６を開口部Ｏから後退させることができる。その結果、犠牲材料の層２０６の複数の後退部Ｐが形成される。後退プロセスは、Ｈ３ＰＯ４をエッチング液として用いるウェットエッチングによって、または反応性イオンエッチングによって行われてよい。
【0037】
図５Ｄに示すように、第２誘電体層１１０を開口部Ｏの側壁上に形成してよく、特に後退部Ｐに形成してよい。第２誘電体層１１０は酸化物で形成されてよい。第２誘電体層１１０上に第２導電層１１２を形成してよい。その結果、第２導電層１１２は開口部Ｏの側壁に沿って形成され得る。第２導電層１１２は導電材料で形成されてよい。半導体構造体１０Ａの製造についてのいくつかの他の実施形態では、後退部Ｐを形成することなく、第２誘電体層１１０Ａおよび第２導電層１１２Ａを初期スタック２０４の全体にわたって積層方向に連続的に形成できることが分かる。
【0038】
図５Ｅおよび図５Ｆに示すように、開口部Ｏの中に第１誘電体材料１２４を充填する。第１誘電体材料１２４は酸化物とすることができる。任意選択で、開口部Ｏの中に第１誘電体材料１２４を充填する前に、（図１Ａに示す）デバイス画定領域Ｄの中央部にプレースホルダ１２８を形成してよい。いくつかの実施形態では、プレースホルダ１２８の形成は、次に続く工程で形成されるコンポーネントを位置付けるのに有益であり、特にそれらがデバイス画定領域Ｄの第１部分Ｐ１および第２部分Ｐ２に形成されることになる。プレースホルダ１２８は窒化シリコンで形成されてよい。
【0039】
図５Ｇに示すように、デバイス画定領域Ｄの第１部分Ｐ１の開口部Ｏに第１導電ピラー１１４を形成する。より具体的には、第１誘電体材料１２４を貫通して第１部分Ｐ１に第１導電ピラー１１４を形成する。いくつかの実施形態では、第１部分Ｐ１の範囲は、実質的に第１導電ピラー１１４に従って決定され、第１導電ピラー１１４は第１部分Ｐ１の縁部を形成する。第１導電ピラー１１４は、初期スタック２０４の全体にわたって積層方向に連続的に延在してよい。第１導電ピラー１１４は、Ｎ＋ポリシリコンで形成されてよい。
【0040】
図５Ｈに示すように、デバイス画定領域Ｄの第２部分Ｐ２の第１誘電体材料１２４を貫通してホールＨを形成する。いくつかの実施形態では、第２部分Ｐ２の範囲は、次に続く工程で形成することになる第３誘電体層１１６に従って実質的に決定され、ホールＨは、第２部分Ｐ２の第１誘電体材料１２４を全て除去して形成される。ホールＨは、第２導電層１１２の導電材料に対して選択性が高い反応性イオンエッチングで形成されてよい。
【0041】
図５Ｉに示すように、ホールＨの側壁上に第３誘電体層１１６を形成してよい。第３誘電体層１１６はデバイス画定領域Ｄの第２部分Ｐ２の縁部を形成できる。第３誘電体層１１６は酸化物で形成されてよい。図５Ｊに示すように、第３誘電体層１１６上に第３導電層１１８を形成してよい。その結果、デバイス画定領域Ｄの第２部分Ｐ２の縁部に沿って開口部Ｏに第３導電層１１８を形成できる。第３導電層１１８は導電材料で形成されてよい。
【0042】
次いで、図５Ｋに示すように、ホールＨの中に第２誘電体材料１２６を充填する。第２誘電体材料１２６は酸化物とすることができる。第２誘電体材料１２６および第１誘電体材料１２４は同じとすることができる。
【0043】
図５Ｌに示すように、第２部分Ｐ２に第２導電ピラー１２０および第３導電ピラー１２２を形成する。第２導電ピラー１２０および第３導電ピラー１２２は互いに分離されている。第２導電ピラー１２０および第３導電ピラー１２２は、第２誘電体材料１２６を貫通して形成され得る。より具体的には、第２導電ピラー１２０および第３導電ピラー１２２は初期スタック２０４の全体にわたって積層方向に連続的に延在してよい。第２導電ピラー１２０および第３導電ピラー１２２は、Ｎ＋ポリシリコンで形成されてよい。
【0044】
図５Ｍに示すように、初期スタック２０４の犠牲材料はスタック１０４を形成するために導電材料に置き換えられてよい。こうして、交互に配置された複数の第１導電層１０６および複数の第１誘電体層１０８を含む上記スタック１０４が形成される。
【0045】
その結果、こうして半導体構造体１０が形成される。いくつかの実施形態によれば、第１導電層１０６、第２導電層１１２、および第１導電ピラー１１４はＤＲＡＭ構造体１００の第１トランジスタＴ１を形成し、第２導電層１１２、第３導電層１１８、第２導電ピラー１２０、および第３導電ピラー１２２はＤＲＡＭ構造体１００の第２トランジスタを形成する。より具体的には、ＤＲＡＭ構造体１００は複数のＤＲＡＭセルを含むことができ、各ＤＲＡＭセルは第１トランジスタＴ１および第２トランジスタＴ２で構成されている。対応する第１導電層１０６、対応する第１導電層１０６に対応する第２導電層１１２の一部、および第１導電ピラー１１４が、第１トランジスタＴ１を形成する。対応する第１導電層１０６に対応する第２導電層１１２の一部、第３導電層１１８、第２導電ピラー１２０、および第３導電ピラー１２２が、第２トランジスタＴ２を形成する。いくつかの実施形態では、対応する第１導電層１０６は第１トランジスタＴ１の第１端子ｔ１１を形成し、第１導電ピラー１１４は第１トランジスタＴ１の第２端子ｔ１２を形成し、対応する第１導電層１０６に対応する第２導電層１１２の一部が第１トランジスタＴ１のチャネルおよび第３端子ｔ１３を形成する。また、対応する第１導電層１０６に対応する第２導電層１１２の一部は第２トランジスタＴ２の第１端子ｔ２１を形成し、第２導電ピラー１２０は第２トランジスタＴ２の第２端子ｔ２２を形成し、第３導電ピラー１２２は第２トランジスタＴ２の第３端子ｔ２３を形成し、第３導電層１１８は第２トランジスタＴ２のチャネルを形成する。いくつかの実施形態では、対応する第１導電層１０６はさらに書き込みワード線ＷＷＬとして機能し、第１導電ピラー１１４はさらに書き込みビット線ＷＢＬとして機能し、第２導電ピラー１２０はさらに読み出しワード線ＲＷＬとして機能し、第３導電ピラー１２２はさらに読み出しビット線ＲＢＬとして機能する。半導体構造体１０の他の詳細は上述されているため、ここでは繰り返さない。
【0046】
以上のように、本開示による半導体構造体は、３Ｄ ＤＲＡＭ構造体のＤＲＡＭセルを１層ずつ製造するのではなく、同じプロセスで全て形成する製造プロセスで形成され得る。そのような製造プロセスはビットコストスケーラブル（ｂｉｔ ｃｏｓｔ ｓｃａｌａｂｌｅ）プロセスとしても知られており、そのコストは従来の３Ｄ半導体プロセスと比較して低下する。
【0047】
当業者には、開示された実施形態に対して様々な変更および変形が加えられ得ることは明らかであろう。本明細書および実施例は、例示的としかみなされず、本開示の真の範囲は、以下の特許請求の範囲およびそれらの均等物によって示されることが意図されている。
【図1A】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図5J】
【図5K】
【図5L】
【図5M】
