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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-14
(45)【発行日】2025-01-22
(54)【発明の名称】レシオメトリックマルチセンシングコンバータ
(51)【国際特許分類】
G01R 27/26 20060101AFI20250115BHJP
【ＦＩ】
G01R27/26 C
【請求項の数】
14
【外国語出願】
(21)【出願番号】P 2021140338
(22)【出願日】2021-08-30
(65)【公開番号】P2022041981
(43)【公開日】2022-03-11
【審査請求日】2021-09-30
【審判番号】
【審判請求日】2023-10-17
(31)【優先権主張番号】63/072,329
(32)【優先日】2020-08-31
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/396,191
(32)【優先日】2021-08-06
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】507364997
【氏名又は名称】サイプレス セミコンダクター コーポレーション
【氏名又は名称原語表記】Ｃｙｐｒｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ
【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】アンドリー マハリタ
【合議体】
【審判長】里村 利光
【審判官】神谷 健一
【審判官】関根 洋之
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０２６００７６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／００８３６５０（ＵＳ，Ａ１）
【文献】特開２０１１－１９１１８３号公報（ＪＰ，Ａ）
【文献】米国特許出願公開第２００７／０２４７１７１（ＵＳ，Ａ１）
【文献】米国特許第６９７０１２６号明細書（ＵＳ，Ｂ１）
【文献】特開２００８－１５７９２０号公報（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０１Ｒ ２７／２６
(57)【特許請求の範囲】
【請求項1】
静電容量－デジタルコンバータであって、前記静電容量－デジタルコンバータは、基準セルに結合する第１の端子と、センサセルに結合する第２の端子と、対応するフェーズがイネーブル化されると、前記基準セルおよび／または前記センサセルを変調器フロントエンド回路に結合するために閉成される複数のスイッチと、を含んでいるブリッジ回路と、
前記変調器フロントエンド回路と、
を含んでおり、
前記変調器フロントエンド回路は、前記ブリッジ回路に結合されているコンパレータと、前記コンパレータの第１の入力側に結合されている第１の変調コンデンサと、前記コンパレータの第２の入力側に結合されている第２の変調コンデンサと、を含んでおり、
前記変調器フロントエンド回路は、デジタルビットストリームを提供し、
前記デジタルビットストリームのデューティサイクルは、前記センサセルの静電容量と前記基準セルの基準静電容量との間の比率を表しており、
前記センサセルは、センサ電極を含んでおり、
前記変調器フロントエンド回路は、さらに、第１のフェーズ、第２のフェーズ、第３のフェーズおよび第４のフェーズを生成するシーケンサを含んでおり、前記静電容量－デジタルコンバータは、
前記第１のフェーズにおいて、前記センサ電極を第１の電圧レベルに充電するために供給電圧を印加し、
前記第２のフェーズにおいて、前記第１の変調コンデンサを充電するために、前記センサ電極を前記第１の変調コンデンサに結合し、
前記第３のフェーズにおいて、前記センサ電極を接地するために、前記センサ電極を接地電位に結合し、
前記第４のフェーズにおいて、前記第２の変調コンデンサを放電するために、前記センサ電極を前記第２の変調コンデンサに結合する、
ように構成されており、
前記基準セルは、基準電極を含んでおり、前記静電容量－デジタルコンバータは、さらに、
前記第１のフェーズにおいて、前記基準電極を前記第１の電圧レベルに充電するために前記供給電圧を印加し、
前記第２のフェーズにおいて、前記第２の変調コンデンサを充電するために、前記基準電極を前記第２の変調コンデンサに結合し、
前記第３のフェーズにおいて、前記基準電極を接地するために、前記基準電極を前記接地電位に結合し、
前記第４のフェーズにおいて、前記第１の変調コンデンサを放電するために、前記基準電極を前記第１の変調コンデンサに結合する、
静電容量－デジタルコンバータ。
【請求項2】
前記基準セルは、基準電極を含んでおり、前記基準静電容量は、自己静電容量である、請求項１記載の静電容量－デジタルコンバータ。
【請求項3】
前記基準セルは、第１の電極および第２の電極を含んでおり、前記基準静電容量は、相互静電容量である、請求項１記載の静電容量－デジタルコンバータ。
【請求項4】
前記ブリッジ回路は、さらに、補償静電容量を有している補償セルに結合する第３の端子を含んでおり、前記比率は、前記基準静電容量、前記センサセルの前記静電容量および前記補償静電容量に基づいている、請求項１記載の静電容量－デジタルコンバータ。
【請求項5】
前記補償セルは、補償電極を含んでおり、前記静電容量－デジタルコンバータは、さらに、前記第１のフェーズにおいて、前記補償電極を前記第１の電圧レベルに充電するために前記供給電圧を印加し、
前記第２のフェーズにおいて、前記第２の変調コンデンサを充電するために、前記補償電極を前記第２の変調コンデンサに結合し、
前記第３のフェーズにおいて、前記補償電極を接地するために、前記補償電極を前記接地電位に結合し、
前記第４のフェーズにおいて、前記第１の変調コンデンサを放電するために、前記補償電極を前記第１の変調コンデンサに結合する、
請求項４記載の静電容量－デジタルコンバータ。
【請求項6】
前記デジタルビットストリームの前記デューティサイクルは、前記基準静電容量の前記静電容量と、前記センサセルの前記静電容量と前記補償セルの静電容量との差と、の間の比率である、請求項４記載の静電容量－デジタルコンバータ。
【請求項7】
前記センサセルは、センサ電極を含んでおり、前記センサセルの前記静電容量は、自己静電容量である、請求項１記載の静電容量－デジタルコンバータ。
【請求項8】
方法であって、前記方法は、第１のフェーズにおいて、センサセルのセンサ電極を第１の電圧レベルに充電するために供給電圧を印加するステップと、
第２のフェーズにおいて、コンパレータの第１の入力側に結合されている第１の変調コンデンサを充電するために、前記センサ電極を前記第１の変調コンデンサに結合するステップと、
第３のフェーズにおいて、前記センサ電極を接地するために、前記センサ電極を接地電位に結合するステップと、
第４のフェーズにおいて、前記コンパレータの第２の入力側に結合されている第２の変調コンデンサを放電するために、前記センサ電極を前記第２の変調コンデンサに結合するステップと、
を含んでおり、
変調器フロントエンド回路は、前記第１の変調コンデンサと、前記第２の変調コンデンサと、前記コンパレータと、を含んでおり、
前記変調器フロントエンド回路は、デジタルビットストリームを提供し、
前記デジタルビットストリームのデューティサイクルは、前記センサセルの静電容量と基準セルの基準静電容量との間の比率を表しており、
複数のスイッチは、対応するフェーズがイネーブル化されると、前記基準セルおよび／または前記センサセルを前記変調器フロントエンド回路に結合するために閉成され、
前記方法は、
前記第１のフェーズにおいて、前記基準セルの基準電極を前記第１の電圧レベルに充電するために前記供給電圧を印加するステップと、
前記第２のフェーズにおいて、前記第２の変調コンデンサを充電するために、前記基準電極を前記第２の変調コンデンサに結合するステップと、
前記第３のフェーズにおいて、前記基準電極を接地するために、前記基準電極を前記接地電位に結合するステップと、
前記第４のフェーズにおいて、前記第１の変調コンデンサを放電するために、前記基準電極を前記第１の変調コンデンサに結合するステップと、
をさらに含んでいる、
方法。
【請求項9】
前記基準セルは、前記基準電極を含んでおり、前記基準静電容量は、自己静電容量である、請求項８記載の方法。
【請求項10】
前記基準セルは、さらに、前記基準電極および第２の基準電極を含んでおり、前記基準静電容量は、相互静電容量である、請求項８記載の方法。
【請求項11】
前記方法は、前記第１のフェーズにおいて、補償静電容量を有している補償セルの補償電極に前記供給電圧を印加するステップと、
前記第２のフェーズにおいて、前記第２の変調コンデンサを充電するために、前記補償電極を前記第２の変調コンデンサに結合するステップと、
前記第３のフェーズにおいて、前記補償電極を接地するために、前記補償電極を前記接地電位に結合するステップと、
前記第４のフェーズにおいて、前記第１の変調コンデンサを放電するために、前記補償電極を前記第１の変調コンデンサに結合するステップと、
をさらに含んでいる、
請求項８記載の方法。
【請求項12】
前記デジタルビットストリームの前記デューティサイクルは、前記基準セルの前記静電容量と、前記センサセルの前記静電容量と前記補償セルの静電容量との差と、の間の比率である、請求項１１記載の方法。
【請求項13】
システムであって、前記システムは、基準セルと、
センサセルと、
請求項１から７のいずれかに記載の静電容量－デジタルコンバータと、
を含んでいる、
システム。
【請求項14】
前記システムは、補償静電容量を有している補償セルをさらに含んでおり、前記比率は、前記基準静電容量、前記センサセルの前記静電容量および前記補償静電容量に基づいている、請求項１３記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
関連する出願
本特許出願は、２０２０年８月３１日に出願された米国仮特許出願第６３／０７２，３２９号の利益を主張し、これは、参照によりその全体が本明細書に組み込まれる。
本特許出願は、２０２０年８月３１日に出願された米国仮特許出願第６３／０７２，３２９号の利益を主張し、これは、参照によりその全体が本明細書に組み込まれる。
【0002】
技術分野
本開示は全般的にセンシングシステムに関し、より具体的には、静電容量を測定するように構成可能な、または静電容量を表すデジタル値に静電容量を変換するように構成可能な静電容量センシングシステムに関する。
本開示は全般的にセンシングシステムに関し、より具体的には、静電容量を測定するように構成可能な、または静電容量を表すデジタル値に静電容量を変換するように構成可能な静電容量センシングシステムに関する。
【背景技術】
【0003】
静電容量センシングシステムは、静電容量の変化を反映する、電極上で生成された電気信号をセンシングすることができる。このような、静電容量の変化は、タッチイベント（すなわち、特定の電極への対象物の近接）を示すことができる。静電容量性センシング要素は、機械的なボタン、ノブおよび他の類似の機械的なユーザインタフェースコントロールに置き換わるために使用されてよい。静電容量性センシング要素を使用することによって、複雑化された機械式のスイッチおよびボタンを除去することができ、厳しい状況下で、信頼性の高い動作を提供することができる。これに加えて、静電容量性センシング要素は、近年の顧客アプリケーションにおいて幅広く使用され、既存の製品において、新たなユーザインタフェースオプションを提供する。静電容量性センシング要素は、１つのボタンから、タッチセンシング表面に対する静電容量性センシングアレイの形態で配置されている多数のものまでの範囲にわたることができる。
【0004】
静電容量性センシング要素のアレイは、静電容量性センシング要素の静電容量を測定し、導電性対象物の接触または存在を示す静電容量のΔ（変化）を求めることによって動作する。導電性対象物（例えば指、手または他の対象物）が、静電容量性センシング要素と接するまたは静電容量性センシング要素に近接すると、静電容量が変化し、導電性対象物が検出される。静電容量性接触センシング要素の静電容量の変化を、電気回路によって測定することができる。この電気回路は、静電容量性センシング要素の測定された静電容量をデジタル値に変換する。
【0005】
２つの典型的なタイプの静電容量が存在する。すなわち、１）静電容量センシング回路が２つの電極と、これらの電極の間の静電容量を測定する駆動／受け取りコンフィグレーションと、に結合されている相互静電容量、２）静電容量センシング回路がコンデンサの１つの電極に結合されている自己静電容量である。自己静電容量では、第２の電極は、直流（ＤＣ）電圧レベルに縛られている、または第２の電極は、アースに寄生的に結合されている。タッチパネルは両方のタイプ（１）および（２）の静電容量の分散負荷を有しており、いくつかのタッチソリューションは、２つの静電容量を、独自に、または種々のセンシングモードを備えるハイブリッド形式でセンシングする。
【図面の簡単な説明】
【0006】
【図1】実施形態にしたがった、レシオメトリック自己静電容量－コード変換用に構成されている静電容量－デジタルコンバータ（ＣＤＣ）を示す図である。
【図3A】実施形態にしたがった、補償分岐を含んでいるレシオメトリック自己静電容量－コード変換用に構成されているＣＤＣを示す図である。
【図3B】別の実施形態にしたがった、補償分岐を含んでいるレシオメトリック自己静電容量－コード変換用に構成されているＣＤＣを示す図である。
【図3C】別の実施形態にしたがった、補償分岐を含んでいるレシオメトリック自己静電容量－コード変換用に構成されているＣＤＣを示す図である。
【図3D】別の実施形態にしたがった、基準セル用のフィードバックスイッチを含んでいるレシオメトリック自己静電容量－コード変換用に構成されているＣＤＣを示す図である。
【図5】実施形態にしたがった、相互静電容量基準セルを備える、レシオメトリック自己静電容量－コード変換用に構成されているＣＤＣを示す図である。
【図6】図６Ａ～図６Ｄは、実施形態にしたがった、第１のフェーズ、第２のフェーズ、第３のフェーズおよび第４のフェーズそれぞれにおける、図５のＣＤＣの効果的な表現を示す図であり、図６Ｅ～図６Ｈは、実施形態にしたがった、第１のフェーズ、第２のフェーズ、第３のフェーズおよび第４のフェーズそれぞれにおける、図１のＣＤＣの効果的な表現を示す図である。
【図7】実施形態にしたがった、レシオメトリック自己静電容量－コード変換用に構成されているシングルエンドアナログフロントエンド（ＡＦＥ）を備えるＣＤＣを示す図である。
【図9】実施形態にしたがった、アクティブシールドドライバを備えるＣＤＣを示す図である。
【図10】実施形態にしたがった、レシオメトリック自己静電容量－コード変換用に構成されているシングルエンドＡＦＥを備えるＣＤＣを示す図である。
【図11A】実施形態にしたがった、補償分岐を備えるレシオメトリック自己静電容量－コード変換用に構成されているＣＤＣを示す図である。
【図11B】実施形態にしたがった、分解能が向上した、レシオメトリック自己静電容量－コード変換用に構成されているＣＤＣを示す図である。
【図12】実施形態にしたがった、レシオメトリック相互静電容量－コード変換用に構成されているシングルエンドＡＦＥを備えるＣＤＣを示す図である。
【図14】実施形態にしたがった、レシオメトリック相互静電容量－コード変換用に構成されているシングルエンドＡＦＥを備えるＣＤＣを示す図である。
【図15】実施形態にしたがった、静電容量－デジタルコード変換の方法の１つの実施形態のフローチャートを示す図である。
【発明を実施するための形態】
【0007】
センシングデバイスの要件は、比較的安価で、消費電力が比較的少ないながら、堅牢かつ高性能であることを要求する。マルチセンシングコンバータ等のセンシングデバイスは、静電容量センシングデバイス、インダクタンスセンシングデバイス、抵抗センシングデバイスおよび電圧センシングデバイスを含むことができ、電流として明示されているセンシング信号をデジタルコードに変換することができる。しかし、電源電圧、クロック周波数、基準電圧および電流デジタル－アナログコンバータ（ＩＤＡＣ）の変動は、感度が高いアプリケーションの場合に問題を引き起こし得る。例えば、上で挙げたソースからのノイズインパクトは、感度が高く、高速のスキャニングアプリケーションの場合に、信号対雑音比（ＳＮＲ）の低減を生じさせ得る。低いＳＮＲは、種々のアプリケーションのパフォーマンスを制限し得る。
【0008】
本明細書では、レシオメトリック静電容量－デジタル変換のための装置および方法の種々の実施形態が記載されている。レシオメトリック測定結果は、直流電流（ＤＣ）電圧源値等に関係するより、既知の値の比率（例えば静電容量値の比率）に関係する。レシオメトリック静電容量－デジタル変換は、上述の問題および他の問題を除去することができる。レシオメトリック静電容量－デジタル変換は、静電容量、インダクタンス、抵抗、電圧および電流の測定をサポートする、クロック周波数、電流源および供給電圧および基準電圧の変動に対して無反応であり得る。本開示の態様は、静電容量－デジタル変換に対する、迅速、シンプル、ハイパフォーマンスかつ低コストのソリューションを提供する。本開示の態様は、（疑似）差動アナログフロントエンド（ＡＦＥ）またはシングルエンドＡＦＥを含んでいる種々のコンフィグレーションで実装されてよい。
【0009】
レシオメトリック静電容量－デジタルコンバータ（ＣＤＣ）は、センサ静電容量を有するセンサセルと、基準静電容量を有する基準セルと、を含むことができる。センサセルは、センサ電極を含むことができ、基準セルは基準電極を含むことができる。センサ電極および基準電極は、特定のフェーズで放電可能であり、第１の変調コンデンサと第２の変調コンデンサとを交互に充放電することができ、これによって、センサ静電容量と基準静電容量との間の比率を表すデューティサイクルを有するビットストリームを生成して、センサセルと基準セルとの間のコモンモードノイズを取り消すことができる。
【0010】
図１は、実施形態にしたがった、レシオメトリック自己静電容量－コード変換用に構成されている静電容量－デジタルコンバータ（ＣＤＣ）１００を示している。ＣＤＣ１００は、４フェーズＣＤＣであってよく、ブリッジ回路１２０と変調器フロントエンド回路１３０とを含んでいてよい。ＣＤＣ１００は、さらに、センサコンデンサ１１２（Ｃｓ）を備えるセンサセル１０５と、基準コンデンサ１２２（Ｃｒｅｆ）を備える基準セル１１５と、を含んでいてよい。
【0011】
変調器フロントエンド回路１３０は、差動アナログフロントエンド（ＡＦＥ）であってよく、コンパレータ１４２、変調コンデンサ１４１．１および変調コンデンサ１４１．２を含んでいてよい。１つの実施形態では、変調コンデンサ１４１．１と変調コンデンサ１４１．２とは、同じ静電容量を有している。別の実施形態では、変調コンデンサ１４１．１と変調コンデンサ１４１．２とは、異なる静電容量値を有し得る。変調コンデンサは、加算コンデンサとも称され得る。変調器フロントエンド回路１３０は、さらに、電圧検出器、ＡＮＤゲート１４８．２およびＡＮＤゲート１４８．４およびクロック信号分周器を含んでいてよい。
【0012】
変調コンデンサ１４１．１は、コンパレータ１４２の第１の入力側に結合されていてよく、変調コンデンサ１４１．２は、コンパレータ１４２の第２の入力側に結合されていてよい。コンパレータ１４２は、ブリッジ回路１２０に結合されていてもよい。ブリッジ回路１２０は、基準セル１１５に結合する第１の端子と、センサセル１０５に結合する第２の端子と、を有していてよい。ブリッジ回路１２０は、対応するフェーズがイネーブル化されると、センサセル１０５および／または基準セル１１５を変調器フロントエンド回路１３０に結合するために、閉成され得るスイッチを含んでいてよい。フェーズ（Ｐｈ０、Ｐｈ１、Ｐｈ２およびＰｈ３）を切り替えるための信号は、センサクロック周波数Ｆｓによってクロックされてよい。
【0013】
変調器フロントエンド回路１３０は、デジタル化回路を含んでいてよい、またはデジタル化回路に結合されていてよく、これによって、処理ユニット１６０にデジタルビットストリーム（例えば１つまたは複数のデジタル値）を提供する。デジタルビットストリームは、センサセル１０５のセンサ静電容量Ｃｓを表していてよく、これは、基準セル１１５の基準静電容量Ｃｒｅｆより低くてよい。デジタルビットストリームのデューティサイクルは、センサ静電容量Ｃｓと基準セル１１５の基準静電容量Ｃｒｅｆとの間の比率を表していてよい。特に、デューティサイクルは、
によって得られ、
ここで０＜ＤＣ＜１である。式１は、
の場合に満たされる。
【数1】
ここで０＜ＤＣ＜１である。式１は、
【数2】
【0014】
変調器フロントエンド回路１３０は、種々のフェーズ（例えばＰｈ０、Ｐｈ１、Ｐｈ２、Ｐｈ３）を生成するシーケンサ１４６を含んでいてよく、これらのフェーズは、（センサ励起周波数とも称される）Ｆｓの周波数を通じてシーケンスされてよく、これによって、ローの値（０）とハイの値（１）とを含み得るビットストリームが生成される。示されたフェーズは、ラベル付けされたスイッチに対応してよい。特に、レシオメトリック自己静電容量－コード変換用に構成されているＣＤＣ、例えばＣＤＣ１００に対して、ビットストリームのデューティサイクルは、センサセル１０５のセンサ静電容量Ｃｓと、基準セル１１５の基準静電容量Ｃｒｅｆと、の間の比率を表していてよい。これらのフェーズは、センサセルおよび基準セルによって、変調コンデンサ１４１．１と変調コンデンサ１４１．２とのそれぞれが交互に充放電され得るように設計されている。基準セル１１５の基準静電容量は、１つのコンデンサによって設定されていてよい、または可変静電容量であってよい。これは例えば、静電容量デジタル－アナログコンバータ（ＤＡＣ）を使用する。
【0015】
第１のフェーズＰｈ０では、センサ電極を供給電圧レベルＶＤＤＡに充電するために、供給電圧ＶＤＤＡがセンサセル１０５のセンサ電極に印加されてよく、センサ電極を供給電圧レベルＶＤＤＡに充電するために、供給電圧ＶＤＤＡが基準セル１１５の基準電極に印加されてよい。
【0016】
第２のフェーズＰｈ１では、変調コンデンサ１４１．１を充電するために、センサセル１０５のセンサ電極が変調コンデンサ１４１．１に結合されてよい。ビットストリームがロー（０）であるケースでは、第２のフィードバックフェーズＰｈ１＿ｆｂを生成する第１のＡＮＤゲートの出力はローであり、したがって基準セルは、ブリッジ回路１２０に結合されていない。ビットストリームがハイ（１）であるケースでは、第２のフィードバックフェーズＰｈ１＿ｆｂを生成する第１のＡＮＤゲートの出力はハイであり、変調コンデンサ１４１．２を充電するために、基準セル１１５の基準電極は変調コンデンサ１４１．２に結合されている。
【0017】
第３のフェーズＰｈ２では、センサセル１０５のセンサ電極は、変調コンデンサ１４１．１から切り離されており、センサ電極を接地するために、接地電位に結合されている。基準セル１１５の基準電極は、変調コンデンサ１４１．２から切り離されており、基準電極を接地するために、接地電位に結合されている。
【0018】
第４のフェーズＰｈ３では、変調コンデンサ１４１．２を放電するために、センサセル１０５のセンサ電極が、変調コンデンサ１４１．２に結合されてよい。ビットストリームがロー（０）であるケースでは、第４のフィードバックフェーズＰｈ３＿ｆｂを生成する第２のＡＮＤゲートの出力はローであり、したがって基準セルは、ブリッジ回路１２０に結合されていない。ビットストリームがハイ（１）であるケースでは、第４のフィードバックフェーズＰｈ３＿ｆｂを生成する第２のＡＮＤゲートの出力はハイであり、変調コンデンサ１４１．１を放電するために、基準セル１１５の基準電極が、変調コンデンサ１４１．１に結合されている。換言すれば、第２のフェーズおよび第４のフェーズにおいて、センサセル１０５および基準セル１１５は、異なるコンデンサ（変調コンデンサ１４１．１および１４１．２）の充電と放電とを交互に行う。
【0019】
任意の所定の時点で、コンパレータ１４２の第１の入力側は電圧Ｖｍ１を有しており、コンパレータ１４２の第２の入力側は電圧Ｖｍ２を有しており、これは時間に関連して変化する。第２のフィードバックフェーズＰｈ１＿ｆｂおよび第４のフィードバックフェーズＰｈ３＿ｆｂがイネーブル化されている場合には（例えばビットストリームがハイである場合には）、Ｖｍ２とＶｍ１との間の差ΔＶ（ΔＶ＝Ｖｍ２－Ｖｍ１）は、ＣｒｅｆがＣｓよりも大きい場合に減少し得る。換言すれば、変調コンデンサ１４１．１は、変調コンデンサ１４１．２よりも多く放電を行う。他方では、差ΔＶは極性が変化するので、フィードバックフェーズＰｈ１＿ｆｂおよびＰｈ３＿ｆｂは、基準セル１１５がスイッチアウトされるときに（換言すれば、ブリッジ回路１２０から分離されるときに）、ディスエーブル化されてよい。これは、並行して生じる２つのプロセスとしてみなされ得る。第１のプロセスは、静電容量Ｃｓを有するセンサセル１０５を切り替え、これによって、変調コンデンサ１４１．１の充電および変調コンデンサ１４１．２の放電が可能になり、変換時間中は中断されない。第２のプロセスは、静電容量Ｃｒｅｆを有する基準セル１１５を切り替え、これによって、変調コンデンサ１４１．２の充電および変調コンデンサ１４１．１の放電が可能になる。Ｖｍ２とＶｍ１との間の差ΔＶが正であって、ＣｒｅｆがＣｓよりも大きい場合、このプロセスは中断される。したがって、正確なコモンモード直流（ＤＣ）電圧は必要ない。いくつかのＦｓクロックサイクルの間、同期スイッチングプロセスのため、ΔＶは電流電圧ＶＤＤＡの半分になり得る。第１のフェーズＰｈ０および第３のフェーズＰｈ２は、センサセル１０５および基準セル１１５を励起するように設計されている。
【0020】
他の実施形態では、これらのプロセスが逆であってよい。このようなケースでは、センサセル１０５を切り替える第１のプロセスによって、変調コンデンサ１４１．２の充電および変調コンデンサ１４１．１の放電が可能になり、また基準セル１１５を切り替える第２のプロセスによって、変調コンデンサ１４１．１の充電および変調コンデンサ１４１．２の放電が可能になる。この逆転を説明するために、コンパレータ１４２の出力が逆にされるべきである。
【0021】
ＣＤＣ１００が４つのフェーズ（Ｐｈ０、Ｐｈ１、Ｐｈ２およびＰｈ３）および２つのフィードバックフェーズ（Ｐｈ１＿ｆｂおよびＰｈ３＿ｆｂ）を有するよう描かれているが、他の実施形態では、より少ない数またはより多い数のフェーズが存在していてよく、フィードバックフェーズの数が、フェーズの数以下であってよいことは注目に値する。いくつかの実施形態では、フェーズの数よりも多いフィードバックフェーズが存在していてよく、これは、いくつかのフィードバックフェーズが１つのフェーズのみから正のフィードバックを必要とし、他のフィードバックフェーズがフェーズの組み合わせから正のフィードバックを必要とする場合等である。
【0022】
図１に示されているように、ＣＤＣ１００は、センサ励起周波数Ｆｓが、変調器フロントエンド回路１３０のクロック周波数Ｆｍｏｄと等しいケースを示している。ＣＤＣ１００は、電荷移動回路と変調器フロントエンド回路との組み合わせとして動作してよい。変調器フロントエンド回路は、差動シグマ－デルタ変調器または他のタイプの変調器であってよい。ＣＤＣ１００および静電容量をデジタル値に変換する方法は完全に、電圧、電流および時間パラメータの変動とは無関係である。
【0023】
図２は、実施形態にしたがった、図１のＣＤＣ１００の種々のノードでの電圧変形を示している。シーケンサ１４６は、第１のフェーズＰｈ０、第２のフェーズＰｈ１、第３のフェーズＰｈ２および第４のフェーズＰｈ３を順次生成する。第２のフィードバックフェーズＰｈ１＿ｆｂおよび第４のフィードバックフェーズＰｈ３＿ｆｂは、第２のフェーズＰｈ１および第４のフェーズＰｈ３と同時にそれぞれイネーブル化されるが、これはビットストリームがハイ（１）である場合だけである。ビットストリームがローである場合には、第１のフェーズＰｈ１および第４のフェーズＰｈ３がイネーブル化されるときでさえも、第２のフィードバックフェーズＰｈ１＿ｆｂおよび第４のフィードバックフェーズＰｈ３＿ｆｂはイネーブル化されない。
【0024】
図２では、ＶＣｓは、センサセル１０５の電圧を表している。第１のフェーズ（Ｐｈ０がハイであり、Ｐｈ１、Ｐｈ２およびＰｈ３がローである）の間、センサセル１０５は供給電圧源に結合されていてよく、センサセル１０５のセンサ電極は、供給電圧ＶＤＤＡに充電されてよい。第２のフェーズ（Ｐｈ１がハイであり、Ｐｈ０、Ｐｈ２およびＰｈ３がローである）の間、変調コンデンサ１４１．１を充電するために、センサ電極は変調コンデンサ１４１．１に結合されていてよく、したがってセンサ電極での電圧が低減する。第３のフェーズ（Ｐｈ２がハイであり、Ｐｈ０、Ｐｈ１およびＰｈ３がローである）の間、センサ電極を接地するために、センサ電極は接地電位に結合されていてよく、したがってセンサ電極での電圧が接地電位まで低減する。第４のフェーズ（Ｐｈ３がハイであり、Ｐｈ０、Ｐｈ１およびＰｈ２がローである）の間、変調コンデンサ１４１．２（これは、ビットストリームがハイである場合には、第２のフェーズの間、基準セル１１５の基準電極によって充電された可能性がある）を放電するために、センサ電極は変調コンデンサ１４１．２に結合されていてよく、したがってセンサ電極での電圧が増大する。
【0025】
記載されたＣＤＣ変換の方法は、電圧、電流および経時的な（時間）パラメータの変動とは無関係であってよい。式１によって明らかにされたように、ビットストリームの出力デューティサイクルは、センサ静電容量と基準静電容量との間の関係にのみ関係する。
【0026】
ＣＤＣ１００等のＣＤＣが、センサ静電容量を有する１つよりも多くのセンサセルを含み得るということに留意されたい。各センサセルは、センサとして使用されてよい。複数のセンサセルが組み合わされまたは結合されて、同時に使用されてもよい。電荷移動サイクルの数が、ＣＤＣの分解能を定め得る。デジタルタイムが、電荷移動サイクルの数を計算するために使用されてよく、必要数の電荷移動サイクルに達したときに、測定プロセスを終了させてよい。したがって、ＣＤＣ出力の結果は、クロック周波数（Ｆｃｌｋ）に関係せず、むしろクロックサイクルの数（Ｎｒｅｓ）に関係する。これによって、ＣＤＣは、固定数のクロックサイクルで、スペクトラム拡散クロックシーケンサ、ランダムクロックシーケンサ、疑似ランダムクロックシーケンサ、固定周波数クロックシーケンサ等を含んでいる、異なるタイプのシーケンサを使用することができる。一次デシメータを備えるＣＤＣ用のデジタルビットストリームの未加工カウントは
である。
【数3】
【0027】
図３Ａ～図３Ｄは、補償回路を含んでいる種々のＣＤＣコンフィグレーションを示している。図３Ａ～図３Ｃは、補償分岐を含んでおり、これは変換から寄生静電容量を除去することによって、静電容量－デジタル変換の分解能を向上させる。図３Ｄは付加的なフィードバックフェーズを含むことによって分解能を向上させる。
【0028】
図３Ａは、実施形態にしたがった、補償分岐３４０ａを含んでいるレシオメトリック自己静電容量－コード変換用に構成されているＣＤＣ３００ａを示している。同様の参照番号で示されているように、ＣＤＣ３００ａは、ＣＤＣ３００ａが補償分岐３４０ａを含んでいるということを除いて、図１のＣＤＣ１００と同一または類似している。ＣＤＣ３００ａは、４フェーズ補償分岐３４０ａを備える４フェーズＣＤＣであってよい。補償分岐３４０ａは、自己静電容量である補償静電容量を有している補償セル３２５ａを含んでいてよい。補償静電容量は、コンデンサＣｃｏｍｐ３２２によって提供されてよく、これは（例えば、コンデンサスタックによって提供されるような）可変静電容量であっても、固有静電容量であってもよい。いくつかの実施形態では、補償セル３２５ａはブリッジ回路３２０ａの少なくとも一部を含んでいてよい。ブリッジ回路３２０ａは、ブリッジ回路３２０ａの一部が補償分岐３４０ａの一部であり得るということを除いては、図１のブリッジ回路１２０に類似していてよい。ブリッジ回路３２０ａは、（センサセル１０５に結合する第１の端子および基準セル１１５に結合する第２の端子に加えて）補償セル３２５ａに結合する第３の端子を含んでいてよい。ブリッジ回路３２０ａの一部は、スイッチ３５０ａによって変調器フロントエンド回路１３０に結合されていても結合されていなくてもよく、これらは、シーケンサ１４６によって生成されたフェーズ（Ｐｈ０、Ｐｈ１、Ｐｈ２およびＰｈ３）と同期して操作される。換言すれば、補償分岐３４０ａは、４フェーズのコントロールされた補償分岐であってよく、これは、補償分岐３４０ａが、シーケンサ１４６によって生成された４つのフェーズ（Ｐｈ０、Ｐｈ１、Ｐｈ２およびＰｈ３）のそれぞれにおいて異なる動作を有し得ることを意味している。
【0029】
図１を参照して記載されたフェーズ動作に加えて、第１のフェーズ（Ｐｈ０）において、補償コンデンサ３２２を充電するために、供給電圧ＶＤＤＡが補償セル３２５ａの補償電極に印加されてよい。第２のフェーズ（Ｐｈ１）において、変調コンデンサ１４１．２を充電するために、補償電極が変調コンデンサ１４１．２に結合されてよい。第３のフェーズ（Ｐｈ２）において、補償電極を接地するために、補償電極が接地電位に結合されてよい。第４のフェーズ（Ｐｈ３）において、変調コンデンサ１４１．１を放電するために、補償電極が変調コンデンサ１４１．１に結合されてよい。
【0030】
補償分岐３４０ａ等の補償分岐を含んでいることによって、ビットストリームのデューティサイクルに影響を及ぼして、ＣＤＣ分解能が増大し得る。例えば、デューティサイクルは、センサ静電容量および基準静電容量に加えて、さらに、補償静電容量に関係していてよい。上述のように（補償分岐のないケースにおいて）、デューティサイクルは、基準静電容量に対するセンサ静電容量の比率によって決定されてよい。補償分岐３４０ａが含まれている場合、この比率は、基準静電容量、センサ静電容量および補償静電容量に基づいていてよい。特に、ＣＤＣ３００ａの場合、デューティサイクルは、
によって得られ、ここで０＜ＤＣ＜１であり、かつＣｓ－Ｃｓ＿ｃｏｍｐ＋ΔＣｓ≦Ｃｒｅｆであり、ΔＣｓは、可変コンデンサである補償コンデンサ３２２による、補償静電容量における変動を表している。換言すれば、Ｃｒｅｆに対する値が規定されている場合には、最大センサ静電容量Ｃｓ＿ｍａｘ＝Ｃｓ＋ΔＣｓおよび最小補償静電容量値Ｃｓ＿ｃｏｍｐ＿ｍｉｎが存在し得る。いくつかの実施形態では、センサ静電容量Ｃｓは、Ｃｒｅｆ≧１．３（Ｃｓ－Ｃｓ＿ｃｏｍｐ＿ｍｉｎ＋ΔＣｓ＿ｍａｘ）として規定されてよい。いくつかの実施形態では、係数（例えば前の文では１．３）が他の値であってよく、これは例えば１、１．２、１．５、２等であるが、これに制限されない。
【数4】
【0031】
図３Ｂは、別の実施形態にしたがった、補償分岐３４０ｂを含んでいるレシオメトリック自己静電容量－コード変換用に構成されているＣＤＣ３００ｂを示している。同様の参照番号で示されているように、ＣＤＣ３００ｂは、ＣＤＣ３００ｂが補償分岐３４０ｂを含んでいるということを除いて、図１のＣＤＣ１００と同一または類似している。ＣＤＣ３００ｂは、２フェーズ補償分岐３４０ｂを備える４フェーズＣＤＣであってよい。補償分岐３４０ｂは、相互静電容量である補償静電容量を有し得る補償コンデンサ（Ｃｃｏｍｐ）３３２を含んでいてよい。補償コンデンサ３３２は、可変コンデンサであっても、固定コンデンサであってもよい。補償分岐３４０ｂは、２フェーズのコントロールされた補償分岐であってよく、これは、第１の補償分岐フェーズ（例えばＰｈ０および／またはＰｈ１）において、補償分岐３４０ｂが特定の動作を有していてよく、第２の補償分岐フェーズ（例えばＰｈ２および／またはＰｈ３）において、補償分岐３４０ｂが別の動作を有していてよいことを意味している。
【0032】
ブリッジ回路３２０ｂは、ブリッジ回路３２０ｂの一部が補償分岐３４０ｂの一部であり得るということを除いては、図１のブリッジ回路１２０に類似していてよい。ブリッジ回路３２０ｂは、補償コンデンサ３３２に結合する第３の端子を含んでいてよい。補償コンデンサ３３２は、スイッチによって変調器フロントエンド回路１３０に結合されていても結合されていなくてもよく、これらは、シーケンサ１４６によって生成されたフェーズ（Ｐｈ０、Ｐｈ１、Ｐｈ２およびＰｈ３）と同期して操作される。
【0033】
図１を参照して記載されたフェーズ動作に加えて、第１のフェーズ（Ｐｈ０）および第２のフェーズ（Ｐｈ１）において、補償コンデンサ３３２の第１の補償電極が接地電位に結合されていてよい。特に、第１のフェーズにおいて、補償コンデンサ３３２の第２の補償電極が、供給電圧およびセンサセル１０５のセンサ電極に結合されていてよく、したがってセンサ電極は、供給電圧レベルＶＤＤＡより低い電圧に供給されてよい。特に、第２のフェーズにおいて、補償コンデンサ３３２の第２の電極が、センサセル１０５のセンサ電極と同様に変調コンデンサ１４１．１に結合されていてよい。
【0034】
第３のフェーズ（Ｐｈ２）および第４のフェーズ（Ｐｈ３）において、補償コンデンサ３３２の第１の補償電極が、供給電圧に結合されていてよい。特に、第３のフェーズにおいて、補償コンデンサ３３２の第２の補償電極が、接地電位とセンサセル１０５のセンサ電極とに結合されていてよく、したがってセンサ電極は、完全には接地電位まで放電されない。特に、第４のフェーズにおいて、補償コンデンサ３３２の第２の補償電極が、センサ電極および変調コンデンサ１４１．２に結合されていてよく、これによって変調コンデンサ１４１．２が部分的に、センサ電極および第２の補償電極の両方に放電されてよい。
【0035】
図３Ａの、付加された補償分岐３４０ａに類似して、付加された補償分岐３４０ｂは、ビットストリームのデューティサイクルに影響を与えることによって、ＣＤＣ分解能を増大させ得る。例えば、デューティサイクルは、センサ静電容量および基準静電容量に加えて、さらに、補償静電容量に関係していてよい。上述のように（補償分岐のないケースにおいて）、デューティサイクルは、基準静電容量に対するセンサ静電容量の比率によって決定されてよい。補償分岐３４０ａが含まれている場合、この比率は、基準静電容量、センサ静電容量および補償静電容量に基づいていてよい。特に、ＣＤＣ３００ｂの場合、デューティサイクルは、
によって得られ、ここで０＜ＤＣ＜１であり、かつＣｓ－Ｃｓ＿ｃｏｍｐ＋ΔＣｓ≦Ｃｒｅｆであり、ΔＣｓは、可変コンデンサである補償コンデンサ３３２による、補償静電容量における変動または変化を表している。
【数5】
【0036】
図３Ｃは、別の実施形態にしたがった、補償分岐３４０ｃを含んでいるレシオメトリック自己静電容量－コード用に構成されているＣＤＣ３００ｃを示している。同様の参照番号で示されているように、ＣＤＣ３００ｃは、ＣＤＣ３００ｃが補償分岐３４０ｃを含んでいるということを除いて、図１のＣＤＣ１００と同一または類似している。ＣＤＣ３００ｃは、２フェーズの補償分岐３４０ｃを備える４フェーズＣＤＣであってよい。補償分岐３４０ｃは、相互静電容量である補償静電容量を有している補償コンデンサ（Ｃｃｏｍｐ）３４２を含んでいてよい。補償コンデンサ３４２は、可変コンデンサであっても、固定コンデンサであってもよい。補償分岐３４０ｃは、２フェーズのコントロールされた補償分岐であってよく、これは、第１の補償分岐フェーズ（例えばＰｈ０および／またはＰｈ１）において、補償分岐３４０ｃが特定の動作を有していてよく、第２の補償分岐フェーズ（例えばＰｈ２および／またはＰｈ３）において、補償分岐３４０ｃが別の動作を有していてよいことを意味している。
【0037】
ブリッジ回路３２０ｃは、ブリッジ回路３２０ｃの一部が補償分岐３４０ｃの一部であり得るということを除いては、図１のブリッジ回路１２０に類似していてよい。ブリッジ回路３２０ｃは、補償コンデンサ３４２に結合する第３の端子を含んでいてよい。補償コンデンサ３４２は、スイッチによって変調器フロントエンド回路１３０に結合されていても結合されていなくてもよく、これらは、シーケンサ１４６によって生成されたフェーズ（Ｐｈ０、Ｐｈ１、Ｐｈ２およびＰｈ３）と同期して操作される。
【0038】
補償セル３４２は、特定のフェーズにおいて基準セル１１５に結合されていてよく、それは出力ビットストリームがハイ（１）である、またはロー（０）であることに関係していてよい。
【0039】
出力ビットストリームがローである場合、第２のフェーズおよび／または第３のフェーズがイネーブル化された場合でも、第２のフィードバックフェーズ（Ｐｈ１＿ｆｂ）および第４のフィードバックフェーズ（Ｐｈ３＿ｆｂ）は、ローのままであってよい（イネーブル化されない）。したがって、図１を参照して記載されたフェーズ動作に加えて、第１のフェーズ（Ｐｈ０）および第２のフェーズ（Ｐｈ１）において、供給電圧が、補償セル３４２の第１の補償電極に印加されてよい。さらに、第１のフェーズおよび第２のフェーズにおいて、補償セル３４２の第２の補償電極が変調コンデンサ１４１．２に結合されていてよく、変調コンデンサ１４１．２を充電してよい。第３のフェーズ（Ｐｈ２）および第４のフェーズ（Ｐｈ３）において、第１の補償電極は、接地電位に結合されていてよく、第２の補償電極は、変調コンデンサ１４１．１を部分的に放電するために、変調コンデンサ１４１．１に結合されていてよい。
【0040】
出力ビットストリームがハイである場合、第２のフェーズの間、第２の補償電極はさらに、基準セル１１５に結合されていてよく、基準電極と第２の補償電極との両方が、変調コンデンサ１４１．２を充電するために、変調コンデンサ１４１．２に結合されていてよい。第４のフェーズの間、第２の補償電極は、基準セル１１５に結合されていてよく、基準電極と第２の補償電極との両方は、変調コンデンサ１４１．１を放電するために、変調コンデンサ１４１．１に結合されていてよい。さらに、図３ＢのＣＤＣ３００ｂに類似して、出力ビットストリームのデューティサイクルは、式４によって与えられてよい。
【0041】
図３Ａ～図３Ｂの場合のように、補償分岐の付加は、ＣＤＣ分解能を増大させ得る。基準静電容量値Ｃｒｅｆは、基準補償値Ｃｒｅｆ＿ｃｏｍｐに沿って低減し得る。したがって、ここで使用される新たなＣｒｅｆ値は、式１におけるＣｒｅｆ値よりも低い場合があるが、センサの感度は同じままである。これは、関係ΔＣｓ／Ｃｒｅｆが増大し、コンバータ分解能が増大することを意味している。例えば、Ｃｓ＿ｃｏｍｐがセンサの相互静電容量である場合、コンバータモードはハイブリッドになり、同時に、変換結果は、自己静電容量および相互静電容量における変化を反映する。換言すれば、一種の２電極センサが存在していてよく、これは、自己静電容量プロパティおよび相互静電容量プロパティの両方を有し、相互静電容量の変動が、センシング結果に影響を与え得る。
【0042】
分解能を増大させる第２の方法は、センサクロック周波数Ｆｓより高い変調周波数Ｆｍｏｄを使用する。図３Ｄは、ＦｍｏｄがＦｓより、ファクタＫ＝２、３、４…ぶん高い場合のコンバータの概略図を示している。図４は、Ｋ＝４の場合の、キーノードにおける電圧波形を示している。
【0043】
図３Ｄは、別の実施形態にしたがった、基準セル用のフィードバックスイッチを含んでいるレシオメトリック自己静電容量－コード用に構成されているＣＤＣ３００ｄを示している。同様の参照番号で示されているように、ＣＤＣ３００ｄは、変更されたブリッジ回路３２０ｄおよび変更された変調器フロントエンド回路３３０ｄを有しているということを除いて、図１のＣＤＣ１００と同一または類似している。ＣＤＣ３００ｄは、４フェーズＣＤＣであってよい。図示の実施形態では、対応するフィードバックフェーズ（Ｐｈ０＿ｆｂ、Ｐｈ１＿ｆｂ、Ｐｈ２＿ｆｂおよびＰｈ３＿ｆｂ）が、１つまたは複数のフィードバック信号によってイネーブル化されているとき、ビットストリームがハイである場合にのみ、基準セル１１５が変調器フロントエンド回路３３０ｄに結合されていてよい。分周器３４７．２は、クロック信号を受信し、信号の周波数をその前の半分に分割し、第２の分周器３４７．１は、分周器３４７．２から、分割された周波数を受信し、さらに、この信号を４つに分割し、フェーズＰｈ０、Ｐｈ１、Ｐｈ２およびＰｈ３を切り替える。
【0044】
これらのフェーズは、各変調コンデンサ１４１．１および１４１．２が、センサセルおよび基準セルによって交互に充放電され得るように設計されている。基準セル１１５の基準静電容量は、１つのコンデンサによって、または可変静電容量によって設定されてよく、これは例えば、静電容量デジタル－アナログコンバータ（ＤＡＣ）を使用して行われる。これらのフェーズは、シーケンサ３４６によって生成されてよく、フィードバックフェーズはシーケンサ３４５によって生成されてよい。フィードバックフェーズは、ハイであるビットストリームと、ＡＮＤゲート３４８．１～３４８．４を介してイネーブル化される対応するフェーズと、に関係していてよい。
【0045】
第１のフェーズＰｈ０において、センサセル１０５のセンサ電極を供給電圧レベルＶＤＤＡに充電するために、供給電圧ＶＤＤＡがセンサ電極に印加されていてよく、センサ電極を供給電圧レベルＶＤＤＡに充電するために、供給電圧ＶＤＤＡが基準セル１１５の基準電極に印加されていてよい。ビットストリームがハイ（１）であるケースでは、第１のフィードバックフェーズＰｈ０＿ｆｂを生成するＡＮＤゲート３４８．１の出力はハイであり、基準セルは供給電圧に結合されてよく、供給電圧レベルに充電されてよい。ビットストリームがロー（０）であるケースでは、第１のフィードバックフェーズＰｈ０＿ｆｂを生成するＡＮＤゲート３４８．１の出力はローであり、したがって、基準セルは、供給電圧に結合されておらず、供給電圧レベルに充電されない。
【0046】
第２のフェーズＰｈ１において、変調コンデンサ１４１．１を充電するために、センサセル１０５のセンサ電極が、変調コンデンサ１４１．１に結合されてよい。ビットストリームがハイ（１）であるケースでは、第２のフィードバックフェーズＰｈ１＿ｆｂを生成するＡＮＤゲート３４８．２の出力はハイであり、変調コンデンサ１４１．２を充電するために、基準セル１１５の基準電極が、変調コンデンサ１４１．２に結合されてよい。ビットストリームがロー（０）であるケースでは、第２のフィードバックフェーズＰｈ１＿ｆｂを生成するＡＮＤゲート３４８．２の出力はローであり、したがって、基準セルは、ブリッジ回路３２０ｄに結合されていなくてよい。
【0047】
第３のフェーズＰｈ２において、センサセル１０５のセンサ電極が変調コンデンサ１４１．１から切り離されていてよく、センサ電極を接地するために、接地電位に結合されていてよい。ビットストリームがハイであるケースでは、第３のフィードバックフェーズＰｈ２＿ｆｂを生成するＡＮＤゲート３４８．３の出力はハイであってよく、基準セル１１５の基準電極は、変調コンデンサ１４１．２から切り離されていてよく、基準電極を接地するために、接地電位に結合されていてよい。ビットストリームがローであるケースでは、ＡＮＤゲート３４８．３の出力はローであってよく、基準セルの基準電極は、変調コンデンサ１４１．２から切り離されていてよいが、接地電位に結合されていなくてよい。
【0048】
第４のフェーズＰｈ３において、変調コンデンサ１４１．２を放電するために、センサセル１０５のセンサ電極が変調コンデンサ１４１．２に結合されていてよい。ビットストリームがハイ（１）であるケースでは、第４のフィードバックフェーズＰｈ３＿ｆｂを生成するＡＮＤゲート３４８．４の出力はハイであり、変調コンデンサ１４１．１を放電するために、基準セル１１５の基準電極が変調コンデンサ１４１．１に結合されてよい。ビットストリームがロー（０）であるケースでは、第４のフィードバックフェーズＰｈ３＿ｆｂを生成するＡＮＤゲート３４８．４の出力はローであり、したがって、基準セルは、ブリッジ回路３２０ｄに結合されていなくてよい。
【0049】
図４は、実施形態にしたがった、図３ＤのＣＤＣ３００ｄの種々のノードでの電圧波形を示している。センサ静電容量に対する基準静電容量の比率が３／２（Ｃｒｅｆ／Ｃｓ＝３／２）であり、変調周波数（例えば、変調器フロントエンド回路クロック周波数）とセンサ励起周波数との比率が４（Ｆｍｏｄ／Ｆｓ＝４）であるケースが示されている。Ｆｍｏｄ／ＦｓがここでＫとしても示されることに留意されたい。
【0050】
出力ビットストリームのデューティサイクルは
として計算される。
【数6】
【0051】
式６は、ファクタＫぶん低い基準静電容量Ｃｒｅｆ値が使用可能であることを示している。これは、チップ集積されている基準コンデンサ（または基準セル）に対して有益であり得る。
【0052】
式３に戻ると、測定時間Ｔｍｅａを維持しながら、ファクタＫぶん、Ｆｍｏｄを増大させることによって、分解能が増大され得る。
【0053】
分解能を増大させるための、記載されたこれら２つの方法は結合可能である。図３Ａ～図３Ｃは、補償周波数Ｆｃｏｍｐを有するデジタルシーケンサによってシーケンスされ得る４つのフェーズまたは２つのフェーズによってコントロールされ得る補償分岐を含んでいるＣＤＣ３００ａ～３００ｃを示している。全般的に、Ｆｃｏｍｐは、センサクロック周波数Ｆｓより高くても低くてもよく、それらの関係は、ファクタＫｃｏｍｐ（これは補償係数とも称され得る）（例えばＦｃｏｍｐ＝Ｋｃｏｍｐ・Ｆｓ）によって特徴付けられてよい。いくつかの実施形態では、Ｆｃｏｍｐは、センサクロック周波数Ｆｓと同じであってよく、このケースではＫｃｏｍｐ＝１である。このようなケースでは、変調周波数Ｆｍｏｄ、センサクロック周波数Ｆｓおよび補償周波数Ｆｃｏｍｐは等しい。他の実施形態では、Ｆｃｏｍｐは、センサクロック周波数Ｆｓより高くても、低くてもよい。この全般的なケースでは伝達関数は、
として表されてよい。
【数7】
【0054】
他方で、図３ＤはＣＤＣ３００ｄを示しており、これは、センサ静電容量Ｃｓを有するセンサセル１０５および基準静電容量Ｃｒｅｆを有する基準セル１１５をシーケンスするために、異なるクロック周波数を使用するコンフィグレーションを有している。したがって、Ｆｍｏｄ≧Ｆｓである。ＣＤＣ３００ｄは、付加的に、補償分岐３４０ａ、３４０ｂおよび／または３４０ｃのいずれかを含んでいてよい。ＣＤＣ３００ｄが補償分岐３４０ａ～３４０ｃのうちのいずれかを含んでいる場合、伝達関数は、
として表されてよい。
【数8】
【0055】
ＣＤＣ１００および３００ａ～３００ｄそれぞれは、接地された基準セルを使用する（例えば基準静電容量Ｃｒｅｆは自己静電容量である）。他の実施形態では、基準セルは、図５を参照して記載するように、相互基準静電容量で動作するように構成可能である。
【0056】
図５は、実施形態にしたがった、相互静電容量基準セル５１５によるレシオメトリック自己静電容量－コード変換用に構成されているＣＤＣ５００を示している。ＣＤＣ５００は４フェーズＣＤＣであってよく、ブリッジ回路５２０および変調器フロントエンド回路（図５には明確に示されていない）を含んでいてよい。変調器フロントエンド回路は、図１および図３Ａ～図３Ｄの変調器フロントエンド回路と同じであってよいまたは類似していてよい。変調回路は、４フェーズシーケンサおよび２以上のフィードバックループを含んでいてよい。４フェーズシーケンサは、センサセル５０５および／または基準セル５１５を、ブリッジ回路５２０、供給電圧ＶＤＤＡまたは接地電位のうちの１つに結合するため、第１のフェーズ、第２のフェーズ、第３のフェーズおよび第４のフェーズならびに第１の変調されたフェーズ（Ｐｈ０＿ｍｏｄ）および第３の変調されたフェーズ（Ｐｈ２＿ｍｏｄ）を生成してよい。
【0057】
センサセル５０５はセンサ電極を含んでいてよく、かつ自己静電容量であるセンサ静電容量Ｃｓ５１２を有していてよい。基準セル５１５は、第１の基準電極および第２の基準電極を備える基準コンデンサ５２２を含んでいてよい。基準コンデンサＣｒｅｆは、第１の基準電極および第２の基準電極ならびに相互静電容量である基準静電容量５２２を有していてよい。第１の基準電極は、スイッチによってブリッジ回路５２０に結合されていてよく、これらのスイッチは、第２のフィードバックフェーズ（Ｐｈ１＿ｆｂ）または第４のフィードバックフェーズ（Ｐｈ３＿ｆｂ）によってイネーブル化される。
【0058】
これらのフェーズは、各変調コンデンサ１４１．１および１４１．２が、センサセルおよび基準セルによって交互に充放電され得るように設計されている。第１のフェーズＰｈ０において、センサセル５０５のセンサ電極は、供給電圧ＶＤＤＡに結合されていてよい。換言すれば、センサ電極を充電するために、供給電圧が印加されていてよい。第１のフェーズの間、第２の基準電極は、変調された周波数で（Ｐｈ０＿ｍｏｄスイッチによって）供給電圧に結合され離されてよい。例えば、フェーズ（Ｐｈ０、Ｐｈ１、Ｐｈ２およびＰｈ３）は、Ｆｓの周波数で変調されていてよく、また、第１のフェーズＰｈ０の間、第１の変調されたフェーズＰｈ０＿ｍｏｄは、Ｋのファクタぶん、Ｆｓよりも高い変調周波数で変調されていてよい。
【0059】
第２のフェーズＰｈ１において、変調コンデンサ１４１．１を充電するために、センサセル５０５のセンサ電極が変調コンデンサ１４１．１に結合されていてよい。ビットストリームがロー（０）であるケースでは、基準セル５１５はブリッジ回路５２０に結合されていないが、ビットストリームがハイ（１）であるケースでは、変調コンデンサ１４１．２を充電するために、基準セル５１５の第２の電極が、（Ｐｈ１＿ｆｂスイッチによって）変調コンデンサ１４１．２に結合されていてよい。
【0060】
第３のフェーズＰｈ２において、センサセル５０５のセンサ電極を接地するために、センサ電極が接地電位に結合されていてよい。基準セル５１５の第２の基準電極は、変調コンデンサ１４１．２から分離されていてよい。第３のフェーズの間、基準セル５１５の第１の電極は、変調された周波数で、（Ｐｈ２＿ｍｏｄスイッチによって）接地電位に結合され離されてよい。
【0061】
第４のフェーズＰｈ３において、変調コンデンサ１４１．２を放電するために、センサセル５０５のセンサ電極が変調コンデンサ１４１．２に結合されていてよい。ビットストリームがローであるケースでは、基準セル５１５は、ブリッジ回路５２０に結合されていないが、ビットストリームがハイ（１）であるケースでは、変調コンデンサ１４１．１を放電するために、基準セル５１５の第２の電極が、（Ｐｈ３＿ｆｂスイッチによって）変調コンデンサ１４１．１に結合されていてよい。
【0062】
変調器フロントエンド回路によって出力されたビットストリームのデューティサイクルは、
として表されてよい。
【数9】
【0063】
基準静電容量に対して相互基準静電容量を実装することは、基準セルに関連した寄生静電容量を減らすという利点をもたらし得る。このような寄生静電容量は、センシングに影響を与え得る。静電容量センシングの高感度アプリケーションは、比較的低い相互基準静電容量値から利益を得ることがある。比較的低い相互基準静電容量値は、基準コンデンサを静電容量Ｔブリッジによって置き換えることによって実現され得る。例えば、Ｃｒｅｆは、静電容量Ｔブリッジによって置き換えられてよい。ここでこの静電容量Ｔブリッジは、第１のコンデンサ、第２のコンデンサ、第３のコンデンサ（それぞれＣ１、Ｃ２およびＣ３）を含んでいてよい。静電容量Ｔブリッジの（相互基準静電容量を表している）同等の静電容量は、
として表されてよい。
【数10】
【0064】
図６Ａ～図６Ｄは、実施形態にしたがった、第１のフェーズ、第２のフェーズ、第３のフェーズおよび第４のフェーズそれぞれにおける、ＣＤＣ５００の効果的な表現である。図６Ａ～図６Ｄは、変調コンデンサ１４１．１および１４１．２、自己静電容量を有する効果的なセンサコンデンサセル５０５を表しているコンデンサＣｓおよび相互静電容量を有する効果的な基準セル５１５を表しているコンデンサＣｍｒｅｆを示している。第１のフェーズ、第２のフェーズ、第３のフェーズおよび第４のフェーズは、変調器フロントエンド回路のシーケンサによって生成される（例えばイネーブル化される）。所与のフェーズがイネーブル化されると、このフェーズに対応している１つまたは複数のスイッチが閉成されてよく、このフェーズが変化すると（例えば異なるフェーズがイネーブル化され、所与のこのフェーズがディスエーブル化されると）、１つまたは複数のスイッチが開放されてよく、１つまたは複数のスイッチの別のセットが閉成されてよい。（コンデンサＣｍｒｅｆによって表される）基準セルがＣＤＣ５００に結合されるか否かは、ビットストリームがハイ（１）かロー（０）かに関係し得る。他方で、（コンデンサＣｓによって表される）センサセルがＣＤＣ５００に結合されるか否かは、ビットストリームがハイかローかに関係しない。
【0065】
第１のフェーズＰｈ０において、ＣＤＣ５００は、センサセルのセンサ電極を第１の電圧レベルに充電するために、供給電圧ＶＤＤＡをセンサ電極に印加するように構成されていてよい。ビットストリームがハイである場合、ＣＤＣ５００は、さらに、基準セルの第１の基準電極を第１の電圧レベルに充電するために、供給電圧を第１の基準電極に印加するように構成されていてよい。
【0066】
第２のフェーズＰｈ１において、ＣＤＣ５００は、第１の変調コンデンサＣｍｏｄ１を充電するために、センサ電極を第１の変調コンデンサＣｍｏｄ１に結合するように構成されていてよい。ビットストリームがハイである場合、ＣＤＣ５００は、さらに、第２の変調コンデンサＣｍｏｄ２を充電するために、第２の基準電極を第２の変調コンデンサＣｍｏｄ２に結合するように構成されていてよい。
【0067】
第３のフェーズＰｈ２において、ＣＤＣ５００は、センサ電極を接地するために、センサ電極を接地電位に結合するように構成されていてよい。ビットストリームがハイである場合、ＣＤＣ５００は、さらに、第１の基準電極を接地するために、第１の基準電極を接地電位に結合するように構成されていてよい。
【0068】
第４のフェーズＰｈ３において、ＣＤＣ５００は、第２の変調コンデンサＣｍｏｄ２を放電するために、センサ電極を第２の変調コンデンサＣｍｏｄ２に結合するように構成されていてよい。ビットストリームがハイである場合、ＣＤＣ５００は、さらに、第１の変調コンデンサＣｍｏｄ１を放電するために、第２の基準電極を第１の変調コンデンサＣｍｏｄ１に結合するように構成されていてよい。
【0069】
ビットストリームがローである場合、第２および第４のフェーズにおいて、センサセルは、交互に、第１の変調コンデンサＣｍｏｄ１の充電と、第２の変調コンデンサＣｍｏｄ２の放電と、を行ってよく（第２の変調コンデンサＣｍｏｄ２が充電されている場合）、また基準セルはブリッジ回路に結合されておらず、したがって、第１または第２の変調コンデンサに結合されていない。基準セルは、ビットストリームがハイである場合にのみ、ブリッジ回路に結合されてよい。特に、第２および第４のフェーズにおいて、基準セルは、交互に、第２の変調コンデンサＣｍｏｄ２の充電と、第１の変調コンデンサＣｍｏｄ１の放電と、を行ってよい。
【0070】
図３Ａ～図３ＤのＣＤＣ３００ａ～３００ｄに関連して上述したのと同様に、ＣＤＣ５００は、補償分岐３４０ａ、３４０ｂおよび／または３４０ｃを含んでいてもよい。このようなケースでは、伝達関数は、
として表されてよい。
【数11】
【0071】
図６Ｅ～図６Ｈは、実施形態にしたがった、第１のフェーズ、第２のフェーズ、第３のフェーズおよび第４のフェーズそれぞれにおける、ＣＤＣ１００の効果的な表現である。図６Ｅ～図６Ｈは、変調コンデンサ１４１．１および１４１．２、自己静電容量を有する効果的なセンサコンデンサセル１０５を表しているコンデンサＣｓおよび自己静電容量を有する効果的な基準セル１１５を表しているコンデンサＣｓｒｅｆを示している。第１のフェーズ、第２のフェーズ、第３のフェーズおよび第４のフェーズは、変調器フロントエンド回路のシーケンサによって生成される（例えばイネーブル化される）。所与のフェーズがイネーブル化されると、このフェーズに対応している１つまたは複数のスイッチが閉成されてよく、このフェーズが変化すると（例えば異なるフェーズがイネーブル化され、所与のこのフェーズがディスエーブル化されると）、１つまたは複数のスイッチが開放されてよく、１つまたは複数のスイッチの別のセットが閉成されてよい。（コンデンサＣｓｒｅｆによって表される）基準セルがＣＤＣ１００に結合されるか否かは、ビットストリームがハイ（１）かロー（０）かに関係し得る。他方で、（コンデンサＣｓによって表される）センサセルがＣＤＣ１００に結合されるか否かは、ビットストリームがハイかローかに関係しない。
【0072】
第１のフェーズＰｈ０において、ＣＤＣ１００は、センサセルのセンサ電極を第１の電圧レベルに充電するために、供給電圧ＶＤＤＡをセンサ電極に印加するように構成されていてよい。ビットストリームがハイである場合、ＣＤＣ１００は、さらに、基準セルの基準電極を第１の電圧レベルに充電するために、供給電圧を基準電極に印加するように構成されていてよい。
【0073】
第２のフェーズＰｈ１において、ＣＤＣ１００は、第１の変調コンデンサＣｍｏｄ１を充電するために、センサ電極を第１の変調コンデンサＣｍｏｄ１に結合するように構成されていてよい。ビットストリームがハイである場合、ＣＤＣ１００は、さらに、第２の変調コンデンサＣｍｏｄ２を充電するために、基準電極を第２の変調コンデンサＣｍｏｄ２に結合するように構成されていてよい。
【0074】
第３のフェーズＰｈ２において、ＣＤＣ１００は、センサ電極を接地するために、センサ電極を接地電位に結合するように構成されていてよい。ビットストリームがハイである場合、ＣＤＣ１００は、さらに、基準電極を接地するために、基準電極を接地電位に結合するように構成されていてよい。
【0075】
第４のフェーズＰｈ３において、ＣＤＣ１００は、第２の変調コンデンサＣｍｏｄ２を放電するために、センサ電極を第２の変調コンデンサＣｍｏｄ２に結合するように構成されていてよい。ビットストリームがハイである場合、ＣＤＣ１００は、さらに、第１の変調コンデンサＣｍｏｄ１を放電するために、基準電極を第１の変調コンデンサＣｍｏｄ１に結合するように構成されていてよい。
【0076】
ビットストリームがローである場合、第２および第４のフェーズにおいて、センサセルは、交互に、第１の変調コンデンサＣｍｏｄ１の充電と、第２の変調コンデンサＣｍｏｄ２の放電と、を行ってよく（第２の変調コンデンサＣｍｏｄ２が充電されている場合）、また基準セルはブリッジ回路に結合されておらず、したがって、第１または第２の変調コンデンサに結合されていない。基準セルは、ビットストリームがハイである場合にのみ、ブリッジ回路に結合されてよい。特に、第２および第４のフェーズにおいて、基準セルは、交互に、第２の変調コンデンサＣｍｏｄ２の充電と、第１の変調コンデンサＣｍｏｄ１の放電と、を行ってよい。
【0077】
図７は、実施形態にしたがった、レシオメトリック自己静電容量－コード変換用に構成されているシングルエンドＡＦＥを備えるＣＤＣ７００を示している。特に、図７は、レシオメトリック自己静電容量－コードシグマデルタコンバータのＡＦＥを示している。静電容量センシング技術は、要求がそれほど厳しくない場合があるいくつかのアプリケーションを提供でき、比較的低い電力消費コストで実装可能である。このようなケースでは、変調器フロントエンド回路に対するシングルエンドアーキテクチャが使用されてよい。全般的に、本明細書に記載されているレシオメトリックＣＤＣは、レシオメトリックの性質によって、特定のハードウェアを要求しない。これは、差動レシオメトリックアーキテクチャが、ＣＤＣ７００等のシングルエンドＣＤＣを形成するために必要な要素のすべてを有し得ることを意味している。特に、ＣＤＣ７００等のＣＤＣは、レシオメトリックアプリケーション用に実装されていてよく、また、特定のハードウェアを要求しない。例えば、シングルエンドアーキテクチャを備える変調器フロントエンド回路が使用されてよい。
【0078】
測定方法はレシオメトリックであるが、シングルエンド変調器フロントエンド回路は、シングルエンド変調器フロントエンド回路が基準電圧源を含んでいる必要がないという点および初期化の方法がアナログバッファを必要としないことがあるという点で、従来の静電容量センシングアーキテクチャ用の差動変調器フロントエンド回路とは異なっていてよい。
【0079】
ＣＤＣ７００は、変調器フロントエンド回路７３０を含んでいてよい。変調器フロントエンド回路７３０は、コンパレータ７４２の第１の入力側に結合されている変調コンデンサ７４１（加算コンデンサとも称される）を含んでいてよい。コンパレータ７４２の第２の入力側は接地電位に結合されていてよい。変調器フロントエンド回路７３０は、処理ユニット１６０にデジタルビットストリーム（例えば１つまたは複数のデジタル値）を提供するために、デジタル化回路を含んでいてよい、またはデジタル化回路に結合されていてよい。
【0080】
フェーズをコントロールするために信号が使用されてよく、センサクロック周波数、例えばＦｓ周波数によってクロックされてよい。静電容量（例えばセンサセル７０５のセンサ静電容量７１２、基準セル７１５の基準静電容量７２２、変調静電容量７４１等）を有している各効果的なコンデンサは、電源電流（本明細書ではＩｓｅｎと称される）を生成し得る電荷移動回路を形成してよい。
【0081】
（Ｐｈ０スイッチおよびＰｈ１スイッチによってそれぞれイネーブル化される）第１のフェーズおよび第２のフェーズは、センサクロック周波数（Ｆｓ）によってクロックされ得る非重畳信号によってイネーブル化／ディスエーブル化されてよい。さらに、（Ｐｈ０＿ｍｏｄスイッチおよびＰｈ１＿ｍｏｄスイッチによってそれぞれイネーブル化される）第１の変調信号および第２の変調信号は、ビットストリームによって変調される非重畳信号であってよい。変調信号は、ビットストリーム信号によって変調されてよい。換言すれば、これらは、ビットストリームがハイである場合にのみ、交互に、イネーブル化およびディスエーブル化されてよい。変調信号は変調周波数Ｆｍｏｄで変調されてよい。変調周波数は、センサクロック周波数より高くてよい。例えば、変調周波数は、変調周波数よりもＫｒｅｆ倍、高くてよい。
【数12】
【0082】
基準静電容量Ｃｒｅｆ、変調静電容量Ｃｍｏｄ、変調スイッチＰｈ０＿ｍｏｄおよびＰｈ１＿ｍｏｄは、シンク電流Ｉｂａｌを生成する電荷移動回路を形成してよい。同様に、センサ静電容量Ｃｓ、変調静電容量ＣｍｏｄおよびスイッチＰｈ０およびＰｈ１が、センシング電通Ｉｓｅｎを生成する電荷移動回路を形成してよい。シンク電流およびセンシング電流はそれぞれ
として表されてよい。
【数13】
【数14】
【0083】
シグマデルタ変調器のシグマデルタ変調の結果として、シンク電流は、センシング電流と等しくなるように設計されていてよく、
結果として、変調器フロントエンド回路７３０の分岐上での平均電流Ｉａｖｇが消滅する（例えばゼロになる）。同様の理由のために、コンパレータ７４２の第１の入力側での変調された電圧Ｖｍｏｄが、ゼロ値を中心に変動する。このような条件は、以下の２つの条件が満たされた場合にのみ、満たされてよい。
【数15】
【数16】
【数17】
【0084】
ＣＤＣ７００のコンフィグレーションのために、静電容量－コード伝達関数（例えば、ビットストリーム信号のデューティサイクル）は、
として表されてよい。
【数18】
【0085】
特に、式（１５）は、静電容量－コード変換（例えば、静電容量－デジタルコード変換（ＣＤＣ））が、供給電圧ＶＤＤＡにも、クロック周波数にも関連しないことを示している。したがって、変換はレシオメトリックであり、かつ測定の基準源は基準静電容量Ｃｒｅｆである。注目すべきは、基準源電圧がないので（例えば、基準源電圧がゼロであるので）、ＣＤＣ７００がシンプルな初期化スキームを提供することができ、同様に、アクティブシールディングを伴うシンプルな防水静電容量スキャニングを提供することができるということである。これはさらに、図９に関連して説明される。
【0086】
図８は、実施形態にしたがった、図７のＣＤＣ７００の種々のノードでの電圧波形を示している。変調周波数Ｆｍｏｄは、最上部に示されている。図７に関連して記載されたように、第１のスイッチＰｈ０および第２のスイッチＰｈ１は、非重畳信号によってコントロールされてよい。変調スイッチＰｈ０＿ｍｏｄおよびＰｈ１＿ｍｏｄは、ビットストリーム信号がハイである場合にのみ、変調周波数で変調される非重畳信号によってコントロールされてよい。センシング電流は、第２のスイッチＰｈ１がイネーブル化された場合にピークに達してよく、他方で、シンク電流は、第２の変調スイッチＰｈ１＿ｍｏｄがイネーブル化された場合に、ピークに達してよく、これは、図示の例では、ビットストリームがハイのときに３回発生するので、シンク電流は３回、ピークに達してよい。センシング電流とシンク電流とは反対の極性を有しており、各シンク電流ピークの大きさは、センシング電流の大きさの３分の１であってよく、これは平均電流の消滅につながる。したがって、平衡化されたプロセスの間、Ｖｍｏｄの変動は、数十ミリボルト未満の値に維持され得る。これは、センサ励起信号（例えばＶＣｓ）が、供給電圧ＶＤＤＡと接地電位との間で変動する矩形の波形を有していることを意味している。
【0087】
図９は、実施形態にしたがった、アクティブシールドドライバ９０２を備えるＣＤＣ９００を示している。ＣＤＣ９００は、ＣＤＣ９００がアクティブシールドドライバ９０２を含んでいるということを除いて、かつセンサセル９０５が相互静電容量９１２を含んでおり、２つの寄生静電容量ＣＰＳの影響を受けるということを除いて、ＣＤＣ７００と同じである。ＣＤＣ９００は、アクティブシールディングを伴う防水静電容量スキャニングが可能なＣＤＣである。
【0088】
上述した電流平衡化（例えばＩｓｅｎ＝Ｉｂａｌ）の概略図は、ゼロを中心に変動する変調電圧Ｖｍｏｄを維持する。上述したように、平衡化されたプロセスの間、Ｖｍｏｄの変動は、数十ミリボルト未満の値に維持され得る。これは、図８に示されたように、センサ励起信号（例えばＶＣｓ）が、供給電圧ＶＤＤＡと接地電位との間で変動する矩形の波形を有していることを意味している。
【0089】
ＣＤＣ９００に対する防水性を作成するために、アクティブシールドドライバ９０２は、センサ励起信号を繰り返すシールド波形を有するアクティブシールド信号を生成してよい。アクティブシールド信号は、汎用入力／出力（ＧＰＩＯ）ドライバピン上でのプルアップスイッチおよびプルダウンスイッチによって設計されてよい。換言すれば、センサ静電容量９１２を含んでいるセンサセル９０５が、図７と同じ供給電圧に結合されていてよいが、アクティブシールドドライバ９０２を介している。
【0090】
図１０は、実施形態にしたがった、レシオメトリック自己静電容量－コード変換用に構成されているシングルエンドＡＦＥを備えるＣＤＣ１０００を示している。ＣＤＣ１０００は、センシング電流Ｉｓｅｎおよびシンク電流Ｉｂａｌの極性が両方とも、供給電圧および接地電位が結合されている端子を入れ替えることによって反転されることを除いて、ＣＤＣ７００と同じである。ＣＤＣ１０００のデューティサイクルは、式（９）～（１５）によって記載されており、式（９）～（１５）によって得られる。
【0091】
全般的に、初期化回路図は、初期化期間の間、変調コンデンサ１０４１に結合されているバッファされた電圧源を有している。ＣＤＣ１０００は、バッファされた電圧源を必要とせず、さらに、初期化スキームは、１つのプルダウンスイッチ（Ｓ＿ｉｎｉｔ）のみが存在しているように設計可能である。ＣＤＣ１０００のこの初期化は、ＣＤＣ１０００の全体的な電力消費を低減させ得る。特に、変調コンデンサ１０４１を充電するための電流は、近似的にゼロであり、アナログバッファは不要である。
【0092】
ＣＤＣ１０００は、０Ｖと０．１Ｖとの間の最小入力電圧を可能にするために、電圧コンパレータ１０４２を含んでいてよい。このような最小入力は、レールツーレール入力コンパレータのための典型的な要件であり、例えばこのために、コモンモードは、正の供給電圧および負の供給電圧の両方を含んでおり、同様に中間供給電圧を含んでいる。コンパレータがＶＤＤＡレール電圧のみをサポートする場合に、ＣＤＣ１０００が、使用されてもよい。このようなケースでは、Ｖｍｏｄバランス電圧は、ゼロではなく、ＶＤＤＡを中心に変動する。センシング静電容量スイッチングはシンク電流Ｉｓｅｎを生成してよく、基準静電容量スイッチングはソース電流を生成する。図１１Ａ～図１１Ｂに関連して記載するように、ＣＤＣ１０００のスキャニング分解能を増大させる２つの方法が存在し得る。
【0093】
図１１Ａは、実施形態にしたがった、補償分岐１１３２を備えるレシオメトリック自己静電容量－コード変換用に構成されているＣＤＣ１１００ａを示している。ＣＤＣの分解能は、種々の方法で増大可能である。第１に、センサクロック周波数に対する変調器クロック周波数の比率が増大されてよく、また同時に、基準静電容量Ｃｒｅｆが低減される。このようなケースでは、ＣＤＣ１０００と同じアーキテクチャが使用可能である。第２に、上述されたように、補償静電容量１１３２（Ｃｓｃｏｍｐ）を備える補償分岐が付加可能である。補償分岐の付加は、ＣＤＣ１１００ａによって示されたように、補償分岐の一部としてのスイッチングコンデンサの付加を必要とする。ＣＤＣ１１００ａによって示された補償分岐が自己静電容量補償分岐であることは注目に値する。
【0094】
補償スイッチＰｈ０ｃｏｍｐおよびＰｈ１ｃｏｍｐは、補償分岐クロック周波数Ｆｃｏｍｐを有するクロック源によってスイッチされてよい。いくつかの実施形態では、スイッチＰｈ０ｃｏｍｐおよびＰｈ１ｃｏｍｐは、Ｐｈ０およびＰｈ１と同期してスイッチ可能である。上述の実施形態では、Ｐｈ０ｃｏｍｐおよびＰｈ１ｃｏｍｐのスイッチングが、典型的にセンサクロック周波数ＦｓでスイッチされるＰｈ０およびＰｈ１のスイッチングと同期される場合に、ＦｃｏｍｐがＦｓと等しくてよい。他の実施形態では、Ｐｈ０ｃｏｍｐとＰｈ１ｃｏｍｐとが別個のクロック信号によってスイッチされる場合に、補償ファクタＫｃｏｍｐが規定されてよく、これは、センサクロック周波数に対する補償分岐補償周波数の比率を特徴付け、静電容量－コード伝達関数（デューティサイクル）は、
として表されてよい。
【数19】
【0095】
図１１Ｂは、実施形態にしたがった、分解能の増大を伴う、レシオメトリック自己静電容量－コード変換用に構成されているＣＤＣ１１００ｂを示している。ＣＤＣ１１００ｂは、補償分岐が、相互静電容量１１２０（Ｃｃｏｍｐ）を伴う相互補償分岐であるということを除いて、図１１ＡのＣＤＣ１１００ａと同一または類似している。両方のケースにおいて、電流Ｉｃｏｍｐは、Ｐｈ０ｃｏｍｐおよびＰｈ１ｃｏｍｐのスイッチングを介して、補償分岐へ移されてよい。
【0096】
図１２は、実施形態にしたがった、レシオメトリック相互静電容量－コード変換用に構成されているシングルエンドＡＦＥを備えるＣＤＣ１２００を示している。ＣＤＣ１２００は、自己静電容量ではなく、相互静電容量１２１２（ＣＭ）を含んでいるセンサセルを除いて、図１０のＣＤＣ１０００と同一または類似している。相互静電容量は、寄生静電容量ＣＰＳによって影響されてもよい。ＣＤＣ１０００のケースのように、スイッチＰｈ０、Ｐｈ１と、少なくとも１つのフィードバックスイッチＰｈ１＿ｆｂと、のスイッチングによって、センシング電流Ｉｓｅｎと平衡するシンク電流Ｉｂａｌを生じさせ、コンパレータ１２４２の第１の入力側で、ゼロ平均電流を生じさせる。
【0097】
ＣＤＣ１２００のアーキテクチャは、相互静電容量測定を使用することによって、Ｉｓｅｎへの寄生静電容量Ｃｐｓの影響を除去し、ＣＤＣ１２００のパフォーマンスへのＣＰＳの影響を除去することができる。また、消滅電圧レベルを中心として、ＶＣｓを維持する。ＣＤＣ１２００の静電容量－コード伝達関数は、
として表されてよい。
【数20】
【0098】
図１３は、実施形態にしたがった、図１２のＣＤＣ１２００の種々のノードでの電圧波形を示している。変調周波数Ｆｍｏｄは、最上部に示されている。図７のＣＤＣ７００および図８に示された対応する波形に類似して、第１のスイッチＰｈ０および第２のスイッチＰｈ１は、非重畳信号によってコントロールされてよい。変調スイッチＰｈ０＿ｍｏｄおよびＰｈ１＿ｍｏｄは、ビットストリーム信号がハイである場合にのみ、変調周波数で変調される非重畳信号によってコントロールされてよい。センシング電流は、第２のスイッチＰｈ１がイネーブル化された場合にピークに達してよく、他方で、シンク電流は、第２の変調スイッチＰｈ１＿ｍｏｄがイネーブル化された場合に、ピークに達してよく、これは、図示の例では、ビットストリームがハイのときに３回発生するので、シンク電流は３回、ピークに達してよい。センシング電流とシンク電流とは反対の極性を有しており、各シンク電流ピークの大きさは、センシング電流の大きさの３分の１であってよく、これは平均電流の消滅につながる。したがって、平衡化されたプロセスの間、Ｖｍｏｄの変動は、数十ミリボルト未満の値に維持され得る。これは、センサ励起信号（例えばＶＣｓ）が、供給電圧ＶＤＤＡと接地電位との間で変動する矩形の波形を有していることを意味している。
【0099】
図１４は、実施形態にしたがった、レシオメトリック相互静電容量－コード変換用に構成されているシングルエンドＡＦＥを備えるＣＤＣ１４００を示している。ＣＤＣ１４００は、センシング電流Ｉｓｅｎおよびシンク電流Ｉｂａｌの極性が両方、供給電圧および接地電位が結合されている端子を入れ替えることによって反転されるということを除いて、ＣＤＣ１２００と同じである。
【0100】
ＣＤＣ１２００および１４００の分解能を高めるために、図１１Ａおよび図１１Ｂの補償分岐等の補償分岐が付加され得る。このような補償分岐は、ＤＣ電流を生成し得る。ＤＣ電流は、センシング電流Ｉｓｅｎと反対であり、Ｐｈ０＿ｍｏｄおよびＰｈ１＿ｍｏｄに類似して、１つまたは複数の変調スイッチをスイッチングすることによってコントロールされ得る。このケースでは、変調バランス電圧Ｖｍｏｄは、およそ供給電圧ＶＤＤＡであってよい。
【0101】
図１５は、実施形態にしたがった、静電容量－デジタルコード変換の方法１５００の１つの実施形態のフローチャートである。いくつかの実施形態では、処理ロジックは、方法１５００を実施するために使用されてよい。処理ロジックは、ハードウェア、ソフトウェアまたはそれらの任意の組み合わせを含んでいてよい。１つの実施形態では、図１、３、５、７、９～１２または１４の処理デバイス１６０が、方法１５００を実施してよい。別の実施形態では、図１、３、５、６、９～１２または１４のＣＤＣが、方法１５００を実施してよい。択一的に、他のコンポーネントが、方法１５００の動作の一部またはすべてを実施するために使用されてよい。
【0102】
ブロック１５０２で、処理ロジックは、第１のフェーズにおいて、センサセルのセンサ電極を第１の電圧レベルに充電するために供給電圧を印加してよい。ブロック１５０４では、処理ロジックは、第２のフェーズにおいて、第１の変調コンデンサを充電するために、センサ電極を第１の変調コンデンサに結合してよい。第１の変調コンデンサは、コンパレータの第１の入力側に結合されていてよい。ブロック１５０６で、処理ロジックは、第３のフェーズにおいて、センサ電極を接地するために、センサ電極を接地電位に結合してよい。ブロック１５０８で、処理ロジックは、第４のフェーズにおいて、第２の変調コンデンサを放電するために、センサ電極を第２の変調コンデンサに結合してよい。第２の変調コンデンサは、コンパレータの第２の入力側に結合されていてよい。変調器フロントエンド回路は、第１の変調コンデンサ、第２の変調コンデンサおよびコンパレータを含んでおり、デジタルビットストリームを提供する。デジタルビットストリームのデューティサイクルは、センサセルの静電容量と基準セルの基準静電容量との間の比率を表している。いくつかの実施形態では、基準セルは基準電極を含んでおり、基準静電容量は自己静電容量である。他の実施形態では、基準セルは基準電極および第２の基準電極を含んでおり、基準静電容量は相互静電容量である。
【0103】
さらなる実施形態では、処理ロジックは、第１のフェーズにおいて、基準セルの基準電極を第１の電圧レベルに充電するために供給電圧を印加してよい。処理ロジックは、第２のフェーズにおいて、第２の変調コンデンサを充電するために、基準電極を第２の変調コンデンサに結合してよい。処理ロジックは、第３のフェーズにおいて、基準電極を接地するために基準電極を接地電位に結合してよい。処理ロジックは、第４のフェーズにおいて、第１の変調コンデンサを放電するために、基準電極を、第１の変調コンデンサに結合してよい。
【0104】
さらなる実施形態では、処理ロジックは、第１のフェーズにおいて、補償静電容量を有する補償セルの補償電極に供給電圧を印加してよい。処理ロジックは、第２のフェーズにおいて、第２の変調コンデンサを充電するために、補償電極を第２の変調コンデンサに結合してよい。処理ロジックは、第３のフェーズにおいて、補償電極を接地するために補償電極を接地電位に結合してよい。処理ロジックは、第４のフェーズにおいて、第１の変調コンデンサを放電するために、補償電極を第１の変調コンデンサに結合してよい。デジタルビットストリームのデューティサイクルは、基準セルの静電容量と、センサセルの静電容量と補償セルの静電容量との差と、の間の比率である。
【0105】
本明細書に記載されている実施形態は、静電容量センシングシステムの相互静電容量センシングアレイまたは自己静電容量センシングアレイの種々の設計において使用されてよい。１つの実施形態では、静電容量センシングシステムは、アレイでアクティブ化される複数のセンシング要素を検出し、ノイズを実際の信号から分離させるために、隣接するセンシング要素上の信号パターンを分析することができる。本明細書に記載された実施形態は、特定の静電容量性センシングソリューションに縛られておらず、本開示の利益を有する当業者によって理解されるように、光学的なセンシングソリューションを含めた他のセンシングソリューションとも、良好に使用可能である。
【0106】
上述の説明において、多数の詳細が記載されている。しかし、本開示の利益を有する当業者には、本発明の実施形態がこれらの特定の詳細なしで実行され得ることが明らかであろう。場合によっては、説明が不明瞭にならないように、よく知られている構造およびデバイスが、詳細にではなくブロック図の形式で示されている。
【0107】
詳細な説明のいくつかの部分は、コンピュータメモリ内のデータビットに対する操作のアルゴリズムおよび記号表現の観点から提示されている。これらのアルゴリズムの説明および表現は、データ処理技術の当業者が、彼らの仕事の実体を他の当業者に最も効果的に伝えるために使用する手段である。アルゴリズムはここで、かつ全般的に、望ましい結果につながる自己矛盾のない一連のステップであると考えられている。これらのステップは、物理量の物理的な操作を必要とするステップである。通常、必ずしもそうとは限らないが、これらの量は、保存、転送、結合、比較およびその他の方法で操作できる電気信号または磁気信号の形をとる。主に一般的な使用法の理由から、これらの信号をビット、値、要素、記号、文字、用語、数値等と呼ぶと便利な場合がある。
【0108】
しかし、これらの用語および類似の用語のすべては、適切な物理量に関連付けられるべきであり、これらの量に適用される単なる便利なラベルであるということに留意されたい。上述の議論から明らかなように特に明記しない限り、説明全体を通して、「適用する」、「結合する」、「通信する」等の用語を利用する議論は、コンピューティングシステム、または同様の電子コンピューティングデバイスのアクションおよびプロセスを指すことが理解される。これは、コンピューティングシステムのレジスタおよびメモリ内の物理的（例えば電子的）な量として表されるデータを操作し、コンピューティングシステムのメモリまたはレジスタまたは他のそのような情報ストレージデバイス、伝送デバイスまたはディスプレイデバイス内の物理的量として同様に表される他のデータに変換する。
【0109】
「例」または「例示的」という言葉は、本明細書では、例、実例または例示として機能することを意味するために使用される。本明細書で「例」または「例示的」として記載される任意の態様または設計は、必ずしも他の態様または設計よりも好ましいまたは有利であると解釈されるべきではない。むしろ、「例」または「例示」という言葉の使用は、概念を具体的に提示することを目的としている。本出願で使用される場合、「または」という用語は、排他的な「または」ではなく、包括的な「または」を意味することを意図している。つまり、特に明記されていない限り、または文脈から明らかでない限り、「ＸはＡまたはＢを含んでいる」は、任意の自然な包括的順列を意味することを意図している。つまり、ＸがＡを含んでいる場合、ＸがＢを含んでいる場合、またはＸがＡとＢとの両方を含んでいる場合、前述のいずれかの場合に「ＸがＡまたはＢを含んでいる」が満たされる。さらに、本出願および添付の特許請求の範囲で使用される冠詞「ａ」および「ａｎ」は、他に特定されない限り、または文脈から明確に単数形に向けられていない限り、全般的に「１つまたは複数」を意味すると解釈されるべきである。さらに、全体を通して「実施形態」または「１つの実施形態」または「実装」または「１つの実装」という用語の使用は、そのように説明されない限り、同じ実施形態または実装を意味することを意図していない。
【0110】
本明細書に記載された実施形態は、本明細書の操作を実行するための装置にも関係し得る。この装置は、必要な目的のために特別に構築されていてよく、または汎用コンピュータを含んでいてよく、この汎用コンピュータはコンピュータに格納されているコンピュータプログラムによって選択的に起動または再構成される。このようなコンピュータプログラムは、フロッピーディスク、光ディスク、ＣＤ－ＲＯＭおよび磁気光学ディスクを含む任意のタイプのディスク、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気カードまたは光カード、フラッシュメモリまたは電子命令の格納に適した任意の種類の媒体等、ただしこれらに限定されない、非一時的なコンピュータ可読記憶媒体に格納されてよい。「コンピュータ可読記憶媒体」という用語は、１つまたは複数の命令のセットを格納する１つの媒体または複数の媒体（例えば、集中型または分散型のデータベースおよび／または関連するキャッシュおよびサーバ）を含むと解釈されるべきである。「コンピュータ可読媒体」という用語はまた、機械によって実行するための一連の命令を格納、符号化、または運ぶことができ、機械に、本実施形態の方法論のいずれか１つまたは複数を実行させる任意の媒体を含むと解釈されるべきである。したがって、「コンピュータ可読記憶媒体」という用語は、ソリッドステートメモリ、光学媒体、磁気媒体、機械によって実行するための一連の命令を格納することができ、機械に、本実施形態の方法論のいずれか１つまたは複数を実行させる任意の媒体を含んでいるが、これらに限定されないと解釈されるべきである。
【0111】
本明細書に提示されたアルゴリズムおよび表示は、任意の特定のコンピュータまたは他の装置に本質的に関連していない。様々な汎用システムが、本明細書の教示にしたがったプログラムとともに使用され得るか、または必要なステップを実行するためのより特殊な装置を構築することが便利であることが証明され得る。これらの様々なシステムに必要な構造は、以下の説明からわかる。さらに、本実施形態は、任意の特定のプログラミング言語を参照して説明されていない。本明細書に記載の実施形態の教示を実施するために、様々なプログラミング言語を使用できることが理解されよう。
【0112】
上述の説明は、本発明のいくつかの実施形態の十分な理解を提供するために、特定のシステム、コンポーネント、方法等の例等の多数の特定の詳細を示している。しかし、本発明の少なくともいくつかの実施形態は、これらの特定の詳細なしで実施され得ることが当業者には明らかであろう。他の例では、よく知られているコンポーネントまたは方法が詳細に説明されていないか、または本発明を不必要に曖昧にすることを回避するために、単純なブロック図の形式で提示されている。したがって、上述の特定の詳細は単なる例示にすぎない。特定の実装は、これらの例示的な詳細とは異なる場合があり、それでも本発明の範囲内であると考えられ得る。
【0113】
上述の説明は、例示を意図するものであり、限定的なものではないということを理解されたい。上述の説明を読んで理解すると、他の多くの実施形態が当業者には明らかになるであろう。したがって、本発明の範囲は、添付の特許請求の範囲を参照して、そのような特許請求の範囲が権利を与えられている同等物の全範囲とともに決定されるべきである。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【図6-1】
【図6-2】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15】