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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-14
(45)【発行日】2025-01-22
(54)【発明の名称】撮像装置
(51)【国際特許分類】
H10F 39/12 20250101AFI20250115BHJP
H01L 21/3205 20060101ALI20250115BHJP
H01L 21/768 20060101ALI20250115BHJP
H01L 23/522 20060101ALI20250115BHJP
H04N 25/76 20230101ALI20250115BHJP
H04N 25/70 20230101ALI20250115BHJP
H10D 84/83 20250101ALI20250115BHJP
H10D 89/60 20250101ALI20250115BHJP
H10D 88/00 20250101ALI20250115BHJP
【ＦＩ】
H01L27/146 D
H01L21/88 S
H04N25/76
H04N25/70
H01L27/088 D
H01L27/088 E
H01L27/04 H
H01L27/00 301B
【請求項の数】
17
(21)【出願番号】P 2021527782
(86)(22)【出願日】2020-06-26
(86)【国際出願番号】 JP2020025285
(87)【国際公開番号】W WO2020262629
(87)【国際公開日】2020-12-30
【審査請求日】2023-05-23
(31)【優先権主張番号】P 2019119099
(32)【優先日】2019-06-26
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】河本 健芳
(72)【発明者】
【氏名】中溝 正彦
(72)【発明者】
【氏名】小野 俊明
(72)【発明者】
【氏名】山下 知憲
【審査官】加藤 俊哉
(56)【参考文献】
【文献】国際公開第２０１５／０１６１４０（ＷＯ，Ａ１）
【文献】国際公開第２０１８／０７５０９９（ＷＯ，Ａ１）
【文献】特開２０１８－１２５３９６（ＪＰ，Ａ）
【文献】特開２００６－０１９４５５（ＪＰ，Ａ）
【文献】特開２００７－２９４６５２（ＪＰ，Ａ）
【文献】特開２０１３－００８９５２（ＪＰ，Ａ）
【文献】特開２０１８－１４８５６７（ＪＰ，Ａ）
【文献】特開２０１６－１８１８８４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０１Ｌ ２１／３２０５
Ｈ０４Ｎ ２５／７６
Ｈ０４Ｎ ２５／７０
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２７／００
(57)【特許請求の範囲】
【請求項1】
フォトダイオードと、前記フォトダイオードにて変換された電荷を保持するフローティングディフュージョンとを含む画素を有する第１基板と、前記画素内の前記フローティングディフュージョンに保持された前記電荷に基づく画素信号を読み出す画素回路を有し、前記第１基板に積層された第２基板と、
前記第１基板と前記第２基板とを積層方向に貫通して、前記第１基板内のフローティングディフュージョンと前記第２基板の前記画素回路内の増幅トランジスタとの間を電気的に接続する配線と、
少なくとも前記第２基板に形成されて、前記配線と並走し、前記第２基板内の半導体層の厚さ以上の深さのトレンチと、
前記トレンチ内に埋め込まれた導電性物質からなるシールド配線と、
を備え、
前記シールド配線は、前記増幅トランジスタのソースと電気的に接続する、
撮像装置。
【請求項2】
前記第１基板は、半導体層と、
前記半導体層に積層され、ＳｉＯ２で形成される配線層と、
を有する、請求項１に記載の撮像装置。
【請求項3】
前記第１基板は、半導体層と、
前記半導体層に積層され、ＳｉＯ２よりも低誘電率の絶縁材料で形成される配線層と、を有する、請求項１に記載の撮像装置。
【請求項4】
前記トレンチは、前記配線と、当該配線に並走する他の配線とを電気的に離間するように前記第２基板内の半導体層に形成されている、請求項１に記載の撮像装置。
【請求項5】
前記トレンチは、前記第２基板の積層面から見て前記配線を円形状で囲むように前記第２基板内の半導体層に形成されている、請求項４に記載の撮像装置。
【請求項6】
前記トレンチは、前記第２基板の積層面から見て前記配線を矩形状で囲むように前記第２基板内の半導体層に形成されている、請求項４に記載の撮像装置。
【請求項7】
前記画素回路のウェル層と前記画素回路内の前記増幅トランジスタのウェル層との間は、電気的に分離されており、
前記増幅トランジスタの前記ウェル層は、当該増幅トランジスタのソースと電気的に接続されている、
請求項１～６のいずれか１項に記載の撮像装置。
【請求項8】
フォトダイオードと、前記フォトダイオードにて変換された電荷を保持するフローティングディフュージョンとを有する画素を有する第１基板と、前記画素内の前記フローティングディフュージョンに保持された前記電荷に基づく画素信号を読み出す画素回路を有し、前記第１基板に積層された第２基板と、
前記第１基板内のフローティングディフュージョンと前記第２基板の前記画素回路内の増幅トランジスタとの間を電気的に接続する、前記第１基板及び前記第２基板に形成された配線と、
前記配線をシールドするシールド配線と、
を備え、
前記画素回路のウェル層と前記画素回路内の前記増幅トランジスタのウェル層との間は、電気的に分離されており、
前記増幅トランジスタの前記ウェル層は、当該増幅トランジスタのソースと電気的に接続されており、
前記シールド配線は、前記増幅トランジスタのソースと電気的に接続されている、
撮像装置。
【請求項9】
前記シールド配線は、前記第２基板内の前記増幅トランジスタと前記第１基板内の前記フローティングディフュージョンとの間を接続する前記配線の内、少なくとも前記第２基板内を通過する配線部分をシールドする、請求項８に記載の撮像装置。
【請求項10】
前記シールド配線は、前記第２基板内の前記増幅トランジスタと前記第１基板内の前記フローティングディフュージョンとの間を接続する前記配線の内、前記第２基板及び前記第１基板を通過する配線部分をシールドする、請求項８に記載の撮像装置。
【請求項11】
前記シールド配線の少なくとも一部は、他の配線に比較して前記配線との間隔が短い、請求項８に記載の撮像装置。
【請求項12】
前記配線と前記シールド配線との間のカップリング容量が、前記配線と他の配線との間のカップリング容量に比較して大きい、請求項８に記載の撮像装置。
【請求項13】
複数の前記画素回路と複数の垂直信号線を介して接続される列信号処理部をさらに備え、
前記列信号処理部は、基準信号に基づいてＡＤ変換を行うＡＤ変換器と、負荷回路と、を含み、前記垂直信号線の電圧に応じた画素データを出力する、
請求項８に記載の撮像装置。
【請求項14】
複数の前記画素回路と複数の垂直信号線を介して接続される列信号処理部をさらに備え、
前記列信号処理部は、
ＲＡＭＰ波形を生成して出力するＲＡＭＰ発生回路と、
前記垂直信号線を介して読み出された前記画素信号の電圧とＲＡＭＰ波形の電圧とを比較する比較器と、
前記比較器の比較結果信号に基づいてカウントを行うカウンタと、
前記カウンタのカウント値に基づいて画素データを出力するラッチと、
を有する、
請求項８に記載の撮像装置。
【請求項15】
前記比較器は、シングルスロープ型のＡＤＣとして構成されている、請求項１４に記載の撮像装置。
【請求項16】
前記比較器は、前記垂直信号線を介して読み出された前記画素信号がソース端子に印加され、前記ＲＡＭＰ波形がゲート端子に印加され、ゲート－ソース間電圧に基づく前記比較結果信号を出力するトランジスタを有する、
請求項１４に記載の撮像装置。
【請求項17】
複数の前記画素回路と複数の垂直信号線を介して接続される列信号処理部をさらに備え、
前記列信号処理部は、
負荷回路と、
前記負荷回路に起因して発生する電流が流れる前記垂直信号線と接続され、電流リユースカラムアンプとして構成された前置回路と、
所定の基準信号に基づいてＡＤ変換を行うＡＤ変換器と、
を含み、
前記垂直信号線の電圧に応じた画素データを出力する、
請求項８に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像装置に関する。
【背景技術】
【0002】
従来、２次元構造の撮像装置の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像装置の更なる小型化および画素の高密度化を実現するため、３次元構造の撮像装置が開発されている。３次元構造の撮像装置では、例えば、複数のセンサ画素を有する半導体基板と、各センサ画素で得られた信号を処理する信号処理回路を有する半導体基板とが互いに積層されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１０－２４５５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、３次元構造の撮像装置において、半導体チップを３層積層する場合には、全ての半導体基板を表面側の面同士で貼り合わせることができない。漫然と半導体基板を３層積層した場合には、半導体基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまう可能性がある。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置を提供することが望ましい。
【0005】
また、３層構造に限定されるものではなく、撮像装置は、画素内のフローティングディフュージョンと画素回路内の増幅トランジスタのゲートとの間をＦＤ配線として接続ビアで接続する。微細画素では、ＦＤ配線の接続ビアの領域面積が４５％程度になる。その結果、画素回路の有効領域が小さくなるため、増幅トランジスタの配置面積を拡張できない。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本開示に係る一形態の撮像装置は、第１基板と、第２基板と、配線と、トレンチとを有する。第１基板は、フォトダイオードと、前記フォトダイオードにて変換された電荷を保持するフローティングディフュージョンとを有する画素を有する。第２基板は、前記画素内の前記フローティングディフュージョンに保持された前記電荷に基づく画素信号を読み出す画素回路を有し、前記第１基板に積層されている。配線は、前記第１基板と前記第２基板とを積層方向に貫通して、前記第１基板内のフローティングディフュージョンと前記第２基板の前記画素回路内の増幅トランジスタとの間を電気的に接続する。トレンチは、少なくとも前記第２基板に形成されて、前記配線と並走し、前記第２基板内の半導体層の厚さ以上の深さである。
【発明の効果】
【0007】
配線の寄生容量を小さくすることで電荷－電圧の変換効率の向上を図ることができる。
【図面の簡単な説明】
【0008】
【図1】本開示の一実施の形態に係る撮像装置の機能構成の一例を表すブロック図である。
【図5】複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。
【図38】実施の形態２－１の撮像装置内の画素共有ユニットの構成の一例を示す等価回路図である。
【図39】実施の形態２－１の第１基板と第２基板との積層構造の一例を示す断面模式図である。
【図40】第１基板と第２基板との積層構造の一例を示す模式図である。
【図41】第２基板の面上のトレンチＴ１の配置構成の一例を示す模式図である。
【図42】第２基板の面上のトレンチＴ２の配置構成の一例を示す模式図である。
【図43】第２基板の面上のトレンチＴ３の配置構成の一例を示す模式図である。
【図44】第２基板の面上のトレンチＴ４の配置構成の一例を示す模式図である。
【図45】実施の形態２－２の第１基板と第２基板との積層構造の一例を示す断面模式図である。
【図46A】第２基板の面上のトレンチＴ５の配置構成の一例を示す模式図である。
【図46B】第２基板の面上のトレンチＴ１０の配置構成の一例を示す模式図である。
【図46C】第２基板の面上のトレンチＴ１１の配置構成の一例を示す模式図である。
【図46D】第２基板の面上のトレンチＴ１２の配置構成の一例を示す模式図である。
【図46E】第２基板の面上のトレンチＴ１３の配置構成の一例を示す模式図である。
【図46F】第２基板の面上のトレンチＴ１４の配置構成の一例を示す模式図である。
【図46G】第２基板の面上のトレンチＴ１５の配置構成の一例を示す模式図である。
【図46H】第２基板の面上のトレンチＴ１６の配置構成の一例を示す模式図である。
【図47】トレンチＴ５の略断面形状の一例を示す模式図である。
【図48A】実施の形態２－３の撮像装置内の画素共有ユニットの構成の一例を示す等価回路図である。
【図48B】実施の形態２－３の撮像装置内の画素共有ユニットの構成の他の一例を示す等価回路図である。
【図49】実施の形態２－３の第１基板と第２基板との積層構造の一例を示す断面模式図である。
【図50A】実施の形態３－１の第２基板の複数の画素回路の構成の一例を示す等価回路図である。
【図50B】第１態様の列信号処理部の概要構成ブロック図である。
【図50C】第２態様の列信号処理部の概要構成ブロック図である。
【図50D】比較器の第１構成例の説明図である。
【図50E】比較器の第２構成例の説明図である。
【図50F】比較器の第３構成例の説明図である。
【図50G】第３態様の列信号処理部の概要構成ブロック図である。
【図50H】第３態様の比較器の構成例の説明図である。
【図50I】第４態様の列信号処理部の概要構成ブロック図である。
【図50J】前置回路の構成例の説明図である。
【図51】実施の形態３－１の第１基板と第２基板との積層構造の一例を示す断面模式図である。
【図52】画素回路の平面構成の一例を示す模式図である。
【図54】実施の形態３－２の第１基板と第２基板との積層構造の一例を示す断面模式図である。
【図55】実施の形態３－３の第２基板の複数の画素回路の構成の一例を示す等価回路図である。
【図56】実施の形態３－４のグローバルシャッタ方式の撮像装置の画素共有ユニットの構成の一例を示す等価回路図である。
【図57】実施の形態３－５のメモリ保持型のグローバルシャッタ方式の撮像装置の画素共有ユニットの構成の一例を示す等価回路図である。
【図58】上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。
【図60】車両制御システムの概略的な構成の一例を示すブロック図である。
【図61】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【図62】内視鏡手術システムの概略的な構成の一例を示す図である。
【図63】カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
【発明を実施するための形態】
【0009】
以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【0010】
以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１． 実施の形態１（３つの基板の積層構造を有する撮像装置）
２． 変形例１(平面構成の例１)
３． 変形例２（平面構成の例２）
４． 変形例３（平面構成の例３）
５． 変形例４（画素アレイ部の中央部に基板間のコンタクト部を有する例）
６． 変形例５（プレーナー型の転送トランジスタを有する例）
７． 変形例６（一つの画素回路に一つの画素が接続される例）
８． 変形例７（画素分離部の構成例）
９． 実施の形態２
９．１ 実施の形態２で解決しようとする課題
９．２ 実施の形態２の概要
９．３ 実施の形態２－１の具体例
９．３．１ 実施の形態２－１の構成
９．３．２ 実施の形態２－１の作用・効果
９．３．３ 実施の形態２－１の変形例
９．４ 実施の形態２－２の具体例
９．４．１ 実施の形態２－２の構成
９．４．２ 実施の形態２－２の作用・効果
９．５ 実施の形態２－３の具体例
９．５．１ 実施の形態２－３の構成
９．５．２ 実施の形態２－３の作用・効果
１０． 実施の形態３
１０．１ 実施の形態３で解決しようとする課題
１０．２ 実施の形態３の概要
１０．３ 実施の形態３－１の具体例
１０．３．１ 実施の形態３－１の構成
１０．３．２ 実施の形態３－１の作用・効果
１０．４ 実施の形態３－２の具体例
１０．４．１ 実施の形態３－２の構成
１０．４．２ 実施の形態３－２の作用・効果
１０．５ 実施の形態３－３の具体例
１０．５．１ 実施の形態３－３の構成
１０．５．２ 実施の形態３－３の作用・効果
１０．６ 実施の形態３－４の具体例
１０．６．１ 実施の形態３－４の構成
１０．６．２ 実施の形態３－４の作用・効果
１０．７ 実施の形態３－５の具体例
１０．７．１ 実施の形態３－５の構成
１０．７．２ 実施の形態３－５の作用・効果
１１． 適用例（撮像システム）
１２． 応用例
１． 実施の形態１（３つの基板の積層構造を有する撮像装置）
２． 変形例１(平面構成の例１)
３． 変形例２（平面構成の例２）
４． 変形例３（平面構成の例３）
５． 変形例４（画素アレイ部の中央部に基板間のコンタクト部を有する例）
６． 変形例５（プレーナー型の転送トランジスタを有する例）
７． 変形例６（一つの画素回路に一つの画素が接続される例）
８． 変形例７（画素分離部の構成例）
９． 実施の形態２
９．１ 実施の形態２で解決しようとする課題
９．２ 実施の形態２の概要
９．３ 実施の形態２－１の具体例
９．３．１ 実施の形態２－１の構成
９．３．２ 実施の形態２－１の作用・効果
９．３．３ 実施の形態２－１の変形例
９．４ 実施の形態２－２の具体例
９．４．１ 実施の形態２－２の構成
９．４．２ 実施の形態２－２の作用・効果
９．５ 実施の形態２－３の具体例
９．５．１ 実施の形態２－３の構成
９．５．２ 実施の形態２－３の作用・効果
１０． 実施の形態３
１０．１ 実施の形態３で解決しようとする課題
１０．２ 実施の形態３の概要
１０．３ 実施の形態３－１の具体例
１０．３．１ 実施の形態３－１の構成
１０．３．２ 実施の形態３－１の作用・効果
１０．４ 実施の形態３－２の具体例
１０．４．１ 実施の形態３－２の構成
１０．４．２ 実施の形態３－２の作用・効果
１０．５ 実施の形態３－３の具体例
１０．５．１ 実施の形態３－３の構成
１０．５．２ 実施の形態３－３の作用・効果
１０．６ 実施の形態３－４の具体例
１０．６．１ 実施の形態３－４の構成
１０．６．２ 実施の形態３－４の作用・効果
１０．７ 実施の形態３－５の具体例
１０．７．１ 実施の形態３－５の構成
１０．７．２ 実施の形態３－５の作用・効果
１１． 適用例（撮像システム）
１２． 応用例
【0011】
【0012】
図１の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
【0013】
画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図１の例において、一つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図６等に図示）を有している。画素共有ユニット５３９は、一つの画素回路（後述の図４の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、一つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図４を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、一つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
【0014】
行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
【0015】
列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
【0016】
列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
【0017】
タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
【0018】
画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
【0019】
画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
【0020】
入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
【0021】
入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
【0022】
撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
【0023】
出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
【0024】
出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
【0025】
撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
【0026】
[撮像装置１の概略構成]
図２および図３は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図２は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図３は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図３は、図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図３に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
図２および図３は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図２は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図３は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図３は、図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図３に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
【0027】
画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図２）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図２）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
【0028】
第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図６の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図３）。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図２）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図２，図３）。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図３）。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図２）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図２，図３）。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
【0029】
図３は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
【0030】
第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図３においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
【0031】
第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している（図３）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図２）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
【0032】
なお、図３では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１０００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
【0033】
図４は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図４では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された一つの画素回路２１０と、画素回路２１０に接続された垂直信号線５４３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
【0034】
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
【0035】
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図１参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
【0036】
１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
【0037】
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図６に示すように、半導体層（後述の図６の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図１参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＭＯＳトランジスタである。
【0038】
ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＭＯＳトランジスタである。
【0039】
なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも一つを有する。
【0040】
選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
【0041】
図５は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図５には、説明を簡単にするため、４つのグループが各々、一つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、一つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理部５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に一つの垂直信号線５４３が接続されていてもよい。このとき、一つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
【0042】
[撮像装置１の具体的構成]
図６は、撮像装置１の第１基板１００、第２基板２００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図６は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
図６は、撮像装置１の第１基板１００、第２基板２００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図６は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
【0043】
第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
【0044】
図７Ａは、第１基板１００の平面構成の一例を表したものである。図７Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図６とともに、図７Ａを用いて第１基板１００の構成について説明する。
【0045】
半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図７Ａ）。詳細は後述するが、この画素共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
【0046】
ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図７Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
【0047】
第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
【0048】
転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図７Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図７Ａ）。
【0049】
半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図７Ａ，図７Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
【0050】
半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
【0051】
半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
【0052】
固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
【0053】
半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
【0054】
図７Ｂは、図７Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図７Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図６，図７Ｂ）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
【0055】
パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト領域１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図７Ｂ）。
【0056】
パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
【0057】
パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
【0058】
特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
【0059】
特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
【0060】
また、図７Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト領域１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
【0061】
パッド部１２０，１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。
【0062】
ここで、第２基板２００に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。
【0063】
このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
【0064】
一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２０００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２１０を構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。
【0065】
第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図６）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。
【0066】
このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。
【0067】
ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。
【0068】
パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図６）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
【0069】
受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図６）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
【0070】
第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２０には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
【0071】
図８～図１２は、第２基板２００の平面構成の一例を模式的に表している。図８には、半導体層２００Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図９は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図１０～図１２は、配線層２００Ｔの平面構成の一例を表している。以下、図６とともに、図８～図１２を用いて第２基板２００の構成について説明する。図８および図９ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１４との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１２との境界が設けられている。
【0072】
第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている(図６)。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図９）。
【0073】
絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図６）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
【0074】
貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線Ｗ１，第２配線Ｗ２，第３配線Ｗ３，第４配線Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図６）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
【0075】
貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線層２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図６）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図１１の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
【0076】
絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（画素共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図８，図９）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図７Ａ，図９）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
【0077】
画素共有ユニット５３９は、図４を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が一つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図６、図７Ｂ）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２００に設けられた画素回路２１０は、一つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２００に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２００において、半導体層２００Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図６，図７Ｂ）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
【0078】
素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウエル領域２１１）が延在している。
【0079】
【0080】
撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
【0081】
図７Ａ，図７Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
【0082】
図８および図９では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
【0083】
例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図８）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図８ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である（後述の図２１参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
【0084】
例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図８）。
【0085】
次に、図７Ｂおよび図８を参照して、第１基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図８の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図８の紙面右側）の画素共有ユニット５３９に接続されている。
【0086】
例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
【0087】
第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図７Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７の紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７の紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。
【0088】
これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図８に記載の範囲では左右対称であるが、後述する図９に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
【0089】
また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図９に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化を更に行いやすくなる。
【0090】
また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図９の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図９の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図９の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図９の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
【0091】
また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
【0092】
図７Ｂおよび図９を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図７Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に一つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図９）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
【0093】
増幅トランジスタＡＭＰは、例えば、Ｆｉｎ型等の三次元構造を有していることが好ましい（図６）。これにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、プレーナー構造を有している。増幅トランジスタＡＭＰがプレーナー構造を有していてもよい。あるいは、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴまたはＦＤ変換ゲイン切替トランジスタＦＤＧが、三次元構造を有していてもよい。
【0094】
配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
【0095】
配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２００の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２００Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、撮像装置１の微細化を行いやすくなる。
【0096】
例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
【0097】
次に、図１０～図１２を用いて、配線層２００Ｔの平面構成について説明する。図１０は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図１１は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図１２は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
【0098】
例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図１１）。これらの配線は、図４を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
【0099】
例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図１２）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
【0100】
コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図３）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図６）。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
【0101】
図６には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図３に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
【0102】
第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
【0103】
ここで、撮像装置１の特徴について説明する。
【0104】
一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。
【0105】
しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。
【0106】
これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が一つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。
【0107】
複数の画素５４１が一つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから一つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する半導体基板２００の面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、一つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、一つにまとめる接続配線を形成することができる。
【0108】
例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する半導体基板２００において形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して一つにまとめる接続配線を、画素回路２１０を形成する半導体基板２００に形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
【0109】
これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が一つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して一つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して一つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
【0110】
ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して一つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して一つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
【0111】
第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が一つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。
【0112】
前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して一つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して一つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２の基板２００とを前記第１の製造方法を用いて積層し第２の基板２００に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
【0113】
そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して一つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して一つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
【0114】
このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して一つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して一つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して一つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して一つにまとめる接続配線と、を設けることを可能としている。
【0115】
[撮像装置１の動作]
次に、図１３および図１４を用いて撮像装置１の動作について説明する。図１３および図１４は、図３に各信号の経路を表す矢印を追記したものである。図１３は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図１４は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図１３）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
次に、図１３および図１４を用いて撮像装置１の動作について説明する。図１３および図１４は、図３に各信号の経路を表す矢印を追記したものである。図１３は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図１４は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図１３）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
【0116】
[効果]
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
【0117】
また、撮像装置１では、第１基板１００および第２基板２００が、絶縁領域２１２に設けられた貫通電極１２０Ｅ，１２１Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２００とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough Si Via））により接続する方法も考え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ，１２１Ｅを設けることにより、第１基板１００および第２基板２００の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０に備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0118】
また、撮像装置１では、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２００および第３基板３００）に設けられている。これにより、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２１０の面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0119】
また、撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２００に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２００と第３基板３００とを接続するコンタクト部２０１，２０２，３０１，３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２０１，２０２，３０１，３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２００と第３基板３００との電気的な接続に、コンタクト部２０１，２０２，３０１，３０２を用いることが可能となる。コンタクト部２０１，２０２，３０１，３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0120】
また、撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの間での混色を抑制できる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0121】
また、撮像装置１では、画素共有ユニット５３９毎に画素回路２１０が設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に画素回路２１０を設けた場合に比べて、画素回路２１０を構成するトランジスタ（増幅トランジスタＡＭＰ，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ，ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0122】
更に、撮像装置１では、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２００に設ける場合に比べて、第１基板１００と第２基板２００とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２１０を構成するトランジスタの形成領域（半導体層２００Ｓ）を十分な大きさで確保することができる。これにより、画素回路２１０に備わるトランジスタのノイズを低減することが可能となり、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0123】
以下、上記実施の形態に係る撮像装置１の変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
【0124】
＜２．変形例１＞
図１５～図１９は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図１５は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図８に対応する。図１６は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図９に対応する。図１７は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１０に対応する。図１８は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１１に対応する。図１９は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。
図１５～図１９は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図１５は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図８に対応する。図１６は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図９に対応する。図１７は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１０に対応する。図１８は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１１に対応する。図１９は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。
【0125】
本変形例では、図１６に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記実施の形態で説明したずれ（図９）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図７に記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図１５～図１９に記載の撮像装置１の変形例１は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記実施の形態で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記実施の形態で説明した平面レイアウト（図７Ａ，図７Ｂ）と同じである。したがって、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
【0126】
＜３．変形例２＞
図２０～図２５は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図２０は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図７Ａに対応する。図２１は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図８に対応する。図２２は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図９に対応する。図２３は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１０に対応する。図２４は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１１に対応する。図２５は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。
図２０～図２５は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図２０は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図７Ａに対応する。図２１は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図８に対応する。図２２は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図９に対応する。図２３は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１０に対応する。図２４は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１１に対応する。図２５は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。
【0127】
本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図２１等）。この点において、本変形例の撮像装置１の平面構成は、上記実施の形態で説明した撮像装置１の平面構成と異なっている。
【0128】
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図２０）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図２０ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
【0129】
別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記実施の形態で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記実施の形態で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図２２）。これにより、上記実施の形態で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0130】
第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図２１）。
【0131】
ここで、第２基板２００の画素共有ユニット５３９の外形について、図２１および図２２を参照して説明する。例えば、図２０に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図２２の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図２２の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の画素共有ユニット５３９の外形は、次の４つの外縁により決まる。
【0132】
第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図２２の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図２２の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図２２の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図２２の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図２２の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図２２の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図２２の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図２２の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
【0133】
このような第１，第２，第３，第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。
【0134】
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
【0135】
＜４．変形例３＞
図２６～図３１は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図２６は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図７Ｂに対応する。図２７は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図８に対応する。図２８は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図９に対応する。図２９は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１０に対応する。図３０は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１１に対応する。図３１は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。
図２６～図３１は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図２６は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図７Ｂに対応する。図２７は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図８に対応する。図２８は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図９に対応する。図２９は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図１０に対応する。図３０は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図１１に対応する。図３１は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図１２に対応する。
【0136】
【0137】
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図２６）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図２６ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図２８）。したがって、上記実施の形態で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
【0138】
各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図２７）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図３０）、第４配線層Ｗ４はＶ方向に延在している（図３１）。
【0139】
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。例えば、上記実施の形態および変形例１で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。
【0140】
＜５．変形例４＞
図３２は、上記実施の形態に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図３２は、上記実施の形態で説明した図３に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
図３２は、上記実施の形態に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図３２は、上記実施の形態で説明した図３に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
【0141】
コンタクト部２０３，２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１，２０２，３０１，３０２に加えてコンタクト部２０３，２０４，３０３，３０４により接続されている。
【0142】
次に、図３３および図３４を用いてこの撮像装置１の動作について説明する。図３３には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図３４には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
【0143】
このようなコンタクト部２０３，２０４，３０３，３０４を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。コンタクト部３０３,３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
【0144】
＜６．変形例５＞
図３５は、上記実施の形態に係る撮像装置１の断面構成の一変形例を表したものである。図３５は、上記実施の形態で説明した図６に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
図３５は、上記実施の形態に係る撮像装置１の断面構成の一変形例を表したものである。図３５は、上記実施の形態で説明した図６に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
【0145】
この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
【0146】
このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
【0147】
＜７．変形例６＞
図３６は、上記実施の形態に係る撮像装置１の画素回路の一変形例を表したものである。図３６は、上記実施の形態で説明した図４に対応する。本変形例では、一つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
図３６は、上記実施の形態に係る撮像装置１の画素回路の一変形例を表したものである。図３６は、上記実施の形態で説明した図４に対応する。本変形例では、一つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
【0148】
本変形例の撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記実施の形態で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記実施の形態で説明したのと同様の効果を得ることができる。
【0149】
＜８．変形例７＞
図３７は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図７Ｂ参照）。
図３７は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図７Ｂ参照）。
【0150】
上記実施の形態では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図６参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep Trench Isolation）構造を有していてもよい。
【0151】
＜９．実施の形態２＞
＜９．１ 実施の形態２で解決しようとする課題＞
しかしながら、画素５４１内のフローティングディフュージョンＦＤと画素回路２１０内の増幅トランジスタＡＭＰのゲートとの間をＦＤ配線ＦＤＬとして接続ビアで接続する。微細画素では、ＦＤ配線ＦＤＬの接続ビアの領域面積が４５％程度になる。その結果、画素回路２１０の有効領域が小さくなるため、増幅トランジスタＡＭＰの配置面積を拡張できない。
＜９．１ 実施の形態２で解決しようとする課題＞
しかしながら、画素５４１内のフローティングディフュージョンＦＤと画素回路２１０内の増幅トランジスタＡＭＰのゲートとの間をＦＤ配線ＦＤＬとして接続ビアで接続する。微細画素では、ＦＤ配線ＦＤＬの接続ビアの領域面積が４５％程度になる。その結果、画素回路２１０の有効領域が小さくなるため、増幅トランジスタＡＭＰの配置面積を拡張できない。
【0152】
また、ＦＤ配線ＦＤＬと増幅トランジスタＡＭＰのゲートとの間の容量や、ＦＤ配線ＦＤＬの接続ビアと並走する他の接続ビア、例えば、ＴＧ配線ＴＧＬやＶＳＳ配線ＶＳＳとの間の容量がフローティングディフュージョンＦＤの容量に重畳する。従って、ＦＤ容量が大きくなって、電荷－電圧の変換効率が低下して読出しノイズが低下できなくなる。
【0153】
＜９．２ 実施の形態２の概要＞
そこで、撮像装置では、第１基板と、第２基板と、配線と、トレンチとを有する。第１基板は、フォトダイオードと、前記フォトダイオードにて変換された電荷を保持するフローティングディフュージョンとを有する画素を有する。第２基板は、前記画素内の前記フローティングディフュージョンに保持された前記電荷に基づく画素信号を読み出す画素回路を有し、前記第１基板に積層されている。配線は、前記第１基板と前記第２基板とを積層方向に貫通して、前記第１基板内のフローティングディフュージョンと前記第２基板の前記画素回路内の増幅トランジスタとの間を電気的に接続する。トレンチは、少なくとも前記第２基板に形成されて、前記配線と並走し、前記第２基板内の半導体層の厚さ以上の深さである。
そこで、撮像装置では、第１基板と、第２基板と、配線と、トレンチとを有する。第１基板は、フォトダイオードと、前記フォトダイオードにて変換された電荷を保持するフローティングディフュージョンとを有する画素を有する。第２基板は、前記画素内の前記フローティングディフュージョンに保持された前記電荷に基づく画素信号を読み出す画素回路を有し、前記第１基板に積層されている。配線は、前記第１基板と前記第２基板とを積層方向に貫通して、前記第１基板内のフローティングディフュージョンと前記第２基板の前記画素回路内の増幅トランジスタとの間を電気的に接続する。トレンチは、少なくとも前記第２基板に形成されて、前記配線と並走し、前記第２基板内の半導体層の厚さ以上の深さである。
【0154】
撮像装置では、第１基板内のフローティングディフュージョンと第２基板の画素回路内の増幅トランジスタとの間を電気的に接続する配線と並走し、第２基板内の半導体層の厚さ以上の深さにトレンチを第２基板内に形成した。その結果、配線の寄生容量を小さくして電荷－電圧の変換効率の向上を図る。
【0155】
＜９．３ 実施の形態２－１の具体例＞
＜９．３．１ 実施の形態２－１の構成＞
図３８は、実施の形態２－１の撮像装置１内の画素共有ユニット５３９の構成の一例を示す等価回路図である。撮像装置１は、第１基板１００と、第２基板２００と、第３基板３００とを積層する構造である。第１基板１００は、光電変換を行う画素５４１を有する。第２基板２００は、画素５４１から出力された電荷に基づく画素信号を読み出す画素回路２１０Ａを有する。第３基板３００は、画素信号を検出する処理回路を有する。画素共有ユニット５３９は、画素５４１と、画素回路２１０Ａとを有する。画素５４１は、４個のフォトダイオードＰＤと、各フォトダイオードＰＤにて変換された電荷を転送する４個の転送トランジスタＴＲと、転送トランジスタＴＲにて転送された電荷を保持するフローティングディフュージョンＦＤとを有する。
＜９．３．１ 実施の形態２－１の構成＞
図３８は、実施の形態２－１の撮像装置１内の画素共有ユニット５３９の構成の一例を示す等価回路図である。撮像装置１は、第１基板１００と、第２基板２００と、第３基板３００とを積層する構造である。第１基板１００は、光電変換を行う画素５４１を有する。第２基板２００は、画素５４１から出力された電荷に基づく画素信号を読み出す画素回路２１０Ａを有する。第３基板３００は、画素信号を検出する処理回路を有する。画素共有ユニット５３９は、画素５４１と、画素回路２１０Ａとを有する。画素５４１は、４個のフォトダイオードＰＤと、各フォトダイオードＰＤにて変換された電荷を転送する４個の転送トランジスタＴＲと、転送トランジスタＴＲにて転送された電荷を保持するフローティングディフュージョンＦＤとを有する。
【0156】
画素回路２１０Ａは、例えば、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、電源線ＶＤＤと、垂直信号線（ＶＳＬ）５４３とを有する。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。選択トランジスタＳＥＬは、増幅トランジスタＡＭＰのドレインと垂直信号線５４３との接続を制御する。第１基板１００のフローティングディフュージョンＦＤは、ＦＤ配線ＦＤＬで第２基板２００の画素回路２１０Ａ内の増幅トランジスタＡＭＰのゲートと電気的に接続する。
【0157】
垂直信号線５４３は、各画素回路２１０Ａと、第３基板３００に配置した処理回路内の列信号処理部５５０とを電気的に接続する。そして、列信号処理部５５０は、各画素回路２１０Ａから垂直信号線５４３に出現した画素信号を検出する。
【0158】
撮像装置１は、第１基板１００の画素５４１内のフローティングディフュージョンＦＤと第２基板２００の画素回路２１０Ａ内の増幅トランジスタＡＭＰのゲートとを接続するＦＤ配線ＦＤＬを有する。ＦＤ配線ＦＤＬは、第１基板１００と第２基板２００との間の接続ビアで形成する。撮像装置１は、ＦＤ配線ＦＤＬに並走して、第２基板２００から第１基板１００側に形成されたトレンチＴを有する。トレンチＴは、その内部に、例えば、導電性物質が埋め込まれた状態である。
【0159】
第２基板２００上の画素回路２１０Ａ内の増幅トランジスタＡＭＰのソースと、トレンチＴ内に埋め込まれた導電性物質から成るシールド配線ＳＬとを接続して同電位とする。ＦＤ配線ＦＤＬとシールド配線ＳＬとの寄生容量は、(1- (SF gain)）倍に低減することで、ＦＤ配線ＦＤＬの容量を小さくして電荷－電圧の変換効率の向上を図ることができる。
【0160】
図３９は、実施の形態２－１の第１基板１００と第２基板２００との積層構造の一例を示す断面模式図である。第１基板１００内の半導体層１００Ｓと第２基板２００との間の配線層１００Ｔは、例えば、ＳｉＯ２等で構成し、配線層１００Ｔを積層方向に貫通する貫通配線を有する。第１基板１００及び第２基板２００は、貫通配線によって互いに電気的に接続されている。
【0161】
貫通配線は、画素５４１内の転送トランジスタＴＲのゲート（転送ゲートＴＧ）と電気的に接続するＴＧ配線ＴＧＬと、画素回路２１０Ａ内の増幅トランジスタＡＭＰのゲートとフローティングディフュージョンＦＤの接続パッドとを接続するＦＤ配線ＦＤＬとを有する。配線層１００Ｔ内のＴＧ配線ＴＧＬとＦＤ配線ＦＤＬとの間にはトレンチＴが形成されている。尚、トレンチＴの深さは、第２基板２００のＳｉ基板の厚さ以上、かつ、第１基板１００に形成されたフローティングディフュージョンＦＤに影響を与えない範囲とする。トレンチＴ内に埋め込まれた、例えば、ドープポリシリコン（Doped Polysilicon）や金属等の導電性材料でシールド配線ＳＬを形成する。
【0162】
図４０は、第１基板１００と第２基板２００との積層構造の一例を示す模式図である。配線層１００Ｔの表面(積層面)からシールド配線ＳＬ（トレンチＴ）を見た場合、シールド配線ＳＬは、ＦＤ配線ＦＤＬを中心に円状に配線層１００Ｔの積層面上に形成されている。つまり、ＦＤ配線ＦＤＬと並走するトレンチＴは、ＦＤ配線ＦＤＬと、ＦＤ配線ＦＤＬに並走するＴＧ配線ＴＧＬとが電気的に離間した状態で、配線装置１００Ｔの積層面上でＦＤ配線ＦＤＬが円形状で囲まれるように当該積層面に形成された。
【0163】
＜９．３．２ 実施の形態２－１の作用・効果＞
実施の形態２－１の撮像装置１は、第１基板１００と第２基板２００との間を貫通接続するＦＤ配線ＦＤＬにシールド配線ＳＬを並走させた。更に、撮像装置１では、第２基板２００上の画素回路２１０Ａ内の増幅トランジスタＡＭＰのソースとシールド配線ＳＬとを電気的に接続して同電位とする。その結果、ＦＤ配線ＦＤＬとシールド配線ＳＬとの寄生容量は、(1- (SF gain)）倍に低減するため、ＦＤ配線ＦＤＬの容量を小さくして電荷－電圧の変換効率の向上を図ることができる。また、１本のＦＤ配線ＦＤＬを２本のＴＧ配線ＴＧＬに並走させた場合でも、各ＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間、ＦＤ配線ＦＤＬと他のＦＤ配線ＦＤＬとの間にシールド配線ＳＬを配置した。その結果、ＦＤ配線ＦＤＬの寄生容量を小さくすることで電荷－電圧の変換効率の向上を図ることができる。
実施の形態２－１の撮像装置１は、第１基板１００と第２基板２００との間を貫通接続するＦＤ配線ＦＤＬにシールド配線ＳＬを並走させた。更に、撮像装置１では、第２基板２００上の画素回路２１０Ａ内の増幅トランジスタＡＭＰのソースとシールド配線ＳＬとを電気的に接続して同電位とする。その結果、ＦＤ配線ＦＤＬとシールド配線ＳＬとの寄生容量は、(1- (SF gain)）倍に低減するため、ＦＤ配線ＦＤＬの容量を小さくして電荷－電圧の変換効率の向上を図ることができる。また、１本のＦＤ配線ＦＤＬを２本のＴＧ配線ＴＧＬに並走させた場合でも、各ＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間、ＦＤ配線ＦＤＬと他のＦＤ配線ＦＤＬとの間にシールド配線ＳＬを配置した。その結果、ＦＤ配線ＦＤＬの寄生容量を小さくすることで電荷－電圧の変換効率の向上を図ることができる。
【0164】
＜９．３．３ 実施の形態２－１の変形例＞
また、配線層１００Ｔの表面（積層面）からシールド配線ＳＬを見た場合に、シールド配線ＳＬは、ＦＤ配線ＦＤＬを中心にて円形状に構成する場合を例示したが、これに限定されるものではなく、適宜変更可能である。図４１は、第２基板２００の面上のトレンチＴ１の配置構成の一例を示す模式図、図５Ｘは、第２基板２００の面上のトレンチＴ２の配置構成の一例を示す模式図である。例えば、配線層１００Ｔの表面（積層面）からシールド配線ＳＬを見た場合に図４１に示す平行平板状のトレンチＴ１でも良く、また、図４２に示す矩形形状のトレンチＴ２にしても良く、適宜変更可能である。
また、配線層１００Ｔの表面（積層面）からシールド配線ＳＬを見た場合に、シールド配線ＳＬは、ＦＤ配線ＦＤＬを中心にて円形状に構成する場合を例示したが、これに限定されるものではなく、適宜変更可能である。図４１は、第２基板２００の面上のトレンチＴ１の配置構成の一例を示す模式図、図５Ｘは、第２基板２００の面上のトレンチＴ２の配置構成の一例を示す模式図である。例えば、配線層１００Ｔの表面（積層面）からシールド配線ＳＬを見た場合に図４１に示す平行平板状のトレンチＴ１でも良く、また、図４２に示す矩形形状のトレンチＴ２にしても良く、適宜変更可能である。
【0165】
図４３は、第２基板２００の面上のトレンチＴ３の配置構成の一例を示す模式図である。また、ＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間に電気的に離間する位置にトレンチＴを配置すればよく、例えば、図４３に示すＦＤ配線ＦＤＬに対してＦＤ配線ＦＤＬの幅長よりも大きいトレンチＴ３を配置しても良い。図４４は、第２基板２００の面上のトレンチＴ４の配置構成の一例を示す模式図である。図４４に示すＦＤ配線ＦＤＬの対角線上にＴＧ配線ＴＧＬが配置された場合にＦＤ配線ＦＤＬの対角線上にあるＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間にトレンチＴ４を配置しても良く、適宜変更可能である。
【0166】
実施の形態２－１の撮像装置１では、導電性材料を埋め込んだトレンチＴのシールド配線ＳＬを配線層１００Ｔに形成する場合を例示した。しかしながら、トレンチＴ内に導電性材料を埋め込むことなく、空洞のトレンチＴをシールド配線ＳＬとして配線層１００Ｔに形成しても良く、適宜変更可能である。
【0167】
尚、選択中の画素５４１は、例えば、行方向に配置された１乃至複数個の画素５４１の内、行単位で選択された画素５４１を例示した。しかしながら、非選択中の画素５４１は、選択中の画素５４１以外の画素５４１であれば良く、適宜変更可能である。
【0168】
選択中の画素５４１は、行単位で選択された画素５４１を例示したが、例えば、列方向に配置された１乃至複数個の画素５４１の内、列単位で選択された画素５４１でも良く、適宜変更可能である。
【0169】
画素５４１は、例えば、２×２の計４個のフォトダイオードＰＤを含む構成としたが、４個に限定されるものではなく、１個以上であれば、適宜変更可能である。
【0170】
＜９．４ 実施の形態２－２の具体例＞
＜９．４．１ 実施の形態２－２の構成＞
実施の形態２－２の撮像装置１では、１本のＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間にトレンチＴを配置した場合を例示した。しかしながら、４本のＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間にトレンチＴを配置しても良く、その実施の形態につき、実施の形態２－２として以下に説明する。尚、実施の形態２－１と同一の構成には同一符号を付すことで、その重複する構成及び動作の説明については省略する。
＜９．４．１ 実施の形態２－２の構成＞
実施の形態２－２の撮像装置１では、１本のＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間にトレンチＴを配置した場合を例示した。しかしながら、４本のＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間にトレンチＴを配置しても良く、その実施の形態につき、実施の形態２－２として以下に説明する。尚、実施の形態２－１と同一の構成には同一符号を付すことで、その重複する構成及び動作の説明については省略する。
【0171】
図４５は、実施の形態２－２の第１基板１００と第２基板２００との積層構造の一例を示す断面模式図である。配線層１００Ｔには、第１のＦＤ配線ＦＤＬ１と、第２のＦＤ配線ＦＤＬ２と、第１のＴＧ配線ＴＧＬ１と、第２のＴＧ配線ＴＧＬ２とを有する。
【0172】
配線層１００Ｔには、第１のトレンチＴ５１と、第２のトレンチＴ５２と、第３のトレンチＴ５３とを有する。第１のトレンチＴ５１は、第１のＴＧ配線ＴＧＬ１と第１のＦＤ配線ＦＤＬ１との間に形成され、第１のＦＤ配線ＦＤＬ１と第１のＴＧ配線ＴＧＬ１とを電気的に離間する。第２のトレンチＴ５２は、第２のＴＧ配線ＴＧＬ２と第２のＦＤ配線ＦＤＬ２との間に形成され、第２のＴＧ配線ＴＧＬ２と第２のＦＤ配線ＦＤＬ２とを電気的に離間する。第３のトレンチＴ５３は、第１のＦＤ配線ＦＤＬ１と第２のＦＤ配線ＦＤＬ２との間に形成され、第１のＦＤ配線ＦＤＬ１と第２のＦＤ配線ＦＤＬ２とを電気的に離間する。
【0173】
図４６Ａは、第２基板２００の面上のトレンチＴ５の配置構成の一例を示す模式図である。配線層１００Ｔの表面（積層面）からトレンチＴ５を見た場合、図４６Ａに示すように、トレンチＴ５は、第１のトレンチＴ５１と、第２のトレンチＴ５２と、第３のトレンチＴ５３と、第４のトレンチＴ５４と、第５のトレンチＴ５５とを有する。第１のトレンチＴ５１は、第１のＦＤ配線ＦＤＬ１と第１のＴＧ配線ＴＧＬ１との間を電気的に離間すると共に、第３のＦＤ配線ＦＤＬ３と第３のＴＧ配線ＴＧＬ３との間を電気的に離間する。第３のトレンチＴ５３は、第１のＦＤ配線ＦＤＬ１と第２のＦＤ配線ＦＤＬ２との間を電気的に離間すると共に、第３のＦＤ配線ＦＤＬ３と第４のＦＤ配線ＦＤＬ４との間を電気的に離間する。第２のトレンチＴ５２は、第２のＦＤ配線ＦＤＬ２と第２のＴＧ配線ＴＧＬ２との間を電気的に離間すると共に、第４のＦＤ配線ＦＤＬ４と第４のＴＧ配線ＴＧＬ４との間を電気的に離間する。図４７は、トレンチＴ５の略断面形状の一例を示す模式図である。また、トレンチＴ５は、図４７に示すように、表面（第２基板２００）側の穴サイズを裏面（第１基板１００）側の穴サイズよりも大きくしても良く、適宜変更可能である。
【0174】
トレンチＴの配置構成は適宜変更可能であるが、図４６Ｂ～図４６Ｈのようにしても良い。図４６Ｂは、第２基板２００の面上のトレンチＴ１０の配置構成の一例を示す模式図である。図４６Ｂに示す第１のＦＤ配線ＦＤＬ１の各ＴＧ配線ＴＧＬ１～４との対角線上にＬ字状のトレンチＴ１０を配置しても良い。この場合、トレンチＴ１０は、第１のＦＤ配線ＦＤＬ１と第１のＴＧ配線ＴＧＬ１との間、第１のＦＤ配線ＦＤＬ１と第２のＴＧ配線ＴＧＬ２との間、第１のＦＤ配線ＦＤＬ１と第３のＴＧ配線ＴＧＬ３との間、第１のＦＤ配線ＦＤＬ１と第４のＴＧ配線ＴＧＬ４との間を電気的に離間する。
【0175】
また、図４６Ｃは、第２基板２００の面上のトレンチＴ１１の配置構成の一例を示す模式図である。図４６Ｃに示すように各ＦＤ配線ＦＤＬ１～４を格子状にトレンチＴ１１で囲んでも良い。ＦＤ配線ＦＤＬと隣接するＦＤ配線ＦＤＬとの間、ＦＤ配線ＦＤＬと隣接するＴＧ配線ＴＧＬとの間を電気的に離間する。また、図４６Ｄは、第２基板２００の面上のトレンチＴ１２の配置構成の一例を示す模式図である。図４６Ｄに示すようにＦＤ配線ＦＤＬ１～４を格子状にトレンチＴ１２で囲む。この際、トレンチＴ１２の十字状の交差部Ｔ１２Ａのシールドを省略した形状とする。その結果、ＦＤ配線ＦＤＬと隣接するＦＤ配線ＦＤＬとの間、ＦＤ配線ＦＤＬと隣接するＴＧ配線ＴＧＬとの間を電気的に離間することは勿論のこと、トレンチ加工時の交差部の加工深さが深くなるような事態を回避できる。
【0176】
図４６Ｅは、第２基板２００の面上のトレンチＴ１３の配置構成の一例を示す模式図である。図４６Ｅに示すトレンチＴ１３は、十字トレンチＴ１３１と、対角トレンチＴ１３２とを有する。十字トレンチＴ１３１は、隣接するＦＤ配線ＦＤＬ間を電気的に離間する。対角トレンチＴ１３２は、ＦＤ配線ＦＤＬと対角線上のＴＧ配線ＴＧＬとの間を電気的に離間する。図４６Ｆは、第２基板２００の面上のトレンチＴ１４の配置構成の一例を示す模式図である。図４６Ｆに示すトレンチＴ１４は、十字トレンチＴ１４１と、対角トレンチＴ１４２とを有する。十字トレンチＴ１４１は、隣接するＦＤ配線ＦＤＬ間を電気的に離間する。対角トレンチＴ１４２は、ＦＤ配線ＦＤＬと対角線上のＴＧ配線ＴＧＬとの間を電気的に離間する。
【0177】
図４６Ｇは、第２基板２００の面上のトレンチＴ１５の配置構成の一例を示す模式図である。図４６Ｇに示すトレンチＴ１５は、十字トレンチＴ１５１と、対角トレンチＴ１５２とを有する。十字トレンチＴ１５１は、隣接するＦＤ配線ＦＤＬ間を電気的に離間する。対角トレンチＴ１５２は、ＦＤ配線ＦＤＬと対角線上のＴＧ配線ＴＧＬとの間を電気的に離間する。この際、十字トレンチＴ１５１の十字状の交差部Ｔ１５１Ａのシールドを省略した形状とする。その結果、ＦＤ配線ＦＤＬと隣接するＦＤ配線ＦＤＬとの間、ＦＤ配線ＦＤＬと隣接するＴＧ配線ＴＧＬとの間を電気的に離間することは勿論のこと、トレンチ加工時の交差部Ｔ１５１Ａの加工深さが深くなるような事態を回避できる。
【0178】
図４６Ｈは、第２基板２００の面上のトレンチＴ１６の配置構成の一例を示す模式図である。図４６Ｈに示すトレンチＴ１６は、十字トレンチＴ１６１と、対角トレンチＴ１６２とを有する。十字トレンチＴ１６１は、隣接するＦＤ配線ＦＤＬ間を電気的に離間する。対角トレンチＴ１６２は、ＦＤ配線ＦＤＬと対角線上のＴＧ配線ＴＧＬとの間を電気的に離間する。この際、十字トレンチＴ１６１の十字状の交差部Ｔ１６１Ａのシールドを省略した形状とする。その結果、ＦＤ配線ＦＤＬと隣接するＦＤ配線ＦＤＬとの間、ＦＤ配線ＦＤＬと隣接するＴＧ配線ＴＧＬとの間を電気的に離間することは勿論のこと、トレンチ加工時の交差部Ｔ１６１Ａの加工深さが深くなるような事態を回避できる。
【0179】
＜９．４．２ 実施の形態２－２の作用・効果＞
４本のＦＤ配線ＦＤＬ１～ＦＤＬ４が４本のＴＧ配線ＴＧＬ１～ＴＧＬ４と並走した場合でも、各ＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間、ＦＤ配線ＦＤＬと他のＦＤ配線ＦＤＬとの間を電気的に離間するトレンチＴ５を配置した。その結果、ＦＤ配線ＦＤＬの容量を小さくして電荷－電圧の変換効率の向上を図ることができる。
４本のＦＤ配線ＦＤＬ１～ＦＤＬ４が４本のＴＧ配線ＴＧＬ１～ＴＧＬ４と並走した場合でも、各ＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間、ＦＤ配線ＦＤＬと他のＦＤ配線ＦＤＬとの間を電気的に離間するトレンチＴ５を配置した。その結果、ＦＤ配線ＦＤＬの容量を小さくして電荷－電圧の変換効率の向上を図ることができる。
【0180】
実施の形態２－１の撮像装置１では、導電性材料を埋め込んだトレンチＴで構成するシールド配線ＳＬを配線層１００Ｔに配置する場合を例示した。しかしながら、トレンチＴ内に埋め込む材料として導電性材料に限定されるものではなく、例えば、気体でも良く、その実施の形態につき、実施の形態２－３として以下に説明する。
【0181】
＜９．５ 実施の形態２－３の具体例＞
＜９．５．１ 実施の形態２－３の構成＞
図４８Ａは、実施の形態２－３の撮像装置１内の画素共有ユニット５３９の構成の一例を示す等価回路図、図４９は、実施の形態２－３の第１基板１００と第２基板２００との積層構造の一例を示す断面模式図である。撮像装置１は、第１基板１００内の半導体層１００Ｓと第２基板２００との間の配線層１００Ｔを貫通接続するＦＤ配線ＦＤＬと、第２基板２００から第１基板１００側に形成されたＦＤ配線ＦＤＬに並走するトレンチＴ６とを有する。
＜９．５．１ 実施の形態２－３の構成＞
図４８Ａは、実施の形態２－３の撮像装置１内の画素共有ユニット５３９の構成の一例を示す等価回路図、図４９は、実施の形態２－３の第１基板１００と第２基板２００との積層構造の一例を示す断面模式図である。撮像装置１は、第１基板１００内の半導体層１００Ｓと第２基板２００との間の配線層１００Ｔを貫通接続するＦＤ配線ＦＤＬと、第２基板２００から第１基板１００側に形成されたＦＤ配線ＦＤＬに並走するトレンチＴ６とを有する。
【0182】
トレンチＴ６は、例えば、Air(1.00054), N2(1.00057)、He(1.00052)やAr(1.00007)等の比誘電率(εs)の低い気体を満たして封止することでシールド配線ＳＬ１を形成する。SiO2の比誘電率(3.9)に対し、比誘電率の低いAir Gapを用いることでＦＤ容量を小さくして電荷－電圧の変換効率の向上を図ることができる。
【0183】
実施の形態２－３の撮像装置１では、ＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間に比誘電率の低い気体が満たされたトレンチＴ６を配置したので、ＦＤ配線ＦＤＬの寄生容量を小さくして電荷－電圧の変換効率の向上を図る。
【0184】
尚、トレンチＴ６は、低誘電率ガスで封止する場合を例示したが、低誘電率（Low-k）の絶縁膜材料で満たしても良く、適宜変更可能である。
【0185】
また、トレンチＴ６の深さは、第２基板２００内のＳｉＯ２よりも深く、第１基板１００上のフローティングディフュージョンＦＤに影響を与えない範囲の深さとする場合を例示した。しかしながら、これに限定されるものではなく、シールド配線ＳＬに比較して、図４９に示すシールド配線ＳＬ１のトレンチＴ６の深さにしても良く、適宜変更可能である。また、配線層１００Ｔは、例えば、ＳｉＯ２を例示したが、例えば、ＳｉＯ２より低誘電率（Low-k）の絶縁膜材料でも良く、適宜変更可能である。
【0186】
＜９．５．２ 実施の形態２－３の作用・効果＞
実施の形態２－３の撮像装置１では、１本のＦＤ配線ＦＤＬが２本のＴＧ配線ＴＧＬに並走した場合でも、各ＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間、ＦＤ配線ＦＤＬと他のＦＤ配線ＦＤＬとの間を電気的に離間するシールド配線ＳＬ１を配置した。その結果、ＦＤ配線ＦＤＬの寄生容量を小さくすることで電荷－電圧の変換効率の向上を図ることができる。
実施の形態２－３の撮像装置１では、１本のＦＤ配線ＦＤＬが２本のＴＧ配線ＴＧＬに並走した場合でも、各ＦＤ配線ＦＤＬとＴＧ配線ＴＧＬとの間、ＦＤ配線ＦＤＬと他のＦＤ配線ＦＤＬとの間を電気的に離間するシールド配線ＳＬ１を配置した。その結果、ＦＤ配線ＦＤＬの寄生容量を小さくすることで電荷－電圧の変換効率の向上を図ることができる。
【0187】
図４８Ｂは、実施の形態２－３の撮像装置内の画素共有ユニットの構成の他の一例を示す等価回路図である。
【0188】
図４８Ｂの画素共有ユニットが図４８Ａの画素共有ユニットと異なる点は、増幅トランジスタＡＭＰのバックゲートを当該増幅トランジスタＡＭＰのソースと接続した点である。
これによれば、増幅トランジスタＡＭＰのゲート－ソース間電圧Ｖｇｓが低くなるため、垂直信号線（列読出し線）５４３に現れるリセットレベルの電位が高くなる。
これによれば、増幅トランジスタＡＭＰのゲート－ソース間電圧Ｖｇｓが低くなるため、垂直信号線（列読出し線）５４３に現れるリセットレベルの電位が高くなる。
【0189】
ところで、垂直信号線（列読出し線）５４３の信号電位レベルの下限は、列信号処理部５５０に含まれる負荷回路で決まるとすると、増幅トランジスタＡＭＰのバックゲートとソースとを接続することにより、垂直信号線（列読出し線）５４３において取り扱い可能な信号（画素信号）の振幅を大きくとることが可能となり、検出精度の向上を図ることが可能となる。
【0190】
＜１０．実施の形態３＞
＜１０．１ 実施の形態３で解決しようとする課題＞
例えば、フォトダイオードＰＤの光電変換により得られた電荷をＱｐ、フローティングディフュージョンＦＤのＦＤ容量をＣｆｄ、ソースフォロア回路のゲインをＧｓｆとする。この場合、ソースフォロア出力電圧Ｖｓｆは、Ｖｓｆ＝Ｇｓｆ＊Ｑｐ／Ｃｆｄで算出されることになる。そこで、同じ光量で大きい出力電圧を得られた方がＳ／Ｎ（Signal/Noise）比が良くなる。しかしながら、ＦＤ容量（Ｃｆｄ）が大きくなると、ソースフォロア出力電圧（Ｖｓｆ）が小さくなる。そこで、ソースフォロア回路のゲイン（Ｇｓｆ）を高くしてソースフォロア出力電圧（Ｖｓｆ）を大きくできる。しかしながら、ＦＤ容量（Ｃｆｄ）の寄生容量の影響は大きく、寄生容量の低下が求められている。
＜１０．１ 実施の形態３で解決しようとする課題＞
例えば、フォトダイオードＰＤの光電変換により得られた電荷をＱｐ、フローティングディフュージョンＦＤのＦＤ容量をＣｆｄ、ソースフォロア回路のゲインをＧｓｆとする。この場合、ソースフォロア出力電圧Ｖｓｆは、Ｖｓｆ＝Ｇｓｆ＊Ｑｐ／Ｃｆｄで算出されることになる。そこで、同じ光量で大きい出力電圧を得られた方がＳ／Ｎ（Signal/Noise）比が良くなる。しかしながら、ＦＤ容量（Ｃｆｄ）が大きくなると、ソースフォロア出力電圧（Ｖｓｆ）が小さくなる。そこで、ソースフォロア回路のゲイン（Ｇｓｆ）を高くしてソースフォロア出力電圧（Ｖｓｆ）を大きくできる。しかしながら、ＦＤ容量（Ｃｆｄ）の寄生容量の影響は大きく、寄生容量の低下が求められている。
【0191】
＜１０．２ 実施の形態３の概要＞
そこで、撮像装置は、第１基板と、第２基板と、配線と、シールド配線とを有する。第１基板は、フォトダイオードと、前記フォトダイオードにて変換された電荷を保持するフローティングディフュージョンとを有する画素を有する。第２基板は、前記画素内の前記フローティングディフュージョンに保持された前記電荷に基づく画素信号を読み出す画素回路を有し、前記第１基板に積層されている。配線は、前記第１基板内のフローティングディフュージョンと前記第２基板の前記画素回路内の増幅トランジスタとの間を電気的に接続する、前記第１基板及び前記第２基板に形成されている。シールド配線は、前記画素回路のウェル層と前記画素回路内の増幅トランジスタのウェル層との間を電気的に分離した状態で、前記増幅トランジスタのゲートと当該増幅トランジスタのソースとの間を電気的に接続して、前記配線と並走しながら、当該配線をシールドする。
そこで、撮像装置は、第１基板と、第２基板と、配線と、シールド配線とを有する。第１基板は、フォトダイオードと、前記フォトダイオードにて変換された電荷を保持するフローティングディフュージョンとを有する画素を有する。第２基板は、前記画素内の前記フローティングディフュージョンに保持された前記電荷に基づく画素信号を読み出す画素回路を有し、前記第１基板に積層されている。配線は、前記第１基板内のフローティングディフュージョンと前記第２基板の前記画素回路内の増幅トランジスタとの間を電気的に接続する、前記第１基板及び前記第２基板に形成されている。シールド配線は、前記画素回路のウェル層と前記画素回路内の増幅トランジスタのウェル層との間を電気的に分離した状態で、前記増幅トランジスタのゲートと当該増幅トランジスタのソースとの間を電気的に接続して、前記配線と並走しながら、当該配線をシールドする。
【0192】
撮像装置では、画素回路のウェル層と増幅トランジスタのウェル層との間を電気的に分離した状態で、増幅トランジスタのゲートと増幅トランジスタのソースとの間を電気的に接続するシールド配線で配線を並走してシールドする。つまり、増幅トランジスタのソースと増幅トランジスタのウェル層とを接続して同電位とすることで基板バイアス効果をなくし、フローティングディフュージョン振幅と増幅トランジスタのソース振幅とのゲインを１とする。更に、増幅トランジスタのソース電位を引き出すシールド配線を配線の周囲に配置することで、フローティングディフュージョンにカップリングする配線がフローティングディフュージョンと同振幅で動くようにする。その結果、配線カップリング容量が低下するため、フローティングディフュージョンの容量を小さくして電荷－電圧の変換効率が向上する。
【0193】
つまり、撮像装置では、配線の寄生抵抗によるフローティングディフュージョンの容量を小さくすることで電荷－電圧の変換効率の向上を図る。更に、シールド配線で隣接配線との間のクロストークを抑制できる。
【0194】
＜１０．３ 実施の形態３－１の具体例＞
＜１０．３．１ 実施の形態３－１の構成＞
図５０Ａは、実施の形態３－１の第２基板２００の複数の画素回路２１０Ｂの構成の一例を示す等価回路図である。第２基板２００は、全画素共通の共通ｐウェル層２５０と、画素５４１毎の増幅トランジスタＡＭＰの独立ｐウェル層２５１とで構成し、共通ｐウェル層２５０と独立ｐウェル層２５１との間をフルトレンチ（ＦＴＩ）Ｔ７で電気的に分離している。
＜１０．３．１ 実施の形態３－１の構成＞
図５０Ａは、実施の形態３－１の第２基板２００の複数の画素回路２１０Ｂの構成の一例を示す等価回路図である。第２基板２００は、全画素共通の共通ｐウェル層２５０と、画素５４１毎の増幅トランジスタＡＭＰの独立ｐウェル層２５１とで構成し、共通ｐウェル層２５０と独立ｐウェル層２５１との間をフルトレンチ（ＦＴＩ）Ｔ７で電気的に分離している。
【0195】
共通ｐウェル層２５０は、各画素回路２１０Ｂ内のリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬが形成されている。共通ｐウェル層２５０は、ＧＮＤ電位に接続されているので、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬのバックゲートがＧＮＤ電位に固定されているものとする。
【0196】
これに対して、独立ｐウェル層２５１は、画素回路２１０Ｂ内の増幅トランジスタＡＭＰが形成されている。独立ｐウェル層２５１は、増幅トランジスタＡＭＰのソースに接続されているので、独立ｐウェル層２５１の電位は、増幅トランジスタＡＭＰのソース電位に追従して変化する。つまり、増幅トランジスタＡＭＰのバックゲートとソース電位とが同電位となるため、ソースフォロア回路のゲインが１となる。
【0197】
例えば、増幅トランジスタＡＭＰのバックゲートがＧＮＤ電位に固定されている場合、増幅トランジスタＡＭＰのソース電位の変動に応じて基板バイアス効果が発生し、ソースフォロア回路のゲインは０．８５付近の値となる。その結果、独立ｐウェル層２５１は、増幅トランジスタＡＭＰのソース電位と追従するため、ソースフォロア回路のゲインが１７％アップすることでソースフォロア出力電圧（Ｖｓｆ）の１７％アップにつながる。
【0198】
ところで、垂直信号線（列読出し線）５４３には、それぞれ列信号処理部５５０が接続されており、垂直信号線（列読出し線）５４３を介して画素信号が読み出されることとなっている。
【0199】
ここで、列信号処理部５５０の構成について説明する。
図５０Ｂは、第１態様の列信号処理部の概要構成ブロック図である。
列信号処理部５５０は、例えば、定電圧源として構成される基準信号発生部５５１と、基準信号発生部５５１から入力される基準信号に基づいてＡＤ変換を行うＡＤ変換器５５２と、電流源として構成される負荷回路ＬＤと、を備えており、垂直信号線（列読み出し線）５４３の電圧に応じた画素データとしてのＡＤ変換出力ＡＤＣＯＵＴを出力するようになっている。
上記構成によれば、読み出された画素信号をデジタルデータに変換して出力することができる。
図５０Ｂは、第１態様の列信号処理部の概要構成ブロック図である。
列信号処理部５５０は、例えば、定電圧源として構成される基準信号発生部５５１と、基準信号発生部５５１から入力される基準信号に基づいてＡＤ変換を行うＡＤ変換器５５２と、電流源として構成される負荷回路ＬＤと、を備えており、垂直信号線（列読み出し線）５４３の電圧に応じた画素データとしてのＡＤ変換出力ＡＤＣＯＵＴを出力するようになっている。
上記構成によれば、読み出された画素信号をデジタルデータに変換して出力することができる。
【0200】
図５０Ｃは、第２態様の列信号処理部の概要構成ブロック図である。
第２態様の列信号処理部５５０は、シングルスロープＡＤＣを用いて構成されている。
列信号処理部５５０は、例えば、ＲＡＭＰ波形を生成して出力するＲＡＭＰ発生回路５５３と、垂直信号線（列読出し線）５４３を介して読み出された画素信号の電圧とＲＡＭＰ波形の電圧を比較して比較結果信号を出力する比較器５５４と、比較器５５４の比較結果信号のレベルが、例えば、“Ｈ”レベルである場合にカウントアップを行うカウンタ５５５と、カウンタ５５５のカウント値を所定時間毎に取り込んで垂直信号線（列読み出し線）５４３の電圧に応じた画素データとしてのＡＤ変換出力ＡＤＣＯＵＴを出力するラッチ５５６と、を備えている。
上記構成によっても、読み出された画素信号をデジタルデータに変換して出力することができる。
第２態様の列信号処理部５５０は、シングルスロープＡＤＣを用いて構成されている。
列信号処理部５５０は、例えば、ＲＡＭＰ波形を生成して出力するＲＡＭＰ発生回路５５３と、垂直信号線（列読出し線）５４３を介して読み出された画素信号の電圧とＲＡＭＰ波形の電圧を比較して比較結果信号を出力する比較器５５４と、比較器５５４の比較結果信号のレベルが、例えば、“Ｈ”レベルである場合にカウントアップを行うカウンタ５５５と、カウンタ５５５のカウント値を所定時間毎に取り込んで垂直信号線（列読み出し線）５４３の電圧に応じた画素データとしてのＡＤ変換出力ＡＤＣＯＵＴを出力するラッチ５５６と、を備えている。
上記構成によっても、読み出された画素信号をデジタルデータに変換して出力することができる。
【0201】
ここで、上述した比較器５５４の回路構成例について説明する。
図５０Ｄは、比較器の第１構成例の説明図である。
比較器５５４は、図５０Ｄに示すように、Ｐ型のＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１、ＰＴ１２、Ｎ型のＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１、ＮＴ１２、キャパシタＣ１１、Ｃ１２及びスイッチＳＷ１１、ＳＷ１２を備えている。
図５０Ｄは、比較器の第１構成例の説明図である。
比較器５５４は、図５０Ｄに示すように、Ｐ型のＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１、ＰＴ１２、Ｎ型のＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１、ＮＴ１２、キャパシタＣ１１、Ｃ１２及びスイッチＳＷ１１、ＳＷ１２を備えている。
【0202】
上記構成において、ＰＭＯＳトランジスタＰＴ１１のソースおよびＰＭＯＳトランジスタＰＴ１２のソースは、高電位側電源ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインは、ＮＭＯＳトランジスタＮＴ１１のドレインに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインは、ＮＭＯＳトランジスタＮＴ１１のドレインに接続されている。
【0203】
また、ＰＭＯＳトランジスタＰＴ１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ１２のドレインは、ＮＭＯＳトランジスタＮＴ１２のドレインに接続され、その接続点が出力端子ＯＵＴ１とされている。
ＰＭＯＳトランジスタＰＴ１２のドレインは、ＮＭＯＳトランジスタＮＴ１２のドレインに接続され、その接続点が出力端子ＯＵＴ１とされている。
【0204】
ＮＭＯＳトランジスタＮＴ１１とＮＭＯＳトランジスタＮＴ１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ１３のドレインに接続されている。
さらにＮＭＯＳトランジスタＮＴ１３のドレインは、低電位側電源ＧＮＤに接続されている。
さらにＮＭＯＳトランジスタＮＴ１３のドレインは、低電位側電源ＧＮＤに接続されている。
【0205】
また、キャパシタＣ１１は、ＮＭＯＳトランジスタＮＴ１１のゲートが一方の端子に接続され、他方の端子がＲＡＭＰ信号が入力される入力端子とされている。
さらにＮＭＯＳトランジスタＮＴ１２のゲートがキャパシタＣ１２の一方の端子に接続され、他方の端子が、画素信号ＶＳＬが入力される入力端子とされている。
さらにＮＭＯＳトランジスタＮＴ１２のゲートがキャパシタＣ１２の一方の端子に接続され、他方の端子が、画素信号ＶＳＬが入力される入力端子とされている。
【0206】
これらの結果、比較器５５４は、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２によりカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２によりＮＭＯＳトランジスタＮＴ１３を電流源とする差動比較回路として動作することとなる。
【0207】
図５０Ｅは、比較器の第２構成例の説明図である。
比較器５５４は、図５０Ｅに示すように、ＰＭＯＳトランジスタＰＴ２１～ＰＴ２３、ＮＭＯＳトランジスタＮＴ２１、ＮＴ２２、キャパシタＣ２１～Ｃ２３及びスイッチＳＷ２１、ＳＷ２２を備えている。
比較器５５４は、図５０Ｅに示すように、ＰＭＯＳトランジスタＰＴ２１～ＰＴ２３、ＮＭＯＳトランジスタＮＴ２１、ＮＴ２２、キャパシタＣ２１～Ｃ２３及びスイッチＳＷ２１、ＳＷ２２を備えている。
【0208】
上記構成において、ＮＭＯＳトランジスタＮＴ２１のソース及びＮＭＯＳトランジスタＮＴ２２のソースは、低電位側電源ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ２２のドレインは、ＮＭＯＳトランジスタＮＴ２２のゲート及びＰＭＯＳトランジスタＰＴ２２のドレインに接続されている。
ＮＭＯＳトランジスタＮＴ２２のドレインは、ＮＭＯＳトランジスタＮＴ２２のゲート及びＰＭＯＳトランジスタＰＴ２２のドレインに接続されている。
【0209】
ＮＭＯＳトランジスタＮＴ２２のドレインは、ＰＭＯＳトランジスタＰＴ２３のドレイン及び出力端子ＯＵＴ１に接続されている。
ＰＭＯＳトランジスタＰＴ２２のソースは、ＰＭＯＳトランジスタＰＴ２３のソース及びＰＭＯＳトランジスタＰＴ２１のドレインに接続されている。ＰＭＯＳトランジスタＰＴ２１のソースは高電位側電源ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ２２のソースは、ＰＭＯＳトランジスタＰＴ２３のソース及びＰＭＯＳトランジスタＰＴ２１のドレインに接続されている。ＰＭＯＳトランジスタＰＴ２１のソースは高電位側電源ＶＤＤに接続されている。
【0210】
そして、ＮＭＯＳトランジスタＮＴ２１及びＮＭＯＳトランジスタＮＴ２２によりカレントミラー回路が構成されている。
【0211】
さらにキャパシタＣ２１の一方の端子には、ＰＭＯＳトランジスタＰＴ２２のゲートが接続され、他方の端子が画素信号ＶＳＬが入力される入力端子とされている。
また、キャパシタＣ２２の一方の端子には、ＰＭＯＳトランジスタＰＴ２２のゲートが接続され、他方の端子がＲＡＭＰ信号が入力される入力端子とされている。
また、キャパシタＣ２２の一方の端子には、ＰＭＯＳトランジスタＰＴ２２のゲートが接続され、他方の端子がＲＡＭＰ信号が入力される入力端子とされている。
【0212】
そして、これらのキャパシタＣ２１及びＣ２２は、入力容量として機能している。
これらの結果、ＰＭＯＳトランジスタＰＴ２１～ＰＴ２３により、差動比較回路が構成され、回路全体として比較器として機能している。
これらの結果、ＰＭＯＳトランジスタＰＴ２１～ＰＴ２３により、差動比較回路が構成され、回路全体として比較器として機能している。
【0213】
図５０Ｆは、比較器の第３構成例の説明図である。
比較器５５４は、図５０Ｆに示すように、ＰＭＯＳトランジスタＰＴ３１、ＮＭＯＳトランジスタＮＴ３１、ＮＴ３２、キャパシタＣ３１、Ｃ３２及びスイッチＳＷ３１を備えている。
比較器５５４は、図５０Ｆに示すように、ＰＭＯＳトランジスタＰＴ３１、ＮＭＯＳトランジスタＮＴ３１、ＮＴ３２、キャパシタＣ３１、Ｃ３２及びスイッチＳＷ３１を備えている。
【0214】
上記構成において、ＮＭＯＳトランジスタＮＴ３１のドレインは、高電位側電源ＶＤＤに接続され、ソースは、ＰＭＯＳトランジスタＰＴ３１のソースに接続されている。
ＰＭＯＳトランジスタＰＴ３１のドレインは、ＮＭＯＳトランジスタＰＴ３２のドレイン及び出力端子ＯＵＴ１に接続されている。
ＰＭＯＳトランジスタＰＴ３１のドレインは、ＮＭＯＳトランジスタＰＴ３２のドレイン及び出力端子ＯＵＴ１に接続されている。
【0215】
ＮＭＯＳトランジスタＰＴ３２のソースは、低電位側電源ＧＮＤに接続されている。
さらにＰＭＯＳトランジスタＰＴ３１のゲート－ドレイン端子間には、スイッチＳＷ３１が接続されている。
さらにＰＭＯＳトランジスタＰＴ３１のゲート－ドレイン端子間には、スイッチＳＷ３１が接続されている。
【0216】
また、キャパシタＣ３１の一方の端子には、ＰＭＯＳトランジスタＰＴ３１のゲートが接続され、他方の端子が画素信号ＶＳＬが入力される入力端子とされている。
また、キャパシタＣ３２の一方の端子には、ＰＭＯＳトランジスタＰＴ３１のゲートが接続され、他方の端子がＲＡＭＰ信号が入力される入力端子とされている。
また、キャパシタＣ３２の一方の端子には、ＰＭＯＳトランジスタＰＴ３１のゲートが接続され、他方の端子がＲＡＭＰ信号が入力される入力端子とされている。
【0217】
そして、これらのキャパシタＣ３１及びＣ３２は、入力容量として機能している。
これらの結果、ＰＭＯＳトランジスタＰＴ３１及びＮＭＯＳトランジスタＮＴ３１、ＮＴ３２の分圧比により、比較回路が構成され、回路全体として比較器として機能している。
これらの結果、ＰＭＯＳトランジスタＰＴ３１及びＮＭＯＳトランジスタＮＴ３１、ＮＴ３２の分圧比により、比較回路が構成され、回路全体として比較器として機能している。
【0218】
次に第３態様の列信号処理部について説明する。
図５０Ｇは、第３態様の列信号処理部の概要構成ブロック図である。
本第３態様の列信号処理部５５０は、例えば、ＲＡＭＰ波形を生成して出力するＲＡＭＰ発生回路５５７と、垂直信号線（列読出し線）５４３を介して読み出された画素信号の電圧とＲＡＭＰ波形の電圧を比較して比較結果信号を出力する比較器５５８と、比較器５５８の比較結果信号のレベルが、例えば、“Ｈ”レベルである場合にカウントアップを行うカウンタ５５９と、カウンタ５５９のカウント値を所定時間毎に取り込んで垂直信号線（列読み出し線）５４３の電圧に応じた画素データとしてのＡＤ変換出力ＡＤＣＯＵＴを出力するラッチ５６０と、を備えている。
図５０Ｇは、第３態様の列信号処理部の概要構成ブロック図である。
本第３態様の列信号処理部５５０は、例えば、ＲＡＭＰ波形を生成して出力するＲＡＭＰ発生回路５５７と、垂直信号線（列読出し線）５４３を介して読み出された画素信号の電圧とＲＡＭＰ波形の電圧を比較して比較結果信号を出力する比較器５５８と、比較器５５８の比較結果信号のレベルが、例えば、“Ｈ”レベルである場合にカウントアップを行うカウンタ５５９と、カウンタ５５９のカウント値を所定時間毎に取り込んで垂直信号線（列読み出し線）５４３の電圧に応じた画素データとしてのＡＤ変換出力ＡＤＣＯＵＴを出力するラッチ５６０と、を備えている。
【0219】
本第３態様の列信号処理部５５０においては、負荷回路ＬＤに起因して発生する電流が、比較器５５８を介して垂直信号線（列読出し線）５４３に接続されており、負荷回路ＬＤを流れる電流によって画素を構成している増幅トランジスタＡＭＰ及び比較器５５８に同時にバイアス電流が与えられる構成を採っているため、消費電流の削減が図れる。
【0220】
【0221】
上記構成において、ＰＭＯＳトランジスタＰＴ４１のソースは、画素信号ＶＳＬが入力される入力端子とされ、ドレインは、負荷回路ＬＤ及び出力端子ＯＵＴ１に接続されている。
【0222】
さらにＰＭＯＳトランジスタＰＴ４１のゲート－ドレイン端子間には、スイッチＳＷ４１が接続されている。
キャパシタＣ４１の一方の端子は、ＰＭＯＳトランジスタＰＴ４１のゲートに接続され、他方の端子は、ＲＡＭＰ信号が入力される入力端子とされている。
キャパシタＣ４１の一方の端子は、ＰＭＯＳトランジスタＰＴ４１のゲートに接続され、他方の端子は、ＲＡＭＰ信号が入力される入力端子とされている。
【0223】
そして、キャパシタＣ４１は、入力容量として機能している。
これらの結果、ＰＭＯＳトランジスタＰＴ４１のゲート－ソース間電圧に応じた出力信号を出力する比較回路が構成され、回路全体として比較器として機能することとなる。
これらの結果、ＰＭＯＳトランジスタＰＴ４１のゲート－ソース間電圧に応じた出力信号を出力する比較回路が構成され、回路全体として比較器として機能することとなる。
【0224】
次に第４態様の列信号処理部について説明する。
図５０Ｉは、第４態様の列信号処理部の概要構成ブロック図である。
本第４態様の列信号処理部５５０は、負荷回路ＬＤと、負荷回路ＬＤに起因して発生する電流を垂直信号線（列読出し線）５４３に接続する前置回路５６１と、例えば、定電圧源として構成される基準信号発生部５６２と、基準信号発生部５６２から入力される基準信号に基づいてＡＤ変換を行うＡＤ変換器５６３と、を備えている。
図５０Ｉは、第４態様の列信号処理部の概要構成ブロック図である。
本第４態様の列信号処理部５５０は、負荷回路ＬＤと、負荷回路ＬＤに起因して発生する電流を垂直信号線（列読出し線）５４３に接続する前置回路５６１と、例えば、定電圧源として構成される基準信号発生部５６２と、基準信号発生部５６２から入力される基準信号に基づいてＡＤ変換を行うＡＤ変換器５６３と、を備えている。
【0225】
ここで、前置回路５６１の構成例について説明する。
図５０Ｊは、前置回路の構成例の説明図である。
前置回路５６１は、図５０Ｊに示すように、ＰＭＯＳトランジスタＰＴ５１、キャパシタＣ５１、Ｃ５２及び負荷回路ＬＤを備えている。
図５０Ｊは、前置回路の構成例の説明図である。
前置回路５６１は、図５０Ｊに示すように、ＰＭＯＳトランジスタＰＴ５１、キャパシタＣ５１、Ｃ５２及び負荷回路ＬＤを備えている。
【0226】
上記構成において、ＰＭＯＳトランジスタＰＴ５１のソースは、画素信号ＶＳＬが入力される入力端子とされ、ドレインは、負荷回路ＬＤ及び出力端子ＯＵＴ１に接続されている。
さらにＰＭＯＳトランジスタＰＴ４１のゲート－ドレイン端子間には、キャパシタＣ５２が接続されている。このキャパシタＣ５２は帰還容量として機能している。
また、キャパシタＣ５１は、基準容量として機能し、キャパシタＣ５１の一方の端子は、ＰＭＯＳトランジスタＰＴ４１のゲートに接続され、他方の端子は、低電位側電源ＧＮＤに接続されている。
この前置回路５６１は、電流リユースカラムアンプ（ＣＲＣＡ：Current Reuse Column Amp）として構成されている。
上記構成によれば、ＰＭＯＳトランジスタＰＴ５１のソースに入力される画素信号ＶＳＬに応じて、ＰＭＯＳトランジスタＰＴ５１のゲート－ソース間電圧が変動し、ＰＭＯＳトランジスタＰＴ５１のドレイン電流が変化する。このドレイン電流に応じた出力電圧ＶｏｕｔがＰＭＯＳトランジスタＰＴ５１のドレインを介して、出力端子ＯＵＴ１から出力される。
さらにＰＭＯＳトランジスタＰＴ４１のゲート－ドレイン端子間には、キャパシタＣ５２が接続されている。このキャパシタＣ５２は帰還容量として機能している。
また、キャパシタＣ５１は、基準容量として機能し、キャパシタＣ５１の一方の端子は、ＰＭＯＳトランジスタＰＴ４１のゲートに接続され、他方の端子は、低電位側電源ＧＮＤに接続されている。
この前置回路５６１は、電流リユースカラムアンプ（ＣＲＣＡ：Current Reuse Column Amp）として構成されている。
上記構成によれば、ＰＭＯＳトランジスタＰＴ５１のソースに入力される画素信号ＶＳＬに応じて、ＰＭＯＳトランジスタＰＴ５１のゲート－ソース間電圧が変動し、ＰＭＯＳトランジスタＰＴ５１のドレイン電流が変化する。このドレイン電流に応じた出力電圧ＶｏｕｔがＰＭＯＳトランジスタＰＴ５１のドレインを介して、出力端子ＯＵＴ１から出力される。
【0227】
以上の説明のように、前置回路５６１は、実効的に画素信号ＶＳＬに応じた出力信号を出力する比較回路として機能し、回路全体として増幅器として機能することとなる。
【0228】
図５１は、実施の形態３－１の第１基板１００と第２基板２００との積層構造の一例を示す断面模式図である。第１基板１００は、フォトダイオードＰＤと、転送トランジスタＴＲと、フローティングディフュージョンＦＤとを有する。第２基板２００上の画素回路２１０Ｂは、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、ＦＤ配線ＦＤＬとを有する。第１基板１００上の複数枚の層（Ｍ１～Ｍ３）を含む配線層１００Ｔと、第２基板２００上の複数枚（ＭＰ～Ｍ１）の層を含む配線層２００Ｔとの間をCupper-Cupper接合ＣＣで接続する。
【0229】
配線層１００Ｔ、２００Ｔは、第１基板１００から第２基板２００まで貫通し、第１基板１００上の画素５４１毎のフローティングディフュージョンＦＤと第２基板２００上の画素回路２１０Ｂ内の増幅トランジスタＡＭＰとを接続するＦＤ配線ＦＤＬを配置している。
【0230】
第２基板２００上の独立ｐウェル層２５１の画素５４１毎の増幅トランジスタＡＭＰは、フルトレンチＴ７で共通ｐウェル層２５０と電気的に分離している。増幅トランジスタＡＭＰのゲートは、ＦＤ配線ＦＤＬと接続し、増幅トランジスタＡＭＰのドレインは独立ｐウェル層２５１と接続し、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインと接続することになる。また、増幅トランジスタＡＭＰのソースは、ＦＤ配線ＦＤＬと並走して配線層１００Ｔ及び配線層２００Ｔ内の各層と接続するシールド配線ＳＬ２と電気的に接続する。
【0231】
シールド配線ＳＬ２は、増幅トランジスタＡＭＰのソース電位（＝増幅トランジスタＡＭＰのバックゲート電位）の配線である。シールド配線ＳＬ２は、ＦＤ配線ＦＤＬを覆うように配置されている。シールド配線ＳＬ２は、フローティングディフュージョンＦＤと増幅トランジスタＡＭＰのソースとのカップリング容量が大きく、かつ、フローティングディフュージョンＦＤとフローティングディフュージョンＦＤ以外の配線とのカップリング容量が極力小さくなるように配置する。シールド配線ＳＬ２は、第１基板１００の配線層１００Ｔと第２基板２００の配線層２００Ｔとの間の接合部ＣＣを介して配線層２００Ｔから配線層１００Ｔまで延伸し、ＦＤ配線ＦＤＬを覆うようにシールド配置されている。
【0232】
独立ｐウェル層２５１は、増幅トランジスタＡＭＰのソースに接続されているので、独立ｐウェル層２５１の電位は、増幅トランジスタＡＭＰのソース電位に追従して変化する。つまり、増幅トランジスタＡＭＰのバックゲートとソース電位とが同電位となるため、ソースフォロア回路のゲインが１となる。増幅トランジスタＡＭＰのゲート電位振幅とソース電位振幅とが等しくなる。すなわち、ＦＤ配線ＦＤＬのフローティングディフュージョンＦＤ電位の変化量に追従してシールド配線ＳＬ２の電位も変化する。従って、ＦＤ配線ＦＤＬとシールド配線ＳＬ２との間で電荷の異動は発生せず、両者間の容量値は低下する。その結果、ＦＤ配線ＦＤＬとシールド配線ＳＬ２とのカップリングが大きくても、実際の読み出し動作時のフローティングディフュージョンＦＤの容量としては無視できる。そして、ＦＤ配線ＦＤＬと他の配線とのカップリングが極力小さくなるように配置したので、フローティングディフュージョンＦＤの容量は小さい値となる。すなわちフローティングディフュージョンＦＤ容量の寄生容量が小さくなるため、ソースフォロア出力電圧Ｖｓｆを大きくできる。
【0233】
また、隣接する画素５４１毎のＦＤ配線ＦＤＬ間にシールド配線ＳＬ２が配置されたので、シールド配線ＳＬ２で各ＦＤ配線ＦＤＬをシールドできる。その結果、隣接するＦＤ配線ＦＤＬ間のクロストークの発生を抑制できる。
【0234】
このノードの電位でＦＤ配線ＦＤＬの周りをシールドすれば、フローティングディフュージョンＦＤの電位と同振幅で追従するので、配線間容量が零に見えるので、ＦＤ容量が低減できる。
【0235】
画素５４１毎の増幅トランジスタＡＭＰの独立ｐウェル層２５１をフルトレンチＴ７で分離した状態で、増幅トランジスタＡＭＰのソースと独立ｐウェル層２５１とを接続して同電位とした。その結果、基板バイアス効果をなくし、フローティングディフュージョンＦＤ電位の振幅と増幅トランジスタＡＭＰのソース電位振幅とのゲインを１とする。
【0236】
増幅トランジスタＡＭＰのソース電位を引き出したシールド配線ＳＬ２でＦＤ配線ＦＤＬの周囲を覆うため、フローティングディフュージョンＦＤにカップリングする配線がフローティングディフュージョンＦＤと同振幅で動くようにする。その結果、配線カップリング容量が零に見えるので、フローティングディフュージョンＦＤ容量を小さくして電荷－電圧の変換効率の向上を図ることができる。
【0237】
図５２は、画素回路２１０Ｂの平面構成の一例を示す模式図である。画素回路２１０Ｂは、共通ｐウェル層２５０と独立ｐウェル層２５１とをフルトレンチＴ７で電気的に分離した状態で、共通ｐウェル層２５０にリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬを配置し、独立ｐウェル層２５１に増幅トランジスタＡＭＰを配置する。尚、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬの共通ｐウェル層２５０はＧＮＤ電位に固定されている。
【0238】
図５３は、図５２に示した画素回路２１０Ｂの表面にＦＤ配線ＦＤＬ及びシールド配線ＳＬ２を重ねた平面構成の一例を示す模式図である。ＦＤ配線ＦＤＬは、画素５４１内のフローティングディフュージョンＦＤと、増幅トランジスタＡＭＰのゲートと、リセットトランジスタＲＳＴのソースとを電気的に接続する。更に、シールド配線ＳＬ２は、増幅トランジスタＡＭＰのソースと選択トランジスタＳＥＬのドレインとを電気的に接続すると共に、独立ｐウェル層２５１と増幅トランジスタＡＭＰのソースとを電気的に接続する。増幅トランジスタＡＭＰのソース電位に電気的に接続するシールド配線ＳＬ２は、ＦＤ配線ＦＤＬの周囲を覆うように配置され、両者のカップリングが大きくなるようにレイアウトされている。
【0239】
＜１０．３．２ 実施の形態３－１の作用・効果＞
撮像装置１では、共通ｐウェル層２５０と増幅トランジスタＡＭＰの独立ｐウェル層２５１との間を電気的に分離し、増幅トランジスタＡＭＰのゲートと増幅トランジスタＡＭＰのソースとの間を接続するシールド配線ＳＬ２でＦＤ配線ＦＤＬをシールドする。つまり、増幅トランジスタＡＭＰのソースと増幅トランジスタＡＭＰの独立ｐウェル層２５１とを接続して同電位とすることで基板バイアス効果をなくし、フローティングディフュージョンＦＤ振幅と増幅トランジスタＡＭＰのソース振幅とのゲインを１とする。更に、増幅トランジスタＡＭＰのソース電位を引き出すシールド配線ＳＬ２をＦＤ配線ＦＤＬの周囲に配置することで、フローティングディフュージョンＦＤにカップリングする配線がフローティングディフュージョンＦＤと同振幅で動くようにする。その結果、配線カップリング容量が低下するため、ＦＤ容量を小さくして電荷－電圧の変換効率が向上する。
撮像装置１では、共通ｐウェル層２５０と増幅トランジスタＡＭＰの独立ｐウェル層２５１との間を電気的に分離し、増幅トランジスタＡＭＰのゲートと増幅トランジスタＡＭＰのソースとの間を接続するシールド配線ＳＬ２でＦＤ配線ＦＤＬをシールドする。つまり、増幅トランジスタＡＭＰのソースと増幅トランジスタＡＭＰの独立ｐウェル層２５１とを接続して同電位とすることで基板バイアス効果をなくし、フローティングディフュージョンＦＤ振幅と増幅トランジスタＡＭＰのソース振幅とのゲインを１とする。更に、増幅トランジスタＡＭＰのソース電位を引き出すシールド配線ＳＬ２をＦＤ配線ＦＤＬの周囲に配置することで、フローティングディフュージョンＦＤにカップリングする配線がフローティングディフュージョンＦＤと同振幅で動くようにする。その結果、配線カップリング容量が低下するため、ＦＤ容量を小さくして電荷－電圧の変換効率が向上する。
【0240】
つまり、撮像装置１では、ＦＤ配線ＦＤＬの寄生抵抗によるＦＤ容量の容量を小さくすることで電荷－電圧の変換効率の向上を図る。更に、シールド配線ＳＬ２で隣接フローティングディフュージョンＦＤ間のクロストークを抑制できる。
【0241】
尚、実施の形態３－１では、増幅トランジスタＡＭＰのｐウェル層を個別に分離するための構造として、フルトレンチ分離を利用した例を示したが、これに限らず、ｐウェル層を個別分離できれば他の手段でも構わない。
【0242】
シールド配線ＳＬ２は、第２基板２００内の増幅トランジスタＡＭＰと第１基板１００内のフローティングディフュージョンＦＤとの間を接続するＦＤ配線ＦＤＬの内、第２基板２００及び第１基板１００を通過するＦＤ配線ＦＤＬの部分をシールドした。ＦＤ配線ＦＤＬの内、第１基板１００の配線層１００Ｔ及び第２基板２００の配線層２００Ｔを通過するＦＤ配線ＦＤＬの部分をシールドした。しかしながら、シールド配線ＳＬ２は、ＦＤ配線ＦＤＬの内、第２基板２００の配線層２００Ｔを通過するＦＤＬ配線ＦＤＬの部分をシールドしても良く、その実施の形態につき、実施の形態３－２として以下に説明する。
【0243】
＜１０．４ 実施の形態３－２の具体例＞
＜１０．４．１ 実施の形態３－２の構成＞
図５４は、実施の形態３－２の第１基板１００と第２基板２００との積層構造の一例を示す断面模式図である。実施の形態３－２では、例えば、画素サイズが縮小した場合、配線層１００Ｔと配線層２００Ｔとの間の接合部ＣＣの配置数に制約が生まれた場合の例である。配線層１００Ｔ及び配線層２００Ｔは、第１基板１００側から第２基板２００へ貫通するＦＤ配線ＦＤＬを有する。ＦＤ配線ＦＤＬは、第１基板１００のフローティングディフュージョンＦＤと、第２基板２００上の画素回路２１０内の増幅トランジスタＡＭＰのゲートとを電気的に接続する。シールド配線ＳＬ２は、ＦＤ配線ＦＤＬの内、第２基板２００内の配線層２００Ｔを通過するＦＤＬ配線ＦＤＬの部分をシールドする。
＜１０．４．１ 実施の形態３－２の構成＞
図５４は、実施の形態３－２の第１基板１００と第２基板２００との積層構造の一例を示す断面模式図である。実施の形態３－２では、例えば、画素サイズが縮小した場合、配線層１００Ｔと配線層２００Ｔとの間の接合部ＣＣの配置数に制約が生まれた場合の例である。配線層１００Ｔ及び配線層２００Ｔは、第１基板１００側から第２基板２００へ貫通するＦＤ配線ＦＤＬを有する。ＦＤ配線ＦＤＬは、第１基板１００のフローティングディフュージョンＦＤと、第２基板２００上の画素回路２１０内の増幅トランジスタＡＭＰのゲートとを電気的に接続する。シールド配線ＳＬ２は、ＦＤ配線ＦＤＬの内、第２基板２００内の配線層２００Ｔを通過するＦＤＬ配線ＦＤＬの部分をシールドする。
【0244】
＜１０．４．２ 実施の形態３－２の作用・効果＞
画素５４１のサイズの縮小で接合部ＣＣの配置数に制約が生じた場合、シールド配線ＳＬ２は、第２基板２００側の配線層２００ＴにあるＦＤ配線ＦＤＬのみのシールドにとどめる。例えば、１画素に１個しか接合部ＣＣを配置できない場合、ＦＤ配線ＦＤＬは配線層１００Ｔ及び配線層２００Ｔを貫通させて接続できるが、増幅トランジスタＡＭＰのソース電位は、第１基板１００側の配線層１００Ｔまで延伸させることは不可能になる。この場合、第２基板２００内の配線層２００Ｔのみで、ＦＤ配線ＦＤＬを覆うようにシールド配線ＳＬ２を配置する。その結果、第１基板１００側で配線層１００ＴのフローティングディフュージョンＦＤ容量の低減の効果は得られず、実施の形態３－１に比べると、ＦＤ容量が少し大きくなってしまう。しかしながら、第２基板２００側の配線層２００ＴでのＦＤ容量の低減効果は得ることができる。画素縮小にも対応できる。
画素５４１のサイズの縮小で接合部ＣＣの配置数に制約が生じた場合、シールド配線ＳＬ２は、第２基板２００側の配線層２００ＴにあるＦＤ配線ＦＤＬのみのシールドにとどめる。例えば、１画素に１個しか接合部ＣＣを配置できない場合、ＦＤ配線ＦＤＬは配線層１００Ｔ及び配線層２００Ｔを貫通させて接続できるが、増幅トランジスタＡＭＰのソース電位は、第１基板１００側の配線層１００Ｔまで延伸させることは不可能になる。この場合、第２基板２００内の配線層２００Ｔのみで、ＦＤ配線ＦＤＬを覆うようにシールド配線ＳＬ２を配置する。その結果、第１基板１００側で配線層１００ＴのフローティングディフュージョンＦＤ容量の低減の効果は得られず、実施の形態３－１に比べると、ＦＤ容量が少し大きくなってしまう。しかしながら、第２基板２００側の配線層２００ＴでのＦＤ容量の低減効果は得ることができる。画素縮小にも対応できる。
【0245】
＜１０．５ 実施の形態３－３の具体例＞
＜１０．５．１ 実施の形態３－３の構成＞
図５５は、実施の形態３－３の第２基板２００の複数の画素回路２１０Ｃ及び２１０Ｄの構成の一例を示す等価回路図である。画素回路２１０Ｃは、列方向に隣接する複数の画素回路５４１の増幅トランジスタＡＭＰ群を配置する独立ｐウェル層２５１Ａと、列方向に隣接するリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬ群を配置する共通ｐウェル層２５０とをフルトレンチＴ８で電気的に分離する。また、画素回路２１０Ｄは、画素回路２１０Ｃと異なる行である。そして、画素回路２１０Ｄは、列方向に隣接する複数の画素の増幅トランジスタＡＭＰ群を配置する独立ｐウェル層２５１Ａと、列方向に隣接するリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬ群を配置する共通ｐウェル層２５０とをフルトレンチＴ８で電気的に分離する。
＜１０．５．１ 実施の形態３－３の構成＞
図５５は、実施の形態３－３の第２基板２００の複数の画素回路２１０Ｃ及び２１０Ｄの構成の一例を示す等価回路図である。画素回路２１０Ｃは、列方向に隣接する複数の画素回路５４１の増幅トランジスタＡＭＰ群を配置する独立ｐウェル層２５１Ａと、列方向に隣接するリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬ群を配置する共通ｐウェル層２５０とをフルトレンチＴ８で電気的に分離する。また、画素回路２１０Ｄは、画素回路２１０Ｃと異なる行である。そして、画素回路２１０Ｄは、列方向に隣接する複数の画素の増幅トランジスタＡＭＰ群を配置する独立ｐウェル層２５１Ａと、列方向に隣接するリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬ群を配置する共通ｐウェル層２５０とをフルトレンチＴ８で電気的に分離する。
【0246】
同時に読み出す増幅トランジスタＡＭＰは行方向に隣接する増幅トランジスタＡＭＰである。従って、画素５４１を行単位で順次読み出す場合、増幅トランジスタＡＭＰが画素信号を読み出している間、同時に、列方向に隣接する増幅トランジスタＡＭＰの画素信号を読み出すことはない。従って、行方向に隣接する増幅トランジスタＡＭＰの独立ｐウェル層２５１Ａは分離した状態で、列方向に隣接する増幅トランジスタＡＭＰの独立ｐウェル層２５１Ａを共通化する。つまり、列方向に隣接する増幅トランジスタＡＭＰ群のウェル層電位は共通、次行の列方向に隣接する増幅トランジスタＡＭＰ群のウェル層電位も共通となる。
【0247】
従って、画素回路２１０Ｃ１の増幅トランジスタＡＭＰが画素信号を読み出している間は、この列の画素回路２１０Ｃ２及び２１０Ｃ３の増幅トランジスタＡＭＰ群のウェル層電位が画素回路２１０Ｃ１の増幅トランジスタＡＭＰのソース電位と同電位となる。更に、画素回路２１０Ｃ２及び２１０Ｃ３の増幅トランジスタＡＭＰのウェル層電位も画素回路２１０Ｃ１の増幅トランジスタＡＭＰのソース電位と同電位となる。しかしながら、列方向に隣接する他の画素回路２１０Ｃ２及び２１０Ｃ３の増幅トランジスタＡＭＰは、非読出し期間となるため、選択トランジスタＳＥＬがオフされており、増幅回路として動作しないので、特に影響を受けることはない。
【0248】
画素５４１を行単位で順次読み出す場合、例えば、画素回路２１０Ｃ１の増幅トランジスタＡＭＰと同時に読み出されるのは、行方向に隣接する画素回路２１０Ｄ１の増幅トランジスタＡＭＰと言える。従って、画素信号量によって画素回路２１０Ｃ１の増幅トランジスタＡＭＰのウェル層電位と、行方向に隣接する画素回路２１０Ｄ１の増幅トランジスタＡＭＰのウェル層電位とは異なる電位となるため、両者のウェル層は分離する必要がある。すなわち、同時に読み出される画素５４１同士のウェル層は分離する必要があるが、同時に読まれることがない画素５４１同士のウェル層は共通にしておいても問題ない。
【0249】
＜１０．５．２ 実施の形態３－３の作用・効果＞
従って、画素５４１の縮小化等により１画素ずつ独立でｐウェル層を分離することが不可能な場合でも、行方向にだけ分離することで、実施例２－２と同様の効果を得ることができる。
従って、画素５４１の縮小化等により１画素ずつ独立でｐウェル層を分離することが不可能な場合でも、行方向にだけ分離することで、実施例２－２と同様の効果を得ることができる。
【0250】
＜１０．６ 実施の形態３－４の具体例＞
＜１０．６．１ 実施の形態３－４の構成＞
実施の形態３－４の撮像装置は、例えば、グローバルシャッタ用に電荷保持部を備えた画素の撮像装置である。グローバルシャッタ方式とは、基本的には全画素の露光を同時に開始し、全画素の露光を同時に終了するグローバル露光を行う方式である。ここで、全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素等は除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時ではなく、複数行（例えば、数十行）単位でグローバル露光を行いながら、グローバル露光を行う領域を移動する方式もグローバルシャッタ方式に含まれる。また、画像に表れる部分の画素の全てでなく、所定領域の画素に対してグローバル露光を行う方式もグローバルシャッタ方式に含まれる。
＜１０．６．１ 実施の形態３－４の構成＞
実施の形態３－４の撮像装置は、例えば、グローバルシャッタ用に電荷保持部を備えた画素の撮像装置である。グローバルシャッタ方式とは、基本的には全画素の露光を同時に開始し、全画素の露光を同時に終了するグローバル露光を行う方式である。ここで、全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素等は除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時ではなく、複数行（例えば、数十行）単位でグローバル露光を行いながら、グローバル露光を行う領域を移動する方式もグローバルシャッタ方式に含まれる。また、画像に表れる部分の画素の全てでなく、所定領域の画素に対してグローバル露光を行う方式もグローバルシャッタ方式に含まれる。
【0251】
図５６は、実施の形態３－４のグローバルシャッタ方式の撮像装置の画素共有ユニット４００の構成の一例を示す等価回路図である。グローバルシャッタ方式の撮像装置内の画素共有ユニット４００は、画素４１０と、画素回路４２０とを有する。画素４１０は、フォトダイオード４１１と、電荷保持部４１２と、転送トランジスタＴＲ４１３と、オーバーフロートランジスタ４１４とを有する。更に、画素回路４２０は、リセットトランジスタＲＳＴ４２と、増幅トランジスタＡＭＰ４２と、選択トランジスタＳＥＬ４２と、フローティングディフュージョンＦＤ４２とを有する。
【0252】
リセットトランジスタＲＳＴ４２は、電源ＶＤＤに接続されたドレインとフローティングディフュージョンＦＤ４２に接続されたソースとを有している。リセットトランジスタＲＳＴ４２は、そのゲート電極に印加される駆動信号に応じて、フローティングディフュージョンＦＤ４２を初期化、すなわちリセットする。例えば、駆動信号によりリセットトランジスタＲＳＴ４２がオンすると、フローティングディフュージョンＦＤ４２の電位が電源ＶＤＤの電圧レベルにリセットされる。すなわちフローティングディフュージョンＦＤ４２の初期化が行われる。
【0253】
フローティングディフュージョンＦＤ４２は、転送トランジスタ４１３及び電荷保持部４１２を介してフォトダイオードＰＤからそれぞれ転送されてきた電荷を電気信号（例えば、電圧信号）に変換して出力する。フローティングディフュージョンＦＤ４２には、リセットトランジスタＲＳＴ４２が接続されるとともに、増幅トランジスタＡＭＰ４２および選択トランジスタＳＥＬ４２を介して垂直信号線ＶＳＬが接続されている。
【0254】
増幅トランジスタＡＭＰ４２は、フローティングディフュージョンＦＤ４２の電位に応じた電気信号を出力する。増幅トランジスタＡＭＰ４２は、例えば、列信号処理部に設けられた定電流源とソースフォロワ回路を構成している。選択トランジスタＳＥＬ４２は、当該画素が選択されたときにオンされフローティングディフュージョンＦＤ４２から増幅トランジスタＡＭＰ４２を経由した電気信号を、垂直信号線ＶＳＬを通して列信号処理部へ出力するようになっている。
【0255】
このようなグローバルシャッタ方式の撮像装置内の画素共有ユニット４００は、画素４１０を第１基板１００、画素回路４２０を第２基板２００に形成し、画素４１０と画素回路４２０との間をＦＤ配線ＦＤＬで接続する。
【0256】
第２基板２００は、全画素共通の共通ｐウェル層と、増幅トランジスタＡＭＰ４２毎の独立ｐウェル層とで構成し、共通ｐウェル層と独立ｐウェル層との間をフルトレンチ（ＦＴＩ）で電気的に分離している。共通ｐウェル層では、各画素回路４２０内のリセットトランジスタＲＳＴ４２及び選択トランジスタＳＥＬ４２が形成されている。共通ｐウェル層は、ＧＮＤ電位に接続されているので、リセットトランジスタＲＳＴ４２及び選択トランジスタＳＥＬ４２のバックゲートがＧＮＤ電位に固定されているものとする。
【0257】
これに対して、独立ｐウェル層は、画素回路４２０内の増幅トランジスタＡＭＰ４２が形成されている。独立ｐウェル層は、増幅トランジスタＡＭＰ４２のソースに接続されているので、独立ｐウェル層の電位は、増幅トランジスタＡＭＰ４２のソース電位に追従して変化する。つまり、増幅トランジスタＡＭＰ４２のバックゲートとソース電位とが同電位となるため、ソースフォロア回路のゲインが１となる。
【0258】
つまり、増幅トランジスタＡＭＰ４２のゲート電位振幅とソース電位振幅とが等しくなる。すなわち、ＦＤ配線ＦＤＬのＦＤ電位の変化量に追従してシールド配線ＳＬ４の電位も変化する。従って、ＦＤ配線ＦＤＬとシールド配線ＳＬ４との間で電荷の異動は発生せず、両者間の容量値が低下する。従って、ＦＤ配線ＦＤＬとシールド配線ＳＬ４とのカップリングが大きくても、実際の読み出し動作時のＦＤ容量としては無視できる。そして、ＦＤ配線ＦＤＬと他の配線とのカップリングが極力小さくなるように配置したので、ＦＤ容量は小さい値となる。すなわちＦＤ容量の寄生容量が小さくなるため、ソースフォロア出力電圧Ｖｓｆを大きくできる。
【0259】
＜１０．６．２ 実施の形態３－４の作用・効果＞
実施の形態３－４のグローバルシャッタ方式の撮像装置内の画素共有ユニット４００は、共通ｐウェル層と増幅トランジスタＡＭＰ４２の独立ｐウェル層との間を電気的に分離した状態とする。更に、画素共有ユニット４００は、増幅トランジスタＡＭＰ４２のゲートと増幅トランジスタＡＭＰ４２のソースとの間を接続するシールド配線ＳＬ４でＦＤ配線ＦＤＬをシールドする。つまり、増幅トランジスタＡＭＰ４２のソースと増幅トランジスタＡＭＰ４２の独立ｐウェル層とを接続して同電位とすることで基板バイアス効果をなくし、ＦＤ振幅と増幅トランジスタＡＭＰ４２のソース振幅とのゲインを１とする。更に、増幅トランジスタＡＭＰ４２のソース電位を引き出すシールド配線ＳＬ４でＦＤ配線ＦＤＬの周囲をシールドすることで、フローティングディフュージョンＦＤにカップリングする配線がフローティングディフュージョンＦＤと同振幅で動くようにする。その結果、配線カップリング容量が低下するため、ＦＤ容量を小さくして電荷－電圧の変換効率が向上する。
実施の形態３－４のグローバルシャッタ方式の撮像装置内の画素共有ユニット４００は、共通ｐウェル層と増幅トランジスタＡＭＰ４２の独立ｐウェル層との間を電気的に分離した状態とする。更に、画素共有ユニット４００は、増幅トランジスタＡＭＰ４２のゲートと増幅トランジスタＡＭＰ４２のソースとの間を接続するシールド配線ＳＬ４でＦＤ配線ＦＤＬをシールドする。つまり、増幅トランジスタＡＭＰ４２のソースと増幅トランジスタＡＭＰ４２の独立ｐウェル層とを接続して同電位とすることで基板バイアス効果をなくし、ＦＤ振幅と増幅トランジスタＡＭＰ４２のソース振幅とのゲインを１とする。更に、増幅トランジスタＡＭＰ４２のソース電位を引き出すシールド配線ＳＬ４でＦＤ配線ＦＤＬの周囲をシールドすることで、フローティングディフュージョンＦＤにカップリングする配線がフローティングディフュージョンＦＤと同振幅で動くようにする。その結果、配線カップリング容量が低下するため、ＦＤ容量を小さくして電荷－電圧の変換効率が向上する。
【0260】
つまり、グローバルシャッタ方式の撮像装置内の画素共有ユニット４００では、ＦＤ配線ＦＤＬの寄生抵抗によるＦＤ容量の増加を抑制しながら、電荷－電圧の変換効率の向上を図ることで、画素信号のＳ／Ｎ比の向上を図る。しかも、シールド配線ＳＬ４で隣接フローティングディフュージョンＦＤ間のクロストークを抑制できる。
【0261】
＜１０．７ 実施の形態３－５の具体例＞
＜１０．７．１ 実施の形態３－５の構成＞
図５７は、実施の形態３－５のメモリ保持型のグローバルシャッタ方式の撮像装置の画素共有ユニット４００Ａの構成の一例を示す等価回路図である。画素共有ユニット４００Ａは、画素ＰＸ１及びＰＸ４と、画素回路４２０Ａとを有する。画素ＰＸ１は、フォトダイオードＰＤ１、第１～第３の転送トランジスタＴＲ１Ａ～ＴＲ１Ｃ、電荷保持部ＭＥＭ１、排出トランジスタＯＦＧ１、排出部ＯＦＤ１およびバッファＢＵＦ１を有している。第１の転送トランジスタＴＲ１Ａは転送ゲートＴＲＺ１を含み、第２の転送トランジスタＴＲ１Ｂは転送ゲートＴＲＹ１および転送ゲートＴＲＸ１を含み、第３の転送トランジスタＴＲ１Ｃは転送ゲートＴＲＧ１を含んでいる。
＜１０．７．１ 実施の形態３－５の構成＞
図５７は、実施の形態３－５のメモリ保持型のグローバルシャッタ方式の撮像装置の画素共有ユニット４００Ａの構成の一例を示す等価回路図である。画素共有ユニット４００Ａは、画素ＰＸ１及びＰＸ４と、画素回路４２０Ａとを有する。画素ＰＸ１は、フォトダイオードＰＤ１、第１～第３の転送トランジスタＴＲ１Ａ～ＴＲ１Ｃ、電荷保持部ＭＥＭ１、排出トランジスタＯＦＧ１、排出部ＯＦＤ１およびバッファＢＵＦ１を有している。第１の転送トランジスタＴＲ１Ａは転送ゲートＴＲＺ１を含み、第２の転送トランジスタＴＲ１Ｂは転送ゲートＴＲＹ１および転送ゲートＴＲＸ１を含み、第３の転送トランジスタＴＲ１Ｃは転送ゲートＴＲＧ１を含んでいる。
【0262】
同様に、画素ＰＸ４は、フォトダイオードＰＤ４、第１～第３の転送トランジスタＴＲ４Ａ～ＴＲ４Ｃ、電荷保持部ＭＥＭ４、排出トランジスタＯＦＧ４、排出部ＯＦＤ４およびバッファＢＵＦ４を有している。第１の転送トランジスタＴＲ４Ａは転送ゲートＴＲＺ４を含み、第２の転送トランジスタＴＲ４Ｂは転送ゲートＴＲＹ４および転送ゲートＴＲＸ４を含み、第３の転送トランジスタＴＲ４Ｃは転送ゲートＴＲＧ４を含んでいる。
【0263】
さらに、画素ＰＸ１および画素ＰＸ４は、電源ＶＤＤ１，ＶＤＤ２、フローティングディフュージョンＦＤ１４、リセットトランジスタＲＳＴ１４、増幅トランジスタＡＭＰ１４、および選択トランジスタＳＥＬ１４等の画素回路４２０Ａを共有している。
【0264】
この例では、第１～第３の転送トランジスタＴＲ１Ａ～ＴＲ１Ｃ、第１～第３の転送トランジスタＴＲ４Ａ～ＴＲ４Ｃは、Ｎ型のＭＯＳトランジスタとする。また、リセットトランジスタＲＳＴ１４、増幅トランジスタＡＭＰ１４及び選択トランジスタＳＥＬ１４も、Ｎ型のＭＯＳトランジスタとする。これら第１～第３の転送トランジスタＴＲ１Ａ～ＴＲ１Ｃ、第１～第３の転送トランジスタＴＲ４Ａ～ＴＲ４Ｃの各ゲート電極には、システム制御部の駆動制御に基づき垂直駆動部および水平駆動部により駆動信号が供給されるようになっている。また、リセットトランジスタＲＳＴ１４、増幅トランジスタＡＭＰ１４、および選択トランジスタＳＥＬ１４の各ゲート電極には、それぞれ、システム制御部の駆動制御に基づき垂直駆動部および水平駆動部により駆動信号が供給されるようになっている。それらの駆動信号は、高レベルの状態がアクティブ状態（オンの状態）となり、低レベルの状態が非アクティブ状態（オフの状態）となるパルス信号である。なお、以下、駆動信号をアクティブ状態にすることを、駆動信号をオンするとも称し、駆動信号を非アクティブ状態にすることを、駆動信号をオフするとも称する。
【0265】
フォトダイオードＰＤ１，ＰＤ４は、例えばＰＮ接合のフォトダイオードからなる光電変換素子であり、被写体からの光を受光して、その受光量に応じた電荷を光電変換により生成し、蓄積するように構成されている。
【0266】
電荷保持部ＭＥＭ１，ＭＥＭ４は、それぞれ、フォトダイオードＰＤ１，ＰＤ４とフローティングディフュージョンＦＤ１４との間に設けられている。更に、電荷保持部ＭＥＭ１，ＭＥＭ４は、グローバルシャッタ機能を実現するため、フォトダイオードＰＤ１，ＰＤ４において生成されて蓄積された電荷をフローティングディフュージョンＦＤ１４へ転送するまでの間、一時的にその電荷を保持する領域である。
【0267】
第１の転送トランジスタＴＲ１Ａ及び第２の転送トランジスタＴＲ１Ｂは、フォトダイオードＰＤ１と電荷保持部ＭＥＭ１との間に順に配置されている。第３の転送トランジスタＴＲ１Ｃは電荷保持部ＭＥＭ１とフローティングディフュージョンＦＤ１４との間に配置されている。第１の転送トランジスタＴＲ１Ａ及び第２の転送トランジスタＴＲ１Ｂは、そのゲート電極に印加される駆動信号に応じて、フォトダイオードＰＤ１に蓄積されている電荷を電荷保持部ＭＥＭ１へ転送するように構成されている。
【0268】
同様に、第１の転送トランジスタＴＲ４Ａ及び第２の転送トランジスタＴＲ４Ｂは、フォトダイオードＰＤ４と電荷保持部ＭＥＭ４との間に順に配置されている。第３の転送トランジスタＴＲ４Ｃは電荷保持部ＭＥＭ４とフローティングディフュージョンＦＤ１４との間に配置されている。第１の転送トランジスタＴＲ４Ａ及び第２の転送トランジスタＴＲ４Ｂは、そのゲート電極に印加される駆動信号に応じて、フォトダイオードＰＤ４に蓄積されている電荷を電荷保持部ＭＥＭ４へ転送するように構成されている。
【0269】
第３の転送トランジスタＴＲ１Ｃ及び第３の転送トランジスタＴＲ４Ｃは、ゲート電極に印加される駆動信号に応じて電荷保持部ＭＥＭ１及び電荷保持部ＭＥＭ４に一時的に保持された電荷をフローティングディフュージョンＦＤ１４へ転送することになる。
【0270】
画素ＰＸ１，ＰＸ４では、例えば、第２の転送トランジスタＴＲ１Ｂ，ＴＲ４Ｂがオフし、第３の転送トランジスタＴＲ１Ｃ，ＴＲ４Ｃがオンしたとする。この場合、電荷保持部ＭＥＭ１，ＭＥＭ４にそれぞれ保持されている電荷が第３の転送トランジスタＴＲ１Ｃ，ＴＲ４Ｃを介して、フローティングディフュージョンＦＤ１４へ転送することになる。
【0271】
バッファＢＵＦ１，ＢＵＦ４は、それぞれ、第１の転送トランジスタＴＲ１Ａと第２の転送トランジスタＴＲ１Ｂとの間に形成される電荷蓄積領域である。リセットトランジスタＲＳＴ１４は、電源ＶＤＤ１に接続されたドレインとフローティングディフュージョンＦＤ１４に接続されたソースとを有している。リセットトランジスタＲＳＴ１４は、そのゲート電極に印加される駆動信号に応じて、フローティングディフュージョンＦＤ１４を初期化、すなわちリセットする。例えば、駆動信号によりリセットトランジスタＲＳＴ１４がオンすると、フローティングディフュージョンＦＤ１４の電位が電源ＶＤＤ１の電圧レベルにリセットされる。すなわちフローティングディフュージョンＦＤ１４の初期化が行われる。
【0272】
フローティングディフュージョンＦＤ１４は、第１～第３の転送トランジスタＴＲ１Ａ～ＴＲ１Ｃ，ＴＲ４Ａ～ＴＲ４Ｃおよび電荷保持部ＭＥＭ１，ＭＥＭ４を介してフォトダイオードＰＤ１，ＰＤ４からそれぞれ転送されてきた電荷を電気信号（例えば、電圧信号）に変換して出力する。フローティングディフュージョンＦＤ１４には、リセットトランジスタＲＳＴ１４が接続されるとともに、増幅トランジスタＡＭＰ１４および選択トランジスタＳＥＬ１４を介して垂直信号線ＶＳＬ１１７が接続されている。
【0273】
増幅トランジスタＡＭＰ１４は、フローティングディフュージョンＦＤ１４の電位に応じた電気信号を出力する。増幅トランジスタＡＭＰ１４は、例えば、列信号処理部に設けられた定電流源とソースフォロワ回路を構成している。選択トランジスタＳＥＬ１４は、当該画素ＰＸが選択されたときにオンされフローティングディフュージョンＦＤ１４から増幅トランジスタＡＭＰ１４を経由した電気信号を、垂直信号線ＶＳＬ１１７を通して列信号処理部へ出力するようになっている。
【0274】
画素ＰＸ１，ＰＸ４は、フォトダイオードＰＤ１，ＰＤ４の電荷の転送先として、フローティングディフュージョンＦＤ１４のほかに排出部ＯＦＤ１，ＯＦＤ４をそれぞれさらに備えている。排出トランジスタＯＦＧ１は第１の転送トランジスタＴＲ１Ａと第２の転送トランジスタＴＲ１Ｂとの間に配置され、排出トランジスタＯＦＧ４は第１の転送トランジスタＴＲ４Ａと第２の転送トランジスタＴＲ４Ｂとの間に配置されている。
【0275】
排出トランジスタＯＦＧ１は、排出部ＯＦＤ１に接続されたドレイン、および、第１の転送トランジスタＴＲ１Ａと第２の転送トランジスタＴＲ１Ｂとを結ぶ配線に接続されたソースを有している。同様に、排出トランジスタＯＦＧ４は、排出部ＯＦＤ４に接続されたドレイン、および、第１の転送トランジスタＴＲ４Ａと第２の転送トランジスタＴＲ４Ｂとを結ぶ配線に接続されたソースを有している。排出トランジスタＯＦＧ１，ＯＦＧ４は、各々のゲート電極に印加される駆動信号に応じて、フォトダイオードＰＤ１，ＰＤ４を初期化、すなわちリセットする。フォトダイオードＰＤ１，ＰＤ４をリセットする、とは、フォトダイオードＰＤ１，ＰＤ４を空乏化するという意味である。
【0276】
また、排出トランジスタＯＦＧ１，ＯＦＧ４は、オーバーフローパスをそれぞれ形成し、フォトダイオードＰＤ１，ＰＤ４から溢れた電荷をそれぞれ排出部ＯＦＤ１，ＯＦＤ４へ排出するようになっている。このように、本実施の形態の画素ＰＸ１，ＰＸ４では、排出トランジスタＯＦＧ１，ＯＦＧ４がフォトダイオードＰＤ１，ＰＤ４を直接リセットすることができる。
【0277】
画素ＰＸ１及び画素ＰＸ４とフローティングディフュージョンＦＤ１４は第１基板１００に配置し、リセットトランジスタＲＳＴ１４、増幅トランジスタＡＭＰ１４及び選択トランジスタＳＥＬ１４等の画素回路４２０Ａは第２基板２００に配置する。更に、第１基板１００のフローティングディフュージョンＦＤと第２基板２００の増幅トランジスタＡＭＰ１４のゲートとの間をＦＤ配線ＦＤＬで接続する。
【0278】
第２基板２００は、全画素共通の共通ｐウェル層と、画素の増幅トランジスタＡＭＰ１４毎の独立ｐウェル層とで構成し、共通ｐウェル層と独立ｐウェル層との間をフルトレンチ（ＦＴＩ）で電気的に分離している。共通ｐウェル層では、各画素回路４２０内のリセットトランジスタＲＳＴ１４及び選択トランジスタＳＥＬ１４が形成されている。共通ｐウェル層は、ＧＮＤ電位に接続されているので、リセットトランジスタＲＳＴ１４及び選択トランジスタＳＥＬ１４のバックゲートがＧＮＤ電位に固定されているものとする。
【0279】
これに対して、独立ｐウェル層は、画素回路４２０内の増幅トランジスタＡＭＰ１４が形成されている。独立ｐウェル層は、増幅トランジスタＡＭＰ１４のソースに接続されているので、独立ｐウェル層の電位は、増幅トランジスタＡＭＰ１４のソース電位に追従して変化する。つまり、増幅トランジスタＡＭＰ１４のバックゲートとソース電位とが同電位となるため、ソースフォロア回路のゲインが１となる。
【0280】
つまり、増幅トランジスタＡＭＰ１４のゲート電位振幅とソース電位振幅とが等しくなる。すなわち、ＦＤ配線ＦＤＬのＦＤ電位の変化量に追従してシールド配線ＳＬ５の電位も変化する。従って、ＦＤ配線ＦＤＬとシールド配線ＳＬ５との間で電荷の異動は発生せず、両者間の容量値は低下する。従って、ＦＤ配線ＦＤＬとシールド配線ＳＬ５とのカップリングが大きくても、実際の読み出し動作時のＦＤ容量としては無視できる。そして、ＦＤ配線ＦＤＬと他の配線とのカップリングが極力小さくなるように配置したので、ＦＤ容量は小さい値となる。すなわちＦＤ容量の寄生容量が小さくなるため、ソースフォロア出力電圧Ｖｓｆを大きくできる。
【0281】
＜１０．７．２ 実施の形態３－５の作用・効果＞
実施の形態３－５のメモリ保持型のグローバルシャッタ方式の撮像装置内の画素共有ユニット４００Ａは、共通ｐウェル層と増幅トランジスタＡＭＰの独立ｐウェル層との間を電気的に分離した状態とする。画素共有ユニット４００Ａは、増幅トランジスタＡＭＰ１４のゲートと増幅トランジスタＡＭＰ１４のソースとの間を接続するシールド配線ＳＬ５でＦＤ配線ＦＤＬをシールドする。つまり、増幅トランジスタＡＭＰ１４のソースと増幅トランジスタＡＭＰ１４の独立ｐウェル層とを接続して同電位とすることで基板バイアス効果をなくし、ＦＤ振幅と増幅トランジスタＡＭＰ１４のソース振幅とのゲインを１とする。増幅トランジスタＡＭＰ１４のソース電位を引き出すシールド配線ＳＬ５でＦＤ配線ＦＤＬの周囲をシールドすることで、フローティングディフュージョンＦＤ１４にカップリングする配線がフローティングディフュージョンＦＤ１４と同振幅で動くようにする。その結果、配線カップリング容量が低下するため、ＦＤ容量を小さくして電荷－電圧の変換効率が向上する。
実施の形態３－５のメモリ保持型のグローバルシャッタ方式の撮像装置内の画素共有ユニット４００Ａは、共通ｐウェル層と増幅トランジスタＡＭＰの独立ｐウェル層との間を電気的に分離した状態とする。画素共有ユニット４００Ａは、増幅トランジスタＡＭＰ１４のゲートと増幅トランジスタＡＭＰ１４のソースとの間を接続するシールド配線ＳＬ５でＦＤ配線ＦＤＬをシールドする。つまり、増幅トランジスタＡＭＰ１４のソースと増幅トランジスタＡＭＰ１４の独立ｐウェル層とを接続して同電位とすることで基板バイアス効果をなくし、ＦＤ振幅と増幅トランジスタＡＭＰ１４のソース振幅とのゲインを１とする。増幅トランジスタＡＭＰ１４のソース電位を引き出すシールド配線ＳＬ５でＦＤ配線ＦＤＬの周囲をシールドすることで、フローティングディフュージョンＦＤ１４にカップリングする配線がフローティングディフュージョンＦＤ１４と同振幅で動くようにする。その結果、配線カップリング容量が低下するため、ＦＤ容量を小さくして電荷－電圧の変換効率が向上する。
【0282】
つまり、メモリ保持型のグローバルシャッタ方式の撮像装置では、ＦＤ配線ＦＤＬの寄生抵抗によるＦＤ容量の増加を抑制しながら、電荷－電圧の変換効率の向上を図ることで、画素信号のＳ／Ｎ比の向上を図ることができる。しかも、シールド配線ＳＬ５で隣接フローティングディフュージョンＦＤ１４間のクロストークを抑制できる。
【0283】
なお、本開示の実施形態及び変形例においては、上述の各層、各膜、各素子等を形成する方法としては、例えば、物理気相成長法（ＰＶＤ法）及びＣＶＤ法等を挙げることができる。ＰＶＤ法としては、抵抗加熱あるいは高周波加熱を用いた真空蒸着法、ＥＢ（電子ビーム）蒸着法、各種スパッタリング法（マグネトロンスパッタリング法、ＲＦ－ＤＣ結合形バイアススパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパッタリング法、高周波スパッタリング法等）、イオンプレーティング法、レーザーアブレーション法、分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；ＭＢＥ）法、レーザ転写法等を挙げることができる。また、ＣＶＤ法としては、プラズマＣＶＤ法、熱ＣＶＤ法、ＭＯＣＶＤ法、光ＣＶＤ法等を挙げることができる。さらに、他の方法としては、電解メッキ法や無電解メッキ法、スピンコート法；浸漬法；キャスト法；マイクロコンタクトプリント法；ドロップキャスト法；スクリーン印刷法やインクジェット印刷法、オフセット印刷法、グラビア印刷法、フレキソ印刷法といった各種印刷法；スタンプ法；スプレー法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法といった各種コーティング法を挙げることができる。また、各層のパターニング法としては、シャドーマスク、レーザ転写、フォトリソグラフィー等の化学的エッチング、紫外線やレーザ等による物理的エッチング等を挙げることができる。加えて、平坦化技術としては、ＣＭＰ法、レーザ平坦化法、リフロー法等を挙げることができる。すなわち、本開示の実施形態及び変形例に係る撮像装置１は、既存の半導体装置の製造工程を用いて、容易に、且つ、安価に製造することが可能である。
【0284】
以上の説明においては、第２基板２１１の画素回路２１０を構成する増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴは、同じ半導体基板上に形成される例について説明したが、第２基板２１１を複数の半導体基板で構成するようにすることも可能である。
【0285】
この場合において、増幅トランジスタＡＭＰがフローティングディフュージョンと遠い位置に配置されると増幅トランジスタＡＭＰ－フローティングディフュージョン間で容量が形成されてしまい、変換効率の低下の原因となる虞がある。
【0286】
したがって、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴのうち、少なくとも増幅トランジスタＡＭＰをフローティングディフュージョンを同一の半導体基板上に形成し、残りのトランジスタを別の半導体基板上に形成するのが好ましい。
【0287】
この場合において、増幅トランジスタＡＭＰは、チャンネル幅Wを長くできれば、ノイズの低下につながるため、第２基板を複数枚の半導体で構成する上記構成を採用することで、増幅トランジスタＡＭＰに割り当て可能な面積を大きくでき、ノイズを低減して、性能の向上を図ることができる。
【0288】
＜１１．適用例＞
図５８は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
図５８は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
【0289】
撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
【0290】
上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路２４３は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部２４６は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【0291】
次に、撮像システム７における撮像手順について説明する。
【0292】
図５９は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
【0293】
撮像装置１は、撮像により得られた画像データをＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
【0294】
本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム７に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
【0295】
＜１２．応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0296】
図６０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0297】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図６０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【0298】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0299】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0300】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0301】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0302】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0303】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【0304】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0305】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0306】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図６０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0307】
図６１は、撮像部１２０３１の設置位置の例を示す図である。
【0308】
図６１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【0309】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0310】
なお、図６１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0311】
撮像部１２１０１ないし１２１０４の少なくとも一つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも一つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0312】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0313】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0314】
撮像部１２１０１ないし１２１０４の少なくとも一つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0315】
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
【0316】
[応用例２]
図６２は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図６２は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【0317】
図６２では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
【0318】
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【0319】
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【0320】
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
【0321】
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【0322】
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
【0323】
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
【0324】
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【0325】
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【0326】
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【0327】
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【0328】
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【0329】
【0330】
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
【0331】
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【0332】
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、一つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
【0333】
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
【0334】
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
【0335】
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
【0336】
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【0337】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
【0338】
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
【0339】
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
【0340】
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【0341】
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
【0342】
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
【0343】
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
【0344】
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【0345】
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
【0346】
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
【0347】
以上、実施の形態およびその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
【0348】
また、例えば、本開示は以下のような構成を取ることができる。
（１）
フォトダイオードと、前記フォトダイオードにて変換された電荷を保持するフローティングディフュージョンとを有する画素を有する第１基板と、
前記画素内の前記フローティングディフュージョンに保持された前記電荷に基づく画素信号を読み出す画素回路を有し、前記第１基板に積層された第２基板と、
前記第１基板と前記第２基板とを積層方向に貫通して、前記第１基板内のフローティングディフュージョンと前記第２基板の前記画素回路内の増幅トランジスタとの間を電気的に接続する配線と、
少なくとも前記第２基板に形成されて、前記配線と並走し、前記第２基板内の半導体層の厚さ以上の深さのトレンチと、
を有することを特徴とする撮像装置。
（２）
前記トレンチ内に埋め込まれた導電性物質と前記増幅トランジスタのソースとの間を電気的に接続するシールド配線を有することを特徴とする（１）に記載の撮像装置。
（３）
前記トレンチ内に低誘電率の気体が封止された構造であることを特徴とする（１）に記載の撮像装置。
（４）
前記第１基板は、
半導体層と、
前記半導体層に積層され、ＳｉＯ２で形成される配線層と、
を有することを特徴とする（１）又は（２）に記載の撮像装置。
（５）
前記第１基板は、
半導体層と、
前記半導体層に積層され、ＳｉＯ２よりも低誘電率の絶縁材料で形成される配線層と、を有することを特徴とする（１）又は（２）に記載の撮像装置。
（６）
前記トレンチは、
前記配線と、当該配線に並走する他の配線とが電気的に離間するように前記第２基板内の半導体層に形成されたことを特徴とする（１）に記載の撮像装置。
（７）
前記トレンチは、
前記第２基板の積層面から見て前記配線を円形状で囲むように前記第２基板内の半導体層に形成されたことを特徴とする（６）に記載の撮像装置。
（８）
前記トレンチは、
前記第２基板の積層面から見て前記配線を矩形状で囲むように前記第２基板内の半導体層に形成されたことを特徴とする（６）に記載の撮像装置。
（９）
フォトダイオードと、前記フォトダイオードにて変換された電荷を保持するフローティングディフュージョンとを有する画素を有する第１基板と、
前記画素内の前記フローティングディフュージョンに保持された前記電荷に基づく画素信号を読み出す画素回路を有し、前記第１基板に積層された第２基板と、
前記第１基板内のフローティングディフュージョンと前記第２基板の前記画素回路内の増幅トランジスタとの間を電気的に接続する、前記第１基板及び前記第２基板に形成された配線と、
前記画素回路のウェル層と前記画素回路内の増幅トランジスタのウェル層との間を電気的に分離した状態で、前記増幅トランジスタのゲートと当該増幅トランジスタのソースとの間を電気的に接続して、前記配線と並走しながら、当該配線をシールドするシールド配線と、
を有することを特徴とする撮像装置。
（１０）
前記シールド配線は、
前記第２基板内の増幅トランジスタと前記第１基板内のフローティングディフュージョンとの間を接続する前記配線の内、少なくとも前記第２基板内を通過する配線部分をシールドすることを特徴とする（９）に記載の撮像装置。
（１１）
前記シールド配線は、
前記第２基板内の増幅トランジスタと前記第１基板内のフローティングディフュージョンとの間を接続する前記配線の内、前記第２基板及び前記第１基板を通過する配線部分をシールドすることを特徴とする（９）に記載の撮像装置。
（１２）
前記シールド配線の少なくとも一部は、他の配線に比較して前記配線との間隔が短くしたことを特徴とする（９）に記載の撮像装置。
（１３）
前記配線と前記シールド配線との間のカップリング容量が、前記配線と他の配線との間のカップリング容量に比較して大きいことを特徴とする（９）に記載の撮像装置。
（１４）
複数の前記画素回路と複数の垂直信号線を介して接続される列信号処理部を有し、
前記信号処理部は、基準信号に基づいてＡＤ変換を行うＡＤ変換器と、負荷回路と、を備え、垂直信号線の電圧に応じた画素データを出力する、
（９）記載の撮像装置。
（１５）
複数の前記画素回路と複数の垂直信号線を介して接続される列信号処理部を有し、
前記信号処理部は、ＲＡＭＰ波形を生成して出力するＲＡＭＰ発生回路と、
前記垂直信号線を介して読み出された画素信号の電圧とＲＡＭＰ波形の電圧を比較する比較器と、
前記比較器の比較結果信号に基づいてカウントを行うカウンタと、
前記カウンタのカウント値に基づいて画素データを出力するラッチと、
を備えた（９）記載の撮像装置。
（１６）
前記比較器は、シングルスロープ型のＡＤＣとして構成されている、
（１５）記載の撮像装置。
（１７）
前記比較器は、前記垂直信号線を介して読み出された画素信号がソース端子に印加され、前記ＲＡＭＰ波形がゲート端子に印加され、ゲート－ソース間電圧に基づく比較結果信号を出力するトランジスタを備える、
（１５）記載の撮像装置。
（１８）
複数の前記画素回路と複数の垂直信号線を介して接続される列信号処理部を有し、
前記信号処理部は、負荷回路と、
前記負荷回路に起因して発生する電流を前記垂直信号線に接続され、電流リユース回路として構成された前置回路と、
所定の基準信号に基づいてＡＤ変換を行うＡＤ変換器と、を備え前記垂直信号線の電圧に応じた画素データを出力する、
請求項９記載の撮像装置。
（１）
フォトダイオードと、前記フォトダイオードにて変換された電荷を保持するフローティングディフュージョンとを有する画素を有する第１基板と、
前記画素内の前記フローティングディフュージョンに保持された前記電荷に基づく画素信号を読み出す画素回路を有し、前記第１基板に積層された第２基板と、
前記第１基板と前記第２基板とを積層方向に貫通して、前記第１基板内のフローティングディフュージョンと前記第２基板の前記画素回路内の増幅トランジスタとの間を電気的に接続する配線と、
少なくとも前記第２基板に形成されて、前記配線と並走し、前記第２基板内の半導体層の厚さ以上の深さのトレンチと、
を有することを特徴とする撮像装置。
（２）
前記トレンチ内に埋め込まれた導電性物質と前記増幅トランジスタのソースとの間を電気的に接続するシールド配線を有することを特徴とする（１）に記載の撮像装置。
（３）
前記トレンチ内に低誘電率の気体が封止された構造であることを特徴とする（１）に記載の撮像装置。
（４）
前記第１基板は、
半導体層と、
前記半導体層に積層され、ＳｉＯ２で形成される配線層と、
を有することを特徴とする（１）又は（２）に記載の撮像装置。
（５）
前記第１基板は、
半導体層と、
前記半導体層に積層され、ＳｉＯ２よりも低誘電率の絶縁材料で形成される配線層と、を有することを特徴とする（１）又は（２）に記載の撮像装置。
（６）
前記トレンチは、
前記配線と、当該配線に並走する他の配線とが電気的に離間するように前記第２基板内の半導体層に形成されたことを特徴とする（１）に記載の撮像装置。
（７）
前記トレンチは、
前記第２基板の積層面から見て前記配線を円形状で囲むように前記第２基板内の半導体層に形成されたことを特徴とする（６）に記載の撮像装置。
（８）
前記トレンチは、
前記第２基板の積層面から見て前記配線を矩形状で囲むように前記第２基板内の半導体層に形成されたことを特徴とする（６）に記載の撮像装置。
（９）
フォトダイオードと、前記フォトダイオードにて変換された電荷を保持するフローティングディフュージョンとを有する画素を有する第１基板と、
前記画素内の前記フローティングディフュージョンに保持された前記電荷に基づく画素信号を読み出す画素回路を有し、前記第１基板に積層された第２基板と、
前記第１基板内のフローティングディフュージョンと前記第２基板の前記画素回路内の増幅トランジスタとの間を電気的に接続する、前記第１基板及び前記第２基板に形成された配線と、
前記画素回路のウェル層と前記画素回路内の増幅トランジスタのウェル層との間を電気的に分離した状態で、前記増幅トランジスタのゲートと当該増幅トランジスタのソースとの間を電気的に接続して、前記配線と並走しながら、当該配線をシールドするシールド配線と、
を有することを特徴とする撮像装置。
（１０）
前記シールド配線は、
前記第２基板内の増幅トランジスタと前記第１基板内のフローティングディフュージョンとの間を接続する前記配線の内、少なくとも前記第２基板内を通過する配線部分をシールドすることを特徴とする（９）に記載の撮像装置。
（１１）
前記シールド配線は、
前記第２基板内の増幅トランジスタと前記第１基板内のフローティングディフュージョンとの間を接続する前記配線の内、前記第２基板及び前記第１基板を通過する配線部分をシールドすることを特徴とする（９）に記載の撮像装置。
（１２）
前記シールド配線の少なくとも一部は、他の配線に比較して前記配線との間隔が短くしたことを特徴とする（９）に記載の撮像装置。
（１３）
前記配線と前記シールド配線との間のカップリング容量が、前記配線と他の配線との間のカップリング容量に比較して大きいことを特徴とする（９）に記載の撮像装置。
（１４）
複数の前記画素回路と複数の垂直信号線を介して接続される列信号処理部を有し、
前記信号処理部は、基準信号に基づいてＡＤ変換を行うＡＤ変換器と、負荷回路と、を備え、垂直信号線の電圧に応じた画素データを出力する、
（９）記載の撮像装置。
（１５）
複数の前記画素回路と複数の垂直信号線を介して接続される列信号処理部を有し、
前記信号処理部は、ＲＡＭＰ波形を生成して出力するＲＡＭＰ発生回路と、
前記垂直信号線を介して読み出された画素信号の電圧とＲＡＭＰ波形の電圧を比較する比較器と、
前記比較器の比較結果信号に基づいてカウントを行うカウンタと、
前記カウンタのカウント値に基づいて画素データを出力するラッチと、
を備えた（９）記載の撮像装置。
（１６）
前記比較器は、シングルスロープ型のＡＤＣとして構成されている、
（１５）記載の撮像装置。
（１７）
前記比較器は、前記垂直信号線を介して読み出された画素信号がソース端子に印加され、前記ＲＡＭＰ波形がゲート端子に印加され、ゲート－ソース間電圧に基づく比較結果信号を出力するトランジスタを備える、
（１５）記載の撮像装置。
（１８）
複数の前記画素回路と複数の垂直信号線を介して接続される列信号処理部を有し、
前記信号処理部は、負荷回路と、
前記負荷回路に起因して発生する電流を前記垂直信号線に接続され、電流リユース回路として構成された前置回路と、
所定の基準信号に基づいてＡＤ変換を行うＡＤ変換器と、を備え前記垂直信号線の電圧に応じた画素データを出力する、
請求項９記載の撮像装置。
【符号の説明】
【0349】
１ 撮像装置
１００ 第１基板
１００Ｔ 配線層
２００ 第２基板
２００Ｔ 配線層
２１０Ａ 画素回路
２５０ 共通ｐウェル層
２５１ 独立ｐウェル層
５４１ 画素
５５４ 比較器
５５８ 比較器
５６１ 前置回路
ＰＤ フォトダイオード
ＦＤ フローティングディフュージョン
ＦＤＬ ＦＤ配線
Ｔ トレンチ
ＳＬ シールド配線
１００ 第１基板
１００Ｔ 配線層
２００ 第２基板
２００Ｔ 配線層
２１０Ａ 画素回路
２５０ 共通ｐウェル層
２５１ 独立ｐウェル層
５４１ 画素
５５４ 比較器
５５８ 比較器
５６１ 前置回路
ＰＤ フォトダイオード
ＦＤ フローティングディフュージョン
ＦＤＬ ＦＤ配線
Ｔ トレンチ
ＳＬ シールド配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46A】
【図46B】
【図46C】
【図46D】
【図46E】
【図46F】
【図46G】
【図46H】
【図47】
【図48A】
【図48B】
【図49】
【図50A】
【図50B】
【図50C】
【図50D】
【図50E】
【図50F】
【図50G】
【図50H】
【図50I】
【図50J】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】