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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-17
(45)【発行日】2025-01-27
(54)【発明の名称】半導体発光装置及び半導体発光素子の支持基板
(51)【国際特許分類】
H10H 20/857 20250101AFI20250120BHJP
H01L 23/12 20060101ALI20250120BHJP
H01L 23/14 20060101ALI20250120BHJP
【ＦＩ】
H01L33/62
H01L23/12 F
H01L23/12 Q
H01L23/14 S
【請求項の数】
11
(21)【出願番号】P 2020205024
(22)【出願日】2020-12-10
(65)【公開番号】P2022092294
(43)【公開日】2022-06-22
【審査請求日】2023-11-06
(73)【特許権者】
【識別番号】000002303
【氏名又は名称】スタンレー電気株式会社
(74)【代理人】
【識別番号】100159628
【弁理士】
【氏名又は名称】吉田 雅比呂
(74)【代理人】
【識別番号】100147728
【弁理士】
【氏名又は名称】高野 信司
(72)【発明者】
【氏名】河野 圭真
(72)【発明者】
【氏名】市川 幸治
(72)【発明者】
【氏名】神原 大蔵
(72)【発明者】
【氏名】堀尾 直史
【審査官】佐藤 美紗子
(56)【参考文献】
【文献】特開２０１０－２７８３１５（ＪＰ，Ａ）
【文献】特開２００６－１９０９５１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０１４１２８６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０１４５２２５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１３／０２５６７３５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／００２６０７１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ３３／００
Ｈ０１Ｌ ３３／４８－３３／６４
(57)【特許請求の範囲】
【請求項1】
第１導電型の第１の半導体層、発光層及び第２導電型の第２の半導体層が積層され、前記第１の半導体層側の面に前記第１の半導体層に接続された少なくとも１つの第１素子電極及び前記第２の半導体層に接続された少なくとも１つの第２素子電極が設けられた半導体発光積層体と、上層半導体層、下層半導体層、及び前記上層半導体層と前記下層半導体層との間に設けられた層間絶縁膜からなるＳＯＩ基板を有し、
前記ＳＯＩ基板は、
前記上層半導体層上に絶縁膜を介して設けられ、前記半導体発光積層体の前記少なくとも１つの第１素子電極に対応する少なくとも１つの第１配線電極と、前記上層半導体層上に前記上層半導体層に接続されて設けられ、前記半導体発光積層体の前記少なくとも１つの第２素子電極に対応する少なくとも１つの第２配線電極と、
前記下層半導体層上に設けられ、前記ＳＯＩ基板を貫通する第１ビア電極によって前記少なくとも１つの第１配線電極に接続された第１実装電極と、
前記下層半導体層上に絶縁膜を介して設けられ、前記下層半導体層及び前記層間絶縁膜を貫通して前記上層半導体層に達する第２ビア電極によって前記上層半導体層に接続された第２実装電極と、を有し、
前記半導体発光積層体の前記少なくとも１つの第１素子電極及び前記少なくとも１つの第２素子電極は、それぞれ前記ＳＯＩ基板の前記少なくとも１つの第１配線電極及び前記少なくとも１つの第２配線電極に接合されている、半導体発光装置。
【請求項2】
前記上層半導体層及び前記下層半導体層はｎ－Ｓｉ層であり、前記下層半導体層は前記第１実装電極に接続され、前記下層半導体層表面に設けられ、前記第２実装電極に接続され、前記下層半導体層にｐｎ接合を形成する不純物拡散領域を有する、請求項１に記載の半導体発光装置。
【請求項3】
前記第１導電型及び前記第２導電型はそれぞれｐ型及びｎ型であり、前記少なくとも１つの第２素子電極は前記第１の半導体層の表面から前記第２の半導体層に達するビアから露出する前記第２の半導体層上に設けられている、請求項１又は２に記載の半導体発光装置。
【請求項4】
前記第１導電型及び前記第２導電型はそれぞれｐ型及びｎ型であり、前記少なくとも１つの第１素子電極は、透光性導電膜及び反射膜を有する、請求項１ないし３のいずれか一項に記載の半導体発光装置。
【請求項5】
前記半導体発光積層体は複数の前記第２素子電極を有し、前記複数の前記第２素子電極は前記第１の半導体層側の面上において対称位置に配されている、請求項１ないし４のいずれか一項に記載の半導体発光装置。
【請求項6】
前記第１素子電極は、前記少なくとも１つの第２配線電極の領域を除いて、前記第１の半導体層の全面に亘る全面電極として形成されている、請求項１ないし５のいずれか一項に記載の半導体発光装置。
【請求項7】
前記上層半導体層上に設けられ、前記少なくとも１つの第２配線電極に接続された金属電極層を有する、請求項１ないし６のいずれか一項に記載の半導体発光装置。
【請求項8】
前記金属電極層は、前記上層半導体層の全面に亘って形成されている、請求項７に記載の半導体発光装置。
【請求項9】
第１及び第２の導電型をそれぞれ有する第１及び第２の半導体層、及び前記第１及び第２の半導体層間に設けられた発光層を有し、一方の面側に前記第１の半導体層に接続された少なくとも１つの第１電極及び前記第２の半導体層に接続された少なくとも１つの第２電極が設けられた半導体発光素子を搭載するための支持基板であって、上層半導体層、下層半導体層、及び前記上層半導体層と前記下層半導体層との間に設けられた層間絶縁膜からなるＳＯＩ基板を有し、
前記ＳＯＩ基板は、
前記上層半導体層上に絶縁膜を介して設けられ、前記半導体発光素子の前記少なくとも１つの第１電極に対応する少なくとも１つの第１配線電極と、前記上層半導体層上に前記上層半導体層に接続されて設けられ、前記半導体発光素子の前記少なくとも１つの第２電極に対応する少なくとも１つの第２配線電極と、
前記下層半導体層上に設けられ、前記ＳＯＩ基板を貫通する第１ビア電極によって前記少なくとも１つの第１配線電極に接続された第１実装電極と、
前記下層半導体層上に絶縁膜を介して設けられ、前記下層半導体層及び前記層間絶縁膜を貫通して前記上層半導体層に達する第２ビア電極によって前記上層半導体層に接続された第２実装電極と、を有する支持基板。
【請求項10】
前記上層半導体層及び前記下層半導体層はｎ－Ｓｉ層であり、前記下層半導体層は前記第１実装電極に接続され、前記下層半導体層表面に設けられ、前記第２実装電極に接続され、前記下層半導体層にｐｎ接合を形成する不純物拡散領域を有する、請求項９に記載の支持基板。
【請求項11】
前記上層半導体層上に設けられ、前記少なくとも１つの第２配線電極に接続された金属電極層を有する、請求項９又は１０に記載の支持基板。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体発光装置及び半導体発光素子の支持基板、特に発光ダイオード（ＬＥＤ）などの半導体発光素子を有する半導体発光装置及び半導体発光素子の支持基板に関する。
【背景技術】
【0002】
近年、高出力化や配光制御のため、発光ダイオード（ＬＥＤ）などの半導体発光素子を複数デバイス内に配置して用いることが行われている。
【0003】
例えば、自動車用ヘッドライトにおいて、走行環境に合わせて配光を制御する配光可変型のヘッドランプ（ADB: Adaptive Driving Beam）が知られている。また、高出力の照明用ＬＥＤパッケージや、ＬＥＤを高密度に配置した情報通信機器用のＬＥＤパッケージなどが知られている。
【0004】
しかし、発光効率が高く、均一な発光が得られる高出力半導体発光素子が一層求められている。また、発光素子の性能低下を防ぎつつ、保護素子等の付加機能を備え、素子破壊が生じ難い半導体発光装置が求められている。
【0005】
例えば、特許文献１には、裏面に保護素子を形成した発光素子を樹脂製のキャリアに搭載した備えた半導体発光装置が開示されている。また、特許文献２には、保護素子を発光素子の実装基板に設けた半導体発光装置が開示されている。特許文献３には、保護素子を半導体基板内に設けた半導体発光装置が開示されている。
【先行技術文献】
【特許文献】
【0006】
【文献】特許第６５７１８０５号公報
【文献】国際公開ＷＯ２０１３／１８７３１８号公報
【文献】米国特許ＵＳ ２０１３／００２０５９８ Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は上記した点に鑑みてなされたものであり、発光効率が高く、均一な発光が得られる高出力半導体発光装置を提供することを目的とする。また、発光効率が高く、均一な発光が得られるとともに、保護素子によって素子破壊が生じ難い半導体発光装置を提供することを目的とする。
【0008】
さらに、発光効率が高く、均一な発光が得られるとともに、保護素子によって素子破壊が生じ難い高出力半導体発光素子に用いられる支持基板を提供する。
【課題を解決するための手段】
【0009】
本発明の１実施形態による半導体発光装置は、
第１導電型の第１の半導体層、発光層及び第２の導電型の第２の半導体層が積層され、前記第１の半導体層側の面に前記第１の半導体層に接続された少なくとも１つの第１素子電極及び前記第２の半導体層に接続された少なくとも１つの第２素子電極が設けられた半導体発光積層体と、
上層半導体層、下層半導体層、及び前記上層半導体層と前記下層半導体層との間に設けられた層間絶縁膜からなるＳＯＩ基板を有し、
前記ＳＯＩ基板は、
前記上層半導体層上に絶縁膜を介して設けられ、前記半導体発光素子の前記少なくとも１つの第１素子電極に対応する少なくとも１つの第１配線電極と、前記上層半導体層上に前記上層半導体層に接続されて設けられ、前記半導体発光積層体の前記少なくとも１つの第２素子電極に対応する少なくとも１つの第２配線電極と、
前記下層半導体層上に設けられ、前記ＳＯＩ基板を貫通する第１ビア電極によって前記少なくとも１つの第１配線電極に接続された第１実装電極と、
前記下層半導体層上に絶縁膜を介して設けられ、前記下層半導体層及び前記層間絶縁膜を貫通して前記上層半導体層に達する第２ビア電極によって前記上層半導体層に接続された第２実装電極と、を有し、
前記半導体発光積層体の前記少なくとも１つの第１素子電極及び前記少なくとも１つの第２素子電極は、それぞれ前記ＳＯＩ基板の前記少なくとも１つの第１配線電極及び前記少なくとも１つの第２配線電極に接合されている。
第１導電型の第１の半導体層、発光層及び第２の導電型の第２の半導体層が積層され、前記第１の半導体層側の面に前記第１の半導体層に接続された少なくとも１つの第１素子電極及び前記第２の半導体層に接続された少なくとも１つの第２素子電極が設けられた半導体発光積層体と、
上層半導体層、下層半導体層、及び前記上層半導体層と前記下層半導体層との間に設けられた層間絶縁膜からなるＳＯＩ基板を有し、
前記ＳＯＩ基板は、
前記上層半導体層上に絶縁膜を介して設けられ、前記半導体発光素子の前記少なくとも１つの第１素子電極に対応する少なくとも１つの第１配線電極と、前記上層半導体層上に前記上層半導体層に接続されて設けられ、前記半導体発光積層体の前記少なくとも１つの第２素子電極に対応する少なくとも１つの第２配線電極と、
前記下層半導体層上に設けられ、前記ＳＯＩ基板を貫通する第１ビア電極によって前記少なくとも１つの第１配線電極に接続された第１実装電極と、
前記下層半導体層上に絶縁膜を介して設けられ、前記下層半導体層及び前記層間絶縁膜を貫通して前記上層半導体層に達する第２ビア電極によって前記上層半導体層に接続された第２実装電極と、を有し、
前記半導体発光積層体の前記少なくとも１つの第１素子電極及び前記少なくとも１つの第２素子電極は、それぞれ前記ＳＯＩ基板の前記少なくとも１つの第１配線電極及び前記少なくとも１つの第２配線電極に接合されている。
【0010】
本発明の他の実施形態による支持基板は、
第１及び第２の導電型をそれぞれ有する第１及び第２の半導体層、及び前記第１及び第２の半導体層間に設けられた発光層を有し、一方の面側に前記第１の半導体層に接続された少なくとも１つの第１電極及び前記第２の半導体層に接続された少なくとも１つの第２電極が設けられた半導体発光素子を搭載するための支持基板であって、
上層半導体層、下層半導体層、及び前記上層半導体層と前記下層半導体層との間に設けられた層間絶縁膜からなるＳＯＩ基板を有し、
前記ＳＯＩ基板は、
前記上層半導体層上に絶縁膜を介して設けられ、前記半導体発光素子の前記少なくとも１つの第１電極に対応する少なくとも１つの第１配線電極と、前記上層半導体層上に前記上層半導体層に接続されて設けられ、前記半導体発光積層体の前記少なくとも１つの第２電極に対応する少なくとも１つの第２配線電極と、
前記下層半導体層上に設けられ、前記ＳＯＩ基板を貫通する第１ビア電極によって前記少なくとも１つの第１配線電極に接続された第１実装電極と、
前記下層半導体層上に絶縁膜を介して設けられ、前記下層半導体層及び前記層間絶縁膜を貫通して前記上層半導体層に達する第２ビア電極によって前記上層半導体層に接続された第２実装電極と、を有する。
第１及び第２の導電型をそれぞれ有する第１及び第２の半導体層、及び前記第１及び第２の半導体層間に設けられた発光層を有し、一方の面側に前記第１の半導体層に接続された少なくとも１つの第１電極及び前記第２の半導体層に接続された少なくとも１つの第２電極が設けられた半導体発光素子を搭載するための支持基板であって、
上層半導体層、下層半導体層、及び前記上層半導体層と前記下層半導体層との間に設けられた層間絶縁膜からなるＳＯＩ基板を有し、
前記ＳＯＩ基板は、
前記上層半導体層上に絶縁膜を介して設けられ、前記半導体発光素子の前記少なくとも１つの第１電極に対応する少なくとも１つの第１配線電極と、前記上層半導体層上に前記上層半導体層に接続されて設けられ、前記半導体発光積層体の前記少なくとも１つの第２電極に対応する少なくとも１つの第２配線電極と、
前記下層半導体層上に設けられ、前記ＳＯＩ基板を貫通する第１ビア電極によって前記少なくとも１つの第１配線電極に接続された第１実装電極と、
前記下層半導体層上に絶縁膜を介して設けられ、前記下層半導体層及び前記層間絶縁膜を貫通して前記上層半導体層に達する第２ビア電極によって前記上層半導体層に接続された第２実装電極と、を有する。
【図面の簡単な説明】
【0011】
【図1A】本発明の第１の実施形態による半導体発光装置１０の断面を模式的に示す断面図である。
【図1B】半導体発光装置１０の半導体発光素子部及び支持基板部を分離して示す断面図である。
【図1C】保護素子１７と半導体発光素子３１の接続を示す回路図である。
【図2A】支持基板１１の上面、すなわち半導体発光素子３１との接合側の面を模式的に示す平面図である。
【図2B】支持基板１１の裏面、すなわちＰＣＢ基板などの回路基板上に半導体発光装置１０が実装される面を模式的に示す平面図である。
【図3A】半導体発光素子３１の上面を模式的に示す平面図である。
【図3B】半導体発光素子３１の裏面（支持基板１１との接合面）を模式的に示す平面図である。
【図4A】支持基板１１の製造方法を模式的に示す断面図である。
【図4B】支持基板１１の製造方法を模式的に示す断面図である。
【図4C】支持基板１１の製造方法を模式的に示す断面図である。
【図5A】本発明の第２の実施形態による半導体発光装置５０の断面を模式的に示す断面図である。
【図5B】第２の実施形態による半導体発光装置５０の半導体発光素子３１及び支持基板１１を分離して示す断面図である。
【図6】第２の実施形態における金属電極層５５の形成方法を模式的に示す断面図である。
【発明を実施するための形態】
【0012】
以下においては、本発明の好適な実施形態について説明するが、これらを適宜改変し、組合せてもよい。また、以下の説明及び添付図面において、実質的に同一又は等価な部分には同一の参照符を付して説明する。
［第１の実施形態］
図１Ａは、本発明の第１の実施形態による半導体発光装置１０の断面を模式的に示す断面図である。図１Ｂは、図１Ａに対応し、半導体発光装置１０の半導体発光素子部及び支持基板部を分離して示す断面図である。なお、図１Ａ及び図１Ｂは、図２Ａ及び図３Ｂに示すＡ－Ａ線に沿った断面図である。
［第１の実施形態］
図１Ａは、本発明の第１の実施形態による半導体発光装置１０の断面を模式的に示す断面図である。図１Ｂは、図１Ａに対応し、半導体発光装置１０の半導体発光素子部及び支持基板部を分離して示す断面図である。なお、図１Ａ及び図１Ｂは、図２Ａ及び図３Ｂに示すＡ－Ａ線に沿った断面図である。
【0013】
半導体発光装置１０は、支持基板１１と支持基板１１に接合された半導体発光素子３１とを有する。より詳細には、支持基板１１は、第１の基板半導体層１３と、第２の基板半導体層１５と、第１の基板半導体層１３及び第２の基板半導体層１５間に設けられた層間絶縁膜１４からなる。
【0014】
また、支持基板１１の裏面には、半導体発光素子３１に電気的に接続され、半導体発光素子３１を駆動するための第１実装電極２４Ａ及び第２実装電極２４Ｂが設けられている。
【0015】
また、ＳＯＩ基板１２の第２の基板半導体層１５には保護素子１７が設けられている。保護素子１７は半導体発光素子３１に電気的に接続され、半導体発光素子３１の保護回路として機能する。
【0016】
半導体発光素子である発光ダイオード（以下、ＬＥＤ素子ともいう。）３１は、第２の半導体層としてのｎ型半導体層３３と、第１の半導体層としてのｐ型半導体層３５と、ｎ型半導体層３３及びｐ型半導体層３５間に設けられた発光層３４からなる半導体発光積層体（以下、ＬＥＤ半導体層と称する。）３２を有している。
【0017】
本実施形態では、成長最表面層であるｐ型半導体層３５（第１導電型の半導体層）を下面としてＬＥＤ素子３１を支持基板１１に接合し、ｎ型半導体層３３（第２導電型の半導体層）を半導体発光装置１０の表面層としている。半導体発光素子３１からの発光はｎ型半導体層３３から半導体発光装置１０の外部に放射される（放射光ＬＯ）。
【0018】
なお、本実施形態においては、第１導電型がｐ型であり、第２導電型がｎ型である場合について説明するが、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。
【0019】
図１Ｂは、説明及び理解の容易さのため、支持基板１１と半導体発光素子３１とを分離して示す模式的な断面図である。以下に、図１Ｂを参照して支持基板１１及び半導体発光素子３１について詳細に説明する。
（支持基板１１）
支持基板１１は、半導体層間に層間絶縁膜が挟まれた基板、例えばＳＯＩ（Silicon on Insulator）基板１２を有している。第１の基板半導体層１３及び第２の基板半導体層１５は、例えばＰ（リン）又はＡｓ（ヒ素）がドープされたｎ型Ｓｉ（シリコン）層であり、層間絶縁膜１４はＳｉＯ2膜である。以下において、第１の基板半導体層１３及び第２の基板半導体層１５を、それぞれ上層Ｓｉ層１３及び下層Ｓｉ層１５と称する。
（支持基板１１）
支持基板１１は、半導体層間に層間絶縁膜が挟まれた基板、例えばＳＯＩ（Silicon on Insulator）基板１２を有している。第１の基板半導体層１３及び第２の基板半導体層１５は、例えばＰ（リン）又はＡｓ（ヒ素）がドープされたｎ型Ｓｉ（シリコン）層であり、層間絶縁膜１４はＳｉＯ2膜である。以下において、第１の基板半導体層１３及び第２の基板半導体層１５を、それぞれ上層Ｓｉ層１３及び下層Ｓｉ層１５と称する。
【0020】
なお、支持基板１１は、ＳＯＩ（Silicon on Insulator）基板に限定されない。本明細書においては、Ｇｅ（ゲルマニウム）などの半導体層間に層間絶縁膜が挟まれた構造の基板をＳＯＩ（Semiconductor on Insulator）基板とも称して説明する。
【0021】
支持基板１１の上面（ＬＥＤ素子３１との接合側の面）には、第１配線電極２２Ａ及び第２配線電極２２Ｂが備えられている（以下、特に区別しない場合には、配線電極２２と総称する。）。
【0022】
本実施形態においては、第１配線電極２２Ａは、半導体発光素子３１の第１素子電極（ｐ－電極）に接続されるｐ－配線電極であり、第２配線電極２２Ｂは、半導体発光素子３１の第２素子電極（ｎ－電極）に接続されるｎ－配線電極である。
【0023】
第１配線電極（ｐ－配線電極）２２Ａ及び第２配線電極（ｎ－配線電極）２２Ｂは、絶縁膜（例えばＳｉＯ2膜）である保護膜２８Ａによって保護されている。第１配線電極２２Ａは、上層Ｓｉ層１３上の絶縁膜２５を介して設けられ、上層Ｓｉ層１３とは電気的に絶縁されている。第２配線電極２２Ｂは、上層Ｓｉ層１３上に設けられ、上層Ｓｉ層１３にオーミック接触している。
【0024】
また、支持基板１１の裏面には、第１実装電極２４Ａ及び第２実装電極２４Ｂ（以下、特に区別しない場合には、実装電極２４と総称する。）が設けられている。第１実装電極２４Ａ及び第２実装電極２４Ｂは、ＰＣＢ基板などの回路基板上の配線に接続される。
【0025】
本実施形態においては、第１実装電極２４Ａはアノード電極であり、第２実装電極２４Ｂはカソード電極である。アノード電極２４Ａ及びカソード電極２４Ｂは、絶縁膜（例えばＳｉＯ2膜）である保護膜２８Ｂによって保護されている。
【0026】
アノード電極２４Ａは、ＳＯＩ基板１２の裏面（下層Ｓｉ層１５の裏面）から上面（上層Ｓｉ層１３の表面）に達する金属ビア２３を介して第１配線電極２２Ａに接続されている。また、第１配線電極２２Ａ、金属ビア２３及びアノード電極２４Ａは、絶縁膜２５によってＳＯＩ基板１２とは絶縁されている。
【0027】
なお、金属ビア２３は、第１配線電極２２Ａとアノード電極２４Ａの導通不良の防止、また、半導体発光素子３１が発する熱の放熱性を向上する観点から複数設けられていることが望ましい。
【0028】
ＳＯＩ基板１２にはＳＯＩ基板１２の裏面から上層Ｓｉ層１３の表面又はその内部に達するビア（ビアホール）２６が設けられている。カソード電極２４Ｂは、ビア２６を介して上層Ｓｉ層１３に電気的に接続されている。
【0029】
より詳細には、ビア２６の内壁上には絶縁膜２７が設けられている。カソード電極２４Ｂは、絶縁膜２７上に形成されるとともに、下層Ｓｉ層１５の裏面から上層Ｓｉ層１３に達するビア電極部２４Ｖを有している。また、カソード電極２４Ｂは下層Ｓｉ層１５とは絶縁されている。
【0030】
カソード電極２４Ｂのビア電極部２４Ｖは、ビア２６から露出する上層Ｓｉ層１３にオーミック接触によって接続されている。従って、カソード電極２４Ｂは、上層Ｓｉ層１３を介して第２配線電極２２Ｂに電気的に接続されている。
【0031】
なお、ビア電極部２４Ｖを含むビア２６は、第２配線電極２２Ｂと上層Ｓｉ層１３Ａの導通不良の防止、また半導体発光素子３１が発する熱の放熱性を向上の観点から複数設けられていることが望ましい。
【0032】
さらに、ＳＯＩ基板１２の下層Ｓｉ層１５には保護素子１７が設けられている。より詳細には、下層Ｓｉ層１５にはＢ（ボロン）又はＡｌ（アルミニウム）等の不純物が拡散された不純物拡散領域１７Ｄ（ｐ－Ｓｉ領域）が形成され、不純物拡散領域１７Ｄと不純物拡散領域１７Ｄに接する下層Ｓｉ層１５とのｐｎ接合によりツェナーダイオード（ＺＤ）である保護素子１７（図中、破線部）が形成されている。
【0033】
保護素子１７の一端である不純物拡散領域１７Ｄ（ｐ－Ｓｉ領域）は、カソード電極２４Ｂに接続されている。保護素子１７の他端は下層Ｓｉ層１５に接続され、下層Ｓｉ層１５（ｎ－Ｓｉ層）を介してアノード電極２４Ａに電気的に接続されている。
【0034】
より具体的には、図１Ｃに示すように、保護素子１７の正極（アノード）及び負極（カソード）はそれぞれ半導体発光素子３１のカソード電極２４Ｂ及びアノード電極２４Ａに接続され、半導体発光素子３１と並列接続であるように形成されている。
【0035】
第１配線電極２２Ａは、例えばＮｉ（ニッケル）／Ａｕ（金）からなり、第２配線電極２２Ｂは、例えば、Ｔｉ（チタン）又はＮｉ／Ａｕからなる。また、アノード電極２４Ａ及びカソード電極２４Ｂは、例えばＮｉ／Ａｕからなる。これらの電極においては、Ａｕが表面層である。
（半導体発光素子３１）
第１の実施形態において、ＬＥＤ素子３１は、ＬＥＤ半導体層（半導体発光積層体）３２として、いわゆるシンフィルムＬＥＤ（thin-film LED）が用いられている。より具体的には、ＬＥＤ半導体層３２は、成長基板上にエピタキシャル成長したＬＥＤ構造を有する半導体積層体（シンフィルムＬＥＤ）を成長基板から取り外した構成を有している。
（半導体発光素子３１）
第１の実施形態において、ＬＥＤ素子３１は、ＬＥＤ半導体層（半導体発光積層体）３２として、いわゆるシンフィルムＬＥＤ（thin-film LED）が用いられている。より具体的には、ＬＥＤ半導体層３２は、成長基板上にエピタキシャル成長したＬＥＤ構造を有する半導体積層体（シンフィルムＬＥＤ）を成長基板から取り外した構成を有している。
【0036】
なお、ＬＥＤ半導体層３２は、シンフィルムＬＥＤに限定されず、一方の面側にｐ－電極及びｎ－電極が設けられた半導体発光積層体を用いることができる。
【0037】
ＬＥＤ半導体層３２は、ｎ型半導体層（第２の半導体層）３３、発光層３４及びｐ型半導体層（第１の半導体層）３５を有している。ｎ型半導体層３３及びｐ型半導体層３５は、それぞれ少なくとも１つの半導体層からなり、障壁層、電流拡散層、コンタクト層など、特性向上等の設計に応じた種々の半導体層を有していてもよい。
【0038】
ＬＥＤ半導体層３２は、例えばＧａＮ系の半導体層からなる青色発光の発光半導体層であるが、これに限定されない。発光層３４は、例えば単一量子井戸（ＳＱＷ）又は多重量子井戸（ＭＱＷ）構造を有している。
【0039】
ＬＥＤ半導体層３２には、ｐ－電極（第１素子電極）３６Ａ及びｎ－電極（第２素子電極）３６Ｂが設けられている。ｐ－電極３６Ａはｐ型半導体層３５の表面上に形成され、ｐ型半導体層３５とオーミック接触により接続されている。
【0040】
ＬＥＤ半導体層３２には、ｐ型半導体層３５の表面からｎ型半導体層３３に達するビア３６Ｖが形成され、ｎ－電極３６Ｂは、ビア３６Ｖから露出するｎ型半導体層３３に設けられ、オーミック接触により接続されている。
【0041】
ＬＥＤ半導体層３２の側面、底面（支持基板１１との接合側の面）及びビア３６Ｖの内壁面上には、ＳｉＯ2からなる素子保護膜３８が設けられている。素子保護膜３８により、ＬＥＤ半導体層３２の側面が保護されるとともに、ｐ－電極３６Ａ及びｎ－電極３６Ｂ、ビア３６Ｖの内壁面が保護されている。
【0042】
ｐ－電極３６Ａは、透光性導電膜のＩＴＯ（インジウムスズ酸化物）、Ｎｉ（ニッケル）、Ｐｔ（白金）及びＡｇ（銀）反射膜がｐ型半導体層３５上にこの順で形成されたＩＴＯ／Ｎｉ／Ｐｔ／Ａｇ層からなる。なお、ｐ－電極３６Ａには、反射膜が設けられていることが好適であるが、反射膜は設けられていなくてもよい。
【0043】
ｎ－電極３６Ｂは、Ｔｉ（チタン）又はＮｉ（ニッケル）及びＡｕ（金）がｎ型半導体層３３上にこの順で形成された（Ｔｉ又はＮｉ）／Ａｕ層からなる。
【0044】
なお、ｐ－電極３６Ａ及びｎ－電極３６Ｂの材料及び構造は上記に限定されない。光反射による取り出し効率向上、オーミック特性、素子信頼性（寿命）などの特性を考慮して適宜選択し得る。
（支持基板１１及び半導体発光素子３１の接合）
支持基板１１及び半導体発光素子３１は、接合層４１Ａ及び接合層４１Ｂによって接合され、図１Ａに示す半導体発光装置１０が形成される。
（支持基板１１及び半導体発光素子３１の接合）
支持基板１１及び半導体発光素子３１は、接合層４１Ａ及び接合層４１Ｂによって接合され、図１Ａに示す半導体発光装置１０が形成される。
【0045】
より詳細には、支持基板１１の第１配線電極（ｐ－配線電極）２２Ａは接合層４１Ａによって半導体発光素子３１のｐ－電極３６Ａに接合される。支持基板１１の第２配線電極２２Ｂは接合層４１Ｂによって半導体発光素子３１のｎ－電極３６Ｂに接合される。
（支持基板１１及び半導体発光素子３１の上面及び裏面）
図２Ａは、支持基板１１の上面、すなわち半導体発光素子３１との接合側の面を模式的に示す平面図である。図２Ｂは、支持基板１１の裏面、すなわちＰＣＢ基板などの回路基板上に半導体発光装置１０が実装される面を模式的に示す平面図である。
（支持基板１１及び半導体発光素子３１の上面及び裏面）
図２Ａは、支持基板１１の上面、すなわち半導体発光素子３１との接合側の面を模式的に示す平面図である。図２Ｂは、支持基板１１の裏面、すなわちＰＣＢ基板などの回路基板上に半導体発光装置１０が実装される面を模式的に示す平面図である。
【0046】
図２Ａに示すように、支持基板１１上には円形状の複数の第２配線電極２２Ｂ（ｎ－配線電極）が配されている（本実施形態の場合、５つ）。複数の第２配線電極２２Ｂは、絶縁膜である保護膜２８Ａによって第１配線電極（ｐ－配線電極）２２Ａとは絶縁されている。
【0047】
なお、複数の第２配線電極２２Ｂは電流拡散が良好であり、発光が均一となる個数、位置、大きさで形成されていればよい。
【0048】
また、複数の第２配線電極２２Ｂ及び保護膜２８Ａの領域を除いて、ＳＯＩ基板１２の上層Ｓｉ層１３の表面全面に亘って第１配線電極２２Ａが配されている。
【0049】
【0050】
図３Ａは、半導体発光素子３１の上面、すなわち放射光ＬＯが出射される面であり、ｎ型半導体層３３の表面を模式的に示す平面図である。また、図３Ｂは、半導体発光素子３１の裏面（支持基板１１との接合面）を模式的に示す平面図である。
（支持基板１１の電極変換機能）
支持基板１１は、いわば電極変換機能を有している。具体的には、図３Ｂに示すように、半導体発光素子３１の裏面（支持基板１１との接合面）には１つのｐ－電極３６Ａと、複数のｎ－電極３６Ｂ（本実施形態の場合、５つ）が設けられている。
（支持基板１１の電極変換機能）
支持基板１１は、いわば電極変換機能を有している。具体的には、図３Ｂに示すように、半導体発光素子３１の裏面（支持基板１１との接合面）には１つのｐ－電極３６Ａと、複数のｎ－電極３６Ｂ（本実施形態の場合、５つ）が設けられている。
【0051】
なお、ｐ－電極３６Ａ及びｎ－電極３６Ｂは少なくとも１つ設けられていればよいが、ｎ－電極３６Ｂは複数設けられていることが好ましい。ｐ－電極３６Ａ及びｎ－電極３６Ｂは、電流拡散及び発光輝度に応じて、適宜その個数、大きさ及び配置を設計し得る。
【0052】
一方、図２Ａに示すように、支持基板１１の上面（半導体発光素子３１との接合面）には、半導体発光素子３１のｐ－電極３６Ａ及びｎ－電極３６Ｂに対応した個数、大きさ及び配置の第１配線電極２２Ａ及び第２配線電極２２Ｂが設けられている。
【0053】
なお、ｎ－電極３６Ｂは、複数（ｎ個、ｎは２以上の整数）設けられていることが好ましい。この場合、半導体発光素子３１の底面に設けられた当該複数のｎ－電極３６Ｂは、対称位置であるように配置されていることが好ましい。例えば、図３Ｂに示すように、当該複数のｎ－電極３６Ｂは、半導体発光素子３１の中心点Ｃ又は中心線（例えば、対称線Ａ－Ａ）に対して対称位置に配置されていることが好ましい。
【0054】
また、本実施形態では、ｎ－電極３６Ｂが円形状を有する場合を例に説明したが、これに限らない。ｎ－電極３６Ｂは、半導体発光素子３１の形状及び大きさ、ｎ－電極３６Ｂの数、大きさ及び配置等に応じた形状を有していれば良い。また、複数のｎ－電極３６Ｂが同一形状を有していなくてもよい。
【0055】
また、図３Ｂに示すように、半導体発光素子３１のｐ－電極３６Ａは、ｎ－電極３６Ｂの形成領域（すなわち、ｎ－電極３６Ｂの領域及びｎ－電極３６Ｂの縁部を保護する素子保護膜３８の領域）を除いて、ｐ型半導体層３５上の全面に亘る電極、いわゆる全面電極として形成されていることが好ましい。
【0056】
そして、図２Ｂに示すように、支持基板１１の裏面（すなわち、回路基板上に半導体発光装置１０が搭載される面）には、各１つのアノード電極２４Ａ及びカソード電極２４Ｂが設けられ、それぞれ半導体発光素子３１のｐ－電極３６Ａ及びｎ－電極３６Ｂが接続されている。
【0057】
すなわち、電流拡散などの素子特性向上のために、半導体発光素子３１に複数のｐ－電極３６Ａ及び／又はｎ－電極３６Ｂが設けられていても、支持基板１１のアノード電極２４Ａ及びカソード電極２４Ｂを各１つに集約することができ、ＰＣＢ基板などの回路基板の配線が容易となる。
［支持基板１１の製造方法］
以下に、図４Ａ～図４Ｃは支持基板１１の製造方法を模式的に示す断面図である。図４Ａ～図４Ｃを参照して支持基板１１の製造方法について、詳細かつ具体的に説明する。支持基板１１は、以下のステップ－１ないしステップ－１２（ＳＴ－１～ＳＴ－１２）によって製造された。
（ＳＴ－１）
Ｐ又はＡｓがドープされたｎ－Ｓｉ層である上層Ｓｉ層１３、下層Ｓｉ層１５及びＳｉＯ2膜からなる層間絶縁膜１４を有するＳＯＩ基板１２を準備した。
（ＳＴ－２）
下層Ｓｉ層１５の下面表面からＢ又はＡｌ等の不純物を、イオンインプランテーション又は熱拡散などにより拡散し、ｐ－不純物の拡散領域１７Ｄ（ｐ－Ｓｉ領域）を形成した。これにより下層Ｓｉ層１５にツェナーダイオードである保護素子１７（図中、破線部）が形成された。
（ＳＴ－３）
下層Ｓｉ層１５の下面から上層Ｓｉ層１３の表面に達するビア（貫通孔）２３Ｖを形成した。
（ＳＴ－４）
ＴＥＯＳ（テトラエトキシシラン）を用いたプラズマＣＶＤにより基板絶縁膜２５であるＳｉＯ2膜を形成した。上層Ｓｉ層１３の表面、下層Ｓｉ層１５の下面及びビア２３Ｖの内壁面が絶縁膜２５で被覆された。
（ＳＴ－５）
スパッタ、又は、無電界メッキ及び電界メッキにより、銅（Ｃｕ）層を上層Ｓｉ層１３の表面上及び下層Ｓｉ層１５の下面上に形成した。また、ビア２３Ｖの内部をＣｕで充填した。
［支持基板１１の製造方法］
以下に、図４Ａ～図４Ｃは支持基板１１の製造方法を模式的に示す断面図である。図４Ａ～図４Ｃを参照して支持基板１１の製造方法について、詳細かつ具体的に説明する。支持基板１１は、以下のステップ－１ないしステップ－１２（ＳＴ－１～ＳＴ－１２）によって製造された。
（ＳＴ－１）
Ｐ又はＡｓがドープされたｎ－Ｓｉ層である上層Ｓｉ層１３、下層Ｓｉ層１５及びＳｉＯ2膜からなる層間絶縁膜１４を有するＳＯＩ基板１２を準備した。
（ＳＴ－２）
下層Ｓｉ層１５の下面表面からＢ又はＡｌ等の不純物を、イオンインプランテーション又は熱拡散などにより拡散し、ｐ－不純物の拡散領域１７Ｄ（ｐ－Ｓｉ領域）を形成した。これにより下層Ｓｉ層１５にツェナーダイオードである保護素子１７（図中、破線部）が形成された。
（ＳＴ－３）
下層Ｓｉ層１５の下面から上層Ｓｉ層１３の表面に達するビア（貫通孔）２３Ｖを形成した。
（ＳＴ－４）
ＴＥＯＳ（テトラエトキシシラン）を用いたプラズマＣＶＤにより基板絶縁膜２５であるＳｉＯ2膜を形成した。上層Ｓｉ層１３の表面、下層Ｓｉ層１５の下面及びビア２３Ｖの内壁面が絶縁膜２５で被覆された。
（ＳＴ－５）
スパッタ、又は、無電界メッキ及び電界メッキにより、銅（Ｃｕ）層を上層Ｓｉ層１３の表面上及び下層Ｓｉ層１５の下面上に形成した。また、ビア２３Ｖの内部をＣｕで充填した。
【0058】
これにより、Ｃｕ層である下地金属層２１Ａ（上層Ｓｉ層１３の表面）、下地金属層２９（下層Ｓｉ層１５の下面）及び金属ビア２３が形成された。
（ＳＴ－６）
下層Ｓｉ層１５の下面から上層Ｓｉ層１３に達するビア（貫通孔）２６を形成した。より詳細には、Ｄ－ＲＩＥ（Deep RIE）プロセス又はボッシュプロセスによって、内壁にＳｉＯ2膜（絶縁膜２７）を形成しつつエッチングを行い、ビア２６を形成した。
（ＳＴ－７）
ウエットエッチング又はドライエッチングにより、基板絶縁膜２５及び下地金属層（Ｃｕ層）２９をエッチングし、不純物拡散領域１７Ｄ及び下層Ｓｉ層１５を露出させる孔部２６Ｒを形成した。
（ＳＴ－８）
電子ビーム（ＥＢ）法又はスパッタにより、下層Ｓｉ層１５の下面にＮｉ及びＡｕをこの順で蒸着し、Ｎｉ／Ａｕ層である裏面電極層２４を形成した。
（ＳＴ－６）
下層Ｓｉ層１５の下面から上層Ｓｉ層１３に達するビア（貫通孔）２６を形成した。より詳細には、Ｄ－ＲＩＥ（Deep RIE）プロセス又はボッシュプロセスによって、内壁にＳｉＯ2膜（絶縁膜２７）を形成しつつエッチングを行い、ビア２６を形成した。
（ＳＴ－７）
ウエットエッチング又はドライエッチングにより、基板絶縁膜２５及び下地金属層（Ｃｕ層）２９をエッチングし、不純物拡散領域１７Ｄ及び下層Ｓｉ層１５を露出させる孔部２６Ｒを形成した。
（ＳＴ－８）
電子ビーム（ＥＢ）法又はスパッタにより、下層Ｓｉ層１５の下面にＮｉ及びＡｕをこの順で蒸着し、Ｎｉ／Ａｕ層である裏面電極層２４を形成した。
【0059】
これにより、保護素子（ツェナーダイオード）１７の電極となる拡散領域１７Ｄ及び下層Ｓｉ層１５のオーミック接触が形成された。また、上層Ｓｉ層１３とのオーミック接触電極であるカソード電極２４Ｂのビア電極部２４Ｖが形成された。
【0060】
なお、裏面電極層２４を厚く形成してビア２６をビア電極部２４Ｖによって埋設することもできる。この場合、ビア電極部２４Ｖによる放熱性を向上できる。
（ＳＴ－９）
上層Ｓｉ層１３上の下地金属層（Ｃｕ層）２１Ａ上にＮｉ／Ａｕ層２２Ａを形成した。
（ＳＴ－１０）
ウエットエッチング又はドライエッチングにより、上層Ｓｉ層１３上の下地金属層２１Ａ及びＮｉ／Ａｕ層２２Ａ、及び、下層Ｓｉ層１５の下面上の下地金属層２９及び裏面電極層２４をエッチングした。
（ＳＴ－９）
上層Ｓｉ層１３上の下地金属層（Ｃｕ層）２１Ａ上にＮｉ／Ａｕ層２２Ａを形成した。
（ＳＴ－１０）
ウエットエッチング又はドライエッチングにより、上層Ｓｉ層１３上の下地金属層２１Ａ及びＮｉ／Ａｕ層２２Ａ、及び、下層Ｓｉ層１５の下面上の下地金属層２９及び裏面電極層２４をエッチングした。
【0061】
これにより、第１配線電極２２Ａ、アノード電極２４Ａ及びカソード電極２４Ｂの電極パターニングがなされた。
（ＳＴ－１１）
電子ビーム（ＥＢ）法又はスパッタにより、ステップＳＴ－１０により露出した上層Ｓｉ層１３上に、Ｔｉ（チタン）又はＮｉ、Ａｕをこの順で蒸着し、（Ｔｉ又はＮｉ）／Ａｕ層である第２配線電極２２Ｂを形成した。
（ＳＴ－１２）
スパッタ又はＴＥＯＳを用いたプラズマＣＶＤにより、基板保護膜２８Ａ及び２８Ｂを形成した。
（ＳＴ－１１）
電子ビーム（ＥＢ）法又はスパッタにより、ステップＳＴ－１０により露出した上層Ｓｉ層１３上に、Ｔｉ（チタン）又はＮｉ、Ａｕをこの順で蒸着し、（Ｔｉ又はＮｉ）／Ａｕ層である第２配線電極２２Ｂを形成した。
（ＳＴ－１２）
スパッタ又はＴＥＯＳを用いたプラズマＣＶＤにより、基板保護膜２８Ａ及び２８Ｂを形成した。
【0062】
以上のステップＳＴ－１乃至ＳＴ－１２によって支持基板１１が製造された。
【0063】
特に、第１の基板半導体層１３と第２の基板半導体層１５を隔てる層間絶縁膜１４を、当該層間絶縁膜の膜面に対して垂直方向に貫通する金属ビア２３及びビア電極部２４Ｖにより、支持基板１１の上下方向の伝熱性（放熱性）を向上させている。
【0064】
以上により製造された支持基板１１を、上記したように、接合層４１Ａ及び接合層４１Ｂによって半導体発光素子３１に接合することによって半導体発光装置１０が製造された。
【0065】
上記した第１の実施形態の半導体発光装置１０によれば、発光効率が高く、均一な発光が得られる高出力半導体発光装置を提供することできる。また、均一な発光が得られるとともに、保護素子によって素子破壊が生じ難い高出力半導体発光装置を提供することできる。
【0066】
また、層間絶縁膜１４を貫通する金属ビア２３及びビア電極部２４Ｖによる放熱性の向上により高出力半導体発光装置を提供することができる。
【0067】
また、半導体発光装置が実装される回路基板等の配線が容易となる高出力半導体発光装置を提供することできる。
［第２の実施形態］
図５Ａは、本発明の第２の実施形態による半導体発光装置５０の断面を模式的に示す断面図である。図５Ｂは、図５Ａに対応し、半導体発光装置５０の半導体発光素子部及び支持基板部を分離して示す断面図である。
［第２の実施形態］
図５Ａは、本発明の第２の実施形態による半導体発光装置５０の断面を模式的に示す断面図である。図５Ｂは、図５Ａに対応し、半導体発光装置５０の半導体発光素子部及び支持基板部を分離して示す断面図である。
【0068】
第２の実施形態による半導体発光装置５０は、上記した第１の実施形態による半導体発光装置１０とは、上層Ｓｉ層１３と絶縁膜２５との間に金属電極層を設けた点にある。
【0069】
より詳細には、図５Ａ及び図５Ｂに示すように、上層Ｓｉ層１３側に設けられた、上層Ｓｉ層１３と第１配線電極２２Ａとの間の絶縁膜を絶縁膜２５Ａとしたとき、上層Ｓｉ層１３と第１配線電極２２Ａとの間に、すなわち上層Ｓｉ層１３上に金属電極層５５が設けられている。
【0070】
金属電極層５５は、第２配線電極２２Ｂ（ｎ－配線電極）に電気的に接続されている。従って、上層Ｓｉ層１３（ｎ－Ｓｉ層）の抵抗率に起因して電流拡散が不十分な場合であっても、電流拡散を向上することができ、発光の面内均一性及び発光効率を向上することができる。
【0071】
なお、金属電極層５５は、上層Ｓｉ層１３の全面に亘って形成されていることが好ましい。
【0072】
図６を参照して、金属電極層５５の形成方法を模式的に示す断面図である。金属電極層５５は、第１の実施形態において説明したステップＳＴ－２後に、下記のステップＳＴ－２Ａとして追加して実行される。
【0073】
また、第１の実施形態におけるＳＴ－３，ＳＴ－４に代わってＳＴ－３’，ＳＴ－４’ が実行される。ステップＳＴ－５以降は、第１の実施形態において説明したステップＳＴ－５～ＳＴ－１２が実行される。
（ＳＴ－２Ａ）
ＳＴ－２において保護素子１７が形成された後、スパッタ、電子ビーム法、抵抗加熱蒸着又はメッキ等により、Ｔｉ又はＮｉ、Ａｕをこの順で蒸着し、（Ｔｉ又はＮｉ）／Ａｕ層である金属電極層５５を形成した。
（ＳＴ－３’）
下層Ｓｉ層１５の下面から金属電極層５５の表面に達するビア（貫通孔）２３Ｖを形成した。
（ＳＴ－４’）
ＴＥＯＳ（テトラエトキシシラン）を用いたプラズマＣＶＤにより基板絶縁膜２５であるＳｉＯ2膜を形成した。上層Ｓｉ層１３の表面、金属電極層５５の表面及びビア２３Ｖの内壁面が絶縁膜２５で被覆された。なお、ここでは金属電極層５５上に形成された絶縁膜を絶縁膜２５Ａ（絶縁膜の一部）として示す。
（ＳＴ－２Ａ）
ＳＴ－２において保護素子１７が形成された後、スパッタ、電子ビーム法、抵抗加熱蒸着又はメッキ等により、Ｔｉ又はＮｉ、Ａｕをこの順で蒸着し、（Ｔｉ又はＮｉ）／Ａｕ層である金属電極層５５を形成した。
（ＳＴ－３’）
下層Ｓｉ層１５の下面から金属電極層５５の表面に達するビア（貫通孔）２３Ｖを形成した。
（ＳＴ－４’）
ＴＥＯＳ（テトラエトキシシラン）を用いたプラズマＣＶＤにより基板絶縁膜２５であるＳｉＯ2膜を形成した。上層Ｓｉ層１３の表面、金属電極層５５の表面及びビア２３Ｖの内壁面が絶縁膜２５で被覆された。なお、ここでは金属電極層５５上に形成された絶縁膜を絶縁膜２５Ａ（絶縁膜の一部）として示す。
【0074】
以上、説明したように、第２の実施形態の半導体発光装置５０によれば、さらに発光効率が高く、均一な発光が得られる高出力半導体発光装置を提供することできる。また、金属電極層５５は、半導体発光素子３１が発生する熱をビア２３及び２６へ導く導熱層（ヒートスプレッダ）として働くので高出力半導体発光装置を提供することができる。また、極めて均一な発光が得られるとともに、保護素子によって素子破壊が生じ難い高出力半導体発光装置を提供することできる。
【0075】
以上、詳細に説明したように、本実施形態の半導体発光装置によれば、発光効率が高く、均一な発光が得られる高出力半導体発光装置を提供することできる。また、均一な発光が得られるとともに、保護素子によって素子破壊が生じ難い高出力半導体発光装置を提供することできる。
【0076】
また、半導体発光装置が実装される回路基板等の配線が容易となる高出力半導体発光装置を提供することできる。
【0077】
さらに、発光効率が高く、均一な発光が得られるとともに、保護素子によって素子破壊が生じ難い高出力半導体発光素子に用いられる支持基板を提供することができる。
【符号の説明】
【0078】
１０，５０：半導体発光装置
１１：支持基板
１２：ＳＯＩ基板
１３：第１の基板半導体層
１４：層間絶縁膜
１５：第２の基板半導体層
１７：保護素子
１７Ｄ：不純物拡散領域
２２Ａ：第１配線電極
２２Ｂ：第２配線電極
２３：金属ビア
２４Ａ：アノード電極
２４Ｂ：カソード電極
２５，２５Ａ：絶縁膜
２６：ビア（貫通孔）
２８Ａ，２８Ｂ，３８Ａ，３８Ｂ：保護膜
３１：半導体発光素子
３２：半導体発光積層体
３３：ｎ型半導体層
３４：発光層
３５：ｐ型半導体層
３６Ａ：ｐ－電極
３６Ｂ：ｎ－電極
５５：金属電極層
１１：支持基板
１２：ＳＯＩ基板
１３：第１の基板半導体層
１４：層間絶縁膜
１５：第２の基板半導体層
１７：保護素子
１７Ｄ：不純物拡散領域
２２Ａ：第１配線電極
２２Ｂ：第２配線電極
２３：金属ビア
２４Ａ：アノード電極
２４Ｂ：カソード電極
２５，２５Ａ：絶縁膜
２６：ビア（貫通孔）
２８Ａ，２８Ｂ，３８Ａ，３８Ｂ：保護膜
３１：半導体発光素子
３２：半導体発光積層体
３３：ｎ型半導体層
３４：発光層
３５：ｐ型半導体層
３６Ａ：ｐ－電極
３６Ｂ：ｎ－電極
５５：金属電極層
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図6】