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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-17
(45)【発行日】2025-01-27
(54)【発明の名称】電源装置及び電源装置の制御方法
(51)【国際特許分類】
H02M 3/28 20060101AFI20250120BHJP
【ＦＩ】
H02M3/28 C
H02M3/28 H
【請求項の数】
4
(21)【出願番号】P 2021018266
(22)【出願日】2021-02-08
(65)【公開番号】P2022121100
(43)【公開日】2022-08-19
【審査請求日】2023-12-11
(73)【特許権者】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】浅見 和博
(72)【発明者】
【氏名】新田 甲之輔
(72)【発明者】
【氏名】惠 隆義
【審査官】上野 力
(56)【参考文献】
【文献】特開２０１９－１４９８６７（ＪＰ，Ａ）
【文献】特開２０１０－１３０８４５（ＪＰ，Ａ）
【文献】特開２０１４－０８７１３４（ＪＰ，Ａ）
【文献】特開２０１５－０４２０８０（ＪＰ，Ａ）
【文献】特開２０１５－１０４２９９（ＪＰ，Ａ）
【文献】特開平３－１４５９７１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／２８
(57)【特許請求の範囲】
【請求項1】
ハイサイドのスイッチング素子の一端が入力コンデンサの高電位側の端子に電気的に接続され、ローサイドのスイッチング素子の一端が前記入力コンデンサの低電位側の端子に電気的に接続され、前記ハイサイドのスイッチング素子の他端と前記ローサイドのスイッチング素子の他端とが電気的に接続された複数のアームを含む、ブリッジ回路と、前記複数のアームを構成する複数のトランジスタのソース－ドレイン間に電気的に夫々接続され、前記入力コンデンサを放電するための放電電流を流すための複数のコンデンサ素子と、
１次巻線が前記ブリッジ回路に電気的に接続された、トランスと、
前記トランスの２次巻線に電気的に接続され、前記２次巻線の電圧を整流して負荷へ出力する、整流回路と、
前記負荷へ電力を出力する第１の場合には、前記複数のアームの動作タイミングの位相を異ならせる制御を行い、前記入力コンデンサの電荷を放電する第２の場合には、前記複数のアームの動作タイミングの位相を同じにし、前記複数のアームのローサイドのスイッチング素子がオフ状態且つ前記複数のアームのハイサイドのスイッチング素子がオフ状態からオン状態に変化したときに、前記放電電流を、前記入力コンデンサの高電位側端、前記複数のアームのハイサイドのスイッチング素子、前記複数のアームのローサイドのスイッチング素子に夫々並列接続された前記コンデンサ素子及び前記入力コンデンサの低電位側端という経路に流し、前記複数のアームのハイサイドのスイッチング素子がオフ状態且つ前記複数のアームのローサイドのスイッチング素子がオフ状態からオン状態に変化したときに、前記放電電流を、前記入力コンデンサの高電位側端、前記複数のアームのハイサイドのスイッチング素子に夫々並列接続された前記コンデンサ素子、前記複数のアームのローサイドのスイッチング素子及び前記入力コンデンサの低電位側端という経路に流す制御を行う、制御回路と、
を含む、
ことを特徴とする、電源装置。
【請求項2】
前記制御回路は、前記第２の場合には、前記第１の場合と比較して高いスイッチング周波数で前記複数のアームを動作させる制御を行う、
ことを特徴とする、請求項１に記載の電源装置。
【請求項3】
前記複数のアームを構成する複数のトランジスタは、ソース－ドレイン間に寄生容量を夫々有する、ことを特徴とする、請求項１又は２に記載の電源装置。
【請求項4】
ハイサイドのスイッチング素子の一端が入力コンデンサの高電位側の端子に電気的に接続され、ローサイドのスイッチング素子の一端が前記入力コンデンサの低電位側の端子に電気的に接続され、前記ハイサイドのスイッチング素子の他端と前記ローサイドのスイッチング素子の他端とが電気的に接続された複数のアームを含む、ブリッジ回路と、前記複数のアームを構成する複数のトランジスタのソース－ドレイン間に電気的に夫々接続された、複数のコンデンサ素子と、１次巻線が前記ブリッジ回路に電気的に接続された、トランスと、前記トランスの２次巻線に電気的に接続され、前記２次巻線の電圧を整流して負荷へ出力する、整流回路と、を含む電源装置の制御方法であって、前記負荷へ電力を出力する第１の場合には、前記複数のアームの動作タイミングの位相を異ならせる制御を行い、
前記入力コンデンサを放電する第２の場合には、前記複数のアームの動作タイミングの位相を同じにし、前記複数のアームのローサイドのスイッチング素子がオフ状態且つ前記複数のアームのハイサイドのスイッチング素子がオフ状態からオン状態に変化したときに、前記入力コンデンサを放電するための放電電流を、前記入力コンデンサの高電位側端、前記複数のアームのハイサイドのスイッチング素子、前記複数のアームのローサイドのスイッチング素子に夫々並列接続された前記コンデンサ素子及び前記入力コンデンサの低電位側端という経路に流す制御を行い、前記複数のアームのハイサイドのスイッチング素子がオフ状態且つ前記複数のアームのローサイドのスイッチング素子がオフ状態からオン状態に変化したときに、前記放電電流を、前記入力コンデンサの高電位側端、前記複数のアームのハイサイドのスイッチング素子に夫々並列接続された前記コンデンサ素子、前記複数のアームのローサイドのスイッチング素子及び前記入力コンデンサの低電位側端という経路に流す制御を行う、
ことを特徴とする、電源装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源装置及び電源装置の制御方法に関する。
【背景技術】
【0002】
特許文献１記載の車載用電圧変換装置は、メインスイッチング回路の他に補助スイッチング回路を備える。そして、この車載用電圧変換装置は、電圧変換動作の停止時に、補助スイッチング回路を動作させることにより、入力コンデンサの電荷を放電することができる。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１５－１０４２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記したように、特許文献１記載の車載用電圧変換装置は、入力コンデンサの電荷の放電のために、補助スイッチング回路を使用する。しかしながら、スイッチング素子の数を抑制することが望まれる。
【0005】
本発明は、スイッチング素子の数を抑制しつつ、入力コンデンサを放電することが可能な電源装置及び電源装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様の電源装置は、
ハイサイドのスイッチング素子の一端が入力コンデンサの高電位側の端子に電気的に接続され、ローサイドのスイッチング素子の一端が前記入力コンデンサの低電位側の端子に電気的に接続され、前記ハイサイドのスイッチング素子の他端と前記ローサイドのスイッチング素子の他端とが電気的に接続された複数のアームを含む、ブリッジ回路と、
１次巻線が前記ブリッジ回路に電気的に接続された、トランスと、
前記トランスの２次巻線に電気的に接続され、前記２次巻線の電圧を整流して負荷へ出力する、整流回路と、
前記負荷へ電力を出力する第１の場合には、前記複数のアームの動作タイミングの位相を異ならせる制御を行い、前記入力コンデンサの電荷を放電する第２の場合には、前記複数のアームの動作タイミングの位相を同じにする制御を行う、制御回路と、
を含む、
ことを特徴とする。
ハイサイドのスイッチング素子の一端が入力コンデンサの高電位側の端子に電気的に接続され、ローサイドのスイッチング素子の一端が前記入力コンデンサの低電位側の端子に電気的に接続され、前記ハイサイドのスイッチング素子の他端と前記ローサイドのスイッチング素子の他端とが電気的に接続された複数のアームを含む、ブリッジ回路と、
１次巻線が前記ブリッジ回路に電気的に接続された、トランスと、
前記トランスの２次巻線に電気的に接続され、前記２次巻線の電圧を整流して負荷へ出力する、整流回路と、
前記負荷へ電力を出力する第１の場合には、前記複数のアームの動作タイミングの位相を異ならせる制御を行い、前記入力コンデンサの電荷を放電する第２の場合には、前記複数のアームの動作タイミングの位相を同じにする制御を行う、制御回路と、
を含む、
ことを特徴とする。
【0007】
前記電源装置において、
前記制御回路は、
前記第２の場合には、前記第１の場合と比較して高いスイッチング周波数で前記複数のアームを動作させる制御を行う、
ことを特徴とする。
前記制御回路は、
前記第２の場合には、前記第１の場合と比較して高いスイッチング周波数で前記複数のアームを動作させる制御を行う、
ことを特徴とする。
【0008】
前記電源装置において、
前記複数のアームを構成する複数のトランジスタは、ソース－ドレイン間に寄生容量を夫々有する、
ことを特徴とする。
前記複数のアームを構成する複数のトランジスタは、ソース－ドレイン間に寄生容量を夫々有する、
ことを特徴とする。
【0009】
前記電源装置において、
前記複数のアームを構成する複数のトランジスタのソース－ドレイン間に電気的に夫々接続された、複数のコンデンサ素子を更に含む、
ことを特徴とする。
前記複数のアームを構成する複数のトランジスタのソース－ドレイン間に電気的に夫々接続された、複数のコンデンサ素子を更に含む、
ことを特徴とする。
【0010】
本発明の一態様の電源装置の制御方法は、
ハイサイドのスイッチング素子の一端が入力コンデンサの高電位側の端子に電気的に接続され、ローサイドのスイッチング素子の一端が前記入力コンデンサの低電位側の端子に電気的に接続され、前記ハイサイドのスイッチング素子の他端と前記ローサイドのスイッチング素子の他端とが電気的に接続された複数のアームを含む、ブリッジ回路と、１次巻線が前記ブリッジ回路に電気的に接続された、トランスと、前記トランスの２次巻線に電気的に接続され、前記２次巻線の電圧を整流して負荷へ出力する、整流回路と、を含む電源装置の制御方法であって、
前記負荷へ電力を出力する第１の場合には、前記複数のアームの動作タイミングの位相を異ならせる制御を行い、前記入力コンデンサを放電する第２の場合には、前記複数のアームの動作タイミングの位相を同じにする制御を行う、
ことを特徴とする。
ハイサイドのスイッチング素子の一端が入力コンデンサの高電位側の端子に電気的に接続され、ローサイドのスイッチング素子の一端が前記入力コンデンサの低電位側の端子に電気的に接続され、前記ハイサイドのスイッチング素子の他端と前記ローサイドのスイッチング素子の他端とが電気的に接続された複数のアームを含む、ブリッジ回路と、１次巻線が前記ブリッジ回路に電気的に接続された、トランスと、前記トランスの２次巻線に電気的に接続され、前記２次巻線の電圧を整流して負荷へ出力する、整流回路と、を含む電源装置の制御方法であって、
前記負荷へ電力を出力する第１の場合には、前記複数のアームの動作タイミングの位相を異ならせる制御を行い、前記入力コンデンサを放電する第２の場合には、前記複数のアームの動作タイミングの位相を同じにする制御を行う、
ことを特徴とする。
【発明の効果】
【0011】
本発明の一態様の電源装置及び電源装置の制御方法は、スイッチング素子の数を抑制しつつ、入力コンデンサを放電することができるという効果を奏する。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
以下に、本発明の電源装置及び電源装置の制御方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【0014】
＜第１の実施の形態＞
（全体構成）
図１は、第１の実施の形態の電源装置の回路構成を示す図である。電源装置１は、直流電源２からスイッチＳＷを介して出力され入力コンデンサ３で平滑化後の直流電圧Ｖｉｎの供給を受けて、出力電圧Ｖｏｕｔを負荷４へ出力する。
（全体構成）
図１は、第１の実施の形態の電源装置の回路構成を示す図である。電源装置１は、直流電源２からスイッチＳＷを介して出力され入力コンデンサ３で平滑化後の直流電圧Ｖｉｎの供給を受けて、出力電圧Ｖｏｕｔを負荷４へ出力する。
【0015】
電源装置１は、電流共振コンバータ１１と、整流回路１２と、インダクタ１３と、出力コンデンサ１４と、電圧センサ１５と、電流センサ１６と、制御回路１７と、を含む。
【0016】
電流共振コンバータ１１は、ＬＬＣ共振を利用した電流共振コンバータ（ＬＬＣコンバータ）である。電流共振コンバータ１１は、フルブリッジ回路ＦＢと、トランスＴと、を含む。電流共振コンバータ１１は、フルブリッジ回路ＦＢと、トランスＴと、の間に、漏れインダクタンス３０を含む。漏れインダクタンス３０は、トランスＴに含まれても良い。
【0017】
フルブリッジ回路ＦＢは、第１アーム２０－１及び第２アーム２０－２を含む。
【0018】
第１アーム２０－１及び第２アーム２０－２の各々が、本開示の「アーム」の一例に相当する。
【0019】
第１アーム２０－１は、ハイサイドのトランジスタＴｒ１－１と、ローサイドのトランジスタＴｒ１－２と、を含む。第２アーム２０－２は、ハイサイドのトランジスタＴｒ２－１と、ローサイドのトランジスタＴｒ２－２と、を含む。
【0020】
トランジスタＴｒ１－１からＴｒ２－２までの各々が、本開示の「スイッチング素子」の一例に相当する。
【0021】
なお、本開示では、各トランジスタがＭＯＳＦＥＴであることとしたが、これに限定されない。各トランジスタは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などでも良い。
【0022】
トランジスタＴｒ１－１からＴｒ２－２までは、寄生ダイオード（ボディダイオード）Ｄ１－１からＤ２－２までを、夫々有する。寄生ダイオードＤ１－１からＤ２－２までの各々は、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。寄生ダイオードＤ１－１からＤ２－２までの各々は、トランジスタのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。
【0023】
トランジスタＴｒ１－１からＴｒ２－２までは、ソースとドレインとの間に、寄生容量Ｃ１－１から寄生容量Ｃ２－２までを、夫々有する。寄生容量Ｃ１－１からＣ２－２までの各々は、ＭＯＳＦＥＴと、ＭＯＳＦＥＴが実装される基板と、の間に生ずる寄生容量である。
【0024】
寄生ダイオードＤ１－１及び寄生容量Ｃ１－１を合わせて、容量２１と称する。寄生ダイオードＤ１－２及び寄生容量Ｃ１－２を合わせて、容量２２と称する。寄生ダイオードＤ２－１及び寄生容量Ｃ２－１を合わせて、容量２３と称する。寄生ダイオードＤ２－２及び寄生容量Ｃ２－２を合わせて、容量２４と称する。
【0025】
トランジスタＴｒ１－１のソースは、トランジスタＴｒ１－２のドレインに電気的に接続されている。トランジスタＴｒ２－１のソースは、トランジスタＴｒ２－２のドレインに電気的に接続されている。
【0026】
トランジスタＴｒ１－１のドレイン及びトランジスタＴｒ２－１のドレインは、入力コンデンサ３の一端（高電位側端）に電気的に接続されている。トランジスタＴｒ１－２のソース及びトランジスタＴｒ２－２のソースは、入力コンデンサ３の他端（低電位側端）に電気的に接続されている。
【0027】
トランジスタＴｒ１－１のドレインとトランジスタＴｒ２－１のドレインとの接続点が、フルブリッジ回路ＦＢの一方の入力端子である。トランジスタＴｒ１－２のソースとトランジスタＴｒ２－２のソースとの接続点が、フルブリッジ回路ＦＢの他方の入力端子である。
【0028】
フルブリッジ回路ＦＢの２つの入力端子には、直流電圧Ｖｉｎが入力される。
【0029】
トランジスタＴｒ１－１のソースとトランジスタＴｒ１－２のドレインとの接続点が、フルブリッジ回路ＦＢの一方の出力端子である。トランジスタＴｒ２－１のソースとトランジスタＴｒ２－２のドレインとの接続点が、フルブリッジ回路ＦＢの他方の出力端子である。
【0030】
フルブリッジ回路ＦＢは、直流電圧Ｖｉｎ、直流電圧－Ｖｉｎ、又は、ゼロ電圧を、一方の出力端子と他方の出力端子との間に出力する。
【0031】
例えば、フルブリッジ回路ＦＢは、トランジスタＴｒ１－１及びトランジスタＴｒ２－２がオン状態、且つ、トランジスタＴｒ１－２及びトランジスタＴｒ２－１がオフ状態の場合、直流電圧Ｖｉｎを、一方の出力端子と他方の出力端子との間に出力する。
【0032】
また例えば、フルブリッジ回路ＦＢは、トランジスタＴｒ１－１及びトランジスタＴｒ２－２がオフ状態、且つ、トランジスタＴｒ１－２及びトランジスタＴｒ２－１がオン状態の場合、直流電圧－Ｖｉｎを、一方の出力端子と他方の出力端子との間に出力する。
【0033】
また例えば、フルブリッジ回路ＦＢは、トランジスタＴｒ１－１からトランジスタＴｒ２－２までがオフ状態の場合、ゼロ電圧を、一方の出力端子と他方の出力端子との間に出力する。
【0034】
トランスＴは、１次巻線３１と、２次巻線３２と、コア３３と、を含む。１次巻線３１及び２次巻線３２は、コア３３に巻回されている。
【0035】
１次巻線３１は、励磁インダクタンス３４を含む。１次巻線３１の一端は、漏れインダクタンス３０を介して、フルブリッジ回路ＦＢの一方の出力端子に電気的に接続されている。１次巻線３１の他端は、フルブリッジ回路ＦＢの他方の出力端子に電気的に接続されている。
【0036】
なお、本開示では、ＬＬＣ共振回路が１次巻線３１の側にあることとしたが、これに限定されない。ＬＬＣ共振回路は、２次巻線３２の側にあっても良い。また、ＬＬＣ共振回路は、１次巻線３１の側と、２次巻線３２の側と、の両側にあっても良い。
【0037】
整流回路１２は、第１整流アーム４０－１及び第２整流アーム４０－２を含む。
【0038】
第１整流アーム４０－１は、ハイサイドのダイオードＤ１と、ローサイドのトランジスタＴｒ３と、を含む。トランジスタＴｒ３は、寄生ダイオードＤ３－１を有する。トランジスタＴｒ３は、ソースとドレインとの間に、寄生容量Ｃ３－１を有する。
【0039】
ダイオードＤ１のアノードは、トランジスタＴｒ３のドレインに電気的に接続されている。ダイオードＤ１のアノードとトランジスタＴｒ３のドレインとの接続点が、第１整流アーム４０－１の入力端子である。ダイオードＤ１のカソードが、第１整流アーム４０－１の一方（高電位側）の出力端子である。トランジスタＴｒ３のソースが、第１整流アーム４０－１の他方（低電位側）の出力端子である。
【0040】
なお、第１整流アーム４０－１は、トランジスタＴｒ３に代えて、ダイオードを含むこととしても良い。また、第１整流アーム４０－１は、ダイオードＤ１に代えて、トランジスタを含むこととしても良い。
【0041】
第２整流アーム４０－２は、ハイサイドのダイオードＤ２と、ローサイドのトランジスタＴｒ４と、を含む。トランジスタＴｒ４は、寄生ダイオードＤ４－１を有する。トランジスタＴｒ４は、ソースとドレインとの間に、寄生容量Ｃ４－１を有する。
【0042】
ダイオードＤ２のアノードは、トランジスタＴｒ４のドレインに電気的に接続されている。ダイオードＤ２のアノードとトランジスタＴｒ４のドレインとの接続点が、第２整流アーム４０－２の入力端子である。ダイオードＤ２のカソードが、第２整流アーム４０－２の一方（高電位側）の出力端子である。トランジスタＴｒ４のソースが、第２整流アーム４０－２の他方（低電位側）の出力端子である。
【0043】
なお、第２整流アーム４０－２は、トランジスタＴｒ４に代えて、ダイオードを含むこととしても良い。また、第２整流アーム４０－２は、ダイオードＤ２に代えて、トランジスタを含むこととしても良い。
【0044】
ダイオードＤ１及びＤ２のカソードは、電気的に接続されており、整流回路１２の一方（高電位側）の出力端子である。トランジスタＴｒ３及びトランジスタＴｒ４のソースは、電気的に接続されており、整流回路１２の他方（低電位側）の出力端子である。
【0045】
第１整流アーム４０－１の入力端子は、トランスＴの２次巻線３２の一端に電気的に接続されている。第２整流アーム４０－２の入力端子は、トランスＴの２次巻線３２の他端に電気的に接続されている。
【0046】
整流回路１２の一方（高電位側）の出力端子は、インダクタ１３を介して、出力コンデンサ１４の一端（高電位側端）に電気的に接続されている。整流回路１２の他方（低電位側）の出力端子は、出力コンデンサ１４の他端（低電位側端）に電気的に接続されている。
【0047】
整流回路１２は、２次巻線３２に励磁される電圧を全波整流して、出力コンデンサ１４に出力する。出力コンデンサ１４は、整流回路１２で全波整流された電圧を平滑化する。出力コンデンサ１４の電圧が、出力電圧Ｖｏｕｔである。
【0048】
出力コンデンサ１４の一端（高電位側端）は、負荷４の一端に電気的に接続されている。出力コンデンサ１４の他端（低電位側端）は、負荷４の他端に電気的に接続されている。
【0049】
負荷４には、出力コンデンサ１４で平滑化された出力電圧Ｖｏｕｔが入力される。例えば、負荷４がリチウムイオン電池である場合には、リチウムイオン電池は、出力コンデンサ１４で平滑化された出力電圧Ｖｏｕｔによって、充電される。
【0050】
電圧センサ１５は、出力電圧Ｖｏｕｔを検出して、電圧検出信号を制御回路１７に出力する。電流センサ１６は、負荷４に流れる出力電流Ｉｏｕｔを検出して、電流検出信号を制御回路１７に出力する。
【0051】
制御回路１７は、外部から入力される制御信号Ｓが第１レベルである第１の場合には、負荷４へ電力を出力するように、予め定められたスイッチング周波数のスイッチング制御信号を、トランジスタＴｒ１－１からＴｒ２－２までのゲートに出力する。予め定められたスイッチング周波数は、９０ｋＨｚ（キロヘルツ）が例示されるが、本開示はこれに限定されない。具体的には、制御回路１７は、第１アーム２０－１の動作タイミングの位相と、第２アーム２０－２の動作タイミングの位相と、を異ならせる制御を行う。例えば、制御回路１７は、第１アーム２０－１の動作タイミングの位相と、第２アーム２０－２の動作タイミングの位相と、の間の位相差を１００％（１８０度）、５０％（９０度）等にする制御を行う。
【0052】
制御回路１７は、制御信号Ｓが第２レベルである第２の場合には、入力コンデンサ３の電荷を放電するように、スイッチング制御信号をトランジスタＴｒ１－１からトランジスタＴｒ２－２までのゲートに出力する。具体的には、制御回路１７は、第１アーム２０－１の動作タイミングの位相と、第２アーム２０－２の動作タイミングの位相と、を同じにする制御を行う。つまり、制御回路１７は、第１アーム２０－１の動作タイミングの位相と、第２アーム２０－２の動作タイミングの位相と、の間の位相差を０％（０度）にする制御を行う。
【0053】
（第１の場合の電源装置の動作）
［位相差を１００％（１８０度）にする場合］
図２は、第１の実施の形態の電源装置のトランジスタの動作タイミングの一例を示す図である。詳しくは、図２は、第１アーム２０－１の動作タイミングの位相と、第２アーム２０－２の動作タイミングの位相と、の間の位相差が１００％（１８０度）である場合の、各トランジスタの動作タイミングを示す図である。
［位相差を１００％（１８０度）にする場合］
図２は、第１の実施の形態の電源装置のトランジスタの動作タイミングの一例を示す図である。詳しくは、図２は、第１アーム２０－１の動作タイミングの位相と、第２アーム２０－２の動作タイミングの位相と、の間の位相差が１００％（１８０度）である場合の、各トランジスタの動作タイミングを示す図である。
【0054】
なお、図２では、デッドタイムの記載を省略している。デッドタイム期間中には、励磁インダクタンス３４，漏れインダクタンス３０及び容量２１から２４までにより、ＬＬＣ共振が発生する。ＬＬＣ共振により容量２１から２４までが充電され、損失が低減する。
【0055】
制御回路１７は、タイミングｔ０において、波形１０１で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ１－１のゲートに出力し、トランジスタＴｒ１－１をオン状態に制御する。また、制御回路１７は、波形１０２で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ１－２のゲートに出力し、トランジスタＴｒ１－２をオフ状態に制御する。また、制御回路１７は、波形１０３で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ２－１のゲートに出力し、トランジスタＴｒ２－１をオフ状態に制御する。また、制御回路１７は、波形１０４で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ２－２のゲートに出力し、トランジスタＴｒ２－２をオン状態に制御する。
【0056】
この場合、１次側では、入力コンデンサ３→トランジスタＴｒ１－１→１次巻線３１→トランジスタＴｒ２－２→入力コンデンサ３の経路に電流が流れる。２次側では、２次巻線３２→ダイオードＤ２→インダクタ１３→出力コンデンサ１４→トランジスタＴｒ３→２次巻線３２の経路に電流が流れる。
【0057】
制御回路１７は、タイミングｔ１において、波形１０１で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ１－１のゲートに出力し、トランジスタＴｒ１－１をオフ状態に制御する。また、制御回路１７は、波形１０２で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ１－２のゲートに出力し、トランジスタＴｒ１－２をオン状態に制御する。また、制御回路１７は、波形１０３で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ２－１のゲートに出力し、トランジスタＴｒ２－１をオン状態に制御する。また、制御回路１７は、波形１０４で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ２－２のゲートに出力し、トランジスタＴｒ２－２をオフ状態に制御する。
【0058】
この場合、１次側では、入力コンデンサ３→トランジスタＴｒ２－１→１次巻線３１→トランジスタＴｒ１－２→入力コンデンサ３の経路に電流が流れる。２次側では、２次巻線３２→ダイオードＤ１→インダクタ１３→出力コンデンサ１４→トランジスタＴｒ４→２次巻線３２の経路に電流が流れる。
【0059】
制御回路１７は、以降、同じ制御を繰り返す。これにより、１次側のエネルギーの１００％が２次側へ伝達され、出力電圧Ｖｏｕｔは、一定となる。
【0060】
［位相差を５０％（９０度）にする場合］
図３は、第１の実施の形態の電源装置のトランジスタの動作タイミングの一例を示す図である。詳しくは、図３は、第１アーム２０－１の動作タイミングの位相と、第２アーム２０－２の動作タイミングの位相と、の間の位相差が５０％（９０度）である場合の、各トランジスタの動作タイミングを示す図である。
図３は、第１の実施の形態の電源装置のトランジスタの動作タイミングの一例を示す図である。詳しくは、図３は、第１アーム２０－１の動作タイミングの位相と、第２アーム２０－２の動作タイミングの位相と、の間の位相差が５０％（９０度）である場合の、各トランジスタの動作タイミングを示す図である。
【0061】
なお、図３でも、デッドタイムの記載を省略している。
【0062】
制御回路１７は、タイミングｔ１０において、波形１１１で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ１－１のゲートに出力し、トランジスタＴｒ１－１をオン状態に制御する。また、制御回路１７は、波形１１２で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ１－２のゲートに出力し、トランジスタＴｒ１－２をオフ状態に制御する。また、制御回路１７は、波形１１３で示すように、トランジスタＴｒ２－１に出力するスイッチング制御信号をローレベルに維持し、トランジスタＴｒ２－１をオフ状態に維持する。また、制御回路１７は、波形１１４で示すように、トランジスタＴｒ２－２のゲートに出力するスイッチング制御信号をハイレベルに維持し、トランジスタＴｒ２－２をオン状態に維持する。
【0063】
この場合、１次側では、入力コンデンサ３→トランジスタＴｒ１－１→１次巻線３１→トランジスタＴｒ２－２→入力コンデンサ３の経路に電流が流れる。２次側では、２次巻線３２→ダイオードＤ２→インダクタ１３→出力コンデンサ１４→トランジスタＴｒ３→２次巻線３２の経路に電流が流れる。従って、１次側のエネルギーが２次側へ伝達され、出力電圧Ｖｏｕｔは、上昇する。
【0064】
制御回路１７は、タイミングｔ１１において、波形１１１で示すように、トランジスタＴｒ１－１に出力するスイッチング制御信号をハイレベルに維持し、トランジスタＴｒ１－１をオン状態に維持する。また、制御回路１７は、波形１１２で示すように、トランジスタＴｒ１－２に出力するスイッチング制御信号をローレベルに維持し、トランジスタＴｒ１－２をオフ状態に維持する。また、制御回路１７は、波形１１３で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ２－１のゲートに出力し、トランジスタＴｒ２－１をオン状態に制御する。また、制御回路１７は、波形１１４で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ２－２のゲートに出力し、トランジスタＴｒ２－２をオフ状態に制御する。
【0065】
この場合、１次巻線３１の両端が同電位となるので、１次巻線３１には、電圧が印加されず、電流も流れない。従って、２次巻線３２にも、電圧が発生せず、電流も流れない。従って、１次側のエネルギーが２次側へ伝達されず、出力電圧Ｖｏｕｔは、下降する。
【0066】
制御回路１７は、タイミングｔ１２において、波形１１１で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ１－１のゲートに出力し、トランジスタＴｒ１－１をオフ状態に制御する。また、制御回路１７は、波形１１２で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ１－２のゲートに出力し、トランジスタＴｒ１－２をオン状態に制御する。また、制御回路１７は、波形１１３で示すように、トランジスタＴｒ２－１に出力するスイッチング制御信号をハイレベルに維持し、トランジスタＴｒ２－１をオン状態に維持する。また、制御回路１７は、波形１１４で示すように、トランジスタＴｒ２－２に出力するスイッチング制御信号をローレベルに維持し、トランジスタＴｒ２－２をオフ状態に維持する。
【0067】
この場合、１次側では、入力コンデンサ３→トランジスタＴｒ２－１→１次巻線３１→トランジスタＴｒ１－２→入力コンデンサ３の経路に電流が流れる。２次側では、２次巻線３２→ダイオードＤ１→インダクタ１３→出力コンデンサ１４→トランジスタＴｒ４→２次巻線３２の経路に電流が流れる。従って、１次側のエネルギーが２次側へ伝達され、出力電圧Ｖｏｕｔは、上昇する。
【0068】
制御回路１７は、タイミングｔ１３において、波形１１１で示すように、トランジスタＴｒ１－１に出力するスイッチング制御信号をローレベルに維持し、トランジスタＴｒ１－１をオフ状態に維持する。また、制御回路１７は、波形１１２で示すように、トランジスタＴｒ１－２に出力するスイッチング制御信号をハイレベルに維持し、トランジスタＴｒ１－２をオン状態に維持する。また、制御回路１７は、波形１１３で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ２－１のゲートに出力し、トランジスタＴｒ２－１をオフ状態に制御する。また、制御回路１７は、波形１１４で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ２－２のゲートに出力し、トランジスタＴｒ２－２をオン状態に制御する。
【0069】
この場合、１次巻線３１の両端が同電位となるので、１次巻線３１には、電圧が印加されず、電流も流れない。従って、２次巻線３２にも、電圧が発生せず、電流も流れない。従って、１次側のエネルギーが２次側へ伝達されず、出力電圧Ｖｏｕｔは、下降する。
【0070】
制御回路１７は、以降、同じ制御を繰り返す。これにより、１次側のエネルギーの５０％が２次側へ伝達され、出力電圧Ｖｏｕｔは、上下動を繰り返す。
【0071】
（第２の場合の電源装置の動作）
図４は、第１の実施の形態の電源装置のトランジスタの動作タイミングの一例を示す図である。詳しくは、図４は、第１アーム２０－１の動作タイミングの位相と、第２アーム２０－２の動作タイミングの位相と、の間の位相差が０％（０度）である場合の、各トランジスタの動作タイミングを示す図である。
図４は、第１の実施の形態の電源装置のトランジスタの動作タイミングの一例を示す図である。詳しくは、図４は、第１アーム２０－１の動作タイミングの位相と、第２アーム２０－２の動作タイミングの位相と、の間の位相差が０％（０度）である場合の、各トランジスタの動作タイミングを示す図である。
【0072】
なお、図４でも、デッドタイムの記載を省略している。
【0073】
第２の場合では、スイッチＳＷ（図１参照）はオフ状態に制御され、直流電源２から入力コンデンサ３への電力供給が断たれている。
【0074】
制御回路１７は、タイミングｔ２０において、波形１２１で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ１－１のゲートに出力し、トランジスタＴｒ１－１をオン状態に制御する。また、制御回路１７は、波形１２２で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ１－２のゲートに出力し、トランジスタＴｒ１－２をオフ状態に制御する。また、制御回路１７は、波形１２３で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ２－１のゲートに出力し、トランジスタＴｒ２－１をオン状態に制御する。また、制御回路１７は、波形１２４で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ２－２のゲートに出力し、トランジスタＴｒ２－２をオフ状態に制御する。
【0075】
このとき、第１アーム２０－１では、入力コンデンサ３→トランジスタＴｒ１－１→容量２２→入力コンデンサ３の経路に過渡的な電流が流れる。同様に、第２アーム２０－２では、入力コンデンサ３→トランジスタＴｒ２－１→容量２４→入力コンデンサ３の経路に過渡的な電流が流れる。
【0076】
このとき、１次巻線３１の両端が同電位になるので、１次巻線３１には、電圧が印加されず電流も流れない。そのため、励磁インダクタンス３４、漏れインダクタンス３０及び容量２１から２４までによるＬＬＣ共振が発生しない。従って、トランジスタＴｒ１－１からＴｒ２－２までに流れる電流を多くすることができる。また、１次巻線３１には、電圧が印加されず電流も流れないので、２次巻線３２にも、電圧が発生せず電流も流れない。つまり、出力コンデンサ１４及び負荷４に電力が供給されない。
【0077】
制御回路１７は、タイミングｔ２１において、波形１２１で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ１－１のゲートに出力し、トランジスタＴｒ１－１をオフ状態に制御する。また、制御回路１７は、波形１２２で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ１－２のゲートに出力し、トランジスタＴｒ１－２をオン状態に制御する。また、制御回路１７は、波形１２３で示すように、ローレベルのスイッチング制御信号をトランジスタＴｒ２－１のゲートに出力し、トランジスタＴｒ２－１をオフ状態に制御する。また、制御回路１７は、波形１２４で示すように、ハイレベルのスイッチング制御信号をトランジスタＴｒ２－２のゲートに出力し、トランジスタＴｒ２－２をオン状態に制御する。
【0078】
このとき、第１アーム２０－１では、入力コンデンサ３→容量２１→トランジスタＴｒ１－２→入力コンデンサ３の経路に過渡的な電流が流れる。同様に、第２アーム２０－２では、入力コンデンサ３→容量２３→トランジスタＴｒ２－２→入力コンデンサ３の経路に過渡的な電流が流れる。
【0079】
このとき、１次巻線３１の両端が同電位になるので、１次巻線３１には、電圧が印加されず電流も流れない。そのため、励磁インダクタンス３４、漏れインダクタンス３０及び容量２１から２４までによるＬＬＣ共振が発生しない。従って、トランジスタＴｒ１－１からＴｒ２－２までに流れる電流を多くすることができる。また、１次巻線３１には、電圧が印加されず電流も流れないので、２次巻線３２にも、電圧が発生せず電流も流れない。つまり、出力コンデンサ１４及び負荷４に電力が供給されない。
【0080】
【0081】
なお、図５では、デッドタイムＴｄを記載している。
【0082】
波形１３１は、トランジスタＴｒ２－１のゲート－ソース間の電圧Ｖｇｓ２－１の波形である。波形１３２は、トランジスタＴｒ２－１のドレイン－ソース間の電圧Ｖｄｓ２－１の波形である。波形１３３は、トランジスタＴｒ２－１のドレイン－ソース間の電流Ｉｄｓ２－１の波形である。
【0083】
波形１３４は、トランジスタＴｒ２－２のゲート－ソース間の電圧Ｖｇｓ２－２の波形である。波形１３５は、トランジスタＴｒ２－２のドレイン－ソース間の電圧Ｖｄｓ２－２の波形である。波形１３６は、トランジスタＴｒ２－２のドレイン－ソース間の電流Ｉｄｓ２－２の波形である。
【0084】
制御回路１７は、タイミングｔ３０において、波形１３４で示すように、トランジスタＴｒ２－２のゲートにローレベルのスイッチング制御信号を出力する。トランジスタＴｒ２－２はオン状態からオフ状態に移行する。
【0085】
なお、このとき、波形１３２で示すように、トランジスタＴｒ２－１のドレイン－ソース間の電圧Ｖｄｓ２－１は、直流電圧Ｖｉｎである。また、波形１３５で示すように、トランジスタＴｒ２－２のドレイン－ソース間の電圧Ｖｄｓ２－２は、ゼロである。
【0086】
制御回路１７は、タイミングｔ３０からデッドタイムＴｄが経過後のタイミングｔ３１において、波形１３１で示すように、トランジスタＴｒ２－１のゲートにハイレベルのスイッチング制御信号を出力する。トランジスタＴｒ２－１はオフ状態からオン状態に移行する。
【0087】
すると、波形１３２で示すように、トランジスタＴｒ２－１のドレイン－ソース間の電圧Ｖｄｓ２－１は下降するとともに、波形１３５で示すように、トランジスタＴｒ２－２のドレイン－ソース間の電圧Ｖｄｓ２－２は上昇する。それとともに、波形１３３で示すように、トランジスタＴｒ２－１のドレイン－ソース間に過渡的な電流Ｉｄｓ２－１が流れる。この電流Ｉｄｓ２－１が流れる経路は、入力コンデンサ３→トランジスタＴｒ２－１→容量２４→入力コンデンサ３である。
【0088】
電流Ｉｄｓ２－１が流れることにより、トランジスタＴｒ２－１では、スイッチング損失１３７が発生する。
【0089】
過渡状態が終了後、波形１３２で示すように、トランジスタＴｒ２－１のドレイン－ソース間の電圧Ｖｄｓ２－１は、ゼロになる。また、波形１３３で示すように、トランジスタＴｒ２－１のドレイン－ソース間の電流Ｉｄｓ２－１は、ゼロになる。また、波形１３５で示すように、トランジスタＴｒ２－２のドレイン－ソース間の電圧Ｖｄｓ２－２は、直流電圧Ｖｉｎになる。
【0090】
制御回路１７は、タイミングｔ３２において、波形１３１で示すように、トランジスタＴｒ２－１のゲートにローレベルのスイッチング制御信号を出力する。トランジスタＴｒ２－１はオン状態からオフ状態に移行する。
【0091】
なお、このとき、波形１３２で示すように、トランジスタＴｒ２－１のドレイン－ソース間の電圧Ｖｄｓ２－１は、ゼロである。また、波形１３５で示すように、トランジスタＴｒ２－２のドレイン－ソース間の電圧Ｖｄｓ２－２は、直流電圧Ｖｉｎである。
【0092】
制御回路１７は、タイミングｔ３２からデッドタイムＴｄが経過後のタイミングｔ３３において、波形１３４で示すように、トランジスタＴｒ２－２のゲートにハイレベルのスイッチング制御信号を出力する。トランジスタＴｒ２－２はオフ状態からオン状態に移行する。
【0093】
すると、波形１３２で示すように、トランジスタＴｒ２－１のドレイン－ソース間の電圧Ｖｄｓ２－１は上昇するとともに、波形１３５で示すように、トランジスタＴｒ２－２のドレイン－ソース間の電圧Ｖｄｓ２－２は下降する。それとともに、波形１３６で示すように、トランジスタＴｒ２－２のドレイン－ソース間に過渡的な電流Ｉｄｓ２－２が流れる。この電流Ｉｄｓ２－２が流れる経路は、入力コンデンサ３→容量２３→トランジスタＴｒ２－２→入力コンデンサ３である。
【0094】
電流Ｉｄｓ２－２が流れることにより、トランジスタＴｒ２－２では、スイッチング損失１３８が発生する。
【0095】
過渡状態が終了後、波形１３２で示すように、トランジスタＴｒ２－１のドレイン－ソース間の電圧Ｖｄｓ２－１は、直流電圧Ｖｉｎになる。また、波形１３５で示すように、トランジスタＴｒ２－２のドレイン－ソース間の電圧Ｖｄｓ２－２は、ゼロになる。また、波形１３６で示すように、トランジスタＴｒ２－２のドレイン－ソース間の電流Ｉｄｓ２－２は、ゼロになる。
【0096】
トランジスタＴｒ２－１及びＴｒ２－２と同様に、トランジスタＴｒ１－１及びＴｒ１－２でも、スイッチング損失が発生する。
【0097】
これにより、電源装置１は、トランジスタＴｒ１－１からＴｒ２－２までで発生するスイッチング損失により、入力コンデンサ３の電荷を放電することができる。
【0098】
なお、制御回路１７は、第２の場合に、第１の場合のスイッチング周波数（例えば、９０ｋＨｚ）よりも高い周波数で、トランジスタＴｒ１－１からＴｒ２－２までを動作させても良い。つまり、制御回路１７は、第２の場合に、第１の場合のスイッチング周波数（例えば、９０ｋＨｚ）のＮ倍（Ｎは、正の数）の周波数で、トランジスタＴｒ１－１からＴｒ２－２までを動作させても良い。
【0099】
電源装置１は、第２の場合のスイッチング周波数を、第１の場合のスイッチング周波数のＮ倍にすることにより、単位時間当たりのスイッチング損失をＮ倍にすることができる。これにより、電源装置１は、入力コンデンサ３の電荷の放電時間を１／Ｎに短縮することができる。
【0100】
図６及び図７は、第１の実施の形態の電源装置の各部の電圧の実測値を示す図である。詳しくは、図６は、スイッチング周波数が９０ｋＨｚの場合の、電源装置１の各部の電圧の実測値を示す図である。波形１５１は、トランジスタＴｒ２－１のゲート－ソース間の電圧Ｖｇｓ２－１の実測値の波形である。波形１５２は、出力電圧Ｖｏｕｔの実測値の波形である。波形１５３は、直流電圧Ｖｉｎ（入力コンデンサ３の電圧）の実測値の波形である。図７は、放電動作開始直後の、図６の拡大図である。
【0101】
図６に示す、スイッチング周波数が９０ｋＨｚの場合には、直流電圧Ｖｉｎが４００Ｖから６０Ｖまで低下するのに要する時間Ｔ０は、７．６２秒であった。
【0102】
図８及び図９は、第１の実施の形態の電源装置の各部の電圧の実測値を示す図である。詳しくは、図８は、スイッチング周波数が１８０ｋＨｚの場合の、電源装置１の各部の電圧の実測値を示す図である。波形１６１は、トランジスタＴｒ２－１のゲート－ソース間の電圧Ｖｇｓ２－１の実測値の波形である。波形１６２は、出力電圧Ｖｏｕｔの実測値の波形である。波形１６３は、直流電圧Ｖｉｎ（入力コンデンサ３の電圧）の実測値の波形である。図９は、放電動作開始直後の、図８の拡大図である。
【0103】
図８に示す、スイッチング周波数が１８０ｋＨｚの場合には、直流電圧Ｖｉｎが４００Ｖから６０Ｖまで低下するのに要する時間Ｔ１は、３．９４秒であり、スイッチング周波数が９０ｋＨｚの場合の時間Ｔ０のおよそ１／２であった。
【0104】
図１０及び図１１は、第１の実施の形態の電源装置の各部の電圧の実測値を示す図である。詳しくは、図１０は、スイッチング周波数が２７０ｋＨｚの場合の、電源装置１の各部の電圧の実測値を示す図である。波形１７１は、トランジスタＴｒ２－１のゲート－ソース間の電圧Ｖｇｓ２－１の実測値の波形である。波形１７２は、出力電圧Ｖｏｕｔの実測値の波形である。波形１７３は、直流電圧Ｖｉｎ（入力コンデンサ３の電圧）の実測値の波形である。図１１は、放電動作開始直後の、図１０の拡大図である。
【0105】
図１０に示す、スイッチング周波数が２７０ｋＨｚの場合には、直流電圧Ｖｉｎが４００Ｖから６０Ｖまで低下するのに要する時間Ｔ２は、２．６８秒であり、スイッチング周波数が９０ｋＨｚの場合の時間Ｔ０のおよそ１／３であった。
【0106】
（まとめ）
以上説明したように、電源装置１は、第２の場合に、補助スイッチング素子を必要とすることなく、入力コンデンサ３の電荷を放電することができる。
以上説明したように、電源装置１は、第２の場合に、補助スイッチング素子を必要とすることなく、入力コンデンサ３の電荷を放電することができる。
【0107】
また、電源装置１は、第２の場合に、１次巻線３１には、電圧が印加されず電流も流れないので、２次巻線３２にも、電圧が発生せず電流も流れない。従って、電源装置１は、負荷４に電力を供給しない。入力コンデンサ３を放電する場合には、負荷４に電力が供給されないことが仕様として要求されることがある。電源装置１は、そのような要求に応えることができる。
【0108】
また、電源装置１は、第２の場合に、入力の状態が急変（例えば、スイッチＳＷがオン）した場合であっても、２次巻線３２に電圧が発生せず電流も流れない。従って、負荷４に突入電流が流れない。これにより、電源装置１は、負荷４を保護することができる。
【0109】
また、電源装置１は、第２の場合に、１次巻線３１には、電圧が印加されず電流も流れない。そのため、励磁インダクタンス３４、漏れインダクタンス３０及び容量２１から２４までによるＬＬＣ共振が発生しない。従って、電源装置１は、トランジスタＴｒ１－１からＴｒ２－２までに流れる電流を多くすることができる。これにより、電源装置１は、スイッチング損失を多くすることができ、放電時間を短縮できる。
【0110】
更に、電源装置１は、第２の場合には、第１の場合と比較して高いスイッチング周波数で第１アーム２０－１及び第２アーム２０－２を動作させても良い。電源装置１は、第１の場合には、例えば、９０ｋＨｚで第１アーム２０－１及び第２アーム２０－２を動作させ、第２の場合には、９０ｋＨｚのＮ倍で第１アーム２０－１及び第２アーム２０－２を動作させても良い。これにより、電源装置１は、単位時間当たりのスイッチング損失をＮ倍にすることができるので、放電時間をＮ分の１に短縮することができる。
【0111】
＜第２の実施の形態＞
次に第２の実施の形態について説明するが、第１の実施の形態と同一の構成要素については、同一の符号を付して、説明を省略する。
次に第２の実施の形態について説明するが、第１の実施の形態と同一の構成要素については、同一の符号を付して、説明を省略する。
【0112】
図１２は、第２の実施の形態の電源装置の回路構成を示す図である。電源装置１Ａは、電源装置１と比較して、電流共振コンバータ１１に代えて、電流共振コンバータ１１Ａを含む。
【0113】
電流共振コンバータ１１Ａは、電流共振コンバータ１１と比較して、フルブリッジ回路ＦＢに代えて、フルブリッジ回路ＦＢＡを含む。
【0114】
フルブリッジ回路ＦＢＡは、フルブリッジ回路ＦＢと比較して、第１アーム２０－１及び第２アーム２０－２に代えて、第１アーム２０－１Ａ及び第２アーム２０－２Ａを含む。
【0115】
第１アーム２０－１Ａは、第１アーム２０－１と比較して、コンデンサ素子５１及び５２を更に含む。第２アーム２０－２Ａは、第２アーム２０－２と比較して、コンデンサ素子５３及び５４を更に含む。
【0116】
コンデンサ素子５１は、トランジスタＴｒ１－１のドレイン－ソース間に電気的に接続されている。コンデンサ素子５２は、トランジスタＴｒ１－２のドレイン－ソース間に電気的に接続されている。コンデンサ素子５３は、トランジスタＴｒ２－１のドレイン－ソース間に電気的に接続されている。コンデンサ素子５４は、トランジスタＴｒ２－２のドレイン－ソース間に電気的に接続されている。
【0117】
これにより、トランジスタＴｒ１－１からＴｒ２－２までの各々のドレイン－ソース間の容量が増えるので、第２の場合に流れる過渡的な電流の電流値が大きくなる。従って、第２の場合に、トランジスタＴｒ１－１からＴｒ２－２までのスイッチング損失が大きくなる。これにより、電源装置１Ａは、放電時間を短縮することができる。
【0118】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0119】
１、１Ａ 電源装置
２ 直流電源
３ 入力コンデンサ
４ 負荷
１１、１１Ａ 電流共振コンバータ
１２ 整流回路
１３ インダクタ
１４ 出力コンデンサ
１５ 電圧センサ
１６ 電流センサ
１７ 制御回路
２０－１、２０－１Ａ 第１アーム
２０－２、２０－２Ａ 第２アーム
２１、２２、２３、２４ 容量
３１ １次巻線
３２ ２次巻線
４０－１ 第１整流アーム
４０－２ 第２整流アーム
Ｄ１、Ｄ２ ダイオード
ＦＢ、ＦＢＡ フルブリッジ回路
Ｔｒ１－１、Ｔｒ１－２、Ｔｒ２－１、Ｔｒ２－２、Ｔｒ３、Ｔｒ４ トランジスタ
Ｄ１－１、Ｄ１－２、Ｄ２－１、Ｄ２－２、Ｄ３－１、Ｄ４－１ 寄生ダイオード
Ｃ１－１、Ｃ１－２、Ｃ２－１、Ｃ２－２、Ｃ３－１、Ｃ４－１ 寄生容量
Ｔ トランス
ＳＷ スイッチ
２ 直流電源
３ 入力コンデンサ
４ 負荷
１１、１１Ａ 電流共振コンバータ
１２ 整流回路
１３ インダクタ
１４ 出力コンデンサ
１５ 電圧センサ
１６ 電流センサ
１７ 制御回路
２０－１、２０－１Ａ 第１アーム
２０－２、２０－２Ａ 第２アーム
２１、２２、２３、２４ 容量
３１ １次巻線
３２ ２次巻線
４０－１ 第１整流アーム
４０－２ 第２整流アーム
Ｄ１、Ｄ２ ダイオード
ＦＢ、ＦＢＡ フルブリッジ回路
Ｔｒ１－１、Ｔｒ１－２、Ｔｒ２－１、Ｔｒ２－２、Ｔｒ３、Ｔｒ４ トランジスタ
Ｄ１－１、Ｄ１－２、Ｄ２－１、Ｄ２－２、Ｄ３－１、Ｄ４－１ 寄生ダイオード
Ｃ１－１、Ｃ１－２、Ｃ２－１、Ｃ２－２、Ｃ３－１、Ｃ４－１ 寄生容量
Ｔ トランス
ＳＷ スイッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】