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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-17
(45)【発行日】2025-01-27
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G11C 5/04 20060101AFI20250120BHJP
G11C 7/10 20060101ALI20250120BHJP
G11C 8/12 20060101ALI20250120BHJP
G11C 16/10 20060101ALI20250120BHJP
G11C 16/04 20060101ALI20250120BHJP
H10D 30/68 20250101ALI20250120BHJP
H10D 84/83 20250101ALI20250120BHJP
H10B 41/27 20230101ALI20250120BHJP
H10B 41/40 20230101ALI20250120BHJP
H10B 43/27 20230101ALI20250120BHJP
H10B 43/40 20230101ALI20250120BHJP
H10B 80/00 20230101ALI20250120BHJP
H10B 99/00 20230101ALI20250120BHJP
【ＦＩ】
G11C5/04 210
G11C7/10 515
G11C8/12 200
G11C16/10 170
G11C16/04 170
H01L29/78 371
H01L27/088 E
H10B41/27
H10B41/40
H10B43/27
H10B43/40
H10B80/00
H10B99/00 495
【請求項の数】
10
(21)【出願番号】P 2021142649
(22)【出願日】2021-09-01
(65)【公開番号】P2023035640
(43)【公開日】2023-03-13
【審査請求日】2024-03-08
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】呂 チョ
(72)【発明者】
【氏名】菅原 昭雄
(72)【発明者】
【氏名】黒澤 武寿
(72)【発明者】
【氏名】長井 裕士
(72)【発明者】
【氏名】藤川 尚志
【審査官】豊田 真弓
(56)【参考文献】
【文献】米国特許出願公開第２０２０／０３８７４６２（ＵＳ，Ａ１）
【文献】国際公開第２０２１／１０６２２４（ＷＯ，Ａ１）
【文献】再公表特許第２０１８／０１１９２６（ＪＰ，Ａ１）
【文献】特開２００６－２７７８７０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ ５／０４
Ｇ１１Ｃ ７／１０
Ｇ１１Ｃ ８／１２
Ｇ１１Ｃ １６／１０
Ｇ１１Ｃ １６／０４
Ｈ１０Ｂ ９９／００
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ４３／４０
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２３４
Ｈ１０Ｂ ４１／２７
Ｈ１０Ｂ ４１／４０
Ｈ１０Ｂ ８０／００
Ｈ１０Ｂ ９９／００
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２７／０８８
(57)【特許請求の範囲】
【請求項1】
複数の半導体記憶装置と、制御装置と
を有し、
前記半導体記憶装置は、それぞれ、
第１信号が入力される第１パッドと、
第２信号が入力される第２パッドと、
第３信号が入力される第３パッドと、
前記第２パッドに接続された第１レシーバ及び第１ドライバと、
前記第３パッドに接続された第２レシーバ及び第２ドライバと、
複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイと、
前記メモリセルアレイに接続されたセンスアンプと、
前記センスアンプに接続され、前記メモリセルアレイから読み出されたデータを格納可能なデータレジスタと、
前記データレジスタに格納されたデータを前記第２パッドから出力するデータアウト動作を実行可能な制御回路と
を有し、
前記半導体記憶装置は、それぞれ、
第１モードにおいては、
前記第１パッドに入力される前記第１信号が切り替えられた後で、
前記データアウト動作を指示するコマンドセットを、前記第２パッドを介して取り込み、
第２モードにおいては、
前記第１パッドに入力される前記第１信号が切り替えられた後で、
前記データアウト動作を指示する前記コマンドセットを、少なくとも前記第３パッドを介して取り込み、
前記第１モードにおいては、
前記第１レシーバ、前記第１ドライバ及び前記第２レシーバが駆動され、前記第２ドライバの駆動が停止され、
前記第２モードにおいては、
前記第１レシーバ、前記第１ドライバ、前記第２レシーバ及び前記第２ドライバが駆動され、
前記制御装置は、
前記半導体記憶装置それぞれに異なったアドレスを割り当てる第１動作と、
前記半導体記憶装置それぞれのモードを前記第１モードから前記第２モードへ切り替えさせる第２動作と
を実行するメモリシステム。
【請求項2】
前記半導体記憶装置の各々において、第４信号が入力される第４パッドを更に有し、
前記第２パッドは複数設けられ、
前記第１モードにおいては、
前記データアウト動作を指示する前記コマンドセットを複数の前記第２パッドを介して取り込み、
前記第２モードにおいては、
前記データアウト動作を指示する前記コマンドセットを前記第３パッド及び前記第４パッドを介して取り込む
請求項１記載のメモリシステム。
【請求項3】
前記半導体記憶装置はＮ設けられ、Ｋを２以上の整数としたとき、ＮはＫ×２の整数であり、１番目からＫ番目の前記半導体記憶装置の前記第１パッドに接続された第１信号線と、
Ｋ＋１番目からＮ番目の前記半導体記憶装置の前記第１パッドに接続された第２信号線と、
１番目からＮ番目の前記半導体記憶装置の前記第２パッドにそれぞれ接続された複数の第３信号線と、
１番目からＮ番目の前記半導体記憶装置の前記第３パッドに接続された第４信号線と、
１番目からＮ番目の前記半導体記憶装置の前記第４パッドに接続された第５信号線と
を更に有し、
前記制御装置は、前記第１～５信号線の電圧レベルを制御可能である、
請求項２記載のメモリシステム。
【請求項4】
前記制御装置から電圧を供給される第６信号線を更に有し、前記複数の半導体記憶装置は、それぞれ、
前記第６信号線を介して第５信号が入力される第５パッドを更に有し、
前記第１モードにおいては、
前記第５信号と同期して、
前記データアウト動作を指示する前記コマンドセットを前記第２パッドから取り込み、
前記第２モードにおいては、
前記第５信号と同期して、
前記データアウト動作を指示する前記コマンドセットを前記第３パッド及び前記第４パッドから取り込む
請求項３記載のメモリシステム。
【請求項5】
前記制御装置は、前記第１信号線の前記電圧レベル及び前記第２信号線の前記電圧レベルを、一定期間第１レベルに維持し、
前記第１動作と前記第２動作とを実行する
請求項３又は４記載のメモリシステム。
【請求項6】
前記制御装置は、前記第１動作をＮ回実行し、
前記第２動作を１回実行する
請求項１～５のいずれか１項記載のメモリシステム。
【請求項7】
第５信号が入力される第５パッドを更に有し、前記第１モードにおいては、
前記第５信号と同期して
前記データアウト動作を指示する前記コマンドセットを前記第２パッドから取り込み、
前記第２モードにおいては、
前記第５信号と同期して
前記データアウト動作を指示する前記コマンドセットを前記第３パッド及び前記第４パッドから取り込む
請求項３記載のメモリシステム。
【請求項8】
前記制御装置は、前記第１信号線、
前記第２信号線、
前記第３信号線、
前記第４信号線、
前記第５信号線それぞれの電圧レベルを維持した状態で、
前記第５信号の電圧レベルを少なくとも８回遷移させた後で、
前記第１動作と前記第２動作を実行する
請求項４又は７記載のメモリシステム。
【請求項9】
Ｎ個の半導体記憶装置と、
制御装置と、
前記Ｎ個の半導体記憶装置の少なくとも何れか及び前記制御装置に接続された第１信号線、第２信号線、複数の第３信号線、第４信号線及び第５信号線と
を有し、
Ｋを２以上の整数としたとき、ＮはＫ×２の整数であり、
前記半導体記憶装置は、それぞれ、
第１信号が入力される第１パッドと、
第２信号が入力される複数の第２パッドと、
第３信号が入力される第３パッドと、
第４信号が入力される第４パッドと、
複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイと、
前記メモリセルアレイに接続されたセンスアンプと、
前記センスアンプに接続され、前記メモリセルアレイから読み出されたデータを格納可能なデータレジスタと、
前記データレジスタに格納されたデータを前記第２パッドから出力するデータアウト動作を実行可能な制御回路と
を有し、
前記第１信号線は、１番目からＫ番目の前記半導体記憶装置の前記第１パッドに接続され、
前記第２信号線は、Ｋ＋１番目からＮ番目の前記半導体記憶装置の前記第１パッドに接続され、
前記複数の第３信号線は、１番目からＮ番目の前記半導体記憶装置の前記第２パッドにそれぞれ接続され、
前記第４信号線は、１番目からＮ番目の前記半導体記憶装置の前記第３パッドに接続され、
前記第５信号線は、１番目からＮ番目の前記半導体記憶装置の前記第４パッドに接続され、
前記半導体記憶装置は、それぞれ、
第１モードにおいては、
前記第１パッドに入力される前記第１信号が切り替えられた後で、
前記データアウト動作を指示するコマンドセットを、前記複数の第２パッドを介して取り込み、
第２モードにおいては、
前記第１パッドに入力される前記第１信号が切り替えられた後で、
前記データアウト動作を指示する前記コマンドセットを、前記第３パッド及び前記第４パッドを介して取り込み、
前記制御装置は、
前記半導体記憶装置それぞれに異なったアドレスを割り当てる第１動作と、
前記半導体記憶装置それぞれのモードを前記第１モードから前記第２モードへ切り替えさせる第２動作と
を実行し、
前記第１～５信号線の電圧レベルを制御可能であり、
前記第１信号線の前記電圧レベル及び前記第２信号線の前記電圧レベルを、一定期間第１レベルに維持し、
前記第１動作と前記第２動作とを実行する
メモリシステム。
【請求項10】
Ｎ個の半導体記憶装置と、
制御装置と、
前記Ｎ個の半導体記憶装置の少なくとも何れか及び前記制御装置に接続された第１信号線、第２信号線、複数の第３信号線、第４信号線及び第５信号線と
を有し、
Ｋを２以上の整数としたとき、ＮはＫ×２の整数であり、
前記半導体記憶装置は、それぞれ、
第１信号が入力される第１パッドと、
第２信号が入力される複数の第２パッドと、
第３信号が入力される第３パッドと、
第４信号が入力される第４パッドと、
第５信号が入力される第５パッドと、
複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイと、
前記メモリセルアレイに接続されたセンスアンプと、
前記センスアンプに接続され、前記メモリセルアレイから読み出されたデータを格納可能なデータレジスタと、
前記データレジスタに格納されたデータを前記第２パッドから出力するデータアウト動作を実行可能な制御回路と
を有し、
前記第１信号線は、１番目からＫ番目の前記半導体記憶装置の前記第１パッドに接続され、
前記第２信号線は、Ｋ＋１番目からＮ番目の前記半導体記憶装置の前記第１パッドに接続され、
前記複数の第３信号線は、１番目からＮ番目の前記半導体記憶装置の前記第２パッドにそれぞれ接続され、
前記第４信号線は、１番目からＮ番目の前記半導体記憶装置の前記第３パッドに接続され、
前記第５信号線は、１番目からＮ番目の前記半導体記憶装置の前記第４パッドに接続され、
前記半導体記憶装置は、それぞれ、
第１モードにおいては、
前記第１パッドに入力される前記第１信号が切り替えられた後で、
前記第５信号と同期して
前記データアウト動作を指示するコマンドセットを、前記複数の第２パッドを介して取り込み、
第２モードにおいては、
前記第１パッドに入力される前記第１信号が切り替えられた後で、
前記第５信号と同期して
前記データアウト動作を指示する前記コマンドセットを、前記第３パッド及び前記第４パッドを介して取り込み、
前記制御装置は、
前記半導体記憶装置それぞれに異なったアドレスを割り当てる第１動作と、
前記半導体記憶装置それぞれのモードを前記第１モードから前記第２モードへ切り替えさせる第２動作と
を実行し、
前記第１～５信号線の電圧レベルを制御可能であり、
前記第１信号線、
前記第２信号線、
前記第３信号線、
前記第４信号線、
前記第５信号線それぞれの電圧レベルを維持した状態で、
前記第５信号の電圧レベルを少なくとも８回遷移させた後で、
前記第１動作と前記第２動作を実行する
メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、メモリシステムに関する。
【背景技術】
【0002】
複数の半導体記憶装置と、制御装置と、を有するメモリシステムが知られている。半導体記憶装置は、例えば、複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータを出力する周辺回路と、を備える。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１５－１７６３０９号公報
【文献】特開２０２０－０４７３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作するメモリシステムを提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係るメモリシステムは、複数の半導体記憶装置と、制御装置と、を有する。半導体記憶装置は、それぞれ、第１信号が入力される第１パッドと、第２信号が入力される第２パッドと、第３信号が入力される第３パッドと、メモリセルアレイと、センスアンプと、データレジスタと、制御回路と、を有する。メモリセルアレイは、複数のメモリセルトランジスタが直列に接続されたストリングを含む。センスアンプは、メモリセルアレイに接続されている。データレジスタは、センスアンプに接続され、メモリセルアレイから読み出されたデータを格納可能である。制御回路は、データレジスタに格納されたデータを第２パッドから出力するデータアウト動作を実行可能である。半導体記憶装置は、それぞれ、第１モードにおいては、第１パッドに入力される第１信号が切り替えられた後で、データアウト動作を指示するコマンドセットを、第２パッドを介して取り込む。また、半導体記憶装置は、それぞれ、第２モードにおいては、第１パッドに入力される第１信号が切り替えられた後で、データアウト動作を指示するコマンドセットを、少なくとも第３パッドを介して取り込む。制御装置は、半導体記憶装置それぞれに異なったアドレスを割り当てる第１動作と、半導体記憶装置それぞれのモードを第１モードから第２モードへ切り替えさせる第２動作と、を実行する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【図2】本実施形態に係るメモリパッケージＰＫＧ０，ＰＫＧ１の構成例を示す模式的な斜視図である。
【図3】本実施形態に係るコントローラＣＤの構成例を示す模式的なブロック図である。
【図4】第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
【図5】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図6】メモリダイＭＤの一部の構成を示す模式的な斜視図である。
【図7】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図8】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図9】動作モードＭＯＤＥａにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。
【図10】動作モードＭＯＤＥｂにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。
【図11】動作モードＭＯＤＥａにおける外部端子の役割を説明するための真理値表である。
【図12】動作モードＭＯＤＥｂにおける外部端子の役割を説明するための真理値表である。
【図13】動作モードＭＯＤＥｂにおける外部端子の役割を説明するための真理値表である。
【図14】第１実施形態に係るメモリダイＭＤの動作について説明するための模式的な波形図である。
【図15】第１実施形態に係るメモリダイＭＤの動作について説明するための模式的な波形図である。
【図16】動作モードＭＯＤＥａにおいて読出動作及びデータアウトを実行する場合の様子を示す模式的な波形図である。
【図17】動作モードＭＯＤＥａにおいて読出動作及びデータアウトを実行する場合の他の様子を示す模式的な波形図である。
【図18】動作モードＭＯＤＥｂにおいて読出動作及びデータアウトを実行する場合の様子を示す模式的な波形図である。
【図19】動作モードＭＯＤＥｂにおいて読出動作及びデータアウトを実行する場合の他の様子を示す模式的な波形図である。
【図20】動作モードＭＯＤＥｂにおいて読出動作及びデータアウトを実行する場合の他の様子を示す模式的な波形図である。
【図21】動作モードＭＯＤＥａにおいてステータスリードを実行する際の波形を示す模式的な波形図である。
【図22】動作モードＭＯＤＥｂにおいてステータスリードを実行する際の波形を示す模式的な波形図である。
【図23】第１実施形態に係るメモリシステム１０における動作の一例を示す模式的なフローチャートである。
【図26】第１実施形態に係るメモリシステム１０における動作の一例を示す模式的なフローチャートである。
【図27】第１実施形態に係るメモリシステム１０における動作の一例を示す模式的な波形図である。
【図30】第２実施形態に係るメモリダイＭＤ２の構成を示す模式的なブロック図である。
【図31】メモリダイＭＤ２の一部の構成を示す模式的な回路図である。
【図32】第２実施形態に係る動作モードＭＯＤＥｂにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。
【図33】動作モードＭＯＤＥｂにおける外部端子の役割を説明するための真理値表である。
【図34】動作モードＭＯＤＥｂにおける外部端子の役割を説明するための真理値表である。
【図35】第２実施形態に係るメモリシステム１０における動作の一例を示す模式的な波形図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係るメモリシステムを、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【0008】
また、本明細書において「メモリシステム」と言った場合には、メモリカード、ＳＳＤ等の、メモリダイ（メモリチップ）、及び、コントローラを含む構成を意味する事がある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事がある。
【0010】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0013】
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、読出動作、書込動作、消去動作等を実行する。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリパッケージＰＫＧ０，ＰＫＧ１と、これら複数のメモリパッケージＰＫＧ０，ＰＫＧ１及びホストコンピュータ２０に接続されるコントローラＣＤと、を備える。尚、以下の説明においては、メモリパッケージＰＫＧ０，ＰＫＧ１を、メモリパッケージＰＫＧと呼ぶ場合がある。
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、読出動作、書込動作、消去動作等を実行する。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリパッケージＰＫＧ０，ＰＫＧ１と、これら複数のメモリパッケージＰＫＧ０，ＰＫＧ１及びホストコンピュータ２０に接続されるコントローラＣＤと、を備える。尚、以下の説明においては、メモリパッケージＰＫＧ０，ＰＫＧ１を、メモリパッケージＰＫＧと呼ぶ場合がある。
【0014】
【0015】
図２に示す様に、本実施形態に係るメモリパッケージＰＫＧは、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤ０～ＭＤ７と、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤ０の下面に接着されている。メモリダイＭＤ０～ＭＤ７の上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ１～ＭＤ７に接着されている。メモリダイＭＤ７の上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。尚、以下の説明においては、メモリダイＭＤ０～ＭＤ７を、メモリダイＭＤと呼ぶ場合がある。
【0016】
メモリダイＭＤに設けられた複数のパッド電極Ｐのうちの一つは、外部制御端子／ＣＥとして機能する。また、メモリダイＭＤに設けられた複数のパッド電極Ｐのうちのいくつかは、チップアドレス設定端子ＣＡＤＤとして機能する。外部制御端子／ＣＥ及びチップアドレス設定端子ＣＡＤＤは、メモリパッケージＰＫＧ中の複数のメモリダイＭＤから、１のメモリダイＭＤを特定するために使用される。
【0017】
複数のメモリダイＭＤ０～ＭＤ７に設けられた複数のパッド電極Ｐのうち、外部制御端子／ＣＥとして機能するものは、ボンディングワイヤＢによって共通に接続されている。尚、図１には、メモリパッケージＰＫＧ０に対応する外部制御端子／ＣＥを外部制御端子／ＣＥ０と、メモリパッケージＰＫＧ１に対応する外部制御端子／ＣＥを外部制御端子／ＣＥ１として示している。外部制御端子／ＣＥ０及び外部制御端子／ＣＥ１には、お互いに異なる信号を入力することが可能である。
【0018】
図２に示す様に、複数のメモリダイＭＤ０～ＭＤ７に設けられた複数のパッド電極Ｐのうち、チップアドレス設定端子ＣＡＤＤとして機能するものは、お互いに異なるパターンで、ボンディングワイヤＢに接続されている。例えば、図２の例では、１つ目のボンディングワイヤＢが、メモリダイＭＤ０～ＭＤ３に接続され、メモリダイＭＤ４～ＭＤ７には接続されていない。また、２つ目のボンディングワイヤＢが、メモリダイＭＤ０，ＭＤ２，ＭＤ４，ＭＤ５に接続され、メモリダイＭＤ１，ＭＤ３，ＭＤ６，ＭＤ７には接続されていない。また、３つ目のボンディングワイヤＢが、メモリダイＭＤ０，ＭＤ３，ＭＤ５，ＭＤ６に接続され、メモリダイＭＤ１，ＭＤ２，ＭＤ４，ＭＤ７には接続されていない。尚、図１に示す様に、チップアドレス設定端子ＣＡＤＤは、全て、電源電圧ＶＣＣが供給される電圧供給線に接続されている。
【0019】
図２に示す様に、複数のメモリダイＭＤ０～ＭＤ７に設けられた複数のパッド電極Ｐのうち、それ以外の端子として機能するものは、それぞれ、対応する端子毎にボンディングワイヤＢによって共通に接続されている。尚、図１に示す様に、これら複数のボンディングワイヤＢは、メモリパッケージＰＫＧ０，ＰＫＧ１の間で共通に接続されている。これら複数の端子には、お互いに異なる信号を入力したり、電圧を供給したりすることが可能である。
【0020】
【0021】
コントローラＣＤは、ホストコンピュータ２０からの指示に従い、メモリパッケージＰＫＧ０，ＰＫＧ１の読出動作、書込動作等を実行する。コントローラＣＤは、ＲＡＭ（Random Access Memory）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Error Check and Correction）回路１４、及び、メモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及び、メモリインターフェイス１５は、互いに内部バス１６で接続される。
【0022】
ホストインターフェイス１３は、ホストコンピュータ２０からの指示、ホストインターフェイスから受信したユーザデータ等を内部バス１６に出力する。また、ホストインターフェイス１３は、メモリパッケージＰＫＧ０，ＰＫＧ１から出力されたユーザデータ、プロセッサ１２からの応答等をホストコンピュータ２０へ送信する。
【0023】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、メモリパッケージＰＫＧ０，ＰＫＧ１に対する書込動作及び読出動作の制御を実行する。
【0024】
プロセッサ１２は、コントローラＣＤを統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）等を含む。プロセッサ１２は、ホストコンピュータ２０からホストインターフェイス１３を介して指示を受けた場合に、その指示に従った制御を行う。例えば、プロセッサ１２は、ホストコンピュータ２０からの指示に従って、メモリパッケージＰＫＧ０，ＰＫＧ１に対する書込動作をメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストコンピュータ２０からの指示に従って、メモリパッケージＰＫＧ０，ＰＫＧ１に対する読出動作を、メモリインターフェイス１５へ指示する。
【0025】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、メモリパッケージＰＫＧ０，ＰＫＧ１上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書込動作の実行単位であるページ単位のデータ（ページデータ）に対して実施する。本明細書では、メモリパッケージＰＫＧ０，ＰＫＧ１の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的には符号化されて符号語としてメモリパッケージＰＫＧ０，ＰＫＧ１に格納される。本実施形態では、符号化は必須ではない。コントローラＣＤは、符号化せずにユニットデータをメモリパッケージＰＫＧ０，ＰＫＧ１に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。コントローラＣＤが符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されても良い。また、複数のユニットデータを用いて１つの符号語が生成されても良い。
【0026】
プロセッサ１２は、ユニットデータごとに書き込み先のメモリパッケージＰＫＧ０，ＰＫＧ１のメモリ領域を決定する。メモリパッケージＰＫＧ０，ＰＫＧ１のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータをメモリパッケージＰＫＧ０，ＰＫＧ１へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストコンピュータ２０が管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストコンピュータ２０から論理アドレス等を受信し、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してメモリインターフェイス１５に読出動作の実行を指示する。
【0027】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、メモリパッケージＰＫＧ０，ＰＫＧ１から読み出された符号語を復号する。
【0028】
ＲＡＭ１１は、ホストコンピュータ２０から受信したユーザデータをメモリパッケージＰＫＧ０，ＰＫＧ１へ記憶させるまでに一時格納したり、メモリパッケージＰＫＧ０，ＰＫＧ１から出力されたデータをホストコンピュータ２０へ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の汎用メモリを含む。
【0029】
尚、図３には、コントローラＣＤが、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える例を示した。しかしながら、ＥＣＣ回路１４は、メモリインターフェイス１５に内蔵されていても良い。また、ＥＣＣ回路１４は、メモリパッケージＰＫＧ０，ＰＫＧ１に内蔵されていても良い。
【0030】
ホストコンピュータ２０から書込動作の指示を受信した場合、メモリシステム１０は次の様に動作する。プロセッサ１２は、書込動作の対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に記憶されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を、書込動作を実行する旨のコマンドデータと共に、メモリパッケージＰＫＧ０，ＰＫＧ１に入力する。
【0031】
ホストコンピュータ２０から読出動作の指示を受信した場合、メモリシステム１０は次の様に動作する。メモリインターフェイス１５は、メモリパッケージＰＫＧ０，ＰＫＧ１から出力された符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に記憶させる。プロセッサ１２は、ＲＡＭ１１にストア記憶されたデータを、ホストインターフェイス１３を介してホストコンピュータ２０に送信する。
【0032】
［メモリダイＭＤの構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７及び図８は、メモリダイＭＤの一部の構成を示す模式的な回路図である。説明の都合上、図４～図８では一部の構成を省略する。
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７及び図８は、メモリダイＭＤの一部の構成を示す模式的な回路図である。説明の都合上、図４～図８では一部の構成を省略する。
【0033】
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0034】
また、図４に示す複数の制御端子の横には、入出力方向を示す矢印を図示している。図４において、左から右への矢印が付された制御端子は、コントローラＣＤからメモリダイＭＤへの、データ又はその他の信号の入力に使用可能である。図４において、右から左への矢印が付された制御端子は、メモリダイＭＤからコントローラＣＤへの、データ又はその他の信号の出力に使用可能である。図４において、左右双方向の矢印が付された制御端子は、コントローラＣＤからメモリダイＭＤへの、データ又はその他の信号の入力、及び、メモリダイＭＤからコントローラＣＤへの、データ又はその他の信号の出力の、双方に使用可能である。
【0035】
図４に示す様に、メモリダイＭＤは、ユーザデータを記憶するメモリセルアレイＭＣＡ０，ＭＣＡ１と、メモリセルアレイＭＣＡ０，ＭＣＡ１に接続された周辺回路ＰＣと、を備える。尚、以下の説明においては、メモリセルアレイＭＣＡ０，ＭＣＡ１を、メモリセルアレイＭＣＡと呼ぶ場合がある。また、メモリセルアレイＭＣＡ０，ＭＣＡ１を、プレーンＰＬＮ０，ＰＬＮ１と呼ぶ場合がある。
【0036】
［メモリセルアレイＭＣＡの構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0037】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
【0038】
メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0039】
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0040】
メモリセルアレイＭＣＡは、例えば図６に示す様に、半導体基板１００の上方に設けられている。尚、図６の例では、半導体基板１００とメモリセルアレイＭＣＡとの間に、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。
【0041】
メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
【0042】
メモリブロックＢＬＫは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0043】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0044】
また、複数の導電層１１０のうち、最下層に位置する２以上の導電層１１０は、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂ（図５）、及び、これらに接続された複数のソース側選択トランジスタＳＴＳ，ＳＴＳｂのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0045】
また、これよりも上方に位置する複数の導電層１１０は、それぞれ、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0046】
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
【0047】
導電層１１０の下方には、半導体層１１２が設けられている。半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0048】
半導体層１１２は、ソース線ＳＬ（図５）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡに含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
【0049】
半導体柱１２０は、例えば図６に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図６に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0050】
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介してビット線ＢＬに接続される。
【0051】
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜を備える。トンネル絶縁膜及びブロック絶縁膜は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜、電荷蓄積膜、及び、ブロック絶縁膜は略円筒状の形状を有し、半導体柱１２０と半導体層１１２との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
【0052】
尚、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0053】
複数の導電層１１０のＸ方向における端部には、複数のコンタクトＣＣが設けられている。複数の導電層１１０は、これら複数のコンタクトＣＣを介して周辺回路ＰＣ（図４）に接続されている。図６に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0054】
［周辺回路ＰＣの構成］
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、データ出力タイミング調整部ＴＣＴと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、データ出力タイミング調整部ＴＣＴと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
【0055】
［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
【0056】
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従ってアドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを順次参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
【0057】
尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。
【0058】
ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
【0059】
尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ，ＳＧＳｂ）及び接地電圧ＶＳＳが供給される電圧供給線の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。尚、非選択のメモリブロックＢＬＫに含まれる複数のワード線ＷＬは、フローティング状態となる。
【0060】
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
【0061】
［センスアンプＳＡの構成］
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
【0062】
尚、以下の説明においては、センスアンプモジュールＳＡＭ０，ＳＡＭ１を、センスアンプモジュールＳＡＭと呼び、キャッシュメモリＣＭ０，ＣＭ１を、キャッシュメモリＣＭと呼び、ラッチ回路ＸＤＬ０，ＸＤＬ１を、ラッチ回路ＸＤＬと呼ぶ場合がある。
【0063】
センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬ（図５）にそれぞれ対応するセンス回路と、センス回路に接続された複数のラッチ回路等と、を備える。
【0064】
キャッシュメモリＣＭは、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、それぞれセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータＤａｔ又はメモリセルＭＣから読み出されたユーザデータＤａｔが保持される。
【0065】
キャッシュメモリＣＭには、例えば図７に示す様に、カラムデコーダＣＯＬＤが接続される。カラムデコーダＣＯＬＤは、アドレスレジスタＡＤＲ（図４）に保持されたカラムアドレスＣＡ（図４）をデコードし、カラムアドレスＣＡに対応するラッチ回路ＸＤＬを選択する。
【0066】
尚、これら複数のラッチ回路ＸＤＬに保持されるユーザデータＤａｔは、書込動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるユーザデータＤａｔは、読出動作の際に、ラッチ回路ＸＤＬに順次転送される。また、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、後述するデータアウトの際に、カラムデコーダＣＯＬＤ及びマルチプレクサＭＰＸを介して、入出力制御回路Ｉ／Ｏに順次転送される。
【0067】
［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図１、図２を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図１、図２を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0068】
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
【0069】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹは、例えば、読出動作、書込動作、消去動作等、メモリセルアレイＭＣＡに対して電圧を供給する動作、後述するゲットフィーチャ、セットフィーチャ等の実行中に“Ｌ”状態となり、それ以外の場合には“Ｈ”状態となる。尚、後述するデータアウト、ステータスリード等の動作を実行しても、端子ＲＹ／／ＢＹは“Ｌ”状態にはならない。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。
【0070】
また、シーケンサＳＱＣは、フィーチャレジスタＦＲを備える。フィーチャレジスタＦＲは、フィーチャデータＦｄを保持するレジスタである。フィーチャデータＦｄは、例えば、メモリダイＭＤの制御パラメータ等を含む。フィーチャデータＦｄは、例えば、メモリダイＭＤを、後述する動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂのうち、いずれのモードで動作させるかを示す値を含む。
【0071】
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを保持する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の動作に対応するアドレスデータＡｄｄと、次に実行される動作に対応するアドレスデータＡｄｄと、を含む複数のアドレスデータＡｄｄを保持する。
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを保持する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の動作に対応するアドレスデータＡｄｄと、次に実行される動作に対応するアドレスデータＡｄｄと、を含む複数のアドレスデータＡｄｄを保持する。
【0072】
アドレスデータＡｄｄは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
【0073】
尚、一のアドレスデータＡｄｄに対応する動作の実行中に、他のアドレスデータＡｄｄに対応する動作が指示されてしまうと、意図した動作が好適に実行されない場合がある。
【0074】
例えば、あるメモリダイＭＤにおいて、１つのプレーンからのデータアウトの実行中に、他のプレーン（異なるプレーンに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、最初のデータアウトが終了した後に、次のデータアウトを開始する様に、動作タイミングが調整される。
【0075】
これに対して、例えば、図１及び図２に示す様に複数のメモリダイＭＤを接続した構成において、あるメモリダイＭＤからのデータアウトの実行中に、他のメモリダイＭＤ（異なるメモリダイに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、意図したアドレスに対応するユーザデータＤａｔが好適に出力できない場合がある。
【0076】
後述の通り、ユーザデータＤａｔの出力は、外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）ことによって指示される。図１及び図２に示す様に複数のメモリダイＭＤを接続した構成において、あるメモリダイＭＤからのデータアウトの実行中に、他のメモリダイＭＤ（異なるメモリダイに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、両方のメモリダイＭＤが外部制御端子／ＲＥ，ＲＥにおける入力信号の切り替え（トグル）に対応して、データアウトを実行してしまうおそれがある。
【0077】
そこで、第１実施形態に係るメモリシステム１０は、動作対象となるアドレスデータＡｄｄの切り替えが、トリガ信号の入力によって実行可能となる様に構成されている。例えば、図１及び図２に示す様に複数のメモリダイＭＤを接続した構成において、あるメモリダイＭＤからのデータアウトの実行中に、他のメモリダイＭＤ（異なるメモリダイに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、後にデータアウトが指示されたメモリダイＭＤは、トリガ信号が入力されるまで、外部制御端子／ＲＥ，ＲＥにおける入力信号が切り替えられても（トグルされても）、データアウトを開始しない。そして、コントローラＣＤは、先にデータアウトを実行しているメモリダイＭＤからのデータアウトが終了したことを検出した後に、共通に接続された全てのメモリダイＭＤに、アドレスデータＡｄｄを切り替えるためのトリガ信号を入力し、その後で、外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。先にデータアウトを実行していたメモリダイＭＤは、コントローラＣＤからトリガ信号が入力されても、反応しない。これに対して、後からデータアウトを指示されたメモリダイＭＤは、コントローラＣＤからトリガ信号が入力されることにより、外部制御端子／ＲＥ，ＲＥにおける入力信号の切り替え（トグル）に対応してデータアウトを実行可能となる。従って、先にデータアウトを実行していたメモリダイＭＤと、後からデータアウトを指示されたメモリダイＭＤとにおいて、動作が衝突することを可否できる。すなわち、トリガ信号は、メモリダイＭＤに対してデータアウトが開始可能になったことを指示するための信号として機能する。これにより、図１及び図２に示す様に複数のメモリダイＭＤを接続した構成において、複数のメモリダイＭＤからのデータアウトを連続的に実行可能となる。
【0078】
また、本実施形態に係るメモリシステム１０においては、図２を参照して説明したチップアドレス設定端子ＣＡＤＤによって、チップアドレスを規定することが可能である。以下、この様なチップアドレスを、「ハードチップアドレス」と呼ぶ場合がある。ハードチップアドレスは、メモリパッケージＰＫＧ０，ＰＫＧ１にそれぞれ含まれる８個のメモリダイＭＤに対応して、８通り付与される。例えば、図２の例では、メモリダイＭＤ０～ＭＤ７に、それぞれ、ハードチップアドレスとして、“０，０，０”、“０，１，１”、“０，０，１”、“０，１，０”、“１，０，１”、“１，０，０”、“１，１，０”、“１，１，１”が割り振られている。
【0079】
例えば、メモリパッケージＰＫＧ０，ＰＫＧ１に含まれる１６個のメモリダイＭＤを一つずつ動作させる場合には、外部制御端子／ＣＥ０，／ＣＥ１の一方に“Ｌ”を入力し、他方に“Ｈ”を入力することが考えられる。しかしながら、例えば、メモリパッケージＰＫＧ０中のメモリダイＭＤ０に対するデータアウト動作の実行中に、メモリパッケージＰＫＧ１のメモリダイＭＤ１にデータアウトが指示された場合、外部制御端子／ＣＥ０，／ＣＥ１の双方が“Ｌ”状態となってしまう。また、メモリパッケージＰＫＧ０中のメモリダイＭＤ１、及び、メモリパッケージＰＫＧ１中のメモリダイＭＤ１は、どちらもハードチップアドレスとして“０，１，１”を備えている。従って、メモリパッケージＰＫＧ０，ＰＫＧ１中の２つのメモリダイＭＤ１にデータアウトが指示されてしまい、意図したアドレスに対応するユーザデータＤａｔが好適に出力できない場合がある。
【0080】
そこで、本実施形態に係るメモリシステム１０は、上述したハードチップアドレスに加え、２種類目のチップアドレスによってメモリダイＭＤが特定可能となるように構成されている。以下、この様な２種類目のチップアドレスを、ソフトチップアドレスと呼ぶ場合がある。
【0081】
ソフトチップアドレスは、コントローラＣＤ（図１）によって付与されるチップアドレスである。ソフトチップアドレスは、メモリパッケージＰＫＧ０，ＰＫＧ１に含まれる計１６個のメモリダイＭＤに対応して、１６通り付与される。ソフトチップアドレスは、例えば、フィーチャデータＦｄ（図４）としてフィーチャレジスタＦＲ（図４）に格納されていても良い。
【0082】
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを保持する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが保持されると、シーケンサＳＱＣに制御信号が入力される。
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを保持する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが保持されると、シーケンサＳＱＣに制御信号が入力される。
【0083】
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを保持する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディ／ビジー情報を保持する。
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを保持する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディ／ビジー情報を保持する。
【0084】
［データ出力タイミング調整部ＴＣＴの構成］
データ出力タイミング調整部ＴＣＴは、キャッシュメモリＣＭ０，ＣＭ１と入出力制御回路Ｉ／Ｏとの間のバス配線ＤＢに接続される。データ出力タイミング調整部ＴＣＴは、例えば、キャッシュメモリＣＭ０，ＣＭ１に対して後述するデータアウトを連続して実行する場合等に、キャッシュメモリＣＭ０のデータアウトの完了後、時間を空けずにキャッシュメモリＣＭ１のデータアウトを開始するために、キャッシュメモリＣＭ１に対するデータアウトの開始タイミングを調整する。
データ出力タイミング調整部ＴＣＴは、キャッシュメモリＣＭ０，ＣＭ１と入出力制御回路Ｉ／Ｏとの間のバス配線ＤＢに接続される。データ出力タイミング調整部ＴＣＴは、例えば、キャッシュメモリＣＭ０，ＣＭ１に対して後述するデータアウトを連続して実行する場合等に、キャッシュメモリＣＭ０のデータアウトの完了後、時間を空けずにキャッシュメモリＣＭ１のデータアウトを開始するために、キャッシュメモリＣＭ１に対するデータアウトの開始タイミングを調整する。
【0085】
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。入出力制御回路Ｉ／Ｏ（図４）中の各回路は、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳ（図４）が供給される端子に接続される。尚、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子は、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。入出力制御回路Ｉ／Ｏ（図４）中の各回路は、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳ（図４）が供給される端子に接続される。尚、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子は、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。
【0086】
データ信号入出力端子ＤＱ０～ＤＱ７、及び、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ、コマンドレジスタＣＭＲ又はフィーチャレジスタＦＲに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ、ステータスレジスタＳＴＲ又はフィーチャレジスタＦＲからバッファ回路に入力される。
【0087】
データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
【0088】
入出力制御回路Ｉ／Ｏ（図４）は、例えば図８に示す様に、データ信号入出力端子ＤＱ０～ＤＱ７、及び、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々に接続された入力回路２０１及び出力回路２０２を備える。入力回路２０１は、例えば、コンパレータ等のレシーバである。出力回路２０２は、例えば、ＯＣＤ（Off Chip Driver）回路等のドライバである。
【0089】
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰに接続された論理回路と、を備える。論理回路ＣＴＲには、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰを介してコントローラＣＤから外部制御信号が入力され、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰに接続された論理回路と、を備える。論理回路ＣＴＲには、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰを介してコントローラＣＤから外部制御信号が入力され、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0090】
論理回路ＣＴＲは、例えば図８に示す様に、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰの各々に接続された入力回路２０１と、外部制御端子ＣＬＥ，ＡＬＥの各々に接続された出力回路２０２と、を備える。尚、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰの各々は、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。
【0091】
外部制御端子／ＣＥを介して入力された信号（例えば、チップイネーブル信号）は、メモリダイＭＤの選択に際して用いられる。第１実施形態においては、外部制御端子／ＣＥに“Ｌ”が入力されたメモリダイＭＤは、ユーザデータＤａｔ、コマンドデータＣｍｄ及びアドレスデータＡｄｄ（以下、単に「データ」と呼ぶ場合がある。）の入出力が可能な状態となる。また、第１実施形態においては、外部制御端子／ＣＥに“Ｈ”が入力されたメモリダイＭＤは、データの入出力が不可能な状態となる。尚、図８に示す様に、外部制御端子／ＣＥは、入力回路２０１に接続されている。
【0092】
外部制御端子ＣＬＥを介して入力された信号（例えば、コマンドラッチイネーブル信号）は、コマンドレジスタＣＭＲの使用等に際して用いられる。外部制御端子ＣＬＥの機能等については、後述する。
【0093】
外部制御端子ＡＬＥを介して入力された信号（例えば、アドレスラッチイネーブル信号）は、アドレスレジスタＡＤＲの使用等に際して用いられる。外部制御端子ＡＬＥの機能等については、後述する。
【0094】
外部制御端子／ＷＥを介して入力された信号（例えば、ライトイネーブル信号）は、コントローラＣＤからメモリダイＭＤへのデータの入力等に際して用いられる。外部制御端子／ＷＥの機能等については、後述する。
【0095】
外部制御端子／ＲＥ，ＲＥを介して入力された信号（例えば、リードイネーブル信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの出力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７から出力されるデータは、外部制御端子／ＲＥの電圧の立ち下がりエッジ（入力信号の切り換え）及び外部制御端子ＲＥの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミング、並びに、外部制御端子／ＲＥの電圧の立ち上がりエッジ（入力信号の切り換え）及び外部制御端子ＲＥの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミングで切り替わる。
【0096】
外部制御端子／ＷＰを介して入力された信号（例えば、ライトプロテクト信号）は、コントローラＣＤからメモリダイＭＤへのユーザデータＤａｔの入力の制限等に用いられる。
【0097】
また、論理回路ＣＴＲは、例えば図４に示す様に、切替回路Ｃ２０を備える。切替回路Ｃ２０は、当該メモリダイＭＤにおいて、１つのプレーンからのデータアウトの実行中に、他のプレーン（異なるプレーンに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、最初のデータアウトが終了した後に、次のデータアウトを開始する様に、動作タイミングを調整する。また、切替回路Ｃ２０は、図１及び図２に示す様に複数のメモリダイＭＤを接続した構成において、他のメモリダイＭＤからのデータアウトの実行中に、当該メモリダイＭＤ（異なるメモリダイに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、コントローラＣＤからトリガ信号が入力されるまでは、外部制御端子／ＲＥ，ＲＥにおける入力信号が切り替えされても（トグルされても）データアウトを開始しないよう制御する。
【0098】
［動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂ］
本実施形態に係るメモリシステム１０は、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂで動作させることが可能である。以下、図９～図２２を参照し、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂについて説明する。
本実施形態に係るメモリシステム１０は、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂで動作させることが可能である。以下、図９～図２２を参照し、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂについて説明する。
【0099】
［各モードにおける外部端子の役割］
図９は、動作モードＭＯＤＥａにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。図１０は、動作モードＭＯＤＥｂにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。尚、以下の説明においては、データ信号入出力端子ＤＱ０～ＤＱ７を、データ信号入出力端子ＤＱ＜７：０＞と表記することがある。
図９は、動作モードＭＯＤＥａにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。図１０は、動作モードＭＯＤＥｂにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。尚、以下の説明においては、データ信号入出力端子ＤＱ０～ＤＱ７を、データ信号入出力端子ＤＱ＜７：０＞と表記することがある。
【0100】
動作モードＭＯＤＥａにおいては、例えば図９に示す様に、データ信号入出力端子ＤＱ＜７：０＞を、ユーザデータＤａｔの入出力に加えて、コマンドデータＣｍｄ、アドレスデータＡｄｄ、ステータスデータＳｔｔ、フィーチャデータＦｄ等、ユーザデータＤａｔ以外のデータの入出力に使用する。以下、ステータスデータＳｔｔ及びフィーチャデータＦｄを、「補助データ」と呼ぶ場合がある。
【0101】
一方、動作モードＭＯＤＥｂにおいては、例えば図１０に示す様に、データ信号入出力端子ＤＱ＜７：０＞を、ユーザデータＤａｔの入出力に使用するものの、コマンドデータＣｍｄ、アドレスデータＡｄｄ、補助データ（ステータスデータＳｔｔ及びフィーチャデータＦｄ）等、ユーザデータＤａｔ以外のデータの入出力には、基本的には使用しない。動作モードＭＯＤＥｂにおいては、外部制御端子ＣＬＥ，ＡＬＥを、ユーザデータＤａｔ以外のデータの入出力に使用する。
【0102】
［動作モードＭＯＤＥａにおける外部端子の役割］
図１１は、動作モードＭＯＤＥａにおける外部端子の役割を説明するための真理値表である。尚、図１１において、“Ｚ”は、“Ｈ”及び“Ｌ”いずれが入力されても良い場合を示す。“Ｘ”は、入力される信号が“Ｈ”又は“Ｌ”に固定される場合を示す。“Ｉｎｐｕｔ”は、データの入力を行う場合を示す。“Ｏｕｔｐｕｔ”は、データの出力を行う場合を示す。
図１１は、動作モードＭＯＤＥａにおける外部端子の役割を説明するための真理値表である。尚、図１１において、“Ｚ”は、“Ｈ”及び“Ｌ”いずれが入力されても良い場合を示す。“Ｘ”は、入力される信号が“Ｈ”又は“Ｌ”に固定される場合を示す。“Ｉｎｐｕｔ”は、データの入力を行う場合を示す。“Ｏｕｔｐｕｔ”は、データの出力を行う場合を示す。
【0103】
動作モードＭＯＤＥａにおいてコマンドデータＣｍｄを入力する場合、コントローラＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、８ビットのコマンドデータＣｍｄの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0104】
外部制御端子ＣＬＥ，ＡＬＥに“Ｈ，Ｌ”が入力されている場合、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、コマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、コマンドレジスタＣＭＲ（図４）に転送される。
【0105】
また、アドレスデータＡｄｄを入力する場合、コントローラＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、アドレスデータＡｄｄを構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0106】
外部制御端子ＣＬＥ，ＡＬＥに“Ｌ，Ｈ”が入力されている場合、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、アドレスデータＡｄｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、アドレスレジスタＡＤＲ（図４）に転送される。
【0107】
また、ユーザデータＤａｔを入力する場合、コントローラＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、ユーザデータＤａｔを構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える（トグルする）。
【0108】
外部制御端子ＣＬＥ，ＡＬＥの双方に“Ｌ”が入力されている場合、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、ユーザデータＤａｔとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、バスＤＢを介してキャッシュメモリＣＭ（図４）に転送される。
【0109】
また、ユーザデータＤａｔ、ステータスデータＳｔｔ又はフィーチャデータＦｄを出力する場合、コントローラＣＤは、例えば、外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これに伴い、データ信号入出力端子ＤＱ０～ＤＱ７に、出力されるユーザデータＤａｔ、ステータスデータＳｔｔ又はフィーチャデータＦｄのうちの８ビットが出力される。また、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの出力信号が切り替わる。
【0110】
また、メモリダイＭＤをスタンバイ状態とする場合、コントローラＣＤは、例えば、外部制御端子／ＣＥに“Ｈ”を入力する。
【0111】
また、メモリダイＭＤをバスアイドル状態とする場合、コントローラＣＤは、例えば、外部制御端子／ＷＥに“Ｈ”を入力する。
【0112】
［動作モードＭＯＤＥｂにおける外部端子の役割］
図１２及び図１３は、動作モードＭＯＤＥｂにおける外部端子の役割を説明するための真理値表である。尚、図１２及び図１３において、“Ｚ”は、“Ｈ”及び“Ｌ”いずれが入力されても良い場合を示す。“Ｘ”は、入力される信号が“Ｈ”又は“Ｌ”に固定される場合を示す。“Ｉｎｐｕｔ”は、データの入力を行う場合を示す。“Ｏｕｔｐｕｔ”は、データの出力を行う場合を示す。
図１２及び図１３は、動作モードＭＯＤＥｂにおける外部端子の役割を説明するための真理値表である。尚、図１２及び図１３において、“Ｚ”は、“Ｈ”及び“Ｌ”いずれが入力されても良い場合を示す。“Ｘ”は、入力される信号が“Ｈ”又は“Ｌ”に固定される場合を示す。“Ｉｎｐｕｔ”は、データの入力を行う場合を示す。“Ｏｕｔｐｕｔ”は、データの出力を行う場合を示す。
【0113】
上述の通り、動作モードＭＯＤＥｂにおいては、外部制御端子ＣＬＥ，ＡＬＥを、コマンドデータＣｍｄ、アドレスデータＡｄｄ、ステータスデータＳｔｔ、フィーチャデータＦｄ等の入出力に使用する。ここで、図１５等を参照して後述する様に、動作モードＭＯＤＥｂにおいては、これらのデータの入出力等に先立って、入力されるデータ又は出力されるデータの種類等を指定する信号を入力する。以下、この様な信号を、入出力データ選択信号と呼ぶ。動作モードＭＯＤＥｂにおいて、入出力データ選択信号をヘッダと呼び、入出力データ選択信号に続いて入出力されるコマンドデータＣｍｄ、アドレスデータＡｄｄ、ステータスデータＳｔｔ、フィーチャデータＦｄ等をボディと呼んでも良い。また、１つのヘッダ及び１つのボディの組み合わせを、フレームと呼んでも良い。
【0114】
【0115】
期間ＦＳｅｌにおいて、ユーザデータＤａｔ以外のデータを出力する旨の入出力データ選択信号を入力する場合、コントローラＣＤは、例えば、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0116】
ユーザデータＤａｔ以外のデータとしては、例えば、上述した補助データ等が挙げられる。
【0117】
期間ＦＳｅｌにおいて、外部制御端子ＣＬＥに“Ｌ”、外部制御端子ＡＬＥに“Ｌ”が入力された場合、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに出力されるデータは、これよりも前に入力されていたコマンドデータＣｍｄに応じて選択され、入出力制御回路Ｉ／Ｏから出力される。
【0118】
期間ＦＳｅｌにおいて、アドレスデータＡｄｄを入力する旨の入出力データ選択信号を入力する場合、コントローラＣＤは、例えば、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0119】
期間ＦＳｅｌにおいて、外部制御端子ＣＬＥに“Ｌ”、外部制御端子ＡＬＥに“Ｈ”が入力された場合、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、アドレスデータＡｄｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、アドレスレジスタＡＤＲ（図４）に転送される。
【0120】
期間ＦＳｅｌにおいて、コマンドデータＣｍｄを入力する旨の入出力データ選択信号を入力する場合、コントローラＣＤは、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0121】
期間ＦＳｅｌにおいて、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｌ”が入力された場合、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、コマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、コマンドレジスタＣＭＲ（図４）に転送される。
【0122】
期間ＦＳｅｌにおいて、データアウトが開始可能になったことを指示するためのトリガ信号を入力する旨の入出力データ選択信号を入力する場合、コントローラＣＤは、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0123】
期間ＦＳｅｌにおいて、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｈ”が入力された場合、動作対象のアドレスデータが切り替わる。
【0124】
図１３は、ユーザデータＤａｔ以外のデータが入力される期間Ｓ＿Ｉｎ、又は、ユーザデータＤａｔ以外のデータが出力される期間Ｓ＿Ｏｕｔにおける外部制御端子の役割を示している。
【0125】
期間Ｓ＿ＩｎにおいてユーザデータＤａｔ以外のデータを入力する場合、コントローラＣＤは、例えば、外部制御端子ＣＬＥ，ＡＬＥの電圧を、ユーザデータＤａｔ以外のデータを構成する２ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0126】
期間Ｓ＿ＯｕｔにおいてユーザデータＤａｔ以外のデータを出力する場合、コントローラＣＤは、例えば、外部制御端子／ＷＥの入力信号を立ち下げる。これに伴い、外部制御端子ＣＬＥ，ＡＬＥから、ユーザデータＤａｔ以外のデータを構成する２ビットのデータが出力される。
【0127】
期間Ｓ＿Ｉｎ，Ｓ＿ＯｕｔにおいてメモリダイＭＤをスタンバイ状態とする場合、コントローラＣＤは、例えば、外部制御端子／ＣＥに“Ｈ”を入力する。
【0128】
期間Ｓ＿Ｉｎ，Ｓ＿ＯｕｔにおいてメモリダイＭＤをバスアイドル状態とする場合、コントローラＣＤは、例えば、外部制御端子／ＷＥに“Ｈ”を入力する。
【0129】
尚、動作モードＭＯＤＥｂにおいてユーザデータＤａｔを入力する場合、コントローラＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、ユーザデータＤａｔを構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子／ＲＥ，ＲＥに“Ｈ，Ｌ”を入力した状態で、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える。この動作は、期間ＦＳｅｌにおいても、期間Ｓ＿Ｉｎ，Ｓ＿Ｏｕｔにおいても、実行可能である。
【0130】
動作モードＭＯＤＥｂにおいて、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、ユーザデータＤａｔとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、バスＤＢを介してキャッシュメモリＣＭに転送される。
【0131】
また、動作モードＭＯＤＥｂにおいてユーザデータＤａｔを出力する場合、コントローラＣＤは、例えば、外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これに伴い、データ信号入出力端子ＤＱ０～ＤＱ７に、出力されるユーザデータＤａｔ又はステータスデータＳｔｔのうちの８ビットが出力される。また、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの出力信号が切り替わる。この動作は、期間ＦＳｅｌにおいても、期間Ｓ＿Ｉｎ，Ｓ＿Ｏｕｔにおいても、実行可能である。
【0132】
【0133】
図１４は、動作モードＭＯＤＥａにおいてコマンドデータＣｍｄ及びアドレスデータＡｄｄを入力する際の波形を示している。図１４の例では、タイミングｔ１０１において、コントローラＣＤがメモリダイＭＤに、コマンドデータＣｍｄを入力している。また、タイミングｔ１０２において、コントローラＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。尚、図示の例では、タイミングｔ１０２～ｔ１０３において、アドレスデータＡｄｄを構成する８ビット×５サイクルのデータが入力されているが、サイクル数は５より少なくても多くても良い。また、タイミングｔ１０３において、コントローラＣＤはメモリダイＭＤに、コマンドデータＣｍｄを入力している。また、タイミングｔ１０４において、外部制御端子／ＷＥに入力される信号の立ち上がりエッジに対応してコマンドデータＣｍｄが受け付けられる。これにより、読出動作等の動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。なお、コマンドデータＣｍｄが受け付けられてから端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がるまでに、若干の遅れがある場合がある。
【0134】
図１５は、動作モードＭＯＤＥｂにおいてコマンドデータＣｍｄ及びアドレスデータＡｄｄを入力する際の波形を示している。図１５の例では、外部制御端子／ＷＥに、略一定のペースで“Ｌ”及び“Ｈ”が入力されている。また、外部制御端子／ＷＥの入力信号が一度立ち下がってからもう一度立ち下がるまでの期間を１サイクルとした場合、図１５には、１フレームが、１サイクルの期間ＦＳｅｌに入力された２ビットのデータと、４サイクルの期間Ｓ＿Ｉｎに入力された８ビットのデータと、を含む例を示している。
【0135】
図１５の例では、タイミングｔ１５１～ｔ１５２の期間ＦＳｅｌにおいて、コントローラＣＤがメモリダイＭＤに、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。
【0136】
また、タイミングｔ１５２～ｔ１５３の期間Ｓ＿Ｉｎにおいて、コントローラＣＤはメモリダイＭＤに、コマンドデータＣｍｄを入力している。
【0137】
ここで、図１５の例では、期間Ｓ＿Ｉｎにおいて、コントローラＣＤがメモリダイＭＤに、８ビットのコマンドデータＣｍｄを、４サイクルに分けて２ビットずつ入力している。例えば、８ビットのコマンドデータＣｍｄを、ビット“７”～“０”とする。まず、１サイクル目のデータ入力では、ビット“７”，“６”に応じて、外部制御端子ＣＬＥ，ＡＬＥの電圧を“Ｈ”又は“Ｌ”に設定した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。２サイクル目～４サイクル目のデータ入力でも同様に、ビット“５”，“４”、ビット“３”，“２”、及び、ビット“１”，“０”、に応じて、それぞれ外部制御端子ＣＬＥ，ＡＬＥの電圧を“Ｈ”又は“Ｌ”に設定した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0138】
また、タイミングｔ１５３～ｔ１５４の期間ＦＳｅｌにおいて、コントローラＣＤはメモリダイＭＤに、アドレスデータＡｄｄの入力を指定する入出力データ選択信号を入力している。
【0139】
また、タイミングｔ１５４～ｔ１５５の期間Ｓ＿Ｉｎにおいて、コントローラＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。
【0140】
ここで、図１５の例では、期間Ｓ＿Ｉｎにおいて、コントローラＣＤがメモリダイＭＤに、アドレスデータＡｄｄを構成する８ビットのデータを、４サイクルに分けて２ビットずつ入力している。
【0141】
尚、図示を省略しているが、タイミングｔ１５５～ｔ１５６においても同様に、アドレスデータＡｄｄを構成するデータを、２ビットずつ入力している。
【0142】
また、タイミングｔ１５６～ｔ１５７の期間ＦＳｅｌにおいて、タイミングｔ１５１～ｔ１５２と同様に、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。
【0143】
また、タイミングｔ１５７～ｔ１５８の期間Ｓ＿Ｉｎにおいて、コントローラＣＤはメモリダイＭＤに、コマンドデータＣｍｄを入力している。また、タイミングｔ１５８より少し前であって、外部制御端子／ＷＥに入力される信号の立ち上がりエッジのタイミングにおいては、読出動作等の動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0144】
［動作］
次に、メモリダイＭＤの動作について説明する。
次に、メモリダイＭＤの動作について説明する。
【0145】
メモリダイＭＤは、読出動作を実行可能に構成されている。読出動作は、センスアンプモジュールＳＡＭ（図４）によってメモリセルアレイＭＣＡからユーザデータＤａｔを読み出し、読み出したユーザデータＤａｔをラッチ回路ＸＤＬ（図４）に転送する動作である。読出動作において、メモリセルアレイＭＣＡから読み出されたユーザデータＤａｔは、ビット線ＢＬ、センスアンプモジュールＳＡＭを介してラッチ回路ＸＤＬに転送される。
【0146】
また、メモリダイＭＤは、データアウトを実行可能に構成されている。データアウトは、ラッチ回路ＸＤＬ（図４）に含まれるユーザデータＤａｔをコントローラＣＤ（図１）に出力する動作である。データアウトにおいて、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、図７を参照して説明したカラムデコーダＣＯＬＤ、マルチプレクサＭＰＸ、バス配線ＤＢ、及び、入出力制御回路Ｉ／Ｏを介して、コントローラＣＤに出力される。
【0147】
また、メモリダイＭＤは、ステータスリード（ステータス情報出力動作）を実行可能に構成されている。ステータスリードは、ステータスレジスタＳＴＲ（図４）に含まれるステータスデータＳｔｔをコントローラＣＤ（図１）に出力する動作である。ステータスリードにおいて、ステータスレジスタＳＴＲに含まれるステータスデータＳｔｔは、入出力制御回路Ｉ／Ｏ又は論理回路ＣＴＲを介して、コントローラＣＤに出力される。
【0148】
また、メモリダイＭＤは、ゲットフィーチャ（特性情報出力動作）を実行可能に構成されている。ゲットフィーチャは、フィーチャレジスタＦＲ（図４）に含まれるフィーチャデータＦｄをコントローラＣＤ（図１）に出力する動作である。ゲットフィーチャにおいて、フィーチャレジスタＦＲに含まれるフィーチャデータＦｄは、入出力制御回路Ｉ／Ｏ又は論理回路ＣＴＲを介して、コントローラＣＤに出力される。
【0149】
また、メモリダイＭＤは、セットフィーチャを実行可能に構成されている。セットフィーチャは、フィーチャレジスタＦＲ（図４）にフィーチャデータＦｄを入力する動作である。セットフィーチャにおいては、入出力制御回路Ｉ／Ｏ又は論理回路ＣＴＲを介して、コントローラＣＤからフィーチャレジスタＦＲに、フィーチャデータＦｄが入力される。
【0150】
［動作モードＭＯＤＥａにおける読出動作及びデータアウト］
図１６は、動作モードＭＯＤＥａにおいて読出動作及びデータアウトを実行する場合の様子を示す模式的な波形図である。図１６の例では、メモリダイＭＤが動作モードＭＯＤＥａに設定されている。
図１６は、動作モードＭＯＤＥａにおいて読出動作及びデータアウトを実行する場合の様子を示す模式的な波形図である。図１６の例では、メモリダイＭＤが動作モードＭＯＤＥａに設定されている。
【0151】
図１６の例では、まず、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。コマンドデータ“００ｈ”は、読出動作を指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。コマンドデータ“３０ｈ”は、読出動作を指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。
【0152】
コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“３０ｈ”の入力に伴い、読出動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。また、ユーザデータＤａｔがラッチ回路ＸＤＬに転送される。また、読出動作が終了したタイミングで、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。
【0153】
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。コマンドデータ“０５ｈ”は、データアウトを指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。コマンドデータ“Ｅ０ｈ”は、データアウトを指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。
【0154】
コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“Ｅ０ｈ”が入力されてから所定の待機時間後、コントローラＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、データアウトが開始され、ユーザデータＤａｔがデータ信号入出力端子ＤＱを介して出力されている。
【0155】
【0156】
図１７の例では、まず、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。
【0157】
コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“３０ｈ”の入力に伴い、プレーンＰＬＮ０に対して読出動作が開始され、ユーザデータＤａｔがラッチ回路ＸＤＬ０に転送される。
【0158】
次に、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ１（図４）の情報を含む。
【0159】
コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“３０ｈ”の入力に伴い、プレーンＰＬＮ１に対して読出動作が開始され、ユーザデータＤａｔがラッチ回路ＸＤＬ１に転送される。
【0160】
次に、コマンドデータ“７０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して入力されている。コマンドデータ“７０ｈ”は、ステータスリードを指示するコマンドデータＣｍｄである。コマンドデータ“７０ｈ”の入力に伴い、ステータスリードが行われ、ステータスデータＳｔｔがデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0161】
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウトの対象となるプレーンＰＬＮ０（図４）の情報を含む。
【0162】
コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“Ｅ０ｈ”が入力されてから所定の待機時間後、コントローラＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、プレーンＰＬＮ０に対してデータアウトが開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0163】
プレーンＰＬＮ０に対するデータアウトの終了後、コマンドデータ“７０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して入力されている。コマンドデータ“７０ｈ”の入力に伴い、再度ステータスリードが行われ、ステータスデータＳｔｔがデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0164】
次に、ＰＬＮ０に対するデータアウトと同様に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウトの対象となるプレーンＰＬＮ１（図４）の情報を含む。
【0165】
所定の時間の経過後、コントローラＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、プレーンＰＬＮ１に対してデータアウトが開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0166】
［動作モードＭＯＤＥｂにおける読出動作及びデータアウト］
図１８は、動作モードＭＯＤＥｂにおいて読出動作及びデータアウトを実行する場合の様子を示す模式的な波形図である。図１８の例では、メモリダイＭＤが動作モードＭＯＤＥｂに設定されている。
図１８は、動作モードＭＯＤＥｂにおいて読出動作及びデータアウトを実行する場合の様子を示す模式的な波形図である。図１８の例では、メモリダイＭＤが動作モードＭＯＤＥｂに設定されている。
【0167】
図１８の例では、まず、コマンドデータ“００ｈ”を含むコマンドセットが、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。次に、コマンドデータ“０５ｈ”を含むコマンドセットが、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。尚、動作モードＭＯＤＥｂにおいては、データ信号入出力端子ＤＱ＜７：０＞を介したデータの入出力と、外部制御端子ＣＬＥ，ＡＬＥを介したデータの入出力とを、独立したタイミングで実行可能である。例えば、図１８の例では、これらのコマンドセットの入力が、データアウトの実行中に（外部制御端子／ＲＥ，ＲＥの入力信号がトグルする期間中に）行われている。
【0168】
【0169】
図１９の例では、まず、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“３０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。
【0170】
次に、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“３０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ１（図４）の情報を含む。
【0171】
次に、コマンドデータ“７０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。コマンドデータ“７０ｈ”の入力に伴い、ステータスリードが行われ、ステータスデータＳｔｔが外部制御端子ＣＬＥ，ＡＬＥを介して出力される。
【0172】
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“Ｅ０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウトの対象となるプレーンＰＬＮ０（図４）の情報を含む。
【0173】
所定の待機時間後、プレーンＰＬＮ０に対してデータアウトが開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0174】
また、図１９の例では、プレーンＰＬＮ０に対するデータアウトが行われている間に、コマンドデータ“７０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。コマンドデータ“７０ｈ”の入力に伴い、ステータスリードが行われる。図示の例では、プレーンＰＬＮ０に対するデータアウトの実行中に、ステータスデータＳｔｔが、外部制御端子ＣＬＥ，ＡＬＥを介して出力されている。
【0175】
また、図１９の例では、プレーンＰＬＮ０に対するデータアウトが行われている間に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“Ｅ０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウトの対象となるプレーンＰＬＮ１（図４）のアドレス等を含む。
【0176】
ここで、動作モードＭＯＤＥｂにおいては、動作モードＭＯＤＥａと異なり、データ出力タイミング調整部ＴＣＴ（図４）が、プレーンＰＬＮ１に対するデータアウトの開始のタイミングを調整する。プレーンＰＬＮ０に対するデータアウトの終了後、データ出力タイミング調整部ＴＣＴが発する内部信号に応じて、プレーンＰＬＮ１に対してデータアウトが開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
【0177】
図２０は、動作モードＭＯＤＥｂにおいて読出動作及びデータアウトを実行する場合の他の様子を示す模式的な波形図である。図２０の例では、メモリダイＭＤが動作モードＭＯＤＥｂに設定されている。ここでは、図１及び図２に示す様な複数のメモリダイＭＤにそれぞれ読出動作及びデータアウトが実行される場合を例にあげて説明する。
【0178】
上述の通り、第１実施形態に係る半導体記憶装置としてのメモリダイＭＤは、データアウトを指示された後、コントローラＣＤからトリガ信号が入力されることによって、外部制御端子／ＲＥ，ＲＥにおける入力信号の切り替え（トグル）に対応してデータアウトを実行可能となる様に構成されている。例えば、図２０の例では、メモリダイＭＤ０に対するデータアウトの実行中に、メモリダイＭＤ１に対するデータアウトが指示されている。この時点では、メモリダイＭＤ０は、外部制御端子／ＲＥ，ＲＥにおける入力信号の切り替え（トグル）に対してデータアウトを実行している。これに対して、メモリダイＭＤ１はデータアウトを指示された後、コントローラＣＤからトリガ信号が入力されるまでは、外部制御端子／ＲＥ，ＲＥにおける入力信号が切り替えられても（トグルされても）データアウトを開始しない。従って、共通に接続されているメモリダイＭＤ０及びメモリダイＭＤ１においてデータアウトが衝突することが回避されている。コントローラＣＤは、メモリダイＭＤ０からのデータアウトが終了したことを検出した後に、共通に接続されているメモリダイＭＤ０及びメモリダイＭＤ１に、トリガ信号を入力している。即ち、図１２を参照して説明した様に、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げている。これに伴い、図２０に示す様に、メモリダイＭＤ１からのデータアウトが開始されている。
【0179】
［動作モードＭＯＤＥａにおけるステータスリード］
図２１は、動作モードＭＯＤＥａにおいてステータスリードを実行する際の波形を示している。図２１の例では、タイミングｔ２０１において、コントローラＣＤがメモリダイＭＤに、コマンドデータ７０ｈを入力している。また、タイミングｔ２０２において、ステータスデータＳｔｔが出力されている。
図２１は、動作モードＭＯＤＥａにおいてステータスリードを実行する際の波形を示している。図２１の例では、タイミングｔ２０１において、コントローラＣＤがメモリダイＭＤに、コマンドデータ７０ｈを入力している。また、タイミングｔ２０２において、ステータスデータＳｔｔが出力されている。
【0180】
［動作モードＭＯＤＥｂにおけるステータスリード］
図２２は、動作モードＭＯＤＥｂにおいてステータスリードを実行する際の波形を示している。
図２２は、動作モードＭＯＤＥｂにおいてステータスリードを実行する際の波形を示している。
【0181】
図２２の例では、タイミングｔ２５１～ｔ２５２の期間ＦＳｅｌにおいて、コントローラＣＤがメモリダイＭＤに、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。
【0182】
また、タイミングｔ２５２～ｔ２５３の期間Ｓ＿Ｉｎにおいて、コントローラＣＤはメモリダイＭＤに、コマンドデータ７０ｈを入力している。
【0183】
尚、図２２の例では、期間Ｓ＿Ｉｎにおいて、コントローラＣＤがメモリダイＭＤに、８ビットのコマンドデータ７０ｈを、４サイクルに分けて２ビットずつ入力している。
【0184】
また、タイミングｔ２５３～ｔ２５４の期間ＦＳｅｌにおいて、コントローラＣＤはメモリダイＭＤに、データの出力を指定する入出力データ選択信号を入力している。
【0185】
また、タイミングｔ２５４～ｔ２５５の期間Ｓ＿Ｏｕｔにおいて、メモリダイＭＤはコントローラＣＤに、ステータスデータＳｔｔを出力している。
【0186】
【0187】
図２３は、第１実施形態に係るメモリシステム１０における動作の一例を示す模式的なフローチャートである。図２３は、メモリシステム１０が起動され、その後で動作モードＭＯＤＥａから動作モードＭＯＤＥｂへの切り替えが行われる例を示している。
【0188】
ステップＳ１０１では、ホストコンピュータ２０からコントローラＣＤに、起動指示が送信される。
【0189】
【0190】
ステップＳ１０３では、ＰＯＲ（Power On Read）が実行される。ＰＯＲでは、不良ブロック、不良カラム等の情報が読み出され、各メモリダイＭＤからコントローラＣＤに出力される。各メモリダイＭＤに対応する情報は、コントローラＣＤに対して、順次出力される。
【0191】
ステップＳ１０４では、コントローラＣＤからメモリダイＭＤに、チップアドレスを設定する旨の指示が入力される。
【0192】
ステップＳ１０５では、メモリダイＭＤにおいてセットフィーチャ動作が実行される。これにより、メモリダイＭＤに、ソフトチップアドレスが設定される。
【0193】
尚、図２３では図示を省略しているものの、ステップＳ１０４及びステップＳ１０５は、メモリシステム１０に含まれる複数のメモリダイＭＤに対応して、複数回実行される。例えば、図１及び図２に例示するメモリシステム１０は、１６個のメモリダイＭＤを備えている。この様な場合、ステップＳ１０４及びステップＳ１０５は、１６回ずつ実行される。
【0194】
ステップＳ１０６では、全てのメモリダイＭＤに、動作モードＭＯＤＥａから動作モードＭＯＤＥｂへの切り替えを実行する旨の指示が入力される。この指示は、全てのメモリダイＭＤに対して、一括して入力される。
【0195】
ステップＳ１０７では、全てのメモリダイＭＤにおいて、動作モードＭＯＤＥａから動作モードＭＯＤＥｂへの切り替えが実行される。
【0196】
【0197】
図２４の例では、タイミングｔ３０１において、端子／ＣＥの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0198】
また、タイミングｔ３０２～ｔ３０３において、コントローラＣＤがメモリダイＭＤに、コマンドデータＤ５ｈを入力している。コマンドデータ“Ｄ５ｈ”は、セットフィーチャを指示するコマンドデータＣｍｄである。コマンドデータＤ５ｈが入力された場合、ハードチップアドレスＣＡＰ又はソフトチップアドレスＣＡＳによって特定された１のメモリダイＭＤにおいて、セットフィーチャが実行される。
【0199】
また、タイミングｔ３０３～ｔ３０４において、コントローラＣＤはメモリダイＭＤに、ハードチップアドレスＣＡＰを入力している。
【0200】
また、タイミングｔ３０４～ｔ３０５において、コントローラＣＤはメモリダイＭＤに、フィーチャアドレスＦＡを入力している。フィーチャアドレスＦＡは、フィーチャデータＦｄを特定するためのデータである。
【0201】
また、タイミングｔ３０６～ｔ３１１において、コントローラＣＤはメモリダイＭＤに、ソフトチップアドレスＣＡＳを入力している。尚、図示の例では、タイミングｔ３０６～ｔ３１１において、ソフトチップアドレスＣＡＳを構成する８ビット×４サイクルのデータが入力されているが、サイクル数は４より少なくても多くても良い。
【0202】
また、タイミングｔ３１０においてセットフィーチャが開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0203】
また、タイミングｔ３１２においてセットフィーチャが終了し、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。
【0204】
【0205】
図２５の例では、タイミングｔ４０１において、端子／ＣＥの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0206】
また、タイミングｔ４０２～ｔ４０３において、コントローラＣＤがメモリダイＭＤに、コマンドデータＥＦｈを入力している。コマンドデータ“ＥＦｈ”は、セットフィーチャを指示するコマンドデータＣｍｄである。コマンドデータＥＦｈが入力された場合、端子／ＣＥに“Ｌ”が入力されている全てのメモリダイＭＤにおいて、セットフィーチャが実行される。
【0207】
また、タイミングｔ４０３～ｔ４０４において、コントローラＣＤはメモリダイＭＤに、フィーチャアドレスＦＡを入力している。
【0208】
また、タイミングｔ４０５～ｔ４１０において、コントローラＣＤはメモリダイＭＤに、フィーチャデータＦｄを入力している。このフィーチャデータＦｄは、動作モードＭＯＤＥｂを示す情報を含んでいる。尚、図示の例では、タイミングｔ４０５～ｔ４１０において、フィーチャデータＦｄを構成する８ビット×４サイクルのデータが入力されているが、サイクル数は４より少なくても多くても良い。
【0209】
また、タイミングｔ４０９においてセットフィーチャが開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0210】
また、タイミングｔ４１１においてセットフィーチャが終了し、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。
【0211】
図２６は、第１実施形態に係るメモリシステム１０における動作の一例を示す模式的なフローチャートである。図２７は、第１実施形態に係るメモリシステム１０における動作の一例を示す模式的な波形図である。図２６は、コントローラＣＤが一時的にスリープ状態に設定され、再起動し、その後で動作モードＭＯＤＥａから動作モードＭＯＤＥｂへの切り替えが行われる例を示している。また、図２６の例では、コントローラＣＤがスリープ状態となっている間、メモリダイＭＤは起動状態のまま維持される。図２７は、この時にコントローラＣＤからメモリダイＭＤに入力される信号を示している。
【0212】
ステップＳ２０１では、ホストコンピュータ２０からコントローラＣＤに、スリープ指示が送信される。
【0213】
ステップＳ２０２では、コントローラＣＤがスリープ状態となる。この際、コントローラＣＤ内のＲＡＭ１１（図３）のデータは消去される。
【0214】
ステップＳ２０３では、ホストコンピュータ２０からコントローラＣＤに、ウェイクアップ指示が送信される。
【0215】
ステップＳ２０４では、コントローラＣＤが再起動する。
【0216】
ステップＳ２０５では、コントローラＣＤから各メモリダイＭＤに、入力されたフレームをリセットする旨の指示が入力される。
【0217】
即ち、例えば図２７に例示する様に、メモリダイＭＤを動作モードＭＯＤＥｂで動作させている場合、フレームの入力中にステップＳ２０１が実行される場合がある。また、ステップＳ２０２においてコントローラＣＤがスリープ状態になると、ＲＡＭ１１（図３）のデータが消去される。これにより、コントローラＣＤにおいて、どのメモリダイＭＤに対してフレームの入力中だったか、フレームの何サイクル目までのデータをメモリダイＭＤに出力していたか、等の情報も消去される。この様な状態においてメモリダイＭＤに新たなデータを入力すると、メモリダイＭＤに対して意図しないコマンドセット等が入力されてしまい、誤動作が発生する可能性がある。
【0218】
そこで、第１実施形態に係るメモリシステム１０では、全てのメモリダイＭＤに対して、入力されたフレームをリセットする旨の指示を入力する。この指示は、全てのメモリダイＭＤ（図１及び図２の例では、１６個のメモリダイＭＤ）に対して、一括して入力される。
【0219】
ステップＳ２０６では、各メモリダイＭＤにおいて、入力されたフレームがリセットされる。
【0220】
ステップＳ２０７では、コントローラＣＤから各メモリダイＭＤに、インターフェイスリセットを実行する旨の指示を入力する。
【0221】
即ち、ステップＳ２０２においてコントローラＣＤがスリープ状態になると、ＲＡＭ１１（図３）のデータが消去される。これにより、コントローラＣＤにおいて、メモリダイＭＤを動作モードＭＯＤＥａで動作させていたのか、動作モードＭＯＤＥｂで動作させていたのかを示す情報も消去される。この様な状態においてメモリダイＭＤに新たなデータの入力等を実行すると、メモリダイＭＤに対して意図しないコマンドセット等が入力されてしまい、誤動作が発生する可能性がある。
【0222】
そこで、例えば図２７に例示する様に、第１実施形態に係るメモリシステム１０では、全てのメモリダイＭＤに対して、動作モードＭＯＤＥａ，ＭＯＤＥｂの状態をリセットする旨の指示を入力する。動作モードＭＯＤＥａで動作していたメモリダイＭＤに対してインターフェイスリセットが実行されると、動作モードＭＯＤＥａ，ＭＯＤＥｂの切り替えは実行されない。動作モードＭＯＤＥｂで動作していたメモリダイＭＤに対してインターフェイスリセットが実行されると、動作モードＭＯＤＥｂから動作モードＭＯＤＥａへの切り替えが実行される。尚、インターフェイスリセットを実行する旨の指示は、全てのメモリダイＭＤ（図１及び図２の例では、１６個のメモリダイＭＤ）に対して、一括して入力される。
【0223】
尚、インターフェイスリセットは、メモリダイＭＤの状態が動作モードＭＯＤＥａ，ＭＯＤＥｂのいずれであるかに拘わらず実行される。従って、コントローラＣＤがメモリダイＭＤに対して信号を入力する速度（例えば、外部制御端子／ＷＥの信号を切り替える速度）は、メモリダイＭＤの状態に拘わらず、一定であることが好ましい。この様な場合にコントローラＣＤがメモリダイＭＤに対して信号を入力する速度は、例えば、動作モードＭＯＤＥａにおいてコントローラＣＤがメモリダイＭＤに対して信号を入力する速度と同じであっても良い。
【0224】
ステップＳ２０８では、各メモリダイＭＤにおいて、インターフェイスリセットが実行される。
【0225】
【0226】
ステップＳ２１０では、メモリダイＭＤにおいてセットフィーチャ動作が実行される。これにより、メモリダイＭＤに、ソフトチップアドレスが設定される。
【0227】
尚、図２６では図示を省略しているものの、ステップＳ２０９及びステップＳ２１０は、メモリシステム１０に含まれる複数のメモリダイＭＤに対応して、複数回実行される。例えば、図１及び図２に例示するメモリシステム１０は、１６個のメモリダイＭＤを備えている。この様な場合、ステップＳ２０９及びステップＳ２１０は、１６回ずつ実行される。
【0228】
ステップＳ２１１では、コントローラＣＤから全てのメモリダイＭＤに、動作モードＭＯＤＥａから動作モードＭＯＤＥｂへの切り替えを実行する旨の指示が入力される。この指示は、全てのメモリダイＭＤに対して、一括して入力される。この動作は、図２３のステップＳ１０６と同様に、図２５を参照して説明した様に実行される。
【0229】
ステップＳ２１２では、全てのメモリダイＭＤにおいて、動作モードＭＯＤＥａから動作モードＭＯＤＥｂへの切り替えが実行される。
【0230】
【0231】
図２８の例では、外部制御端子／ＣＥが、一定時間“Ｈ”状態に維持される。
【0232】
【0233】
ここで、上述の通り、ステップＳ２０１においてコントローラＣＤがスリープ状態になると、ＲＡＭ１１（図３）のデータが消去される。これにより、コントローラＣＤにおいて、どのメモリダイＭＤに対してフレームの入力中だったか、フレームの何サイクル目までのデータをメモリダイＭＤに出力していたか、等の情報も消去される。また、コントローラＣＤにおいて、メモリダイＭＤを動作モードＭＯＤＥａで動作させていたのか、動作モードＭＯＤＥｂで動作させていたのかを示す情報も消去される。
【0234】
そこで、第１実施形態に係るメモリシステム１０では、インターフェイスリセットが実行されるコマンドデータＣｍｄが、２つの条件を満たす様に設定されている。１つ目の条件は、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥ、並びに、データ信号入出力端子ＤＱ０～ＤＱ７に所定のデータを入力することにより、メモリダイＭＤを動作モードＭＯＤＥａで動作させていた場合でも、動作モードＭＯＤＥｂで動作させていた場合でも、同一のコマンドデータＣｍｄ入力されることである。２つ目の条件は、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥ、並びに、データ信号入出力端子ＤＱ０～ＤＱ７のデータを所定の値に維持することによって入力可能であることである。
【0235】
例えば図２９の例では、タイミングｔ５０１において、端子／ＣＥの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0236】
また、タイミングｔ５０２～ｔ５０４において、コントローラＣＤは、データ信号入出力端子ＤＱ＜７：０＞の電圧を“ＡＡｈ”（１０１０１０１０）に設定し、外部制御端子ＣＬＥ，ＡＬＥに“１，０”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0237】
ここで、メモリダイＭＤが動作モードＭＯＤＥａで動作していた場合、タイミングｔ５０３においてメモリダイＭＤにコマンドデータＡＡｈが入力される。コマンドデータ“ＡＡｈ”は、インターフェイスリセットを指示するコマンドデータＣｍｄである。コマンドデータＡＡｈが入力された場合、端子／ＣＥに“Ｌ”が入力されている全てのメモリダイＭＤにおいて、インターフェイスリセットが実行される。
【0238】
メモリダイＭＤが動作モードＭＯＤＥａで動作していた場合、インターフェイスリセットが開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がる。
【0239】
メモリダイＭＤが動作モードＭＯＤＥｂで動作していた場合、タイミングｔ５０３においてメモリダイＭＤに、コマンドデータＣｍｄを入力する旨の入出力データ選択信号が入力される。
【0240】
また、図２９の例では、タイミングｔ５０２～ｔ５０９にかけて、コントローラＣＤが、データ信号入出力端子ＤＱ＜７：０＞の電圧を“ＡＡｈ”（１０１０１０１０）に維持し、外部制御端子ＣＬＥ，ＡＬＥに“１，０”を入力した状態で、外部制御端子／ＷＥの電圧を５回、“Ｌ”から“Ｈ”に立ち上げる。
【0241】
メモリダイＭＤが動作モードＭＯＤＥａで動作していた場合、インターフェイスリセットが５回実行される。
【0242】
メモリダイＭＤが動作モードＭＯＤＥｂで動作していた場合、タイミングｔ５０８においてインターフェイスリセットが開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がる。
【0243】
また、タイミングｔ５１０においてインターフェイスリセットが終了し、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。
【0244】
［第２実施形態］
次に、図３０及び図３１を参照して、第２実施形態に係るメモリシステムの構成について説明する。図３０は、第２実施形態に係るメモリダイＭＤ２の構成を示す模式的なブロック図である。図３１は、メモリダイＭＤ２の一部の構成を示す模式的な回路図である。説明の都合上、図３０及び図３１では一部の構成を省略する。
次に、図３０及び図３１を参照して、第２実施形態に係るメモリシステムの構成について説明する。図３０は、第２実施形態に係るメモリダイＭＤ２の構成を示す模式的なブロック図である。図３１は、メモリダイＭＤ２の一部の構成を示す模式的な回路図である。説明の都合上、図３０及び図３１では一部の構成を省略する。
【0245】
図３０及び図３１に示す様に、本実施形態に係るメモリシステムは、基本的には、第１実施形態に係るメモリシステム１０と同様に構成されている。ただし、第２実施形態に係るメモリシステムは、外部制御端子ＣＬＥ，ＡＬＥに加え、外部制御端子／ＣＥを介して、信号の入出力を実行することが可能である。図３１に示す様に、第２実施形態に係る外部制御端子／ＣＥは、入力回路２０１及び出力回路２０２に接続されている。
【0246】
ここで、第１実施形態に係るメモリシステム１０においては、外部制御端子ＣＬＥ，ＡＬＥによって、１サイクルに２ビットのデータを並列に入力し、又は、並列に出力していた。例えば、動作モードＭＯＤＥｂの期間ＦＳｅｌにおいて、２ビットのデータを、１サイクルで入力していた。また、期間Ｓ＿Ｉｎにおいて、ユーザデータＤａｔ以外のデータを構成する８ビットのデータを、４サイクルにわたって入力していた。従って、１０ビットのデータを、５サイクルにわたって入力していた。
【0247】
一方、第２実施形態に係るメモリシステムにおいては、外部制御端子ＣＬＥ，ＡＬＥに加え、外部制御端子／ＣＥを介して、信号の入出力を実行することが可能である。従って、１サイクルに３ビットのデータを並列に入力し、又は、並列に出力することが可能である。これにより、データの入力に要するサイクル数を削減し、動作の高速化を図ることが可能である。
【0248】
尚、第１実施形態に係るメモリシステム１０においては、外部制御端子／ＣＥが“Ｌ”状態のタイミングではメモリダイＭＤが選択状態となり、外部制御端子／ＣＥが“Ｈ”状態のタイミングではメモリダイＭＤが非選択状態となる。第２実施形態に係るメモリダイＭＤ２を動作モードＭＯＤＥａで動作させる場合も同様である。一方、第２実施形態に係るメモリダイＭＤ２を動作モードＭＯＤＥｂで動作させる場合には、選択状態となるメモリダイＭＤ２が、上述したソフトチップアドレスによって特定される。
【0249】
［動作モードＭＯＤＥｂにおける外部端子の役割］
図３２は、第２実施形態に係る動作モードＭＯＤＥｂにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。
図３２は、第２実施形態に係る動作モードＭＯＤＥｂにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。
【0250】
上述の通り、第２実施形態に係る動作モードＭＯＤＥｂにおいては、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥを、ユーザデータＤａｔ以外のデータの入出力に使用する。
【0251】
尚、第２実施形態に係る動作モードＭＯＤＥａは、第１実施形態に係る動作モードＭＯＤＥａと同様である。
【0252】
図３３及び図３４は、動作モードＭＯＤＥｂにおける外部端子の役割を説明するための真理値表である。尚、図３３及び図３４において、“Ｚ”は、“Ｈ”及び“Ｌ”いずれが入力されても良い場合を示す。“Ｘ”は、入力される信号が“Ｈ”又は“Ｌ”に固定される場合を示す。“Ｉｎｐｕｔ”は、データの入力を行う場合を示す。“Ｏｕｔｐｕｔ”は、データの出力を行う場合を示す。
【0253】
図３３は、入出力データ選択信号が入力される期間ＦＳｅｌにおける外部制御端子の役割を示している。
【0254】
期間ＦＳｅｌにおいて、アドレスデータＡｄｄを入力する旨の入出力データ選択信号を入力する場合、コントローラＣＤは、例えば、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力し、外部制御端子／ＣＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0255】
期間ＦＳｅｌにおいて、外部制御端子ＣＬＥに“Ｌ”、外部制御端子ＡＬＥに“Ｈ”、外部制御端子／ＣＥに“Ｌ”が入力された場合、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、アドレスデータＡｄｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、アドレスレジスタＡＤＲ（図３０）に転送される。
【0256】
期間ＦＳｅｌにおいて、コマンドデータＣｍｄを入力する旨の入出力データ選択信号を入力する場合、コントローラＣＤは、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力し、外部制御端子／ＣＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0257】
期間ＦＳｅｌにおいて、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｌ”、外部制御端子／ＣＥに“Ｌ”が入力された場合、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、コマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、コマンドレジスタＣＭＲ（図３０）に転送される。
【0258】
期間ＦＳｅｌにおいて、データアウトを指示するためのトリガ信号を入力する旨の入出力データ選択信号を入力する場合、コントローラＣＤは、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力し、外部制御端子／ＣＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0259】
期間ＦＳｅｌにおいて、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｈ”、外部制御端子／ＣＥに“Ｌ”が入力された場合、動作対象のアドレスデータが切り替わる。
【0260】
期間ＦＳｅｌにおいて、ユーザデータＤａｔ以外のデータを入力する旨の入出力データ選択信号を入力する場合、コントローラＣＤは、例えば、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力し、外部制御端子／ＣＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0261】
期間ＦＳｅｌにおいて、外部制御端子ＣＬＥに“Ｌ”、外部制御端子ＡＬＥに“Ｌ”、外部制御端子／ＣＥに“Ｈ”が入力された場合、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、これよりも前に入力されていたコマンドデータＣｍｄに応じて選択され、フィーチャレジスタＦＲ等に転送される。
【0262】
期間ＦＳｅｌにおいて、ユーザデータＤａｔ以外のデータを出力する旨の入出力データ選択信号を入力する場合、コントローラＣＤは、例えば、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力し、外部制御端子／ＣＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0263】
期間ＦＳｅｌにおいて、外部制御端子ＣＬＥに“Ｌ”、外部制御端子ＡＬＥに“Ｈ”、外部制御端子／ＣＥに“Ｈ”が入力された場合、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに出力されるデータは、これよりも前に入力されていたコマンドデータＣｍｄに応じて選択され、入出力制御回路Ｉ／Ｏから出力される。
【0264】
期間ＦＳｅｌにおいて、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｈ”、外部制御端子／ＣＥに“Ｈ”が入力された場合、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、いずれのレジスタ等にも保持されない。
【0265】
図３４は、ユーザデータＤａｔ以外のデータが入力される期間Ｓ＿Ｉｎ、又は、ユーザデータＤａｔ以外のデータが出力される期間Ｓ＿Ｏｕｔにおける外部制御端子の役割を示している。
【0266】
【0267】
ただし、期間Ｓ＿ＩｎにおいてユーザデータＤａｔ以外のデータを入力する場合、コントローラＣＤは、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥの電圧を、ユーザデータＤａｔ以外のデータを構成する３ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0268】
尚、第２実施形態に係る動作モードＭＯＤＥｂでは、期間Ｓ＿Ｉｎにおいて、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥを介して、３ビットのデータが３サイクルにわたって入力される。ここで、１サイクル目及び２サイクル目に入力される計６ビットのデータ、及び、３サイクル目に入力される２ビットのデータは、ユーザデータＤａｔ以外のデータを構成する。また、３サイクル目に入力される１ビットのデータは、このフレーム中のデータが有効であるか無効であるかを示すデータとして利用される。例えば、この１ビットのデータが“Ｌ”である場合、それ以外の８ビットのデータは、ユーザデータＤａｔ以外のデータとして、アドレスレジスタＡＤＲ（図３０）、コマンドレジスタＣＭＲ（図３０）、フィーチャレジスタＦＲ（図３０）等に転送される。一方、この１ビットのデータが“Ｈ”である場合、それ以外の８ビットのデータは、アドレスレジスタＡＤＲ（図３０）、コマンドレジスタＣＭＲ（図３０）、フィーチャレジスタＦＲ（図３０）等に転送されない。
【0269】
また、期間Ｓ＿ＯｕｔにおいてユーザデータＤａｔ以外のデータを出力する場合、コントローラＣＤは、例えば、外部制御端子／ＷＥの入力信号を立ち下げる。これに伴い、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥから、ユーザデータＤａｔ以外のデータを構成する３ビットのデータが出力される。
【0270】
また、第２実施形態に係る動作モードＭＯＤＥｂにおいては、ユーザデータＤａｔの入出力が、外部制御端子／ＣＥの電圧に拘わらず実行される。
【0271】
［動作モードＭＯＤＥａ，ＭＯＤＥｂの切り替え］
次に、第２実施形態に係る動作モードＭＯＤＥａ，ＭＯＤＥｂの切り替えについて説明する。
次に、第２実施形態に係る動作モードＭＯＤＥａ，ＭＯＤＥｂの切り替えについて説明する。
【0272】
【0273】
また、第２実施形態において、図２６を参照して説明した動作は、第１実施形態とほぼ同様に実行される。ただし、ステップＳ２０５に対応する動作、及び、ステップＳ２０７に対応する動作は、第１実施形態に係る動作と異なる。
【0274】
図３５は、第２実施形態に係るメモリシステムにおける動作の一例を示す模式的な波形図である。図３５は、第２実施形態に係るメモリシステムにおいて、図２６を参照して説明した動作に対応する動作が実行される際、コントローラＣＤからメモリダイＭＤに入力される信号を示している。
【0275】
図３５に示す様に、第２実施形態に係るメモリシステムにおいても、図２６を参照して説明した動作に対応する動作が実行される際、コントローラＣＤからメモリダイＭＤに、入力されたフレームをリセットする旨の指示、及び、動作モードＭＯＤＥａ，ＭＯＤＥｂの状態をリセットする旨の指示が入力される。
【0276】
【0277】
図３６の例では、タイミングｔ６０１～ｔ６０２において、コントローラＣＤが、外部制御端子ＡＬＥ，ＣＬＥ，／ＣＥに“１，１，１”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0278】
メモリダイＭＤが動作モードＭＯＤＥａで動作していた場合、メモリダイＭＤはスタンバイ状態となる（図１１参照）。
【0279】
メモリダイＭＤが動作モードＭＯＤＥｂで動作していた場合、メモリダイＭＤに、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータをレジスタ等に転送しない旨の入出力データ選択信号が入力される。
【0280】
また、図３６の例では、タイミングｔ６０１～ｔ６０５にかけて、コントローラＣＤが、外部制御端子ＡＬＥ，ＣＬＥ，／ＣＥに“１，１，１”を入力した状態で、外部制御端子／ＷＥの電圧を、少なくとも１０回以上、“Ｌ”から“Ｈ”に立ち上げる。
【0281】
【0282】
図３７の例では、タイミングｔ７０１において、端子／ＣＥの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0283】
また、タイミングｔ７０２～ｔ７０４において、コントローラＣＤは、データ信号入出力端子ＤＱ＜７：０＞の電圧を“９２ｈ”（１００１００１０）に設定し、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥに“１，０，０”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0284】
ここで、メモリダイＭＤが動作モードＭＯＤＥａで動作していた場合、タイミングｔ７０３においてメモリダイＭＤにコマンドデータ９２ｈが入力される。コマンドデータ“９２ｈ”は、インターフェイスリセットを指示するコマンドデータＣｍｄである。コマンドデータ９２ｈが入力された場合、端子／ＣＥに“Ｌ”が入力されている全てのメモリダイＭＤにおいて、インターフェイスリセットが実行される。
【0285】
メモリダイＭＤが動作モードＭＯＤＥａで動作していた場合、タイミングｔ７０３においてインターフェイスリセットが開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がる。
【0286】
メモリダイＭＤが動作モードＭＯＤＥｂで動作していた場合、タイミングｔ７０３においてメモリダイＭＤに、コマンドデータＣｍｄを入力する旨の入出力データ選択信号が入力される。
【0287】
また、図３７の例では、タイミングｔ７０２～ｔ７０８にかけて、コントローラＣＤが、データ信号入出力端子ＤＱ＜７：０＞の電圧を“ＡＡｈ”（１００１００１０）に維持し、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥに“１，０，０”を入力した状態で、外部制御端子／ＷＥの電圧を４回、“Ｌ”から“Ｈ”に立ち上げる。
【0288】
メモリダイＭＤが動作モードＭＯＤＥａで動作していた場合、インターフェイスリセットが５回実行される。
【0289】
メモリダイＭＤが動作モードＭＯＤＥｂで動作していた場合、タイミングｔ７０７においてインターフェイスリセットが開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がる。
【0290】
また、タイミングｔ７０９においてインターフェイスリセットが終了し、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。
【0291】
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係るメモリシステムについて説明した。しかしながら、以上の説明はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
以上、第１実施形態及び第２実施形態に係るメモリシステムについて説明した。しかしながら、以上の説明はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
【0292】
例えば、第１実施形態に係るメモリシステムでは、動作モードＭＯＤＥｂにおいて、外部制御端子ＣＬＥ，ＡＬＥを利用した２ビットのデータの入出力を行っていた。また、第２実施形態に係るメモリシステムでは、動作モードＭＯＤＥｂにおいて、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥを利用した３ビットのデータの入出力を行っていた。しかしながら、この様な方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、動作モードＭＯＤＥｂにおいては、その他の端子等を利用して、３ビット又は４ビット以上のデータの入出力を行っても良い。より具体的には、例えば、動作モードＭＯＤＥｂにおいて、外部制御端子／ＣＥに代えて、または、加えて、外部制御端子／ＷＰ等を利用して、３ビットまたは４ビットのデータの入出力を行っても良い。また、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥを含む端子の中から少なくとも一つの端子を選択して、１ビット又は２ビットのデータの入出力を行っても良い。
【0293】
また、例えば、第１実施形態及び第２実施形態では、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥ等に対する機能の割り当てについて例示した。しかしながら、この様な割り当てはあくまでも例示であり、具体的な割り当ては適宜調整可能である。
【0294】
例えば、第１実施形態に係るメモリシステムにおいて、図１２及び図１３に例示した機能の一部を入れ替えても良い。また、例えば、図１２及び図１３に例示した機能以外の機能を追加しても良いし、図１２及び図１３に例示した機能の一部を省略しても良い。
【0295】
また、例えば、第２実施形態に係るメモリシステムでは、期間Ｓ＿Ｉｎの３サイクル目に外部制御端子／ＣＥに入力される１ビットのデータを、このフレーム中のデータが有効であるか無効であるかを示すデータとして用いていた。しかしながら、この様な方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、外部制御端子／ＣＥ以外の端子に入力されるデータを、このフレーム中のデータが有効であるか無効であるかを示すデータとして用いても良い。
【0296】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0297】
１０…メモリシステム、ＰＫＧ…メモリパッケージ、ＣＤ…コントローラ、ＭＤ…メモリダイ、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＰＣ…周辺回路、ＡＤＲ…アドレスレジスタ、ＣＭＲ…コマンドレジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】