特許 7622202 処理装置及びエラー検出方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-17

(45)【発行日】2025-01-27

(54)【発明の名称】処理装置及びエラー検出方法

(51)【国際特許分類】

   G06F 1/04 20060101AFI20250120BHJP

   H03K 21/38 20060101ALI20250120BHJP

   G06F 1/12 20060101ALI20250120BHJP

   G06F 1/10 20060101ALI20250120BHJP

【ＦＩ】

G06F1/04 571

H03K21/38

G06F1/12

G06F1/10 510

【請求項の数】 9

(21)【出願番号】P 2023510451

(86)(22)【出願日】2022-03-14

(86)【国際出願番号】 JP2022011402

(87)【国際公開番号】W WO2023175685

(87)【国際公開日】2023-09-21

【審査請求日】2023-02-13

(73)【特許権者】

【識別番号】000233295

【氏名又は名称】株式会社日立情報通信エンジニアリング

(74)【代理人】

【識別番号】110001678

【氏名又は名称】藤央弁理士法人

(72)【発明者】

【氏名】杉田 謙一

(72)【発明者】

【氏名】小栗 秀幸

(72)【発明者】

【氏名】山内 尚雄

(72)【発明者】

【氏名】溝添 博樹

【審査官】松浦 かおり

(56)【参考文献】

【文献】特開平０８－１６３１１０（ＪＰ，Ａ）

【文献】特開２００６－２８７７３６（ＪＰ，Ａ）

【文献】特開２００１－３１３５４７（ＪＰ，Ａ）

【文献】特開２０１７－０３３３２５（ＪＰ，Ａ）

【文献】特開平０９－２９２９２８（ＪＰ，Ａ）

【文献】特開平１０－０２０９６１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １／０４－ １／１４

Ｈ０３Ｋ ２１／００－２１／４０

(57)【特許請求の範囲】

【請求項1】

処理装置であって、
クロック発生回路から供給されるクロック信号に基づいて稼働する複数の演算回路と、
前記クロック信号を分岐し、前記複数の演算回路に出力する分配回路と、
前記複数の演算回路の出力を比較し、エラーを検出する検出回路と、を備え、
少なくとも一つの前記演算回路は、前記クロック信号を、前記クロック信号の異常を検出可能なクロック信号に変換する、少なくとも一つの変換回路を介して前記分配回路と接続されることを特徴とする処理装置。

【請求項2】

請求項１に記載の処理装置であって、
前記複数の演算回路の各々は、少なくとも一つの前記変換回路を介して前記分配回路と接続されることを特徴とする処理装置。

【請求項3】

請求項２に記載の処理装置であって、
前記複数の演算回路は、第１演算回路を含み、
前記第１演算回路は、前記クロック信号の周波数を分周する、一つの前記変換回路と接続し、
前記第１演算回路以外の他の前記演算回路は、前記クロック信号の周波数を分周し、遅延を発生させる、一つの前記変換回路と接続し、
前記複数の演算回路の各々が接続する前記変換回路の分周比は異なり、
前記第１演算回路以外の他の前記演算回路に接続する前記変換回路の遅延サイクルは異なることを特徴とする処理装置。

【請求項4】

請求項２に記載の処理装置であって、
前記複数の演算回路の各々は、前記クロック信号の周波数を分周する、一つの第１変換回路及び前記クロック信号の周波数を逓倍する、一つの第２変換回路と接続し、
前記複数の演算回路の各々が接続する前記第１変換回路の分周比は異なり、
前記複数の演算回路の各々が接続する前記第２変換回路の逓倍率は異なることを特徴とする処理装置。

【請求項5】

請求項１から請求項４のいずれか一項に記載の処理装置であって、
前記変換回路は、位相同期回路であることを特徴とする処理装置。

【請求項6】

処理装置が実行するエラー検出方法であって、
前記処理装置は、複数の演算回路を有し、
前記エラー検出方法は、
前記処理装置が、クロック発生回路から供給されるクロック信号を分岐する第１のステップと、
前記処理装置が、分岐された少なくとも一つの前記クロック信号を、前記クロック信号の異常を検出可能なクロック信号に変換する第２のステップと、
前記処理装置が、分岐された複数の前記クロック信号の各々を前記複数の演算回路に供給し、並列で演算を実行させる第３のステップと、
前記処理装置が、並列実行された前記演算の実行結果を比較し、エラーを検出する第４のステップと、を含むことを特徴とするエラー検出方法。

【請求項7】

請求項６に記載のエラー検出方法であって、
前記第２のステップは、前記処理装置が、分岐された一つの前記クロック信号に対して位相同期処理を実行するステップを含むことを特徴とするエラー検出方法。

【請求項8】

請求項６に記載のエラー検出方法であって、
前記第２のステップは、前記処理装置が、分岐された各々の前記クロック信号に対して位相同期処理を実行するステップを含み、
分岐された少なくとも一つの前記クロック信号に対して実行される位相同期処理は、遅延処理を含むことを特徴とするエラー検出方法。

【請求項9】

請求項６に記載のエラー検出方法であって、
前記第２のステップは、前記処理装置が、分岐された各々の前記クロック信号に対して位相同期処理を実行するステップを含み、
分岐された各々の前記クロック信号に対して実行される位相同期処理は、分周及び逓倍を含むことを特徴とするエラー検出方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、多重化された演算ユニットを備え、各演算ユニットの演算結果を比較することによってエラーを検出する処理装置に関する。

【背景技術】

【0002】

信頼性及び安全性等の観点から、演算ユニットが多重化された処理装置が知られている。演算ユニットは、外部のクロック発生回路より供給されるクロック信号にしたがって稼働する。多重化された演算ユニットに正常なクロック信号を供給する技術として、特許文献１に記載の技術が知られている。

【0003】

特許文献１には、「複数の発振器1-1～1-Nのクロック信号源を分周器22-1～22-Nで分周し、カウンタ24-1～24-Nのカウント値を比較器25-1～25-Nで相互比較しその結果により正常なクロック信号を選択送出する。クロック信号の比較は比較タイミング制御部21の制御の下に所定の期間で自動的に行えるとともにＲ／Ｗ制御部26により、外部からのコマンドでカウント値を読み出すことにより任意の周期でも比較が行え、その結果をセレクタ制御部27によるセレクタ28の制御に反映できる。」ことが記載されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開平１０－２０９６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１等の従来技術を用いてもクロック信号に異常が発生する可能性がある。この場合、クロック信号の異常に起因するエラーが発生するが、従来技術では、このエラーを検出することができないという課題がある。

【0006】

本発明は、クロック信号の異常に起因するエラーを検出できる処理装置を実現することを目的とする。

【課題を解決するための手段】

【0007】

本願において開示される発明の代表的な一例を示せば以下の通りである。すなわち、処理装置であって、クロック発生回路から供給されるクロック信号に基づいて稼働する複数の演算回路と、前記クロック信号を分岐し、前記複数の演算回路に出力する分配回路と、前記第１演算回路及び前記第２演算回路の出力を比較し、エラーを検出する検出回路と、を備え、少なくとも一つの前記演算回路は、前記クロック信号に異常が発生している場合、前記クロック信号を、前記クロック信号の異常を検出可能なクロック信号に変換する、少なくとも一つの変換回路を介して前記分配回路と接続されることを特徴とする。

【発明の効果】

【0008】

本発明によれば、処理装置は、シンプルな回路構成で、クロック信号の異常に起因するエラーを検出することができる。

【図面の簡単な説明】

【0009】

【図1】実施例１の処理装置の構成例を示すブロック図である。

【図2】実施例２の処理装置の構成例を示すブロック図である。

【図3】実施例３の処理装置の構成例を示すブロック図である。

【発明を実施するための形態】

【0010】

以下、本発明の実施例を、図面を用いて説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。

【0011】

以下に説明する発明の構成において、同一又は類似する構成又は機能には同一の符号を付し、重複する説明は省略する。

【0012】

本明細書等における「第１」、「第２」、「第３」等の表記は、構成要素を識別するために付するものであり、必ずしも、数又は順序を限定するものではない。

【0013】

図面等において示す各構成の位置、大きさ、形状、及び範囲等は、発明の理解を容易にするため、実際の位置、大きさ、形状、及び範囲等を表していない場合がある。したがって、本発明では、図面等に開示された位置、大きさ、形状、及び範囲等に限定されない。

【実施例1】

【0014】

図１は、実施例１の処理装置の構成例を示すブロック図である。

【0015】

処理装置１００は、二つの演算回路１１０、１１１、比較回路１２０、及び位相同期回路（ＰＬＬ）１３０を備える。処理装置１００にはクロック発生回路２００からクロック信号が供給される。

【0016】

演算回路１１０、１１１は、クロック信号に基づいて演算を実行する回路である。演算回路１１０、１１１は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及びＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等である。

【0017】

比較回路１２０は、演算回路１１０、１１１の演算結果を比較し、比較結果に基づいて演算結果又はエラー信号を出力する。具体的には、二つの演算結果に差がない場合、比較回路１２０は演算結果を出力し、二つの演算結果が異なる場合、比較回路１２０はエラー信号を出力する。

【0018】

ＰＬＬ１３０は、クロック信号に対して位相同期処理を実行する。ＰＬＬ１３０は、クロック信号に異常が発生している場合、クロック信号を、当該クロック信号の異常を検出可能なクロック信号に変換する変換回路として機能する。実施例１のＰＬＬ１３０は分周及び逓倍を行わず、入力されたクロック信号の周波数と同じ周波数のクロック信号を出力する。

【0019】

クロック発生回路２００から供給されたクロック信号は、まず、図示しない分配回路によって、第１クロック信号及び第２クロック信号に分岐される。第１クロック信号は、演算回路１１０に入力される。第２クロック信号は、ＰＬＬ１３０及び演算回路１１１の順に入力される。

【0020】

クロック発生回路２００から供給されたクロック信号にノイズ等の異常が発生している場合、ＰＬＬ１３０が実行する位相同期処理によってノイズ等が除去され、また、クロック信号に現れる異常を示す波形の周期性が変化する。したがって、第１クロック信号及びＰＬＬ１３０から出力されるクロック信号には差が現れ、演算回路１１０、１１１の演算結果にも差が現れる。これによって、比較回路１２０は、クロック信号の異常に起因するエラーを検出することができる。

【0021】

実施例１によれば、シンプルな回路構成で、クロック信号の異常に起因したエラーを検出可能な処理装置１００を実現できる。シンプルな回路構成であるため、処理装置１００の製造コストを抑えることができ、また、回路の増加による処理装置１００の故障確率の増大を抑えることができる。

【0022】

なお、処理装置１００がＣＰＵ及びＦＰＧＡ等である場合も同様の構成でエラーを検出することができる。この場合、演算回路は演算コアとなる。また、処理装置１００は演算回路を搭載する二つの基盤から構成されてよい。

【0023】

なお、ＰＬＬに限定されるものではなく、クロック信号に異常が発生している場合に、クロック信号の異常を検出可能な信号に変換する機能を実現できる回路であればよい。

【0024】

実施例１では、ＤＭＲ（Ｄｕａｌ Ｍｏｄｕｌａｒ Ｒｅｄｕｎｄａｎｃｙ）システムを一例として説明したが、ＴＭＲ（Ｔｒｉｐｌｅ Ｍｏｄｕｌａｒ Ｒｅｄｕｎｄａｎｃｙ）システムでも同様の効果を奏する。ＴＭＲシステムの場合、比較回路１２０は多数決回路となる。また、分岐されたクロック信号のうち二つのクロック信号がＰＬＬに入力される。各ＰＬＬから出力されるクロック信号を用いた演算結果が同一であり、かつ、分岐されたクロック信号を用いた演算結果が異なる場合、クロック信号の異常に起因するエラーとして検出される。

【実施例2】

【0025】

図２は、実施例２の処理装置の構成例を示すブロック図である。

【0026】

処理装置１００は、二つの演算回路１１０、１１１、比較回路１２０、及び二つのＰＬＬ１４０、１４１を備える。処理装置１００にはクロック発生回路２００からクロック信号が供給される。

【0027】

ＰＬＬ１４０は、入力されたクロック信号の周波数を１／Ｎに変換する処理（分周）を含む位相同期処理を実行する。ＰＬＬ１４１は、入力されたクロック信号の周波数を１／Ｎに変換する処理（分周）と、Ｍサイクルの遅延を発生させる処理とを含む位相同期処理を実行する。ここで、Ｎ及びＭは１以上の整数である。

【0028】

クロック発生回路２００から供給されたクロック信号は、まず、図示しない分配回路によって、第１クロック信号及び第２クロック信号に分岐される。第１クロック信号は、ＰＬＬ１４０及び演算回路１１０の順に入力される。第２クロック信号は、ＰＬＬ１４１及び演算回路１１１の順に入力される。

【0029】

クロック発生回路２００から供給されたクロック信号にノイズ等の異常が発生している場合、ＰＬＬ１４０、１４１が実行する位相同期処理によってノイズ等が除去される。また、ＰＬＬ１４１における遅延によって、クロック信号に現れる異常を示す波形の周期性が変化する。したがって、ＰＬＬ１４０から出力されるクロック信号及びＰＬＬ１４１から出力されるクロック信号には差が現れ、演算回路１１０、１１１の演算結果にも差が現れる。これによって、比較回路１２０は、クロック信号の異常に起因するエラーを検出することができる。

【0030】

実施例２の処理装置１００も実施例１と同様の効果を奏することができる。

【0031】

なお、ＰＬＬに限定されるものではなく、クロック信号に異常が発生している場合に、クロック信号の異常を検出可能な信号に変換する機能を実現できる回路であればよい。例えば、カウンタ等でもよい。

【0032】

実施例２では、ＤＭＲ（Ｄｕａｌ Ｍｏｄｕｌａｒ Ｒｅｄｕｎｄａｎｃｙ）システムを一例として説明したが、ＴＭＲ（Ｔｒｉｐｌｅ Ｍｏｄｕｌａｒ Ｒｅｄｕｎｄａｎｃｙ）システムでも同様の効果を奏する。ＴＭＲシステムの場合、比較回路１２０は多数決回路となる。また、分岐された各クロック信号の各々は分周比が異なるＰＬＬに入力される。また、二つのＰＬＬでは異なるサイクルで遅延を発生させる。全ての演算結果が異なる場合、クロック信号の異常に起因するエラーとして検出される。

【実施例3】

【0033】

図３は、実施例３の処理装置の構成例を示すブロック図である。

【0034】

処理装置１００は、二つの演算回路１１０、１１１、比較回路１２０、及び四つのＰＬＬ１５０、１５１、１５２、１５３を備える。処理装置１００には、クロック発生回路２００からクロック信号が供給される。

【0035】

ＰＬＬ１５０は、入力されたクロック信号の周波数をＭ倍に変換する処理（逓倍）を含む位相同期処理を実行する。ＰＬＬ１５１は、入力されたクロック信号の周波数を１／Ｍに変換する処理（分周）を含む位相同期処理を実行する。ＰＬＬ１５２は、入力されたクロック信号の周波数をＮ倍に変換する処理（逓倍）を含む位相同期処理を実行する。ＰＬＬ１５３は、入力されたクロック信号の周波数を１／Ｎに変換する処理（分周）を含む位相同期処理を実行する。ここで、Ｎ及びＭは１以上の整数である。また、Ｎ及びＭは異なる値であるものとする。

【0036】

クロック発生回路２００から供給されたクロック信号は、まず、図示しない分配回路によって、第１クロック信号及び第２クロック信号に分岐される。第１クロック信号は、ＰＬＬ１５０、ＰＬＬ１５１、及び演算回路１１０の順に入力される。第２クロック信号は、ＰＬＬ１５２、ＰＬＬ１５２、及び演算回路１１１の順に入力される。

【0037】

クロック発生回路２００から供給されたクロック信号にノイズ等の異常が発生している場合、ＰＬＬ１５０、１５１、１５２、１５３が実行する位相同期処理によってノイズ等が除去される。また、ＰＬＬ１５０、１５１及びＰＬＬ１５２、１５３によって実行される位相同期処理における内部処理には違いがあるため、ＰＬＬ１５１から出力されるクロック信号及びＰＬＬ１５３から出力されるクロック信号は、見かけ上は同じクロック信号であるが、クロック信号に現れる異常を示す波形の周期性が変化する。したがって、ＰＬＬ１５１から出力されるクロック信号及びＰＬＬ１５３から出力されるクロック信号には差が現れ、演算回路１１０、１１１の演算結果にも差が現れる。これによって、比較回路１２０は、クロック信号の異常に起因するエラーを検出することができる。

【0038】

実施例３の処理装置１００も実施例１と同様の効果を奏することができる。

【0039】

なお、ＰＬＬに限定されるものではなく、クロック信号に異常が発生している場合に、クロック信号の異常を検出可能な信号に変換する機能を実現できる回路であればよい。例えば、ＰＬＬ１５１、１５３はカウンタ等でもよい。

【0040】

実施例３では、ＤＭＲ（Ｄｕａｌ Ｍｏｄｕｌａｒ Ｒｅｄｕｎｄａｎｃｙ）システムを一例として説明したが、ＴＭＲ（Ｔｒｉｐｌｅ Ｍｏｄｕｌａｒ Ｒｅｄｕｎｄａｎｃｙ）システムでも同様の効果を奏する。ＴＭＲシステムの場合、比較回路１２０は多数決回路となる。また、分岐された各クロック信号の各々は逓倍率が異なるＰＬＬ及び分周比が異なるＰＬＬに入力される。全ての演算結果が異なる場合、クロック信号の異常に起因するエラーとして検出される。

【0041】

請求の範囲に記載した以外の発明の観点の代表的なものとして、次のものがあげられる。
（１）処理装置であって、
クロック発生回路から供給されるクロック信号に基づいて稼働する第１演算回路及び第２演算回路と、
前記クロック信号を分岐し、前記第１演算回路及び前記第２演算回路に出力する分配回路と、
前記第１演算回路及び前記第２演算回路の出力を比較し、エラーを検出する比較回路と、を備え、
前記分配回路及び前記第１演算回路は、前記クロック信号に異常が発生している場合、前記クロック信号を、前記クロック信号の異常を検出可能なクロック信号に変換する、少なくとも一つの変換回路を介して接続されることを特徴とする処理装置。
（２）（１）に記載の処理装置であって、
前記分配回路及び前記第２演算回路は、少なくとも一つの前記変換回路を介して接続されることを特徴とする処理装置。
（３）（２）に記載の処理装置であって、
前記分配回路及び前記第１演算回路を接続する少なくとも一つの前記変換回路は、第１変換回路を含み、
前記分配回路及び前記第２演算回路を接続する少なくとも一つの前記変換回路は、第２変換回路を含み、
前記第１変換回路は、前記クロック信号の周波数を第１整数分の１に変換し、
前記第２変換回路は、前記クロック信号の周波数を前記第１整数分の１に変換し、第２整数サイクルの遅延を発生させることを特徴とする処理装置。
（４）（２）に記載の処理装置であって、
前記分配回路及び前記第１演算回路を接続する少なくとも一つの前記変換回路は、第１変換回路及び第２変換回路を含み、
前記分配回路及び前記第２演算回路を接続する少なくとも一つの前記変換回路は、第３変換回路及び第４変換回路を含み、
前記第１変換回路は、前記クロック信号の周波数を第１整数倍に変換して、前記第２変換回路に出力し、
前記第２変換回路は、前記第１変換回路から出力されたクロック信号の周波数を前記第１整数分の１に変換して、前記第１演算回路に出力し、
前記第３変換回路は、前記クロック信号の周波数を第２整数倍に変換して、前記第４変換回路に出力し、
前記第４変換回路は、前記第３変換回路から出力されたクロック信号の周波数を前記第２整数分の１に変換して、前記第２演算回路に出力することを特徴とする処理装置。
（５）（１）から（４）のいずれか一項に記載の処理装置であって、
前記変換回路は、位相同期回路であることを特徴とする処理装置。

【0042】

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。また、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加、削除、置換をすることが可能である。

【図1】

【図2】

【図3】