特許 7622418 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-20

(45)【発行日】2025-01-28

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 89/00 20250101AFI20250121BHJP

   H10D 10/80 20250101ALI20250121BHJP

   H10D 88/00 20250101ALI20250121BHJP

   H04B 1/38 20150101ALI20250121BHJP

   H03F 3/20 20060101ALN20250121BHJP

【ＦＩ】

H01L27/04 A

H01L29/72 H

H01L27/00 301A

H01L27/04 U

H04B1/38

H03F3/20

【請求項の数】 9

(21)【出願番号】P 2020210055

(22)【出願日】2020-12-18

(65)【公開番号】P2022096839

(43)【公開日】2022-06-30

【審査請求日】2023-11-08

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100105887

【弁理士】

【氏名又は名称】来山 幹雄

(74)【代理人】

【識別番号】100145023

【弁理士】

【氏名又は名称】川本 学

(72)【発明者】

【氏名】吉見 俊二

(72)【発明者】

【氏名】後藤 聡

(72)【発明者】

【氏名】深澤 美紀子

【審査官】石川 雄太郎

(56)【参考文献】

【文献】米国特許出願公開第２０１５／０２００１８９（ＵＳ，Ａ１）

【文献】特開２００７－０７３８１２（ＪＰ，Ａ）

【文献】特開２０２０－１２０１８５（ＪＰ，Ａ）

【文献】国際公開第２０１９／１８１５９０（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／００

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２９／７３７

Ｈ０３Ｆ ３／２０

Ｈ０４Ｂ １／３８

(57)【特許請求の範囲】

【請求項1】

第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、相互に並列に接続されて第１増幅回路を構成する複数の第１トランジスタを含む第２部材と、
前記第２部材から、前記第１部材の側とは反対側に突出する導体突起と
を備え、
前記複数の第１トランジスタは、平面視において前記第１部材の複数の回路ブロックのいずれとも重ならない領域に配置されており、かつ前記第１部材と重なっている半導体装置。

【請求項2】

前記第２部材は、平面視において、前記第１部材の複数の回路ブロックの少なくとも１つと重なっている請求項１に記載の半導体装置。

【請求項3】

第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、相互に並列に接続されて第１増幅回路を構成する複数の第１トランジスタを含む第２部材と、
前記第２部材から、前記第１部材の側とは反対側に突出する導体突起と
を備え、
前記複数の第１トランジスタは、平面視において前記第１部材の複数の回路ブロックのいずれとも重ならない領域に配置されており、
前記第１部材の複数の回路ブロックのうち１つは、前記第１増幅回路から出力された高周波信号が入力される１つの入力接点に入力された高周波信号を複数の出力接点から選択した１つの出力接点に出力させるバンド選択スイッチを構成しており、
前記バンド選択スイッチを構成する回路ブロックは、平面視において前記第２部材の外側に配置されている半導体装置。

【請求項4】

第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、相互に並列に接続されて第１増幅回路を構成する複数の第１トランジスタを含む第２部材と、
前記第２部材から、前記第１部材の側とは反対側に突出する導体突起と
を備え、
前記複数の第１トランジスタは、平面視において前記第１部材の複数の回路ブロックのいずれとも重ならない領域に配置されており、
前記第１部材の複数の回路ブロックのうち１つは、複数の入力接点から選択した１つの入力接点に入力された高周波信号を、前記第１増幅回路に入力させる入力スイッチを構成しており、
前記入力スイッチを構成する回路ブロックは、平面視において前記第２部材の外側に配置されている半導体装置。

【請求項5】

前記第２部材は、前記第１増幅回路の前段に接続された第２増幅回路を構成する少なくとも１つの第２トランジスタをさらに含み、
前記少なくとも１つの第２トランジスタは、平面視において前記第１部材の複数の回路ブロックのいずれとも重ならない領域に配置されている請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項6】

第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、相互に並列に接続されて第１増幅回路を構成する複数の第１トランジスタを含む第２部材と、
前記第２部材から、前記第１部材の側とは反対側に突出する導体突起と
を備え、
前記複数の第１トランジスタは、平面視において前記第１部材の複数の回路ブロックのいずれとも重ならない領域に配置されており、
前記第１部材の複数の回路ブロックのうち１つは、前記第１増幅回路の前段に接続された第２増幅回路を構成しており、
前記第２部材は、前記第１増幅回路にバイアス電流を供給するバイアス回路を含み、前記バイアス回路は、前記第１部材の複数の回路ブロックの少なくとも１つと重なる半導体装置。

【請求項7】

第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、相互に並列に接続されて第１増幅回路を構成する複数の第１トランジスタを含む第２部材と、
前記第２部材から、前記第１部材の側とは反対側に突出する導体突起と
を備え、
前記複数の第１トランジスタは、平面視において前記第１部材の複数の回路ブロックのいずれとも重ならない領域に配置されており、
前記第１部材の複数の回路ブロックのうち１つは、前記第１増幅回路にバイアス電流を供給するバイアス回路を構成している半導体装置。

【請求項8】

第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、相互に並列に接続されて第１増幅回路を構成する複数の第１トランジスタを含む第２部材と、
前記第２部材から、前記第１部材の側とは反対側に突出する導体突起と
を備え、
前記複数の第１トランジスタは、平面視において前記第１部材の複数の回路ブロックのいずれとも重ならない領域に配置されており、
前記第２部材は、平面視において前記第１部材の複数の回路ブロックのいずれとも重ならない半導体装置。

【請求項9】

第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、相互に並列に接続されて第１増幅回路を構成する複数の第１トランジスタを含む第２部材と、
前記第２部材から、前記第１部材の側とは反対側に突出する導体突起と
を備え、
前記複数の第１トランジスタは、平面視において前記第１部材の複数の回路ブロックのいずれとも重ならない領域に配置されており、
前記第１部材は、半導体基板と、前記半導体基板の一方の表面の上に配置された多層配線構造とを含み、
前記第１面は、前記多層配線構造の側の面であり、
前記多層配線構造は、平面視において前記第２部材と重なり、前記複数の回路ブロックのいずれとも電気的に接続されていない金属パターンを含む半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

移動体通信や衛星通信等に用いられる電子機器に、高周波信号の送受信機能を一体化したＲＦフロントエンドモジュールが組み込まれている。ＲＦフロントエンドモジュールは、高周波増幅機能を持つモノリシックマイクロ波集積回路素子（ＭＭＩＣ）、高周波増幅回路を制御する制御ＩＣ、スイッチＩＣ、デュプレクサ等を備えている。

【0003】

ＭＭＩＣの上に制御ＩＣを積み重ねることによって小型化した高周波モジュールが下記の特許文献１に開示されている。特許文献１に開示された高周波モジュールは、モジュール基板の上に搭載されたＭＭＩＣと、その上に積み重ねられた制御ＩＣとを含む。ＭＭＩＣの電極、制御ＩＣの電極、及びモジュール基板上の電極が、ワイヤボンディングにより電気的に接続されている。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許出願公開第２０１５／０３０３９７１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

高周波増幅回路に、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ）が用いられる。ＨＢＴは、動作中にコレクタ損失が発生することによって発熱する。発熱によるＨＢＴの温度上昇は、コレクタ電流をさらに増大させる方向に働く。この正帰還の条件が満たされるとＨＢＴが熱暴走に至る。ＨＢＴの熱暴走を回避するために、ＨＢＴの出力電力の上限値が制限される。

【0006】

高周波増幅回路の高出力化を図るために、ＨＢＴ等を含む半導体装置からの放熱特性を向上させることが望まれる。特許文献１に開示された高周波モジュールでは、近年の高周波増幅回路に対する高出力化の要求を満たすことが困難である。

【0007】

本発明の目的は、放熱特性を高めることが可能な半導体装置を提供することである。

【課題を解決するための手段】

【0008】

本発明の一観点によると、
第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、相互に並列に接続されて第１増幅回路を構成する複数の第１トランジスタを含む第２部材と、
前記第２部材から、前記第１部材の側とは反対側に突出する導体突起と
を備え、
前記複数の第１トランジスタは、平面視において前記第１部材の複数の回路ブロックのいずれとも重ならない領域に配置されており、かつ前記第１部材と重なっている半導体装置が提供される。

【発明の効果】

【0009】

第１トランジスタで発生した熱が、第１トランジスタから第１部材に至る伝熱経路と、導体突起を経由する伝熱経路との２つの伝熱経路を通って伝導される。このため、第１トランジスタからの放熱特性を高めることができる。

【図面の簡単な説明】

【0010】

【図1】図１は、第１実施例による半導体装置を含む高周波モジュールのブロック図である。

【図2】図２は、第１実施例による高周波モジュールの回路部品の平面視における位置関係を示す図である。

【図3】図３は、第１実施例による半導体装置の概略断面図である。

【図4】図４Ａは、第１実施例による半導体装置の第１増幅回路を構成する複数のセルの各々の等価回路図であり、図４Ｂは、第２部材に形成された第１増幅回路を構成する１つのセルの概略断面図である。

【図5】図５Ａは、第１実施例による半導体装置の第１面を平面視したときの各回路ブロックの面内の配置を示す模式図であり、図５Ｂは、第１増幅回路を構成する複数のトランジスタの平面視における配置を示す図である。

【図6】図６Ａから図６Ｆまでの図面は、製造途中段階における半導体装置の断面図である。

【図7】図７Ａから図７Ｃまでの図面は、製造途中段階における半導体装置の断面図であり、図７Ｄは、完成した半導体装置の断面図である。

【図8】図８は、第２実施例による半導体装置の各回路ブロックの面内の配置を示す模式図である。

【図9】図９は、第３実施例による半導体装置の各回路ブロックの面内の配置を示す模式図である。

【図10】図１０は、第４実施例による半導体装置の各回路ブロックの面内の配置を示す模式図である。

【図11】図１１は、第５実施例による半導体装置の各回路ブロックの面内の配置を示す模式図である。

【図12】図１２は、第６実施例による半導体装置の各回路ブロックの面内の配置を示す模式図である。

【図13】図１３は、第７実施例による半導体装置の各回路ブロックの面内の配置を示す模式図である。

【発明を実施するための形態】

【0011】

［第１実施例］
図１から図７Ｄまでの図面を参照して、第１実施例による半導体装置について説明する。以下に説明する第１実施例による半導体装置は、高周波電力増幅器である。

【0012】

図１は、第１実施例による半導体装置を含む高周波モジュール２０のブロック図である。この高周波モジュール２０は、第１実施例による半導体装置３０、出力整合回路７６、複数のデュプレクサ７０、アンテナスイッチ７２、２つの受信用のバンド選択スイッチ７３、２つのローノイズアンプ７１、受信用の出力端子選択スイッチ７４、及び第２制御回路７５を含む。これらの回路部品はモジュール基板にフリップチップ実装される。この高周波モジュール２０は、周波数分割複信（ＦＤＤ）方式の送受信を行う機能を有する。

【0013】

半導体装置３０は、第１部材３１と、第１部材３１に接合された第２部材３２とを含む。第１部材３１に、入力スイッチ４３、第１制御回路４２、及びバンド選択スイッチ４１が形成されている。第２部材３２に、第１増幅回路５１及び第２増幅回路５２からなる２段構成の高周波増幅回路５０、及びバイアス回路５３が形成されている。第２増幅回路５２が初段の増幅回路であり、第１増幅回路５１が最終段の増幅回路である。図１において、第１部材３１に設けられている回路ブロックに相対的に淡いハッチングを付し、第２部材３２に設けられている回路ブロックに相対的に濃いハッチングを付している。バイアス回路５３は、第１制御回路４２からの制御信号に応じて、第１増幅回路５１及び第２増幅回路５２にバイアス電流を供給する。

【0014】

入力スイッチ４３の２つの入力接点が、それぞれモジュール基板に設けられた高周波信号入力端子ＩＮ１、ＩＮ２に接続されている。２つの高周波信号入力端子ＩＮ１、ＩＮ２から高周波信号が入力される。入力スイッチ４３は、２つの入力接点から１つの接点を選択し、選択した接点に入力される高周波信号を高周波増幅回路５０に入力させる。

【0015】

高周波増幅回路５０で増幅された高周波信号が、出力整合回路７６を通ってバンド選択スイッチ４１の１つの入力接点に入力される。バンド選択スイッチ４１は、複数の出力接点から１つの接点を選択し、高周波増幅回路５０で増幅された高周波信号を、選択した出力接点から出力させる。

【0016】

バンド選択スイッチ４１の複数の出力接点のうち２つの接点は、それぞれモジュール基板に設けられた補助出力端子ＰＡＡＵＸ１、ＰＡＡＵＸ２に接続されている。他の６個の接点は、それぞれバンドごとに準備された複数のデュプレクサ７０の送信用入力ポートに接続されている。バンド選択スイッチ４１は、バンドごとに準備された複数のデュプレクサ７０から１つのデュプレクサ７０を選択する機能を有する。

【0017】

アンテナスイッチ７２が、回路側の複数の接点とアンテナ側の２つの接点とを有する。アンテナスイッチ７２の複数の回路側の接点のうち２つの接点が、それぞれ送信信号入力端子ＴＲＸ１、ＴＲＸ２に接続されている。回路側の他の６個の接点は、それぞれ複数のデュプレクサ７０の入出力共用ポートに接続されている。アンテナ側の２つの接点は、それぞれアンテナ端子ＡＮＴ１、ＡＮＴ２に接続されている。アンテナ端子ＡＮＴ１、ＡＮＴ２に、それぞれアンテナが接続される。

【0018】

アンテナスイッチ７２は、２つのアンテナ側の接点を、それぞれ回路側の複数の接点から選択した２つの接点に接続する。１つのバンドを用いて通信を行う場合には、アンテナスイッチ７２は、回路側の１つの接点と、アンテナ側の１つの接点とを接続する。高周波増幅回路５０で増幅され、対応するバンド用のデュプレクサ７０を通過した高周波信号が、選択されたアンテナ側の接点に接続されているアンテナから送信される。

【0019】

２つの受信用のバンド選択スイッチ７３の各々が、４個の入力接点と１つの出力接点とを有する。２つのバンド選択スイッチ７３の各々の４個の入力接点のうち３個の接点は、それぞれデュプレクサ７０の受信用出力ポートに接続されている。２つのバンド選択スイッチ７３の各々の残りの１つの接点は、それぞれ補助入力端子ＬＮＡＡＵＸ１、ＬＮＡＡＵＸ２に接続されている。

【0020】

２つの受信用のバンド選択スイッチ７３の出力接点は、それぞれ２つのローノイズアンプ７１に接続されている。２つの受信用のバンド選択スイッチ７３は、それぞれデュプレクサ７０を通過した受信信号をローノイズアンプ７１に入力させる。

【0021】

出力端子選択スイッチ７４の２つの回路側の接点が、それぞれ２つのローノイズアンプ７１の出力ポートに接続されている。出力端子選択スイッチ７４の３つの端子側の接点が、それぞれ受信信号出力端子ＬＮＡＯＵＴ１、ＬＮＡＯＵＴ２、ＬＮＡＯＵＴ３に接続されている。ローノイズアンプ７１で増幅された受信信号が、出力端子選択スイッチ７４で選択された受信信号出力端子から出力される。

【0022】

モジュール基板に設けられた電源端子ＶＣＣ１、ＶＣＣ２から、それぞれ第１増幅回路５１及び第２増幅回路５２に電源電圧が印加される。

【0023】

第１制御回路４２が、電源端子ＶＩＯ１、制御信号端子ＳＤＡＴＡ１、及びクロック端子ＳＣＬＫ１に接続されている。第１制御回路４２は、制御信号端子ＳＤＡＴＡ１に与えられる制御信号に基づいてバイアス回路５３、入力スイッチ４３、及びバンド選択スイッチ４１を制御する。

【0024】

第２制御回路７５が、電源端子ＶＩＯ２、制御信号端子ＳＤＡＴＡ２、及びクロック端子ＳＣＬＫ２に接続されている。第２制御回路７５は、制御信号端子ＳＤＡＴＡ２に与えられる制御信号に基づいてローノイズアンプ７１、受信用のバンド選択スイッチ７３、及び出力端子選択スイッチ７４を制御する。

【0025】

モジュール基板に、さらに電源端子ＶＢＡＴ及びドレイン電圧端子ＶＤＤ２が設けられている。電源端子ＶＢＡＴから、高周波増幅回路５０のバイアス回路及び第１制御回路４２に電源が供給される。ドレイン電圧端子ＶＤＤ２からローノイズアンプ７１に電源電圧が印加される。

【0026】

図２は、第１実施例による高周波モジュール２０の回路部品の平面視における位置関係を示す図である。モジュール基板２１に、半導体装置３０、複数のデュプレクサ７０、ローノイズアンプ７１、アンテナスイッチ７２、及びその他の表面実装型の複数の受動部品が実装されている。半導体装置３０の第１部材３１は、平面視において第２部材３２より大きく、第２部材３２を包含している。

【0027】

第１部材３１に、バンド選択スイッチ４１、第１制御回路４２、及び入力スイッチ４３が形成されている。図２において、バンド選択スイッチ４１、第１制御回路４２、及び入力スイッチ４３等の回路ブロックが配置される領域を破線で囲んで示している。ここで、回路ブロックとは、ある機能を実現するために構成された半導体素子、受動素子等の複数の回路素子、及びこれらの回路素子を相互に接続する配線の集合体を意味する。一般的に、回路ブロックごとに回路設計が行われ、回路ブロックごとに半導体基板上にレイアウトされる。

【0028】

出力整合回路７６は、モジュール基板内に配置されたインダクタ等の受動素子と、モジュール基板に表面実装されたキャパシタ等で構成される。出力整合回路７６を構成するインダクタは、平面視において半導体装置３０と重なる位置に配置されている。本明細書において「平面視において２つの部材が重なっている」状態は、一方の部材が他方の部材を包含している状態、一方の部材の一部が他方の部材の一部と重なっている状態、及び２つの部材の外周線が一致している状態を含む。

【0029】

図３は、第１実施例による半導体装置３０の概略断面図である。第１部材３１は、基板３１１、その上に配置された多層配線構造３１２、及び多層配線構造３１２の表面を覆う第１部材保護膜３１７を含んでいる。基板３１１は、単体半導体系の半導体部分を含む。基板３１１として、例えばシリコン基板またはシリコンオンインシュレータ（ＳＯＩ）基板が用いられる。バンド選択スイッチ４１（図１）、第１制御回路４２（図１）、及び入力スイッチ４３（図１）が、基板３１１の表層部に形成された半導体素子及び多層配線構造３１２内の配線により構成される。図３では、入力スイッチ４３が形成される領域を破線で囲んで示している。第１部材３１の最表面を第１面３１Ａということとする。第１部材保護膜３１７の一部に開口が設けられており、開口に金属膜３１８が充填されている。第１部材保護膜３１７及び金属膜３１８の上面が第１面３１Ａに相当する。

【0030】

第２部材３２が、第１部材３１の第１面３１Ａに面接触して接合されている。また、平面視において、第２部材３２の少なくとも一部分が金属膜３１８の少なくとも一部分と重なっており、第２部材３２が金属膜３１８に面接触している。第２部材３２を覆うように、第１面３１Ａの上に層間絶縁膜６７が配置されている。層間絶縁膜６７の所定の位置に複数の開口が設けられている。層間絶縁膜６７の上に、パッド６２、６３、及び配線６１が配置されている。パッド６２、６３、及び配線６１が配置された配線層は、再配線層といわれる場合がある。再配線層内の配線６１は、再配線といわれる場合がある。

【0031】

配線６１は、層間絶縁膜６７に設けられている開口を通って、第２部材３２に形成されている回路と、第１部材３１に形成されている回路とを接続する。例えば、配線６１は、多層配線構造３１２内の配線３１５を介して入力スイッチ４３に接続されている。例えば、配線６１は、図１に示した入力スイッチ４３と第２増幅回路５２との接続、第１制御回路４２と第２増幅回路５２との接続、第１制御回路４２と第１増幅回路５１との接続等に用いられる。

【0032】

パッド６２は、平面視において第２部材３２に包含されており、第２部材３２に形成されている回路に接続されている。他のパッド６３は、平面視において第２部材３２の外側に配置されており、多層配線構造３１２内の配線３１６を介して、第１部材３１に形成されている入力スイッチ４３に接続されている。

【0033】

再配線層を覆うように、層間絶縁膜６７の上に保護膜６８が配置されている。保護膜６８に、パッド６２、６３のそれぞれの上面の一部の領域を露出させる開口が設けられている。パッド６２、６３の上に、それぞれ導体突起８２、８３が配置されている。導体突起８２は、パッド６２に接続されたＣｕピラー８２Ａと、Ｃｕピラー８２Ａの上面に配置されたハンダ層８２Ｂとを含む。このような構造の導体突起８２は、Ｃｕピラーバンプといわれる。

【0034】

なお、Ｃｕピラー８２Ａの底面に、密着性向上を目的としてアンダーバンプメタル層を配置してもよい。他の導体突起８３も、導体突起８２と同じ積層構造を有する。なお、導体突起８２、８３等に、Ｃｕピラーバンプに代えて、Ａｕバンプ、ハンダボールバンプ、パッド上に立てられた導体柱等を用いてもよい。Ａｕバンプのように、ハンダ層が載せられていないバンプは、ピラーともいわれる。パッド上に立てられた導体柱は、ポストともいわれる。

【0035】

導体突起８２は、例えば図１に示した電源端子ＶＣＣ１と第１増幅回路５１との接続、電源端子ＶＣＣ２と第２増幅回路５２との接続、第１増幅回路５１と出力整合回路７６との接続に用いられる。さらに、導体突起８２は、第２部材３２内のグランド導体と、モジュール基板のグランド導体との接続に用いられる。

【0036】

導体突起８３は、例えば図１に示した入力スイッチ４３と高周波信号入力端子ＩＮ１、ＩＮ２との接続、第１制御回路４２と電源端子ＶＩＯ１、制御信号端子ＳＤＡＴＡ１、及びクロック端子ＳＣＬＫ１との接続、バンド選択スイッチ４１と出力整合回路７６、複数のデュプレクサ７０等との接続に用いられる。

【0037】

多層配線構造３１２内に、少なくとも１層の金属パターン３１３、及び金属パターン３１３同士、または金属膜３１８と金属パターン３１３とを厚さ方向に接続する複数のビア３１４が配置されている。複数の金属パターン３１３は、平面視において第２部材３２の一部の領域と重なっている。最も下の配線層に配置された金属パターン３１３は、複数のビア３１４を介して基板３１１に接続されている。金属パターン３１３は、第１部材３１のいずれの回路ブロックにも電気的に接続されていない。金属膜３１８、金属パターン３１３及びビア３１４は、第２部材３２から基板３１１に至る伝熱経路として機能する。また、導体突起８２は、電流経路としての機能の他に、第２部材３２からモジュール基板に至る伝熱経路としての機能を持つ。

【0038】

図４Ａは、第１実施例による半導体装置の第１増幅回路５１（図１）を構成する複数のセルの各々の等価回路図である。第１増幅回路５１は、相互に並列に接続された複数のセルで構成される。なお、第２増幅回路５２（図１）も、第１増幅回路５１と同様の回路構成を有する。ただし、第２増幅回路５２を構成するセルの個数は、第１増幅回路５１を構成するセルの個数より少ない。

【0039】

各セルは、トランジスタＱ、入力キャパシタＣｉｎ、及びバラスト抵抗素子Ｒｂを含む。トランジスタＱのベースが入力キャパシタＣｉｎを介して高周波信号入力配線１０５ＲＦに接続されている。さらに、トランジスタＱのベースが、バラスト抵抗素子Ｒｂを介してベースバイアス配線１０４ＢＢに接続されている。トランジスタＱのエミッタが接地されている。トランジスタＱのコレクタがコレクタ配線１０４Ｃに接続されている。コレクタ配線１０４Ｃを介してトランジスタＱのコレクタに電源電圧が印加されるとともに、増幅された高周波信号がコレクタから出力される。

【0040】

図４Ｂは、第２部材３２に形成された第１増幅回路５１（図１）を構成する１つのセルの概略断面図である。第２部材３２が下地半導体層１０１を含む。下地半導体層１０１が第１部材３１に面接触することにより、第２部材３２が第１部材３１に接合されている。下地半導体層１０１は、導電領域１０１Ａと素子分離領域１０１Ｂとに区分されている。下地半導体層１０１には、例えばＧａＡｓが用いられる。導電領域１０１Ａはｎ型ＧａＡｓで形成されており、素子分離領域１０１Ｂはｎ型ＧａＡｓ層に絶縁化不純物をイオン注入することにより形成される。

【0041】

導電領域１０１Ａの上に、トランジスタＱが配置されている。トランジスタＱは、導電領域１０１Ａから順番に積層されたコレクタ層１０２Ｃ、ベース層１０２Ｂ、及びエミッタ層１０２Ｅを含む。エミッタ層１０２Ｅは、ベース層１０２Ｂの一部の領域の上に配置されている。一例として、コレクタ層１０２Ｃはｎ型ＧａＡｓで形成され、ベース層１０２Ｂはｐ型ＧａＡｓで形成され、エミッタ層１０２Ｅはｎ型ＩｎＧａＰで形成される。すなわち、トランジスタＱは、ヘテロ接合バイポーラトランジスタである。

【0042】

ベース層１０２Ｂの上にベース電極１０３Ｂが配置されており、ベース電極１０３Ｂがベース層１０２Ｂに電気的に接続されている。エミッタ層１０２Ｅの上にエミッタ電極１０３Ｅが配置されており、エミッタ電極１０３Ｅがエミッタ層１０２Ｅに電気的に接続されている。導電領域１０１Ａの上にコレクタ電極１０３Ｃが配置されている。コレクタ電極１０３Ｃは、導電領域１０１Ａを介してコレクタ層１０２Ｃに電気的に接続されている。

【0043】

トランジスタＱ、コレクタ電極１０３Ｃ、ベース電極１０３Ｂ、及びエミッタ電極１０３Ｅを覆うように、下地半導体層１０１の上に１層目の層間絶縁膜１１１が配置されている。１層目の層間絶縁膜１１１は、例えばＳｉＮ等の無機絶縁材料で形成される。層間絶縁膜１１１の所定の位置に複数の開口が設けられている。

【0044】

層間絶縁膜１１１の上に、１層目のエミッタ配線１０４Ｅ、ベース配線１０４Ｂ、コレクタ配線１０４Ｃ、ベースバイアス配線１０４ＢＢが配置されている。さらに、層間絶縁膜１１１の上にバラスト抵抗素子Ｒｂが配置されている。エミッタ配線１０４Ｅは、層間絶縁膜１１１に設けられた開口を通ってエミッタ電極１０３Ｅに接続されている。ベース配線１０４Ｂは、層間絶縁膜１１１に設けられた他の開口を通ってベース電極１０３Ｂに接続されている。コレクタ配線１０４Ｃは、層間絶縁膜１１１に設けられた他の開口を通ってコレクタ電極１０３Ｃに接続されている。

【0045】

ベース配線１０４Ｂは、トランジスタＱが配置されていない領域まで延びており、その先端がバラスト抵抗素子Ｒｂの一方の端部に重なっている。重なり部分において、ベース配線１０４Ｂとバラスト抵抗素子Ｒｂとが電気的に接続されている。バラスト抵抗素子Ｒｂの他方の端部がベースバイアス配線１０４ＢＢに重なっている。重なり部分において、バラスト抵抗素子Ｒｂとベースバイアス配線１０４ＢＢとが電気的に接続されている。

【0046】

１層目のエミッタ配線１０４Ｅ、ベース配線１０４Ｂ、ベースバイアス配線１０４ＢＢ、及びバラスト抵抗素子Ｒｂを覆うように、層間絶縁膜１１１の上に２層目の層間絶縁膜１１２が配置されている。２層目の層間絶縁膜１１２も、ＳｉＮ等の無機絶縁材料で形成される。

【0047】

層間絶縁膜１１２の上に、２層目のエミッタ配線１０５Ｅ及び高周波信号入力配線１０５ＲＦが配置されている。２層目のエミッタ配線１０５Ｅは、層間絶縁膜１１２に設けられた開口を通って１層目のエミッタ配線１０４Ｅに接続されている。高周波信号入力配線１０５ＲＦの一部分は、平面視において１層目のベース配線１０４Ｂと重なっている。両者の重なり領域に入力キャパシタＣｉｎが形成される。

【0048】

２層目のエミッタ配線１０５Ｅ及び高周波信号入力配線１０５ＲＦを覆うように、３層目の層間絶縁膜６７が配置されている。３層目の層間絶縁膜６７は、例えばポリイミド等の有機絶縁材料で形成される。なお、３層目の層間絶縁膜６７は、図３に示したように第１部材３１の上まで広がっている。

【0049】

３層目の層間絶縁膜６７の上にパッド６２が配置されている。パッド６２は、層間絶縁膜６７に設けられた開口を通って２層目のエミッタ配線１０５Ｅに接続されている。

【0050】

図５Ａは、第１実施例による半導体装置３０の第１面３１Ａを平面視したときの各回路ブロックの面内の配置を示す模式図である。第１部材３１に形成された複数の回路ブロックに、バンド選択スイッチ４１、第１制御回路４２、及び入力スイッチ４３が含まれる。これらの回路ブロックは、第１面３１Ａを平面視したとき、第１面３１Ａの内部の領域に配置されている。

【0051】

第２部材３２に形成された複数の回路ブロックに、最終段の第１増幅回路５１、初段の第２増幅回路５２、及びバイアス回路５３が含まれる。図５Ａにおいて、第１部材３１に形成されている回路ブロックに右下がりのハッチングを付している。第２部材３２に形成されている第２増幅回路５２及びバイアス回路５３が配置される領域に右上がりのハッチングを付している。図８から図１３までの図面においても、同様のハッチングを付している。

【0052】

図５Ｂは、第１増幅回路５１を構成する複数のトランジスタＱ（図４Ａ、図４Ｂ）の平面視における配置を示す図である。複数のトランジスタＱの各々が、コレクタ層１０２Ｃ及びベース層１０２Ｂを含む。平面視において、コレクタ層１０２Ｃの外周線とベース層１０２Ｂの外周線とは、ほぼ一致している。エミッタ層１０２Ｅ（図４Ｂ）は、平面視においてベース層１０２Ｂに包含される。トランジスタＱの各々は、平面視において一方向（図５Ｂにおいて上下方向）に長い形状を有する。複数のトランジスタＱのそれぞれの長手方向は平行であり、複数のトランジスタＱは、長手方向に対して直交する方向（図５Ｂにおいて左右方向）に並んで配置されている。

【0053】

複数のトランジスタＱが領域５５内に分布している。複数のトランジスタＱが分布する領域５５は、例えば、平面視において複数のトランジスタＱを包含する最小の凸多角形と定義される。

【0054】

複数のトランジスタＱからなるトランジスタ列を、トランジスタＱが配列する方向に対して直交する方向に、複数列配置してもよい。この場合には、複数のトランジスタ列に含まれるすべてのトランジスタＱを包含する最小の凸多角形を、複数のトランジスタＱが分布する領域５５と定義すればよい。

【0055】

図５Ａに示すように、第１増幅回路５１を構成する回路ブロック内に、複数のトランジスタＱが分布する領域５５が配置されている。導体突起８２Ｅ、８２Ｃが、それぞれ複数のトランジスタＱのエミッタ及びコレクタに接続されている。平面視においてエミッタ用の導体突起８２Ｅは、複数のトランジスタＱが分布する領域５５を包含している。第１増幅回路５１を構成する回路ブロック内には、その他に図４Ａ及び図４Ｂに示した入力キャパシタＣｉｎ及びバラスト抵抗素子Ｒｂが配置されている。

【0056】

第１増幅回路５１は、第１部材３１に形成されているいずれの回路ブロックとも重なっていない。このため、複数のトランジスタＱが分布する領域５５も、第１部材３１に形成されているいずれの回路ブロックとも重なっていない。さらに、複数のトランジスタＱの各々も、第１部材３１に形成されているいずれの回路ブロックとも重なっていない。平面視において第１増幅回路５１を構成する回路ブロックと重なる領域に、多層配線構造３１２（図３）内の金属パターン３１３、ビア３１４、及び金属膜３１８（図３）が配置されている。

【0057】

第２増幅回路５２及びバイアス回路５３のそれぞれを構成する回路ブロックは、第１部材３１に形成されたいずれかの回路ブロックと重なっている。例えば、第２増幅回路５２を構成する回路ブロックは、第１部材３１に形成された入力スイッチ４３及び第１制御回路４２を構成する回路ブロックと重なっており、バイアス回路５３を構成する回路ブロックは、第１部材３１に形成された第１制御回路４２及びバンド選択スイッチ４１を構成する回路ブロックと重なっている。このように、第２部材３２の回路ブロックのうち第１増幅回路５１を構成する回路ブロックではない１つの回路ブロックが、第１部材３１の複数の回路ブロックに跨って重なるようにしてもよいし、その他の構成として、第１部材３１の１つの回路ブロックと重なるようにしてもよい。

【0058】

次に、図６Ａから図７Ｄまでの図面を参照して、第１実施例による半導体装置３０の作製方法について説明する。図６Ａから図７Ｃまでの図面は、製造途中段階における半導体装置３０の断面図であり、図７Ｄは、完成した半導体装置３０の断面図である。

【0059】

図６Ａに示すように、ＧａＡｓ等の化合物半導体の単結晶の母基板２００の上に剥離層２０１をエピタキシャル成長させ、剥離層２０１の上に素子形成層２０２を形成する。素子形成層２０２には、図４Ｂに示した第２部材３２のトランジスタＱ、１層目の配線層、２層目の配線層等が形成されている。これらの回路素子及び配線層は、一般的な半導体プロセスにより形成される。図６Ａでは、素子形成層２０２に形成されている素子構造については記載を省略している。この段階では、素子形成層２０２は個々の第２部材３２に分離されていない。

【0060】

次に、図６Ｂに示すように、レジストパターン（図示せず）をエッチングマスクとして、素子形成層２０２（図５Ａ）及び剥離層２０１をパターニングする。この段階で、素子形成層２０２（図５Ａ）は第２部材３２ごとに分離される。

【0061】

次に、図６Ｃに示すように、分離された第２部材３２の上に連結支持体２０４を貼り付ける。これにより、複数の第２部材３２が、連結支持体２０４を介して相互に連結される。なお、図６Ｂのパターニング工程でエッチングマスクとして用いたレジストパターンを残しておき、第２部材３２と連結支持体２０４との間にレジストパターンを介在させてもよい。

【0062】

次に、図６Ｄに示すように、母基板２００及び第２部材３２に対して剥離層２０１を選択的にエッチングする。これにより、第２部材３２及び連結支持体２０４が母基板２００から剥離される。剥離層２０１を選択的にエッチングするために、剥離層２０１として、母基板２００及び第２部材３２のいずれともエッチング耐性の異なる化合物半導体が用いられる。

【0063】

図６Ｅに示すように、第１部材３１（図３）に設けられる入力スイッチ４３及び多層配線構造３１２（図３）等が形成された基板２１０を準備する。この段階で、基板２１０は個々の第１部材３１に分離されていない。

【0064】

図６Ｆに示すように、第２部材３２を基板２１０に接合する。第２部材３２と基板２１０との接合は、ファンデルワールス結合または水素結合による。その他に、静電気力、共有結合、共晶合金結合等によって第２部材３２を基板２１０に接合してもよい。例えば、基板２１０の表面の一部がＡｕで形成されている場合、第２部材３２をＡｕ領域に密着させて加圧することにより、両者を接合してもよい。

【0065】

次に、図７Ａに示すように、第２部材３２から連結支持体２０４を剥離する。連結支持体２０４を剥離した後、図７Ｂに示すように、基板２１０及び第２部材３２の上に層間絶縁膜６７及び再配線層を形成する。再配線層には、配線６１、パッド６２、６３（図３）等が含まれる。

【0066】

次に、図７Ｃに示すように、再配線層の上に保護膜６８を形成し、保護膜６８の所定の位置に開口を形成する。その後、開口内及び保護膜６８の上に、導体突起８２を形成する。導体突起８２の形成と同時に、他の導体突起８３（図３）等も形成する。

【0067】

最後に、図７Ｄに示すように、基板２１０をダイシングする。これにより、半導体装置３０が得られる。

【0068】

次に、第１実施例の優れた効果について説明する。
第１実施例では、図３に示したように、第２部材３２から第１部材３１に向かう伝熱経路が形成される。第２部材３２が第１部材３１に面接触しているため、第２部材３２と第１部材３１とは、低い熱抵抗で熱的に結合される。さらに、第２部材３２の直下の多層配線構造３１２内に、金属パターン３１３及びビア３１４が配置されているため、第２部材３２の直下の多層配線構造３１２の全域が絶縁材料で形成されている構成と比べて、第２部材３２から基板３１１までの伝熱経路の熱抵抗が低くなる。なお、金属パターン３１３は、第１部材３１のいずれの回路ブロックにも電気的に接続されていないため、伝熱経路として機能する金属パターン３１３は、第１部材３１の回路ブロックの動作に影響を及ぼさない。なお、金属パターン３１３を、第１部材３１内のグランド導体に電気的に接続してもよい。

【0069】

第２部材３２から第１部材３１に伝導された熱は、第１部材３１内に拡散される。第１部材３１内に拡散した熱は、第１部材３１の表面から外部に放射される。半導体装置３０がモジュール基板に実装された状態で、モールド樹脂で覆われている場合には、第１部材３１からモールド樹脂に熱が伝導される。

【0070】

さらに、導体突起８２が、第２部材３２からモジュール基板までの伝熱経路として機能する。このように、第２部材３２から、モジュール基板に向かう伝熱経路と、第１部材３１に向かう伝熱経路との２つの経路を通って放熱される。このため、第２部材３２からの放熱特性を高めることができる。放熱特性を高める十分な効果を得るために、第１部材３１の基板３１１の半導体部分に、第２部材３２に形成されている半導体素子を形成する化合物半導体よりも熱伝導率の高い半導体、例えばＳｉ、Ｇｅ等の単体半導体を用いることが好ましい。また、第２部材３２に形成されている半導体素子として、高周波信号の増幅のために、第１部材３１の基板３１１の半導体部分よりも電子移動度の高い化合物半導体系の半導体素子を用いることが好ましい。

【0071】

第２部材３２のうち、第１増幅回路５１を構成する複数のトランジスタＱが分布する領域５５（図５Ａ）で特に発熱が生じやすい。複数のトランジスタＱが分布する領域５５から第１部材３１の基板３１１（図３）までの伝熱経路の熱抵抗を低減させるために、複数のトランジスタＱが分布する領域５５が平面視において金属パターン３１３（図３）に包含されるように、金属パターン３１３を配置することが好ましい。さらに、複数のトランジスタＱが分布する領域５５が平面視において金属膜３１８（図３）に包含されるように、金属膜３１８を配置することが好ましい。

【0072】

第１増幅回路５１には、第２増幅回路５２やバイアス回路５３に比べて大きな高周波電流が流れるため、第１増幅回路５１がノイズの発生源になりやすい。第１実施例では、第１増幅回路５１（図５Ａ）が、平面視において第１部材３１のいずれの回路ブロックとも重ならないため、第１部材３１の各回路ブロックが、第１増幅回路５１で発生したノイズの影響を受けにくいという優れた効果が得られる。

【0073】

また、第１実施例では、第２部材３２の第２増幅回路５２及びバイアス回路５３（図５Ａ）が、平面視において第１部材３１のいずれかの回路ブロックと重なっている。このため、半導体装置３０の平面視における寸法を小さくすることが可能である。

【0074】

次に、第１実施例の変形例について説明する。
第１実施例では、金属膜３１８（図３）、第１部材３１の多層配線構造３１２内の複数の金属パターン３１３及び複数のビア３１４（図３）からなる伝熱経路が、第２部材３２及び基板３１１に接触しているが、金属膜３１８、金属パターン３１３及び複数のビア３１４からなる伝熱経路は、必ずしも第２部材３２及び基板３１１に接触する必要はない。例えば、複数の金属パターン３１３及び複数のビア３１４からなる伝熱経路が、絶縁膜を介して第２部材３２及び基板３１１に熱結合してもよい。この場合には、絶縁膜が、第２部材３２から基板３１１までの伝熱経路の一部として機能する。また、金属膜３１８を配置せず、第１面３１Ａの全域を第１部材保護膜３１７としてもよい。この場合には、第１部材保護膜３１７のうち第２部材３２に接触する部分が、主として伝熱経路として機能する。

【0075】

また、金属パターン３１３及びビア３１４を配置しない場合には、第２部材３２から基板３１１までの伝熱経路の熱抵抗が高くなるが、第１増幅回路５１からの十分な放熱特性が得られる場合には、金属パターン３１３及びビア３１４を配置しなくてもよい。この場合には、多層配線構造３１２に含まれる絶縁膜が伝熱経路として機能する。

【0076】

第１実施例による半導体装置３０の高周波増幅回路５０（図１）は、初段の第２増幅回路５２と最終段の第１増幅回路５１との２段構成であるが、高周波増幅回路５０を３段以上の多段構成としてもよい。この場合も、最終段の第１増幅回路５１を構成する複数のトランジスタＱが分布する領域５５（図５Ａ）が、第１部材３１のいずれの回路ブロックとも重ならないようにするとよい。

【0077】

第１実施例では、半導体装置３０を周波数分割複信（ＦＤＤ）方式の高周波モジュール２０（図１）に搭載したが、時分割複信（ＴＤＤ）方式の高周波モジュールに搭載することも可能である。

【0078】

半導体装置３０をＴＤＤ方式の高周波モジュールに搭載する場合には、バンド選択スイッチ４１を送受信切替スイッチに置き換えればよい。送受信切替スイッチは、２つの接点と１つのコモン端子とを有する。２つの接点のうち一方の接点が出力整合回路７６（図１）を介して最終段の第１増幅回路５１に接続され、もう一方の接点が、受信信号を増幅するためのローノイズアンプ７１（図１）に接続されるか、または受信用のバンド選択スイッチ７３（図１）を介してローノイズアンプ７１に接続される。コモン端子は、フィルタを介してアンテナ端子に接続される。例えば、送受信切替スイッチは、第１実施例のバンド選択スイッチ４１（図５Ａ）と同様に、第２部材３２のバイアス回路５３と、平面視において重なっている。

【0079】

［第２実施例］
次に、図８を参照して第２実施例による半導体装置について説明する。以下、図１から図７Ｄまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。

【0080】

図８は、第２実施例による半導体装置３０の各回路ブロックの面内の配置を示す模式図である。第１実施例（図５Ａ）では、第１部材３１のバンド選択スイッチ４１を構成する回路ブロックの一部が第２部材３２に重なっている。これに対して第２実施例では、バンド選択スイッチ４１を構成する回路ブロックが平面視において第２部材３２に重なっておらず、第２部材３２の外側に配置されている

【0081】

第２部材３２のバイアス回路５３を構成する回路ブロックが、第１部材３１の入力スイッチ４３を構成する回路ブロック、及び第１制御回路４２を構成する回路ブロックと重なっている。第２部材３２の第２増幅回路５２を構成する回路ブロックが、第１部材３１の第１制御回路４２を構成する回路ブロックと重なっている。

【0082】

次に、第２実施例の優れた効果について説明する。
第２実施例においても第１実施例と同様に、第１増幅回路５１のトランジスタＱからの放熱特性を高めることができる。さらに、第２実施例では、バンド選択スイッチ４１を構成する回路ブロックが、平面視において第２部材３２と重なっていないため、入出力のアイソレーションを確保しやすいという優れた効果が得られる。具体的には、バンド選択スイッチ４１を伝送される高周波信号が、第２部材３２を通って高周波増幅回路５０（図１）の入力側に結合しにくくなる。これにより、高周波増幅回路５０の発振が生じにくくなるという優れた効果が得られる。

【0083】

次に、第２実施例の変形例について説明する。第２実施例では、半導体装置３０をＦＤＤ方式の高周波モジュールに搭載しているが、ＴＤＤ方式の高周波モジュールに搭載することも可能である。半導体装置３０をＴＤＤ方式の高周波モジュールの搭載する場合には、バンド選択スイッチ４１を送受信切替スイッチに置き換えればよい。この場合、送受信切替スイッチを構成する回路ブロックが平面視において第２部材３２に重ならず、第２部材３２の外側に配置された構成とするとよい。

【0084】

［第３実施例］
次に、図９を参照して第３実施例による半導体装置について説明する。以下、図８を参照して説明した第２実施例による半導体装置と共通の構成については説明を省略する。

【0085】

図９は、第３実施例による半導体装置３０の各回路ブロックの面内の配置を示す模式図である。第２実施例（図８）では、第１部材３１の入力スイッチ４３を構成する回路ブロックが、平面視において第２部材３２と重なっている。これに対して第３実施例では、入力スイッチ４３を構成する回路ブロックが、平面視において第２部材３２と重なっていない。

【0086】

次に、第３実施例の優れた効果について説明する。
第３実施例においても第２実施例と同様に、第１増幅回路５１のトランジスタＱからの放熱特性を高めることができる。さらに第３実施例では、高周波増幅回路５０の入力側に接続された入力スイッチ４３及び出力側に接続されたバンド選択スイッチ４１を構成する回路ブロックの両方が、第２部材３２と重なっていない。このため、高周波増幅回路５０の入出力のアイソレーションをより高めることができる。

【0087】

［第４実施例］
次に、図１０を参照して第４実施例による半導体装置について説明する。以下、図９を参照して説明した第３実施例による半導体装置と共通の構成については説明を省略する。

【0088】

図１０は、第４実施例による半導体装置３０の各回路ブロックの面内の配置を示す模式図である。第３実施例では、第２部材３２の第２増幅回路５２を構成する回路ブロックが、第１部材３１の第１制御回路４２を構成する回路ブロックと重なっている。これに対して第４実施例では、第２部材３２の第２増幅回路５２を構成する回路ブロックが、第１部材３１のいずれの回路ブロックとも重なっていない。

【0089】

次に、第４実施例の優れた効果について説明する。
第４実施例においても第３実施例と同様に、第１増幅回路５１のトランジスタＱからの放熱特性を高めることができる。さらに第４実施例では、第２部材３２の第２増幅回路５２を構成する回路ブロックが、第１部材３１のいずれの回路ブロックとも重なっていないため、第２増幅回路５２で発生したノイズが第１部材３１に形成された回路に及ぼす影響を軽減することができる。

【0090】

なお、第２増幅回路５２を構成する複数のトランジスタが分布する領域を、第１部材３１のいずれの回路ブロックとも重ならないように配置し、第２増幅回路５２の他の領域は、第１部材３１のいずれかの回路ブロックと重ねて配置してもよい。この場合でも、第２増幅回路５２を構成する複数のトランジスタからの放熱特性を高める効果が得られる。

【0091】

［第５実施例］
次に、図１１を参照して第５実施例による半導体装置について説明する。以下、図１０を参照して説明した第４実施例による半導体装置と共通の構成については説明を省略する。

【0092】

図１１は、第５実施例による半導体装置３０の各回路ブロックの面内の配置を示す模式図である。第４実施例（図１０）では、平面視において、第２部材３２の第１増幅回路５１及び第２増幅回路５２を構成する回路ブロックが、第１部材３１のいずれの回路ブロックとも重ならず、第２部材３２のバイアス回路５３を構成する回路ブロックは、第１部材３１の第１制御回路４２を構成する回路ブロックと重なっている。これに対して第５実施例では、第２部材３２のいずれの回路ブロックも、平面視において第１部材３１の回路ブロックと重ならない。言い換えると、第１部材３１のいずれの回路ブロックも、平面視において第２部材３２と重ならない。

【0093】

次に、第５実施例の優れた効果について説明する。
第５実施例においても第４実施例と同様に、第１増幅回路５１のトランジスタＱからの放熱特性を高めることができる。さらに第５実施例では、第１部材３１に形成された回路が、第２部材３２からの熱やノイズの影響を受けにくいという優れた効果が得られる。第１部材３１の第１制御回路４２は、例えば所定の電圧を得るチャージポンプを含む。第１制御回路４２のチャージポンプやデジタル回路は、アナログ回路に対するノイズ源になりやすい。第５実施例では、第２部材３２が第１部材３１のいずれの回路ブロックとも重ならないため、第２部材３２の回路が第１部材３１のノイズ源の影響を受けにくいという優れた効果が得られる。

【0094】

第５実施例では、第２部材３２が第１部材３１のいずれの回路ブロックとも重ならないため、半導体装置３０の平面視における寸法が、第１実施例から第４実施例までのいずれかの半導体装置３０の寸法より大きくなる。半導体装置３０として、いずれの実施例の構成を採用するかは、必要とされるノイズ対策の程度に応じて決定すればよい。

【0095】

［第６実施例］
次に、図１２を参照して第６実施例による半導体装置について説明する。以下、図１から図７Ｄまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。

【0096】

図１２は、第６実施例による半導体装置３０の各回路ブロックの面内の配置を示す模式図である。第１実施例（図１、図５等）では、高周波増幅回路５０の初段の第２増幅回路５２が第２部材３２に形成されている。これに対して第６実施例では、第２増幅回路５２が第１部材３１に形成されている。第２部材３２には、第１増幅回路５１及びバイアス回路５３が形成されている。

【0097】

第２部材３２のバイアス回路５３を構成する回路ブロックは、第１部材３１の入力スイッチ４３を構成する回路ブロックと平面視において重なっている。第２部材３２の第１増幅回路５１を構成する回路ブロックは、平面視において第１部材３１のいずれの回路ブロックとも重なっていない。

【0098】

次に、第６実施例の優れた効果について説明する。
第６実施例においても第１実施例と同様に、第１増幅回路５１のトランジスタＱからの放熱特性を高めることができる。また、第６実施例では、第２増幅回路５２が第１部材３１に形成されているため、第２部材３２を小さくすることができる。一般に、シリコン等の単体半導体系の基板は、ＧａＡｓ等の化合物半導体系の基板より安価である。さらに、単体半導体系の半導体製造プロセスは、化合物半導体系の半導体製造プロセスに比べて低コスト化しやすい。第６実施例では、化合物半導体系の半導体素子を含む第２部材３２を小さくすることにより、半導体装置３０の低コスト化を図ることが可能である。

【0099】

［第７実施例］
次に、図１３を参照して第７実施例による半導体装置について説明する。以下、図１２を参照して説明した第６実施例による半導体装置と共通の構成については説明を省略する。

【0100】

図１３は、第７実施例による半導体装置３０の各回路ブロックの面内の配置を示す模式図である。第６実施例では、第２増幅回路５２を第１部材３１に形成しているが、バイアス回路５３は第２部材３２に残している。これに対して第７実施例では、バイアス回路５３も第１部材３１に形成する。

【0101】

次に、第７実施例の優れた効果について説明する。
第７実施例では、第２増幅回路５２及びバイアス回路５３の両方を第１部材３１に形成している。第２部材３２には、最終段の第１増幅回路５１のみが残っている。このため、第７実施例においては、第６実施例と比べて第２部材３２をより小さくすることが可能である。これにより、半導体装置３０の低コスト化をさらに進めることができる。

【0102】

上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

【符号の説明】

【0103】

２０ 高周波モジュール
２１ モジュール基板
３０ 半導体装置
３１ 第１部材
３１Ａ 第１面
３２ 第２部材
４１ 送信用のバンド選択スイッチ
４２ 第１制御回路
４３ 入力スイッチ
５０ 高周波増幅回路
５１ 最終段の第１増幅回路
５２ 初段の第２増幅回路
５３ バイアス回路
５５ 第１増幅回路の複数のトランジスタが分布する領域
６１ 配線
６２、６３ パッド
６７ 層間絶縁膜
６８ 保護膜
７０ デュプレクサ
７１ ローノイズアンプ
７２ アンテナスイッチ
７３ 受信用のバンド選択スイッチ
７４ 出力端子選択スイッチ
７５ 第２制御回路
７６ 出力整合回路
８２ 導体突起
８２Ａ Ｃｕピラー
８２Ｂ ハンダ層
８２Ｃ コレクタ用導体突起
８２Ｅ エミッタ用導体突起
８３ 導体突起
１０１ 下地半導体層
１０１Ａ 導電領域
１０１Ｂ 素子分離領域
１０２Ｂ ベース層
１０２Ｂ ベース層
１０２Ｃ コレクタ層
１０２Ｅ エミッタ層
１０３Ｂ ベース電極
１０３Ｃ コレクタ電極
１０３Ｅ エミッタ電極
１０４Ｂ ベース配線
１０４ＢＢ ベースバイアス配線
１０４Ｃ コレクタ配線
１０４Ｅ エミッタ配線
１０５Ｅ エミッタ配線
１０５ＲＦ 高周波信号入力配線
１１１ 層間絶縁膜
１１２ 層間絶縁膜
２００ 母基板
２０１ 剥離層
２０２ 素子形成層
２０４ 連結支持体
２１０ 基板
３１１ 基板
３１２ 多層配線構造
３１３ 金属パターン
３１４ ビア
３１５、３１６ 配線
３１７ 第１部材保護膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】