特許 7622446 集積回路装置および発振器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-20

(45)【発行日】2025-01-28

(54)【発明の名称】集積回路装置および発振器

(51)【国際特許分類】

   G01R 31/28 20060101AFI20250121BHJP

   H10D 89/00 20250101ALI20250121BHJP

【ＦＩ】

G01R31/28 W

G01R31/28 G

H01L27/04 T

【請求項の数】 6

(21)【出願番号】P 2021007140

(22)【出願日】2021-01-20

(65)【公開番号】P2022111602

(43)【公開日】2022-08-01

【審査請求日】2023-11-07

【前置審査】

(73)【特許権者】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100179475

【弁理士】

【氏名又は名称】仲井 智至

(74)【代理人】

【識別番号】100216253

【弁理士】

【氏名又は名称】松岡 宏紀

(74)【代理人】

【識別番号】100225901

【弁理士】

【氏名又は名称】今村 真之

(72)【発明者】

【氏名】塩崎 伸敬

(72)【発明者】

【氏名】伊藤 久浩

【審査官】島▲崎▼ 純一

(56)【参考文献】

【文献】特開２０１０－２７１０６５（ＪＰ，Ａ）

【文献】特開２０１４－１９０９６１（ＪＰ，Ａ）

【文献】特開２０１６－０５８８２３（ＪＰ，Ａ）

【文献】特開２０１６－０９０５６４（ＪＰ，Ａ）

【文献】特開２００１－３５６１５２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｒ ３１／２８

Ｈ０１Ｌ ２１／８２２

(57)【特許請求の範囲】

【請求項1】

通常動作モードとスキャンテストモードとを有する集積回路装置であって、
第１～第４のパッドと、
組合せ論理回路と、
複数のフリップフロップ回路と、を備え、
複数の前記フリップフロップ回路は、
前記組合せ論理回路への入力信号を保持し、前記組合せ論理回路からの出力信号を保持する第１の状態と、
複数の前記フリップフロップ回路を直列接続したスキャンチェーンを構成する第２の状態と、を切り替え可能であり、
前記スキャンテストモードは、
前記組合せ論理回路の動作をテストする組合せ論理回路テストモードと、複数の前記フリップフロップ回路のリセット動作をテストするリセット動作テストモードと、を含み、
前記組合せ論理回路テストモードにおいては、前記第１～前記第４のパッドを、
前記組合せ論理回路の動作のテストに用いられるデータを前記スキャンチェーンに入力するためのデータ入力用パッドと、
前記スキャンチェーンに保持されたデータを出力するためのデータ出力用パッドと、
複数の前記フリップフロップ回路にクロック信号を入力するためのクロック入力用パッドと、
複数の前記フリップフロップ回路を、前記第１の状態と、前記第２の状態と、のいずれかに設定する設定信号を入力するための設定信号入力用パッドと、
に割り当て、
前記リセット動作テストモードにおいては、前記第１～前記第４のパッドを、
前記リセット動作のテストに用いられるデータを前記スキャンチェーンに入力するためのデータ入力用パッドと、
前記スキャンチェーンに保持されたデータを出力するためのデータ出力用パッドと、
複数の前記フリップフロップ回路にクロック信号を入力するためのクロック入力用パッドと、
複数の前記フリップフロップ回路にリセット信号を入力するためのリセット信号入力用パッドと、
に割り当て、
前記第１～第４のパッドは、前記通常動作モードにおいて振動子に接続される振動子用パッドを含み、
前記組合せ論理回路テストモードにおいては、前記振動子用パッドを、前記設定信号入力用パッドに割り当て、
前記リセット動作テストモードにおいては、前記振動子用パッドを、前記リセット信号入力用パッドに割り当てる、
集積回路装置。

【請求項2】

前記第１～第４のパッドは、前記通常動作モードにおいて前記振動子に接続される他の振動子用パッドを含み、
前記組合せ論理回路テストモードにおいては、前記他の振動子用パッドを、前記データ入力用パッド、または前記クロック入力用パッドに割り当て、
前記リセット動作テストモードにおいては、前記他の振動子用パッドを、前記データ入力用パッド、または前記クロック入力用パッドに割り当て、
前記組合せ論理回路テストモードおよび前記リセット動作テストモードにおいて、前記他の振動子用パッドから入力された信号を増幅する増幅回路を含む、
請求項１に記載の集積回路装置。

【請求項3】

前記増幅回路は、前記入力された信号の波形整形用バッファーである、
請求項２に記載の集積回路装置。

【請求項4】

前記振動子を発振させる発振回路と、
前記発振回路からの発振信号が入力されるフラクショナルＰＬＬ回路と、
前記フラクショナルＰＬＬ回路を制御する制御回路と、を含み、
前記制御回路は、前記組合せ論理回路と複数の前記フリップフロップ回路とを含む、
請求項１～請求項３のいずれか一項に記載の集積回路装置。

【請求項5】

前記集積回路装置に対する電源投入から所定期間以内に前記第１～前記第４のパッドのいずれかに対して所定の信号が入力された場合に、
前記第１～前記第４のパッドのいずれかに対するシリアルデータの入力を受け付け、前記シリアルデータに応じて前記通常動作モード、前記組合せ論理回路テストモード、前記リセット動作テストモードのいずれかに設定する回路を含む、
請求項１～請求項４のいずれか一項に記載の集積回路装置。

【請求項6】

請求項１～請求項４のいずれか一項に記載の集積回路装置と、前記振動子と、前記集積回路装置および前記振動子を収容するパッケージと、を備えた発振器であって、
前記パッケージの外面には、
高電位電源用外部端子と、
低電位電源用外部端子と、
前記発振器からの出力の可否を制御するためのＯＥ外部端子と、
前記発振器から発振信号を出力するための出力用外部端子と、が設けられ、
前記集積回路装置は、前記高電位電源用外部端子および前記低電位電源用外部端子のそれぞれに電気的に接続される２つのパッドを備え、
前記集積回路装置が備える前記第１～前記第４のパッドの中の２つのパッドは、前記ＯＥ外部端子および前記出力用外部端子のそれぞれに電気的に接続され、
前記集積回路装置が備える前記第１～前記第４のパッドの中の残りの２つのパッドである前記振動子用パッドおよび他の振動子用パッドのそれぞれは、前記振動子に電気的に接続される、
発振器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積回路装置および発振器に関する。

【背景技術】

【0002】

従来、組合せ論理回路に関する検査を行う手法として、スキャンテストが知られている。例えば、特許文献１においては、組合せ論理回路の入力、出力の少なくとも一方にフリップフロップ回路を配置し、スキャンテストモードにおいてはこれらのフリップフロップ回路を直列的に接続するスキャンチェーンを構成する構成が開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１４－１９０９６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

スキャンテストを行う際には、高電位および低電位の電源端子に加え、クロック信号の入力端子、スキャンチェーンに対するテストデータの入力端子、スキャンチェーンからのテスト結果の出力端子、フリップフロップ回路のリセット指示する信号の入力端子、スキャンチェーンの有効化を指示する信号の入力端子の５端子が必要である。従来は、これらの端子を集積回路装置に設けているため、集積回路装置を小型化することが困難であった。

【課題を解決するための手段】

【0005】

上記課題を解決するための集積回路は、スキャンテストモードを有する集積回路装置であって、第１～第４のパッドと、組合せ論理回路と、複数のフリップフロップ回路と、を備え、複数のフリップフロップ回路は、組合せ論理回路への入力信号を保持し、組合せ論理回路からの出力信号を保持する第１の状態と、複数のフリップフロップ回路を直列接続したスキャンチェーンを構成する第２の状態と、を切り替え可能であり、スキャンテストモードは、組合せ論理回路の動作をテストする組合せ論理回路テストモードと、複数のフリップフロップ回路のリセット動作をテストするリセット動作テストモードと、を含み、組合せ論理回路テストモードにおいては、第１～第４のパッドを、組合せ論理回路の動作のテストに用いられるデータをスキャンチェーンに入力するためのデータ入力用パッドと、スキャンチェーンに保持されたデータを出力するためのデータ出力用パッドと、複数のフリップフロップ回路にクロック信号を入力するためのクロック入力用パッドと、複数のフリップフロップ回路を、第１の状態と、第２の状態と、のいずれかに設定する設定信号を入力するための設定信号入力用パッドと、に割り当て、リセット動作テストモードにおいては、第１～第４のパッドを、リセット動作のテストに用いられるデータをスキャンチェーンに入力するためのデータ入力用パッドと、スキャンチェーンに保持されたデータを出力するためのデータ出力用パッドと、複数のフリップフロップ回路にクロック信号を入力するためのクロック入力用パッドと、複数のフリップフロップ回路にリセット信号を入力するためのリセット信号入力用パッドと、に割り当てる。

【図面の簡単な説明】

【0006】

【図1】本発明の一実施形態にかかる発振器の構成図である。

【図2】発振回路の構成例および制御回路の構成例を示す図である。

【図3】モード設定の際のタイミングチャートである。

【図4】モード設定に応じた制御回路の動作を示す図である。

【図5】モード設定に応じた制御回路の動作を示す図である。

【図6】スキャンチェーンを示す図である。

【図7】組合せ論理回路テストモードのタイミングチャートである。

【図8】リセット動作テストモードのタイミングチャートである。

【発明を実施するための形態】

【0007】

ここでは、下記の順序に従って本発明の実施の形態について説明する。
（１）発振器の構成：
（１－１）スキャンテストを行うための構成：
（１－２）組合せ論理回路テストモードにおける動作：
（１－３）リセット動作テストモードにおける動作：
（２）他の実施形態：

【0008】

（１）発振器の構成：
図１は本発明の一実施形態にかかる発振器１の構成図である。発振器１は、集積回路装置２および振動子３を収容するパッケージ４を備えている。パッケージ４は、内部に空間を有しており、当該内部は真空等の減圧雰囲気、又は窒素、アルゴン、ヘリウム等の不活性気体雰囲気に気密封止される。

【0009】

パッケージの外面には、外部端子が設けられている。図１においては、パッケージ４を示す矩形の線に重ねた白い丸によって外部端子を模式的に示している。具体的には、パッケージ４には、高電位電源用外部端子と、低電位電源用外部端子と、発振器１からの出力の可否を制御するためのＯＥ用外部端子と、発振器１から発振信号を出力するための出力用外部端子と、が設けられている。

【0010】

本実施形態において高電位電源用外部端子には電源電圧Ｖｃｃが印加され、低電位電源用外部端子は接地される。以後、高電位電源用外部端子をＶｃｃ外部端子、低電位電源用外部端子をＧＮＤ外部端子と呼ぶ。また、出力用外部端子をＯＵＴ外部端子と呼ぶ。

【0011】

本実施形態では、振動子３は、基板材料として水晶を用いた水晶振動子であり、例えば、ＡＴカットやＳＣカットの水晶振動子が用いられる。振動子３は、ＳＡＷ（Surface Acoustic Wave）共振子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。また、振動子３の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

【0012】

集積回路装置２は、外部端子と電気的に接続されるパッドと、振動子３に電気的に接続されるパッドと、を備えている。具体的には、集積回路装置２は、Ｖｃｃ外部端子およびＧＮＣ外部端子のそれぞれに電気的に接続される２つのパッドを備えている。ここでは、前者をＶｃｃパッドと呼び、後者をＧＮＤパッドと呼ぶ。

【0013】

さらに、集積回路装置２は、ＶｃｃパッドおよびＧＮＤパッド以外に、第１～第４のパッドを備えている。本実施形態において、第１～第４のパッドの一つにＯＥ外部端子が電気的に接続され、第１～第４のパッドの他の一つにＯＵＴ外部端子が電気的に接続される。ここでは、前者をＯＥパッド、後者をＯＵＴパッドと呼ぶ。さらに、第１～第４のパッドの中の残りの２つのパッドは振動子用パッドである。すなわち、振動子３は、集積回路装置２に設けられた振動子用パッドに対して電気的に接続される、ここでは、振動子用パッドの一方をＸＩパッド，他方をＸＯパッドと呼ぶ。なお、図１においては、集積回路装置２を示す矩形の線に重ねた白い丸によってパッドが模式的に示されている。また、外部端子やパッドを模式的に示す白い丸には、その役割であるＶｃｃ，ＧＮＤ，ＯＥ，ＯＵＴ，ＸＩ，ＸＯが併記されている。

【0014】

本実施形態では、集積回路装置２は、発振回路１０、フラクショナルＰＬＬ回路２０、出力バッファー３０、電源投入検出部４０、温度補償回路５０、制御回路６０を含む。なお、本実施形態の集積回路装置２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。本実施形態において集積回路装置２は、１チップ化された半導体集積回路（ＩＣ：integrated circuit）である。

【0015】

発振回路１０は、振動子３を発振させるための回路であり、振動子３の出力信号を増幅して振動子３にフィードバックする。発振回路１０は、振動子３の発振に基づく発振信号ＲＥＦＣＬＫを出力する。例えば、振動子３と発振回路１０により構成される発振回路は、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々のタイプの発振回路であってもよい。なお、後述する図２においては、発振回路１０の構成例が示されている。

【0016】

フラクショナルＰＬＬ回路２０は、制御回路６０から入力される分周比に応じて、発振信号ＲＥＦＣＬＫの周波数（リファレンス周波数）を整数倍または（整数＋分数）倍した発振信号を生成する。本実施形態においてフラクショナルＰＬＬ回路２０は、図示しない分周回路を備えており、分周回路は、当該発振信号を制御回路６０から入力される出力分周比で分周し、発振信号ＣＬＫＯを生成する。出力バッファー３０は、分周回路が出力する発振信号ＣＬＫＯをバッファリングし、発振信号をＯＵＴパッドから外部に出力する。この発振信号は、発振器１のＯＵＴ外部端子から出力される発振信号となる。

【0017】

電源投入検出部４０は、図示しないレギュレーターを備えている。レギュレーターは、Ｖｃｃ外部端子に接続された電源の電圧を既定電圧に変換し、集積回路装置２内の各回路に供給する。また、電源投入検出部４０は、当該レギュレーターの出力電圧が０から既定電圧に上昇する過程で、閾値を超えたか否か検出する回路を備えている。すなわち、電源投入検出部４０は、電源が投入されたことを検知することが可能である。電源の投入が検知されると、電源の投入を示す信号が電源投入検出部４０から制御回路６０に出力される。電源投入検出部４０は、電源の投入を検出することができればよく、例えば、Ｖｃｃパッドの電位と基準電位とを比較するコンパレーターを含んで構成されていてもよいし、種々の公知のパワーオンリセット回路であってもよい。

【0018】

温度補償回路５０は、図示しない温度センサーが検出した温度検出値に基づいて発振回路１０が出力する発振信号の周波数を温度補償する。本実施形態では、温度補償回路５０は、温度検出値に基づいて、発振回路１０が出力する発振信号の周波数が所望の周波数になるように温度補償するための温度補償値を生成する。当該温度補償値はアナログ信号に変換され、発振回路１０に供給される。発振回路１０は、当該温度補償電圧に応じた周波数で振動子３を発振させる。

【0019】

制御回路６０は、不図示の制御レジスターを有し、制御レジスターの設定値に応じて、フラクショナルＰＬＬ回路２０、温度補償回路５０等の各動作を制御する。制御レジスターには、チャージポンプ回路の電流源における電流の大きさの設定、発振回路１０の周波数調整値等の設定、フラクショナルＰＬＬ回路２０の整数分周比Ｎや分数分周比Ｆ／Ｍの設定、分周回路の出力分周比Ｐの設定などが可能である。

【0020】

本実施形態において発振器１は、複数のモードで動作可能である。具体的には、本実施形態にかかる発振器１には、通常動作モードとスキャンテストモードとを設定可能である。通常動作モードは、発振器１から発振信号を出力させるためのモードであり、発振器１の出荷後にユーザーが発振器１を使用する際のモードである。発振器１に対して電源を投入し、Ｖｃｃパッドに対する電源の投入後、ＯＥパッドから特定の信号を入力しなければ、集積回路装置２は通常モードで動作する。

【0021】

スキャンテストモードは、集積回路装置２の検査を行うためのモードであり、発振器１の出荷前にスキャンテストを行うためのモードである。本実施形態において、スキャンテストモードは、集積回路装置２をパッケージ４に取り付ける前に実施される。スキャンテストは、集積回路装置２のパッドに対して既定の信号の入力等ができる状態で実施されればよい。本実施形態においては、集積回路装置２の各回路およびパッドが形成されたウェハの状態で実施される。

【0022】

本実施形態においては、スキャンテストモードで使用されるパッドの数を従来よりも削減するため、スキャンテストモードが組合せ論理回路テストモードと、リセット動作テストモードと、に細分化されている。すなわち、組合せ論理回路テストモードにおいてリセット動作のテストは実施されず、リセット動作テストモードにおいて組合せ論理回路のテストは実施されない。このため、組合せ論理回路テストモードにおいてはリセット動作を行わせるための信号を入力するためのパッドが不要になり、リセット動作テストモードにおいては組合せ論理回路にデータを入力する状態とスキャンチェーンが構成された状態とを切り替えるための信号を入力するためのパッドが不要になる。

【0023】

（１－１）スキャンテストを行うための構成：
以下、スキャンテストモードにおいてスキャンテストを行うための構成を説明する。ここでは、まず、モード設定を行うための構成を説明する。図２は、制御回路６０が備えるモード設定に関する回路と、発振回路１０とを示す図である。本実施形態において、発振回路１０は、図２に示すＣＭＯＳゲートを利用した発振回路であり、インバーターＩｎと、帰還抵抗Ｒｆと、制限抵抗Ｒｄと、コンデンサーＣｇ，Ｃｄを備えている。

【0024】

すなわち、インバーターＩｎの入力ノードと出力ノードとのそれぞれに帰還抵抗Ｒｆが接続され、インバーターＩｎの入力ノードとＧＮＤパッドとの間には、コンデンサーＣｇが接続される。一方、インバーターＩｎの出力ノードとＧＮＤパッドとの間には、直列接続された制限抵抗ＲｄおよびコンデンサーＣｄが接続される。インバーターＩｎの入力ノードは、ＸＩパッドに電気的に接続され、制限抵抗ＲｄとコンデンサーＣｄとの間のノードは、ＸＯパッドに電気的に接続される。以上の構成により、当該発振回路１０においては、ＸＩパッドとＸＯパッドとに接続される振動子３を発振させ、発振回路１０から発振信号ＲＥＦＣＬＫを出力することができる。また、例えば、コンデンサーＣｇ，Ｃｄの容量を変化させることで発振信号ＲＥＦＣＬＫの周波数を変化させることができる。

【0025】

本実施形態においては、通常動作モードにおいて振動子３が接続されるＸＩパッドに、スキャンテストモード（組合せ論理回路テストモード、リセット動作テストモード）においてクロック信号を入力するためのパッドが割り当てられる。すなわち、ＸＩパッドは、スキャンテストモードにおいて、複数のフリップフロップ回路へのクロック信号ＣＬＫを入力するためのパッドとなる。図２においては、ＸＩパッドを示す符号に対して、クロック信号を入力するためのパッドを示す符号であるＣＬＫが括弧内に併記されている。以後、スキャンテストモードにおける当該パッドをＣＬＫパッドと呼ぶ。

【0026】

ＣＬＫパッドには、増幅回路Ｂｕが接続される。具体的には、増幅回路Ｂｕの入力ノードは、インバーターＩｎの入力ノードに電気的に接続され、増幅回路Ｂｕの出力ノードは、制御回路６０に入力される。制御回路６０は、後述する複数のフリップフロップ回路を備えており、制御回路６０に入力された信号は、これらのフリップフロップ回路のクロック信号ＣＬＫとなる。

【0027】

増幅回路Ｂｕは、ＣＬＫパッドから入力されたクロック信号ＣＬＫを増幅して制御回路６０内のフリップフロップ回路に供給する回路であり、本実施形態においては、当該クロック信号ＣＬＫの波形整形用バッファーとして機能する。以上の構成によれば、集積回路装置２の外部から入力されるクロック信号ＣＬＫの波形を調整して制御回路６０に入力することができる。従って、クロック信号ＣＬＫの波形不良による誤動作が発生することを防止することができる。なお、本実施形態において発振回路１０から出力させる発振信号ＲＥＦＣＬＫの出力端子は、クロック信号ＣＬＫの出力端子と共通化されている。すなわち、発振信号ＲＥＦＣＬＫは増幅回路Ｂｕの出力信号である。

【0028】

一方、本実施形態においては、通常動作モードにおいて振動子３が接続されるＸＯパッドに、組合せ論理回路テストモードにおいて設定信号入力用パッドが割り当てられる。設定信号入力用パッドは、複数のフリップフロップ回路の状態を設定する設定信号を入力するためのパッドである。複数のフリップフロップ回路の状態は、後に詳述する。図２においては、ＸＯパッドを示す符号に対して設定信号を入力するためのパッドを示す符号であるＭＯＤＥが括弧内に併記されている。以後、組合せ論理回路テストモードにおける当該パッドをＭＯＤＥパッドと呼ぶ。

【0029】

ＸＯパッドは、リセット動作テストモードにおいて、リセット信号入力用パッドが割り当てられる。リセット信号入力用パッドは、複数のフリップフロップ回路にリセット信号を入力するためのパッドである。図２においては、ＸＯパッドを示す符号に対してリセット信号を入力するためのパッドを示す符号であるＲＥＳＥＴが括弧内に併記されている。以後、リセット動作テストモードにおける当該パッドをＲＥＳＥＴパッドと呼ぶ。

【0030】

本実施形態にかかる集積回路装置２は、ＸＩパッドおよびＸＯパッド以外にも、Ｖｃｃパッド、ＧＮＤパッド、ＯＵＴパッド、ＯＥパッドを備えている。ＶｃｃパッドおよびＧＮＤパッドは、スキャンテストの際にも高電位電源の接続および低電位電源の接続に利用されるパッドに割り当てられる。

【0031】

一方、ＯＥパッドは、複数のフリップフロップ回路によって構成される後述のスキャンチェーンに保持されたデータを出力するためのデータ出力用パッドに割り当てられる。本実施形態においてＯＥパッドは、組合せ論理回路テストモードおよびリセット動作テストモードの双方において、データ出力用パッドとして利用される。すなわち、組合せ論理回路テストモードにおいては、組合せ論理回路の動作テストの結果を含むデータが、当該データ出力用パッドから出力される。リセット動作テストモードにおいては、リセット動作のテストの結果を含むデータが、当該データ出力用パッドから出力される。以後、組合せ論理回路テストモードおよびリセット動作テストモードにおける当該データ出力用パッドをＤＡＴＡＯＵＴパッドと呼ぶ。

【0032】

さらに、ＯＵＴパッドは、複数のフリップフロップ回路によって構成される後述のスキャンチェーンに対してデータを入力するためのデータ入力用パッドに割り当てられる。本実施形態においてＯＵＴパッドは、組合せ論理回路テストモードおよびリセット動作テストモードの双方において、データ入力用パッドとして利用される。すなわち、組合せ論理回路テストモードにおいては、組合せ論理回路の動作テストに用いられるデータが、当該データ入力用パッドから入力される。リセット動作テストモードにおいては、リセット動作のテストに用いられるデータが、当該データ入力用パッドから入力される。以後、組合せ論理回路テストモードおよびリセット動作テストモードにおける当該データ入力用パッドをＤＡＴＡＩＮパッドと呼ぶ。

【0033】

以上のように、本実施形態においては、電源に関するパッド（ＶｃｃパッドおよびＧＮＤパッド）は、スキャンテストモードと通常動作モードとの双方において同一の役割があるが、他の４個のパッド（ＸＩパッド、ＸＯパッド、ＤＡＴＡＩＮパッド、ＤＡＴＡＯＵＴパッド）には異なる役割が割り当てられる。そして、通常動作モードにおいて振動子３が接続されるＸＩパッドおよびＸＯパッドは、いずれもＤＡＴＡＯＵＴパッドに割り当てられない。

【0034】

ＤＡＴＡＯＵＴパッドからは、上述のように、動作テストの結果を含むデータが出力され、集積回路装置２の外部で当該データを解析する必要がある。従って、当該データの信号電圧レベルは、集積回路装置２の外部で扱うことが可能なレベルであることが必要である。このため、当該データは、集積回路装置２の内部で予め増幅された後にＤＡＴＡＯＵＴパッドから出力される。この増幅を行うための増幅回路は、集積回路装置２のフリップフロップ回路から出力される信号を、集積回路装置２の外部でデータを解析可能なレベルまで増幅するための回路である。

【0035】

一方、ＤＡＴＡＯＵＴパッド以外のパッド、すなわち、ＣＬＫパッド、ＤＡＴＡＩＮパッド、ＭＯＤＥパッド、ＲＥＳＥＴパッドは、集積回路装置２の外部から内部へ信号を入力するためのパッドである。これらのパッドに入力される信号に対しては、例えば、増幅回路Ｂｕ等による増幅が行われ得るが、ＤＡＴＡＯＵＴパッドの前段で行われるような外部での解析を可能にするための増幅と比較して、増幅率が小さい。従って、ＤＡＴＡＯＵＴパッドにおける増幅は、他のパッドにおける増幅と比較して回路規模が大きい。このため、ＤＡＴＡＯＵＴパッドにおける増幅によって生じ得る寄生容量は、他のパッドにおける増幅で生じ得る寄生容量より大きい。

【0036】

振動子３が接続されるＸＩパッドおよびＸＯパッドに対して、大きい寄生容量の回路が接続された場合、振動子３の発振特性に対する影響が大きいが、寄生容量が小さければ発振特性に対する影響は小さい。このため、本実施形態においては、ＸＩパッドおよびＸＯパッドのいずれに対しても、信号を外部に出力するためのパッドであるＤＡＴＡＯＵＴパッドは、割り当てられない。この結果、振動子３の振動特性に対する影響を低減することができる。

【0037】

なお、振動子３の振動特性に対する影響を低減するためには、ＸＩパッドおよびＸＯパッドの双方ともが、ＤＡＴＡＯＵＴパッドに割り当てられなければよい。従って、ＸＩパッドおよびＸＯパッドのいずれかがデータ入力用パッドであるＤＡＴＡＩＮパッドとなる構成であっても良い。

【0038】

以上のように、本実施形態における集積回路装置２においては、通常動作モードにおけるパッドの役割と異なる役割が各パッドに割り当てられる。パッドの割り当ては、予め決まっており、集積回路装置２に対してモード設定を指示すると、各パッドが予め決められたパッドとして機能する。表１は、モード毎のパッドの割り当てを示している。

【表1】

【0039】

表１に示すように、全てのモードにおいて、ＶｃｃパッドおよびＧＮＤパッドは同一のパッドである。また、組合せ論理回路テストモードおよびリセット動作テストモードにおいて、ＤＡＴＡＯＵＴパッド、ＤＡＴＡＩＮパッド、ＣＬＫパッドは同一のパッドである。一方、通常動作モードにおいてＸＯパッドであるパッドは、組合せ論理回路テストモードにおいて、ＭＯＤＥパッドが割り当てられ、リセット動作テストモードにおいて、ＲＥＳＥＴパッドが割り当てられる。

【0040】

以上のように、本実施形態において、ＤＡＴＡＯＵＴパッド、ＤＡＴＡＩＮパッド、ＣＬＫパッドは、組合せ論理回路テストモードおよびリセット動作テストモードにおいて、役割を切り替える必要がない。通常動作モードにおいてＸＯパッドであるパッドは、組合せ論理回路テストモードとリセット動作テストモードとで、パッドに対する割り当てを、ＭＯＤＥパッドとＲＥＳＥＴパッドとで切り替える必要がある。

【0041】

図２においては、当該パッドの割り当てを変更するための構成を示している。本実施形態において、当該モードの設定は、ＯＥパッドを利用して実施される。従って、ＯＥパッドは、モード設定のためのパッドとしても機能する。本実施形態において、モード設定は、シリアルデータによって実施される。

【0042】

図２においては、制御回路６０の内部に設けられた、当該割り当てを変更するための回路を示している。図２に示されるように、ＯＥパッドに対しては、判定部６１が接続される。また、判定部６１は、組合せ論理回路テストモードであることを設定するためのフリップフロップ回路ＦＦｓと、リセット動作テストモードであることを設定するためのフリップフロップ回路ＦＦｒと、に接続されている。

【0043】

判定部６１は、ＯＥパッドに対して所定の信号が入力されたか否かを判定するための回路である。本実施形態において、集積回路装置２は、電源投入検出部４０によって電源の投入が検知され、電源の投入を示す信号が制御回路６０に入力された場合、判定部６１による判定が行われる。

【0044】

すなわち、判定部６１は、電源投入後の所定の期間内に所定の信号が入力されるか否か判定し、所定の信号が入力された場合に、シリアルデータの入力を受け付ける。この場合、判定部６１は、さらに、ＯＥパッドに対して、予め決められたシリアルデータが入力されたか否か判定し、予め決められたシリアルデータが、組合せ論理回路テストモードの設定を示すデータである場合、判定部６１は、組合せ論理回路テストモードに設定する。この場合、判定部６１は、設定信号ＦＳをハイレベルに変化させる（設定信号ＦＲはローレベル）。この結果、フリップフロップ回路ＦＦｓは、クロック信号に応じて当該設定信号ＦＳをラッチし、Ｑ端子の状態をハイレベルに変化させる。本実施形態においては、この状態が組合せ論理回路テストモードである。

【0045】

一方、予め決められたシリアルデータが、リセット動作テストモードの設定を示すデータである場合、判定部６１は、リセット動作テストモードに設定する。この場合、判定部６１は、設定信号ＦＲをハイレベルに変化させる（設定信号ＦＳはローレベル）。この結果、フリップフロップ回路ＦＦｒは、クロック信号に応じて当該設定信号ＦＲをラッチし、Ｑ端子の状態をハイレベルに変化させる。本実施形態においては、この状態がリセット動作テストモードである。

【0046】

図３は、以上の動作をタイミングチャートによって示した図である。図３においては、時刻Ｔ₁においてＶｃｃパッドに対する電源投入が検知された後の動作を３種類のモード毎に示している。最上段は、通常動作モードの場合の例である。電源投入検出部４０によって電源投入が検知されると、判定部６１は、所定の期間において、ＯＥパッドに対して所定の信号が入力されたか否か判定する。最上段に示すＥｘ．Ａは、所定の期間である時刻Ｔ₁～Ｔ₄においてＯＥパッドに所定の信号が入力されない場合の例である。この場合、判定部６１は、設定信号ＦＳ，ＦＲを出力しない。所定の期間が経過すると、集積回路装置２は通常動作モードとなる。なお、本実施形態においては、所定の期間にＯＥパッドに対して入力がなければ通常動作モードとなるが、むろん、通常動作モードであることを指示するための所定の信号が定義され、ＯＥパッドに対して当該所定の信号が入力された場合に通常動作モードとなっても良い。

【0047】

中段に示すＥｘ．Ｂは、所定の期間中の時刻Ｔ₂～Ｔ₃の期間において、ＯＥパッドに対して所定の信号「０１０１１０」が入力された場合の例である。この場合、判定部６１は、さらに、シリアル通信モードとなり、組合せ論理回路テストモードを示すシリアルデータ、またはリセット動作テストモードを示すシリアルデータが入力されたか否か判定する。Ｅｘ．Ｂは、時刻Ｔ₅～Ｔ₆の期間において、ＯＥパッドに対して組合せ論理回路テストモードを示すシリアルデータ「１０１０１０」が入力された場合の例である。この場合、判定部６１は、設定信号ＦＲを出力しないが、設定信号ＦＳを出力する。この結果、フリップフロップ回路ＦＦｓは、設定信号ＦＳをラッチし、クロック信号に同期してＱ端子にハイレベルを出力する。以上の動作により、集積回路装置２は組合せ論理回路テストモードとなる。

【0048】

下段に示すＥｘ．Ｃは、所定の期間中の時刻Ｔ₂～Ｔ₃の期間において、ＯＥパッドに対して所定の信号「０１０１１０」が入力された場合の例である。この場合、判定部６１は、さらに、シリアル通信モードとなり、組合せ論理回路テストモードを示すシリアルデータ、またはリセット動作テストモードを示すシリアルデータが入力されたか否か判定する。Ｅｘ．Ｃは、時刻Ｔ₅～Ｔ₆の期間において、ＯＥパッドに対してリセット動作テストモードを示すシリアルデータ「１００１０１」が入力された場合の例である。この場合、判定部６１は、設定信号ＦＳを出力しないが、設定信号ＦＲを出力する。この結果、フリップフロップ回路ＦＦｒは、設定信号ＦＲをラッチし、クロック信号に同期してＱ端子にハイレベルを出力する。以上の動作により、集積回路装置２はリセット動作テストモードとなる。

【0049】

以上のように組合せ論理回路テストモードまたはリセット動作テストモードに設定された場合、通常動作モードにおけるＸＯパッドの割り当てが変更される。本実施形態においては、モードによってＸＯパッドへの信号が伝達される回路が切り替わるように構成されている。制御回路６０は、ＡＮＤ回路、ＯＲ回路、３個のセレクター回路、パワーオンリセット回路を備えている。図２においては、ＡＮＤ回路、ＯＲ回路、セレクター回路の入力に対して１，２の符号を付して区別している。

【0050】

図４は、図２と同じ図において、組合せ論理回路テストモードでハイレベルとなる信号線を太い実線で示した図である。図５は、図２と同じ図において、リセット動作テストモードでハイレベルとなる信号線を太い実線で示した図である。なお、組合せ論理回路テストモードおよびリセット動作テストモードにおいてはＸＯパッドのレベルが変動し得るが、図４，図５においては、当該入力信号と同一の信号になる信号線を太い破線で示している。

【0051】

図２，図４，図５に示すように、制御回路６０は、ＡＮＤ回路であるゲートＸＯＧを備えており、ＸＯパッド（ＭＯＤＥパッド，ＲＥＳＥＴパッド）がゲートＸＯＧの入力１に電気的に接続される。ゲートＸＯＧの入力２にはＯＲ回路によって構成されるゲートＭＧの出力が電気的に接続される。従って、ゲートＭＧの出力がハイレベルであれば、ゲートＸＯＧの出力信号は、ＸＯパッドへの入力信号と同一になる。

【0052】

ゲートＭＧの入力１には、フリップフロップ回路ＦＦｓのＱ端子が電気的に接続され、ゲートＭＧの入力２には、フリップフロップ回路ＦＦｒのＱ端子が電気的に接続されている。従って、フリップフロップ回路ＦＦｓ，ＦＦｒの一方のＱ端子がハイレベルの場合、すなわち、組合せ論理回路テストモード、リセット動作テストモードのいずれかである場合、図４，図５に示すように、ゲートＭＧの出力はハイレベルになる。このため、組合せ論理回路テストモード、リセット動作テストモードのいずれかである場合、ゲートＸＯＧの出力信号はＸＯパッドへの入力信号と同一になる。一方、通常動作モードである場合、ゲートＭＧの出力信号はローレベルであり、ゲートＸＯＧの出力は、ＸＯパッドへの入力信号に依存せずローレベルになる。

【0053】

また、フリップフロップ回路ＦＦｓのＱ端子は、セレクター回路ＳＬ１の入力３に電気的に接続され、フリップフロップ回路ＦＦｒのＱ端子は、セレクター回路ＳＬ２の入力３に電気的に接続されている。セレクター回路ＳＬ３は、入力３に入力される信号がハイレベルの場合に入力１への入力信号を出力し、入力３に入力される信号がローレベルの場合に入力２への入力信号を出力する回路である。

【0054】

セレクター回路ＳＬ１の入力１およびセレクター回路ＳＬ２の入力１には、ゲートＸＯＧの出力が接続されている。セレクター回路ＳＬ１の入力２はＧＮＤパッドに電気的に接続され、ローレベルに固定される。セレクター回路ＳＬ２の入力２はパワーオンリセット回路に電気的に接続される。なお、パワーオンリセット回路は、集積回路装置２への電源投入直後において不定であるが、その後ローレベルの信号となり、電圧が安定した場合にハイレベルの信号を出力する回路である。

【0055】

セレクター回路ＳＬ１の出力は、セレクター回路ＳＬ３の入力２に電気的に接続される。また、セレクター回路ＳＬ３の入力１は、ハイレベルに固定される。セレクター回路ＳＬ３の出力は、後述する複数のフリップフロップ回路ＦＦ１～ＦＦ６のＳＥ端子に接続される。本実施形態においては、セレクター回路ＳＬ３からの出力をＳＥ（スキャンイネーブル）信号と呼ぶ。セレクター回路ＳＬ２の出力は、後述する複数のフリップフロップ回路ＦＦ１～ＦＦ６のＲ端子に接続される。本実施形態においては、セレクター回路ＳＬ２からの出力をＳＲ（スキャンリセット）信号と呼ぶ。

【0056】

組合せ論理回路テストモードにおいては、上述のように、ゲートＸＯＧに入力された信号とゲートＸＯＧの出力とが同一である。そして、組合せ論理回路テストモードにおいては、図４に示すようにフリップフロップ回路ＦＦｓのＱ端子がハイレベルになるため、セレクター回路ＳＬ１の出力は入力１と同一であり、ゲートＸＯＧの出力と同一である。また、組合せ論理回路テストモードにおいては、図４に示すようにフリップフロップ回路ＦＦｒのＱ端子がローレベルになるため、セレクター回路ＳＬ３の出力は入力２と同一であり、パワーオンリセット回路の出力と同一である。セレクター回路ＳＬ３の出力は、ＳＥ信号であるため、組合せ論理回路テストモードにおいて、ＳＥ信号はＸＯパッドに入力された入力信号と同一になる。

【0057】

リセット動作テストモードにおいても、上述のように、ゲートＸＯＧに入力された信号とゲートＸＯＧの出力とが同一である。そして、リセット動作テストモードにおいては、図５に示すようにフリップフロップ回路ＦＦｒのＱ端子がハイレベルになるため、セレクター回路ＳＬ２の出力は入力１と同一であり、ゲートＸＯＧの出力と同一である。セレクター回路ＳＬ２の出力は、ＳＲ信号であるため、リセット動作テストモードにおいては、ＳＲ信号はＸＯパッドに入力された入力信号と同一になる。図２において、ＳＲ信号のタイミングチャートも記入されており、リセット動作テストモードにおいて時刻ｔ７以後にＳＲ信号はＸＯパッドに入力された入力信号と電気的に等価であることが示されている。

【0058】

また、リセット動作テストモードにおいては、図５に示すようにフリップフロップ回路ＦＦｒのＱ端子がハイレベルであるため、セレクター回路ＳＬ３の出力は入力１と同一であり、ハイレベルである。従って、リセット動作テストモードにおいては、図５に示すように常にＳＥ信号がハイレベルになる。

【0059】

以上のように、本実施形態においては、組合せ論理回路テストモードにおいてＸＯパッドに入力される信号がＳＥ信号となり、リセット動作テストモードにおいてＸＯパッドに入力される信号がＳＲ信号となる。このように、モードによってＸＯパッドに入力される信号の伝達先が異なるため、本実施形態では信号の伝達先を明示する場合には、モードによってパッドの名称をＸＯパッドから変更し、組合せ論理回路テストモードにおいてＭＯＤＥパッドと呼び、リセット動作テストモードにおいてＲＥＳＥＴパッドと呼ぶ。

【0060】

なお、リセット動作テストモードであることが確定する前の状態や、通常動作モードおよび組合せ論理回路テストモードである状態においては、フリップフロップ回路ＦＦｒのＱ端子がローレベルである。この場合、セレクター回路ＳＬ２の出力は、入力２に対する入力信号と同一になる。従って、リセット動作テストモードに設定される前、通常動作モード、組合せ論理回路テストモードにおいては、セレクター回路ＳＬ２の出力信号が、パワーオンリセット回路の出力信号と同一になる。

【0061】

すなわち、リセット動作テストモードに設定される前、通常動作モード、組合せ論理回路テストモードにおいては、電源の投入後に電圧が安定すると、セレクター回路ＳＬ２の出力がローレベルからハイレベルに変化する。セレクター回路ＳＬ２の出力であるＳＲ信号は、後述するフリップフロップ回路ＦＦ１～ＦＦ６のリセット端子（Ｒ端子）に対して反転入力される。従って、リセット動作テストモードに設定される前や、通常動作モード、組合せ論理回路テストモードにおいては、電源の投入後にパワーオンリセット回路がローレベルであることによってフリップフロップ回路が一旦リセットされる。そして、電源の投入後に電圧が安定すると、パワーオンリセット回路がハイレベルになり、フリップフロップ回路のリセットが解除される。

【0062】

次に、スキャンチェーンと組合せ論理回路との関係を説明する。図６は、スキャンチェーンを構成する複数のフリップフロップ回路ＦＦ１～ＦＦ６と、組合せ論理回路の動作のテスト対象となる組合せ論理回路ＣＬ１～ＣＬ３とを示している。スキャンテストは、スキャン対象となる組み合わせ回路の入力と出力との少なくとも一方にフリップフロップ回路が配置されることで実施される。すなわち、組合せ論理回路の入力に配置されたフリップフロップ回路からは、所望のデータが組み合わせ回路に入力される。組み合わせ回路の出力に配置されたフリップフロップ回路には、組み合わせ回路による演算結果を示す出力が保持される。

【0063】

そこで、スキャンテストを実施可能にする際には、所望の値を入力してテストを行う対象となる組合せ論理回路の入力側にフリップフロップ回路が配置され、出力結果がテストの対象となる組合せ論理回路の出力側にフリップフロップ回路が配置される。図６においては、組合せ論理回路ＣＬ１～ＣＬ３の全てにおいて、所望の値が入力され、その出力結果が検査対象であることが想定されている。むろん、スキャンテストのための構成は、図６に示す構成に限定されず、検査対象の組合せ論理回路の数や、検査対象となる回路規模、フリップフロップ回路の配置等は、種々の態様であって良い。

【0064】

図６に示す構成において、フリップフロップ回路ＦＦ１～ＦＦ６は、データ入力端子（Ｄ端子）、クロック入力端子、スキャンデータ入力端子（ＳＤ端子）、スキャンイネーブル入力端子（ＳＥ端子）、リセット端子（Ｒ端子）、データ出力端子（Ｑ端子）、反転データ出力端子（ＱＮ端子）を備えている。本実施形態において、反転データ出力端子は、スキャンテストに利用されないが、利用される構成が採用されてもよい。

【0065】

本実施形態においては、フリップフロップ回路ＦＦ１～ＦＦ６は、クロック端子に入力されるクロック信号の立ち上がりエッジで動作する。ＳＥ端子は、有効化される入力端子を指定するための端子であり、ＳＥ端子に入力される信号がローレベルの場合、フリップフロップ回路ＦＦ１～ＦＦ６は、Ｄ端子に入力される信号を保持してＱ端子から出力する。ＳＥ端子に入力される信号がハイレベルの場合、フリップフロップ回路ＦＦ１～ＦＦ６は、ＳＤ端子に入力される信号を保持してＱ端子から出力する。また、フリップフロップ回路ＦＦ１～ＦＦ６は、Ｒ端子に入力される信号がハイレベルである場合に、非同期リセットがかかり、Ｑ端子から出力される信号がローレベルになる。

【0066】

本実施形態において、フリップフロップ回路ＦＦ１～ＦＦ３は、組合せ論理回路ＣＬ１～ＣＬ３に対する入力信号をラッチし、組合せ論理回路ＣＬ１～ＣＬ３に出力するように構成されている。すなわち、フリップフロップ回路ＦＦ１～ＦＦ３のＤ端子は、組合せ論理回路ＣＬ１～ＣＬ３に対して入力信号を供給する信号線ＩＬ１～ＩＬ３と電気的に接続され、Ｑ端子の出力が組合せ論理回路ＣＬ１～ＣＬ３に供給される。

【0067】

本実施形態において、フリップフロップ回路ＦＦ４～ＦＦ６は、組合せ論理回路ＣＬ１～ＣＬ３からの出力信号をラッチし、出力するように構成されている。すなわち、フリップフロップ回路ＦＦ４～ＦＦ６のＤ端子は、組合せ論理回路ＣＬ１～ＣＬ３の出力信号を出力する信号線ＯＬ１～ＯＬ３と電気的に接続され、Ｑ端子の出力が後段の回路に伝達される。

【0068】

以上のように、フリップフロップ回路ＦＦ１～ＦＦ３は、Ｄ端子により、組合せ論理回路ＣＬ１～ＣＬ３への入力信号を保持可能に構成されている。また、フリップフロップ回路ＦＦ４～ＦＦ６は、組合せ論理回路ＣＬ１～ＣＬ３からの出力信号を保持可能に構成されている。

【0069】

本実施形態にかかるフリップフロップ回路ＦＦ１～ＦＦ６は、さらに、これらの複数のフリップフロップ回路を直列接続したスキャンチェーンを形成可能に構成されている。具体的には、フリップフロップ回路ＦＦ１のＱ端子は、フリップフロップ回路ＦＦ２のＳＤ端子に電気的に接続されている。当該接続によれば、フリップフロップ回路ＦＦ１のＱ端子の出力が、フリップフロップ回路ＦＦ２のＳＤ端子に入力される。ここでは、このような接続を、フリップフロップ回路ＦＦ１からフリップフロップ回路ＦＦ２に信号が伝達される直列接続であると呼ぶ。そして、本実施形態にかかるフリップフロップ回路ＦＦ１～ＦＦ６は、図６に示すように、フリップフロップ回路ＦＦ１、ＦＦ２，ＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６の順に信号が伝達される直列接続である。このような接続関係がスキャンチェーンである。

【0070】

以上の構成において、フリップフロップ回路ＦＦ１～ＦＦ６のクロック端子には、ＣＬＫパッドが電気的に接続される。従って、図２に示すＸＩパッドにクロック信号ＣＬＫが入力されると、フリップフロップ回路ＦＦ１～ＦＦ６は、当該クロック信号ＣＬＫに同期してラッチを行う。スキャンテストモードにおいては、このように、ＸＩパッドに対してクロック信号ＣＬＫが供給され、増幅回路Ｂｕを経て各フリップフロップ回路に供給される。この意味で、スキャンテストモードにおいてＸＩパッドは、ＣＬＫパッドとなる。

【0071】

また、直列接続されたフリップフロップ回路ＦＦ１～ＦＦ６がフリップフロップ回路ＦＦ１～ＦＦ６の順に並んでいるとみなした場合に、先頭に位置するフリップフロップ回路ＦＦ１のＳＤ端子にはＯＵＴパッドが電気的に接続される。スキャンモードにおいて、ＯＵＴパッドには、スキャンチェーンに保持されるデータが供給される。この意味で、スキャンテストモードにおいてＯＵＴパッドは、ＤＡＴＡＩＮパッドとなる。

【0072】

さらに、直列接続されたフリップフロップ回路ＦＦ１～ＦＦ６がフリップフロップ回路ＦＦ１～ＦＦ６の順に並んでいるとみなした場合に、末尾に位置するフリップフロップ回路ＦＦ６のＱ端子にはＯＥパッドが電気的に接続される。スキャンモードにおいて、ＯＥパッドには、スキャンチェーンに保持されたデータが出力される。この意味で、スキャンテストモードにおいてＯＥパッドは、ＤＡＴＡＯＵＴパッドとなる。

【0073】

さらに、フリップフロップ回路ＦＦ１～ＦＦ６のＳＥ端子には、図２に示すセレクター回路ＳＬ３の出力端子が電気的に接続される。ＳＥ端子は、フリップフロップ回路ＦＦ１～ＦＦ６において有効化される入力端子をＤ端子、ＳＤ端子のいずれかに設定するための端子である。従って、図４に示すように、組合せ論理回路テストモードにおいてＸＯパッドへの入力信号がセレクター回路ＳＬ３の出力信号となる場合、ＸＯパッドへの入力信号によってフリップフロップ回路ＦＦ１～ＦＦ６において有効化される入力端子を設定可能である。このため、組合せ論理回路テストモードにおいてＸＯパッドは、ＭＯＤＥパッドとなる。

【0074】

さらに、フリップフロップ回路ＦＦ１～ＦＦ６のＲ端子には、図２に示すセレクター回路ＳＬ２の出力端子が電気的に接続される。Ｒ端子は、フリップフロップ回路ＦＦ１～ＦＦ６をリセットするための端子である。従って、図５に示すように、リセット動作テストモードにおいてＸＯパッドへの入力信号がセレクター回路ＳＬ２の出力信号となる場合、ＸＯパッドへの入力信号によってフリップフロップ回路ＦＦ１～ＦＦ６をリセットすることが可能である。このため、リセット動作テストモードにおいてＸＯパッドは、ＲＥＳＥＴパッドとなる。

【0075】

（１－２）組合せ論理回路テストモードにおける動作：
次に、組合せ論理回路テストモードにおける動作を詳細に説明する。組合せ論理回路テストモードは、組合せ論理回路の動作をテストするモードであり、スキャンチェーンへのデータ入力と、組合せ論理回路への信号入力および組合せ論理回路からの信号出力と、スキャンチェーンからのデータ出力とが実行される。

【0076】

図７は、組合せ論理回路テストモードにおけるＣＬＫパッド、ＭＯＤＥパッド、ＤＡＴＡＩＮパッド、ＤＡＴＡＯＵＴパッドの信号例と、当該信号によってフリップフロップ回路ＦＦ１～ＦＦ６にラッチされ、Ｑ端子から出力される信号を示す図である。この例においては、まず、電源投入後、パワーオンリセット回路がローレベルになり、セレクター回路ＳＬ２からの出力がローレベルとなる。この結果、ＳＲ信号がローレベルになるが、フリップフロップ回路ＦＦ１～ＦＦ６のＲ端子に対してはＳＲ信号が反転した信号が入力されるため、Ｒ端子にハイレベルが入力される。この結果、フリップフロップ回路ＦＦ１～ＦＦ６がリセットされる。また、フリップフロップ回路ＦＦ６のＱ端子はローレベルとなり、ＤＡＴＡＯＵＴパッドの出力信号はローレベルとなる。電源が安定すると、パワーオンリセット回路がハイレベルになり、セレクター回路ＳＬ２からの出力がハイレベルとなる。この結果、ＳＲ信号がハイレベルになるが、フリップフロップ回路ＦＦ１～ＦＦ６のＲ端子に対してはＳＲ信号が反転した信号が入力されるため、Ｒ端子にローレベルが入力される。この結果、フリップフロップ回路ＦＦ１～ＦＦ６のリセットは解除される。

【0077】

組合せ論理回路テストモードとする場合、上述の図３に示す所定の期間において、ＯＥパッドに所定の信号が入力され、組合せ論理回路テストモードに設定される。図７においては、組合せ論理回路テストモードに設定されたタイミングがタイミングｔ０である。タイミングｔ０におけるフリップフロップ回路ＦＦ１～ＦＦ６のＱ端子の出力およびＤＡＴＡＯＵＴパッドの出力は、上述のリセットによってローレベルＬとなる。

【0078】

組合せ論理回路テストモードにおいて、ＣＬＫパッドに入力するクロック信号およびＭＯＤＥパッドに入力する設定信号は、初期において、ともにローレベルに設定される。この状態は、フリップフロップ回路ＦＦ１～ＦＦ３が、組合せ論理回路ＣＬ１～ＣＬ３への入力信号であるＤ端子への信号を保持（ラッチ）し、フリップフロップ回路ＦＦ４～ＦＦ６が、組合せ論理回路ＣＬ１～ＣＬ３からの出力信号であるＤ端子への信号を保持（ラッチ）する第１の状態である。

【0079】

次に、ＭＯＤＥパッドに入力する設定信号がハイレベルに設定され、フリップフロップ回路ＦＦ１～ＦＦ６の数に相当する６クロック分のクロック信号ＣＬＫを入力する。ＭＯＤＥパッドがハイレベルの状態は、フリップフロップ回路ＦＦ１～ＦＦ６のＳＥ端子に入力される信号がハイレベルの状態であるため、フリップフロップ回路ＦＦ１～ＦＦ６を直列接続したスキャンチェーンが構成されている第２の状態である。

【0080】

組合せ論理回路テストモードにおいては、初期の段階でフリップフロップ回路ＦＦ１～ＦＦ６がリセットされているため、当該６クロック分のクロック信号ＣＬＫに同期して、フリップフロップ回路ＦＦ１～ＦＦ６へとＱ端子の出力であるローレベルＬが順次伝達されていく。この結果、タイミングｔ０～タイミングｔ６までの期間において、フリップフロップ回路ＦＦ６，ＦＦ５，ＦＦ４，ＦＦ３，ＦＦ２，ＦＦ１のデータであるローレベルの信号がＤＡＴＡＯＵＴパッドから順次出力される。図７においては、ローレベルＬがフリップフロップ回路ＦＦ１～ＦＦ６へと順次伝達される様子と、タイミングｔ０～ｔ６までのＤＡＴＡＯＵＴパッドの信号がローレベルＬであることが示されている。

【0081】

さらに、この６クロック分のクロック信号ＣＬＫに同期させて、ＤＡＴＡＩＮパッドには、スキャンテストのためのデータとしてハイレベル又はローレベルの信号ａ１～ａ６がこの順に入力される。図７においては、タイミングｔ１～ｔ６までのそれぞれのタイミングでＤＡＴＡＩＮパッドに入力されている信号を信号ａ１～ａ６として示している。例えば、信号ａ１は、最初のタイミングｔ１でフリップフロップ回路ＦＦ１にラッチされるため、タイミングｔ１以後、スキャンチェーンによって順次伝達された結果、タイミングｔ６においてはフリップフロップ回路ＦＦ６にラッチされた状態になる。

【0082】

当該フリップフロップ回路ＦＦ６にラッチされた信号ａ１はＱ端子から出力されるため、ＤＡＴＡＯＵＴパッドの出力が信号ａ１となる。このような信号の伝達が行われた結果、信号ａ１～ａ６は、フリップフロップ回路ＦＦ１～ＦＦ６を順次伝達し、６クロック分のクロック信号ＣＬＫの入力が終わったタイミングｔ６の後に、フリップフロップ回路ＦＦ６，ＦＦ５，ＦＦ４，ＦＦ３，ＦＦ２，ＦＦ１には、それぞれ、信号ａ１～ａ６が保持されている。

【0083】

次に、ＭＯＤＥパッドがローレベルに設定されると、第１の状態となり、スキャンチェーンが解除される。この状態において、フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３にラッチされ、Ｑ端子から出力されている信号ａ６，ａ５，ａ４のそれぞれは、組合せ論理回路ＣＬ１，Ｃｌ２，ＣＬ３のそれぞれに入力される。さらに、この状態において、クロック信号ＣＬＫが入力される（図７に示すタイミングｔ７）。この結果、フリップフロップ回路ＦＦ１～ＦＦ６は、クロック信号ＣＬＫに応じてラッチ動作を行う。このため、入力信号ａ６，ａ５，ａ４に応じて組合せ論理回路ＣＬ１，Ｃｌ２，ＣＬ３から出力された出力信号は、フリップフロップ回路ＦＦ６，ＦＦ５，ＦＦ４でラッチされ、Ｑ端子から出力される。ここでは、フリップフロップ回路ＦＦ６，ＦＦ５，ＦＦ４のＱ端子から出力される信号を信号ｂ１，ｂ２，ｂ３と呼ぶ。

【0084】

なお、当該クロック信号ＣＬＫにより、フリップフロップ回路ＦＦ３，ＦＦ２，ＦＦ１でもラッチ動作が行われるため、Ｄ端子の信号がラッチされ、フリップフロップ回路ＦＦ３，ＦＦ２，ＦＦ１のＱ端子から出力される。ここでは、フリップフロップ回路ＦＦ３，ＦＦ２，ＦＦ１のＱ端子から出力される信号を信号ｂ４，ｂ５，ｂ６と呼ぶ。この状態においては、ＤＡＴＡＯＵＴパッドからは、フリップフロップ回路ＦＦ６にラッチされた信号ｂ１が出力される。

【0085】

次に、再び、ＭＯＤＥパッドがハイレベルに設定され、スキャンチェーンが形成される第２の状態になる。そして、タイミングｔ８以降の５クロック分のクロック信号ＣＬＫに同期して、フリップフロップ回路にラッチされていた信号ｂ２，ｂ３，ｂ４，ｂ５，ｂ６が順次ＤＡＴＡＯＵＴパッドから出力される。ＤＡＴＡＯＵＴパッドからの出力信号ｂ１～ｂ６の少なくとも一部は、ＤＡＴＡＩＮパッドへの入力信号ａ１～ａ６に応じた値となる。従って、入力信号ａ１～ａ６と出力信号ｂ１～ｂ６とを比較することにより、組合せ論理回路ＣＬ１～ＣＬ３が期待される動作をしているか否かテストすることができる。

【0086】

なお、出力信号ｂ１～ｂ６の出力後に、さらにスキャンテストを継続しても良い。図７においては、第２の状態であるタイミングｔ８～ｔ９においてＤＡＴＡＩＮパッドに信号ａ８～ａ１３を入力し、タイミングｔ９でフリップフロップ回路ＦＦ６～ＦＦ１に信号ａ８～ａ１３をラッチした後に、第１の状態に切り替えてテストを行うタイミングチャートとなっている。むろん、この後にスキャンテストが継続して行われてもよい。

【0087】

以上の構成においては、組合せ論理回路テストモードにおいて、フリップフロップ回路ＦＦ１～ＦＦ６のリセット動作をテストしない構成となっている。このため、リセット動作に利用され、組合せ論理回路テストモードにおいて利用されないパッドを集積回路装置２に設ける必要がない。従って、集積回路装置２を小型化することが可能である。

【0088】

（１－３）リセット動作テストモードにおける動作：
次に、リセット動作テストモードにおける動作を詳細に説明する。リセット動作テストモードは、フリップフロップ回路ＦＦ１～ＦＦ６のリセット動作をテストするモードであり、スキャンチェーンへのデータ入力と、リセット動作と、スキャンチェーンからのデータ出力とが実行される。

【0089】

図８は、リセット動作テストモードにおけるＣＬＫパッド、ＳＥ端子、ＲＥＳＥＴパッド、ＤＡＴＡＩＮパッド、ＤＡＴＡＯＵＴパッドの信号例と、当該信号によってフリップフロップ回路ＦＦ１～ＦＦ６にラッチされ、Ｑ端子から出力される信号を示す図である。この例においては、まず、電源投入後、パワーオンリセット回路がローレベルになり、セレクター回路ＳＬ２からの出力がローレベルとなる。この結果、ＳＲ信号がローレベルになるが、フリップフロップ回路ＦＦ１～ＦＦ６のＲ端子に対してはＳＲ信号が反転した信号が入力されるため、Ｒ端子にハイレベルが入力される。この結果、フリップフロップ回路ＦＦ１～ＦＦ６がリセットされ、フリップフロップ回路ＦＦ６のＱ端子はローレベルとなり、ＤＡＴＡＯＵＴパッドの出力信号はローレベルとなる。電源が安定すると、パワーオンリセット回路がハイレベルになり、セレクター回路ＳＬ２からの出力がハイレベルとなる。この結果、ＳＲ信号がハイレベルになるが、フリップフロップ回路ＦＦ１～ＦＦ６のＲ端子に対してはＳＲ信号が反転した信号が入力されるため、Ｒ端子にローレベルが入力される。この結果、フリップフロップ回路ＦＦ１～ＦＦ６のリセットは解除される。

【0090】

リセット動作テストモードとする場合、上述の図３に示す所定の期間において、ＯＥパッドに所定の信号が入力され、リセット動作テストモードに設定される。図８においては、リセット動作テストモードに設定されたタイミングがタイミングｔ０である。なお、タイミングｔ０におけるフリップフロップ回路ＦＦ１～ＦＦ６のＱ端子の出力およびＤＡＴＡＯＵＴパッドの出力は、上述のリセットによってローレベルＬとなる。

【0091】

リセット動作テストモードにおいて、ＣＬＫパッドに入力するクロック信号は初期においてローレベルに設定される。パワーオンリセット回路がハイレベルを出力することによって、上述のリセットとリセット解除が行われた後、リセット動作テストモードに設定されると、図５に示すようにフリップフロップ回路ＦＦｒのＱ端子がハイレベルになるので、リセット信号ＳＲは、ＲＥＳＥＴパッドに入力される信号と同一になる。リセット動作テストモードにおいては、初期においてＲＥＳＥＴパッドがハイレベルに設定される。

【0092】

さらに、リセット動作テストモードに設定されると、図５に示すようにフリップフロップ回路ＦＦｒのＱ端子がハイレベルになるため、セレクター回路ＳＬ３の出力はハイレベルに固定される。従って、フリップフロップ回路ＦＦ１～ＦＦ６のＳＥ端子に入力される信号はハイレベルになる。図８に示すタイミングｔ０はこの状態を示している。

【0093】

タイミングｔ０においてはＳＥ端子に入力される信号がハイレベルであるため、フリップフロップ回路ＦＦ１～ＦＦ６は、直列接続したスキャンチェーンが構成されている第２の状態である。リセット動作テストモードにおいて、ＳＥ端子に入力される信号はハイレベルの状態に固定されるため、リセット動作テストモードにおいては、第２の状態が維持される。

【0094】

この後、フリップフロップ回路ＦＦ１～ＦＦ６の数に相当する６クロック分のクロック信号ＣＬＫが入力される。リセット動作テストモードにおいては、初期の段階でフリップフロップ回路ＦＦ１～ＦＦ６がリセットされているため、当該６クロック分のクロック信号ＣＬＫに同期して、フリップフロップ回路ＦＦ１～ＦＦ６へとＱ端子の出力が順次伝達されていく。この結果、タイミングｔ０～タイミングｔ６までの期間において、フリップフロップ回路ＦＦ６，ＦＦ５，ＦＦ４，ＦＦ３，ＦＦ２，ＦＦ１のデータであるローレベルの信号がＤＡＴＡＯＵＴパッドから順次出力される。図８においては、ローレベルＬがフリップフロップ回路ＦＦ１～ＦＦ６へと順次伝達される様子と、タイミングｔ０～ｔ６までのＤＡＴＡＯＵＴパッドの信号がローレベルＬであることが示されている。

【0095】

さらに、この６クロック分のクロック信号ＣＬＫに同期させて、ＤＡＴＡＩＮパッドには、スキャンテストのためのデータとしてハイレベル又はローレベルの信号ａ１～ａ６がこの順に入力される。この結果、信号ａ１～ａ６は、フリップフロップ回路ＦＦ１～ＦＦ６を順次伝達し、６クロック分のクロック信号ＣＬＫの入力が終わったタイミングｔ６の後に、フリップフロップ回路ＦＦ６，ＦＦ５，ＦＦ４，ＦＦ３，ＦＦ２，ＦＦ１には、それぞれ、信号ａ１～ａ６が保持されている。

【0096】

図８においては、タイミングｔ１～ｔ６までのそれぞれのタイミングでＤＡＴＡＩＮパッドに入力されている信号ａ１～ａ６として示している。例えば、信号ａ１は、最初のタイミングｔ１でフリップフロップ回路ＦＦ１にラッチされるため、スキャンチェーンによって順次伝達された結果、タイミングｔ６においてはフリップフロップ回路ＦＦ６にラッチされた状態になる。当該フリップフロップ回路ＦＦ６にラッチされた信号ａ１はＱ端子から出力されるため、ＤＡＴＡＯＵＴパッドの出力が信号ａ１となる。

【0097】

次に、タイミングｔ７においてＲＥＳＥＴパッドにハイレベルからローレベルに変化し、さらにローレベルからハイレベルに変化するパルス信号が入力されると、フリップフロップ回路ＦＦ１～ＦＦ６がリセットされ、フリップフロップ回路ＦＦ１～ＦＦ６のＱ端子がローレベルＬとなる。この状態で、タイミングｔ８以降にクロック信号ＣＬＫが入力されると、クロック信号ＣＬＫに同期して、フリップフロップ回路にラッチされていたローレベルＬが順次ＤＡＴＡＯＵＴパッドから出力される。従って、当該出力が全てローレベルＬになっているか否か判定することにより、フリップフロップ回路ＦＦ１～ＦＦ６が正常にリセットされているか否かや、スキャンチェーンおよび各フリップフロップ回路ＦＦ１～ＦＦ６への信号線の経路が適正であるか否かなどをテストすることができる。

【0098】

なお、一連のローレベルＬの信号の出力後に、さらにスキャンテストを継続しても良い。図８においては、タイミングｔ８～ｔ９においてＤＡＴＡＩＮパッドに信号ａ８～ａ１３を入力し、タイミングｔ９でフリップフロップ回路ＦＦ６～ＦＦ１に信号ａ８～ａ１３をラッチした後に、リセットを行ってテストを行うタイミングチャートとなっている。むろん、この後にスキャンテストが継続して行われてもよい。

【0099】

以上の構成においては、リセット動作テストモードにおいて、組合せ論理回路ＣＬ１～ＣＬ３の動作をテストしない構成となっている。このため、スキャンチェーンの解除に利用され、リセット動作テストモードにおいて利用されないパッドを集積回路装置２に設ける必要がない。従って、集積回路装置２を小型化することが可能である。

【0100】

なお、本実施形態においては、以上のように、組合せ論理回路テストモードにおいてリセット動作のテストを行わず、リセット動作テストモードにおいて組合せ論理回路の動作のテストを行わないため、パッド数を少なくすることができる。このため、組合せ論理回路テストモードの後にリセット動作をテストしたり、リセット動作テストモードの後に組合せ論理回路の動作をテストしたりするためには、集積回路装置２への通電を一旦停止する。すなわち、通電を停止し、再度電源を投入してモードを設定すれば、任意のテストモードとすることができる。

【0101】

（２）他の実施形態：
上述の実施形態は本発明を実施するための例であり、他にも種々の実施形態を採用可能である。また、本発明の一実施形態にかかる集積回路装置の適用対象は限定されず、種々の装置、例えば、各種の電子機器、車両の電装品等に使用可能である。さらに、集積回路が備える組合せ論理回路による演算は、ＰＬＬ回路に用いられる演算に限定されず、他にも種々の演算に利用されて良い。さらに、テストを実行するシーケンスは、図７，図８に限定されず、例えば、図７のタイミングｔ７においてクロック信号ＣＬＫが複数回入力されても良い。また、モードを移行するシーケンスも、図３に限定されない。

【0102】

さらに、上述の実施形態を構成する素子や回路に各種の変更が加えられてもよい。例えば、同一のパッドを異なる回路に対して電気的に接続するための構成は、図２示す構成に限定されず、種々の構成で実現可能である。具体的には、パワーオンリセット回路の出力をセレクター回路ＳＬ３の入力１に電気的に接続する構成や、セレクター回路の代わりにＡＮＤ回路等を使って同等の機能が実現される構成等であっても良い。さらに、上述の実施形態は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）であるが、他の方式の発振器、例えば、ＴＣＸＯ（Temperature Compensated Crystal Oscillator）やＶＣＸＯ（Voltage Controlled Crystal Oscillator）等であってもよい。

【符号の説明】

【0103】

１…発振器、２…発振回路、３…振動子、１０…発振用回路、２０…フラクショナルＮ－ＰＬＬ回路、３０…分周回路、４０…出力回路、５０…レギュレーター、６０…レギュレーター、７０…制御回路、８０…シリアルインターフェース回路、９０…不揮発メモリー、Ｄ…入力信号ノード、Ｇ１…第１のゲート回路、Ｇ２…第２のゲート回路、Ｇ３…第３のゲート回路、Ｉｎｖ…ＣＭＯＳインバーター回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】