特許 7622835 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-20

(45)【発行日】2025-01-28

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/07 20060101AFI20250121BHJP

   H01L 25/18 20230101ALI20250121BHJP

   H01L 21/60 20060101ALI20250121BHJP

   H02M 7/48 20070101ALI20250121BHJP

【ＦＩ】

H01L25/04 C

H01L21/60 301A

H01L21/60 321E

H02M7/48 Z

【請求項の数】 15

(21)【出願番号】P 2023525735

(86)(22)【出願日】2022-05-23

(86)【国際出願番号】 JP2022021068

(87)【国際公開番号】W WO2022255139

(87)【国際公開日】2022-12-08

【審査請求日】2023-06-01

(31)【優先権主張番号】P 2021094169

(32)【優先日】2021-06-04

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110003177

【氏名又は名称】弁理士法人旺知国際特許事務所

(72)【発明者】

【氏名】山野 彰生

【審査官】庄司 一隆

(56)【参考文献】

【文献】国際公開第２０２０／０５９２８５（ＷＯ，Ａ１）

【文献】特開２０１４－０１１２２５（ＪＰ，Ａ）

【文献】特開２０１９－１１４７２７（ＪＰ，Ａ）

【文献】国際公開第２０１３／１７９５４７（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２１／６０

Ｈ０２Ｍ ７／４８

(57)【特許請求の範囲】

【請求項1】

第１導電パターンおよび第２導電パターンを有する導電パターンと、
前記第１導電パターン上に各々配置された第１半導体素子および第２半導体素子と、を備え、
前記第１導電パターンは、前記第１半導体素子と重なる第１入力領域と、前記第２半導体素子と重なる第２入力領域とを含み、
前記第１半導体素子および前記第２半導体素子の各々は、
前記第１導電パターンに対向する第１主面に設けられ、前記第１導電パターンと電気的に接続する第１主電極と、
前記第１主面と反対側の第２主面に設けられた第２主電極と、を備え、
前記第１半導体素子の前記第２主電極と、前記第２半導体素子の前記第２主電極とは、ワイヤまたはリボンである第１配線部材によって相互に接続され、
前記第２半導体素子の前記第２主電極と、前記第２導電パターンとは、前記ワイヤまたは前記リボンである第２配線部材によって相互に接続され、
前記第１入力領域から前記第１半導体素子を経由して前記第２導電パターンに流れる電流（ｉ１）に対する、前記第２入力領域から前記第２半導体素子を経由して前記第２導電パターンに流れる電流（ｉ２）の比（ｉ２／ｉ１）は、０．９０以上１．１０以下であり、
前記第１半導体素子における前記第１主電極と前記第２主電極との間の抵抗および前記第１半導体素子と前記第１導電パターンとの接続層の抵抗の和は、前記第２半導体素子における前記第１主電極と前記第２主電極との間の抵抗および前記第２半導体素子と前記第１導電パターンとの接続層の抵抗の和よりも小さい、
半導体装置。

【請求項2】

前記電流（ｉ１）に対する前記電流（ｉ２）の比（ｉ２／ｉ１）は、０．９３以上１．０７以下である、
請求項１記載の半導体装置。

【請求項3】

前記電流（ｉ１）に対する前記電流（ｉ２）の比（ｉ２／ｉ１）は、０．９５以上１．０５以下である、
請求項１または２記載の半導体装置。

【請求項4】

第１導電パターンおよび第２導電パターンを有する導電パターンと、
前記第１導電パターン上に各々配置された第１半導体素子および第２半導体素子と、を備え、
前記第１導電パターンは、前記第１半導体素子と重なる第１入力領域と、前記第２半導体素子と重なる第２入力領域とを含み、
前記第１半導体素子および前記第２半導体素子の各々は、
前記第１導電パターンに対向する第１主面に設けられ、前記第１導電パターンと電気的に接続する第１主電極と、
前記第１主面と反対側の第２主面に設けられた第２主電極と、を備え、
前記第１半導体素子の前記第２主電極と、前記第２半導体素子の前記第２主電極とは、ワイヤまたはリボンである第１配線部材によって相互に接続され、
前記第２半導体素子の前記第２主電極と、前記第２導電パターンとは、前記ワイヤまたは前記リボンである第２配線部材によって相互に接続され、
前記第２入力領域から前記第２半導体素子を経由して前記第２半導体素子の前記第２主電極と前記第２配線部材との接続点に至る第２経路における抵抗（Ｒ２）に対する、前記第１入力領域から前記第１半導体素子および第１配線部材を経由して前記接続点に至る第１経路における抵抗（Ｒ１）の比（Ｒ１／Ｒ２）は、０．９０以上１．１０以下であり、
前記第１半導体素子における前記第１主電極と前記第２主電極との間の抵抗および前記第１半導体素子と前記第１導電パターンとの接続層の抵抗の和は、前記第２半導体素子における前記第１主電極と前記第２主電極との間の抵抗および前記第２半導体素子と前記第１導電パターンとの接続層の抵抗の和よりも小さい、
半導体装置。

【請求項5】

前記抵抗（Ｒ２）に対する前記抵抗（Ｒ１）の比（Ｒ１／Ｒ２）は、０．９３以上１．０７以下である、
請求項４記載の半導体装置。

【請求項6】

前記抵抗（Ｒ２）に対する前記抵抗（Ｒ１）の比（Ｒ１／Ｒ２）は、０．９５以上１．０５以下である、
請求項４または５記載の半導体装置。

【請求項7】

前記第１導電パターンは、前記第１入力領域と前記第２入力領域との間の中間領域を含み、
前記第１配線部材の抵抗は、前記中間領域の抵抗と同一である、
請求項１から６のいずれか１項記載の半導体装置。

【請求項8】

前記第１導電パターンは、前記第１入力領域と前記第２入力領域との間の中間領域を含み、
前記中間領域の断面積は、前記第１入力領域の断面積よりも小
さい、
請求項１から７のいずれか１項記載の半導体装置。

【請求項9】

前記中間領域に、前記第１導電パターンの一部が除去されたトレンチが設けられている、
請求項８記載の半導体装置。

【請求項10】

前記第１配線部材および前記第２配線部材は、前記第１半導体素子の前記第２主電極、前記第２半導体素子の前記第２主電極、および前記第２導電パターンにステッチボンディングされた単一の前記ワイヤまたは前記リボンである、
請求項１から９のいずれか１項記載の半導体装置。

【請求項11】

前記第１配線部材および前記第２配線部材である前記単一の前記ワイヤまたは前記リボンに加えて、前記第２半導体素子の前記第２主電極と前記第２導電パターンとを接続する前記ワイヤまたは前記リボンである第３配線部材が更に設けられている、
請求項１０記載の半導体装置。

【請求項12】

前記第２半導体素子は、前記第２導電パターンに対して第１軸に沿って間隔を置いて配置されており、
前記第１半導体素子は、前記第２半導体素子に対して前記第１軸に沿って間隔を置いて配置されており、
前記第１配線部材および前記第２配線部材は、前記第１軸に沿って延在する、
請求項１から１１のいずれか１項記載の半導体装置。

【請求項13】

前記第１半導体素子および前記第２半導体素子の各々は、
平面視した際に互いに対向する一対の長辺および互いに対向する一対の短辺を有する矩形を呈し、
前記短辺が前記第１軸に沿うように前記第１導電パターン上に配置されている、
請求項１２記載の半導体装置。

【請求項14】

前記第１半導体素子の前記第２主面および前記第２半導体素子の前記第２主面には、
ゲート電極と、
前記ゲート電極と電気的に接続するゲートランナーと、が設けられており、
前記ゲートランナーは、前記第２主面の前記長辺に平行に配置されている、
請求項１３記載の半導体装置。

【請求項15】

前記第１半導体素子および前記第２半導体素子は、ＲＣ－ＩＧＢＴ(Reverse Conducting Insulated Gate Bipolar Transistor)である、
請求項１から１４のいずれか１項記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

従来、半導体装置の小型化および大電流化のため、複数の半導体素子を導電パターン上に面積効率よく配置させる技術が開発されている。例えば下記特許文献１には、絶縁基板上の導電パターンと、複数の半導体素子とが一方向に並んだ配置が開示されている。半導体素子には、絶縁基板に対向する裏面に第１主電極が、おもて面に第２主電極が形成されている。複数の半導体素子の第２主電極間は、ワイヤをステッチボンディングすることにより接続されている。複数の半導体素子の第２主電極と導電パターンとの間は、複数の半導体素子の第２主電極間を接続するワイヤを、更に導電パターンにステッチボンディングすることにより接続されている。

【先行技術文献】

【特許文献】

【0003】

【文献】国際公開第２０１９／０４４７４８号

【発明の概要】

【発明が解決しようとする課題】

【0004】

上述した従来技術では、第２主電極と導電パターンとを接続するワイヤを複数の半導体素子に対して個別に設けなくてよいため、半導体素子の実装可能面積が大きくなり、半導体装置の大容量化が実現される。一方で、各半導体素子の第２主電極から導電パターンまでの経路における抵抗値が不均衡になり、複数の半導体素子それぞれに流れる電流が不均衡になる。これにより、電流が相対的に大きい半導体素子において、ワイヤ接合部分の温度が相対的に高くなり、半導体素子のパワーサイクル耐量（所定電流のオン／オフの繰り返しによる破壊サイクル数）、短絡耐量およびＩ^２ｔ耐量等が低下し、半導体装置の長期信頼性が保てなくなる可能性がある。

【課題を解決するための手段】

【0005】

上記課題を解決するために本開示の半導体装置は、第１導電パターンおよび第２導電パターンを有する導電パターンと、前記第１導電パターン上に各々配置された第１半導体素子および第２半導体素子と、を備え、前記第１導電パターンは、前記第１半導体素子と重なる第１入力領域と、前記第２半導体素子と重なる第２入力領域とを含み、前記第１半導体素子および前記第２半導体素子の各々は、前記第１導電パターンに対向する第１主面に設けられ、前記第１導電パターンと電気的に接続する第１主電極と、前記第１主面と反対側の第２主面に設けられた第２主電極と、を備え、前記第１半導体素子の前記第２主電極と、前記第２半導体素子の前記第２主電極とは、ワイヤまたはリボンである第１配線部材によって相互に接続され、前記第２半導体素子の前記第２主電極と、前記第２導電パターンとは、前記ワイヤまたは前記リボンである第２配線部材によって相互に接続され、前記第１入力領域から前記第１半導体素子を経由して前記第２導電パターンに流れる電流（ｉ１）に対する、前記第２入力領域から前記第２半導体素子を経由して前記第２導電パターンに流れる電流（ｉ２）の比（ｉ２／ｉ１）は、０．９０以上１．１０以下である。

【0006】

また、本開示の半導体装置は、第１導電パターンおよび第２導電パターンを有する導電パターンと、前記第１導電パターン上に各々配置された第１半導体素子および第２半導体素子と、を備え、前記第１導電パターンは、前記第１半導体素子と重なる第１入力領域と、前記第２半導体素子と重なる第２入力領域とを含み、前記第１半導体素子および前記第２半導体素子の各々は、前記第１導電パターンに対向する第１主面に設けられ、前記第１導電パターンと電気的に接続する第１主電極と、前記第１主面と反対側の第２主面に設けられた第２主電極と、を備え、前記第１半導体素子の前記第２主電極と、前記第２半導体素子の前記第２主電極とは、ワイヤまたはリボンである第１配線部材によって相互に接続され、前記第２半導体素子の前記第２主電極と、前記第２導電パターンとは、前記ワイヤまたは前記リボンである第２配線部材によって相互に接続され、前記第２入力領域から前記第２半導体素子を経由して前記第２半導体素子の前記第２主電極と前記第２配線部材との接続点に至る第２経路における抵抗（Ｒ２）に対する、前記第１入力領域から前記第１半導体素子および第１配線部材を経由して前記接続点に至る第１経路における抵抗（Ｒ１）の比（Ｒ１／Ｒ２）は、０．９０以上１．１０以下である。

【図面の簡単な説明】

【0007】

【図1】実施形態にかかる半導体装置１０の平面図である。

【図2】実施形態にかかる半導体ユニット２０の平面図である。

【図3】実施形態にかかる半導体ユニット２０の断面図である。

【図4】実施形態にかかる半導体ユニット２０で構成される回路構成図である。

【図5】図３に示される半導体ユニットの断面図の領域Ｚを拡大した断面図である。

【図6】図３に示される半導体ユニットの断面図の領域Ｚを拡大した断面図である。

【図7】図３に示される半導体ユニットの断面図の領域Ｚを拡大した断面図である。

【図8】図５に示される構成の等価回路図である。

【図9】トレンチＴが設けられた半導体装置１０の平面図である。

【図10】室温における半導体素子のＩ－Ｖカーブの一例を示すグラフである。

【図11】１７５℃における半導体素子のＩ－Ｖカーブの一例を示すグラフである。

【図12】抵抗Ｒｗ２およびＲｐ３の範囲を示すグラフである。

【発明を実施するための形態】

【0008】

以下、図面を参照しながら本開示にかかる実施形態を説明する。なお、図面において各部の寸法および縮尺は実際のものと適宜異なる。また、以下に記載する実施形態は、本開示の好適な具体例である。このため、以下の実施形態には、技術的に好ましい種々の限定が付されている。しかし、本開示の範囲は、以下の説明において特に本開示を限定する旨の記載がない限り、これらの形態に限られるものではない。

【0009】

図１は、実施形態にかかる半導体装置１０の平面図である。半導体装置１０は、放熱基板１１と、ボンディングワイヤ１２ａ～１２ｅにより電気的に接続された半導体ユニット２０ａ～２０ｆとを有する。放熱基板１１は、熱伝導性に優れた、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金により構成されている。また、放熱基板１１の表面は、耐食性を向上させるために、例えばニッケル等の材料でめっき処理等が施されてもよい。めっき処理等に用いる材料として、ニッケルの他、ニッケル－リン合金、ニッケル－ボロン合金等が用いられてもよい。放熱基板１１には、外部機器に対して取り付けの際に用いられる取り付け孔、半導体ユニット２０ａ～２０ｆに対して電流を入出力するためのコンタクト領域等が適宜形成されている。

【0010】

半導体ユニット２０ａ～２０ｆは、例えば、はんだまたは銀ろう等を介して放熱基板１１のおもて面に一列で配置されている。半導体ユニット２０ａ～２０ｆは、半導体素子（例えば後述する半導体素子２５～２８）が配置されて、必要とされる機能を実現する。なお、図１に示す半導体ユニット２０ａ～２０ｆの個数は一例であって、必要に応じた個数を設置することができる。また、以下では、半導体ユニット２０ａ～２０ｆの総称を半導体ユニット２０とし、その詳細については後述する。なお、ボンディングワイヤ１２ａ～１２ｅは、導電性に優れたアルミニウムや銅等の金属、または、少なくともこれらの一種を含む合金等により形成されている。

【0011】

次に、半導体ユニット２０の構成について、図２～図４を用いて説明する。図２は、実施形態にかかる半導体ユニット２０の平面図であり、図３は、実施形態にかかる半導体ユニット２０の断面図である。なお、図３は、図２の一点鎖線Ｃ－Ｃにおける断面を表している。ただし、図３ではボンディングワイヤ２９の図示が省略されている。また、図４は、実施形態にかかる半導体ユニット２０で構成される回路図である。

【0012】

本実施形態では、半導体ユニット２０は、平面視で矩形を呈する。より詳細には、半導体ユニット２０を構成する絶縁基板２２は、平面視した際に、互いに対向する一対の長辺と、互いに対向する一対の短辺とを有する矩形を呈し、その主面（おもて面および裏面）に、半導体ユニット２０の他の構成部材が配置される。本実施形態では、平面視した際の半導体ユニット２０の短辺に沿ってＸ軸、長辺に沿ってＹ軸を取る。Ｙ軸は、第１軸の一例である。なお、本実施形態におけて、平面視とは、絶縁基板２２のおもて面と垂直な方向から対象物を見ることと同義である。

【0013】

半導体ユニット２０は、第１アーム部（上アーム部）Ａと第２アーム部（下アーム部）Ｂを備え、上下アーム部が形成されている。図４に示すように、第１アーム部Ａは、図示しない外部電源の正極に接続する外部接続端子Ｐ（入力Ｐ）が接続され、外部電源の正極（高電位端子）から負荷へ電流を供給する回路を構成する。なお、負荷は外部接続端子Ｕ（出力Ｕ）に接続されている。第２アーム部Ｂは、外部電源の負極に接続する外部接続端子Ｎ（入力Ｎ）が接続され、負荷から外部電源の負極（低電位端子）へ電流を引き込む回路を構成する。図２および図３に示されるように、半導体ユニット２０は、回路基板２１と、回路基板２１のおもて面に設けられた半導体素子２５～２８とを有している。半導体素子２６および２７は「第１半導体素子」の一例であり、半導体素子２５および２８は「第２半導体素子」の一例である。半導体ユニット２０は、回路基板２１の裏面がはんだまたは銀ろう等（図示省略）を介して放熱基板１１に接合されることにより、放熱基板１１上に配置される（図１参照）。

【0014】

本実施形態では、半導体素子２５～２８は、シリコンまたは炭化シリコンを含んで構成され、ＩＧＢＴ(Insulated Gate Bipolar Transistor)とＦＷＤ(Free Wheeling Diode)が１チップ内に構成されたＲＣ－ＩＧＢＴ(Reverse Conducting Insulated Gate Bipolar Transistor)のスイッチング素子である。ＲＣ－ＩＧＢＴは、ＩＧＢＴとＦＷＤとが逆並列で接続された回路を有する。

【0015】

本実施形態では、半導体素子２５～２８は、平面視で矩形を呈する。より詳細には、半導体素子２５～２８のおもて面および裏面は、平面視した際に、互いに対向する一対の長辺と、互いに対向する一対の短辺とを有する矩形を呈する。各半導体素子２５～２８は、その長辺がＸ軸に、その短辺がＹ軸に、それぞれ沿って延在するように配置される。

【0016】

半導体素子２５～２８は、例えば、第１主面である裏面に第１主電極である入力電極（コレクタ電極、例えば図３に半導体素子２５の入力電極２５ｄ、半導体素子２６の入力電極２６ｄを示す）を備える。また、半導体素子２５～２８は、第２主面であるおもて面に、制御電極（ゲート電極２５ａ～２８ａ）と、第２主電極である出力電極（エミッタ電極）２５ｂ～２８ｂを備える。ゲート電極２５ａ～２８ａは、半導体素子２５～２８のおもて面の一方の長辺の近傍、かつ当該長辺の中央付近に位置する。また、出力電極２５ｂ～２８ｂは、半導体素子２５～２８のおもて面のゲート電極２５ａ～２８ａ以外の部分に形成されている。また、半導体素子２５～２８のおもて面には、ゲート電極２５ａ～２８ａと電気的に接続するゲートランナー２５ｃ～２８ｃが設けられている。ゲートランナー２５ｃ～２８ｃは、ゲート電極２５ａ～２８ａに供給されるゲート制御信号を半導体素子２５～２８の全体に遅延なく伝達するために設けられている。本実施形態では、ゲートランナー２５ｃ～２８ｃは、半導体素子２５～２８の短辺の中央付近に、半導体素子２５～２８の長辺と平行に配置されている。

【0017】

回路基板２１は、絶縁基板２２と、絶縁基板２２の裏面に接合された金属板２３とを有している。絶縁基板２２は、熱伝導性に優れた、酸化アルミニウム、窒化アルミニウムまたは窒化珪素等の高熱伝導性のセラミックスにより形成されている。金属板２３は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等の金属により形成されている。更に、回路基板２１は、絶縁基板２２のおもて面に形成された導電パターン２４ａ～２４ｅをそれぞれ有している。導電パターン２４ａ～２４ｅは、導電性に優れた銅あるいは銅合金等の金属により形成されている。導電パターン２４ａ～２４ｅの表面には、耐食性を向上させるために、例えばニッケル等の材料を用いためっき処理等が施されていてもよい。めっき処理等に用いる材料として、ニッケルの他、例えばニッケル－リン合金またはニッケル－ボロン合金等が用いられてもよい。また、導電パターン２４ａ～２４ｅの厚さは、例えば、０．１ｍｍ以上、１ｍｍ以下である。このような構成を有する回路基板２１として、例えば、ＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Brazed)基板を用いることができる。回路基板２１は、半導体素子２５～２８で発生した熱を、導電パターン２４ａ，２４ｃ、絶縁基板２２および金属板２３を介して放熱基板１１に伝導させることができる。なお、回路基板２１は、例えば金属ベース基板や、ダイパッドが形成されたリードフレームであってもよい。

【0018】

導電パターン２４ａは、第１アーム部Ａのコレクタパターンを構成する。導電パターン２４ａは、第１アーム部Ａにおける「第１導電パターン」の一例である。コレクタパターンは、半導体素子（第１アーム部Ａにおいては半導体素子２５，２６）の入力電極（コレクタ電極）が接続される導電パターンである。導電パターン２４ａは、略矩形状を成しており、図２中下側にコンタクト領域２４ａ１を含む部分が突出している。図４等に示すように、コンタクト領域２４ａ１には、外部電源の正極と接続する外部接続端子Ｐが接続される。導電パターン２４ａ上には、半導体素子２５，２６が、Ｙ軸に沿って間隔をあけて配置されている。より詳細には、半導体素子２５，２６は、第１の長辺と第２の長辺とを有する。第１の長辺は、ゲート電極２５ａ，２６ａに近接して配置されるとともに、後述する導電パターン２４ｂの接続領域２４ｂ１に近接して配置される。第２の長辺は、ゲート電極２５ａ，２６ａから離れた位置に配置されるとともに、後述する導電パターン２４ｃの接続領域２４ｃ３に近接して配置される。したがって、ゲート電極２５ａ，２６ａは、絶縁基板２２の短辺（図２中下側）に向いている。導電パターン２４ａと半導体素子２５，２６とは、はんだ層３０（３０Ａ，３０Ｂ）を介して接合されており、半導体素子２５，２６の裏面に形成されたコレクタ電極と導電パターン２４ａとが電気的に接続する。

【0019】

なお、第１アーム部Ａに配置される半導体素子は、３つ以上であってもよい。その場合も、半導体素子は、ゲート電極が接続される導電パターン２４ｂの接続領域２４ｂ１を向いてゲート電極が一列に配列するように配置される。

【0020】

導電パターン２４ｂは、第１アーム部Ａの制御パターンを構成する。制御パターンは、半導体素子（第１アーム部Ａにおいては半導体素子２５，２６）の制御電極（ゲート電極）が接続される導電パターンである。導電パターン２４ｂは、Ｙ軸に沿って並んだ半導体素子２５，２６のゲート電極２５ａ，２６ａの延長線上に位置する接続領域２４ｂ１を有する。接続領域２４ｂ１には、半導体素子２５，２６のゲート電極２５ａ，２６ａと接続されたボンディングワイヤ２９ａが接続されている。また、導電パターン２４ｂは、ゲート用の外部接続端子Ｇ１が接続されるコンタクト領域２４ｂ２を有する。導電パターン２４ｂは、図２において、接続領域２４ｂ１を含む部分から、絶縁基板２２の下側の短辺（Ｘ軸）に沿って、半導体素子２５，２６の配列と垂直に延びている。

【0021】

導電パターン２４ｃは、第１アーム部Ａのエミッタパターンおよび第２アーム部Ｂのコレクタパターンを構成する。導電パターン２４ｃは、第１アーム部Ａにおける「第２導電パターン」の一例である。また、導電パターン２４ｃは、第２アーム部Ｂにおける「第１導電パターン」の一例である。エミッタパターンは、半導体素子（第１アーム部Ａにおいては半導体素子２５，２６）の出力電極（エミッタ電極）が接続される導電パターンである。導電パターン２４ｃは、絶縁基板２２の右側の長辺に沿って延在する略矩形の第１領域２４ｃ１と、絶縁基板２２の上側の短辺に沿って延在する略矩形の第２領域２４ｃ２とを有し、全体として略Ｌ字型状を呈している。

【0022】

第２領域２４ｃ２は、第１アーム部Ａのエミッタパターンを構成する。第２領域２４ｃ２のうち、半導体素子２５，２６からＹ軸に沿った延長線上には、半導体素子２５，２６の出力電極２５ｂ，２６ｂから延びるボンディングワイヤ２９ｃおよび半導体素子２５の出力電極２５ｂから延びるシングルボンディングワイヤ２９ｃｘが接続される接続領域２４ｃ３が設けられている。第２領域２４ｃ２には、負荷と接続する外部接続端子Ｕが接続されるコンタクト領域２４ｃ４が設けられている。

【0023】

第１領域２４ｃ１は、第２アーム部Ｂのコレクタパターンを構成する。第１領域２４ｃ１には半導体素子２７，２８がＹ軸に沿って間隔をあけて配置されている。より詳細には、半導体素子２７，２８は、第３の長辺と第４の長辺とを有する。第３の長辺は、ゲート電極２７ａ，２８ａに近接して配置される。第４の長辺は、後述する導電パターン２４ｄの接続領域２４ｄ１に近接し、ゲート電極２７ａ，２８ａから離れた位置に配置される。したがって、ゲート電極２７ａ，２８ａは、絶縁基板２２の短辺（図２中上側）に向いている。導電パターン２４ｃの第１領域２４ｃ１と半導体素子２７，２８とは、図示しないはんだ層を介して接合されており、半導体素子２７，２８の裏面に形成されたコレクタ電極と導電パターン２４ｃとが電気的に接続する。

【0024】

なお、第２アーム部Ｂに配置される半導体素子は、３つ以上であってもよい。その場合も、半導体素子は、ゲート電極が接続される導電パターン２４ｅの接続領域２４ｅ１を向いてゲート電極が一列に配列するように配置される。

【0025】

導電パターン２４ｄは、第２アーム部Ｂの制御パターンを構成する。導電パターン２４ｄは、Ｙ軸に沿って並んだ半導体素子２７，２８のゲート電極２７ａ，２８ａの延長線上に位置する接続領域２４ｄ１を有する。接続領域２４ｄ１には、半導体素子２７，２８のゲート電極２７ａ，２８ａと接続されたボンディングワイヤ２９ｂが接続されている。また、導電パターン２４ｄは、ゲート用の外部接続端子Ｇ２が接続されるコンタクト領域２４ｄ２を有する。導電パターン２４ｄは、図２において、接続領域２４ｄ１を含む部分から、絶縁基板２２の上側の短辺（Ｘ軸）に沿って、半導体素子２７，２８の配列と垂直に延びている。

【0026】

導電パターン２４ｅは、第２アーム部Ｂのエミッタパターンを構成する。導電パターン２４ｅは、第２アーム部Ｂにおける「第２導電パターン」の一例である。導電パターン２４ｅのうち、半導体素子２７，２８からＹ軸に沿った延長線上には、半導体素子２７，２８の出力電極２７ｂ，２８ｂから延びるボンディングワイヤ２９ｄおよび半導体素子２８の出力電極２８ｂから延びるシングルボンディングワイヤ２９ｄｘが接続される接続領域２４ｅ１が設けられている。導電パターン２４ｅには、外部接続端子（図示省略）が接続されるコンタクト領域２４ｅ２が設けられている。図４等に示すように、コンタクト領域２４ｅ２には、外部電源の負極と接続する外部接続端子Ｎが接続される。

【0027】

ボンディングワイヤ２９ａ～２９ｄ（シングルボンディングワイヤ２９ｃｘ，２９ｄｘを含む）は、半導体素子２５～２８と導電パターン２４とを接続する配線部材の一例である。ボンディングワイヤ２９ａ～２９ｄは、導電性に優れたアルミニウム、銅等の金属、または、少なくともこれらの一種を含む合金等により構成されている。また、ボンディングワイヤ２９ａ～２９ｄの径は、１００μｍ以上、１ｍｍ以下であることが好ましい。

【0028】

本実施形態では、配線部材としてワイヤを用いるが、配線部材としてリボン（ribbon wire）を用いてもよい。ワイヤは線状の部材であり、ワイヤ内で電流は１次元的に流れる。これに対して、リボンは所定の幅を有する帯状の部材であり、リボン内で電流は２次元的に流れる。なお、この他半導体装置における配線部材としてリードフレームが知られている。リードフレームは板状の部材であり、リードフレーム内で電流は３次元的に流れる。リードフレームは、ワイヤやリボンと比較して抵抗が小さい等の利点はあるものの、半導体素子２５～２８や導電パターン２４に対する接続に際して工程が複雑になるなど、本実施形態への適用は困難であるため、本実施形態における配線部材はワイヤまたはリボンであるものとする。

【0029】

ボンディングワイヤ２９ａは、半導体素子２５のゲート電極２５ａ、半導体素子２６のゲート電極２６ａ、および接続領域２４ｂ１にステッチボンディングされた単一のワイヤである。なお、ステッチボンディングとは、３箇所以上のボンディングにおいて、最初のボンディングから１つ以上の中間点のボンディングを経て最後のボンディングまで連続的に単一のワイヤで接続されているボンディングである。ボンディングワイヤ２９ａは、ゲート電極２５ａとゲート電極２６ａと接続領域２４ｂ１とに連続的に接合され、これらを電気的に接続する。ボンディングワイヤ２９ａは、ゲート電極２５ａ，２６ａへの制御電流が流れるゲートワイヤとして機能する。図２に示されるように、ゲート電極２５ａとゲート電極２６ａと接続領域２４ｂ１とは、Ｙ軸に沿って一列に配置されている。よって、ボンディングワイヤ２９ａもＹ軸に沿って延在している。

【0030】

ボンディングワイヤ２９ｂは、半導体素子２８のゲート電極２８ａ、半導体素子２７のゲート電極２７ａ、および接続領域２４ｄ１にステッチボンディングされた単一のワイヤである。ボンディングワイヤ２９ｂは、ゲート電極２８ａとゲート電極２７ａと接続領域２４ｄ１とに連続的に接合され、これらを電気的に接続する。ボンディングワイヤ２９ｂは、ゲート電極２７ａ，２８ａへの制御電流が流れるゲートワイヤとして機能する。図２に示されるように、ゲート電極２８ａとゲート電極２７ａと接続領域２４ｄ１とは、Ｙ軸に沿って一列に配置されている。よって、ボンディングワイヤ２９ｂもＹ軸に沿って延在している。

【0031】

ボンディングワイヤ２９ｃは、半導体素子２５の出力電極２５ｂ、半導体素子２６の出力電極２６ｂ、および導電パターン２４ｃを電気的に接続する。ボンディングワイヤ２９ｃは、出力電極（エミッタ電極）２５ｂ，２６ｂからの出力電流が流れるエミッタワイヤとして機能する。より詳細には、出力電極２６ｂ上の２箇所と、出力電極２５ｂ上の２箇所と、接続領域２４ｃ３上の１箇所の計５箇所で、１本のワイヤがステッチボンディングされることにより、ボンディングワイヤ２９ｃが形成されている。ステッチボンディングによりステッチが形成される箇所（以下「ステッチ箇所」という）は、半導体素子２５，２６の短辺、すなわちＹ軸に沿って並んでおり、よって、ボンディングワイヤ２９ｃは、ボンディングワイヤ２９ａと同様にＹ軸に沿って延在している。各出力電極２５ｂ，２６ｂにおけるステッチ箇所は、ゲートランナー２５ｃ，２６ｃを挟んで反対側に位置する。

【0032】

図５は、図３に示される半導体ユニットの断面図の領域Ｚを拡大した断面図である。例えば図５に示すように、１本のボンディングワイヤ２９ｃは、５つのボンディング箇所があって、そのうち３つのステッチ箇所を境界として４個の部分ワイヤ２９ｃ１～２９ｃ４に区分される。部分ワイヤ２９ｃ１は、ボンディングワイヤ２９ｃのうち、半導体素子２６の出力電極２６ｂ上のボンディング箇所Ｐ１と、ボンディング箇所Ｐ１からＹ軸に沿って離れた出力電極２６ｂ上のステッチ箇所Ｐ２との間の部分である。部分ワイヤ２９ｃ２は、ボンディングワイヤ２９ｃのうち、半導体素子２６の出力電極２６ｂ上のステッチ箇所Ｐ２と、半導体素子２５の出力電極２５ｂ上のステッチ箇所Ｐ３との間の部分である。部分ワイヤ２９ｃ２は、「第１配線部材」の一例である。部分ワイヤ２９ｃ３は、ボンディングワイヤ２９ｃのうち、半導体素子２５の出力電極２５ｂ上のステッチ箇所Ｐ３と、ステッチ箇所Ｐ３からＹ軸に沿って離れた出力電極２５ｂ上のステッチ箇所Ｐ４との間の部分である。部分ワイヤ２９ｃ４は、ボンディングワイヤ２９ｃのうち、半導体素子２５の出力電極２５ｂ上のステッチ箇所Ｐ４と、導電パターン２４ｃの接続領域２４ｃ３上のボンディング箇所Ｐ５との間の部分である。部分ワイヤ２９ｃ４は、「第２配線部材」の一例である。なお、図２では、ボンディングワイヤ２９ｃが４本の場合が示されているが、ボンディングワイヤ２９ｃの本数は任意である。

【0033】

また、図２、５では、１本のワイヤ（ボンディングワイヤ２９ｃ）により、出力電極２６ｂ上の２箇所と、出力電極２５ｂ上の２箇所と、接続領域２４ｃ３上の１箇所の計５箇所がステッチボンディングされているが、これに限らない。少なくとも、出力電極２６ｂ上の１箇所以上と、出力電極２５ｂ上の１箇所以上と、接続領域２４ｃ３上の１箇所以上がステッチボンディングされていればよい。この場合でも、「第１配線部材」は、出力電極２６ｂ上の出力電極２５ｂに最も近いボンディング箇所と出力電極２５ｂ上の出力電極２６ｂに最も近いボンディング箇所との間の部分ワイヤであってよい。また、「第２配線部材」は、出力電極２５ｂ上の導電パターン２４ｃ（接続領域２４ｃ３）に最も近いボンディング箇所と接続領域２４ｃ３上の出力電極２５ｂに最も近いボンディング箇所との間の部分ワイヤであってよい。

【0034】

ボンディングワイヤ２９ｄは、半導体素子２７の出力電極２７ｂ、出力電極２８ｂ、および導電パターン２４ｅを電気的に接続する。ボンディングワイヤ２９ｄは、出力電極（エミッタ電極）２７ｂ，２８ｂからの出力電流が流れるエミッタワイヤとして機能する。より詳細には、出力電極２７ｂ上の２箇所と、出力電極２８ｂ上の２箇所と、接続領域２４ｅ１上の１箇所の計５箇所で、１本のワイヤがステッチボンディングされることにより、ボンディングワイヤ２９ｄが形成されている。ステッチ箇所は、半導体素子２７，２８の短辺、すなわちＹ軸に沿って並んでおり、よって、ボンディングワイヤ２９ｄは、ボンディングワイヤ２９ｂと同様にＹ軸に沿って延在している。各出力電極２７ｂ，２８ｂにおけるステッチ箇所は、ゲートランナー２７ｃ，２８ｃを挟んで反対側に位置する。

【0035】

シングルボンディングワイヤ２９ｃｘは、半導体素子２５の出力電極２５ｂ上の１箇所と、導電パターン２４ｃの接続領域２４ｃ３上の１箇所とに接合され、出力電極２５ｂと導電パターン２４ｃを電気的に接続する。シングルボンディングワイヤ２９ｃｘは、「第３配線部材」の一例である。シングルボンディングワイヤ２９ｃｘは、出力電極（エミッタ電極）２５ｂからの出力電流が流れるエミッタワイヤとして機能する。シングルボンディングワイヤ２９ｃｘは、出力電極２５ｂのうちゲート電極２５ａとゲートランナー２５ｃを挟んで反対側の位置と、接続領域２４ｃ３とでボンディングされている。ボンディング箇所は、半導体素子２５の短辺、すなわちＹ軸に沿って配置されており、よって、シングルボンディングワイヤ２９ｃｘは、ボンディングワイヤ２９ｃと同様にＹ軸に沿って延在する。図２では、シングルボンディングワイヤ２９ｃｘが１本の場合が示されているが、シングルボンディングワイヤ２９ｃｘは２本以上設けられていてもよい。

【0036】

シングルボンディングワイヤ２９ｄｘは、半導体素子２８の出力電極２８ｂ上の１箇所と、導電パターン２４ｅの接続領域２４ｅ１上の１箇所とに接合され、出力電極２８ｂと導電パターン２４ｅを電気的に接続する。シングルボンディングワイヤ２９ｄｘは、出力電極（エミッタ電極）２８ｂからの出力電流が流れるエミッタワイヤとして機能する。シングルボンディングワイヤ２９ｄｘは、出力電極２８ｂのうちゲート電極２８ａとゲートランナー２８ｃを挟んで反対側の位置と、接続領域２４ｅ１とでボンディングされている。ボンディング箇所は、半導体素子２８の短辺、すなわちＹ軸に沿って配置されており、よって、シングルボンディングワイヤ２９ｄｘは、ボンディングワイヤ２９ｄと同様にＹ軸に沿って延在する。図２では、シングルボンディングワイヤ２９ｄｘが１本の場合が示されているが、シングルボンディングワイヤ２９ｄｘは２本以上設けられていてもよい。

【0037】

半導体素子２５～２８と導電パターン２４ａ～２４ｅとボンディングワイヤ２９ａ，２９ｂ，２９ｃ，２９ｄおよびシングルボンディングワイヤ２９ｃｘ，２９ｄｘにより、図４に示されるインバータ回路が構成される。半導体素子２５，２６と、導電パターン２４ａ，２４ｂ，２４ｃと、ボンディングワイヤ２９ａ，２９ｃ（シングルボンディングワイヤ２９ｃｘを含む）とにより第１アーム部（上アーム部）Ａが構成される。また、半導体素子２７，２８と、導電パターン２４ｃ，２４ｄ，２４ｅと、ボンディングワイヤ２９ｂ，２９ｄ（シングルボンディングワイヤ２９ｄｘを含む）とにより第２アーム部（下アーム部）Ｂが構成される。そして、半導体ユニット２０は、外部電源の正極と接続する外部接続端子Ｐがコンタクト領域２４ａ１に、外部電源の負極と接続する外部接続端子Ｎがコンタクト領域２４ｅ２に、それぞれ接続される。また、半導体ユニット２０は、半導体装置１０の外部の負荷と接続する外部接続端子Ｕがコンタクト領域２４ｃ４に接続される。これにより、半導体ユニット２０は、インバータとして機能する。半導体ユニット２０は、例えば、各コンタクト領域２４ａ１，２４ｃ４，２４ｅ２に外部接続端子（図示省略）が接合され、回路基板２１上の半導体素子２５～２８およびボンディングワイヤ２９ａ～２９ｄが封止部材で封止されていてもよい。この場合の封止部材は、例えば、マレイミド変性エポキシ樹脂、マレイミド変性フェノール樹脂、マレイミド樹脂等の熱硬化性樹脂を用いることができる。

【0038】

このように、本実施形態にかかる半導体ユニット２０は、第１アーム部Ａを構成する複数の半導体素子２５，２６の出力電極２５ｂ，２６ｂと、導電パターン２４ｃの接続領域２４ｃ３が一列に並んで配置される。これらは、出力電極２６ｂ、出力電極２５ｂおよび導電パターン２４ｃの接続領域２４ｃ３でステッチボンディングされたボンディングワイヤ２９ｃで接続されている。すなわち、半導体装置１０において、半導体素子２５は、導電パターン２４ｃに対してＹ軸に沿って間隔を置いて配置されており、半導体素子２６は、半導体素子２５に対してＹ軸に沿って間隔を置いて配置されており、部分ワイヤ２９ｃ２および部分ワイヤ２９ｃ４は、Ｙ軸に沿って延在する。よって、ボンディングワイヤ２９ｃは、半導体素子２５のエミッタワイヤと、半導体素子２６のエミッタワイヤを兼ねることになる。これにより、半導体素子２５の出力電極２５ｂと導電パターン２４ｃ、および、半導体素子２６の出力電極２６ｂと導電パターン２４ｃをそれぞれ別のワイヤで接続するのと比較して、接続領域２４ｃ３を小さくすることができ、その分半導体素子２５，２６の実装面積を大きくすることができる。

【0039】

また、本実施形態では、半導体素子２５，２６の出力電極２５ｂ，２６ｂと、導電パターン２４ｃの接続領域２４ｃ３が、１本のボンディングワイヤ２９ｃがステッチボンディングされることにより接続されている。すなわち、半導体装置１０において、部分ワイヤ２９ｃ２および部分ワイヤ２９ｃ４は、半導体素子２６の出力電極２６ｂ、半導体素子２５の出力電極２５ｂ、および導電パターン２４ｃにステッチボンディングされた単一のワイヤ（ボンディングワイヤ２９ｃ）である。これにより、複数の半導体素子２５，２６を簡易に接続することができ、半導体装置１０の製造効率を向上させることができる。

【0040】

また、本実施形態では、ボンディングワイヤ２９ｃに加えて、半導体素子２５の出力電極２５ｂと導電パターン２４ｃのみを接続するシングルボンディングワイヤ２９ｃｘが設けられている。すなわち、半導体装置１０において、部分ワイヤ２９ｃ２および部分ワイヤ２９ｃ４を含むボンディングワイヤ２９ｃに加えて、半導体素子２５の出力電極２５ｂと導電パターン２４ｃとを接続するワイヤであるシングルボンディングワイヤ２９ｃｘが更に設けられている。これにより、半導体素子２５を経由して導電パターン２４ｃに流れる電流の一部をシングルボンディングワイヤ２９ｃｘに流すことができ、部分ワイヤ２９ｃ４と半導体素子２５との接合部における温度上昇を抑制することができる。

【0041】

また、本実施形態では、各半導体素子２５，２６は平面視で矩形を呈し、半導体素子２５および２６は、矩形の短辺に沿って配置されている。すなわち、半導体装置１０において、半導体素子２６および半導体素子２５の各々は、平面視した際に互いに対向する一対の長辺および互いに対向する一対の短辺を有する矩形を呈し、短辺がＹ軸に沿うように導電パターン２４ａ上に配置されている。上述のように、半導体素子２５，２６の出力電極２５ｂ，２６ｂと、導電パターン２４ｃの接続領域２４ｃ３とは一列に並んで配置され、ボンディングワイヤ２９ｃもこれに沿って配置されている。よって、ボンディングワイヤ２９ｃは、半導体素子２５，２６の短辺と平行に延在する。このため、複数のボンディングワイヤ２９ｃを半導体素子２５，２６の長辺に沿って並べて配置することが可能となり、短辺に沿って並べて配置する場合と比較して、ボンディングワイヤ２９ｃの配線本数を多くすることが可能となる。

【0042】

また、本実施形態では、各半導体素子２５，２６のおもて面に、ゲートランナー２５ｃ，２６ｃが設けられており、ゲートランナー２５ｃ，２６ｃは半導体素子２５，２６の長辺に平行に配置されている。すなわち、半導体装置１０において、半導体素子２６の出力電極２６ｂおよび半導体素子２５の出力電極２５ｂには、ゲート電極２６ａ，２５ａと、ゲート電極２６ａ，２５ａと電気的に接続するゲートランナー２６ｃ，２５ｃと、が設けられており、ゲートランナー２６ｃ，２５ｃは、おもて面の長辺に平行に配置されている。ゲートランナー２５ｃ，２６ｃが半導体素子２５，２６の長辺に平行に配置されていることにより、半導体素子２５，２６の各部への制御電流の伝達遅延を抑制することができる。また、ゲートランナー２５ｃ，２６ｃが半導体素子２５，２６の長辺に平行に配置されていることにより、複数のボンディングワイヤ２９ｃを半導体素子２５，２６の長辺に沿って並べて配置する際に、効率よくワイヤを配置することができる。なお、上記では第１アーム部Ａを例にして説明したが、第２アーム部Ｂについても同様である。

【0043】

次に、半導体ユニット２０における電流の流れについて、図６～図８を用いて説明する。以下の説明では、第１アーム部Ａにおける電流の流れを例にして説明するが、第２アーム部Ｂにおける電流の流れについても同様である。

【0044】

図６は、図５の断面図における電流の流れを模式的に示す図である。図５および図６には、絶縁基板２２と、絶縁基板２２上に形成された導電パターン２４ａおよび２４ｃと、導電パターン２４ａ上に配置された半導体素子２５および２６と、半導体素子２５および導電パターン２４ａを接合するはんだ層３０Ａと、半導体素子２６および導電パターン２４ａを接合するはんだ層３０Ｂと、ボンディングワイヤ２９ｃとが示されている。はんだ層３０Ａおよび３０Ｂは、「接続層」の一例である。

【0045】

外部接続端子Ｐから導電パターン２４ａのコンタクト領域２４ａ１に入力された電流Ｉは、導電パターン２４ａを流れ、まず入力領域２４ａ２に到達する。入力領域２４ａ２は、導電パターン２４ａのうち、コンタクト領域２４ａ１に相対的に近い位置（導電パターン２４ｃから相対的に遠い位置）にある半導体素子２６と重なる領域である。入力領域２４ａ２は、「第１入力領域」の一例である。入力領域２４ａ２に到達した電流Ｉの一部である電流ｉ１は、はんだ層３０Ｂを経由して半導体素子２６の入力電極２６ｄに流れ、半導体素子２６の出力電極２６ｂに流れる。電流ｉ１は、更に出力電極２６ｂと半導体素子２５の出力電極２５ｂとを接続する部分ワイヤ２９ｃ２に流れる。なお、半導体素子２６から部分ワイヤ２９ｃ２の接続点（ステッチ箇所Ｐ２、後述する点ζ）までは、電流ｉ１は、出力電極２６ｂ内を接続する部分ワイヤ２９ｃ１に流れてもよい。その後、電流ｉ１は、出力電極２５ｂの複数箇所を接続する部分ワイヤ２９ｃ３を経て、出力電極２５ｂ上の導電パターン２４ｃ（接続領域２４ｃ３）に最も近い接続点（ステッチ箇所Ｐ４、後述する点θ）に至る。なお、電流ｉ１の一部は、部分ワイヤ２９ｃ３に代わり出力電極２５ｂ内を流れてもよい。そして、出力電極２５ｂにおいて後述する電流ｉ２と合流し、合流した電流Ｉは、出力電極２５ｂと導電パターン２４ｃの接続領域２４ｃ３とを接続する部分ワイヤ２９ｃ４を経て、導電パターン２４ｃに流れ、外部接続端子Ｕと接続するコンタクト領域２４ｃ４に至る。ここで、分流された電流ｉ１の流路を経路Ｌ１という。即ち、経路Ｌ１は、入力領域２４ａ２から、半導体素子２６を経由して、半導体素子２５の出力電極２５ｂまでであってよい。より具体的には、経路Ｌ１は、入力領域２４ａ２から、はんだ層３０Ｂ、半導体素子２６の電極間（入力電極２６ｄと出力電極２６ｂとの間）、半導体素子２６の出力電極２６ｂと半導体素子２５の出力電極２５ｂとを接続する部分ワイヤ２９ｃ２を経て、出力電極２５ｂ上の部分ワイヤ２９ｃ４との接続点であるステッチ箇所Ｐ４までであってよい。

【0046】

一方、入力領域２４ａ２に到達した電流Ｉのうち、半導体素子２６に供給される電流ｉ１以外の電流ｉ２は、中間領域２４ａ３を経て入力領域２４ａ４に至る。入力領域２４ａ４は、「第２入力領域」の一例である。入力領域２４ａ４は、導電パターン２４ａのうち、コンタクト領域２４ａ１から相対的に遠い位置（導電パターン２４ｃに相対的に近い位置）にある半導体素子２５と重なる領域である。中間領域２４ａ３は、入力領域２４ａ２と入力領域２４ａ４との間の導電パターン２４ａの領域である。入力領域２４ａ４に到達した電流ｉ２は、はんだ層３０Ａを経由して半導体素子２５の入力電極２５ｄに流れ、半導体素子２５の出力電極２５ｂに流れ、出力電極２５ｂ上の導電パターン２４ｃ（接続領域２４ｃ３）に最も近い接続点（ステッチ箇所Ｐ４、後述する点θ）に至る。なお、半導体素子２５からステッチ箇所Ｐ４（後述する点θ）までは、出力電極２５ｂ内を接続する部分ワイヤ２９ｃ３に流れてもよい。そして、電流ｉ２は、出力電極２５ｂにおいて電流ｉ１と合流する。合流した電流Ｉは、出力電極２５ｂと導電パターン２４ｃの接続領域２４ｃ３とを接続する部分ワイヤ２９ｃ４を経て、導電パターン２４ｃを流れ、外部接続端子Ｕと接続するコンタクト領域２４ｃ４に至る。ここで、分流された電流ｉ２の流路を経路Ｌ２という。即ち、経路Ｌ２は、入力領域２４ａ２から、半導体素子２５を経由して、半導体素子２５の出力電極２５ｂまでであってよい。より具体的には、経路Ｌ２は、入力領域２４ａ２から、中間領域２４ａ３、入力領域２４ａ４、はんだ層３０Ａ、半導体素子２５の電極間（入力電極２５ｄと出力電極２５ｂとの間）を経て、出力電極２５ｂ上の部分ワイヤ２９ｃ４との接続点であるステッチ箇所Ｐ４までであってよい。

【0047】

図６において、点αは、入力領域２４ａ２内のコンタクト領域２４ａ１に近接する箇所であり、近似的にボンディング箇所Ｐ１の直下であってよい。点βは、入力領域２４ａ２内の中間領域２４ａ３に近接する箇所であり、近似的にステッチ箇所Ｐ２の直下であってよい。点γは、入力領域２４ａ４内の中間領域２４ａ３に近接する箇所であり、近似的にステッチ箇所Ｐ３の直下であってよい。点δは、入力領域２４ａ４内の導電パターン２４ｃに近接する箇所であり、近似的にステッチ箇所Ｐ４の直下であってよい。

【0048】

図６において、点εは、部分ワイヤ２９ｃ１の始点であり、本実施形態ではボンディング箇所Ｐ１である。点ζは、部分ワイヤ２９ｃ１の終点かつ第１配線部材である部分ワイヤ２９ｃ２の始点であり、本実施形態ではステッチ箇所Ｐ２である。点ηは、部分ワイヤ２９ｃ２の終点かつ部分ワイヤ２９ｃ３の始点であり、本実施形態ではステッチ箇所Ｐ３である。点θは、部分ワイヤ２９ｃ３の終点かつ第２配線部材である部分ワイヤ２９ｃ４の始点であり、本実施形態ではステッチ箇所Ｐ４である。

【0049】

上記点α～点θは、半導体素子２５，２６の入力電極２５ｄ，２６ｄ内および出力電極２５ｂ，２６ｂ内での抵抗を無視した、それぞれにおける概念的な点である。

【0050】

コンタクト領域２４ａ１と点αとの間の抵抗を抵抗Ｒｐ１とする。点αと点βとの間の抵抗を抵抗Ｒｐ２とする。点βと点γとの間の抵抗を抵抗Ｒｐ３とする。点γと点δとの間の抵抗を抵抗Ｒｐ４とする。したがって、抵抗Ｒｐ１～Ｒｐ４は、導電パターン２４ａにおける抵抗であってよい。点αと点εとの間の抵抗を抵抗Ｒｃ１ａとする。点βと点ζとの間の抵抗を抵抗Ｒｃ１ｂとする。したがって、抵抗Ｒｃ１ａ、Ｒｃ１ｂは、半導体素子２６の電極間抵抗（入力電極２６ｄと出力電極２６ｂとの間の抵抗）、および半導体素子２６と導電パターン２４ａとの間のはんだ層３０Ｂの抵抗であってよい。点γと点ηとの間の抵抗を抵抗Ｒｃ２ａとする。点δと点θとの間の抵抗を抵抗Ｒｃ２ｂとする。したがって、抵抗Ｒｃ２ａ、Ｒｃ２ｂは、半導体素子２５の電極間抵抗（入力電極２５ｄと出力電極２５ｂとの間の抵抗）、および半導体素子２５と導電パターン２４ａとの間のはんだ層３０Ａの抵抗であってよい。点εと点ζとの間の抵抗を抵抗Ｒｗ１とする。点ζと点ηの間の抵抗を抵抗Ｒｗ２とする。点ηと点θの間の抵抗を抵抗Ｒｗ３とする。点θと点Ｐ５の間の抵抗を抵抗Ｒｗ４とする。したがって、抵抗Ｒｗ１～Ｒｗ４は、部分ワイヤ２９ｃ１～２９ｃ４における抵抗であってよい。

【0051】

ここで、半導体素子２５および２６に流れる電流の不均衡を検討する際には、同一の半導体素子内の配線に関わる抵抗、具体的には、抵抗Ｒｗ１、Ｒｐ２、Ｒｗ３、Ｒｐ４については、無視することができる。これは、同一の半導体素子内の配線に関わる抵抗は、半導体素子間の電流の不均衡にほとんど寄与しないためである。また、同一の半導体素子２５の電極間抵抗およびはんだ層３０Ａの抵抗である抵抗Ｒｃ１ａおよびＲｃ１ｂは、同一とみなすことができる。よって、抵抗Ｒｃ１ａとＲｃ１ｂを抵抗Ｒｃ１とする。また、同一の半導体素子２６の電極間抵抗およびはんだ層３０Ｂの抵抗である抵抗Ｒｃ２ａとＲｃ２ｂは、同一とみなすことができる。よって、抵抗Ｒｃ２ａおよびＲｃ２ｂを抵抗Ｒｃ２とする。

【0052】

図７は、図６から同一の半導体素子内の配線に関わる抵抗を除いた図である。また、図８は、図７の等価回路図である。上述のように、第１アーム部Ａでは、入力領域２４ａ２から半導体素子２６を経由してステッチ箇所Ｐ４に至る経路Ｌ１を流れる電流ｉ１と、入力領域２４ａ４から半導体素子２５を経由してステッチ箇所Ｐ４に至る経路Ｌ２を流れる電流ｉ２とが流れる。図７および図８を参照すると、経路Ｌ１上には、半導体素子２５，２６の電流の不均衡に寄与する抵抗として、抵抗Ｒｃ１および抵抗Ｒｗ２がある。また、経路Ｌ２上には、半導体素子２５，２６の電流の不均衡に寄与する抵抗として、抵抗Ｒｐ３および抵抗Ｒｃ２がある。よって、オームの法則等より、経路Ｌ１を流れる電流ｉ１に対する経路Ｌ２を流れる電流ｉ２の比ｉ２／ｉ１は、下記式（１）で表すことができる。

【0053】

【数1】

【0054】

上記式（１）において、抵抗Ｒｃ１は、半導体素子２６の電極間抵抗（入力電極２６ｄと出力電極２６ｂとの間の抵抗）およびはんだ層３０Ｂの抵抗を含んでいる。抵抗Ｒｗ２は、第１配線部材である部分ワイヤ２９ｃ２の抵抗を含んでいる。抵抗Ｒｃ２は、半導体素子２５の電極間抵抗（入力電極２５ｄと出力電極２５ｂとの間の抵抗）およびはんだ層３０Ａの抵抗を含んでいる。抵抗Ｒｐ３は、中間領域２４ａ３の抵抗を含んでいる。

【0055】

一般的に、ボンディングワイヤ２９ｃの抵抗率は、導電パターン２４ａの抵抗率と比較して大きい。また、半導体素子２５，２６が材料または構造等の特性が共通する同型の要素とすると、抵抗Ｒｃ１と抵抗Ｒｃ２は等しい。よって、一般的な設計では、経路Ｌ１を流れる電流ｉ１と比較して経路Ｌ２を流れる電流ｉ２の方が大きくなる（電流ｉ１＜電流ｉ２）。このような電流の不均衡が生じると、流れる電流が相対的に大きい半導体素子（本実施形態では半導体素子２５）において、半導体素子とワイヤとが接合される部分（以下「ワイヤ接合部分」という）の温度が相対的に高くなり、半導体素子２５のパワーサイクル耐量、短絡耐量、Ｉ^２ｔ耐量等が低下し、ひいては半導体装置１０の長期信頼性が保てなくなる可能性がある。

【0056】

ここで、半導体素子２５，２６の各種耐量の低下を抑制可能な電流の範囲について検討する。上述のように、半導体素子２５，２６の各種耐量の低下は、ワイヤ接合部分の温度上昇に起因する。半導体素子２５，２６におけるワイヤ接合部分の温度差は、２０℃以内となるのが好ましい。すなわち、並列に接続された半導体素子２５，２６のうち、流れる電流が大きい方の半導体素子におけるワイヤ接合部の温度上昇をＴ２、電流が小さい方の半導体素子の温度上昇をＴ１とすると、Ｔ２－Ｔ１＝ΔＴ≦２０℃とするのが好ましい。この場合、例えばＴ１＝１００℃とすると、Ｔ２は１２０℃以内（つまり、Ｔ２≦Ｔ１×１．２０）に抑える必要がある。ワイヤの温度上昇は、電流の２乗に比例する。上記１．２０の平方根はおよそ１．１０である。よって、電流が大きい方の半導体素子における電流ｉ２は、電流が小さい方の半導体素子における電流ｉ１に対して、１１０％以内（ｉ２≦ｉ１×１．１０）に抑える必要がある。このことから、本実施形態では、経路Ｌ１を流れる電流ｉ１に対する経路Ｌ２を流れる電流ｉ２の比ｉ２／ｉ１は、０．９０以上１．１０以下とされる。例えば第１アーム部Ａにおいて、入力領域２４ａ２から半導体素子２６を経由して導電パターン２４ｃに流れる電流ｉ１に対する、入力領域２４ａ４から半導体素子２５を経由して導電パターン２４ｃに流れる電流ｉ２の比ｉ２／ｉ１は、０．９０以上１．１０以下である。

【0057】

より好ましくは、半導体素子２５，２６におけるワイヤ接合部分の温度差は、１５℃以内となるのが好ましい。すなわち、Ｔ２－Ｔ１＝ΔＴ≦１５℃とするのが好ましい。この場合、例えばＴ１＝１００℃とすると、Ｔ２は１１５℃以内（つまり、Ｔ２≦Ｔ１×１．１５）に抑える必要がある。上記１．１５の平方根はおよそ１．０７である。よって、この場合には、電流が大きい方の半導体素子における電流ｉ２は、電流が小さい方の半導体素子における電流ｉ１に対して、１０７％以内（ｉ２≦ｉ１×１．０７）に抑える必要がある。すなわち、より好ましくは、経路Ｌ１を流れる電流ｉ１に対する経路Ｌ２を流れる電流ｉ２の比ｉ２／ｉ１は、０．９３以上１．０７以下とされる。

【0058】

更に好ましくは、半導体素子２５，２６におけるワイヤ接合部分の温度差は、１０℃以内となるが好ましい。すなわち、Ｔ２－Ｔ１＝ΔＴ≦１０℃とするのが好ましい。この場合、例えばＴ１＝１００℃とすると、Ｔ２は１１０℃以内（つまり、Ｔ２≦Ｔ１×１．１０）に抑える必要がある。上記１．１０の平方根はおよそ１．０５である。よって、この場合には、電流が大きい方の半導体素子における電流ｉ２は、電流が小さい方の半導体素子における電流ｉ１に対して、１０５％以内（ｉ２≦ｉ１×１．０５）に抑える必要がある。すなわち、更に好ましくは、経路Ｌ１を流れる電流ｉ１に対する経路Ｌ２を流れる電流ｉ２の比ｉ２／ｉ１は、０．９５以上１．０５以下とされる。

【0059】

また、上述のように、経路Ｌ１における抵抗をＲ１とすると、Ｒ１＝Ｒｃ１＋Ｒｗ２となる。また、経路Ｌ２における抵抗をＲ２とすると、Ｒ２＝Ｒｃ２＋Ｒｐ３となる。よって、上記式（１）は、経路Ｌ２における抵抗Ｒ２に対する経路Ｌ１における抵抗Ｒ１の比Ｒ１／Ｒ２を示しているともいえる。すなわち、本実施形態において、経路Ｌ２における抵抗Ｒ２に対する、経路Ｌ１における抵抗Ｒ１の比Ｒ１／Ｒ２が、０．９０以上１．１０以下であっても、同様の効果を得られる。

【0060】

この場合も、より好ましくは、抵抗Ｒ２に対する抵抗Ｒ１の比Ｒ１／Ｒ２が、０．９３以上１．０７以下であるとよい。更に好ましくは、抵抗Ｒ２に対する抵抗Ｒ１の比Ｒ１／Ｒ２が、０．９５以上１．０５以下であるとよい。

【0061】

本実施形態では、経路Ｌ２と経路Ｌ１とに略均等に電流が流れるように、上記式（１）に含まれるパラメータの値が調整される。具体的には、経路Ｌ１を流れる電流ｉ１に対する経路Ｌ２を流れる電流ｉ２の比ｉ２／ｉ１が、０．９０以上１．１０以下となるように、上記式（１）に含まれるパラメータの値が設定される。なお、上述のように、より好ましい比ｉ２／ｉ１は０．９３以上１．０７以下であり、更に好ましい比ｉ２／ｉ１は０．９５以上１．０５以下である。

【0062】

以下具体的に、上記式（１）に含まれるパラメータの値の調整方法について説明する。上述のように、ボンディングワイヤ２９ｃの抵抗率は、導電パターン２４ａの抵抗率と比較して大きいため、一般的な設計では、経路Ｌ１を流れる電流ｉ１と比較して経路Ｌ２を流れる電流ｉ２の方が多くなる（電流ｉ１＜電流ｉ２）。このため、電流の不均衡を解消するには、［方法Ａ］電流ｉ１を増大させる、［方法Ｂ］電流ｉ２を減少させる、の少なくともいずれかを行えばよい。なお、方法Ａと方法Ｂを同時に採用してもよい。すなわち、電流ｉ１を増大させ、かつ電流ｉ２を減少させてもよい。

【0063】

［方法Ａ］電流ｉ１を増大させる
電流ｉ１を増大させるには、経路Ｌ１上の抵抗を小さくすればよい。具体的には、［方法Ａ－１］抵抗Ｒｃ１を低減させる、［方法Ａ－２］抵抗Ｒｗ２を低減させる、の少なくともいずれかを行えばよい。

【0064】

［方法Ａ－１］抵抗Ｒｃ１を低減させる
抵抗Ｒｃ１は、はんだ層３０Ｂの抵抗と半導体素子２６の抵抗（より詳細には、半導体素子２６の電極間抵抗）との和を含んでいる。よって、抵抗Ｒｃ１を低減させるには、例えば、半導体素子２６の抵抗を半導体素子２５の抵抗と比較して小さくする構成、または、はんだ層３０Ｂの抵抗をはんだ層３０Ａの抵抗と比較して小さくする構成が考えられる。

【0065】

抵抗Ｒｃ１を低減させる方法の一例として、以下が挙げられる。
（例１）半導体素子２６として、半導体素子２５と比較して導通損失が小さい低速タイプのＲＣ－ＩＧＢＴを用いる。
（例２）半導体素子２６として、半導体素子２５と比較して飽和電流密度が大きいＲＣ－ＩＧＢＴを用いる。
（例３）半導体素子２６として、半導体素子２５と比較して閾値電圧Ｖｔｈが小さいＲＣ－ＩＧＢＴを用いる。
（例４）はんだ層３０Ｂの厚さを、はんだ層３０Ａの厚さよりも薄くする。

【0066】

［方法Ａ－２］抵抗Ｒｗ２を低減させる
抵抗Ｒｗ２は、第１配線部材である部分ワイヤ２９ｃ２の抵抗を含んでいる。抵抗Ｒｗ２を低減させるには、例えば、複数のボンディングワイヤ２９ｃ各々の断面積の和である総断面積を増大させればよい。この時、抵抗Ｒｗ２が、中間領域２４ａ３の抵抗を含む抵抗Ｒｐ３と同一であれば、比ｉ２／ｉ１は１となり、電流ｉ２と電流ｉ１とが等しくなる。なお、温度等の要因により、抵抗の値は変化する。よって、この場合の同一とは、抵抗が完全に一致する場合のほか、抵抗が実質的に一致する場合も含む。抵抗が実質的に一致する場合とは、例えば、所定の条件下において同一であることが予測される場合などである。

【0067】

抵抗Ｒｗ２を低減させる方法の一例として、以下が挙げられる。
（例１）ボンディングワイヤ２９ｃの本数を増加させる。
（例２）ボンディングワイヤ２９ｃの径を太くする。
（例３）ワイヤに代えて、銅等で形成されたリボンを配線部材として用いる。

【0068】

［方法Ｂ］電流ｉ２を減少させる
電流ｉ２を減少させるには、経路Ｌ２上の抵抗を大きくすればよい。具体的には、［方法Ｂ－１］抵抗Ｒｐ３を増大させる、［方法Ｂ－２］抵抗Ｒｃ２を増大させる、の少なくともいずれかを行えばよい。

【0069】

［方法Ｂ－１］抵抗Ｒｐ３を増大させる
抵抗Ｒｐ３は、中間領域２４ａ３の抵抗を含んでいる。抵抗Ｒｐ３を増大させるには、例えば、中間領域２４ａ３の断面積を、中間領域２４ａ３の上流にある入力領域２４ａ２と比較して減少させればよい。

【0070】

具体的には、例えば、図９に示すように、中間領域２４ａ３の導電パターン２４ｃの一部を除去したトレンチＴを設けてもよい。すなわち、方法Ｂ－１において、中間領域に、第１導電パターンの一部が除去されたトレンチが設けられていてもよい。図９に示すトレンチＴは、隣接する半導体素子２５，２６の長辺同士の間に、当該長辺に沿って形成されている。半導体素子２５，２６においては、その中央部が発熱しやすいため、トレンチＴは、半導体素子２５，２６の長辺の中央部付近に形成されるのが好ましい。トレンチＴは、例えば導電パターン２４ａ～２４ｅの形成時にともに形成されてもよい。すなわち、導電パターン２４ａ～２４ｅは、絶縁基板２２上に形成された金属層の選択的な除去（例えばエッチング）により形成される。具体的には、例えば金属層のうち導電パターン２４ａ～２４ｅとなる部分がマスキングされた状態でエッチングが行われる。この工程において、トレンチＴに対応する領域にはマスキングを行わず、エッチングにより金属層を除去することで、トレンチＴを形成することができる。トレンチＴにおいて、金属層が完全に除去されて絶縁基板２２が露出していてもよいし、導電パターン２４ｃの他の領域（例えば入力領域２４ａ２）と比較して厚さが薄くなる程度に金属層が除去されていてもよい。

【0071】

［方法Ｂ－２］抵抗Ｒｃ２を増大させる
抵抗Ｒｃ２は、はんだ層３０Ａの抵抗と半導体素子２５の抵抗とを含んでいる。抵抗Ｒｃ２を増大させるには、例えば、半導体素子２５の抵抗を半導体素子２６の抵抗と比較して大きくする構成、または、はんだ層３０Ａの抵抗をはんだ層３０Ｂの抵抗と比較して増大する構成が考えられる。

【0072】

抵抗Ｒｃ２を増大させる方法の一例として、以下が挙げられる。
（例１）半導体素子２５として、半導体素子２６と比較して導通損失が大きい高速タイプのＲＣ－ＩＧＢＴを用いる。
（例２）半導体素子２５として、半導体素子２６と比較して飽和電流密度が小さいＲＣ－ＩＧＢＴを用いる。
（例３）半導体素子２５として、半導体素子２６と比較して閾値電圧Ｖｔｈが大きいＲＣ－ＩＧＢＴを用いる。
（例４）はんだ層３０Ａの厚さを、はんだ層３０Ｂの厚さよりも厚くする。

【0073】

つぎに、上記式（１）の各パラメータの範囲について検討する。まず、抵抗Ｒｃ１、Ｒｃ２について検討する。抵抗Ｒｃ１は、半導体素子２６の電極間抵抗Ｒｅ１と、はんだ層３０Ｂの抵抗Ｒｓ１とを含んでいる。抵抗Ｒｃ２は、半導体素子２５の電極間抵抗Ｒｅ２と、はんだ層３０Ａの抵抗Ｒｓ２とを含んでいる。

【0074】

図１０および図１１は、半導体素子のＩ－Ｖカーブの一例を示すグラフである。図１０は、素子温度が室温（２５℃）である状況におけるＩ－Ｖカーブであり、図１１は、素子温度が１７５℃におけるＩ－Ｖカーブである。各グラフにおいて、横軸は印加電圧、縦軸は半導体素子を流れる電流である。Ｉ－Ｖカーブの測定に用いた半導体素子は、定格電圧１７００Ｖ、定格電流２２００Ａの半導体装置に用いられるＲＣ－ＩＧＢＴであり、定格電流は１８３Ａ、チップサイズは１３．９ｍｍ×１３．５ｍｍである。印加電圧１Ｖ以上におけるＩ－Ｖカーブから、この半導体素子の室温における抵抗は３．９ｍΩ、１７５℃における抵抗は７．５ｍΩである。よって、この半導体素子の１平方センチメートル当たりの抵抗は、室温において２ｍΩ／ｃｍ^２、１７５℃において４ｍΩ／ｃｍ^２となる。

【0075】

この半導体素子が用いられる半導体装置の電流密度は約１５０Ａ／ｃｍ^２である。また、一般に、定格電圧６５０Ｖ～３．３ｋＶのＩＧＢＴおよびＦＷＤの電流密度は、７５Ａ／ｃｍ^２から４５０Ａ／ｃｍ^２である。よって、半導体装置１０に用いられる半導体素子２５～２８の１平方センチメートル当たりの抵抗は、室温で１ｍΩ／ｃｍ^２～６ｍΩ／ｃｍ^２、１７５℃で２ｍΩ／ｃｍ^２～１２ｍΩ／ｃｍ^２の範囲内にあるのが好ましい。

【0076】

次に、抵抗Ｒｗ２および抵抗Ｒｐ３について検討する。上記式（１）に、上記比ｉ２／ｉ１の範囲（０．９０以上１．１０以下）を当てはめると、下記式（２）となる。

【0077】

【数2】

【0078】

上記式（２）において、半導体素子２５および２６が同型であり、はんだ層３０Ａおよび３０Ｂの厚さも同一であるものとすると、Ｒｃ１＝Ｒｃ２＝Ｒと置ける。Ｒｗ２＝ｙ、Ｒｐ３＝ｘと置くと、上記式（２）は、下記式（３）となる。

【0079】

０．９０ｘ－０．１０Ｒ≦ｙ≦１．１０ｘ＋０．１０Ｒ・・・（３）

【0080】

図１２は、上記式（３）のグラフである。抵抗は正の値を取るため、Ｒｗ２およびＲｐ３を、図１２の網掛けの範囲内とすれば、電流ｉ１に対する電流ｉ２の比ｉ２／ｉ１が０．９０以上１．１０以下になる。

【0081】

なお、上述のように、より好ましい比ｉ２／ｉ１は０．９３以上１．０７以下である。よって、Ｒｃ１＝Ｒｃ２＝Ｒ、Ｒｗ２＝ｙ、Ｒｐ３＝ｘとすると、より好ましい範囲は、下記式（４）となる。

【0082】

０．９３ｘ－０．０７Ｒ≦ｙ≦１．０７ｘ＋０．０７Ｒ・・・（４）

【0083】

また、更に好ましい比ｉ２／ｉ１は０．９５以上１．０５以下である。よって、Ｒｃ１＝Ｒｃ２＝Ｒ、Ｒｗ２＝ｙ、Ｒｐ３＝ｘとすると、更に好ましい範囲は、下記式（５）となる。

【0084】

０．９５ｘ－０．０５Ｒ≦ｙ≦１．０５ｘ＋０．０５Ｒ・・・（５）

【0085】

以上説明したように、実施形態にかかる半導体装置１０は、並列に接続された複数の半導体素子２５，２６および２７，２８について、それぞれに流れる電流の比が一定範囲内となるように構成されている。すなわち、第１アーム部Ａを例とすると、半導体装置１０は、絶縁基板２２と、絶縁基板２２の主面に設けられ、導電パターン２４ａおよび導電パターン２４ｃを有する導電パターンと、導電パターン２４ａ上に各々配置された半導体素子２６および半導体素子２５と、を備える。導電パターン２４ａは、半導体素子２６と重なる入力領域２４ａ２と、半導体素子２５と重なる入力領域２４ａ４とを含む。半導体素子２６および半導体素子２５の各々は、導電パターン２４ａに対向する裏面に設けられ、導電パターン２４ａと電気的に接続する入力電極２６ｄ，２５ｄと、裏面と反対側のおもて面に設けられた出力電極２６ｂ，２５ｂとを備える。半導体素子２６の出力電極２６ｂと、半導体素子２５の出力電極２５ｂとは、部分ワイヤ２９ｃ２によって相互に接続される。半導体素子２５の出力電極２５ｂと、導電パターン２４ｃとは、部分ワイヤ２９ｃ４によって相互に接続される。入力領域２４ａ２から半導体素子２６を経由して導電パターン２４ｃに流れる電流ｉ１に対する、入力領域２４ａ４から半導体素子２５を経由して導電パターン２４ｃに流れる電流ｉ２の比ｉ２／ｉ１は、０．９０以上１．１０以下である。これにより、半導体装置１０は、半導体素子２５，２６に流れる電流の不均衡に起因したワイヤ接合部分の劣化を抑制することができ、半導体素子２５，２６のパワーサイクル耐量、短絡耐量およびＩ^２ｔ耐量等を向上させることができる。また、半導体装置１０は、長期信頼性を維持することができる。

【0086】

より好ましい電流ｉ１に対する電流i２の比ｉ２／ｉ１は、０．９３以上１．０７以下であり、更に好ましい電流ｉ１に対する電流i２の比２／ｉ１は、０．９５以上１．０５以下である。これにより、半導体装置１０は、半導体素子２５，２６に流れる電流をより均等にすることができ、電流の不均衡に起因する劣化をより確実に防止することができる。

【0087】

また、実施形態にかかる半導体装置において、入力領域２４ａ４から半導体素子２５を経由して半導体素子２５の出力電極２５ｂと部分ワイヤ２９ｃ４との接続点であるステッチ箇所Ｐ４に至る経路Ｌ２における抵抗Ｒ２に対する、入力領域２４ａ２から半導体素子２６および部分ワイヤ２９ｃ２を経由してステッチ箇所Ｐ４に至る経路Ｌ１における抵抗Ｒ１の比Ｒ１／Ｒ２が、０．９０以上１．１０以下であってもよい。これにより、半導体装置１０は、半導体素子２５，２６に流れる電流の不均衡に起因したワイヤ接合部分の劣化を抑制することができ、半導体素子２５，２６のパワーサイクル耐量、短絡耐量およびＩ^２ｔ耐量等を向上させることができる。また、半導体装置１０は、長期信頼性を維持することができる。

【0088】

より好ましい抵抗Ｒ２に対する抵抗Ｒ１の比Ｒ１／Ｒ２は、０．９３以上１．０７以下であり、更に好ましい抵抗Ｒ２に対する抵抗Ｒ１の比Ｒ１／Ｒ２は、０．９５以上１．０５以下である。これにより、半導体装置１０は、半導体素子２５，２６に流れる電流をより均等にすることができ、電流の不均衡に起因する劣化をより確実に防止することができる。

【0089】

比ｉ２／ｉ１または比Ｒ１／Ｒ２を上記範囲にするために、例えばはんだ層３０Ｂの抵抗と半導体素子２６の抵抗の和である抵抗Ｒｃ１を低減させてもよい。すなわち、半導体装置１０において、半導体素子２６における入力電極２６ｄと出力電極２６ｂとの間の抵抗および半導体素子２６と導電パターン２４ａとを接続するはんだ層３０Ｂの抵抗の和は、半導体素子２５における入力電極２５ｄと出力電極２５ｂとの間の抵抗および半導体素子２５と導電パターン２４ａとを接続するはんだ層３０Ａの抵抗の和よりも小さくてもよい。これにより、抵抗Ｒｃ１が位置する経路Ｌ１の抵抗が小さくなり、経路Ｌ１を流れる電流ｉ１を増大させることができる。

【0090】

また、比ｉ２／ｉ１または比Ｒ１／Ｒ２を上記範囲にするために、例えば半導体素子２６の出力電極２６ｂと半導体素子２５の出力電極２５ｂとを接続する第１配線部材である部分ワイヤ２９ｃ２の抵抗を含む抵抗Ｒｗ２を低減させてもよい。この時、抵抗Ｒ２が、中間領域２４ａ３の抵抗を含む抵抗Ｒｐ３と同一となるようにするのが好ましい。すなわち、半導体装置１０において、部分ワイヤ２９ｃ２の抵抗Ｒｗ２は、導電パターン２４ａのうち入力領域２４ａ２と入力領域２４ａ４との間の領域である中間領域２４ａ３の抵抗Ｒｐ３と同一であってもよい。これにより、抵抗Ｒｗ２が位置する経路Ｌ１の抵抗が小さくなり、経路Ｌ１を流れる電流ｉ１を増大させることができる。

【0091】

また、比ｉ２／ｉ１または比Ｒ１／Ｒ２を上記範囲にするために、例えば中間領域２４ａ３の抵抗である抵抗Ｒｐ３を増大させてもよい。具体的には、例えば図９に示すように、中間領域２４ａ３の導電パターン２４ａの一部を除去したトレンチＴを設けてもよい。すなわち、半導体装置１０において、導電パターン２４ａのうち入力領域２４ａ２と入力領域２４ａ４との間の領域である中間領域２４ａ３の断面積は、入力領域２４ａ２の断面積よりも小さくてもよい。これにより、抵抗Ｒｐ３が位置する経路Ｌ２の抵抗が大きくなり、経路Ｌ２を流れる電流ｉ２を減少させることができる。

【0092】

また、比ｉ２／ｉ１または比Ｒ１／Ｒ２を上記範囲にするために、例えばはんだ層３０Ａの抵抗と半導体素子２５の抵抗の和である抵抗Ｒｃ２を増大させてもよい。すなわち、半導体装置１０において、半導体素子２５における入力電極２５ｄと出力電極２５ｂとの間の抵抗および半導体素子２５と導電パターン２４ａとを接続するはんだ層３０Ａの抵抗の和は、半導体素子２６における入力電極２６ｄと出力電極２６ｂとの間の抵抗および半導体素子２６と導電パターン２４ａとを接続するはんだ層３０Ｂの抵抗の和よりも大きくてもよい。これにより、抵抗Ｒｃ２が位置する経路Ｌ２の抵抗が大きくなり、経路Ｌ２を流れる電流ｉ２を減少させることができる。

【0093】

また、本実施形態では、半導体素子２５～２８がＲＣ－ＩＧＢＴであるので、ＦＷＤを用いる必要がなく、半導体装置１０に実装可能な半導体素子面積を増大させることができ、半導体装置１０の大容量化を実現することができる。

【0094】

なお、本実施形態では、半導体素子２５～２８は、ＲＣ－ＩＧＢＴであるものとしたが、これに限らず、半導体素子２５～２８が、ＩＧＢＴ、パワーＭＯＳＦＥＴ等の他のスイッチング素子であってもよい。また、半導体素子２５～２８として、必要に応じて、ＳＢＤ(Schottky Barrier Diode)、ＦＷＤ等のダイオードを含めてもよい。

【0095】

また、半導体ユニット２０の半導体素子２５～２８の個数は一例であって、各アーム部に２つずつの半導体素子が配置され、２つのアーム部で構成されている場合に限らない。例えば、各アーム部に３つ以上の半導体素子が配置されていてもよい。その場合も、各半導体素子を経由して流れる電流の比は、０．９０以上１．１０以下とする。また、例えば、各アーム部に半導体素子として、ＩＧＢＴチップとＦＷＤチップとが同時に配置されていてもよい。その場合も、複数のＩＧＢＴチップは、ＩＧＢＴチップの配列と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。複数のＦＷＤチップは、ＩＧＢＴチップの列と平行に別の列として配置されてもよく、また、ＩＧＢＴチップと同じ列に配置されてもよい。また、例えば、半導体ユニット２０が、３つ以上のアーム部で構成されてもよい。その場合、半導体素子の配列と垂直に、３つ以上のアーム部が並んで配置される。

【符号の説明】

【0096】

１０…半導体装置、２０（２０ａ～２０ｆ）…半導体ユニット、２２…絶縁基板、２４（２４ａ～２４ｅ）…導電パターン、２４ａ１…コンタクト領域、２４ａ２…入力領域、２４ａ３…中間領域、２４ａ４…入力領域、２４ｂ１…接続領域、２４ｃ１…第１領域、２４ｃ２…第２領域、２４ｃ３…接続領域、２４ｃ４…コンタクト領域、２４ｄ１…接続領域、２４ｅ１…接続領域、２４ｅ２…コンタクト領域、２５～２８…半導体素子、２５ａ～２８ａ…ゲート電極、２５ｂ～２８ｂ…出力電極（エミッタ電極）、２５ｃ～２８ｃゲートランナー、２６ｄ，２５ｄ…入力電極（コレクタ電極）、２９（２９ａ～２９ｄ）…ボンディングワイヤ、２９ｃｘ，２９ｄｘ…シングルボンディングワイヤ、３０（３０Ａ，３０Ｂ）…はんだ層、Ａ…第１アーム部、Ｂ…第２アーム部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】