特許 7623074 非整数値の倍数のセル高さを有する半導体セルブロック

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-20

(45)【発行日】2025-01-28

(54)【発明の名称】非整数値の倍数のセル高さを有する半導体セルブロック

(51)【国際特許分類】

   H10D 89/10 20250101AFI20250121BHJP

【ＦＩ】

H01L21/82 B

H01L21/82 L

H01L21/82 C

【請求項の数】 20

(21)【出願番号】P 2021018088

(22)【出願日】2021-02-08

(65)【公開番号】P2021132203

(43)【公開日】2021-09-09

【審査請求日】2024-01-17

(31)【優先権主張番号】62/979,080

(32)【優先日】2020-02-20

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/853,535

(32)【優先日】2020-04-20

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】ヴァシリオス ゲロウシス

(72)【発明者】

【氏名】リウィック セングッタ

(72)【発明者】

【氏名】ダーメンダー パレ

(72)【発明者】

【氏名】洪 俊▲ぐ▼

(72)【発明者】

【氏名】ケヴィン トレイナー

(72)【発明者】

【氏名】マーク エス．ロダー

(72)【発明者】

【氏名】タニヤ アバヤ

【審査官】石川 雄太郎

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０１６４９４９（ＵＳ，Ａ１）

【文献】特開２０１３－１０５３４１（ＪＰ，Ａ）

【文献】特開２０１４－１３１０６３（ＪＰ，Ａ）

【文献】特開２０１７－０３７９２０（ＪＰ，Ａ）

【文献】特開２００７－２７３７６２（ＪＰ，Ａ）

【文献】特開２０１３－２３９０７３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２

(57)【特許請求の範囲】

【請求項1】

スタックに配列された複数の層と、
前記複数の層のうちの一つで第１セル高さを有する第１半導体論理セルと、
前記複数の層のうちの一つで第２セル高さを有する第２半導体論理セルと、
前記第１半導体論理セルおよび前記第２半導体論理セルに結合された少なくとも一つの電力レールとを含み、
前記複数の層は、それぞれ第１高さを有する一つ以上の第１層およびそれぞれ第２高さを有する一つ以上の第２層を含み、
前記第２セル高さは、前記第１セル高さより大きく、前記第２セル高さは、前記第１セル高さの非整数値の倍数であり、
前記第１高さおよび前記第２高さは、前記少なくとも一つの電力レールが延びる面に垂直である垂直方向に定められる、半導体セルブロック。

【請求項2】

前記非整数値の倍数は１．１～１．９の範囲を有する、請求項１に記載の半導体セルブロック。

【請求項3】

前記第１半導体論理セルは前記一つ以上の第１層のうちの一つに位置し、前記第２半導体論理セルは前記一つ以上の第２層のうちの一つに位置する、請求項１に記載の半導体セルブロック。

【請求項4】

前記一つ以上の第１層は、互いに直接積層された複数の第１層一対を含む、請求項１に記載の半導体セルブロック。

【請求項5】

前記一つ以上の第１層は複数の第１層を含み、
前記一つ以上の第２層は複数の第２層を含み、
前記複数の第１層の数は前記複数の第２層の数よりさらに多い、請求項１に記載の半導体セルブロック。

【請求項6】

前記複数の第２層は前記スタックに規則的に配列され、
前記複数の第２層のうち隣接する一対の第２層それぞれは前記複数の第１層のうち同じ数の第１層によって互いに離隔する、請求項５に記載の半導体セルブロック。

【請求項7】

前記同じ数は偶数である、請求項６に記載の半導体セルブロック。

【請求項8】

第３高さを有する第３半導体論理セルをさらに含み、
前記第３高さは前記第１セル高さの整数値の倍数である、請求項１に記載の半導体セルブロック。

【請求項9】

前記一つ以上の第１層は複数の第１層を含み、
前記第３半導体論理セルは前記複数の第１層のうち隣接する一対の第１層に位置する、請求項８に記載の半導体セルブロック。

【請求項10】

前記複数の層は、少なくとも１つのフロントエンドオブライン（ＦＥＯＬ）層、ミドルオブライン（ＭＯＬ）層、およびバックエンドオブライン（ＢＥＯＬ）層を含む、請求項１に記載の半導体セルブロック。

【請求項11】

前記少なくとも一つの電力レールは埋め込み電力レールである、請求項１に記載の半導体セルブロック。

【請求項12】

前記第１半導体論理セルおよび前記第２半導体論理セルは、相異する類型の論理セルを含む、請求項１に記載の半導体セルブロック。

【請求項13】

前記第１半導体論理セルの第１幅と前記第２半導体論理セルの第２幅は、互いに整数値の倍数である、請求項１に記載の半導体セルブロック。

【請求項14】

配置およびルーティングツールを用いてスタックの層のうち第１層に第１半導体論理セルを配置し、前記スタックの層のうち第２層に第２半導体論理セルを配置し、前記第１半導体論理セルは第１セル高さを有し、前記第２半導体論理セルは前記第１セル高さより大きい第２セル高さを有し、前記第２セル高さは前記第１セル高さの非整数値の倍数であり、
前記配置およびルーティングツールを用いてそれぞれの前記第１半導体論理セルおよび前記第２半導体論理セル上にピンを配置し、
前記配置およびルーティングツールを用いて前記ピンに連結されたビアを配置し、
前記配置およびルーティングツールを用いて前記ビアに連結された金属ルーティング層を配置すること、
前記配置およびルーティングツールを用いて前記スタックの層に少なくとも一つの電力レールを配置することを含み、
前記第１セル高さおよび前記第２セル高さは、前記少なくとも一つの電力レールが延びる面に垂直である垂直方向に定められる、コンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。

【請求項15】

前記非整数値の倍数は、１．１～１．９の範囲を有する、請求項１４に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。

【請求項16】

前記第１層は第１高さを有し、前記第２層は第２高さを有し、
前記第２高さは前記第１高さより大きく前記第２高さは前記第１高さの非整数値の倍数である、請求項１４に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。

【請求項17】

前記スタックの層は、少なくとも１つのフロントエンドオブライン（ＦＥＯＬ）層、ミドルオブライン（ＭＯＬ）層、およびバックエンドオブライン（ＢＥＯＬ）層を含む、請求項１４に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。

【請求項18】

前記配置およびルーティングツールを用いて前記スタックに第３セル高さを有する第３半導体論理セルを配置することをさらに含み、
前記第３セル高さは前記第１セル高さの整数値の倍数である、請求項１４に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。

【請求項19】

前記第１層は複数の第１層のうちの一つであり、前記複数の第１層は互いに直接積層された一対の第１層を含み、
前記第２層は複数の第２層のうちの一つであり、前記第２層は前記一対の第１層間に位置する、請求項１４に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。

【請求項20】

前記複数の第１層の数は、前記複数の第２層の数より多い、請求項１９に記載のコンピュータで実現された半導体セルブロックに対するレイアウトの生成方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の態様は一般的に半導体セルブロックおよび半導体セルブロックのためのレイアウトを形成する方法に関する。

【背景技術】

【0002】

従来技術の半導体セルブロックは、一般的にそれぞれ同じ高さまたは同じ高さ（例えば、二重高さまたは三重高さ）の整数値の倍数を有する半導体論理セルを含む。例えば、チップの一つの半導体セルブロックは第１高さを有する半導体論理セルおよび第１高さの整数値の倍数である第２高さを有する半導体論理セルを含み得る。チップの他の半導体セルブロックは第３高さおよびその整数値の倍数を有する半導体論理セルを含み得る。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明が解決しようとする課題は、信頼性が向上した半導体セルブロックを提供する。

【0004】

本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者に明確に理解されるであろう。

【課題を解決するための手段】

【0005】

本発明の態様は、半導体セルブロックの多様な実施形態に関するものである。一実施形態で、スタックに配列された複数の層、複数の層のうちの一つで第１セル高さを有する第１半導体論理セル、複数の層のうちの一つで第２セル高さを有する第２半導体論理セルを含み、複数の層はそれぞれ第１高さを有する一つ以上の第１層およびそれぞれ第２高さを有する一つ以上の第２層を含み、第２セル高さは第１セル高さより大きく、第２セル高さは第１セル高さの非整数値の倍数である。

【0006】

非整数値の倍数は、１．１～１．９の範囲を有し得る。

【0007】

第１半導体論理セルは一つ以上の第１層のうちの一つに位置し得、第２半導体論理セルは一つ以上の第２層のうちの一つに位置する。

【0008】

一つ以上の第１層は、互いに直接積層された複数の第１層の対を含み得る。

【0009】

一つ以上の第１層は複数の第１層を含み得、一つ以上の第２層は複数の第２層を含み、複数の第１層の数は複数の第２層の数よりさらに多くてもよい。

【0010】

複数の第２層はスタックに規則的に配列され、複数の第２層に隣接する第２層のそれぞれの一対は複数の第１層の同じ数の第１層によって互いに離隔し得る。

【0011】

同じ数の第１層は偶数でありうる。

【0012】

半導体セルブロックは第３高さを有する第３半導体論理セルをさらに含み得、第３高さは第１セル高さの整数値の倍数でありうる。

【0013】

一つ以上の第１層は複数の第１層を含み得、第３半導体論理セルは複数の第１層の一対に隣接する第１層に位置し得る。

【0014】

半導体セルブロックは、第１および第２半導体論理セルに結合された少なくとも一つの電力レールをさらに含み得る。

【0015】

少なくとも一つの電力レールは埋め込み電力レールでありうる。

【0016】

第１および第２半導体論理セルは相異する類型の論理セルを含み得る。

【0017】

第１半導体論理セルの第１幅と前記第２半導体論理セルの第２幅は、互いに整数値の倍数でありうる。

【0018】

本発明の態様はまた、半導体セルブロックに対するレイアウトの生成をコンピュータで実現する方法の多様な実施形態に関するものである。一実施形態によれば、配置およびルーティングツール（ｒｏｕｔｉｎｇ ｔｏｏｌ）を用いてスタックの層のうち第１層に第１半導体セルおよびスタックの層のうち第２層に第２半導体セルを配置し、配置およびルーティングツールを用いてそれぞれの第１半導体セルおよび第２半導体セルにピンを配置し、配置およびルーティングツールを用いてピンに連結されたビアを配置し、配置およびルーティングツールを用いてビアに連結された金属ルーティング層を配置することを含み、第１半導体セルは第１高さを有し、第２半導体セルは第１高さより大きい第２高さを有し、第２セル高さは第１セル高さの非整数値の倍数でありうる。

【0019】

非整数値の倍数は１．１～１．９の範囲を有し得る。

【0020】

第１層は第１高さを有し得、第２層は第２高さを有し得、第２高さは第１高さより大きくてもよく、第２高さは第１高さの非整数値の倍数でありうる。

【0021】

方法は、配置およびルーティングツールを用いてスタックの層に少なくとも一つの電力レールを配置することをさらに含み得る。

【0022】

方法は、前記配置およびルーティングツールを用いて前記スタックに第３セル高さを有する第３半導体論理セルを配置することをさらに含み得、前記第３セル高さは前記第１セル高さの整数値の倍数でありうる。

【0023】

第１層は複数の第１層のうちの一つであり、複数の第１層は互いに直接積層された第１層の対を含み得、第２層は複数の第２層のうちの一つであり、第２層は第１層の隣接する一対の間に位置し得る。

【0024】

複数の第１層の多数の第１層は、複数の第２層の多数の第２層より多くてもい。

【0025】

このような要約は、以下の詳細な説明でさらに説明される本発明の実施形態の特徴および概念の選択を紹介するために提供される。このような要約は請求項に記載された主題の核心または必須の特徴を識別するためのものでなく、請求項に記載された主題の範囲を限定するために使用されることも意図しない。説明された特徴の一つ以上は作動可能な装置を提供するために一つ以上の他の説明された特徴と結合されることができる。

【図面の簡単な説明】

【0026】

本発明の実施形態と他の特徴および利点は以下の図面と関連して考慮される時後述する詳細な説明を参照することによってより明白になる。図面で、同じ参照番号は図面全体にわたって同じ特徴および構成要素を参照するために使われる。このような数字は必ずしも比率に合わせて描かれるものではない。

【図1a】本発明の一実施形態による半導体セルブロックの概略図である。

【図1b】本発明の他の実施形態による半導体セルブロックの概略図である。

【図1c】本発明のまた他の実施形態による半導体セルブロックの概略図である。

【図2】本発明の一実施形態による半導体セルブロックに対するレイアウトを形成する方法の作業（ｔａｓｋ）を示す流れ図である。

【発明を実施するための形態】

【0027】

本発明の態様（ａｓｐｅｃｔ）は、半導体セルブロックの多様な実施形態により第１高さを有する少なくとも一つの半導体論理セルおよび第１高さより大きく第１高さの非整数値の倍数を有する少なくとも一つの半導体論理セルを含む。さらに、一つ以上の実施形態で、本発明の半導体セルブロックは、半導体セルブロックの少なくとも一つの他の半導体論理セルの高さの整数値の倍数高さを有する半導体論理セルを含み得る。したがって、本発明の多様な実施形態による半導体セルブロックは最も低い高さの半導体論理セルでの最も低い駆動セルおよびより大きい半導体論理セルでのより大きい駆動セルをすべてサポートすることができる。さらに、本発明の多様な実施形態による半導体セルブロックは、相異する装置アーキテクチャ（ａｒｃｈｉｔｅｃｔｕｒｅ）が同じ半導体セルブロックに位置されるようにする。本発明の態様はまた、半導体セルブロックのレイアウトを設計する多様なシステムおよび方法が第１高さを有する少なくとも一つの半導体論理セル、および第１高さより大きく第１高さの非整数値の倍数である第２高さを有する少なくとも一つの半導体論理セルを含む。

【0028】

以下で、添付する図面を参照して本発明の好ましい実施形態について詳細に説明する。しかし、本発明の技術的思想は多様な異なる形態で具体化することができ、本説明に示す実施形態のみに制限されると解釈されるべきではない。かえって、このような実施形態は本発明の技術的思想が徹底して完全になるように例として提供され、本発明の技術的思想の様相および特徴を当業者に十分に伝える。したがって、本発明の技術的思想の様相および特徴の完全な理解のために当業者に必要でない工程、要素および技術は説明されないこともある。特に言及しない限り、同じ図面符号は添付する図面および詳細な説明全般にわたって同じ要素を示すため、その説明は繰り返さない。

【0029】

図面において、構成要素、層および領域の相対的な大きさは明確性のために誇張されるおよび／または簡略化することができる。「下（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下（ｌｏｗｅｒ）」、「下部（ｕｎｄｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」等のような空間的に相対的な用語は本明細書で説明の便宜上一つの要素または特徴を図面に示すように構成要素（複数可）または特徴（複数可）との関係を容易に記述するために使われる。このような空間的に関連した用語は図面に示す方位に加え、使用中または作動時装置の他の方位を含むように意図されていることが理解されるであろう。例えば、図面の装置がひっくり返ると、他の要素または特徴の「下（ｂｅｎｅａｔｈ）」または「下（ｂｅｌｏｗ）」または「下部（ｕｎｄｅｒ）」として記述された構成要素は他の構成要素または特徴の「上（ａｂｏｖｅ）」に配向される。したがって、「下（ｂｅｌｏｗ）」および「下部（ｕｎｄｅｒ）」の例示的な用語は上と下の両方の方向を含み得る。したがって、装置は他の方向に配向されることができ（例えば、９０度または他の配向に回転できる）、本明細書で使われる空間的に相対的な記述語はそれにより解釈されるべきである。

【0030】

本明細書で「第１」、「第２」、「第３」等の用語が多様な構成要素、構成、領域、層および／またはセクションを説明するために使われるが、これらの構成要素、構成、領域、層および／またはセクションはこれらの用語によって制限されない。これらの用語は一つの構成要素、構成、領域、層またはセクションを他の構成要素、構成、領域、層またはセクションと区別する目的でのみ使われる。したがって、以下で説明される第１構成要素、構成、領域、層またはセクションは本発明の思想および範囲を逸脱せず、第２構成要素、構成、領域、層またはセクション（ｓｅｃｔｉｏｎ）と称される。

【0031】

構成要素または層が他の構成要素または層の「上に（ｏｎ）」、「連結された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「結合された（ｃｏｕｐｌｅｄ ｔｏ）」と言及されるとき、それは他の構成要素または層に直接的に連結され得、連結または結合されるか、一つ以上の介在する構成要素または層が存在し得る。また、一つの構成要素または層が２個の構成要素または層の「間に（ｂｅｔｗｅｅｎ）」あると言及されるとき、２個の構成要素または層の間の唯一の構成要素または層、または一つ以上の介在する構成要素または層が存在することもできる。

【0032】

本明細書で使われる用語は特定の実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書に使われるとき、単数形は文脈上特に明示されない限り複数形を含むことを意図している。本明細書で使われる「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」という用語は明示された特徴、整数、段階、動作、構成要素および／または構成の存在を示すが、一つ以上の他の特徴、整数、段階、動作、要素、構成要素および／または構成の追加存在を排除しない。本明細書に使われるとき、「および／または」という用語は、一つ以上の関連する列挙された項目の任意およびすべての組み合わせを含む。「少なくとも一つ」のような表現式は構成要素のリストの前で構成要素の全体リストを修正してリストの個別要素を修正しない。

【0033】

本明細書に使われる「実質的に」、「約」および類似の用語は、近似の用語として使われ、程度の用語として使われず、これらによって認識される測定または計算された値の固有な偏差を説明するためのものである。また、本発明の概念の実施形態を記述するとき「し得る」の使用は、「本発明の一つ以上の実施形態」を意味する。本明細書に使われるとき、「使用する（ｕｓｅ）」、「使用（ｕｓｉｎｇ）」および「使用された（ｕｓｅｄ）」という用語は、それぞれ「利用する（ｕｔｉｌｉｚｅ）」、「利用（ｕｔｉｌｉｚｉｎｇ）」および「利用された（ｕｔｉｌｉｚｅｄ）」と同義語と見なすことができる。また、「例えば」という用語は例または説明を意味する。

【0034】

特に定義されない限り、本明細書で使われるすべての用語（技術および科学用語含む）は本発明が属する技術分野の当業者によって一般的に理解されるものと同じ意味を有する。また、一般的に使われる辞典に定義されている用語は、関連技術および／または本明細書と関連してその意味と一致する意味を有すると解釈されるべきであり、ここに明らかに定義されていない限り、理想的または過度に形式的な意味に解釈されない。

【0035】

以下、図１ａを参照すると、本発明の一実施形態による半導体セルブロック１００は、スタック１０３を形成するために互いに積層された一連の層（１０１および１０２）（すなわち、一つ以上の第１層１０１および一つ以上の第２層１０２）、および層（１０１および１０２）のうちの少なくとも一部に位置する一連の半導体論理セル（１０４～１０６およびまたは１０７）を含む。たとえ一つ以上の実施形態で半導体セルブロック１００は、それぞれの半導体論理セル（１０４～１０７）を含むが、一つ以上の実施形態で、半導体セルブロック１００は半導体論理セル１０４～１０７の任意の適切な組み合わせを含み得る。層（１０１および１０２）は、半導体セルブロック１００のフロントエンドオブライン（ｆｒｏｎｔ－ｅｎｄ－ｏｆ－ｌｉｎｅ）（ＦＥＯＬ）層、ミドルオブライン（ｍｉｄｄｌｅ－ｏｆ－ｌｉｎｅ）（ＭＯＬ）層、および／またはバックエンドオブライン（ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ）（ＢＥＯＬ）層（例えば、絶縁層Ｖ－２、絶縁層Ｖ－１上の金属層Ｍｉｎｔ、金属層Ｍｉｎｔ上の絶縁層Ｖ－１、絶縁層Ｖ－１上の金属層Ｍ０、金属層Ｍ０上の絶縁層Ｖ０、絶縁層Ｖ０上の金属層Ｍ１、金属層Ｍ１上の絶縁層Ｖ１、絶縁層Ｖ１上の金属層Ｍ２、金属層Ｍ２上の絶縁層Ｖ２、など）に対応することができる。

【0036】

半導体論理セル１０４～１０７は、例えば、インバータ（ｉｎｖｅｒｔｅｒ）、ＮＡＮＤゲート、ＮＯＲゲート、カウンタ（ｃｏｕｎｔｅｒ）、フリップフロップ（ｆｌｉｐ ｆｌｏｐ）、他の論理回路、またはこれらの組み合わせのような任意の類型（複数可）のセル（複数可）でありうる。半導体論理セル１０４～１０７は、例えば、フィンまたはシート基盤装置（ｓｈｅｅｔ－ｂａｓｅｄ ｄｅｖｉｃｅ）（例えば、水平ナノシート（ｎａｎｏｓｈｅｅｔ）電界効果トランジスタまたは垂直電界効果トランジスタ（ＶＦＥＴ）のようなフィン電界効果トランジスタ（ｆｉｎＦＥＴ）またはナノシートトランジスタ）のような相異する装置アーキテクチャを有することができる。図面全体において、半導体論理セル１０４～１０７が概略的に示され、半導体論理セル１０４～１０７の構成要素（例えば、ソース／ドレイン電極およびゲート）は図面の簡略化のために省略されている。

【0037】

図示された実施形態で、スタック１０３は、それぞれ第１高さＨ１を有する一連の第１層１０１、および第１高さＨ１より大きい第２高さＨ２を有する一連の第２層１０２を含む。一つ以上の実施形態で、第２層１０２の第２高さＨ２は第１層１０１の第１高さＨ１の非整数値の倍数である。例えば、一つ以上の実施形態で、第２層１０２の第２高さＨ２は、第１層１０１の第１高さＨ１より大きくてもよく、第１高さＨ１の非整数値の倍数は、およそ（約）１．１、およそ（約）１．１５、およそ（約）１．２、およそ（約）１．３、およそ（約）１．４、およそ（約）１．５、およそ（約）１．６、およそ（約）１．８のようにおよそ（約）１．１～およそ（約）１．９の範囲内であり得る。

【0038】

図示された実施形態で、それぞれの半導体論理セル１０４～１０７は、第１層１０１の高さＨ１と同一であるか実質的に同じ高さ、第２層１０２の高さＨ２と同一であるか実質的に同じである高さ、またはスタック１０３で２個以上が隣接する層（１０１および１０２）が結合された高さと同一であるか実質的に同じ高さを有する。例えば、図示された実施形態で、半導体セルブロック１００は、第１半導体セル１０４が位置する第１層１０１の高さＨ１と同一であるか実質的に同じ第１セル高さｈ１を有し、第１層１０１のうちの一つに位置する少なくとも一つの第１半導体セル１０４と、第２半導体セル１０５が位置する第２層１０２の高さＨ２と同一であるか実質的に同じ第２セル高さｈ２を有し、第２層１０２のうちの一つに位置する少なくとも一つの第２半導体セル１０５を含む。したがって、図示された実施形態で、第２層１０２での半導体論理セル１０５の第２セル高さｈ２は第１層１０１での半導体論理セル１０４の第１セル高さｈ１より大きく、第２セル高さｈ２は第１セル高さｈ１の非整数値の倍数である。例えば、一つ以上の実施形態で、第２層１０２での半導体論理セル１０５の第２セル高さｈ２は、第１層１０１での半導体論理セル１０４の第１セル高さｈ１より大きく、第２セル高さｈ２は、およそ（約）１．１～およそ（約）１．９の範囲内にある第１セル高さｈ１の非整数値の倍数を有する。

【0039】

図示された実施形態で、半導体セルブロック１００のスタック１０３は、互いにの上に直接積層された一対の第１層１０１と繰り返しパターンで積層された一対の第１層１０１上に単一第２層１０２を含む。一つ以上の実施形態で、半導体セルブロック１００は、例えば、半導体セルブロック１００での半導体論理セル１０４～１０７の大きさおよび類型による、第１および第２層（１０１および１０２）の任意の他の適切な配置（例えば、パターン）を含み得る。例えば、一つ以上の実施形態で、半導体セルブロック１００の第１層１０１の数は、半導体セルブロック１００での第２層１０２の数より多い。一つ以上の実施形態で、半導体セルブロック１００は、整数値の倍数のセル高さ（例えば、二倍の高さ、三倍の高さ、または四倍の高さの半導体セル）（およびその反対）を有する第２層１０２のうち隣接する層（例えば、一対の隣接する第２層１０２の間の２個、３個または４個の第１層１０１）の間で任意の数の第１層１０１を含み得る。また、図示された実施形態で、スタック１０３は、それぞれ相異する高さを有する２個の相異する類型の層（すなわち、第１高さＨ１を有する第１層１０１と第２高さＨ２を有する第２層１０２）を含むとしても、一つ以上の実施形態で、スタック１０３はそれぞれ異なる高さ（例えば、それぞれ相異する高さを有する３個以上の類型の層）を有する他の適切な数の相異する類型を有する層を含み得、３個以上の相異する類型を有する層はスタック１０３で任意の適切なパターンで配置されることができる。

【0040】

一つ以上の実施形態で、半導体セルブロック１００は、隣接する第２層１０２の間で任意の偶数または奇数を有する第１層１０１を含み得る。図１ｂはスタック１０３が互いに直接上に積層された４個の第１層１０１の繰り返しパターンおよび積層された４個の第１層１０１上に一つの第２層１０２を含む半導体セルブロック１００の実施形態を示す。一つ以上の実施形態で、スタック１０３は隣接する第１層１０１で半導体論理セル（複数可）１０６が求められる高さｈ３によって多数の隣接する第１層１０１を有することができる（例えば、求められる高さが第１層１０１の高さＨ１の整数値の倍数に該当する場合）。さらに、図示された実施形態で隣接する第２層１０２は、２個またはそれ以上の第１層１０１により互いに離隔していても、一つ以上の実施形態で、スタック１０３は互いに直接上に積層された２個以上の第２層１０２と積層された２個以上の第２層１０２上に位置する２個以上の第１層１０１の繰り返しパターンを含み得、これは第２層１０２の高さＨ２の整数値の倍数と同一または実質的に同じ高さを有する２個以上の隣接する第２層１０２で半導体論理セル１０７の配置を可能にする。例えば、図１ｃは互いに直接上に積層された２個の第１層１０１および積層された２個の第１層１０１上に位置する互いに直接上に積層された２個の第２層１０２の繰り返しパターンを含む半導体セルブロック１００の実施形態を図示する。図１ｃに示す実施形態で、半導体セルブロック１００は第２層１０２が結合された高さＨ３と同一であるか実質的に同じ第４セル高さｈ４を有し、かつ２個の隣接する第２層１０２に位置する少なくとも一つの半導体論理セル１０７を含む。したがって、図示された実施形態で、２個の隣接する第２層１０２に位置する半導体論理セル１０７の第４セル高さｈ４は図１ａおよび図１ｂに示す半導体論理セル１０５の第２セル高さｈ２の整数値の倍数である。半導体セルブロック１００のスタック１０３が互いに直接上に積層された３個、４個、または５個の第２層１０２を含む一つ以上の実施形態で、隣接する２個の第２層１０２に配置された半導体論理セル１０７の第４セル高さｈ４はそれぞれの第２層１０２の高さＨ２の３倍、４倍、または５倍であり得る。

【0041】

図示された実施形態で、半導体セルブロック１００はまた、半導体セルブロック１００で半導体論理セル１０４に電力（例えば、ＶＤＤ，ＶＳＳ，ＧＮＤ）を伝達するように構成された少なくとも一つの電力レール１０８を含む。一つ以上の実施形態で、一つ以上の電力レール１０８は埋め込み電力レールでありうる。一つ以上の電力レール１０８は平面図で半導体論理セル１０４～１０７のエッジ（ｅｄｇｅ）と重なり得る（ｏｖｅｒｌａｐ）。図１ａ～図１ｃに示す実施形態を引き続き参照すると、第１層１０１のうちの一つに位置する半導体論理セル１０４それぞれは、第１セル幅ｗ１を有し、第２層１０２のうちの一つに位置する半導体論理セル１０５それぞれは第２セル幅ｗ２を有し、隣接する２個以上の第１層１０１を介して延びた半導体論理セル１０６それぞれは第３セル幅ｗ３を有し、隣接する２個以上の第２層１０２を介して延びた半導体論理セル１０７は第４セル幅ｗ４を有する。一つ以上の実施形態で、第１層１０１のうちの一つに位置する半導体論理セル１０４の第１セル幅ｗ１および第２層１０２のうちの一つに位置する半導体論理セル１０５の第２セル幅ｗ２は互いに同一または実質的に同一である。一つ以上の実施形態で、第１層１０１のうちの一つに位置する半導体論理セル１０４の第１セル幅ｗ１および第２層１０２のうちの一つに位置する半導体論理セル１０５の第２セル幅ｗ２は互いに整数値の倍数でありうる（例えば、第２層１０２のうちの一つに位置する半導体論理セル１０５の第２セル幅ｗ２は第１層１０１のうちの一つの位置する半導体論理セル１０４の第１セル幅ｗ１の１倍、２倍、３倍、または４倍であるかその反対でありうる）。さらに、一つ以上の実施形態で、第１セル高さｈ１を有する半導体論理セル１０４の第１セル幅ｗ１は、第３セル高さｈ３を有する半導体論理セル１０６の第３セル幅ｗ３と同一または実質的に同一であるが、一つ以上の実施形態で、第３セル高さｈ３を有する半導体論理セル１０６の第３セル幅ｗ３は、第１セル高さｈ１を有する半導体論理セル１０４の第１セル幅ｗ１の整数値の倍数であるかその反対でありうる。また、一つ以上の実施形態で、第２セル高さｈ２を有する半導体論理セル１０５の第２セル幅ｗ２は、第４セル高さｈ４を有する半導体論理セル１０７の第４セル幅ｗ４と同一または実質的に同一であり得るが、第４セル高さｈ４を有する半導体論理セル１０７の第４セル幅ｗ４は、第２セル高さｈ２を有する半導体論理セル１０５の第２セル幅ｗ２の整数値の倍数であるか、その反対でありうる。

【0042】

図２は本発明の一実施形態に他の半導体セルブロック（例えば、図１ａ、図１ｂ、または図１ｃに示す半導体セルブロック１００の実施形態）に対するレイアウトを生成する方法２００の作業を図示する。図２に示す実施形態で、方法２００は繰り返しパターンで一つ以上の第１層および一つ以上の第２層が位置するスタックを得る作業（２０５）を含む（例えば、図１ａ、図１ｂ、または図１ｃに示す一つ以上の第１層１０１および一つ以上の第２層１０２が位置するスタック１０３）。層は半導体セルブロック１００のフロントエンドオブライン（ｆｒｏｎｔ－ｅｎｄ－ｏｆ－ｌｉｎｅ）（ＦＥＯＬ）層、ミドルオブライン（ｍｉｄｄｌｅ－ｏｆ－ｌｉｎｅ）（ＭＯＬ）層、および／またはバックエンドオブライン（ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ）（ＢＥＯＬ）層（例えば、絶縁層Ｖ－２、絶縁層Ｖ－１上の金属層Ｍｉｎｔ、金属層Ｍｉｎｔ上の絶縁層Ｖ－１、絶縁層Ｖ－１上の金属層Ｍ０、金属層Ｍ０上の絶縁層Ｖ０、絶縁層Ｖ０上の金属層Ｍ１、金属層Ｍ１上の絶縁層Ｖ１、絶縁層Ｖ１上の金属層Ｍ２、金属層Ｍ２上の絶縁層Ｖ２、など）に対応することができる。

【0043】

一つ以上の実施形態で、第１層は第１高さを有することができ、第２層は第１高さより大きい第２高さを有することができる。一つ以上の実施形態で、第２層の第２高さは例えば、およそ１．１～およそ１．９の範囲内にある非整数値のように第１層の第１高さの非整数値の倍数でありうる。

【0044】

図示された実施形態で、方法２００はまた半導体論理セル（例えば、図１ａ～図１ｃに示す半導体論理セル１０４～１０７）を取得して半導体論理セルを配置およびルーティング（ＰｎＲ）を利用して第１層および第２層に配置する作業（２１０）を含む。作業（２１０）で、半導体論理セルは一連の相異する半導体セルを含むライブラリ（ｌｉｂｒａｒｙ）から取得され得る（例えば、半導体セルは半導体装置が相異する構成を有する半導体セルを含む標準セルライブラリから取得され得る）。半導体論理セルは、例えば、フィンまたはシート基盤装置のような相異する装置アーキテクチャを有することができる（例えば、水平ナノシート電界効果トランジスタまたは垂直電界効果トランジスタのようなフィン電界効果トランジスタまたはナノシート電界効果トランジスタ）。作業（２１０）で、第１層に配置されたそれぞれの半導体論理セルは第１層の高さと同一または実質的に同じ高さを有し、第２層に配置されたそれぞれの半導体論理セルは第２層の高さと同一または実質的に同じ高さを有する。したがって、第２層に配置された半導体論理セルの高さは第１層に配置された半導体論理セルの高さより大きく、第２層に配置された半導体論理セルの高さは、例えば、およそ１．１～およそ１．９の範囲内にある非整数値の倍数のように第１層に配置された半導体論理セルの高さの非整数値の倍数である。

【0045】

一つ以上の実施形態で、作業（２１０）は２個以上の隣接する第１層で一つ以上の半導体論理セルを配置することを含み得、２個以上の隣接する第１層に配置された一つ以上の半導体論理セルはそれぞれの第１層の高さの整数値の倍数と同じ高さ（複数可）を有する（例えば、２倍高さ、３倍高さ、および／または４倍高さの半導体論理セル）。一つ以上の実施形態で、作業（２１０）は２個以上の隣接する第２層で一つ以上の半導体論理セルを配置することを含み得、２個以上の隣接する第２層に配置された一つ以上の半導体論理セルはそれぞれの第２層の高さの整数値の倍数と同じ高さ（複数可）を有する（例えば、２倍高さ、３倍高さ、および／または４倍高さの半導体論理セル）。

【0046】

図示された実施形態で、方法２００はまたＰｎＲツールを用いて作業（２１０）で配置された半導体論理セル上に一連のピンを配置する作業（２１５）を含む。作業（２１５）に配置されたピンは作業（２１０）で配置された半導体論理セルから後続作業でＰｎＲツールによってドロップ（ｄｒｏｐ）されたビアを有する一つ以上のルーティング金属層に連結が可能なように構成される。本明細書で使われる用語「ピン」は、半導体論理セルの外部連結のための連結点を定義するそれぞれの半導体論理セル内の金属ワイヤをいう（例えば、一つの半導体論理セルと別の半導体論理セルとの間のセル間の連結）。さらに、ピンは出力ピン（例えば、半導体論理セルの出力信号のための連結点）、入力ピン（例えば、半導体論理セルの入力信号のための連結点）、または入力および出力ピンの組み合わせでありうる。一つ以上の実施形態で、ピンは、一つ以上のミドルオブライン（ｍｉｄｄｌｅ－ｏｆ－ｌｉｎｅ）（ＭＯＬ）層に配置されることができ、半導体論理セルのソース、ドレイン、およびゲートコンタクトを定義することができる。

【0047】

作業（２１５）で、ピンは適法な境界内のどこにでも配置されることができる（すなわち、基本原則に反しない領域内のどこにでも）。一つ以上の実施形態で、作業（２１５）におけるピンは、ルーティンググリッド（ｒｏｕｔｉｎｇ ｇｒｉｄ）またはルーティンググリッドのオフ上に指向され得る。「ルーティンググリッド」という用語は、半導体セルブロック１００の物体が整列するグリッドを指し、一つ以上の実施形態によるルーティンググリッドは半導体論理セルおよび半導体セルブロックを製造するための製造工程の間達成できる最も微細な粒度を指す。一つ以上の実施形態で、作業（２１５）におけるピンは、平面図で垂直および／または水平に指向される。一つ以上の実施形態で、作業（２１５）は、ルーティング品質の結果（ＱｏＲ）を向上させるために密集した領域でピンの位置を繰り返し再定義することを含み得る。ピンを定義する作業（２１５）は、仮想ピンの近くに配置された同じ半導体論理セルまたは半導体論理セル上の他のピンアクセス（ａｃｃｅｓｓ）を遮断しないようにピンを位置させることを含む。さらに、ピンを定義する作業（２１５）は、半導体論理セルまたは近くの他の半導体論理セルで設計規則の衝突を作らず半導体論理セルがルーティングされるようにピンを位置させることを含む。また、ピンを定義する作業（２１５）はピンが他のルーティング金属形状に対する基本原則に反しないようにピンを位置させることを含む。

【0048】

一つ以上の実施形態で、方法２００は妨害物を定義する一つ以上の遮断領域を定義する作業２２０を含み得る。図示された実施形態で、一つ以上の遮断領域はピンと同じ層に定義されることができる。遮断領域はピンを配置できない領域を定義する。

【0049】

図示された実施形態で、方法２００はまた作業（２１５）に配置されたピンと重なる連結ビア（すなわち、ピンアクセスビア）を定義する作業（２２５）を含む（例えば、ＰｎＲツールは連結ビアをピン上に配置するように制限する）。連結ビアは方法２００の後続作業の間ＰｎＲツールによって配置されたピンおよび金属ルーティング層の間の連結を可能にするビアの位置を定義する。一つ以上の実施形態で、連結ビアを定義する作業（２２５）は、ミドルオブライン（ｍｉｄｄｌｅ－ｏｆ－ｌｉｎｅ）（ＭＯＬ）形状および層に対する基本原則の違反を確認して当業者に公知した任意の適したアルゴリズム（ａｌｇｏｒｉｔｈｍ）を利用して任意の適した位置に連結ビアを配置することを含む。すなわち、作業（２２５）におけるＰｎＲツールは、グラウンドルール制限（ｇｒｏｕｎｄ ｒｕｌｅ ｒｅｓｔｒｉｃｔｉｏｎ）に基づいて連結ビアをグラウンドルールクリーンマナー（ｇｒｏｕｎｄ ｒｕｌｅ ｃｌｅａｎ ｍａｎｎｅｒ）により配置するための最小領域を含む、一連のグラウンドルールの制限（ｇｒｏｕｎｄ ｒｕｌｅ ｒｅｓｔｒｉｃｔｉｏｎ）に基づいて連結ビアを配置する（例えば、ビアを配置する作業は同じ層に配置されるビア形状が変わる設計規則違反を防止する）。

【0050】

図２に示す実施形態で、方法２００はまた、グラウンドルールクリーンマナー（ｇｒｏｕｎｄ ｒｕｌｅ ｃｌｅａｎ ｍａｎｎｅｒ）により連結ビアを連結するための連結ビア上に金属ルーティング層を定義する作業（２３０）を含む。金属ルーティング層を定義する作業（２３０）は当業者に公知された任意の適したアルゴリズム（複数可）により行われることができる。

【0051】

図２に示す実施形態で、方法２００は半導体セルブロックで半導体論理セルに電力（例えば、ＶＤＤ，ＶＳＳ，ＧＮＤ）を伝達するように構成された一つ以上の電力レールを定義する作業（２３５）を含む。一つ以上の実施形態で、作業（２３５）に配置された電力レールは埋め込み電力レール（ｂｕｒｉｅｄ ｐｏｗｅｒ ｒａｉｌ）でありうる。一つ以上の実施形態で、作業（２３５）は一つ以上の電力レール他に追加的に一つ以上の電力および接地ステープル（ｓｔａｐｌｅ）またはストライプ（ｓｔｒｉｐｅ）を定義することを含み得る（例えば、作業（２３５）は一つ以上の対の二重電力ステープルを定義することを含み得る）。一つ以上の電力レール（および／または電力および接地ステープルまたはストライプ）は意図したアプリケーションが要求する適切な電力によって電力レール（および／または電力ステープルまたは電力ストライプ）が追加され得る領域である。一つ以上の電力レール（および／または電力および接地ステープルまたはストライプ）を定義する作業（２３５）は半導体セルブロック内に半導体論理セルを配置する前に追加され得る。

【0052】

図示された実施形態で、設計レイアウトが完了した後、方法２００は最終レイアウトをテーピング（ｔａｐｉｎｇ）する作業（２４０）を含み得る（すなわち、半導体セルブロックのフォトマスクに対するグラフィックは製造設備に転送される）。最終レイアウトをテーピングする作業（２４０）はＰｎＲツールによって、フォトマスクを生成するための最終ＧＤＳＩＩまたは他の適したファイルフォーマットを出力する作業を含み得る。さらに、一つ以上の実施形態で方法２００は集積された半導体セルブロックを形成するために半導体ダイを製造する作業および完成された半導体チップを生成するための一つ以上のパッキング（ｐａｃｋｉｎｇ）および組み立て作業を含み得る。

【0053】

一つ以上の実施形態で、本発明の方法２００は、プロセッサによって実行される時、前述した作業を行うためのプロセッサが不揮発性メモリ装置に格納されたコンピュータ実行可能コマンドによって活用および／または行われることができる。また、前述した作業は半導体セルのレイアウトおよびディスプレイ（ｄｉｓｐｌａｙ）上に半導体集積回路をディスプレイすることを含み得る。「プロセッサ」という用語は、データまたはデジタル信号を処理するために使われるハードウェア、ファームウェア、およびソフトウェアの任意の組み合わせを含んで本明細書に使われる。プロセッサのハードウェアは、例えば、特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ）（ＡＳＩＣｓ）、汎用または特殊な目的の中央プロセッサ（ＣＰＵｓ）、デジタル信号プロセッサ（ＤＳＰｓ）、グラフィックプロセッサ（ＧＰＵｓ）、およびフィールドプログラマブルゲートアレイ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙｓ）（ＦＰＧＡｓ）のようなプログラム可能なロジックデバイス（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅｓ）を含み得る。本明細書で使われるように、プロセッサにおいて、それぞれの機能はその機能を遂行するために構成されたハードウェア、すなわち、ハードワイヤまたは非一時的格納媒体に保存されたコマンドを実行するように構成されたＣＰＵのようなより汎用のハードウェアによって行われる。プロセッサは単一印刷配線基板（ｐｒｉｎｔｅｄ ｗｉｒｉｎｇ ｂｏａｒｄ，ＰＷＢ）または複数の相互連結された印刷配線基板に分散することができる。プロセッサは、例えば、印刷配線基板上に相互連結された２個のプロセッサ、ＦＰＧＡおよび中央プロセッサを含み得る他のプロセッサを含み得る。

【0054】

本発明は特定の実施形態を参照して詳細に説明されたが、本明細書に説明された実施形態は開示された正確な形態に本発明の範囲を限定したり制限しようとするものではない。本発明が属する技術分野の当業者は本発明の原理、思想、および範囲の意味を逸脱せず、説明された構造体と組み立ておよび作動方法の変更が実施され得ることを理解することができる。

【符号の説明】

【0055】

１００ 半導体セルブロック
１０１ 第１層
１０２ 第２層
１０３ スタック
１０４～１０７ 半導体論理セル

【図1a】

【図1b】

【図1c】

【図2】