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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-20
(45)【発行日】2025-01-28
(54)【発明の名称】チップ型電子部品
(51)【国際特許分類】
H01F 27/00 20060101AFI20250121BHJP
H01F 17/00 20060101ALI20250121BHJP
H01G 4/40 20060101ALI20250121BHJP
H03H 7/48 20060101ALI20250121BHJP
H03H 7/075 20060101ALI20250121BHJP
【ＦＩ】
H01F27/00 S
H01F17/00 D
H01G4/40 321A
H03H7/48 C
H03H7/075 A
【請求項の数】
5
(21)【出願番号】P 2020207227
(22)【出願日】2020-12-15
(65)【公開番号】P2022094391
(43)【公開日】2022-06-27
【審査請求日】2023-07-18
【前置審査】
(73)【特許権者】
【識別番号】000003067
【氏名又は名称】ＴＤＫ株式会社
(74)【代理人】
【識別番号】100115738
【弁理士】
【氏名又は名称】鷲頭 光宏
(74)【代理人】
【識別番号】100121681
【弁理士】
【氏名又は名称】緒方 和文
(72)【発明者】
【氏名】三嶽 幸生
(72)【発明者】
【氏名】大塚 隆史
【審査官】後藤 嘉宏
(56)【参考文献】
【文献】特開平０７－１０６８９８（ＪＰ，Ａ）
【文献】特開平１１－１４５７５４（ＪＰ，Ａ）
【文献】特開平１１－１０３２２９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｆ ２７／００
Ｈ０１Ｆ １７／００
Ｈ０１Ｇ ４／４０
Ｈ０３Ｈ ７／４８
Ｈ０３Ｈ ７／０７５
(57)【特許請求の範囲】
【請求項1】
第１及び第２の端子電極と、第１の導体層と、
前記第１の導体層を覆う第１の絶縁層と、
前記第１の絶縁層上に設けられた第２の導体層と、
前記第２の導体層を覆う第２の絶縁層と、
前記第２の絶縁層上に設けられた第３の導体層と、
前記第３の導体層を覆う第３の絶縁層と、
前記第３の絶縁層上に設けられた第４の導体層と、を備え、
前記第１の導体層は、それぞれ前記第１及び第２の端子電極と重なる位置に設けられた第１及び第２の接続パターンと、前記第１の接続パターンと前記第２の接続パターンに挟まれるようこれらの間に位置し、前記第１及び第２の端子電極の一方に接続された第１の下部電極パターンとを含み、
前記第２の導体層は、前記第１の絶縁層を介して前記第１の下部電極パターンと重なる位置に設けられ、前記第１及び第２の端子電極の他方に接続された第１の上部電極パターンを含み、
前記第１の下部電極パターン及び前記第１の上部電極パターンは、第１のキャパシタを構成し、
前記第３の導体層は、それぞれ前記第１及び第２の端子電極と重なる位置に設けられた第３及び第４の接続パターンと、前記第３の接続パターンと前記第４の接続パターンに挟まれるようこれらの間に位置し、前記第３及び第４の端子電極の一方に接続された第５の接続パターンとを含み、
前記第４の導体層は、一端が前記第１の端子電極に接続された第１のインダクタパターンを含み、
前記第１のインダクタパターンは、前記第１のキャパシタと重なる第１の区間と、前記第１のキャパシタと重ならない第２の区間を含み、
前記第１のインダクタパターンの前記第１の区間は、前記第３の絶縁膜を介して前記第５の接続パターンと重なりを有しており、これにより、前記第１のインダクタパターンの前記第１の区間と前記第５の接続パターンは、第３のキャパシタを構成することを特徴とするチップ型電子部品。
【請求項2】
第３及び第４の端子電極をさらに備え、前記第１の導体層は、それぞれ前記第３及び第４の端子電極と重なる位置に設けられた第６及び第７の接続パターンと、前記第６の接続パターンと前記第７の接続パターンに挟まれるようこれらの間に位置し、前記第３及び第４の端子電極の一方に接続された第２の下部電極パターンとをさらに含み、
前記第２の導体層は、前記第１の絶縁層を介して前記第２の下部電極パターンと重なる位置に設けられ、前記第３及び第４の端子電極の他方に接続された第２の上部電極パターンをさらに含み、
前記第２の下部電極パターン及び前記第２の上部電極パターンは、第２のキャパシタを構成し、
前記第３の導体層は、それぞれ前記第３及び第４の端子電極と重なる位置に設けられた第８及び第９の接続パターンと、前記第８の接続パターンと前記第９の接続パターンに挟まれるようこれらの間に位置し、前記第８及び第９の端子電極の一方に接続された第１０の接続パターンとを含み、
前記第４の導体層は、一端が前記第１の端子電極に接続された第２のインダクタパターンと、前記第１の端子電極、並びに、前記第１及び第３の接続パターンと重なる位置に設けられ、前記第１の端子電極、並びに、前記第１及び第３の接続パターンに接続された第１１の接続パターンと、前記第２の端子電極、並びに、前記第２及び第４の接続パターンと重なる位置に設けられ、前記第２の端子電極、並びに、前記第２及び第４の接続パターンに接続された第１２の接続パターンとをさらに含み、
前記第１のインダクタパターンの前記第１の区間は、前記第１１の接続パターンと前記第１２の接続パターンに挟まれるようこれらの間に位置し、
前記第１のインダクタパターンの他端は前記第３の端子電極に接続され、前記第２のインダクタパターンの他端は前記第４の端子電極に接続されることを特徴とする請求項１に記載のチップ型電子部品。
【請求項3】
前記第４の導体層は、前記第３の端子電極、並びに、前記第６及び第８の接続パターンと重なる位置に設けられ、前記第３の端子電極、並びに、前記第６及び第８の接続パターンに接続された第１３の接続パターンと、前記第４の端子電極、並びに、前記第７及び９の接続パターンと重なる位置に設けられ、前記第４の端子電極、並びに、前記第７及び９の接続パターンに接続された第１４の接続パターンとをさらに含み、前記第１のインダクタパターンの前記第２の区間の一部は、前記第１１の接続パターンと前記第１３の接続パターンに挟まれるようこれらの間に位置するか、または前記第１２の接続パターンと前記第１４の接続パターンに挟まれるようこれらの間に位置することを特徴とする請求項２に記載のチップ型電子部品。
【請求項4】
前記第２のインダクタパターンは、前記第１３の接続パターンと前記第１４の接続パターンに挟まれるようこれらの間に位置し、前記第２のキャパシタと重なる第３の区間と、前記第２のキャパシタと重ならない第４の区間を含み、
前記第２のインダクタパターンの前記第３の区間は、前記第３の絶縁膜を介して前記第１０の接続パターンと重なりを有しており、これにより、前記第２のインダクタパターンの前記第３の区間と前記第１０の接続パターンは、第４のキャパシタを構成することを特徴とする請求項３に記載のチップ型電子部品。
【請求項5】
前記第２のインダクタパターンの前記第４の区間の一部は、前記第１１の接続パターンと前記第１３の接続パターンに挟まれるようこれらの間に位置するか、または前記第１２の接続パターンと前記第１４の接続パターンの間に位置することを特徴とする請求項４に記載のチップ型電子部品。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はチップ型電子部品に関し、特に、キャパシタとインダクタを含むチップ型電子部品に関する。
【背景技術】
【0002】
特許文献１には、キャパシタとインダクタを含むチップ型電子部品が開示されている。特許文献１に記載されたチップ型電子部品は、インダクタパターンと重なるようパターン幅の細い容量電極パターンを設けることによって、チップサイズを抑えつつ、インダクタパターンに補助的なキャパシタンスを付加している。主となるキャパシタについては、平面視で端子電極間に配置されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１６－２０１５１７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１に記載されたチップ型電子部品においては、主となるキャパシタの上部が有効活用されていないことから、十分なインダクタンスを得るためにはチップサイズを拡大しなければならない場合があった。
【0005】
したがって、本発明は、キャパシタとインダクタを含むチップ型電子部品のチップサイズを縮小することを目的とする。
【課題を解決するための手段】
【0006】
本発明によるチップ型電子部品は、第１及び第２の端子電極と、第１、第２及び第３の導体層とを備え、第１の導体層は、それぞれ第１及び第２の端子電極と重なる位置に設けられた第１及び第２の接続パターンと、第１の接続パターンと第２の接続パターンの間に位置し、第１及び第２の端子電極の一方に接続された第１の下部電極パターンとを含み、第２の導体層は、第１の下部電極パターンと重なる位置に設けられ、第１及び第２の端子電極の他方に接続された第１の上部電極パターンを含み、第１の下部電極パターン及び第１の上部電極パターンは第１のキャパシタを構成し、第３の導体層は、一端が第１の端子電極に接続された第１のインダクタパターンを含み、第１のインダクタパターンは、第１のキャパシタと重なる第１の区間と、第１のキャパシタと重ならない第２の区間を含むことを特徴とする。
【0007】
本発明によれば、第１のインダクタパターンの一部が第１のキャパシタと重なるように設けられていることから、小さなチップサイズでより大きなインダクタンスを得ることができる。しかも、第１のインダクタパターンには、第１のキャパシタと重なる部分において補助的なキャパシタンスが生じることから、特性を改善することも可能となる。
【0008】
本発明によるチップ型電子部品は、第３及び第４の端子電極をさらに備え、第１の導体層は、それぞれ第３及び第４の端子電極と重なる位置に設けられた第３及び第４の接続パターンと、第３の接続パターンと第４の接続パターンの間に位置し、第３及び第４の端子電極の一方に接続された第２の下部電極パターンとをさらに含み、第２の導体層は、第２の下部電極パターンと重なる位置に設けられ、第３及び第４の端子電極の他方に接続された第２の上部電極パターンをさらに含み、第２の下部電極パターン及び第２の上部電極パターンは第２のキャパシタを構成し、第３の導体層は、一端が第１の端子電極に接続された第２のインダクタパターンをさらに含み、第１のインダクタパターンの他端は第３の端子電極に接続され、第２のインダクタパターンの他端は第４の端子電極に接続されるものであっても構わない。これによれば、第１及び第２の端子電極の一方を入力端子とし、第３及び第４の端子電極を一対の出力端子とするスプリッタ回路を構成することが可能となる。
【0009】
本発明において、第１のインダクタパターンの第２の区間の一部は、第１の接続パターンと第３の接続パターンの間または第２の接続パターンと第４の接続パターンの間に位置しても構わない。これによれば、第３の導体層がより有効に活用されることから、チップサイズをより縮小することが可能となる。
【0010】
本発明において、第２のインダクタパターンは、第２のキャパシタと重なる第３の区間と、第２のキャパシタと重ならない第４の区間を含んでいても構わない。これによれば、第３の導体層がより有効に活用されることから、チップサイズをより縮小することが可能となる。しかも、第２のインダクタパターンには、第２のキャパシタと重なる部分において補助的なキャパシタンスが生じることから、特性を改善することも可能となる。
【0011】
本発明において、第２のインダクタパターンの第４の区間の一部は、第１の接続パターンと第３の接続パターンの間または第２の接続パターンと第４の接続パターンの間に位置しても構わない。これによれば、第３の導体層がより有効に活用されることから、チップサイズをより縮小することが可能となる。
【発明の効果】
【0012】
このように、本発明によれば、キャパシタとインダクタを含むチップ型電子部品のチップサイズを縮小することが可能となる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【0015】
【0016】
本実施形態によるチップ型電子部品１は、高周波信号を２分岐させるスプリッタであり、図１に示すように、本体部１０と、本体部１０の表面に形成された端子電極１１～１４とを備えている。端子電極１１～１４は、本体部１０の表面の四隅に配置されている。図２に示すように、本体部１０は、基板２０と、基板２０の表面を覆う平坦化層２１と、平坦化層２１上に設けられたＣｕなどからなる導体層Ｍ１，ＭＭ，Ｍ２，Ｍ３，Ｍ４，Ｍ５、絶縁層２２～２６及び抵抗パターンＲとを備えている。基板２０の材料としては、化学的・熱的に安定で応力発生が少なく、表面の平滑性を保つことができる材料であればよく、特に限定されるものではないが、シリコン単結晶、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ3単結晶、表面酸化シリコン、ガラス、石英、フェライトなどを用いることができる。平坦化層２１としては、アルミナや酸化シリコンなどを用いることができる。
【0017】
導体層Ｍ１は最下層に位置する導体層であり、図３に示すように、接続パターン３１～３４、下部電極パターン３５，３６及びインダクタパターン３７，３８を含んでいる。接続パターン３１～３４は、それぞれ端子電極１１～１４と重なる位置に設けられる。下部電極パターン３５は、接続パターン３１と接続パターン３２の間に配置され、接続パターン３２に接続される。下部電極パターン３６は、接続パターン３３と接続パターン３４の間に配置され、接続パターン３４に接続される。インダクタパターン３７，３８はいずれも約１ターン巻回されたパターンであり、その一端はいずれも接続パターン３２に接続される。インダクタパターン３７の一部は接続パターン３１，３２及び下部電極パターン３５に沿って蛇行し、インダクタパターン３８の一部は接続パターン３３，３４及び下部電極パターン３６に沿って蛇行している。インダクタパターン３７は、接続パターン３１，３２間に位置する区間、接続パターン３１，３３間に位置する区間、接続パターン３２，３４間に位置する区間を含んでいる。同様に、インダクタパターン３８は、接続パターン３３，３４間に位置する区間、接続パターン３１，３３間に位置する区間、接続パターン３２，３４間に位置する区間を含んでいる。
【0018】
導体層Ｍ１と同じ層には、抵抗パターンＲが設けられる。図４に示すように、抵抗パターンＲは接続パターン３３と接続パターン３４の間に配置される。
【0019】
導体層Ｍ１は、絶縁層２２で覆われる。絶縁層２２は窒化シリコンなどの無機絶縁材料からなる薄膜であり、キャパシタの容量絶縁膜を構成する。図５に示すように、絶縁層２２には開口部４１～４８が設けられる。このうち、開口部４１～４４はそれぞれ接続パターン３１～３４を露出させる位置に設けられ、開口部４５，４６はそれぞれインダクタパターン３７，３８の他端を露出させる位置に設けられ、開口部４７，４８は抵抗パターンＲの両端を露出させる位置に設けられる。
【0020】
絶縁層２２上には導体層ＭＭが設けられる。図６に示すように、導体層ＭＭは、上部電極パターン５１，５２を含んでいる。上部電極パターン５１，５２は、それぞれ下部電極パターン３５，３６と重なる位置に設けられる。これにより、下部電極パターン３５、上部電極パターン５１及び絶縁層２２によって第１のキャパシタが構成され、下部電極パターン３６、上部電極パターン５２及び絶縁層２２によって第２のキャパシタが構成される。
【0021】
導体層ＭＭは、ポリイミドなどの樹脂材料からなる絶縁層２３で覆われる。図７に示すように、絶縁層２３には開口部６０～６９が設けられる。このうち、開口部６１～６４はそれぞれ開口部４１～４４を介して接続パターン３１～３４を露出させる位置に設けられ、開口部６５，６６はそれぞれ開口部４５，４６を介してインダクタパターン３７，３８の他端を露出させる位置に設けられ、開口部６０，６７はそれぞれ上部電極パターン５１，５２を露出させる位置に設けられ、開口部６８，６９はそれぞれ開口部４７，４８を介して抵抗パターンＲの両端を露出させる位置に設けられる。
【0022】
絶縁層２３上には導体層Ｍ２が設けられる。図８に示すように、導体層Ｍ２は、接続パターン７０～７６，７９及びインダクタパターン７７，７８を含んでいる。接続パターン７１～７４は、それぞれ端子電極１１～１４と重なる位置に設けられ、それぞれ開口部６１～６４と開口部４１～４４を介して接続パターン３１～３４に接続される。接続パターン７５，７６は、それぞれ開口部６０，６７を介して上部電極パターン５１，５２に接続される。接続パターン７０，７９は、それぞれ開口部６８，６９と開口部４７，４８を介して抵抗パターンＲの両端に接続される。インダクタパターン７７，７８の一端は、それぞれ開口部６５，６６と開口部４５，４６を介してインダクタパターン３７，３８の他端に接続される。インダクタパターン７７，７８はいずれも約１ターン巻回されたパターンである。インダクタパターン７７の一部は接続パターン７１，７２，７５に沿って蛇行し、インダクタパターン７８の一部は接続パターン７０，７３，７４，７９に沿って蛇行している。インダクタパターン７７は、接続パターン７１，７２間に位置する区間、接続パターン７１，７３間に位置する区間、接続パターン７２，７４間に位置する区間を含んでいる。同様に、インダクタパターン７８は、接続パターン７３，７４間に位置する区間、接続パターン７１，７３間に位置する区間、接続パターン７２，７４間に位置する区間を含んでいる。
【0023】
導体層Ｍ２は、ポリイミドなどの樹脂材料からなる絶縁層２４で覆われる。図９に示すように、絶縁層２４には開口部８１～８６が設けられる。このうち、開口部８１～８４はそれぞれ接続パターン７１～７４を露出させる位置に設けられ、開口部８５，８６はそれぞれインダクタパターン７７，７８の他端を露出させる位置に設けられる。
【0024】
絶縁層２４上には導体層Ｍ３が設けられる。図１０に示すように、導体層Ｍ３は、接続パターン９１～９４及びインダクタパターン９５，９６を含んでいる。接続パターン９１～９４は、それぞれ端子電極１１～１４と重なる位置に設けられ、それぞれ開口部８１～８４を介して接続パターン７１～７４に接続される。インダクタパターン９５，９６の一端は、それぞれ開口部８５，８６を介してインダクタパターン７７，７８の他端に接続される。インダクタパターン９５，９６はいずれも約１．５ターン巻回されたパターンである。インダクタパターン９５の一部は接続パターン９１，９２に沿って蛇行し、インダクタパターン９６の一部は接続パターン９３，９４に沿って蛇行している。インダクタパターン９５は、接続パターン９１，９２間に位置する区間、接続パターン９１，９３間に位置する区間、接続パターン９２，９４間に位置する区間を含んでいる。同様に、インダクタパターン９６は、接続パターン９３，９４間に位置する区間、接続パターン９１，９３間に位置する区間、接続パターン９２，９４間に位置する区間を含んでいる。
【0025】
さらに、インダクタパターン９５のうち、接続パターン９１，９２間に位置する区間の一部は、第１のキャパシタ及び接続パターン７５と重なる位置に設けられる。その他の区間は、第１のキャパシタ及び接続パターン７５とは重ならない位置に設けられる。同様に、インダクタパターン９６のうち、接続パターン９３，９４間に位置する区間の一部は、第２のキャパシタ及び接続パターン７６と重なる位置に設けられる。その他の区間は、第２のキャパシタ及び接続パターン７６とは重ならない位置に設けられる。
【0026】
導体層Ｍ３は、ポリイミドなどの樹脂材料からなる絶縁層２５で覆われる。図１１に示すように、絶縁層２５には開口部１０１～１０６が設けられる。このうち、開口部１０１～１０４はそれぞれ接続パターン９１～９４を露出させる位置に設けられ、開口部１０５，１０６はそれぞれインダクタパターン９５，９６の他端を露出させる位置に設けられる。
【0027】
絶縁層２５上には導体層Ｍ４が設けられる。図１２に示すように、導体層Ｍ４は、接続パターン１１１～１１４及びインダクタパターン１１５，１１６を含んでいる。接続パターン１１１～１１４は、それぞれ端子電極１１～１４と重なる位置に設けられ、それぞれ開口部１０１～１０４を介して接続パターン９１～９４に接続される。インダクタパターン１１５，１１６の一端は、それぞれ開口部１０５，１０６を介してインダクタパターン９５，９６の他端に接続される。インダクタパターン１１５，１１６の他端は、それぞれ接続パターン１１３，１１４に接続される。インダクタパターン１１５，１１６はいずれも約１ターン巻回されたパターンである。インダクタパターン１１５の一部は接続パターン１１１，１１２に沿って蛇行している。インダクタパターン１１５は、接続パターン１１１，１１２間に位置する区間、接続パターン１１１，１１３間に位置する区間、接続パターン１１２，１１４間に位置する区間を含んでいる。同様に、インダクタパターン１１６は、接続パターン１１３，１１４間に位置する区間、接続パターン１１１，１１３間に位置する区間、接続パターン１１２，１１４間に位置する区間を含んでいる。
【0028】
導体層Ｍ４は、ポリイミドなどの樹脂材料からなる絶縁層２６で覆われる。図１３に示すように、絶縁層２６には開口部１２１～１２４が設けられる。開口部１２１～１２４は、それぞれ接続パターン１１１～１１４を露出させる位置に設けられる。
【0029】
絶縁層２６上には導体層Ｍ５が設けられる。図１４に示すように、導体層Ｍ５は、端子電極１１～１４を含んでいる。端子電極１１～１４は、それぞれ開口部１２１～１２４を介して接続パターン１１１～１１４に接続される。端子電極１１～１４の表面は、図２に示すようにＮｉ及びＡｕからなるメッキ膜Ｐで覆われていても構わない。
【0030】
かかる構成により、本実施形態によるチップ型電子部品１は、図１５に示すスプリッタ回路を構成する。実使用時においては、端子電極１１がグランドＧＮＤに接地され、端子電極１２に入力信号が供給され、端子電極１３，１４から出力信号が出力される。ここで、端子電極１１と端子電極１２の間に接続される第１のキャパシタＣ１は、下部電極パターン３５、上部電極パターン５１及び絶縁層２２によって構成される。端子電極１３と端子電極１４の間に接続される第２のキャパシタＣ２は、下部電極パターン３６、上部電極パターン５２及び絶縁層２２によって構成される。端子電極１３と端子電極１４の間には、抵抗パターンＲも接続される。端子電極１２と端子電極１３の間に接続される第１のインダクタＬ１は、インダクタパターン３７，７７，９５，１１５によって構成される。端子電極１２と端子電極１４の間に接続される第２のインダクタＬ２は、インダクタパターン３８，７８，９６，１１６によって構成される。
【0031】
さらに、本実施形態によるチップ型電子部品１は、導体層Ｍ３に位置するインダクタパターン９５の一部区間が導体層Ｍ２に位置する接続パターン７５と重なりを有している。このため、インダクタパターン９５と接続パターン７５の間にキャパシタンスが生じる。つまり、図１５に示すように、端子電極１１と第１のインダクタＬ１の間に補助的な第３のキャパシタＣ３が追加される。同様に、導体層Ｍ３に位置するインダクタパターン９６の一部区間が導体層Ｍ２に位置する接続パターン７６と重なりを有しているため、インダクタパターン９６と接続パターン７６の間にキャパシタンスが生じる。つまり、図１５に示すように、端子電極１３と第２のインダクタＬ２の間に補助的な第４のキャパシタＣ４が追加される。ここで、導体層Ｍ２，Ｍ３間を分離する絶縁層２４は容量絶縁膜である絶縁層２２よりも大幅に厚いため、第３及び第４のキャパシタＣ３，Ｃ４のキャパシタンスは僅かであるが、このようなキャパシタＣ３，Ｃ４が追加されることにより、後述する各種特性が改善される。
【0032】
図１６～図１８は、それぞれ挿入損失、反射損失及びアイソレーションを示すグラフであり、実線は本実施形態によるチップ型電子部品１の特性を示し、破線は第３及び第４のキャパシタＣ３，Ｃ４が存在しない場合の特性を示している。挿入損失は端子電極１２に入力した信号が端子電極１３及び１４から出力される際に生じる損失であり、反射損失は端子電極１２に入力した信号が端子電極１２に反射する成分であり、アイソレーションは端子電極１３と端子電極１４の間のアイソレーションである。図１６～図１８に示すように、第３及び第４のキャパシタＣ３，Ｃ４が付加されることにより、挿入損失、反射損失及びアイソレーションがいずれも改善されていることが分かる。
【0033】
以上説明したように、本実施形態によるチップ型電子部品１は、インダクタパターン９５，９６がそれぞれキャパシタＣ１，Ｃ２と重なりを有しており、これによって補助的な第３及び第４のキャパシタＣ３，Ｃ４が付加されることから、スプリッタに求められる各種特性を向上させることが可能となる。しかも、インダクタパターン９５のうち隣接する接続パターン９１，９２間に位置する区間は、接続パターン９１，９２に沿って蛇行するとともにキャパシタＣ１と重なり、インダクタパターン９６のうち隣接する接続パターン９３，９４間に位置する区間は、接続パターン９３，９４に沿って蛇行するとともにキャパシタＣ２と重なることから、インダクタパターン９５，９６の配線長を長くすることができる。これにより、必要となるインダクタンスを確保しつつ、チップサイズを縮小することも可能となる。
【0034】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【0035】
例えば、上記実施形態では、第３及び第４のキャパシタＣ３，Ｃ４の両方が付加されているが、本発明においてこの点は必須でなく、第３のキャパシタＣ３のみを付加しても構わない。
【符号の説明】
【0036】
１ チップ型電子部品
１０ 本体部
１１～１４ 端子電極
２０ 基板
２１ 平坦化層
２２～２６ 絶縁層
２３ 絶縁層
２４ 絶縁層
２５ 絶縁層
２６ 絶縁層
３１ 接続パターン
３１～３４ 接続パターン
３５，３６ 下部電極パターン
３６ 下部電極パターン
３７，３８ インダクタパターン
４１～４８ 開口部
５１，５２ 上部電極パターン
６０～６９ 開口部
７０～７６，７９ 接続パターン
７７，７８ インダクタパターン
８１～８６ 開口部
９１～９４ 接続パターン
９５，９６ インダクタパターン
１０１～１０６ 開口部
１１１～１１４ 接続パターン
１１５，１１６ インダクタパターン
１２１～１２４ 開口部
Ｃ１ 第１のキャパシタ
Ｃ２ 第２のキャパシタ
Ｃ３ 第３のキャパシタ
Ｃ４ 第４のキャパシタ
Ｌ１ 第１のインダクタ
Ｌ２ 第２のインダクタ
Ｍ１，ＭＭ，Ｍ２，Ｍ３，Ｍ４，Ｍ５ 導体層
Ｐ メッキ膜
Ｒ 抵抗パターン
１０ 本体部
１１～１４ 端子電極
２０ 基板
２１ 平坦化層
２２～２６ 絶縁層
２３ 絶縁層
２４ 絶縁層
２５ 絶縁層
２６ 絶縁層
３１ 接続パターン
３１～３４ 接続パターン
３５，３６ 下部電極パターン
３６ 下部電極パターン
３７，３８ インダクタパターン
４１～４８ 開口部
５１，５２ 上部電極パターン
６０～６９ 開口部
７０～７６，７９ 接続パターン
７７，７８ インダクタパターン
８１～８６ 開口部
９１～９４ 接続パターン
９５，９６ インダクタパターン
１０１～１０６ 開口部
１１１～１１４ 接続パターン
１１５，１１６ インダクタパターン
１２１～１２４ 開口部
Ｃ１ 第１のキャパシタ
Ｃ２ 第２のキャパシタ
Ｃ３ 第３のキャパシタ
Ｃ４ 第４のキャパシタ
Ｌ１ 第１のインダクタ
Ｌ２ 第２のインダクタ
Ｍ１，ＭＭ，Ｍ２，Ｍ３，Ｍ４，Ｍ５ 導体層
Ｐ メッキ膜
Ｒ 抵抗パターン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】