特許 7625525 時間インタリーブ型アナログデジタル変換器内のチョッピングスイッチの不整合を較正するための回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-24

(45)【発行日】2025-02-03

(54)【発明の名称】時間インタリーブ型アナログデジタル変換器内のチョッピングスイッチの不整合を較正するための回路

(51)【国際特許分類】

   H03M 1/10 20060101AFI20250127BHJP

【ＦＩ】

H03M1/10 A

【請求項の数】 16

(21)【出願番号】P 2021549362

(86)(22)【出願日】2020-02-21

(65)【公表番号】

(43)【公表日】2022-04-04

(86)【国際出願番号】 US2020019209

(87)【国際公開番号】W WO2020172523

(87)【国際公開日】2020-08-27

【審査請求日】2023-02-07

(31)【優先権主張番号】16/283,692

(32)【優先日】2019-02-22

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】バズ，ブルーノ・ミゲル

(72)【発明者】

【氏名】ファーリー，ブレンダン

【審査官】工藤 一光

(56)【参考文献】

【文献】特表２０１２－５２００１３（ＪＰ，Ａ）

【文献】米国特許第１０２９８２４８（ＵＳ，Ｂ１）

【文献】BRUNO VAZ; ET AL，A 13BIT 5GS/S ADC WITH TIME-INTERLEAVED CHOPPING CALIBRATION IN 16NM FINFET，2018 IEEE SYMPOSIUM ON VLSI CIRCUITS，IEEE，2018年06月18日，PAGE(S):99-100，http://dx.doi.org/10.1109/VLSIC.2018.8502306

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ１／１０－１／６４

(57)【特許請求の範囲】

【請求項1】

アナログデジタル変換を行うための装置であって、
複数のチャネルを備え、
各チャネルは、
アナログデジタル変換器（ＡＤＣ）と、
差動入力信号を前記ＡＤＣに提供するように構成されたスイッチと、
前記ＡＤＣの出力に連結された較正装置と、
前記較正装置の出力に連結された乗算器と、
擬似乱数を前記スイッチ、前記較正装置および前記乗算器に提供するように構成された擬似乱数ビットシーケンス（ＰＲＢＳ）回路とを含み、
前記複数のチャネルの各チャネルに設けられた前記較正装置に連結された入力を含むゲイン較正回路と、
前記ゲイン較正回路に連結され、前記差動入力信号および前記擬似乱数に少なくとも部分的に基づいて出力信号を出力するように構成された時間スキュー較正回路とを備え、
前記較正装置は、第１のオフセット較正回路および第２のオフセット較正回路と選択ロジックとを備え、前記選択ロジックは、前記擬似乱数に基づいて前記第１のオフセット較正回路および第２のオフセット較正回路のうちの１つを選択するように構成される、装置。

【請求項2】

前記スイッチは、前記擬似乱数に基づいて、前記差動入力信号をスクランブルするように構成されたチョッピング回路を含み、
前記スイッチは、前記擬似乱数に基づいて、前記差動入力信号の正成分および負成分を前記ＡＤＣの反転入力および非反転入力に交互に結合するように構成され、または、
前記時間スキュー較正回路は、複数のチャネルの各チャネルに設けられた前記ゲイン較正回路および前記ＰＲＢＳ回路に連結されることのうち、少なくとも１つである、請求項１に記載の装置。

【請求項3】

前記選択ロジックは、
前記ＡＤＣの前記出力に連結された入力と、前記擬似乱数を受信するための制御端子と、複数の出力とを含むデマルチプレクサと、
複数の入力と、前記擬似乱数を受信するための制御端子と、前記乗算器に連結された出力とを含むマルチプレクサとを備え、
前記較正装置は、前記デマルチプレクサの前記複数の出力と前記マルチプレクサの前記複数の入力との間に並列に連結された前記第１のオフセット較正回路および前記第２のオフセット較正回路とを備える、請求項１に記載の装置。

【請求項4】

前記デマルチプレクサおよび前記マルチプレクサは、
前記擬似乱数の第１の値に基づいて、前記ＡＤＣから出力されたデジタル信号を、前記第１のオフセット較正回路を通るようにルーティングし、および、
前記擬似乱数の第２の値に基づいて、前記ＡＤＣから出力されたデジタル信号を、前記第２のオフセット較正回路を通るようにルーティングするように構成される、請求項３に記載の装置。

【請求項5】

前記スイッチは、複数のストレートスイッチと複数のチョッピングスイッチとを含むチョッピング回路を備え、
前記第１のオフセット較正回路は、前記ストレートスイッチに関連するオフセットを除去し、前記ＡＤＣのオフセットを除去するように構成され、
前記第２のオフセット較正回路は、前記チョッピングスイッチに関連するオフセットを除去し、前記ＡＤＣのオフセットを除去するように構成される、請求項３に記載の装置。

【請求項6】

制御回路をさらに備え、
前記制御回路は、前記時間スキュー較正回路によって生成された制御信号に基づいて、前記複数のチャネルに提供されるクロック信号を調整するように構成される、請求項１に記載の装置。

【請求項7】

集積回路であって、
差動入力信号を生成するように構成されたアナログ回路と、
複数のチャネルを含むアナログデジタル変換器（ＡＤＣ）回路とを備え、
各チャネルは、
反転入力端子と、非反転入力端子と、１つ以上の出力とを含むＡＤＣと、
擬似乱数を生成するように構成された擬似乱数ビットシーケンス（ＰＲＢＳ）回路と、
前記擬似乱数に基づいて、前記差動入力信号の正成分および負成分を前記ＡＤＣの前記反転入力端子および前記非反転入力端子に交互に結合するように構成されたチョッピング回路と、
前記ＡＤＣの前記１つ以上の出力に連結され、前記擬似乱数に応答するように構成された較正装置と、
前記較正装置に連結され、前記擬似乱数に応答するように構成された乗算器とを含み、
前記較正装置は、第１のオフセット較正回路および第２のオフセット較正回路と選択ロジックとを備え、選択ロジックは、前記擬似乱数に基づいて前記第１のオフセット較正回路および第２のオフセット較正回路のうちの１つを選択するように構成される、集積回路。

【請求項8】

前記複数のチャネルの各チャネルに設けられた前記較正装置の出力に連結されたゲイン較正回路と、
前記ゲイン較正回路に連結され、前記差動入力信号を示すデジタル出力信号を出力するための出力を含む時間スキュー較正回路とをさらに備える、請求項７に記載の集積回路。

【請求項9】

前記時間スキュー較正回路は、前記複数のチャネルの各チャネルに設けられた前記ＰＲＢＳ回路に連結された入力をさらに含み、
前記集積回路は、前記時間スキュー較正回路によって生成された制御信号に基づいて、前記複数のチャネルに提供されるクロック信号を調整するように構成された制御回路をさらに備え、
または、
前記チョッピング回路は、前記擬似乱数に基づいて、前記差動入力信号をスクランブルするように構成される、請求項８に記載の集積回路。

【請求項10】

前記選択ロジックは、
前記ＡＤＣの前記１つ以上の出力に連結された入力と、前記擬似乱数を受信するための制御端子と、第１の出力および第２の出力とを含むデマルチプレクサと、
第１の入力および第２の入力と、前記擬似乱数を受信するための制御端子と、前記乗算器に連結された出力とを含むマルチプレクサとを備え、
前記較正装置は、前記デマルチプレクサの前記第１の出力と前記マルチプレクサの前記第１の入力との間に連結された前記第１のオフセット較正回路と、
前記デマルチプレクサの前記第２の出力と前記マルチプレクサの前記第２の入力との間に連結された前記第２のオフセット較正回路とを備え、
前記第１のオフセット較正回路および前記第２のオフセット較正回路は、並列に連結される、請求項８に記載の集積回路。

【請求項11】

前記デマルチプレクサおよび前記マルチプレクサは、
前記擬似乱数の第１の値に基づいて、前記ＡＤＣから出力されたデジタル信号を、前記第１のオフセット較正回路を通るようにルーティングし、および、
前記擬似乱数の第２の値に基づいて、前記ＡＤＣから出力されたデジタル信号を、前記第２のオフセット較正回路を通るようにルーティングするように構成され、
または、
前記チョッピング回路は、複数のストレートスイッチおよび複数のチョッピングスイッチを含み、
前記第１のオフセット較正回路は、前記差動入力信号から前記ストレートスイッチに関連するオフセットを除去し、前記較正装置に提供されたデジタル信号から前記ＡＤＣのオフセットを除去するように構成され、および、
前記第２のオフセット較正回路は、前記差動入力信号から前記チョッピングスイッチに関連するオフセットを除去し、前記較正装置に提供されたデジタル信号から前記ＡＤＣのオフセットを除去するように構成される、請求項１０に記載の集積回路。

【請求項12】

アナログデジタル変換器（ＡＤＣ）回路を較正する方法であって、
チョッピング回路を用いて、擬似乱数に基づいて、差動入力信号をスクランブルすることと、
ＡＤＣを用いて、前記スクランブルされた差動入力信号をデジタル信号に変換することと、
前記擬似乱数に基づいて、第１のオフセット較正回路または第２のオフセット較正回路を用いて、前記デジタル信号のオフセットを較正することと、
乗算器を用いて、前記擬似乱数に基づいて、較正済みの前記デジタル信号をデスクランブルすることと、
前記デスクランブルされた較正済みのデジタル信号から、時間スキューオフセットを除去することとを含み、
前記較正することは、選択ロジックが、前記擬似乱数に基づいて前記第１および第２のオフセット較正回路のうちの１つを選択することを含む、方法。

【請求項13】

前記時間スキューオフセットを除去することは、前記擬似乱数に基づいて行われる、請求項１２に記載の方法。

【請求項14】

前記擬似乱数に基づいて、前記スクランブルされた差動入力信号の正成分および負成分を前記ＡＤＣの反転入力端子および非反転入力端子に交互に結合することをさらに含む、請求項１２に記載の方法。

【請求項15】

前記チョッピング回路は、複数のストレートスイッチと、複数のチョッピングスイッチとを含み、
前記第１のオフセット較正回路は、前記差動入力信号から前記ストレートスイッチに関連するオフセットを除去し、前記ＡＤＣのオフセットを除去するように構成され、
前記第２のオフセット較正回路は、前記差動入力信号から前記チョッピングスイッチに関連するオフセットを除去し、前記ＡＤＣのオフセットを除去するように構成される、請求項１２に記載の方法。

【請求項16】

前記選択ロジックは、前記ＡＤＣ及び前記スイッチに関連するオフセットを除去するために、前記擬似乱数に基づいて前記第１のオフセット較正回路及び第２のオフセット較正回路のうちの１つを選択するように構成される、請求項１に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

技術分野
本開示の態様は、一般に集積回路に関し、特に、時間インタリーブ型アナログデジタル変換器（ＡＤＣ）内のチョッピングスイッチの差動オフセットの較正に関する。

【背景技術】

【0002】

背景
アナログデジタル変換器（ＡＤＣ）を備える回路およびシステムは、時間インタリーブ型ＡＤＣを用いて、電力消費を大きく増加させることなく、帯域幅を増加させることができる。典型的な時間インタリーブ型ＡＤＣ回路は、複数のＡＤＣチャネルを含み、各々のＡＤＣチャネルは、アナログ入力信号をサンプリングすることによって、対応するデジタル出力信号を生成するように構成される。ＡＤＣチャネルによって生成されたデジタル出力信号を合成することによって、各ＡＤＣチャネルのサンプリング帯域幅の整数倍に等しいサンプリング帯域幅を有する合成出力信号を生成することができる。例えば、Ｎ個のＡＤＣチャネルを含む時間インタリーブ型ＡＤＣ回路は、各ＡＤＣチャネルのサンプリング帯域幅（ｆ_ｓ）のＮ倍に等しいサンプリング帯域幅（ｆ_Bｗ）を有するデジタル出力信号を生成することができる（すなわち、ｆ_Bｗ＝Ｎ×ｆ_ｓ）。

【0003】

時間インタリーブ型ＡＤＣ回路の各チャネル間の時間スキューの不整合、ゲインの不整合、周波数のオフセット、および位相のオフセットは、時間インタリーブ型ＡＤＣ回路の性能に悪影響を及ぼす可能性がある。較正回路を用いて、各ＡＤＣチャネル間の不整合およびオフセットを補償することができる。

【発明の概要】

【課題を解決するための手段】

【0004】

概要
この概要は、以下の詳細な説明においてさらに説明されるいくつかの概念を簡略的に紹介するために提供される。この概要は、請求される主題の重要な特徴または本質的な特徴を特定することを意図しておらず、請求される主題の範囲を限定することを意図していない。

【0005】

本開示の態様は、時間インタリーブ型アナログデジタル変換器（ＡＤＣ）回路および動作方法に関する。本明細書に開示された時間インタリーブ型ＡＤＣ回路は、バックグラウンド較正動作を実行することによって、ＡＤＣ回路の１つ以上のチャネルに設けられたチョッピング回路およびＡＤＣに関連するオフセットを除去することができる。例示的な時間インタリーブ型ＡＤＣ回路は、少なくとも、複数のチャネル、ゲイン較正回路、および時間スキュー較正回路を含むことができる。複数のチャネルの各々は、ＡＤＣと、差動入力信号をＡＤＣに提供するように構成されたスイッチと、ＡＤＣの出力に連結された較正装置と、較正装置の出力に連結された乗算器と、擬似乱数をスイッチ、較正装置および乗算器に提供するための擬似乱数ビットシーケンス（ＰＲＢＳ）回路とを含むことができる。いくつかの実施形態において、ＰＲＢＳ回路によって生成された擬似乱数は、時間スキュー較正回路に提供されてもよい。各チャネルに設けられた較正装置は、擬似乱数に基づいて、ＡＤＣから出力されたデジタル信号を第１のオフセット較正回路または第２のオフセット較正回路にルーティングするように構成された選択ロジックを含むことができる。また、ＡＤＣ回路は、時間スキュー較正回路によって生成された制御信号に少なくとも部分的に基づいて、複数のチャネルに提供されるクロック信号を調整するように構成された制御回路を含むことができる。

【0006】

いくつかの実施形態において、選択ロジックは、デマルチプレクサおよびマルチプレクサを含むことができる。デマルチプレクサは、ＡＤＣの出力に連結された入力と、擬似乱数を受信するための制御端子と、第１の出力および第２の出力とを含むことができる。マルチプレクサは、第１の入力および第２の入力と、擬似乱数を受信するための制御端子と、乗算器に連結された出力とを含むことができる。第１のオフセット較正回路は、デマルチプレクサの第１の出力とマルチプレクサの第１の入力との間に連結されてもよく、第２のオフセット較正回路は、デマルチプレクサの第２の出力とマルチプレクサの第２の入力との間に連結されてもよい。いくつかの態様において、選択ロジックは、擬似乱数の第１の値に基づいて、ＡＤＣから出力されたデジタル信号を、第１のオフセット較正回路を通るようにルーティングし、擬似乱数の第２の値に基づいて、ＡＤＣから出力されたデジタル信号を、第２のオフセット較正回路を通るようにルーティングするように構成されてもよい。これによって、選択ロジックは、（例えば、第１の期間中に）第１のオフセット較正回路を用いて、デジタル信号からオフセットを除去すること、および（例えば、第２の期間中に）第２のオフセット較正回路を用いて、デジタル信号からオフセットを除去することを交互に実行することができる。

【0007】

各チャネルに設けられたスイッチは、擬似乱数に基づいて、差動入力信号をスクランブルすることができる任意の適切な回路またはロジックであってもよい。スイッチは、擬似乱数に基づいて、差動入力信号の正成分および負成分をＡＤＣの反転入力端子および非反転入力端子に交互に結合するように構成されたチョッピング回路であってもよい。いくつかの実施形態において、チョッピング回路は、極性反転を行うことなく、差動入力信号をＡＤＣに伝送するための複数の「ストレート」スイッチを含むことができ、極性反転を行った差動入力信号をＡＤＣに伝送するための複数の「チョッピング」スイッチを含むことができる。いくつかの態様において、ストレートスイッチおよびチョッピングスイッチは、擬似乱数によって制御されてもよい。いくつかの実施形態において、第１のオフセット較正回路は、ストレートスイッチに関連するオフセットを除去し、ＡＤＣのオフセットを除去するように構成されてもよく、第２のオフセット較正回路は、チョッピングスイッチに関連するオフセットを除去し、ＡＤＣのオフセットを除去するように構成されてもよい。

【0008】

本明細書に開示された例示的な方法を用いて、時間インタリーブ型ＡＤＣ回路を較正することができる。この方法は、擬似乱数に基づいて、差動入力信号をスクランブルすることと、スクランブルされた差動入力信号をデジタル信号に変換することと、第１のオフセット較正回路または第２のオフセット較正回路を用いて、擬似乱数に基づいて、デジタル信号のオフセットを較正することと、乗算器を用いて、擬似乱数に基づいて、較正済みデジタル信号をデスクランブルすること、デスクランブルされた較正済みデジタル信号から時間スキューオフセットを除去することとを含む。いくつかの実施形態において、時間スキューオフセットの除去は、擬似乱数に少なくとも部分的に基づいて行われてもよい。また、本方法は、擬似乱数に基づいて、スクランブルされた差動入力信号の正成分および負成分をＡＤＣの反転入力端子および非反転入力端子に交互に結合することをさらに含むことができる。

【0009】

例示的な実施形態は、例示として示されたものであり、添付の図面によって限定されることを意図していない。図面および明細書において、同様の番号は、同様の要素を示す。

【図面の簡単な説明】

【0010】

【図1】本開示の態様を実装することができる例示的なシステムを示すブロック図である。

【図2】例示的な時間インタリーブ型アナログデジタル変換器（ＡＤＣ）回路を示すブロック図である。

【図3】例示的なＡＤＣチャネルを示すブロック図である。

【図4】いくつかの実施形態に従って、例示的な時間インタリーブ型ＡＤＣ回路を示すブロック図である。

【図5】いくつかの実施形態に従って、例示的なＡＤＣチャネルを示すブロック図である。

【図6】いくつかの実施形態に従って、時間インタリーブ型ＡＤＣ回路を動作させるための例示的な動作を示す例示的なフローチャートである。

【図7】本開示の態様を実装することができる例示的なフィールドプログラマブルゲートアレイ（ＦＰＧＡ）のアーキテクチャを示す図である。

【発明を実施するための形態】

【0011】

詳細な説明
本開示の態様は、時間インタリーブ型ＡＤＣ回路の周波数スペクトルの全体にわたって、各々のＡＤＣチャネル間のゲイン差、スイッチングオフセットおよび時間スキューを補償することによって、時間インタリーブ型ＡＤＣ回路の性能を改善することができる。いくつかの実装形態において、本明細書に開示された時間インタリーブ型ＡＤＣ回路は、アナログ信号をデジタル信号に変換するときに、信号の劣化または性能を犠牲することなく、各々のＡＤＣチャネルのサンプリング周波数の倍数に等しい周波数を有する入力信号成分のフリッカノイズ（flicker noise）、オフセットスパー（offset spur）および他の干渉を除去することができる。いくつかの態様において、本明細書に開示された時間インタリーブ型ＡＤＣ回路は、チョッピング回路およびＡＤＣに関連する高調波ノイズおよびオフセットを除去することによって、フルレートナイキスト（Nyquist）スペクトルを活用することができる。

【0012】

以下の説明において、本開示の完全な理解を提供するために、多くの特定の詳細、例えば、特定のコンポーネント、回路およびプロセスの例が提供される。「連結」という用語は、本明細書に使用された場合、直接な連結または１つ以上の介在要素または回路を介した連結を意味する。また、以下の説明において、説明の目的および例示的な実施形態の完全な理解を提供するために、特定の名称および／または詳細が記載される。しかしながら、これらの特定の詳細が例示的な実施形態を実施するのに必要ではないことは、当業者にとって明白であろう。また、本開示を不明瞭にすることを避けるために、周知の回路および装置は、ブロック図で示される。本明細書に記載された様々なバスを介して提供された任意の信号は、他の信号と時間多重化され、１つ以上の共通バスを介して提供されてもよい。さらに、回路素子またはソフトウェアブロック間の相互接続は、バスまたは単一の信号線として示されてもよい。代替的に、各々のバスは、単一の信号線であってもよく、各々の単一の信号線は、バスであってもよい。単一の信号線またはバスは、要素間の通信を行うための無数の物理メカニズムまたはロジックメカニズムのうち、１つ以上を表すことができる。例示的な実施形態は、本明細書に記載される特定の例に限定されると解釈すべきではなく、むしろ、添付の特許請求の範囲によって定義された全ての実施形態を含むと解釈すべきである。

【0013】

図１は、本開示の態様を実装することができる例示的なシステム１００を示すブロック図である。システム１００は、アナログ回路１０２と、アナログデジタル変換器（ＡＤＣ）回路１０４と、デジタル回路１０６とを含む。他の実施形態において、システム１００は、任意の好適な数のアナログ回路１０２およびデジタル回路１０６を含むことができる。アナログ回路１０２は、アナログ信号を処理することができる任意の適切な回路または素子（例えば、温度センサ、電圧センサ、電流センサ、または高周波（ＲＦ）回路）であってもよく、信号、データまたは他の情報を処理することによって、１つ以上のアナログ信号を生成することができる。ＡＤＣ回路１０４は、アナログ回路１０４に連結された入力と、デジタル回路１０６に連結された出力とを含み、例えば１つ以上のＡＤＣを用いてアナログ信号をサンプリングすることによって、アナログ回路１０２によって提供されたアナログ信号を１つ以上のデジタル出力信号に変換することができる。デジタル回路１０６は、デジタル信号を処理することができる任意の適切な回路または素子（例えば、デジタル信号プロセッサ（ＤＳＰ）またはマイクロプロセッサ）であってもよく、ＡＤＣ回路１０４によって提供された１つ以上のデジタル信号を処理することができる。いくつかの実施形態において、ＡＤＣ回路１０４およびデジタル回路１０６は、アナログ回路１０２によって出力されたアナログ信号に対して、監視、解析、解釈、または何らかの他の行動または動作を実行するように構成されてもよい。

【0014】

図１の例の場合、ＡＤＣ回路１０４は、複数のＡＤＣチャネル（簡略化のために図示せず）およびオフセット較正回路１０８を含む時間インタリーブ型ＡＤＣ回路であってもよい。図２および３を参照して説明するように、オフセット較正回路１０８は、例えば、１つ以上のＡＤＣチャネルを較正することによって、ＡＤＣチャネル間の複数のオフセットを補償するように構成されてもよい。

【0015】

図２は、例示的な時間インタリーブアナログデジタル変換器（ＡＤＣ）回路２００を示すブロック図である。ＡＤＣ回路２００は、正成分（ＩＮｐ）および負成分（ＩＮｎ）を有する差動アナログ入力信号（ＩＮ）を受信することができ、複数のＡＤＣチャネル２０２（１）～２０２（Ｎ）と、ゲイン較正回路２０４と、時間スキュー較正（ＴＳＣ）回路２０６と、制御回路２０８とを含む。ＡＤＣチャネル２０２（１）～２０２（Ｎ）の各々は、入力信号の正成分ＩＮｐを受信するための第１の入力と、入力信号の負成分ＩＮｎを受信するための第２の入力と、ゲイン較正回路２０４に連結された出力と、制御回路２０８の対応する出力に連結された制御端子とを含む。また、ＡＤＣチャネル２０２（１）～２０２（Ｎ）の各々は、オフセット較正回路１０８（１）～１０８（Ｎ）のうち、対応する１つのオフセット較正回路を含むことができる。ゲイン較正回路２０４は、ＴＳＣ回路２０６の入力に連結された出力を含み、基準値に基づいて、ＡＤＣチャネル２０２（１）～２０２（Ｎ）によって出力された出力信号を調整するように構成されてもよい。

【0016】

ＴＳＣ回路２０６は、デジタル出力信号（Ｄｏｕｔ）を提供する第１の出力を含み、クロック較正（ＣＡＬ_ｃｌｋ）信号を制御回路２０８に提供する第２の出力を含む。いくつかの実施形態において、ＴＳＣ回路２０６は、ゲイン較正回路２０４によって提供されたゲイン較正信号を調節することによって、ＡＤＣチャネル２０２（１）～２０２（Ｎ）間の時間スキューを補償することができる。追加的にまたは代替的に、ＴＳＣ回路２０６は、ＡＤＣチャネル２０２（１）～２０２（Ｎ）間の時間スキューを示す情報をクロック較正信号（ＣＡＬ_ｃｌｋ）に埋め込むことができる。

【0017】

動作中、ＡＤＣチャネル２０２（１）～２０２（Ｎ）の各々は、制御回路２０８によって提供された１つ以上のクロック信号（ＣＬＫ）を用いて、時間インタリーブ方式で差動アナログ入力信号ＩＮをサンプリングする。いくつかの実施形態において、ＡＤＣチャネル２０２（１）～２０２（Ｎ）の各々は、特定のクロック信号の異なる位相で、差動アナログ信号ＩＮをサンプリングすることができる。オフセット較正回路１０８（１）～１０８（Ｎ）の各々は、ＡＤＣチャネル２０２（１）～２０２（Ｎ）のうち、対応する１つのＡＤＣチャネルによって生成された出力信号の平均値を測定または決定することができ、対応する出力信号から決定された平均値を除去することができる。ゲイン較正回路２０４は、例えば、ＡＤＣチャネル出力信号の各々の二乗平均平方根（ＲＭＳ）指数を基準値と比較し、比較の結果に基づいて、ＡＤＣチャネル出力信号を調整することによって、ＡＤＣチャネル２０２（１）～２０２（Ｎ）間のゲインオフセットを補償することができる。

【0018】

ＴＳＣ回路２０６は、ＡＤＣチャネル２０２（１）～２０２（Ｎ）間の時間スキューオフセットを補償することができる。いくつかの実施形態において、ＴＳＣ回路２０６は、ゲイン較正回路２０４によって提供された信号の連続サンプル間の差分（または増分）を測定し、測定された差分を示すクロック較正信号（ＣＡＬ_ｃｌｋ）を生成するように構成されてもよい。制御回路２０８は、ＴＳＣ回路２０６によって提供されたクロック較正信号（ＣＡＬ_ｃｌｋ）に基づいて、ＡＤＣチャネル２０２（１）～２０２（Ｎ）に提供されるクロック信号を選択的に調整または遅延させることができる。

【0019】

図３は、例示的なＡＤＣチャネル３００を示すブロック図である。図２のＡＤＣチャネル２０２（１）～２０２（Ｎ）の１つ以上の実施形態であり得るＡＤＣチャネル３００は、チョッピング回路３０２と、ＡＤＣ３０４と、第１のオフセット較正回路３０６と、乗算器３０８と、第２のオフセット較正回路３１０と、擬似乱数バイナリシーケンス（ＰＲＢＳ）回路３１２とを含む。チョッピング回路３０２は、差動アナログ入力信号ＩＮを受信するための入力と、ＡＤＣ３０４の差動入力に連結された出力とを含む。チョッピング回路３０２は、入力信号ＩＮの負成分（ＩＮｎ）をＡＤＣ３０４の非反転端子（＋）に選択的に提供することができ、入力信号ＩＮの正成分（ＩＮｐ）をＡＤＣ３０４の反転端子（－）に選択的に提供することができる任意の適切なスイッチ、結合回路、ロジック、または信号ルーティング回路であってもよい。いくつかの実施形態において、チョッピング回路３０２は、複数のストレートスイッチおよび複数のチョッピングスイッチ（簡略化のために、ストレートスイッチおよびチョッピングスイッチは、図示されていない）を含むことができる。したがって、チョッピング回路３０２は、ＡＤＣ３０４に提供されるアナログ入力信号の極性を動的に、周期的に、またはプログラム可能に反転させることができる。

【0020】

ＡＤＣ３０４は、アナログ信号をデジタル信号に変換することができる任意の適切な回路または素子であってもよい。いくつかの実施形態において、ＡＤＣ３０４は、例えば図３に示されたように、差動アナログ信号をシングルエンドデジタル信号に変換するように構成されてもよい。他の実施形態において、ＡＤＣ３０４は、シングルエンドアナログ信号をシングルエンドデジタル信号に変換するように構成されてもよい。簡略化のために図示されていないが、ＡＤＣ３０４は、１つ以上のクロック信号（例えば、差動アナログ入力信号をサンプリングするためのサンプリングクロック）を受信することができる。

【0021】

第１のオフセット較正回路３０６は、ＡＤＣ３０４の出力に連結された入力と、乗算器３０８の入力に連結された出力とを含む。第２のオフセット較正回路３１０は、乗算器３０８の出力に連結された入力と、ＡＤＣチャネル３００に出力信号（ＯＵＴ）を提供するための出力とを含む。ＰＲＢＳ回路３１２は、擬似乱数またはバイナリシーケンスを生成するための任意の適切な回路であってもよく、チョッピング回路３０２の制御端子および乗算器３０８の制御端子に連結された出力を含む。いくつかの実施形態において、チョッピング回路３０２は、擬似乱数（ＰＮ）をチョッピング回路３０２および乗算器３０８に提供することができる。

【0022】

チョッピング回路３０２は、差動アナログ入力信号ＩＮをサンプリングすることができ、ＰＲＢＳ回路３１２によって提供された擬似乱数（ＰＮ）に基づいて、入力信号成分ＩＮｐおよびＩＮｎを、ＡＤＣ３０４の反転端子（－）と非反転端子（＋）との間に動的に切り替えることができる。いくつかの実装形態において、チョッピング回路３０２は、フリッカノイズが主にＡＤＣチャネル３００のサンプリング周波数の高調波に現れるのではなく、ＡＤＣチャネル３００の周波数スペクトルの全体にわたって拡散されるように、擬似乱数（ＰＮ）を用いて、入力信号をランダム化またはスクランブルすることができる。追加的にまたは代替的に、チョッピング回路３０２は、アナログ入力信号ＩＮの成分がＡＤＣチャネル３００のサンプリング周波数でノイズとして（例えば、ＤＣ信号として）ＡＤＣ３０４に現れることを防止することができる。

【0023】

第１のオフセット較正回路３０６は、ＡＤＣ３０４によって生成されたデジタル信号を調整することによって、ＡＤＣ３０４に関連するオフセットを除去することができる。乗算器３０８は、例えば、サンプリング周波数で入力信号の成分を保存し、および／またはチョッピング回路３０２によって引き起こされたフリッカノイズを低減するように、第１のオフセット較正回路３０６から出力される入力信号成分をデスクランブルすることができる。第１のオフセット較正回路３０６は、チョッピング回路３０２のサンプリング間隔の間に、ＡＤＣ３０４のオフセットを除去することができない場合がある。その結果、複数のＡＤＣチャネル３００のサンプリング間隔の間の差動オフセットは、第１のオフセット較正回路３０６および乗算器３０８を通過し、時間インタリーブ型残留スパーとして時間インタリーブ型ＡＤＣ回路２００に関連する周波数スペクトルに現れる可能性がある。

【0024】

第２のオフセット較正回路３１０は、デスクランブルされた（またはチョッピングされていない）入力信号を処理することによって、チョッピング回路３０２によって導入された残留差動オフセットを除去することができる。上述したように、例えば、チョッピング回路３０２に関連するオフセットおよび不整合が周波数スペクトルにわたってスクランブルされるため、第１のオフセット較正回路３０６は、これらのオフセットおよび不整合を検知することができない場合がある。第２のオフセット較正回路３１０が乗算器３０８の下流にあるため（したがって、スクランブルされた入力信号ではなく、デスクランブルされた入力信号を受信するため）、第２のオフセット較正回路３１０は、チョッピング回路３０２に関連するオフセットおよび不整合を検知することができ、補償することができる。

【0025】

第２のオフセット較正回路３１０は、ＡＤＣチャネル３００のサンプリング周波数ｆ_ｓの整数倍に等しい入力信号周波数に敏感であってもよい。このような厳しい条件下の動作をサポートするために、第２のオフセット較正回路３１０に設けられた累算器（簡略化のために図示せず）は、差動入力信号ＩＮがＡＤＣチャネル３００のサンプリング周波数ｆ_ｓの整数倍に等しい信号成分を含む場合にフリーズされてもよい。いくつかの実施形態において、フリーズ信号（ＦＲＺ）を用いて、第２のオフセット較正回路３１０に設けられた累算器の動作を選択的にフリーズまたは停止することができる。いくつかの態様において、差動入力信号ＩＮがサンプリング周波数ｆ_ｓの整数倍に等しい信号成分を含む場合、フリーズ信号ＦＲＺを（例えば、ロジックハイに）アサートすることによって、累算器の動作をフリーズまたは停止することができる。差動入力信号ＩＮがサンプリング周波数ｆ_ｓの整数倍に等しい信号成分を含まない場合、フリーズ信号ＦＲＺを（例えば、ロジックローに）デアサートすることによって、累算器を通常に動作させることができる。したがって、第２のオフセット較正回路３１０は、サンプリング周波数／ｓの整数倍に等しい入力信号周波数に対しても、チョッピング回路３０２によって導入された残留差動オフセットを除去し続けることができる。

【0026】

いくつかの実施形態において、フォアグラウンド較正動作を実行することによって、ＡＤＣ回路２００の帯域幅に関連する任意の周波数の入力信号成分の残留差動オフセットを除去することができる。いくつかの態様において、フォアグラウンド較正動作は、以下のステップまたは動作を含むことができる。
・ 入力信号を無効にし、第１のオフセット較正回路３０６および第２のオフセット較正回路３１０の両方を連続的に動作させる。いくつかの態様において、入力信号の値をゼロに設定することによって、入力信号を無効にすることができる。
・ 一定の期間の後、第１のオフセット較正回路３０６は、チョッピング回路３０２およびＡＤＣ３０４からの合計コモンモードオフセットを除去するように動作することができ、第２のオフセット較正回路３１０は、チョッピング回路３０２の差動オフセットを除去するように動作することができる。
・ 第２のオフセット較正回路３１０に設けられた累算器（簡略化のために図示せず）をフリーズする。
・ 入力信号を有効にする。

【0027】

本開示のいくつかの態様によれば、（チョッピング回路に関連するフリッカノイズおよびオフセットを含む）時間インタリーブ型オフセットスパーを除去することができる時間インタリーブ型ＡＤＣ回路が開示される。いくつかの実施形態において、本明細書に開示された時間インタリーブ型ＡＤＣ回路は、オフセット較正回路の性能に悪影響を与えず、信号を破損することなく、各チャネルのサンプリング周波数の整数倍に等しい周波数を有する入力信号成分を取得およびサンプリングすることができる。いくつかの実施形態において、本明細書に開示された時間インタリーブ型ＡＤＣ回路は、フォアグラウンド較正動作を実行することによって、入力信号に関係なく、完全な制御性を提供することができる。

【0028】

図４は、いくつかの実施形態に従って、例示的な時間インタリーブ型ＡＤＣ回路４００を示すブロック図である。ＡＤＣ回路４００は、正成分（ＩＮｐ）および負成分（ＩＮｎ）を有する差動アナログ入力信号（ＩＮ）を受信し、差動アナログ入力信号ＩＮに基づいて、デジタル出力信号（Ｄｏｕｔ）を生成することができる。いくつかの実施形態において、ＡＤＣ回路４００は、複数のＡＤＣチャネル４１０（１）～４１０（Ｎ）と、ゲイン較正回路４２０と、時間スキュー較正（ＴＳＣ）回路４３０と、制御回路４４０とを含むことができる。ＡＤＣチャネル４１０（１）～４１０（Ｎ）の各々は、入力信号ＩＮの正成分ＩＮｐを受信するための第１の入力と、入力信号ＩＮの負成分ＩＮｎを受信するための第２の入力と、ゲイン較正回路４２０の入力に連結された出力と、制御回路４４０の対応する出力に連結されたクロック端子とを含む。また、ＡＤＣチャネル４１０（１）～４１０（Ｎ）の各々は、複数のＰＲＢＳ回路４１２（１）～４１２（Ｎ）のうち、対応する１つのＰＲＢＳ回路を含むことができる。ＰＲＢＳ回路４１２（１）～４１２（Ｎ）は、擬似乱数またはバイナリシーケンスを生成することができる任意の適切な回路または素子であってもよい。図４の例示的な実施形態において、第１のＡＤＣチャネル４１０（１）に設けられたＰＲＢＳ回路４１２（１）は、第１の２進数（ＰＮ_１）を生成することができ、第２のＡＤＣチャネル４１０（２）に設けられたＰＲＢＳ回路４１２（２）は、第２の２進数（ＰＮ_２）を生成することができ、第ＮのＡＤＣチャネル４１０（Ｎ）に設けられたＰＲＢＳ回路４１２（Ｎ）は、第Ｎの２進数（ＰＮ_Ｎ）を生成することができる。他の実施形態において、ＡＤＣチャネル４１０（１）～４１０（Ｎ）の各々は、共通のＰＲＢＳ回路４１２を共有してもよい。

【0029】

ゲイン較正回路４２０は、ＴＳＣ回路４３０の入力に連結された出力を含み、例えば基準値に基づいて、ＡＤＣチャネル４１０（１）～４１０（Ｎ）によって出力された出力信号のゲインを調整することによって、ＡＤＣチャネル４１０（１）～４１０（Ｎ）間のゲインオフセットを補償するように構成されてもよい。ＴＳＣ回路４３０は、ゲイン較正回路４２０の出力に連結された入力と、デジタル出力信号（Ｄｏｕｔ）を出力するための第１の出力と、制御信号（ＣＴＲＬ）を出力するための第２の出力とを含む。ＴＳＣ回路４３０によって生成された制御信号（ＣＴＲＬ）は、ＡＤＣチャネル４１０（１）～４１０（Ｎ）間の時間スキューを補償するために使用され得る情報を含むことができる。いくつかの実装形態において、制御信号（ＣＴＲＬ）を用いて、ＡＤＣチャネル４１０（１）～４１０（Ｎ）に提供されるまたはＡＤＣチャネル４１０（１）～４１０（Ｎ）に関連する１つ以上のクロック信号（例えば、クロック信号ＣＬＫ_１～ＣＬＫ_Ｎ）を調整または遅延させることができる。いくつかの態様において、制御回路４４０は、クロック信号を調節することによって、ＡＤＣチャネル４１０（１）～４１０（Ｎ）間の時間スキュー、周波数オフセットおよび／または位相オフセットを低減または除去するように、ＡＤＣチャネル４１０（１）～４１０（Ｎ）のうち、１つ以上のＡＤＣチャネルのサンプリング期間および／またはサンプリング間隔を較正することができる。

【0030】

ＰＲＢＳ回路４１２（１）～４１２（Ｎ）によってそれぞれ生成された擬似乱数ＰＮ_１～ＰＮ_Ｎを用いて、差動入力信号をデジタル信号に変換する前に、差動入力信号をスクランブルすることによって、ＡＤＣ回路４００の周波数スペクトルにわたってフリッカノイズを分散することができ、較正済みデジタル信号をデスクランブルすることができる。いくつかの実施形態において、擬似乱数ＰＮ_１～ＰＮ_Ｎのうちの１つ以上を用いて、ＡＤＣチャネル４１０（１）～４１０（Ｎ）にそれぞれ設けられたオフセット較正回路のグループのうち、対応する１つのオフセット較正回路を選択することによって、アナログ入力信号ＩＮから１つ以上のオフセットを除去することができる。いくつかの態様において、図５を参照して説明するように、擬似乱数ＰＮ_１～ＰＮ_Ｎは、異なるオフセット較正回路を交互に選択することによって、差動入力信号から１つ以上のオフセットを除去することができる。

【0031】

ゲイン較正回路４２０は、ＡＤＣチャネル４１０（１）～４１０（Ｎ）間のゲイン不整合を補償することができる。いくつかの実施形態において、ゲイン較正回路４２０は、ＡＤＣチャネル出力信号の各々の二乗平均平方根（ＲＭＳ）指数を基準値と比較し、比較の結果に基づいて、ＡＤＣチャネル出力信号を調整することによって、ＡＤＣチャネル４１０（１）～４１０（Ｎ）間のゲイン不整合を補償することができる。他の実施形態において、ゲイン較正回路４２０は、他の適切な技術を用いて、ＡＤＣチャネル４１０（１）～４１０（Ｎ）間のゲイン不整合を補償することができる。

【0032】

ＴＳＣ回路４３０は、ＡＤＣチャネル４１０（１）～４１０（Ｎ）間の時間スキューを補償することができる。いくつかの実施形態において、ＴＳＣ回路４３０は、ゲイン較正回路４２０によって出力された連続サンプル間の差分（または増分）を測定し、測定された差分を示す制御信号（ＣＴＲＬ）を生成するように構成されてもよい。他の実施形態において、ＴＳＣ回路４３０は、他の適切な技術を用いて、制御信号（ＣＴＲＬ）を生成することができる。図４の例示的な実施形態の場合、図示されたＴＳＣ回路４３０は、各々のＰＲＢＳ回路４１２（１）～４１２（Ｎ）によって生成された擬似乱数ＰＮ_１～ＰＮ_Ｎを受信するように連結された入力を含む。いくつかの実施形態において、ＴＳＣ回路４３０は、擬似乱数ＰＮ_１～ＰＮ_Ｎを用いて、ＡＤＣチャネル４１０（１）～４１０（Ｎ）から出力されたデジタル信号の時間スキューの正確な補償を保証することができる。他の実施形態において、ＴＳＣ回路４３０は、任意の他の適切な擬似乱数または信号を用いて、時間スキューの正確な補償を保証することができる。

【0033】

制御回路４４０は、ＴＳＣ回路４３０によって生成された制御信号（ＣＴＲＬ）を受信するための入力と、ＡＤＣチャネル４１０（１）～４１０（Ｎ）に連結された複数の出力とを含むことができる。いくつかの実施形態において、制御回路４４０は、例えば、ＴＳＣ回路４３０によって提供された制御信号（ＣＴＲＬ）に基づいて、各々のＡＤＣチャネル４１０（１）～４１０（Ｎ）に提供されるクロック信号ＣＬＫ_１～ＣＬＫ_Ｎを選択的に調整または遅延させることによって、ＡＤＣチャネル４１０（１）～４１０（Ｎ）間の時間スキュー、周波数オフセットおよび／または位相オフセットを補償することができる。

【0034】

図５は、いくつかの実施形態に従って、例示的なＡＤＣチャネル５００を示すブロック図である。ＡＤＣチャネル５００は、図４の１つ以上のＡＤＣチャネル４１０（１）～４１０（Ｎ）の実施形態であってもよく、チョッピング回路５１０と、ＡＤＣ５２０と、較正装置５３０と、乗算器５４０と、ＰＲＢＳ回路５５０とを含む。チョッピング回路５１０は、図３のチョッピング回路３０２の一実装形態であってもよく、差動入力信号ＩＮを受信するための入力と、ＡＤＣ５２０の差動入力に連結された出力とを含む。チョッピング回路５１０は、例えば、擬似乱数ＰＮに基づいて、差動入力信号ＩＮの正成分（ＩＮｐ）および負成分（ＩＮｎ）をＡＤＣ５２０の非反転端子（＋）および反転端子（－）に交互に結合することができる任意の適切なスイッチ、結合回路、ロジック、またはクロスオーバーマトリックスであってもよい。したがって、ＡＤＣ５２０は、差動入力信号ＩＮの正成分（ＩＮｐ）および負成分（ＩＮｎ）を交互にサンプリングすることができる。これによって、チョッピング回路５１０は、ＡＤＣ５２０によって生成されたデジタル信号のランダム化を保証することができる。

【0035】

いくつかの実施形態において、チョッピング回路５１０は、差動入力信号をスクランブルまたはランダム化するように、差動入力信号の正および負の信号成分を、ＡＤＣ５２０の非反転端子および反転端子に交互に結合するための複数のスイッチを含むことができる。例えば、図５に示された実施形態において、チョッピング回路５１０は、１対の正極入力端子（ｉｎ＋）および負極入力端子（ｉｎ－）と１対の正極出力端子（ｏｕｔ＋）および負極出力端子（ｏｕｔ－）との間に連結された４つのスイッチＳＷ１～ＳＷ４を含む。スイッチＳＷ１は、チョッピング回路５１０の正極入力端子（ｉｎ＋）と正極出力端子（ｏｕｔ＋）との間に連結され、スイッチＳＷ２は、チョッピング回路５１０の負極入力端子（ｉｎ－）と負極出力端子（ｏｕｔ－）との間に連結され、スイッチＳＷ３は、チョッピング回路５１０の正極入力端子（ｉｎ＋）と負極出力端子（ｏｕｔ－）との間に連結され、スイッチＳＷ４は、チョッピング回路５１０の負極入力端子（ｉｎ－）と正極出力端子（ｏｕｔ＋）との間に連結される。

【0036】

擬似乱数ＰＮが複数の第１の値のうちの１つである場合、チョッピング回路５１０は、スイッチＳＷ１およびＳＷ２が閉合し（すなわち、導通状態であり）、スイッチＳＷ３およびＳＷ４が開放する（すなわち、非導通状態である）第１の状態にある。この第１の状態において、チョッピング回路５１０は、スイッチＳＷ１を介して差動入力信号ＩＮの正成分をＡＤＣ５２０の非反転端子（＋）に伝送し、スイッチＳＷ２を介して差動入力信号ＩＮの負成分をＡＤＣ５２０の反転端子（－）に伝送する。これによって、チョッピング回路５１０は、（例えば、極性反転を行うことなく）差動入力信号をＡＤＣ５２０に「ストレート」に伝送することができる。したがって、本明細書において、スイッチＳＷ１およびＳＷ２は、チョッピング回路５１０の「ストレート」スイッチと称されてもよい。

【0037】

擬似乱数ＰＮが複数の第２の値のうちの１つである場合、チョッピング回路５１０は、スイッチＳＷ１およびＳＷ２が開放し（すなわち、非導通状態であり）、スイッチＳＷ３およびＳＷ４が閉合する（すなわち、導通状態である）第２の状態にある。この第２の状態において、チョッピング回路５１０は、スイッチＳＷ３を介して差動入力信号ＩＮの正成分をＡＤＣ５２０の反転端子（－）に伝送し、スイッチＳＷ４を介して差動入力信号ＩＮの負成分をＡＤＣ５２０の非反転端子（＋）に伝送する。これによって、チョッピング回路５１０は、ＡＤＣ５２０に提供される差動入力信号をチョッピング（極性反転）することができる。したがって、本明細書において、スイッチＳＷ３～ＳＷ４は、チョッピング回路５１０の「チョッピング」スイッチと称されてもよい。

【0038】

ＡＤＣ５２０は、アナログ信号をデジタル信号に変換することができる任意の適切な回路または素子であってもよい。いくつかの実施形態において、ＡＤＣ５２０は、例えば、図５の例に示されたように、差動アナログ信号をシングルエンドデジタル信号に変換するように構成されてもよい。他の実施形態において、ＡＤＣ５２０は、シングルエンドアナログ信号をシングルエンドデジタル信号に変換するように構成されてもよい。

【0039】

較正装置５３０は、ＡＤＣ５２０と乗算器５４０との間に連結され、デマルチプレクサ（ＤＥＭＵＸ）Ｄ１と、第１のオフセット較正回路５３１と、第２のオフセット較正回路５３２と、マルチプレクサ（ＭＵＸ）Ｍ１とを含む。デマルチプレクサＤ１は、ＡＤＣ５２０の出力に連結された入力と、第１のＯＣ回路５３１の入力に連結された第１の出力と、第２のＯＣ回路５３２の入力に連結された第２の出力と、ＰＲＢＳ回路５５０の出力に連結された制御端子とを含む。マルチプレクサＭ１は、第１のＯＣ回路５３１の出力に連結された第１の入力と、第２のＯＣ回路５３２の出力に連結された第２の入力と、乗算器５４０の入力に連結された出力と、ＰＲＢＳ回路５５０の出力に連結された制御端子とを含む。

【0040】

第１のオフセット校正回路５３１および第２のオフセット校正回路５３２は、デマルチプレクサＤ１とマルチプレクサＭ１との間に並列に連結されている。第１のオフセット較正回路５３１は、ＡＤＣ５２０によって出力されたデジタル信号から、チョッピング回路５１０に設けられた１つ以上のストレートスイッチによって引き起こされたオフセットまたはそれに関連するオフセット（および／またはチョッピング回路５１０に設けられ、差動入力信号ＩＮをＡＤＣ５２０にルーティングときに差動入力信号ＩＮの極性を維持するための他の回路素子によって引き起こされたオフセットまたはそれに関連するオフセット）を除去するように構成されてもよい。また、第１のオフセット較正回路５３１は、ＡＤＣ５２０によって引き起こされたオフセットまたはそれに関連するオフセットを除去するように構成されてもよい。第２のオフセット較正回路５３２は、ＡＤＣ５２０によって出力されたデジタル信号から、チョッピング回路５１０に設けられた１つ以上のチョッピングスイッチによって引き起こされたオフセットまたはそれに関連するオフセット（および／またはチョッピング回路５１０に設けられ、差動入力信号ＩＮをＡＤＣ５２０にルーティングときに差動入力信号ＩＮの極性を反転させるための他の回路素子によって引き起こされたオフセットまたはそれに関連するオフセット）を除去するように構成されてもよい。また、第２のオフセット較正回路５３２は、ＡＤＣ５２０によって引き起こされたオフセットまたはそれに関連するオフセットを除去するように構成されてもよい。なお、図３を参照して説明したＡＤＣチャネル３００は、直列に連結された２つのオフセット較正回路３０６および３１０を含むが、図５を参照して説明したＡＤＣチャネル５００は、並列に連結された第１のオフセット較正回路５３１および第２のオフセット較正回路５３１を含む。

【0041】

いくつかの実施形態において、１つ以上のフリーズ信号を用いて、第１のオフセット較正回路５３１に設けられた累算器および第２のオフセット較正回路５３２に設けられた累算器（簡略化のために図示せず）の動作を選択的にフリーズまたは停止することができる。図５に示された例示的な実施形態において、第１のオフセット較正回路５３１は、第１のフリーズ信号（ＦＲＺ_１）を受信するための入力を含むことができ、第２のオフセット較正回路５３２は、第２のフリーズ信号（ＦＲＺ_２）を受信するための入力を含むことができる。いくつかの態様において、差動入力信号ＩＮがＡＤＣチャネル５００のサンプリング周波数ｆ_ｓの整数倍に等しい信号成分を含む場合、第１のフリーズ信号ＦＲＺ_１を（例えば、ロジックハイに）アサートすることによって、第１のオフセット較正回路５３１に設けられた累算器の動作をフリーズまたは停止することができる。差動入力信号ＩＮがＡＤＣチャネル５００のサンプリング周波数ｆ_ｓの整数倍に等しい信号成分を含む場合、第２のフリーズ信号ＦＲＺ_２を（例えば、ロジックローに）デアサートすることによって、第２のオフセット較正回路５３２に設けられた累算器を通常に動作させることができる。差動入力信号ＩＮがサンプリング周波数ｆ_ｓの整数倍に等しい信号成分を含まない場合、第１のフリーズ信号ＦＲＺ_１および第２のフリーズ信号ＦＲＺ_２を（例えば、ロジックローに）デアサートすることによって、第１のオフセット較正回路５３１および第２のオフセット較正回路５３２に設けられた累算器を通常に動作させることができる。これによって、ＡＤＣチャネル５００は、差動入力信号ＩＮがＡＤＣチャネル５００のサンプリング周波数ｆ_ｓの整数倍に等しいときでも、通常に動作することができる。他の実施形態において、第１のオフセット較正回路５３１および第２のオフセット較正回路５３２は、同じフリーズ信号を受信することができる。

【0042】

乗算器５４０は、デジタル出力信号Ｄｏｕｔを提供するための出力と、ＰＲＢＳ回路５５０の出力に連結された制御端子とを含む。いくつかの実施形態において、乗算器５４０は、例えば、チョッピング回路５１０によって引き起こされたフリッカノイズを低減するために、較正装置５３０から出力された較正済みデジタル信号をデスクランブルすることができる。

【0043】

ＰＲＢＳ回路５５０は、図４のＰＲＢＳ回路４１２（１）～４１２（Ｎ）のうちの１つ以上のＰＲＢＳ回路の実施形態であってもよく、チョッピング回路５１０、擬似乱数（ＰＮ）をデマルチプレクサＤ１、マルチプレクサＭ１および乗算器５４０に提供することができる。いくつかの実施形態において、ＰＲＢＳ回路５５０は、擬似乱数（ＰＮ）を図４のＴＳＣ回路４３０に提供することもできる。

【0044】

チョッピング回路５１０は、差動入力信号をサンプリングすることができ、擬似乱数（ＰＮ）に基づいて、差動入力信号ＩＮの正信号成分ＩＮｐおよび負信号成分ＩＮｎをＡＤＣ５２０の非反転端子（＋）と反転端子（－）との間で交互に切り替えることができる。いくつかの実施形態において、チョッピング回路５１０は、差動入力信号をサンプリングすることができ、擬似乱数（ＰＮ）に基づいて、差動入力信号ＩＮの正信号成分ＩＮｐおよび負信号成分ＩＮｎをＡＤＣ５２０の非反転端子（＋）と反転端子（－）との間で交互に切り替えることができる。これによって、チョッピング回路５１０は、ＡＤＣ５２０によって生成されたデジタル信号のランダム化を保証することができる。

【0045】

デマルチプレクサＤ１およびマルチプレクサＭ１によって形成された選択ロジックが擬似乱数（ＰＮ）に応じて第１のオフセット較正回路５３１を選択した場合、第１のオフセット較正回路５３１は、ＡＤＣ５２０によって生成されたデジタル信号を調整することによって、ＡＤＣ５２０に関連するオフセットおよびチョッピング回路５１０に設けられたストレートスイッチに関連するオフセットを除去することができる。デマルチプレクサＤ１およびマルチプレクサＭ１によって形成された選択ロジックが擬似乱数（ＰＮ）に応じて第２のオフセット較正回路５３１を選択した場合、第２のオフセット較正回路５３２は、ＡＤＣ５２０によって生成されたデジタル信号を調整することによって、ＡＤＣ５２０に関連するオフセットおよびチョッピング回路５１０に設けられたストレートスイッチに関連するオフセットを除去することができる。乗算器５４０は、例えば、ＡＤＣ５２０によって引き起こされたフリッカノイズを低減するために、擬似乱数（ＰＮ）に基づいて、第１のオフセット較正回路５３１または第２のオフセット較正回路５３２によって提供された調整済みデジタル信号を「チョッピングしなく」てもよい。なお、第１のオフセット較正回路５３１の周波数応答が特定の値よりも小さい場合、第１のオフセット較正回路５３１は、ＡＤＣ５２０によって引き起こされたフリッカノイズに追従することができないため、フリッカノイズは、（ＡＤＣチャネル５００のサンプリング周波数の倍数で現れるのではなく）ＡＤＣチャネル５００の周波数帯域幅にわたってスクランブルされる。

【0046】

図６は、いくつかの実施形態に従って、時間インタリーブ型ＡＤＣ回路を動作させるための例示的な動作６００を示す例示的なフローチャートである。本実施形態において、図４および５のＡＤＣ回路４００を参照して例示的な動作６００を説明するが、例示的な動作６００は、任意の他の適切なＡＤＣ回路によって実行されてもよい。いくつかの実施形態において、動作６００は、フォアグラウンド較正動作として実行されてもよい。

【0047】

ＡＤＣ回路４００は、擬似乱数に基づいて、差動入力信号をスクランブルすることができる（６０１）。いくつかの実施形態において、チョッピング回路５１０は、ＰＲＢＳ回路５５０によって提供された擬似乱数を用いて、差動入力信号をスクランブルすることができる。これによって、フリッカノイズは、主にＡＤＣチャネル４１０（１）～４１０（Ｎ）のサンプリング周波数の高調波に現れるのではなく、ＡＤＣ回路４００の周波数スペクトルの全体にわたって拡散される。

【0048】

ＡＤＣ回路４００は、擬似乱数に基づいて、スクランブルされた差動入力信号の正成分および負成分をＡＤＣの反転入力端子および非反転入力端子に交互に結合することができる（６０２）。いくつかの実施形態において、チョッピング回路５１０は、差動入力信号の成分がＡＤＣチャネル４１０（１）～４１０（Ｎ）のサンプリング周波数でノイズとして（例えば、ＤＣ信号として）ＡＤＣに現れることを防止することができる。

【0049】

ＡＤＣ回路４００は、スクランブルされた差動入力信号をデジタル信号に変換することができる（６０３）。いくつかの実施形態において、ＡＤＣ５２０は、例えば図５の例に示されたように、差動アナログ信号をシングルエンドデジタル信号に変換するように構成されてもよい。他の実施形態において、ＡＤＣ５２０は、シングルエンドアナログ信号をシングルエンドデジタル信号に変換するように構成されてもよい。

【0050】

ＡＤＣ回路４００は、第１のオフセット較正回路または第２のオフセット較正回路を用いて、擬似乱数に基づいて、デジタル信号のオフセットを較正することができる（６０４）。図５を併せて参照して、第１のオフセット校正回路５３１および第２のオフセット校正回路５３２は、デマルチプレクサＤ１とマルチプレクサＭ１との間に並列に連結されてもよい。第１のオフセット校正回路５３１は、ＡＤＣ５２０によって出力されたデジタル信号から、ＡＤＣのオフセットを除去することができ、差動入力信号から、ストレートスイッチのオフセットを除去することができる。第２のオフセット較正回路５３２は、ＡＤＣ５２０によって出力されたデジタル信号から、ＡＤＣ５２０のオフセットを除去することができ、チョッピング回路５１０からのオフセットを除去することができる。いくつかの実施形態において、デマルチプレクサＤ１およびマルチプレクサＭ１によって形成された選択回路は、擬似乱数の第１の値に基づいて、ＡＤＣ５２０から出力されたデジタル信号を、第１のオフセット較正回路５３１Ａを通るようにルーティングすることができ、擬似乱数の第２の値に基づいて、ＡＤＣ５２０から出力されたデジタル信号を、第２のオフセット較正回路５３１Ｂを通るようにルーティングすることができる。

【0051】

ＡＤＣ回路４００は、乗算器を用いて、擬似乱数に基づいて、較正済みデジタル信号をデスクランブルすることができる（６０５）。いくつかの実施形態において、乗算器５４０は、例えば、較正装置５３０から出力された較正済みデジタル信号をデスクランブルすることによって、チョッピング回路５１０によって引き起こされたフリッカノイズを低減することができる。

【0052】

ＡＤＣ回路４００は、デスクランブルされた較正済みデジタル信号から、時間スキューオフセットを除去することができる（６０６）。いくつかの実施形態において、ＴＳＣ回路４３０は、ＡＤＣチャネル４１０（１）～４１０（Ｎ）間の時間スキューを補償するために使用され得る制御信号を生成することができる。いくつかの態様において、制御信号（ＣＴＲＬ）を用いて、ＡＤＣチャネル４１０（１）～４１０（Ｎ）に提供されるまたはＡＤＣチャネル４１０（１）～４１０（Ｎ）に関連する１つ以上のクロック信号（例えば、クロック信号ＣＬＫ_１～ＣＬＫ_Ｎ）を調整または遅延させることによって、ＡＤＣチャネル４１０（１）～４１０（Ｎ）間の時間スキュー、周波数オフセットおよび／または位相オフセットを低減または除去するように、ＡＤＣチャネル４１０（１）～４１０（Ｎ）のうち、１つ以上のＡＤＣチャネルのサンプリング期間および／またはサンプリング間隔を較正することができる。

【0053】

図７は、プログラマブルＩＣ１のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）実装のアーキテクチャ７００を示す。ＦＰＧＡは、トランシーバ３７、構成可能なロジックブロック（ＣＬＢ）３３、ランダムアクセスメモリブロック（ＢＲＡＭ）３４、入力／出力ブロック（ＩＯＢ）３６、設定およびクロックロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）４２、デジタル信号処理ブロック（ＤＳＰ）３５、専用入力／出力ブロック（Ｉ／Ｏ）４１（例えば、設定ポートおよびクロックポート）、および他のプログラマブルロジック３９（例えば、デジタルクロックマネージャ、アナログデジタル変換器およびシステム監視ロジックなど）を含む多数の異なるプログラマブルタイルを含む。また、ＦＰＧＡは、ＰＣＩｅインターフェイス４０、アナログデジタル変換器（ＡＤＣ）３８などを含むことができる。

【0054】

いくつかのＦＰＧＡにおいて、図７の上部の例示によって示されたように、各プログラマブルタイルは、同じタイル内のプログラマブルロジック要素の入力および出力端子４８との接続を有する少なくとも１つのプログラマブル相互接続要素（ＩＮＴ）４３を含むことができる。また、各プログラマブル相互接続要素４３は、同じタイルまたは他のタイル内の隣接するプログラマブル相互接続要素の相互接続セグメント４９との接続を含むことができる。また、各プログラマブル相互接続要素４３は、ロジックブロック（図示せず）間の一般的なルーティングリソースの相互接続セグメント５０との接続を含むことができる。一般的なルーティングリソースは、相互接続セグメント（例えば、相互接続セグメント５０）のトラックを含むロジックブロック（図示せず）と、相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含むことができる。一般的なルーティングリソースの相互接続セグメント（例えば、相互接続セグメント５０）は、１つ以上のロジックブロックに亘って延在することができる。プログラム可能相互接続要素４３は、一般的なルーティングリソースと共に、図示のＦＰＧＡのためのプログラム可能相互接続構造（プログラム可能相互接続）を実装する。

【0055】

例示的な実装形態において、ＣＬＢ３３は、ユーザロジックを実装するようにプログラムできる構成可能なロジック要素（ＣＬＥ）４４と、単一のプログラマブル相互接続要素（ＩＮＴ）４３とを含むことができる。ＢＲＡＭ３４は、１つ以上のプログラマブル相互接続要素の他に、ＢＲＡＭロジック要素（ＢＲＬ）４５を含むことができる。一般的には、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。図示の例示において、ＢＲＡＭタイルは、５つのＣＬＢと同様の高さを有するが、他の数（例えば、４つ）のＣＬＢと同様の高さを有してもよい。ＤＳＰタイル３５は、適切な数のプログラマブル相互接続要素の他に、ＤＳＰロジック要素（ＤＳＰＬ）４６を含むことができる。ＩＯＢ３６は、例えば、１つのインスタンスのプログラマブル相互接続要素４３に加えて、２つのインスタンスの入力／出力ロジック要素（ＩＯＬ）４７を含むことができる。当業者には明らかなように、例えば、Ｉ／Ｏロジック要素４７に接続された実際のＩ／Ｏパッドは、一般的に入力／出力ロジック要素４７の領域に限定されない。

【0056】

図示の例示において、（図７に示された）ダイの中央付近の水平領域は、設定、クロックおよび他の制御ロジックに使用される。この水平領域または列から延在する垂直列５１は、ＦＰＧＡの全幅にわたってクロックおよび設定信号を分配するために使用される。

【0057】

図７に示されたアーキテクチャを利用する一部のＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列構造を乱すための追加のロジックブロックを含む。追加のロジックブロックは、プログラマブルブロックおよび／または専用ロジックであってもよい。

【0058】

なお、図７は、単に例示的なＳＯＣアーキテクチャを示すことを意図している。例えば、行内のロジックブロックの数、行の相対幅、行の数および順序、行に含まれたロジックブロックの種類、ロジックブロックの相対サイズ、および図７の上部に示された相互接続／ロジックの実装は、単に例示的なものである。例えば、実際のＦＰＧＡにおいて、ユーザロジックの効率的な実装を容易にするために、一般的に、ＣＬＢの２つ以上の隣接する列は、ＣＬＢの出現する箇所に含まれ、隣接するＣＬＢ行の数は、ＦＰＧＡの全体的なサイズに応じて変化する。

【0059】

当業者なら、様々な異なる技術および技法を用いて情報および信号を表すことができることを理解するであろう。例えば、上記の説明において言及されたデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されてもよい。

【0060】

また、当業者なら、本明細書に開示された態様に関連して説明された様々な例示的なロジックブロック、モジュール、回路およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組み合わせとして実装され得ること理解するであろう。ハードウェアとソフトウェアの互換性を明確に示すために、上記では様々な例示的な構成要素、ブロック、モジュール、回路およびステップの機能を概略的に説明した。これらの機能をハードウェアとして実装するかまたはソフトウェアとして実装するかは、システム全体に課される特定の応用および設計制約に依存する。当業者は、特定の応用に応じて、様々な方法で説明した機能を実装することができるが、このような実装は、本開示の範囲から逸脱するものとして解釈されるべきではない。

【0061】

本明細書に開示された態様に関連して説明した方法、シーケンス、またはアルゴリズムは、ハードウェアで直接に具現化されてもよく、プロセッサによって実行されるソフトウェアモジュールで具現化されてもよく、または両方の組み合わせで具現化されてもよい。ソフトウェアモジュールは、ＲＡＭラッチ、フラッシュラッチ、ＲＯＭラッチ、ＥＰＲＯＭラッチ、ＥＥＰＲＯＭラッチ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、または当技術分野で公知の任意の他の形態の記憶媒体に常駐することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに連結される。代替的には、記憶媒体は、プロセッサに一体化されてもよい。

【0062】

上記の明細書において、具体的な実施例を参照して例示的な実施形態を説明した。しかしながら、添付の特許請求の範囲に記載された本開示のより広範な範囲から逸脱することなく、様々な修正および変更を行うことができることは、明白であろう。したがって、明細書および図面は、限定的なものではなく、例示的なものとして見なすべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】