特許 7625802 メモリ・アクセス・システムおよび情報処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-27

(45)【発行日】2025-02-04

(54)【発明の名称】メモリ・アクセス・システムおよび情報処理装置

(51)【国際特許分類】

   G06F 12/00 20060101AFI20250128BHJP

   G06F 13/28 20060101ALI20250128BHJP

   G06F 13/362 20060101ALI20250128BHJP

【ＦＩ】

G06F12/00 571A

G06F13/28 310G

G06F13/28 310Y

G06F13/362 510D

【請求項の数】 8

(21)【出願番号】P 2020119174

(22)【出願日】2020-07-10

(65)【公開番号】P2022015964

(43)【公開日】2022-01-21

【審査請求日】2023-06-21

(73)【特許権者】

【識別番号】000005496

【氏名又は名称】富士フイルムビジネスイノベーション株式会社

(74)【代理人】

【識別番号】100104880

【弁理士】

【氏名又は名称】古部 次郎

(74)【代理人】

【識別番号】100125346

【弁理士】

【氏名又は名称】尾形 文雄

(74)【代理人】

【識別番号】100166981

【弁理士】

【氏名又は名称】砂田 岳彦

(72)【発明者】

【氏名】橋本 貴之

(72)【発明者】

【氏名】高澤 大樹

(72)【発明者】

【氏名】ヌデ島 正起

【審査官】田名網 忠雄

(56)【参考文献】

【文献】特開２００６－１８９９１９（ＪＰ，Ａ）

【文献】特開２０１４－１６０３４１（ＪＰ，Ａ）

【文献】特開２０１９－２１２０２７（ＪＰ，Ａ）

【文献】特開２０１８－１２０４９０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／００

Ｇ０６Ｆ １３／２８

Ｇ０６Ｆ １３／３６２

(57)【特許請求の範囲】

【請求項1】

メモリへのアクセス主体の一つであり、リアルタイム処理を行う第１の処理装置と、
前記メモリへのアクセス主体の一つであり、非リアルタイム処理を行う第２の処理装置と、
帯域制御を行う帯域制御装置と、を備え、
前記帯域制御装置は、
何れかの前記第１の処理装置において前記メモリにアクセスするために当該第１の処理装置に割り当てられた帯域が第１の閾値よりも小さい場合、当該第１の処理装置と同一のポートを使用する特定の前記第２の処理装置において前記メモリにアクセスするために当該第２の処理装置に割り当てられた帯域を制限し、当該第１の処理装置に割り当てる帯域を増加させる帯域制御を行い、
前記特定の第２の処理装置に割り当てられた帯域を制限した状態で当該特定の第２の処理装置と同一のポートを使用する前記第１の処理装置に割り当てられた帯域が第２の閾値よりも小さい場合、当該特定の第２の処理装置とは異なるポートを使用する前記第２の処理装置に割り当てられた帯域を制限し、当該第１の処理装置に割り当てる帯域を増加させる帯域制御を行うことを特徴とする、メモリ・アクセス・システム。

【請求項2】

前記帯域制御装置は、前記特定の第２の処理装置とは異なるポートを使用する前記第２の処理装置が複数存在する場合、予め定められた順番で当該複数の第２の処理装置の一つを選択しながら、順次、選択した第２の処理装置に割り当てられた帯域を制限することを特徴とする、請求項１に記載のメモリ・アクセス・システム。

【請求項3】

前記帯域制御装置は、前記第２の処理装置と前記メモリとの間でのデータの転送に要するクロック数を変更することにより、当該第２の処理装置に割り当てられた帯域を制御することを特徴とする、請求項１に記載のメモリ・アクセス・システム。

【請求項4】

前記帯域制御装置は、帯域制御の対象である前記第２の処理装置の処理が一時的に止まる際に、当該第２の処理装置における前記データの転送に要するクロック数の変更を行うことを特徴とする、請求項３に記載のメモリ・アクセス・システム。

【請求項5】

メモリと、
同一のポートから前記メモリにアクセスするアクセス主体である一または複数の処理装置を含み、当該一または複数の処理装置が、リアルタイム処理を行う第１の処理装置および非リアルタイム処理を行う第２の処理装置のいずれか一方または両方である複数のブロックと、
帯域制御を行う帯域制御装置と、を備え、
前記帯域制御装置は、
前記第１の処理装置および前記第２の処理装置の両方を含む前記ブロックにおいて、当該第１の処理装置において前記メモリにアクセスするために当該第１の処理装置に割り当てられた帯域が予め定められた第１の閾値よりも小さい場合に、当該ブロックに含まれる当該第２の処理装置において前記メモリにアクセスするために当該第２の処理装置に割り当てられた帯域を制限し、当該第１の処理装置に割り当てる帯域を増加させる帯域制御を行い、
前記第１の処理装置を含む前記ブロックにおいて、当該ブロックに含まれる処理装置が使用するポートに対して伝送可能に割り当てられた帯域が予め定められた第２の閾値よりも小さい場合に、当該ブロックとは異なるブロックに含まれる前記第２の処理装置に割り当てられた帯域を制限し、当該第１の処理装置に割り当てる帯域を増加させる帯域制御を行うことを特徴とする、情報処理装置。

【請求項6】

前記帯域制御装置は、前記第１の処理装置を含む前記ブロックとは異なるブロックに含まれる前記第２の処理装置が複数存在する場合、予め定められた順番で当該複数の第２の処理装置の一つを選択しながら、順次、選択した第２の処理装置に割り当てられた帯域を制限することを特徴とする、請求項５に記載の情報処理装置。

【請求項7】

個々の前記ブロックは、当該ブロックに含まれる一または複数の前記処理装置により特定の機能を実現し、
前記帯域制御装置は、前記特定の機能における処理が一時的に止まる際に、前記第２の処理装置に割り当てられた帯域の制御を行うことを特徴とする、請求項５に記載の情報処理装置。

【請求項8】

前記帯域制御装置は、前記第２の処理装置と前記メモリとの間でのデータの転送に要するクロック数を変更することにより、当該第２の処理装置に割り当てられた帯域を制御することを特徴とする、請求項７に記載の情報処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリ・アクセス・システムおよび情報処理装置に関する。

【背景技術】

【0002】

情報処理システムにおいて、メモリに対するアクセス主体としての複数の装置（マスター）が、各々直接メモリにアクセス（ＤＭＡ：Direct Memory Access）する構成が取られる場合がある。かかるメモリへのアクセス主体の装置には、リアルタイム性が要求される処理（以下、「リアルタイム処理」と呼ぶ）を行う装置と、リアルタイム性が要求されない処理（以下、「非リアルタイム処理」と呼ぶ）を行う装置とがある。リアルタイム処理とは、一度動作を開始すると一定の処理が完了するまで動作速度を変更したり停止したりすることができない処理である。このようなシステムでは、各装置によるメモリへのアクセスを監視し、リアルタイム処理を行う装置（以下、「リアルタイム系装置」と呼ぶ）のメモリ・アクセスにおける転送帯域が不足しないように、帯域制御が行われる。

【0003】

特許文献１には、メモリと複数のマスターとの間で使用される所定時間あたりのデータ量を監視し、監視されたデータ量に関する所定の条件を満たすことに従って、監視された複数のマスターのうち優先度の低いマスター（非リアルタイムでのメモリへのアクセスによるデータ転送を実行するマスター）によるメモリへのアクセスを減少させるメモリ・アクセス・システムが開示されている。

【0004】

特許文献２には、メモリに記憶されたデータにアクセスする第１マスター（リアルタイム性を確保されたマスター）および第２マスターによるアクセスを調停する第１サブアービタと、第１マスターおよび第２マスター以外の複数のマスターによるメモリに対するアクセスを調停する第２サブアービタと、第１サブアービタからメモリに対するアクセスを、第２サブアービタからメモリに対するアクセスより優先させるメインアービタと、第２マスターによるメモリに対するアクセス量を予め設定された範囲内に制限する制限部と、を備えるデータ処理装置が開示されている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１８－１２０４９０号公報

【文献】特開２０１４－１６０３４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

メモリとアクセス主体の装置との間の接続構造において、例えば一の機能を担う装置ごとに複数の装置の伝送路がまとめられ、一のポートを共用してメモリに接続される構成を取る場合がある。このような構成では、ポート単位でデータ転送のボトルネックが発生する場合がある。この場合、ポートごとの接続関係に関わらず、単純に非リアルタイム処理を行う装置（以下、「非リアルタイム系装置」と呼ぶ）の転送帯域を制限したとしても、システム全体として有効な帯域調整が実現できるとは限らない。

【0007】

本発明は、メモリとアクセス主体の装置との接続構造に関わらず個々の装置の設定や動作状況に基づいて帯域制御を行う場合と比較して、効率の良い帯域制御を実現することを目的とする。

【課題を解決するための手段】

【0008】

請求項１に係る本発明は、
メモリへのアクセス主体の一つであり、リアルタイム処理を行う第１の処理装置と、
前記メモリへのアクセス主体の一つであり、非リアルタイム処理を行う第２の処理装置と、
帯域制御を行う帯域制御装置と、を備え、
前記帯域制御装置は、
何れかの前記第１の処理装置において前記メモリにアクセスするために当該第１の処理装置に割り当てられた帯域が第１の閾値よりも小さい場合、当該第１の処理装置と同一のポートを使用する特定の前記第２の処理装置において前記メモリにアクセスするために当該第２の処理装置に割り当てられた帯域を制限し、当該第１の処理装置に割り当てる帯域を増加させる帯域制御を行い、
前記特定の第２の処理装置に割り当てられた帯域を制限した状態で当該特定の第２の処理装置と同一のポートを使用する前記第１の処理装置に割り当てられた帯域が第２の閾値よりも小さい場合、当該特定の第２の処理装置とは異なるポートを使用する前記第２の処理装置に割り当てられた帯域を制限し、当該第１の処理装置に割り当てる帯域を増加させる帯域制御を行うことを特徴とする、メモリ・アクセス・システムである。
請求項２に係る本発明は、
前記帯域制御装置は、前記特定の第２の処理装置とは異なるポートを使用する前記第２の処理装置が複数存在する場合、予め定められた順番で当該複数の第２の処理装置の一つを選択しながら、順次、選択した第２の処理装置に割り当てられた帯域を制限することを特徴とする、請求項１に記載のメモリ・アクセス・システムである。
請求項３に係る本発明は、
前記帯域制御装置は、前記第２の処理装置と前記メモリとの間でのデータの転送に要するクロック数を変更することにより、当該第２の処理装置に割り当てられた帯域を制御することを特徴とする、請求項１に記載のメモリ・アクセス・システムである。
請求項４に係る本発明は、
前記帯域制御装置は、帯域制御の対象である前記第２の処理装置の処理が一時的に止まる際に、当該第２の処理装置における前記データの転送に要するクロック数の変更を行うことを特徴とする、請求項３に記載のメモリ・アクセス・システムである。
請求項５に係る本発明は、
メモリと、
同一のポートから前記メモリにアクセスするアクセス主体である一または複数の処理装置を含み、当該一または複数の処理装置が、リアルタイム処理を行う第１の処理装置および非リアルタイム処理を行う第２の処理装置のいずれか一方または両方である複数のブロックと、
帯域制御を行う帯域制御装置と、を備え、
前記帯域制御装置は、
前記第１の処理装置および前記第２の処理装置の両方を含む前記ブロックにおいて、当該第１の処理装置において前記メモリにアクセスするために当該第１の処理装置に割り当てられた帯域が予め定められた第１の閾値よりも小さい場合に、当該ブロックに含まれる当該第２の処理装置において前記メモリにアクセスするために当該第２の処理装置に割り当てられた帯域を制限し、当該第１の処理装置に割り当てる帯域を増加させる帯域制御を行い、
前記第１の処理装置を含む前記ブロックにおいて、当該ブロックに含まれる処理装置が使用するポートに対して伝送可能に割り当てられた帯域が予め定められた第２の閾値よりも小さい場合に、当該ブロックとは異なるブロックに含まれる前記第２の処理装置に割り当てられた帯域を制限し、当該第１の処理装置に割り当てる帯域を増加させる帯域制御を行うことを特徴とする、情報処理装置である。
請求項６に係る本発明は、
前記帯域制御装置は、前記第１の処理装置を含む前記ブロックとは異なるブロックに含まれる前記第２の処理装置が複数存在する場合、予め定められた順番で当該複数の第２の処理装置の一つを選択しながら、順次、選択した第２の処理装置に割り当てられた帯域を制限することを特徴とする、請求項５に記載の情報処理装置である。
請求項７に係る本発明は、
個々の前記ブロックは、当該ブロックに含まれる一または複数の前記処理装置により特定の機能を実現し、
前記帯域制御装置は、前記特定の機能における処理が一時的に止まる際に、前記第２の処理装置に割り当てられた帯域の制御を行うことを特徴とする、請求項５に記載の情報処理装置である。
請求項８に係る本発明は、
前記帯域制御装置は、前記第２の処理装置と前記メモリとの間でのデータの転送に要するクロック数を変更することにより、当該第２の処理装置に割り当てられた帯域を制御することを特徴とする、請求項７に記載の情報処理装置である。

【発明の効果】

【0009】

請求項１の発明によれば、メモリとアクセス主体の装置との接続構造に関わらず個々の装置の設定や動作状況に基づいて帯域制御を行う場合と比較して、同一ポートを使用する装置間での帯域調整のみでは第１の処理装置の帯域不足を解消し得ない場合に、さらに帯域調整を行うことができる。
請求項２の発明によれば、不特定の第２の処理装置の使用帯域を制限する場合と比較して、システム全体への影響を低減させることができる。
請求項３の発明によれば、第２の処理装置を停止したりバースト長を短くしたりする手法と比較して、第２の処理装置を稼働しながら、無駄なアクセスも生じさせずに帯域制御することができる。
請求項４の発明によれば、第２の処理装置を停止したりバースト長を短くしたりする手法と比較して、第２の処理装置を稼働しながら、帯域調整を要するタイミングで制御することができる。
請求項５の発明によれば、メモリとアクセス主体の装置との接続構造に関わらず個々の装置の設定や動作状況に基づいて帯域制御を行う場合と比較して、同一ブロック間での帯域調整のみでは第１の処理装置の帯域不足を解消し得ない場合に、さらに帯域調整を行うことができる。
請求項６の発明によれば、不特定の第２の処理装置の使用帯域を制限する場合と比較して、システム全体への影響を低減させることができる。
請求項７の発明によれば、第２の処理装置を停止したりバースト長を短くしたりする手法と比較して、第２の処理装置を稼働しながら、帯域調整を要するタイミングで制御することができる。
請求項８の発明によれば、第２の処理装置を停止したりバースト長を短くしたりする手法と比較して、第２の処理装置を稼働しながら、無駄なアクセスも生じさせずに帯域制御することができる。

【図面の簡単な説明】

【0010】

【図1】本実施形態によるメモリ・アクセス・システムが適用される情報処理装置の構成を示す図である。

【図2】本実施形態のメモリ・アクセス・システムのシステム構成を示す図である。

【図3】監視装置の構成を示す図である。

【図4】帯域制御装置の構成を示す図である。

【図5】図５は、ゲート部の構成を示す図である。

【図6】帯域制御装置による帯域制御の手順を示すフローチャートである。

【図7】制限対象装置の選択順の設定例を示す図である。

【図8】リアルタイム系装置と非リアルタイム系装置の区別のみに基づく処理装置とメモリとの接続構造を示す図である。

【発明を実施するための形態】

【0011】

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
＜対象装置の構成＞
図１は、本実施形態によるメモリ・アクセス・システムが適用される情報処理装置の構成を示す図である。この情報処理装置１は、複数の機能ブロック１０（図１に示す構成例では１０Ａ、１０Ｂ、１０Ｃ）を備える。また、情報処理装置１は、ＣＰＵ（Central Processing Unit）２０と、キャッシュ・コヒーレンシ・インターコネクト３０と、メモリコントローラ４０と、メモリ５０とを備える。

【0012】

機能ブロック１０は、一または複数の処理装置１１、１２を備え、個別に特定の機能を実現する。処理装置１１、１２は、リアルタイム処理を実行するリアルタイム系装置としての処理装置１１と、非リアルタイム処理を実行する非リアルタイム系装置としての処理装置１２とに分けられる。各機能ブロック１０には、リアルタイム系装置および非リアルタイム系装置の両方が含まれる場合と、リアルタイム系装置のみが含まれる場合と、非リアルタイム系装置のみが含まれる場合とがある。なお、図１には記載していないが、各機能ブロック１０には、処理装置１１、１２ごとにＤＭＡを実行するためのＤＭＡＣ（DMA Controller）が設けられている。

【0013】

各機能ブロック１０に含まれる処理装置１１、１２は、各々がＤＭＡによりメモリ５０にアクセスするアクセス主体である。各処理装置１１、１２は、ＣＰＵ２０を介さずに直接メモリ５０にアクセスしてデータを読み書きする。一の機能ブロック１０に複数の処理装置１１、１２が含まれる場合、各処理装置１１、１２のメモリ・アクセス用の伝送路は、インターコネクト１３（図１に示す構成例では１３Ａ、１３Ｂ、１３Ｃ）によりまとめられる。言い換えれば、一の機能ブロック１０に複数の処理装置１１、１２が含まれる場合、各処理装置１１、１２は、機能ブロック１０ごとにメモリ・アクセス用の伝送路を共有する。ただし、各機能ブロック１０のメモリ・アクセス用の伝送路は、１本とは限らない。例えば、図１に示す構成例において、機能ブロック１０Ｃは、３個の処理装置１１、１２の伝送路をインターコネクト１３Ｃによりまとめ、２本の伝送路としている。

【0014】

ＣＰＵ２０は、メモリ５０に対するアクセス主体の一つである。ＣＰＵ２０は、情報処理装置１全体の動作を制御する。ＣＰＵ２０のメモリ・アクセス用の伝送路は、必要に応じて、他のアクセス主体の伝送路とまとめられる。例えば、図１に示す構成例では、ＣＰＵ２０の伝送路と機能ブロック１０Ｃの伝送路の１本とが、キャッシュ・コヒーレンシ・インターコネクト３０によりまとめられている。なお、ＣＰＵ２０は、リアルタイム系装置の一種であり、単独で一つの機能ブロック１０（一つのリアルタイム系装置のみを含む機能ブロック１０）を構成すると把握しても良い。

【0015】

キャッシュ・コヒーレンシ・インターコネクト３０は、複数のキャッシュの一貫性（キャッシュ・コヒーレンシ）を保持しながら複数の伝送路をまとめるインターコネクトである。例えば、図１に示す構成例では、ＣＰＵ２０のキャッシュと、機能ブロック１０Ｃに含まれる何れかの処理装置１１、１２のキャッシュとの一貫性を保持してメモリ・アクセスが実行される。

【0016】

メモリコントローラ４０は、メモリ５０のインターフェイスを統括する制御装置である。メモリコントローラ４０は、複数のポートを有し、このポートを介してメモリ５０に対するアクセス主体であるＣＰＵ２０および各処理装置１１、１２と接続される。上述したように、各処理装置１１、１２のメモリ・アクセス用の伝送路は機能ブロック１０ごとにまとめられているので、各処理装置１１、１２は、機能ブロック１０単位でポートに接続される。したがって、一の機能ブロック１０に複数の処理装置１１、１２が含まれる場合、各処理装置１１、１２は、メモリコントローラ４０の同一のポートを使用してメモリ５０にアクセスする。

【0017】

図１に示す構成例では、機能ブロック１０Ａの伝送路および機能ブロック１０Ｂの伝送路は、それぞれメモリコントローラ４０の一つのポートを使用している。また、ＣＰＵ２０の伝送路と、機能ブロック１０Ｃの伝送路の１本とが、キャッシュ・コヒーレンシ・インターコネクト３０によりまとめられて、メモリコントローラ４０の一つのポートを使用している。そして、機能ブロック１０Ｃの他方の伝送路は、メモリコントローラ４０の他の一つのポートを使用している。

【0018】

メモリ５０は、情報処理装置１の主記憶装置（メインメモリ）である。メモリ５０としては、例えばＤＤＲ ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）等が用いられる。

【0019】

情報処理装置１は、機能ブロック１０により種々の機能を実現する装置である。機能ブロック１０により実現される機能は、情報処理装置１の種類に応じて特定される。一例として、図１を参照し、本実施形態の情報処理装置１を、用紙等に記録された画像を読み取る画像読み取り機能や用紙等に画像を印刷する印刷機能等を複合的に備えた画像処理装置に適用した場合の機能構成例を説明する。

【0020】

この例では、画像処理装置（情報処理装置１）の機能ブロック１０として、画像読み取り（ＳＣＡＮ）ブロック１０Ａと、画像処理ブロック１０Ｂと、印刷（ＰＲＩＮＴ）ブロック１０Ｃとが設けられている。このうち、画像読み取りブロック１０Ａと印刷ブロック１０Ｃとは、リアルタイム系装置である処理装置１１および非リアルタイム系装置である処理装置１２の両方を備える。画像処理ブロック１０Ｂは、非リアルタイム系装置である処理装置１２のみを備える。

【0021】

画像読み取りブロック１０Ａは、リアルタイム系装置であり処理装置１１である画像読み取り装置１１ａ（図１では「ＳＣＡＮ」と記載）と、非リアルタイム系装置である処理装置１２ａ（図１では「ＩＰ」と記載）とを備える。画像読み取り装置１１ａは、用紙の反射光を受光素子で受光して得られた電気信号から画像データを読み取る装置（スキャナのコントローラ）である。この画像データを読み取る処理は、リアルタイム処理である。処理装置１２ａは、いわゆるＩＰ（Intellectual Property）コアであり、画像読み取り装置１１ａによる処理に伴う動作設定等の非リアルタイム処理を実行する装置である。なお、上位概念的には処理装置１１もＩＰコアの一種であり、以下では、処理装置１１、１２を区別せずにＩＰと記すことがある。画像読み取り装置１１ａおよび処理装置１２ａのメモリ・アクセス用の伝送路は、インターコネクト１３Ａによりまとめられ、画像読み取りブロック１０Ａにおける１本の伝送路となっている。この伝送路は、メモリコントローラ４０の一つのポートに接続されている。

【0022】

画像処理ブロック１０Ｂは、非リアルタイム系装置である処理装置１２ｂおよび処理装置１２ｃ（図１では何れも「ＩＰ」と記載）を備える。処理装置１２ｂおよび処理装置１２ｃは、いわゆるＩＰコアであり、画像読み取りブロック１０Ａにより読み取られた画像や印刷ブロック１０Ｃの印刷対象の画像に対し、フィルタ処理や画像変換等の種々の画像処理を実行する装置である。この画像処理は、非リアルタイム処理である。画像処理ブロック１０Ｂは、リアルタイム処理を実行する処理装置１１を備えていない。処理装置１２ｂおよび処理装置１２ｃのメモリ・アクセス用の伝送路は、インターコネクト１３Ｂによりまとめられ、画像処理ブロック１０Ｂにおける１本の伝送路となっている。この伝送路は、メモリコントローラ４０の一つのポートに接続されている。

【0023】

印刷ブロック１０Ｃは、リアルタイム系装置であり処理装置１１である表示装置１１ｂ（図１では「ＬＣＤ」と記載）と、リアルタイム系装置であり処理装置１１である印刷装置１１ｃ（図１では「ＰＲＩＮＴ」と記載）と、非リアルタイム系装置である処理装置１２ｄ（図１では「ＩＰ」と記載）とを備える。表示装置１１ｂは、用紙に印刷される画像等を表示する装置（ＬＣＤのコントローラ）である。この画像等を表示する処理は、リアルタイム処理である。印刷装置１１ｃは、処理対象の画像データに基づき用紙等の記録媒体に画像を印刷する装置である。この画像を印刷する処理は、リアルタイム処理である。処理装置１２ｄは、いわゆるＩＰコアであり、表示装置１１ｂおよび印刷装置１１ｃによる処理に伴う動作設定等の非リアルタイム処理を実行する装置である。表示装置１１ｂ、印刷装置１１ｃおよび処理装置１２ｄのメモリ・アクセス用の伝送路は、インターコネクト１３Ｃによりまとめられ、印刷ブロック１０Ｃにおける２本の伝送路となっている。この伝送路のうち１本は、キャッシュ・コヒーレンシ・インターコネクト３０により、ＣＰＵ２０の伝送路とまとめられてメモリコントローラ４０の一つのポートに接続されている。また、他の１本は、メモリコントローラ４０の他の一つのポートに直接接続されている。

【0024】

＜機能ブロックにおける伝送帯域不足に対する対応＞
図８は、本実施形態とは異なり、リアルタイム系装置と非リアルタイム系装置の区別のみに基づく処理装置１１、１２とメモリ５０との接続構造を示す図である。図８に示す構成例において、情報処理装置２は、図１に示した情報処理装置１と同様に、リアルタイム系装置である３個の処理装置（ＳＣＡＮ、ＬＣＤ、ＰＲＩＮＴ）１１と、非リアルタイム系装置である４個の処理装置（ＩＰ）１２とを備える。また、情報処理装置２は、ＣＰＵ２０と、メモリコントローラ４０と、メモリ５０とを備える。

【0025】

図８に示す構成例において、処理装置１１、１２は、図１に示した情報処理装置１と異なり、機能ごとのブロックに分けられていない。ただし、各処理装置１１は、図１に示した処理装置１１ａ～１１ｃに対応し、各処理装置１２は、図１に示した処理装置１２ａ～１２ｄに対応する。したがって、個々の機能における動作では、図１に示した機能ブロック１０Ａ～１０Ｃと同様に、機能ごとに各処理装置１１、１２が動作する。

【0026】

図８に示す構成例では、リアルタイム系装置である処理装置１１およびＣＰＵ２０のメモリ・アクセス用の伝送路は、各々個別に、メモリコントローラ４０のポートに接続されている。そして、非リアルタイム系装置である４個の処理装置１２のメモリ・アクセス用の伝送路は、インターコネクト１３により１本にまとめられて、メモリコントローラ４０のポートに接続されている。この構成では、何れかの処理装置１１においてメモリ・アクセスにおける使用帯域が不足する場合、処理装置１２の使用帯域を制限し、該当する処理装置１１において使用帯域の割り当てを増加させる。このとき、何れの処理装置１２に対して使用帯域をどれだけ制限するかは、例えば、各処理装置１２の動作状態等に基づいて予め定められた規則に従って決定される。この場合、何れの処理装置１１において使用帯域が不足する場合でも、この規則にしたがって処理装置１２の使用帯域が制限され、処理装置１１に割り当てられる。

【0027】

ここで、図１に示す本実施形態の構成において、上記と同様の帯域制御を行う場合を考える。一例として、何れかの処理装置１１の使用帯域が不足する場合、処理装置１２ａ、１２ｂ、１２ｃ、１２ｄの順で使用帯域が制限され、処理装置１１に割り当てられるものとする。この場合、処理装置１１のうち機能ブロック（印刷ブロック）１０Ｃに含まれる処理装置（印刷装置）１１ｃの使用帯域が不足する場合であっても、この順で処理装置１２の使用帯域が制限される。しかしながら、処理装置１１ｃの使用帯域が不足する場合、情報処理装置１の全体では、メモリ・アクセスにおける伝送帯域の不足（いわゆるボトルネック）は、機能ブロック１０Ｃの内部で発生している。このため、処理装置１１ｃの使用帯域不足を解消するには、機能ブロック１０Ｃに含まれる処理装置１１、１２の間で使用帯域を融通する必要がある。具体的には、機能ブロック１０Ｃに含まれる処理装置１２ｄの使用帯域を制限して処理装置１１ｃの使用帯域を増加させなければならない。言い換えれば、上記の規則に基づき、処理装置１２ｄに先立って、機能ブロック１０Ａの処理装置１２ａや、機能ブロック１０Ｂの処理装置１２ｂ、１２ｃの使用帯域を制限しても、処理装置１１ｃの使用帯域を増加させることができない。

【0028】

次に、処理装置１２ｄの使用帯域を制限して処理装置１１ｃに割り当てても、処理装置１１ｃの使用帯域の不足が解消されない場合を考える。この場合、情報処理装置１において機能ブロック１０Ｃに割り当てられた伝送帯域が不足している。このため、上記のように機能ブロック１０Ｃに含まれる処理装置１１、１２の間で使用帯域を融通しても、機能ブロック１０Ｃ自体の伝送帯域の不足は解消されない。そこで、このときは、機能ブロック１０Ａの処理装置１２ａや、機能ブロック１０Ｂの処理装置１２ｂ、１２ｃの使用帯域を制限することにより、機能ブロック１０Ａや機能ブロック１０Ｂに割り当てた伝送帯域を減少させ、機能ブロック１０Ｃの伝送帯域の割り当てを増加させる。そして、割り当てが増加された機能ブロック１０Ｃの伝送帯域に基づいて、処理装置１１ｃの使用帯域をさらに増加させる。

【0029】

このように、本実施形態では、機能ブロック１０ごとに、その機能を実現するために用いられる処理装置１１、１２をまとめてメモリ・アクセスを行う装置構成を考慮し、第１段階の帯域制御として、機能ブロック１０内で使用帯域を融通する。そして、この第１段階の帯域制御では対象の機能ブロック１０の伝送帯域の不足を解消できない場合に、第２段階の帯域制御として、他の機能ブロック１０との間で伝送帯域の割り当てを変更する。

【0030】

＜メモリ・アクセス・システム１００の構成＞
図２は、本実施形態のメモリ・アクセス・システムのシステム構成を示す図である。メモリ・アクセス・システム１００は、監視装置１１０と、帯域制御装置１２０と、処理装置１１、１２ごとに設けられたゲート部１３０とを備える。図２では、一つの機能ブロック１０と、その機能ブロック１０に含まれる処理装置１１、１２とを制御対象として示しているが、実際には図１に示したように、情報処理装置１における各機能ブロック１０の各処理装置１１、１２に対して制御を行う。

【0031】

監視装置１１０は、メモリコントローラ４０の各ポートの入出力（アクセス信号）を分岐して取り込み、各アクセス主体によるメモリ５０へのアクセスを監視する装置である。なお、図１を参照して説明したように、メモリ５０に対するアクセス主体は、処理装置１１、１２およびＣＰＵ２０であるが、以下では、ＣＰＵ２０をリアルタイム系装置である処理装置１１の一種として説明する。監視装置１１０は、特に、リアルタイム系装置である処理装置１１によるメモリ５０へのアクセス状況を把握する。このため、メモリ５０に対するアクセス主体とメモリ５０とを接続するバスには、アクセス主体を個別に識別可能なバスが用いられる。そのようなバスとしては、例えば、ＡＸＩ（Advanced eXtensible Interface）に対応したバス等がある。

【0032】

帯域制御装置１２０は、監視装置１１０による監視結果に基づき、帯域制御における使用帯域の制限の対象である処理装置１２に対する制御情報を設定する。本実施形態では、処理装置１２の使用帯域の制限は、処理装置１２のスループットを制御することにより実現する。したがって、帯域制御装置１２０は、制御情報として、制御対象の処理装置１２に対するスループット設定値を生成する。

【0033】

本実施形態では、上述したように、第１段階の帯域制御として同一の機能ブロック１０内の処理装置１１、１２どうしの間で使用帯域を融通し、第２段階の帯域制御として異なる機能ブロック１０の間で使用帯域を融通する。したがって、帯域制御装置１２０は、ある処理装置１１の使用帯域不足に対応する制御を行う場合、まず、その処理装置１１と同じ機能ブロック１０に含まれる処理装置１２を対象として、スループットを低下させるスループット設定値を生成する。このスループット制御によっても処理装置１１の使用帯域不足が解消されない場合、次に帯域制御装置１２０は、処理装置１１が含まれる機能ブロック１０とは異なる機能ブロック１０に含まれる処理装置１２を対象として、スループットを低下させるスループット設定値を制御する。

【0034】

ゲート部１３０は、帯域制御装置１２０により生成されたスループット設定値で制御対象の処理装置１２のスループットを設定する装置である。ゲート部１３０は、各処理装置１１、１２と、各処理装置１１、１２に対応するＤＭＡＣ１４との間に設けられる。ＤＭＡＣ１４は、各処理装置１１、１２からメモリ５０へのＤＭＡを実行するＤＭＡコントローラである。

【0035】

＜監視装置１１０の構成＞
図３は、監視装置１１０の構成を示す図である。監視装置１１０は、フィルタ１１１と、ポート別カウンタ１１２と、リアルタイム系装置別カウンタ１１３と、全体帯域カウンタ１１４と、カウンタ情報送信部１１５とを備える。監視装置１１０に入力されたメモリコントローラ４０のポートごとのアクセス信号は、各ポートに対応して設けられたカウンタ群に送られ、アクセス数を計数される。

【0036】

フィルタ１１１は、メモリコントローラ４０のポートごとのアクセス信号から、リアルタイム系装置である各処理装置１１のアクセス信号を識別し、抽出する。図１を参照して説明したように、本実施形態では、各処理装置１１、１２は、機能ブロック１０ごとにまとめられ、メモリコントローラ４０の一つのポートに接続されている。このため、メモリコントローラ４０のポートごとのアクセス信号は、機能ブロック１０ごとの処理装置１１、１２によるアクセス信号である。したがって、フィルタ１１１は、機能ブロック１０ごとのアクセス信号の中から、各機能ブロック１０に含まれる各処理装置１１のアクセス信号を識別して抽出する。情報処理装置１においてメモリ５０にアクセスするためのバスとしてＡＸＩに対応するバスが用いられている場合、バスを通るアクセス信号には、そのアクセス信号を出力したアクセス主体の識別情報が付されている。フィルタ１１１は、この識別情報により、アクセス主体としての処理装置１１のアクセス信号を識別する。

【0037】

ポート別カウンタ１１２は、メモリコントローラ４０のポートごとのアクセス信号に基づき、各ポートに接続された機能ブロック１０ごとのアクセス数を計数する。リアルタイム系装置別カウンタ１１３は、メモリコントローラ４０のポートごとのアクセス信号から各フィルタ１１１により抽出されたアクセス信号に基づき、フィルタ１１１に対応する処理装置１１ごとのアクセス数を計数する。全体帯域カウンタ１１４は、メモリコントローラ４０の各ポートにおいて入出力される全てのアクセス信号に基づき、情報処理装置１の全てのアクセス主体によるメモリ５０へのアクセス数を計数する。

【0038】

図３に示す例では、メモリコントローラ４０のポート０、ポート１、……、ポートｎの入出力が監視装置１１０に取り込まれる。また、特に図示していないが、メモリコントローラ４０には、図１に示したように複数の機能ブロック１０に分かれたｍ＋１個の処理装置１１が接続されているものとする。監視装置１１０に取り込まれたアクセス信号は、ポートごとに、各ポートを使用する機能ブロック１０に対応して設けられたカウンタ群に送られる。ここで、図３に示す例において、ポート０を使用する機能ブロック１０には二つの処理装置１１が含まれ、これらの処理装置１１をＩＰ０、ＩＰ１とする。また、ポート１を使用する機能ブロック１０には処理装置１１が存在しない（処理装置１２のみが存在する）ものとする。また、ポートｎを使用する機能ブロック１０には一つの処理装置１１が含まれ、この処理装置１１をＩＰｍとする。

【0039】

図３に示す例において、ポート０から取り込まれたアクセス信号は、ポート０に対応するポート別カウンタ１１２（図３では「ポート０カウンタ」と記載）に送られると共に、分岐してＩＰ０、ＩＰ１に対応する二つのフィルタ１１１（図３では「ＩＰ０フィルタ」、「ＩＰ１フィルタ」と記載）に送られる。そして、ＩＰ０に対応するフィルタ１１１によりＩＰ０のアクセス信号が抽出され、ＩＰ０に対応するリアルタイム系装置別カウンタ１１３（図３では「ＩＰ０カウンタ」と記載）に送られる。また、ＩＰ１に対応するフィルタ１１１によりＩＰ１のアクセス信号が抽出され、ＩＰ１に対応するリアルタイム系装置別カウンタ１１３（図３では「ＩＰ１カウンタ」と記載）に送られる。ポート０に対応するポート別カウンタ１１２は、ポート０を使用する機能ブロック１０の全ての処理装置１１、１２からのアクセス数を計数する。また、ＩＰ０に対応するリアルタイム系装置別カウンタ１１３は、ポート０を使用する機能ブロック１０の処理装置１１、１２のうち、ＩＰ０からのアクセス数を計数する。ポート１に対応するポート別カウンタ１１２は、ポート１を使用する機能ブロック１０の全ての処理装置１２からのアクセス数を計数する。

【0040】

同様に、ポート１から取り込まれたアクセス信号は、ポート１に対応するポート別カウンタ１１２（図３では「ポート１カウンタ」と記載）に送られる。ポート１を使用する機能ブロック１０には処理装置１１が存在しないので、ポート１から取り込まれたアクセス信号を受け付けるフィルタ１１１およびリアルタイム系装置別カウンタ１１３は設けられていない。ポート１に対応するポート別カウンタ１１２は、ポート１を使用する機能ブロック１０の全ての処理装置１２からのアクセス数を計数する。

【0041】

また、ポートｎから取り込まれたアクセス信号は、ポートｎに対応するポート別カウンタ１１２（図３では「ポートｎカウンタ」と記載）に送られると共に、分岐してＩＰｍに対応する一つのフィルタ１１１（図３では「ＩＰｍフィルタ」と記載）に送られる。そして、ＩＰｍに対応するフィルタ１１１によりＩＰｍのアクセス信号が抽出され、ＩＰｍに対応するリアルタイム系装置別カウンタ１１３（図３では「ＩＰｍカウンタ」と記載）に送られる。ポートｎに対応するポート別カウンタ１１２は、ポートｎを使用する機能ブロック１０の全ての処理装置１１、１２からのアクセス数を計数する。また、ＩＰｍに対応するリアルタイム系装置別カウンタ１１３は、ポートｎを使用する機能ブロック１０の処理装置１１、１２のうち、ＩＰｍからのアクセス数を計数する。

【0042】

カウンタ情報送信部１１５は、各カウンタ１１２、１１３、１１４により計数された各種の計数値（アクセス数）をデバイス間通信により帯域制御装置１２０へ送信する。カウンタ情報送信部１１５は、例えば、監視装置１１０と帯域制御装置１２０とを接続するバスに対応するバス・インターフェイスにより実現される。

【0043】

上記のように、本実施形態では、非リアルタイム系装置である処理装置１２のアクセス数については直接計数していない。しかしながら、ポート別カウンタ１１２の計数値とリアルタイム系装置別カウンタ１１３の計数値とから、各ポートを使用する機能ブロック１０に含まれる処理装置１２によるアクセス数の合計を算出することができる。また、リアルタイム系装置のみを含む機能ブロック１０が使用するポートに対応するカウンタ群は、ポート別カウンタ１１２とリアルタイム系装置別カウンタ１１３とを含む。そして、ポート別カウンタ１１２の計数値とリアルタイム系装置別カウンタ１１３の計数値の総和とが同じ値となる。なお、図３を参照して説明した監視装置１１０の構成は例示に過ぎず、例えば、非リアルタイム系装置である処理装置１２のアクセス信号を抽出するフィルタおよび処理装置１２のアクセス数を計数するカウンタを備える構成としても良い。

【0044】

＜帯域制御装置１２０の構成＞
図４は、帯域制御装置１２０の構成を示す図である。帯域制御装置１２０は、複数の動作フラグ格納部１２１と、カウンタ情報受信部１２２と、帯域計算部１２３と、設定判定部１２４と、閾値情報格納部１２５と、設定値送信部１２６と、設定値格納部１２７とを備える。

【0045】

動作フラグ格納部１２１は、メモリ５０に対するアクセス主体であって帯域制御の対象であるリアルタイム系装置の処理装置１１（ＩＰ）の動作状態を表す動作フラグを格納する。動作フラグ格納部１２１は、各処理装置１１に対し、個別に対応付けて設けられる。図４に示す例では、処理装置１１の数をｍ＋１とし、ＩＰ０、ＩＰ１、……、ＩＰｍにそれぞれ対応する動作フラグ格納部１２１（図では「ＩＰ０動作フラグ格納部」、「ＩＰ１動作フラグ格納部」、「ＩＰｍ動作フラグ格納部」と記載）が示されている。

【0046】

動作フラグは、対応する処理装置１１が稼働状態か否かを示す。処理装置１１の使用帯域の変更は、リアルタイム系装置である処理装置１１の処理の実行中には行うことができない。そのため、帯域制御装置１２０は、動作フラグ格納部１２１に格納された動作フラグにより処理装置１１が処理を実行中か否かを判断し、処理装置１１による処理が一時的に止まるタイミングで帯域制御を実行する。具体例を挙げると、画像読み取り（スキャン）処理や印刷（プリント）処理において、走査線の行（主走査）ごとに処理を実行し（アクティブ）、次の行へ移行（副走査）するために処理が止まる（非アクティブ）場合、非アクティブとなった時に帯域制御を実行する。

【0047】

カウンタ情報受信部１２２は、監視装置１１０から処理装置１１、１２のアクセス情報をデバイス間通信により受信する。帯域計算部１２３は、カウンタ情報受信部１２２により取得した処理装置１１、１２のアクセス情報を用いて、制御対象の処理装置１１、１２の使用帯域を計算する。具体的には、例えば、情報処理装置１の全てのアクセス主体によるメモリ５０へのアクセス数と、メモリコントローラ４０のポートごとのアクセス数とに基づいて、各ポートを使用する各機能ブロック１０の伝送帯域が得られる。そして、メモリコントローラ４０のポートごとのアクセス数および各機能ブロック１０の伝送帯域と、各処理装置１１のアクセス数とに基づいて、各処理装置１１の使用帯域が得られる。また、機能ブロック１０ごとの伝送帯域と、各機能ブロック１０に含まれる各処理装置１１の使用帯域とに基づいて、機能ブロック１０ごとの処理装置１２の総使用帯域が得られる。

【0048】

設定判定部１２４は、帯域計算部１２３により計算された各処理装置１１の使用帯域および各機能ブロック１０の伝送帯域に基づき、各処理装置１１および各機能ブロック１０の現在の帯域設定を判定する。帯域設定の判定は、各処理装置１１の使用帯域および各機能ブロック１０の伝送帯域の計算値を予め定められた閾値と比較することにより行う。また、設定判定部１２４は、何れかの処理装置１１に関して使用帯域が不足していると判定した場合、処理装置１２の使用帯域を制限して処理装置１１の使用帯域不足を解消するための処理装置１２の処理におけるスループット設定値を生成する。スループット設定値の生成の詳細については後述する。

【0049】

また、設定判定部１２４は、動作フラグ格納部１２１に格納された動作フラグを参照して、帯域制御の対象である処理装置１１の稼働状態を判断する。そして、設定判定部１２４は、制御対象の処理装置１１による処理が非アクティブとなるタイミングで、この処理装置１１の帯域制御を行うために適用される処理装置１２のスループット設定値を切り替えるための切り替え信号を出力する。

【0050】

閾値情報格納部１２５は、設定判定部１２４が各処理装置１１および各機能ブロック１０の現在の帯域設定を判定するのに用いる閾値を保持する。閾値としては、同一の機能ブロック１０内の処理装置１１、１２どうしの間で帯域制御を行う場合に処理装置１１の使用帯域を判定するのに用いる第１の閾値と、異なる機能ブロック１０の間で帯域制御を行う場合に機能ブロック１０の伝送帯域を判定するのに用いる第２の閾値とが設けられる。閾値情報格納部１２５は、例えば、ＲＯＭ（Read Only Memory）により実現される。

【0051】

設定値送信部１２６は、設定判定部１２４により生成されたスループット設定値を、使用帯域の制限対象の処理装置１２に付加されたゲート部１３０へデバイス間通信により送信する。また、設定値送信部１２６は、設定判定部１２４から出力された切り替え信号を制御対象の処理装置１２へ送信する。設定値格納部１２７は、設定判定部１２４により生成されたスループット設定値を保持する。

【0052】

帯域制御装置１２０において、動作フラグ格納部１２１および設定値格納部１２７は、例えば、ＳＲＡＭ（Static Random Access Memory）により実現される。カウンタ情報受信部１２２は、例えば、監視装置１１０と帯域制御装置１２０とを接続するバスに対応するバス・インターフェイスにより実現される。帯域計算部１２３および設定判定部１２４は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）等のプロセッサにより実現される。閾値情報格納部１２５は、例えば、ＲＯＭ（Read Only Memory）により実現される。設定値送信部１２６は、例えば、帯域制御装置１２０とゲート部１３０とを接続するバスに対応するバス・インターフェイスにより実現される。

【0053】

＜ゲート部１３０の構成＞
図５は、ゲート部１３０の構成を示す図である。図５には、ゲート部１３０と他の装置との物理的な接続関係ではなく、非リアルタイム系装置である処理装置１２による処理およびＤＭＡＣ１４によるＤＭＡ制御の動作に対するゲート部１３０の位置付けを示している。図５に示す例では、処理装置１２は、処理対象のデータを読み込み、読み込んだデータに対し、処理１～処理ｎを順次実行する。ここで、処理１～処理ｎの各々は、処理対象のデータの最小単位（以下、「処理単位」と呼ぶ）ごとに行われる。また、処理１～処理ｎは、例えばパイプライン処理等により並列に実行しても良い。そして、処理装置１２は、処理結果のデータをメモリ５０に書き込む。

【0054】

具体例を挙げると、処理装置１２が画像処理（画像に対するフィルタ処理等）を実行する場合、図５に示す処理装置１２は、ｎ画素分のデータを読み込み、１画素（ピクセル）ずつｎ画素分の画像処理（処理１～処理ｎ）を行う。この場合、１画素のデータが処理単位である。

【0055】

処理装置１２におけるデータの読み込みは、ＤＭＡＣ１４の制御により行われる（図５では、左端のＤＭＡＣ１４から処理１への矢印で示されている）。また、処理装置１２からメモリ５０へのデータの書き込みは、ＤＭＡＣ１４の制御により行われる（図５では、処理ｎからゲート部１３０を経て右端のＤＭＡＣ１４に至る矢印で示されている）。したがって、図５に示す二つのＤＭＡＣ１４は、実際には、メモリ５０に対してデータの読み書きを行う一つのＤＭＡＣ１４（図２参照）である。

【0056】

図５に示すように、ゲート部１３０は、処理装置１２とＤＭＡＣ１４との間に介在し、処理装置１２の処理結果を、スループットを制御して、ＤＭＡＣ１４へ送る。ゲート部１３０は、情報格納部１３１と、制御タイマ１３２とを備える。ゲート部１３０は、帯域制御装置１２０により生成されたスループット設定値を受信し、受信したスループット設定値にしたがって処理装置１２による処理結果のデータの出力タイミングを制御する。これにより、処理装置１２のメモリ・アクセスにおける使用帯域が制御される。また、ゲート部１３０には、帯域制御装置１２０から出力された切り替え信号が入力されている。ゲート部１３０は、この切り替え信号を入力したタイミングで、スループットの切り替えを実行する。

【0057】

情報格納部１３１は、帯域制御装置１２０から受信したスループット設定値を格納し保持する。情報格納部１３１は、例えば、ＳＲＡＭにより実現される。情報格納部１３１に格納されたスループット設定値は、処理装置１２の処理結果の出力間隔をクロック数で示す情報である。制御タイマ１３２は、情報格納部１３１に格納されたスループット設定値およびクロック信号に基づいて、処理装置１２の処理結果の出力間隔を制御するための時間（クロック数）を計測する。

【0058】

図５に示す例において、情報格納部１３１に格納されたスループット設定値が、１処理単位あたりのクロック数をＮクロック（ｃｌｋ）に設定するものとする。そして、処理１～処理ｎの各処理が、１処理単位あたり１クロックで実行されるものとする。この場合、ＤＭＡＣ１４、処理１、処理２、……、処理ｎおよびゲート部１３０の各々の間の各データ転送では、それぞれ、１クロックごとに１処理単位のデータが転送される。そして、ゲート部１３０からＤＭＡＣ１４へのデータ転送は、Ｎクロックごとに１処理単位のデータが転送される。これにより、処理装置１２のメモリ・アクセスにおける使用帯域は、スループット設定値による制御を行わない場合の１／Ｎとなる。

【0059】

＜帯域制御装置１２０の動作＞
図６は、帯域制御装置１２０による帯域制御の手順を示すフローチャートである。帯域制御装置１２０は、まず、情報処理装置１を構成する複数の処理装置１１の一つに着目し、着目した処理装置１１が動作中か否かを調べる。以下の動作の説明において、着目した処理装置１１を「ＩＰ（ｘ）」と呼ぶ。なお、ＩＰ（ｘ）の「ｘ」は、０≦ｘ≦ｍとなる値である。そして、ＩＰ（ｘ）は、図３および図４を参照して説明した処理装置１１であるＩＰ０～ＩＰｍの何れかであることを示す。

【0060】

着目した処理装置１１であるＩＰ（ｘ）が動作中でない場合（Ｓ６０１でＮＯ）、帯域制御を行う必要はないため、現在の帯域設定を維持する（Ｓ６０２）。一方、ＩＰ（ｘ）が動作中である場合（Ｓ６０１でＹＥＳ）、帯域制御装置１２０は、現在のＩＰ（ｘ）の使用帯域が第１の閾値よりも大きいか否かを調べる。第１の閾値は、ＩＰ（ｘ）に対する帯域制御のためにＩＰ（ｘ）と同一の機能ブロック１０内の処理装置１２の使用帯域を制限するか否かを判定するために設定された閾値である。処理装置１１のメモリ・アクセスにおける使用帯域に対して設定される第１の閾値は、個別制御条件の一例である。

【0061】

ＩＰ（ｘ）の使用帯域が第１の閾値よりも大きい場合（Ｓ６０３でＹＥＳ）、ＩＰ（ｘ）の使用帯域を増加させる必要はない。したがって、現在の帯域設定を維持する（Ｓ６０２）。一方、ＩＰ（ｘ）の使用帯域が第１の閾値以下である場合（Ｓ６０３でＮＯ）、ＩＰ（ｘ）の使用帯域をさらに増加させる必要がある。そこで、帯域制御装置１２０は、次に現在のＩＰ（ｘ）の使用帯域が第２の閾値よりも大きいか否かを調べる。第２の閾値は、ＩＰ（ｘ）に対する帯域制御のためにＩＰ（ｘ）と異なる機能ブロック１０の伝送帯域を制限するか否かを判定するために設定された閾値である。第２の閾値は、第１の閾値よりも小さい値である。処理装置１１のメモリ・アクセスにおける使用帯域に対して設定される第２の閾値は、全体制御条件の一例である。

【0062】

ＩＰ（ｘ）の使用帯域が第２の閾値よりも大きい場合（Ｓ６０４でＹＥＳ）、ＩＰ（ｘ）の使用帯域を増加させるために、ＩＰ（ｘ）と同一の機能ブロック１０内の処理装置１２の使用帯域を制限するだけで足りる。そこで、帯域制御装置１２０は、ＩＰ（ｘ）と同一の機能ブロック１０内の処理装置１２のうち、使用帯域を制限する処理装置１２を選択し、選択した処理装置１２に対してスループットを低下させるためのスループット設定値を生成する。これにより、ＩＰ（ｘ）を含む機能ブロック１０内での帯域制御が行われる（Ｓ６０５）

【0063】

ＩＰ（ｘ）の使用帯域が第２の閾値以下である場合（Ｓ６０４でＮＯ）、ＩＰ（ｘ）の使用帯域を増加させるために、ＩＰ（ｘ）と同一の機能ブロック１０内の処理装置１２の使用帯域を制限するだけでは足りず、異なる機能ブロック１０の伝送帯域を制限する必要がある。そこで、帯域制御装置１２０は、ＩＰ（ｘ）と同一の機能ブロック１０内の処理装置１２を制限対象装置とする帯域制御に加え、ＩＰ（ｘ）と異なる機能ブロック１０の処理装置１２のうち、使用帯域を制限する処理装置１２を選択し、選択した処理装置１２に対してスループットを低下させるためのスループット設定値を生成する。これにより、機能ブロック１０間で使用帯域を融通する、情報処理装置１のシステム全体での帯域制御が行われる（Ｓ６０６）。

【0064】

なお、上記の動作例では、Ｓ６０４において、ＩＰ（ｘ）の使用帯域と第１の閾値および第２の閾値とを比較し、比較結果に応じて、ＩＰ（ｘ）を含む機能ブロック１０内での帯域制御またはシステム全体での帯域制御を行った。これに対し、使用帯域が不足するＩＰ（ｘ）に対し、まず同一の機能ブロック１０内での帯域制御を行い、それでもＩＰ（ｘ）の使用帯域不足を解消しない場合に、改めてＩＰ（ｘ）と異なる機能ブロック１０を対象とする帯域制御を行うようにしても良い。また、上記の動作例では、第１の閾値および第２の閾値を何れもＩＰ（ｘ）の使用帯域に対して設定した。これに対し、第２の閾値は、ＩＰ（ｘ）を含む機能ブロック１０自体の伝送帯域に対して設定し、機能ブロック１０が接続されたメモリコントローラ４０のポートの伝送帯域が第２の閾値以下である場合にシステム全体での帯域制御を行うようにしても良い。

【0065】

＜使用帯域を制限する対象となる処理装置１２の選択方法の具体例＞
帯域制御装置１２０は、図６のＳ６０５およびＳ６０６の動作において、使用帯域を制限する処理装置１２（以下、「制限対象装置」と呼ぶ）を選択してスループット設定値を生成した。この制限対象装置の選択方法の例を説明する。ここでは、図１に示した装置構成で、画像読み取りブロック１０Ａの処理装置１１である画像読み取り装置１１ａの使用帯域が不足する場合と、印刷ブロック１０Ｃの処理装置１１である印刷装置１１ｃの使用帯域が不足する場合について、制限対象装置を選択する例を説明する。

【0066】

一例として、使用帯域が不足する処理装置１１の種類に応じて、制限対象装置として選択する処理装置１２の順番（選択順）を予め定めておくものとする。本実施形態では、第１段階の帯域制御として、機能ブロック１０内で使用帯域を融通し、第２段階の帯域制御として、他の機能ブロック１０との間で伝送帯域の割り当てを変更することとした。したがって、第１段階の帯域制御において、使用帯域が不足する処理装置１１と同一の機能ブロック１０に複数の処理装置１２がある場合、この複数の処理装置１２に対して制限対象装置としての選択順を定めておく。また、第２段階の帯域制御において、使用帯域が不足する処理装置１１とは異なる機能ブロック１０に複数の処理装置１２がある場合、この複数の処理装置１２に対して制限対象装置としての選択順を定めておく。なお、制限対象装置の選択順の決定方法は特に限定しない。例えば、機能ブロック１０の動作時に付加の低い処理装置１２から順に制限対象装置とするように選択順を定めても良い。

【0067】

また、使用帯域が不足する処理装置１１とは異なる機能ブロック１０が複数ある場合、何れの機能ブロック１０から制限対象装置を選択するかを特定するため、制限対象装置の選択対象となる機能ブロック１０の選択順を定めておいても良い。この場合、リアルタイム系装置である処理装置１１を有しない機能ブロック１０が先に選択されるように選択順を定めても良い。また、使用帯域が不足する処理装置１１が含まれる機能ブロック１０の動作時に並列に実行されることの無い機能ブロック１０が先に選択されるように選択順を定めても良い。

【0068】

図７は、制限対象装置の選択順の設定例を示す図である。帯域制御装置１２０は、図７に示すようなテーブルを保持しておき、制限対象装置の選択時に参照しても良い。図７に示す例では、図１に示した画像読み取りブロック１０Ａの画像読み取り装置１１ａに対して第１段階の帯域制御を行う場合、印刷ブロック１０Ｃの印刷装置１１ｃに対して第１段階の帯域制御を行う場合、第２段階の帯域制御を行う場合の各々に関して、制限対象装置の選択順が示されている。図７に示す例において、図１に示した処理装置１２ａ～１２ｄの符号に付した添え字ａ～ｄを用い、各処理装置１２を「ＩＰ（ａ）」、「ＩＰ（ｂ）」、「ＩＰ（ｃ）」、「ＩＰ（ｄ）」と記載している。例えば、図７のＩＰ（ａ）は、図１に示した処理装置１２ａに対応する。

【0069】

また、この例では、第２段階の帯域制御を行う場合、リアルタイム系装置である処理装置１１を有しない画像処理ブロック１０Ｂの処理装置１２ｂ、１２ｃ（図７ではＩＰ（ｂ）、ＩＰ（ｃ））が先に制限対象装置として選択される。画像処理ブロック１０Ｂには二つの処理装置１２ｂ、１２ｃがあるため、これらの処理装置１２ｂ、１２ｃに対しても制限対象装置としての選択順が定められる。また、図７に示す例では、処理装置１２ｂ（ＩＰ（ｂ））、処理装置１２ｃ（ＩＰ（ｃ））の順で制限対象装置に選択される。

【0070】

図１および図７に示す例において、画像読み取りブロック１０Ａの処理装置１１である画像読み取り装置１１ａの使用帯域が不足する場合、帯域制御装置１２０は、まず画像読み取りブロック１０Ａを対象として第１段階の帯域制御を行う。この場合、帯域制御装置１２０は、画像読み取り装置１１ａと同じ画像読み取りブロック１０Ａの処理装置１２ａ（ＩＰ（ａ））を制限対象装置として選択する。

【0071】

第１段階の帯域制御によっても画像読み取り装置１１ａの使用帯域不足が解消しない場合、帯域制御装置１２０は、画像処理ブロック１０Ｂを対象として第２段階の帯域制御を行う。この場合、帯域制御装置１２０は、画像処理ブロック１０Ｂの処理装置１２ｂ、１２ｃのうち、図７に示す選択順に従い、まず処理装置１２ｂ（ＩＰ（ｂ））を制限対象装置として選択する。処理装置１２ｂを制限対象装置とした帯域制御によっても画像読み取り装置１１ａの使用帯域不足が解消しない場合、帯域制御装置１２０は、処理装置１２ｃ（ＩＰ（ｃ））を制限対象装置として選択する。

【0072】

処理装置１２ｃを制限対象装置とした帯域制御によっても画像読み取り装置１１ａの使用帯域不足が解消しない場合、帯域制御装置１２０は、残りの機能ブロック１０である印刷ブロック１０Ｃを対象として第２段階の帯域制御を行う。この場合、帯域制御装置１２０は、印刷ブロック１０Ｃの処理装置１２ｄ（ＩＰ（ｄ））を制限対象装置として選択する。

【0073】

また、図１および図７に示す例において、印刷ブロック１０Ｃの処理装置１１である印刷装置１１ｃの使用帯域が不足する場合、帯域制御装置１２０は、まず印刷ブロック１０Ｃを対象として第１段階の帯域制御を行う。この場合、帯域制御装置１２０は、印刷装置１１ｃと同じ印刷ブロック１０Ｃの処理装置１２ｄ（ＩＰ（ｄ））を制限対象装置として選択する。

【0074】

第１段階の帯域制御によっても印刷装置１１ｃの使用帯域不足が解消しない場合、帯域制御装置１２０は、画像処理ブロック１０Ｂを対象として第２段階の帯域制御を行う。この場合、画像読み取り装置１１ａの使用帯域不足に対する帯域制御の場合と同様に、帯域制御装置１２０は、まず処理装置１２ｂ（ＩＰ（ｂ））を制限対象装置として選択する。そして、処理装置１２ｂを制限対象装置とした帯域制御によっても印刷装置１１ｃの使用帯域不足が解消しない場合、帯域制御装置１２０は、処理装置１２ｃ（ＩＰ（ｃ））を制限対象装置として選択する。

【0075】

処理装置１２ｃを制限対象装置とした帯域制御によっても印刷装置１１ｃの使用帯域不足が解消しない場合、帯域制御装置１２０は、残りの機能ブロック１０である画像読み取りブロック１０Ａを対象として第２段階の帯域制御を行う。この場合、帯域制御装置１２０は、画像読み取りブロック１０Ａの処理装置１２ａ（ＩＰ（ａ））を制限対象装置として選択する。

【0076】

図１および図７に示す例では、リアルタイム系装置である処理装置１１を有する画像読み取りブロック１０Ａおよび印刷ブロック１０Ｃのどちらも非リアルタイム装置である処理装置１２を一つのみ有している。そのため、第１段階の帯域制御では、何れも制限対象装置として選択される処理装置１２が特定されていた。これに対し、使用帯域が不足する処理装置１１と同一の機能ブロック１０に複数の処理装置１２が存在する場合、図７に示した処理装置１２ｂ、１２ｃと同様に、制限対象装置としての選択順が予め設定される。

【0077】

また、図１および図７に示す例では、リアルタイム系装置である処理装置１１を有する機能ブロック１０が二つのみであり、処理装置１１を有しない機能ブロック１０が一つのみであった。このため、第２段階の帯域制御を行う場合に、まず処理装置１１を有しない機能ブロック１０を対象として制限対象装置を選択し、さらに帯域制御を行う場合に、残りの処理装置１１を有する機能ブロック１０を対象として制限対象装置を選択した。これに対し、処理装置１１を有しない機能ブロック１０が複数ある場合、帯域制御装置１２０が制御対象装置を選択する機能ブロック１０の順番を予め決めておく。同様に、処理装置１１を有する機能ブロック１０が三つ以上ある場合も、帯域制御装置１２０が制御対象装置を選択する機能ブロック１０の順番を予め決めておく。また、第２段階の帯域制御を行う際に、機能ブロック１０ごとに制限対象装置を選択するのではなく、使用帯域が不足する処理装置１１とは異なる全ての機能ブロック１０の処理装置１２を対象として制限対象装置の選択順を決めておいても良い。

【0078】

以上、本発明の実施形態について説明したが、本発明の技術的範囲は上記実施形態には限定されない。例えば、上記の実施形態では、図７に示すテーブルを参照して制限対象装置の選択順を説明したが、帯域制御装置１２０は、図７に示すようなテーブルを参照して制限対象装置を選択しても良いし、そのようなテーブルを用意せず、予め定められた規則に従って制限対象装置を選択しても良い。また、図１に示した構成例では、本実施形態を画像処理装置に本実施形態を適用した例を示したが、本実施形態は、図１に示す例には限定されず、機能ごとに設けられた複数の機能ブロック１０を有する種々の情報処理装置に対して適用し得る。その他、本発明の技術思想の範囲から逸脱しない様々な変更や構成の代替は、本発明に含まれる。

【符号の説明】

【0079】

１、２…情報処理装置、１０…機能ブロック、１１、１２…処理装置、１３…インターコネクト、１４…ＤＭＡＣ、２０…ＣＰＵ、３０…キャッシュ・コヒーレンシ・インターコネクト、４０…メモリコントローラ、５０…メモリ、１００…メモリ・アクセス・システム、１１０…監視装置、１１１…フィルタ、１１２…ポート別カウンタ、１１３…リアルタイム系装置別カウンタ、１１４…全体帯域カウンタ、１１５…カウンタ情報送信部、１２０…帯域制御装置、１２１…動作フラグ格納部、１２２…カウンタ情報受信部、１２３…帯域計算部、１２４…設定判定部、１２５…閾値情報格納部、１２６…設定値送信部、１２７…設定値格納部、１３０…ゲート部、１３１…情報格納部、１３２…制御タイマ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】