特許 7629028 半導体構造及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-03

(45)【発行日】2025-02-12

(54)【発明の名称】半導体構造及びその製造方法

(51)【国際特許分類】

   H10D 30/60 20250101AFI20250204BHJP

   H10B 12/00 20230101ALI20250204BHJP

【ＦＩ】

H01L29/78 301G

H10B12/00 671

【請求項の数】 14

(21)【出願番号】P 2022566296

(86)(22)【出願日】2022-06-17

(65)【公表番号】

(43)【公表日】2024-07-18

(86)【国際出願番号】 CN2022099412

(87)【国際公開番号】W WO2023236243

(87)【国際公開日】2023-12-14

【審査請求日】2022-10-28

(31)【優先権主張番号】202210634400.2

(32)【優先日】2022-06-07

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】シェン ソンメイ

【審査官】市川 武宜

(56)【参考文献】

【文献】米国特許出願公開第２０１８／０１６６５５３（ＵＳ，Ａ１）

【文献】特開２０１３－１４５８００（ＪＰ，Ａ）

【文献】特開２００１－０４４４２７（ＪＰ，Ａ）

【文献】特開昭６０－０１４４７４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１３／０２９９９２０（ＵＳ，Ａ１）

【文献】特開２００４－１１９５４９（ＪＰ，Ａ）

【文献】国際公開第２００６／０４５７２２（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

Ｈ１０Ｂ １２／００

(57)【特許請求の範囲】

【請求項1】

半導体構造の製造方法であって、
基板を提供し、前記基板に間隔を開けて配列する複数のゲート構造を形成することと、
前記ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成することと、
隣接する前記犠牲サイドウォール同士の間に第１誘電体層を形成することであって、前記第１誘電体層の頂部は、前記ゲート構造の頂部及び前記犠牲サイドウォールの頂部と面一であることと、
前記犠牲サイドウォールを除去して、前記ゲート構造の側壁にエアギャップ構造を形成することと、
前記ゲート構造の頂部、前記エアギャップ構造の頂部の開け口、及び前記第１誘電体層の頂部を覆う、第２誘電体層を形成することと、を含み、
前記ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成することは、
前記ゲート構造及び前記基板の表面に均一な厚さの初期犠牲層を形成することと、
前記ゲート構造の頂部及び前記基板の表面に位置する初期犠牲層を除去することにより、前記ゲート構造の側壁に位置する初期犠牲層を保持して前記犠牲サイドウォールを形成することであって、前記犠牲サイドウォールの頂部は斜面になる、ことと、を含む、半導体構造の製造方法。

【請求項2】

前記ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成する前に、前記製造方法は、前記ゲート構造の側壁の一部を覆う保護層を形成すること、を更に含み、
前記犠牲サイドウォールは、前記保護層の外面を覆う、
請求項１に記載の半導体構造の製造方法。

【請求項3】

前記ゲート構造は、金属層を含み、前記基板に間隔を開けて配列する複数のゲート構造を形成することは、
前記基板に間隔を開けて配列する複数の初期ゲート構造を形成することであって、前記初期ゲート構造は、初期金属層を含むことと、
前記初期金属層の側壁の一部を酸化させ、前記保護層を形成することと、
酸化されていない初期金属層は、前記金属層を形成することと、を含む
請求項２に記載の半導体構造の製造方法。

【請求項4】

前記初期金属層の側壁の一部を酸化させることは、液体オゾン溶液を採用して処理することを含む、
請求項３に記載の半導体構造の製造方法。

【請求項5】

前記ゲート構造は更に、第１バリア層を含み、前記第１バリア層は、前記金属層及び前記保護層の頂部を覆う、
請求項３に記載の半導体構造の製造方法。

【請求項6】

前記ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成した後、前記製造方法は、
隣接する前記犠牲サイドウォール同士の間に、及び、前記ゲート構造の上方に初期第１誘電体層を形成し、平坦化処理を採用して前記初期第１誘電体層の一部を除去して、前記第１誘電体層を形成することであって、前記第１誘電体層の頂部は、前記第１バリア層の頂部と面一であることを更に含む、
請求項５に記載の半導体構造の製造方法。

【請求項7】

前記ゲート構造は更に、第２バリア層を含み、前記第２バリア層は、前記基板と、前記金属層及び前記保護層との間に位置する、
請求項３に記載の半導体構造の製造方法。

【請求項8】

複数の前記ゲート構造は、複数の第１ゲート構造と、複数の第２ゲート構造と、を含み、隣接する前記第１ゲート構造同士の間に第１ピッチを有し、隣接する前記第２ゲート構造同士の間に第２ピッチを有し、前記第１ピッチは、前記第２ピッチより小さく、
前記ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成すること、及び、前記ゲート構造の側壁にエアギャップ構造を形成することは、前記第１ゲート構造の側壁に第１犠牲サイドウォールを形成し、前記第１犠牲サイドウォールを除去して第１エアギャップ構造を形成することと、前記第２ゲート構造の側壁に第２犠牲サイドウォールを形成し、前記第２犠牲サイドウォールを除去して第２エアギャップ構造を形成することと、を含む、
請求項１に記載の半導体構造の製造方法。

【請求項9】

前記第１犠牲サイドウォールの厚さは、前記第２犠牲サイドウォールの厚さと同じであり、前記第１エアギャップ構造の前記基板に平行な方向の幅は、前記第２エアギャップ構造の前記基板に平行な方向の幅と同じであり、又は
前記第１犠牲サイドウォールの厚さは、第２犠牲サイドウォールの厚さより小さく、前記第１エアギャップ構造の前記基板に平行な方向の幅は、前記第２エアギャップ構造の前記基板に平行な方向の幅より小さい、
請求項８に記載の半導体構造の製造方法。

【請求項10】

前記犠牲サイドウォールを除去することは、前記犠牲サイドウォールを除去するために、低温リン酸溶液を採用して処理することを含み、
前記低温リン酸溶液の温度は、１２０℃以下である、
請求項１乃至９のいずれか一項に記載の半導体構造の製造方法。

【請求項11】

半導体構造であって、
基板と、
前記基板に間隔を開けて配列する複数のゲート構造と、
前記ゲート構造の側壁に位置するエアギャップ構造であって、前記エアギャップ構造の頂部は斜面になる、エアギャップ構造と、
隣接する前記ゲート構造の側壁のエアギャップ構造同士の間に充填される、第１誘電体層と、
前記ゲート構造の頂部、前記エアギャップ構造の頂部開け口、及び前記第１誘電体層の頂部を覆う、第２誘電体層と、を含む、半導体構造。

【請求項12】

前記半導体構造は更に、前記ゲート構造の側壁の一部を覆う保護層を含み、前記エアギャップ構造は、前記保護層と前記第１誘電体層の間に位置し、
前記ゲート構造は、金属層及び前記金属層の前記基板から離れる側に位置する第１バリア層を含み、
前記保護層は、前記金属層の側壁を覆い、前記第１バリア層は、前記金属層及び前記保護層の頂部を覆う、
請求項１１に記載の半導体構造。

【請求項13】

前記第１誘電体層の頂部は、前記第１バリア層の頂部と面一であり、
前記ゲート構造は更に、第２バリア層を含み、前記第２バリア層は、前記基板と、前記金属層及び前記保護層との間に位置する、
請求項１２に記載の半導体構造。

【請求項14】

複数の前記ゲート構造は、複数の第１ゲート構造と、複数の第２ゲート構造と、を含み、
隣接する前記第１ゲート構造同士の間に第１ピッチを有し、隣接する前記第２ゲート構造同士の間に第２ピッチを有し、前記第１ピッチは、前記第２ピッチより小さく、
前記第１ゲート構造の側壁に位置する前記エアギャップ構造は、第１エアギャップ構造であり、前記第２ゲート構造の側壁に位置する前記エアギャップ構造は、第２エアギャップ構造であり、前記第１エアギャップ構造の前記基板に平行な方向の幅は、前記第２エアギャップ構造の前記基板に平行な方向の幅と同じであり、又は、前記第１エアギャップ構造の前記基板に平行な方向の幅は、前記第２エアギャップ構造の前記基板に平行な方向の幅より小さい、
請求項１２に記載の半導体構造。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願への相互参照
本発明は、２０２２年０６月０７日に中国特許局に提出された、出願番号が２０２２１０６３４４００．２であり、発明の名称が「半導体構造及びその製造方法」である中国特許出願の優先権を主張し、その内容の全てを参照により本願に組み込まれるものとする。

【0002】

本発明は、半導体集積回路製造の技術分野に関し、特に半導体構造及びその製造方法に関する。

【背景技術】

【0003】

半導体技術の発展に連れて、集積回路内のデバイスの特徴サイズが小さくなる。半導体工程が、ディープサブミクロンの段階に進んだ後、コンピュータ等の電子機器によく使われる半導体構造であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のサイズが小さくなる。それに対応して、ＤＲＡＭの各構成デバイスのサイズ及び隣接するデバイス同士の間のピッチも小さくなる。

【0004】

現在、ＤＲＡＭの製造過程では、ＢＥＯＬ（Ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）は、いくつかの層の配線を構築するために使用され、異なる層の配線同士を、導電孔で接続させる。しかしながら、配線及び導電孔は、金属で形成される方が多く、隣接する配線同士の間に寄生容量が存在する傾向がある。さらに、デバイス特徴サイズの減少に連れて、前述した配線同士の間の寄生容量は増加する一方で、ＤＲＡＭ内のＲＣ遅延（ＲＣ－Ｄｅｌａｙ）効果が明らかであり、ＤＲＡＭのデバイスの寿命が低減する傾向もある。

【発明の概要】

【0005】

本発明の様々な実施例によれば、本発明の実施例は、半導体構造及びその製造方法を提供する。

【0006】

いくつかの実施例によれば、本発明は、半導体構造の製造方法を提供し、該半導体構造の製造方法は、基板を提供し、前記基板に間隔を開けて配列する複数のゲート構造を形成することと、前記ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成することと、隣接する前記犠牲サイドウォール同士の間に第１誘電体層を形成することであって、前記第１誘電体層の頂部は、前記ゲート構造の頂部及び前記犠牲サイドウォールの頂部と面一であることと、前記犠牲サイドウォールを除去して、前記ゲート構造の側壁にエアギャップ構造を形成することと、前記ゲート構造の頂部、前記エアギャップ構造の頂部の開け口、及び前記第１誘電体層の頂部を覆う第２誘電体層を形成する、ことと、を含む、半導体構造の製造方法を提供する。

【0007】

いくつかの実施例によれば、前記ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成することは、前記ゲート構造及び前記基板の表面に均一な厚さの初期犠牲層を形成することと、前記ゲート構造の頂部及び前記基板の表面に位置する初期犠牲層を除去することにより、前記ゲート構造の側壁に位置する初期犠牲層を保持して前記犠牲サイドウォールを形成することと、を含む。

【0008】

いくつかの実施例によれば、前記ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成する前に、前記製造方法は、前記ゲート構造の側壁の一部を覆う保護層を形成すること、を更に含み、前記犠牲サイドウォールは、前記保護層の外面を覆う。

【0009】

いくつかの実施例によれば、前記ゲート構造は、金属層を含む。前記基板に間隔を開けて配列する複数のゲート構造を形成することは、前記基板に間隔を開けて配列する複数の初期ゲート構造を形成することであって、前記初期ゲート構造は、初期金属層を含むことと、前記初期金属層の側壁の一部を酸化させ、前記保護層を形成することと、酸化されていない初期金属層は、前記金属層を形成することと、を含む。

【0010】

いくつかの実施例によれば、前記初期金属層の側壁の一部を酸化させることは、液体オゾン溶液を採用して処理することを含む。

【0011】

いくつかの実施例によれば、前記ゲート構造は更に、第１バリア層を含み、前記第１バリア層は、前記金属層及び前記保護層の頂部を覆う。

【0012】

いくつかの実施例によれば、前記ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成した後、前記製造方法は、隣接する前記犠牲サイドウォール同士の間に、及び、前記ゲート構造の上方に初期第１誘電体層を形成し、平坦化処理を採用して前記初期第１誘電体層の一部を除去して、前記第１誘電体層を形成することを更に含み、前記第１誘電体層の頂部は、前記第１バリア層の頂部と面一である。

【0013】

いくつかの実施例によれば、前記ゲート構造は更に、第２バリア層を含み、前記第２バリア層は、前記基板と、前記金属層及び前記保護層との間に位置する。

【0014】

いくつかの実施例によれば、複数の前記ゲート構造は、複数の第１ゲート構造と、複数の第２ゲート構造と、を含み、ここで、隣接する前記第１ゲート構造同士の間に第１ピッチを有し、隣接する前記第２ゲート構造同士の間に第２ピッチを有し、前記第１ピッチは、前記第２ピッチより小さい。前記ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成すること、及び、前記ゲート構造の側壁にエアギャップ構造を形成することは、前記第１ゲート構造の側壁に第１犠牲サイドウォールを形成し、前記第１犠牲サイドウォールを除去して第１エアギャップ構造を形成することと、前記第２ゲート構造の側壁に第２犠牲サイドウォールを形成し、前記第２犠牲サイドウォールを除去して第２エアギャップ構造を形成することと、を含む。

【0015】

いくつかの実施例によれば、前記第１犠牲サイドウォールの厚さは、前記第２犠牲サイドウォールの厚さと同じであり、前記第１エアギャップ構造の前記基板に平行な方向の幅は、前記第２エアギャップ構造の前記基板に平行な方向の幅と同じである。

【0016】

いくつかの実施例によれば、前記第１犠牲サイドウォールの厚さは、第２犠牲サイドウォールの厚さより小さく、前記第１エアギャップ構造の前記基板に平行な方向の幅は、前記第２エアギャップ構造の前記基板に平行な方向の幅より小さい。

【0017】

いくつかの実施例によれば、前記犠牲サイドウォールを除去することは、低温リン酸溶液を採用して処理することにより、前記犠牲サイドウォールを除去することを含み、ここで、前記低温リン酸溶液の温度は、１２０℃以下である。

【0018】

いくつかの実施例によれば、本発明の別の態様は、上記のいくつかの実施例に記載の半導体構造の製造方法によって形成される半導体構造を提供する。前記半導体構造は、基板と、前記基板に間隔を開けて配列する複数のゲート構造と、前記ゲート構造の側壁に位置するエアギャップ構造と、隣接する前記ゲート構造の側壁のエアギャップ構造同士の間に位置する第１誘電体層と、前記ゲート構造の頂部と、前記エアギャップ構造の頂部の開け口と、前記第１誘電体層の頂部と、を覆う第２誘電体層と、を含む。

【0019】

いくつかの実施例によれば、前記半導体構造は更に、前記ゲート構造の側壁の一部を覆う保護層を含み、前記エアギャップ構造は、前記保護層と前記第１誘電体層の間に位置する。

【0020】

いくつかの実施例によれば、前記ゲート構造は、金属層及び前記金属層の前記基板から離れる側に位置する第１バリア層を含み、ここで、前記保護層は、前記金属層の側壁を覆い、前記第１バリア層は、前記金属層及び前記保護層の頂部を覆う。

【0021】

いくつかの実施例によれば、前記第１誘電体層の頂部は、前記第１バリア層の頂部と面一である。

【0022】

いくつかの実施例によれば、前記ゲート構造は更に、第２バリア層を含み、前記第２バリア層は、前記基板と、前記金属層及び前記保護層との間に位置する。

【0023】

いくつかの実施例によれば、複数の前記ゲート構造は、複数の第１ゲート構造と、複数の第２ゲート構造と、を含み、ここで、隣接する前記第１ゲート構造同士の間に第１ピッチを有し、隣接する前記第２ゲート構造同士の間に第２ピッチを有し、前記第１ピッチは、前記第２ピッチより小さく、ここで、前記第１ゲート構造の側壁に位置する前記エアギャップ構造は、第１エアギャップ構造であり、前記第２ゲート構造の側壁に位置する前記エアギャップ構造は、第２エアギャップ構造であり、前記第１エアギャップ構造の前記基板に平行な方向の幅は、前記第２エアギャップ構造の前記基板に平行な方向の幅と同じであり、又は、前記第１エアギャップ構造の前記基板に平行な方向の幅は、前記第２エアギャップ構造の前記基板に平行な方向の幅より小さい。

【0024】

本発明の実施例は、以下の利点を有し得る／少なくとも有する。

【0025】

本発明の実施例では、フォトマスクを使用せずに、ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成することにより、該犠牲サイドウォールを除去した後で所定のサイズのエアギャップ構造を形成して、エアギャップ構造を利用してゲート構造を効果的に隔離し、ゲート構造の所在するデバイスの寄生容量を効果的に減少することができる。本発明の実施例によって提供される前述した方法プロセスは簡単であり、実施及び生産コストの低減にも有利である。さらに、本発明の実施例は、異なるデバイス内のエアギャップ構造のサイズ（例えば、エアギャップ構造の高さ及び幅）を制御することにより、異なるデバイスに対応する寄生容量のサイズの均衡な制御を実現して、半導体構造のデバイス性能を効果的に向上させることができる。それにより、半導体構造のＲＣ遅延（ＲＣ－Ｄｅｌａｙ）を減少できる。

【0026】

さらに、半導体構造内のトランジスタデバイスの静的電流（即ち、デバイスが静的な状態である時の漏れ電流を指すＩＤＤ電流）は、対応する寄生容量に比例する。本発明の実施例では、ゲート構造の側壁にエアギャップ構造を設置し、対応する寄生容量を減少でき、デバイスの漏れ電流を減少することにより、トランジスタデバイスがオフ状態であるときの消耗電力を低減させ、それにより、トランジスタデバイス及び半導体構造の寿命を効果的に向上させる。

【0027】

本発明の１つ又は複数の実施例の詳細は、以下の図面および説明に記載されている。本発明の他の特徴、目的および利点は、明細書、添付の図面および特許請求の範囲からより明らかになる。

【図面の簡単な説明】

【0028】

【図1】一実施例によって提供される半導体構造の製造方法のフローチャートである。

【図2】一実施例によって提供される別の半導体構造の製造方法のフローチャートである。

【図3】一実施例におけるステップＳ１００に対応する中間構造及び結果として得られる構造の断面図である。

【図4】一実施例におけるステップＳ１００に対応する中間構造及び結果として得られる構造の断面図である。

【図5】一実施例におけるステップＳ１００に対応する中間構造及び結果として得られる構造の断面図である。

【図6】一実施例におけるステップＳ１５０に対応する結果として得られる構造の断面図である。

【図7】一実施例におけるステップＳ２００に対応する中間構造及び結果として得られる構造の断面図である。

【図8】一実施例におけるステップＳ２００に対応する中間構造及び結果として得られる構造の断面図である。

【図9】一実施例におけるステップＳ３００に対応する中間構造及び結果として得られる構造の断面図である。

【図10】一実施例におけるステップＳ３００に対応する中間構造及び結果として得られる構造の断面図である。

【図11】一実施例におけるステップＳ４００に対応する結果として得られる構造の断面図である。

【図12】一実施例におけるステップＳ５００に対応する結果として得られる構造の断面図であり、さらに、一実施例における半導体構造の構造図でもある。

【図13】一実施例における別の半導体構造の構造図である。

【発明を実施するための形態】

【0029】

本開示の実施例または従来技術における技術的解決策をより明確に説明するために、以下では、実施例または従来技術の説明に使用する必要のある添付の図面を簡単に紹介し、明らかに、以下の説明における図面は、本開示のいくつかの実施例にすぎず、当業者にとって、創造的な努力なしにこれらの図面から他の図面を取得することもできる。

【0030】

本発明を容易に理解するために、これから関連する添付図面を参照して、本発明をより全面的に説明する。添付図面は、本発明の実施例を提供した。しかしながら、本発明は、多くの異なる形態で実現でき、本明細書に説明される実施例に限らない。むしろ、これらの実施例は、本発明の開示をより徹底的かつ包括的にする目的のために提供される。

【0031】

別の定義がない限り、本明細書に使用される全ての技術用語及び科学用語は、当業者によって一般的に理解されるものと同じ意味を有する。本明細書の、本発明の説明書で使用される用語は、具体的な実施例を説明するためのものであり、本発明を限定することを意図するものではない。

【0032】

要素又は層が、他の要素又は層「の上にある」、「に隣接する」、「に接続される」、または「に結合される」と呼ばれる時に、直接に他の要素又は層の上にあり、他の要素又は層に隣接し、他の要素又は層に接続又は結合されることであり得、又は、介在する要素又は層が存在し得ることを理解されたい。反対に、要素が、他の要素又は層「の直上にある」、「に直接に隣接する」、「に直接に接続され」または「に直接に結合される」と呼ばれる時に、介在する要素又は層が存在しない。

【0033】

空間関係の用語、例えば「の下に」、「の下にある」、「下の」、「の下」、「の上」、「上の」等の用語は、ここで、図に示される１つの要素又は特徴と、他の要素又は特徴との関係を説明するために使用され得る。図示される向きに加え、空間関係の用語は、使用中及び動作中のデバイスの異なる向きを含むことを理解されたい。例えば、添付図面内のデバイスが反転すると、「他の要素の下にある」または「その下の」または「その下に」のように説明される要素又は特徴は、他の要素又は特徴の「上」に向けられる。このため、例示的に、「の下にある」及び「の下に」の用語は、上と下の二つの向きを含み得る。さらに、デバイスは、他の向き（例えば、９０°回転又は他の向き）を含み得、さらに、ここで使用される空間記述子は、それに対応して解釈される。

【0034】

ここで使用される時に、文脈が他の方式を明確に指示しない限り、単数形の「１」、「１つの」、「前記／該」は、複数形を含み得る。「含む／包含する」、「有する」等の用語は、説明される特徴、全体、ステップ、動作、コンポーネント、部分又はそれらの組み合わせの存在を指定しているが、１つ又は複数の他の特徴、全体、ステップ、動作、コンポーネント、部分又はそれらの組み合わせが存在、又は、追加可能性を排除しないことを更に理解されたい。同時に、本説明書では、「及び／又は」の用語は、挙げられる関連項目の任意及び全ての組み合わせを含む。

【0035】

ここで使用される時に、「堆積」工程は、物理気相堆積（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）又は原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を含むが、これらに限らない。

【0036】

さらに、ここでは、本発明の理想化された実施例（及び中間構造）とする概略図を参照しながら発明の実施例を説明し、このようにして、例えば製造技術及び／又は公差による示される形状の変化を予想できる。このため、本発明の実施例は、ここで示される領域の特定の形状に限られるべきではなく、例えば製造技術による形状歪みを含む。図に示される領域は実質的には模式的なものであり、これらの形状は、デバイスの領域の実際の形状を示すものではなく、且つ、本発明の範囲を限定しない。

【0037】

半導体技術の発展に連れて、集積回路におけるデバイスの特徴サイズが小さくなる。半導体工程がディープサブミクロン段階に進んだ後、ＤＲＡＭのサイズが小さくなる。それに対応して、ＤＲＡＭ内の各構成要素のサイズ及び隣接する要素同士の間のピッチも小さくなる。

【0038】

現在、ＤＲＡＭの製造過程では、ＢＥＯＬ（Ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）は、いくつかの層の配線を構築するために使用され、異なる層の配線同士を、導電孔で接続させる。しかしながら、配線及び導電孔は、金属で形成される方が多く、隣接する配線同士の間に寄生容量が存在する傾向がある。さらに、デバイス特徴サイズの減少に連れて、前述した配線同士の間の寄生容量は増加する一方で、ＤＲＡＭ内のＲＣ遅延（ＲＣ－Ｄｅｌａｙ）効果が明らかであり、ＤＲＡＭのデバイスの寿命が低減する傾向もある。

【0039】

これに基づき、本発明の実施例は、半導体構造及びその製造方法を提供し、該半導体構造及びその製造方法は、寄生容量を減少し、異なるデバイスに対応する寄生容量のサイズの均衡な制御を実現して、半導体構造のデバイス性能を効果的に向上させることに有利である。それにより、半導体構造のＲＣ遅延（ＲＣ－Ｄｅｌａｙ）を減少させ、及び、半導体構造の寿命を向上させる。

【0040】

図１を参照すると、本発明のいくつかの実施例は、半導体構造の製造方法を提供する。前記製造方法は、以下のステップを含む。

【0041】

Ｓ１００、基板を提供し、基板に間隔を開けて配列する複数のゲート構造を形成する。

【0042】

Ｓ２００、ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成する。

【0043】

Ｓ３００、隣接する犠牲サイドウォール同士の間に第１誘電体層を形成し、第１誘電体層の頂部は、ゲート構造の頂部及び犠牲サイドウォールの頂部と面一である。

【0044】

Ｓ４００、犠牲サイドウォールを除去して、ゲート構造の側壁にエアギャップ構造を形成する。

【0045】

Ｓ５００、ゲート構造の頂部、エアギャップ構造の頂部の開け口、及び第１誘電体層の頂部を覆う第２誘電体層を形成する。

【0046】

本発明の実施例では、フォトマスクを使用せずに、ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成することにより、該犠牲サイドウォールを除去した後で所定のサイズのエアギャップ構造を形成して、エアギャップ構造を利用してゲート構造を効果的に隔離し、ゲート構造の所在するデバイスの寄生容量を効果的に減少することができる。本発明の実施例によって提供される前述した方法プロセスは簡単であり、実施及び生産コストの低減にも有利である。さらに、本発明の実施例は、異なるデバイス内のエアギャップ構造のサイズ（例えば、エアギャップ構造の高さ及び幅）を制御することにより、異なるデバイスに対応する寄生容量のサイズの均衡な制御を実現して、半導体構造のデバイス性能を効果的に向上させることができる。それにより、半導体構造のＲＣ遅延（ＲＣ－Ｄｅｌａｙ）を減少できる。

【0047】

さらに、半導体構造内のトランジスタデバイスの静的電流（即ち、デバイスが静的な状態である時の漏れ電流を指すＩＤＤ電流）は、対応する寄生容量に比例する。本発明の実施例では、ゲート構造の側壁にエアギャップ構造を設置し、対応する寄生容量を減少でき、デバイスの漏れ電流を減少することにより、トランジスタデバイスがオフ状態であるときの消耗電力を低減させ、それにより、トランジスタデバイス及び半導体構造の寿命を効果的に向上させる。

【0048】

図２を参照すると、本発明のいくつかの実施例では、ステップＳ２００がゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成する前に、前記製造方法は、ステップＳ１５０をさらに含み、Ｓ１５０において、ゲート構造の側壁の一部を覆う保護層を形成し、犠牲サイドウォールは、保護層の外面を覆う。

【0049】

なお、デバイスの制御要素であるゲート構造は、導電機能を有する。本発明のいくつかの実施例では、ゲート構造は、金属層を含む。ステップＳ１００における基板に間隔を開けて配列する複数のゲート構造を形成することは、基板に間隔を開けて配列する複数の初期ゲート構造を形成することであって、初期ゲート構造は、初期金属層を含むことと、初期金属層の側壁の一部を酸化させ、保護層を形成することと、酸化されていない初期金属層は、金属層を形成することと、を含む。このように、保護層は、初期金属層に基づいて直接に形成されることができて、プロセスを簡略化させることに有利であり、後続のプロセスの実行は、ゲート構造の金属層に不良な影響を与えないことを保証し、それにより、ゲート構造の電気的性能を保証する。

【0050】

初期金属層の材料を結合して、本発明のいくつかの実施例では、初期金属層の側壁の一部を酸化させることは、液体オゾン溶液を採用して処理することを含む。このように、初期金属層の表面に緻密な金属酸化物を形成して保護層として使用されることができる。

【0051】

さらに、本発明のいくつかの実施例では、ゲート構造は更に、第１バリア層を含み、第１バリア層は、金属層及び保護層の頂部を覆う。本発明のいくつかの実施例では、ゲート構造は更に、第２バリア層を含み、第２バリア層は、基板と、金属層及び保護層との間に位置する。上記から、ゲート構造は、様々な実施形態を有することがあり得、例えば単層構造又は積層構造を採用し、具体的には、実際のニーズに応じて選択して設定できる。

【0052】

言及すべきことは、本発明のいくつかの実施例では、ステップＳ２００において、ゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成することは、ゲート構造及び基板の表面に均一な厚さの初期犠牲層を形成することと、ゲート構造の頂部及び基板の表面に位置する初期犠牲層を除去することにより、ゲート構造の側壁に位置する初期犠牲層を保持して犠牲サイドウォールを形成することと、を含む。

【0053】

ここで、初期犠牲層は、堆積プロセスを採用して形成され、その厚さは、ニーズに応じて選択して設定できる。初期犠牲層の厚さは均一であり、後続で異なるゲート構造の側壁に形成される犠牲サイドウォールが同じ厚さを有し、更に、基板に平行な方向で同じ幅を有するエアギャップ構造を形成することにより、異なるデバイスに対応する寄生容量のサイズの均衡を保持するように正確に制御することができる。

【0054】

本発明のいくつかの実施例では、ステップＳ２００におけるゲート構造の側壁に所定の厚さの犠牲サイドウォールを形成した後、前記製造方法は、隣接する犠牲サイドウォール同士の間に、及び、ゲート構造の上方に、初期第１誘電体層を形成し、平坦化処理を採用して初期第１誘電体層の一部を除去して、第１誘電体層を形成することにより、第１誘電体層の頂部は、第１バリア層の頂部と面一であることを更に含む。このように、第１バリア層を利用して直接に初期第１誘電体層の平坦化のための研磨バリア層として使用することができ、即ち、平坦化処理を採用して初期第１誘電体層の一部を除去する過程では、フォトマスクを設置せずに、直接に隣接する犠牲サイドウォール同士の間に位置する第１誘電体層を形成でき、第１誘電体層の頂部が第１バリア層の頂部と面一であることを保証でき、それにより、製造プロセスを簡略化させることに有利である。

【0055】

上記のいくつかの実施例における半導体構造の製造方法をより明らかに説明するために、図３～１２を結合して理解されたい。以下のいくつかの実施例は、ゲート構造が積層して設置される第１バリア層、金属層及び第２バリア層を含むことを例示として、該製造方法を詳しく説明する。

【0056】

ステップＳ１００において、図３～５を参照すると、基板１を提供し、基板１に間隔を開けて配列する複数のゲート構造２を形成する。

【0057】

いくつかの実施例では、基板１は、半導体材料、絶縁材料、導体材料又はそれらの任意の組み合わせを採用して構成され得る。基板１は、単層構造であり得、多層構造でもあり得る。例えば、基板１は、Ｓｉ基板、ＳｉＧｅ基板、ＳｉＧｅＣ基板、ＳｉＣ基板、ＧａＡｓ基板、ＩｎＡｓ基板、ＩｎＰ基板、又は他のＩＩＩ／Ｖ半導体基板又はＩＩ／ＶＩ半導体基板のようなものであり得る。又は、さらに例えば、基板１は、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・ゲルマニウム・オン・インシュレータ層のようなものを含む層状基板であり得る。

【0058】

例示的に、基板１内にトレンチ分離構造（図３～５には図示せず）が設置され、各トランジスタを、対応する活性領域内に形成するために、トレンチ分離構造を利用して基板１内に複数の活性領域を分割し得る。即ち、トランジスタの構成要素として、前述したゲート構造２は、対応する活性領域に設置され得る。さらに、トランジスタの他の構成要素は、関連技術における実施形態を参照して実施され得、本発明の実施例は、これを限定しない。

【0059】

いくつかの実施例では、ゲート構造２は、積層して設置される第１バリア層２２、金属層２１及び第２バリア層２３を含む。それに対応して、基板１に間隔を開けて配列する複数のゲート構造２を形成することは、以下のステップを含む。

【0060】

図３のように、形成されるゲート構造２に応じて、第２バリア材料層２３０、金属材料層２１０及び第１バリア材料層２２０が基板１に順に積層して形成する。ここで、第２バリア材料層２３０と第１バリア材料層２２０の材料は、同じであっても異なっていてもよい。例示的に、第２バリア材料層２３０と第１バリア材料層２２０の材料は、それぞれＴａ、ＴａＮ、Ｃｕ又はＴｉＮのうちの一種である。金属材料層２１０の材料は、例えばＡｌである。第２バリア材料層２３０は、金属材料層２１０と基板１の間に位置し、金属材料層２１０が基板１における酸化物と接触して酸化されることを防止できる。第１バリア材料層２２０は、金属材料層２１０の頂部に位置し、エッチングによる損傷から金属材料層２１０を保護することにより、金属材料層２１０の良好な電気的性能を保証できる。

【0061】

図４に示されるように、第１バリア材料層２２０の頂部にフォトレジストＰＲを塗布し、フォトレジストＰＲにマスクパターンを形成する。マスクパターンは、ゲート構造２の形成位置を定義するためのものである。

【0062】

図５に示されるように、フォトレジストＰＲにおけるマスクパターンに基づいて、第１バリア材料層２２０、金属材料層２１０及び第２バリア材料層２３０をエッチングして、第１バリア層２２、初期金属層２１Ａ及び第２バリア層２３をそれぞれ形成でき、それにより、第１バリア層２２、初期金属層２１Ａ及び第２バリア層２３によって、共に初期ゲート構造を構成する。

【0063】

ここで、金属材料層２１０は、エッチングされた後で直接に金属層２１を形成し得ることを理解できる。このように、第１バリア層２２、金属層２１Ａ及び第２バリア層２３は共に、ゲート構造２を構成できる。即ち、直接にゲート構造２の製造を完成する。

【0064】

実施例では、後続で初期金属層２１Ａの表面を利用して直接に保護層３を形成するために、金属材料層２１０は、エッチングされた後で初期金属層２１Ａを形成する。

【0065】

ステップＳ１５０において、図６を参照すると、ゲート構造２の側壁の一部を覆う保護層３を形成する。

【0066】

ここで、保護層３は、堆積プロセスを採用してゲート構造２の側壁に形成され得、他の方式を採用して形成され得る。

【0067】

例示的に、基板１に間隔を開けて配列する複数の初期ゲート構造を形成した後、初期金属層２Ａの側壁の一部を酸化させ、保護層３を形成する。このように、酸化されていない初期金属層２Ａは、金属層２１を形成する。このように、保護層３は、初期金属層２Ａに基づいて直接に形成され得、プロセスの簡略化に有利であり、後続のプロセスの実行が、ゲート構造２の金属層２１に不良な影響を与えないことを保証し、それにより、ゲート構造２の電気的性能を保証できる。

【0068】

例示的に、初期金属層２Ａの側壁の一部を酸化させることは、液体オゾン溶液を採用して処理することを含む。このように、保護層３として、初期金属層２Ａの表面に緻密な金属酸化物を形成できる。

【0069】

ここで、液体オゾン溶液を採用して処理することは、液体オゾン溶液を採用して初期ゲート構造形成後のウエハを洗浄することとして表現し得、このようにして、ウエハの表面の微粒子を除去することもでき、空気に露出される初期金属層２１Ａの側壁を酸化させて緻密な酸化物を形成させることもでき、例えば、保護層３として、アルミニウム金属層の表面に酸化アルミニウム膜を形成する。

【0070】

さらに、腐食性の化学物質を含まずに、初期ゲート構造形成後のウエハを効果的に洗浄するために、液体オゾン溶液は、室温の酸性溶液又は冷凍脱イオン水と共に使用され得る。このようにして、化学物質の使用の減少により、生産コストを低減させ得る。さらに、液体オゾン溶液を採用して処理するのに必要な作業空間は少なく、化学物質を採用してウェットエッチングを実行するのに必要な作業台作業に比べて、作業効率がより速く、それにより、生産効率を向上させる。

【0071】

例示的に、保護層３の厚さは、１ｎｍを超えない。しかしながら、これに限定されない。

【0072】

ステップＳ２００において、図７及び図８を参照すると、ゲート構造２の側壁に所定の厚さの犠牲サイドウォール４を形成する。

【0073】

半導体構造が保護層３を含む例示では、犠牲サイドウォール４は、保護層３の外面を覆う。

【0074】

ここで、犠牲サイドウォール４は、窒化ケイ素などの窒化物材料で形成され得る。犠牲サイドウォール４の厚さは、隣接するゲート構造２同士の間のピッチ及び形成されるエアギャップ構造Ｇの関連サイズによって設計して決定され得る。

【0075】

例示的に、ステップＳ２００は、以下のステップを含む。

【0076】

図７に示されるように、ゲート構造２及び基板１の表面に均一な厚さの初期犠牲層４Ａを形成する。

【0077】

ここで、初期犠牲層４Ａは、堆積プロセスを採用して形成され、その厚さは、ニーズに応じて選択して設定できる。半導体構造が更に保護層３を含む例示では、初期犠牲層４Ａは、例えば第１バリア層２２、保護層３及び第２バリア層２３の外面を覆う。

【0078】

図８に示されるように、ゲート構造２の頂部及び基板１の表面に位置する初期犠牲層４Ａを除去することにより、ゲート構造２の側壁に位置する初期犠牲層４Ａを保持して犠牲サイドウォール４を形成する。

【0079】

ここで、ゲート構造２の頂部及び基板１の表面に位置する初期犠牲層４Ａは、ドライエッチングを採用して除去され得る。このように、初期犠牲層４Ａの厚さが均一であり、異なるゲート構造２の側壁に形成される犠牲サイドウォール４が同じ厚さを有することを保証でき、更に、基板１に平行な方向で同じ幅を有するエアギャップ構造Ｇを形成することにより、異なるデバイスに対応する寄生容量のサイズの均衡を保持するように正確に制御することができる。

【0080】

さらに、初期犠牲層４Ａをドライエッチングした後、エッチングによる材料損失に基づいて、犠牲サイドウォール４の頂部は、斜面になる傾向があり、即ち、犠牲サイドウォール４の頂部と第１バリア層２２側壁の間に夾角があり、且つ、該夾角は、鋭角であることを理解できる。

【0081】

ステップＳ３００において、図９及び１０を参照すると、隣接する犠牲サイドウォール４同士の間に第１誘電体層５を形成し、第１誘電体層５の頂部は、ゲート構造２の頂部及び犠牲サイドウォール４の頂部と面一である。

【0082】

例示的に、ステップＳ３００は具体的に以下のステップを含み得る。

【0083】

図９に示されるように、隣接する犠牲サイドウォール４同士の間に、及び、ゲート構造２の上方に、初期第１誘電体層５Ａを形成する。初期第１誘電体層５Ａの材料は、犠牲サイドウォール４の材料と異なり、初期第１誘電体層５Ａは、酸化ケイ素などの酸化物を採用して堆積して形成され得る。初期第１誘電体層５Ａは、隣接する犠牲サイドウォール４同士の間の間隔を充填し、犠牲サイドウォール４及びゲート構造２の頂部を覆う。

【0084】

図１０に示されるように、平坦化処理を採用して初期第１誘電体層５Ａの一部を除去して、第１誘電体層５を形成する。

【0085】

ここで、平坦化処理は、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）である。第１バリア層２３は、直接に初期第１誘電体層５Ａの平坦化のための研磨バリア層として使用することができ、即ち、平坦化処理を採用して初期第１誘電体層５Ａの一部を除去する過程では、フォトマスクを設置せずに、隣接する犠牲サイドウォール４同士の間に位置する第１誘電体層５を直接に形成でき、第１誘電体層５の頂部は第１バリア層２３の頂部と面一であることを保証でき、それにより、製造プロセスの簡略化に有利である。

【0086】

ステップＳ４００において、図１１を参照すると、犠牲サイドウォール４を除去して、ゲート構造２の側壁にエアギャップ構造Ｇを形成する。

【0087】

本発明のいくつかの実施例では、犠牲サイドウォール４は、窒化ケイ素の材料で形成される。犠牲サイドウォール４は、低温リン酸溶液を採用して除去され得る。ここで、低温リン酸溶液の温度は、１２０℃以下である。高温リン酸溶液（例えば、温度が１５０℃より高い）に比べて、窒化物及び酸化物に対する低温リン酸溶液のエッチング選択比がより高い。

【0088】

純粋な無水リン酸は、無色結晶であり、吸湿性が有し、水に溶けやすく且つ水と任意の比率で溶ける。本発明の実施例における低温リン酸溶液は、無色で粘稠な液体であり、ここで、リン酸の濃度比は、例えば８５％～９８％である。低温リン酸溶液を採用して犠牲サイドウォール４を除去する反応機構は、Ｓｉ_３Ｎ_４＋４Ｈ_３ＰＯ_４＋１２Ｈ_２Ｏ→３Ｓｉ（ＯＨ）_４＋４ＮＨ_４Ｈ_４ＰＯ_４のように表現し得る。

【0089】

前述したいくつかの実施例を結合して、犠牲サイドウォール４の頂部と第１バリア層２２の側壁との間に夾角を有し、且つ、該夾角は鋭角であることが分かる。このように、犠牲サイドウォール４を除去することによってエアギャップ構造Ｇを形成した後、エアギャップ構造Ｇの頂部は、容易に閉鎖し且つより小さい頂部開け口を有する。

【0090】

ステップＳ５００において、図１２を参照すると、第２誘電体層６を形成し、第２誘電体層６は、ゲート構造２の頂部、エアギャップ構造Ｇの頂部開け口、及び第１誘電体層５の頂部を覆う。

【0091】

ここで、第２誘電体層６は、酸化ケイ素などの酸化物で堆積して形成され得る。エアギャップ構造Ｇの頂部が絞られ、且つ、より小さい頂部開け口を有し、このように、第２誘電体層６を堆積する過程では、第２誘電体層６は、エアギャップ構造Ｇの頂部開け口を閉鎖し、ゲート構造２及び第１誘電体層５の頂部を同期に覆いやすい。

【0092】

言及すべきことは、図１３を参照すると、本発明のいくつかの実施例では、複数のゲート構造２は、複数の第１ゲート構造２Ａ及び複数の第２ゲート構造２Ｂを含み、ここで、隣接する第１ゲート構造２Ａ同士の間に第１ピッチＬ１を有し、隣接する第２ゲート構造２Ｂ同士の間に第２ピッチＬ２を有し、前記第１ピッチＬ１は、前記第２ピッチＬ２より小さい。

【0093】

ここで、一般的に、半導体構造は、セルアレイ領域Ｒ１、及び、セルアレイ領域Ｒ１の少なくとも片側に位置する周辺回路領域Ｒ２を有することを理解できる。ここで、セルアレイ領域Ｒ１は、半導体構造内のセルアレイを形成するための領域、例えば、メモリセルアレイを形成するための領域である。ＤＲＡＭでは、メモリセルアレイにおける任意のメモリセルは、トランジスタ及びストレージキャパシタを有する。周辺回路領域Ｒ２は、セルアレイ領域Ｒ１の少なくとも片側に位置し、例えば、サイド側又は周側に位置する。周辺回路領域Ｒ２は、半導体構造における周辺回路を形成するための領域である。ＤＲＡＭでは、周辺回路は、複数のトランジスタ及び他の電子素子（キャパシタ、抵抗等）を設計の要求に応じて接続することにより、特定の機能を実現することができる。

【0094】

説明の便宜上で、セルアレイ領域Ｒ１内に位置するトランジスタを、セルトランジスタとして定義でき、周辺回路領域Ｒ２に位置するトランジスタを、周辺トランジスタとして定義でき、ここで、周辺トランジスタに比べて、セルトランジスタは、より速いターンオンスピードを有し得る。それに対応して、前述した第１ゲート構造２Ａは、セルトランジスタのゲート構造であり得、第２ゲート構造２Ｂは、周辺トランジスタのゲート構造であり得る。このように、セルアレイ領域Ｒ１内に、隣接する第１ゲート構造２Ａ同士の間のピッチがより狭く、第１誘電体層（酸化物など）のみを採用して充填すると、より大きい寄生容量が生成する傾向があり、セルトランジスタのターンオンスピードを大幅に低減する。さらに、周辺回路領域Ｒ２内に、隣接する第２ゲート構造２Ｂ同士の間のピッチがより広く、第１誘電体層（酸化物など）のみを採用して充填すると、より小さい寄生容量が生成する傾向があり、周辺トランジスタのターンオンスピードを不変に保持するか又はより少なく低減する。それにより、対応する寄生容量による遅延のため、セルトランジスタ及び周辺トランジスタの読み出し速度が予期になれない。

【0095】

これに基づき、ゲート構造２の側壁に所定の厚さの犠牲サイドウォール４を形成すること、及び、ゲート構造２の側壁にエアギャップ構造Ｇを形成することは、第１ゲート構造２Ａの側壁に第１犠牲サイドウォールを形成し、第１犠牲サイドウォールを除去して第１エアギャップ構造Ｇ１を形成することと、第２ゲート構造２Ｂの側壁に第２犠牲サイドウォールを形成して、第２犠牲サイドウォールを除去して第２エアギャップ構造Ｇ２を形成することと、を含む。

【0096】

ここで、第１ゲート構造２Ａの側壁における第１犠牲サイドウォール及び第２ゲート構造２Ｂの側壁における第２犠牲サイドウォールは同期にまたは段階的に形成され得ることを理解できる。

【0097】

図１３を結合して理解したいことは、本発明のいくつかの実施例では、第１犠牲サイドウォールと第２犠牲サイドウォールの厚さは同じであり、基板１に平行な方向における第１エアギャップ構造Ｇ１と第２エアギャップ構造Ｇ２の幅は同じである。即ち、Ｗ１＝Ｗ２であり、ここで、Ｗ１は、第１エアギャップ構造Ｇ１の基板１に平行な方向の幅であり、Ｗ２は、第２エアギャップ構造Ｇ２の基板１に平行な方向の幅である。このようにして、製造プロセスを簡略化し、同時に異なる領域内のトランジスタデバイスに対応する寄生容量のサイズ値を一致に保持するために、第１犠牲サイドウォール及び第２犠牲サイドウォールは、同期で形成され得、第１エアギャップ構造Ｇ１及び第２エアギャップ構造Ｇ２は同期で形成され得る。

【0098】

図１３を結合して理解したいことは、本発明のいくつかの実施例では、第１犠牲サイドウォールの厚さは、第２犠牲サイドウォールの厚さより小さい。第１エアギャップ構造Ｇ１の基板１に平行な方向の幅Ｗ１は、第２エアギャップ構造Ｇ２の基板１に平行な方向の幅Ｗ２より小さい。このように、第１犠牲サイドウォール及び第２犠牲サイドウォールは、段階的に形成され得る。第１犠牲サイドウォール及び第２犠牲サイドウォールは、同期にまたは段階的に形成され得るため、異なる領域内のトランジスタデバイスに対して、第１エアギャップ構造Ｇ１と第２エアギャップ構造Ｇ２が異なるサイズをそれぞれ採用するように制御し、更に対応する寄生容量のサイズを制御する。

【0099】

なお、第１犠牲サイドウォール及び第２犠牲サイドウォールは、堆積プロセスで形成される。隣接する第１ゲート構造２Ａ同士の間の第１ピッチＬ１は、隣接する第２ゲート構造２Ｂ同士の間の第２ピッチＬ２より小さいため、同じ堆積過程では、第１ゲート構造２Ａの側壁に堆積される第１犠牲サイドウォールの厚さは、より厚くなる傾向があり、第２ゲート構造２Ｂ側壁に堆積される第２犠牲サイドウォール厚さは、より薄くなる傾向がある。これに基づき、第１犠牲サイドウォール及び第２犠牲サイドウォールの堆積レートをそれぞれ制御し、同じ厚さ又は所定の厚さの第１犠牲サイドウォール及び第２犠牲サイドウォールを対応して形成でき、更に、第１エアギャップ構造Ｇ１及び第２エアギャップ構造Ｇ２の成型サイズを高精度に制御することにより、第１エアギャップ構造Ｇ１及び第２エアギャップ構造Ｇ２を利用して、異なる領域内のトランジスタデバイスに対応する寄生容量を均衡させる。

【0100】

例えば、寄生容量の容量値Ｃの計算式は、Ｃ＝εＳ／ｄであり、ここで、εは誘電率であり、Ｓは等価電極板との間の相対面積であり、ｄは等価電極板との間の距離である。このように、ゲート構造２の設置位置を結合して、ゲート構造２は、電極板に等価する場合、等価電極板との間の距離は、それらの基板１に平行な方向の距離である。本発明の実施例では、第１エアギャップ構造Ｇ１及び第２エアギャップ構造Ｇ２の基板１に平行な方向の幅を制御することにより、誘電率εを対応して制御でき、更に、寄生容量の容量値への制御を実現する。このようにして、セルアレイ領域Ｒ１及び周辺回路領域Ｒ２内のトランジスタデバイスの寄生容量を均衡させて、両者を一致させることができる。それにより、セルアレイ領域Ｒ１及び周辺回路領域Ｒ２内のトランジスタデバイスを、所定のターンオンスピード比に応じてターンオンするように制御し得、寄生容量のサイズの不一致による半導体構造デバイスの性能への影響の出現を抑制する。

【0101】

図１２及び１３を参照すると、本発明のいくつかの実施例は、以上のようないくつかの実施例に記載の半導体構造の製造方法を介して形成される半導体構造を提供する。前記半導体構造は、基板１、ゲート構造２、エアギャップ構造Ｇ、第１誘電体層５及び第２誘電体層６を含む。ゲート構造２の数は複数であり、且つ、複数のゲート構造２は、間隔を開けて基板１に配列する。エアギャップ構造Ｇは、ゲート構造２の側壁に位置する。第１誘電体層５は、隣接するゲート構造２の側壁のエアギャップ構造Ｇ同士の間に位置する。第２誘電体層６は、ゲート構造２の頂部、エアギャップ構造Ｇの頂部開け口及び第１誘電体層５の頂部を覆う。

【0102】

本発明の実施例では、フォトマスクを使用せずに、エアギャップ構造Ｇは、ゲート構造２の側壁に所定の厚さの犠牲サイドウォールを形成し、犠牲サイドウォールを除去する方式で形成できる。このように、エアギャップ構造Ｇを利用してゲート構造２を効果的に隔離できるだけではなく、ゲート構造２が所在するデバイスに対応する寄生容量も効果的に減少できる。本発明の実施例によって提供される半導体構造の製造プロセスは簡単であり、実施及び生産コストの低減に有利である。さらに、本発明の実施例は、犠牲サイドウォールが形成される厚さを制御することにより、異なるデバイスにおけるエアギャップ構造Ｇのサイズを所定のサイズになるように制御し得る。このように、異なるデバイスに対応する寄生容量のサイズの均衡な制御を実現することにより、半導体構造のデバイス性能を効果的に向上させることができる。それにより、半導体構造のＲＣ遅延（ＲＣ－Ｄｅｌａｙ）を減少できる。

【0103】

さらに、半導体構造内のトランジスタデバイスの静的電流（即ち、デバイスが静的な状態である時の漏れ電流を指すＩＤＤ電流）は、対応する寄生容量に比例する。本発明の実施例では、ゲート構造２の側壁にエアギャップ構造Ｇを設置し、対応する寄生容量を減少でき、さらに、デバイスの漏れ電流を減少することにより、トランジスタデバイスがオフ状態であるときの消耗電力を低減させ、それにより、トランジスタデバイス及び半導体構造の寿命を効果的に向上させる。

【0104】

いくつかの実施例では、基板１は、半導体材料、絶縁材料、導体材料又はそれらの任意の組み合わせで構成され得る。基板１は、単層構造であり得、積層構造でもあり得る。例えば、基板１は、Ｓｉ基板、ＳｉＧｅ基板、ＳｉＧｅＣ基板、ＳｉＣ基板、ＧａＡｓ基板、ＩｎＡｓ基板、ＩｎＰ基板、又は他のＩＩＩ／Ｖ半導体基板又はＩＩ／ＶＩ半導体基板のようなものであり得る。又は、さらに例えば、基板１は、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・ゲルマニウム・オン・インシュレータ層のようなものを含む層状基板であり得る。

【0105】

例示的に、基板１内にトレンチ分離構造（図１２～１３には図示せず）が設置され、各トランジスタを、対応する活性領域内に形成するために、トレンチ分離構造を利用して基板１内に複数の活性領域を分割し得る。即ち、トランジスタの構成要素として、前述したゲート構造２は、対応する活性領域に設置され得る。さらに、トランジスタの他の構成要素は、関連技術における実施形態を参照して実施され得、本発明の実施例は、これを限定しない。

【0106】

なお、前述したエアギャップ構造Ｇは、ゲート構造２の側壁のみに形成され得るだけではなく、ゲート構造２に接続される配線の側壁に延びる又は応用されることにより、寄生容量を更に低減し、及び、異なるトランジスタデバイスに対応する寄生容量のサイズの均衡な制御を実現し得、それにより、半導体構造のデバイスの性能を効果的に向上させる。

【0107】

続いて図１２を参照すると、本発明のいくつかの実施例では、前記半導体構造は更に、ゲート構造２の側壁の一部を覆う保護層３を含む。エアギャップ構造Ｇは、保護層３と第１誘電体層５の間に位置する。

【0108】

続いて図１２を参照すると、本発明のいくつかの実施例では、ゲート構造２は、金属層２１及び金属層２１の基板１から離れる側に位置する第１バリア層２２を含み、ここで、保護層３は、金属層２１の側壁を覆い、第１バリア層２２は、金属層２１及び保護層３の頂部を覆う。

【0109】

例示的に、保護層３は、金属酸化層であり、例えば金属層２１と同じ金属材料で酸化され形成される。

【0110】

例示的に、第１バリア層２２は、Ｔａ層、ＴａＮ層、Ｃｕ層又はＴｉＮ層のうちの一種である。第１バリア層２２は、金属層２１及び保護層３の頂部に位置し、金属層２１を、半導体構造の製造過程でエッチングよる損傷から保護することにより、金属層２１の良好な電気的性能を保証できる。

【0111】

続いて図１２を参照すると、本発明のいくつかの実施例では、第１誘電体層５の頂部は、第１バリア層２２の頂部と面一である。即ち、第１バリア層２３は、直接に第１誘電体層５の形成過程の研磨バリア層として使用されることができ、それにより、フォトマスクを設置する必要が無くても、直接に隣接する犠牲サイドウォール４同士の間に位置する第１誘電体層５を形成でき、製造プロセスを簡略化させる。

【0112】

続いて図１２を参照すると、本発明のいくつかの実施例では、ゲート構造２は更に、第２バリア層２３を含む。第２バリア層２３は、基板１と金属層２１及び保護層３の間に位置する。

【0113】

例示的に、第２バリア層２３は、Ｔａ層、ＴａＮ層、Ｃｕ層又はＴｉＮのうちの一種である。第２バリア層２３は、金属層２１と基板１の間に位置し、金属層２１と基板１における酸化物との接触による酸化を抑制できる。

【0114】

図１３を参照すると、本発明のいくつかの実施例では、複数のゲート構造２は、複数の第１ゲート構造２Ａ及び複数の第２ゲート構造２Ｂを含み、ここで、隣接する第１ゲート構造２Ａ同士の間に第１ピッチＬ１を有し、隣接する第２ゲート構造２Ｂ同士の間に第２ピッチＬ２を有し、前記第１ピッチＬ１は、前記第２ピッチＬ２より小さく、ここで、第１ゲート構造２Ａの側壁に位置するエアギャップ構造Ｇは、第１エアギャップ構造Ｇ１であり、第２ゲート構造２Ｂの側壁に位置するエアギャップ構造Ｇは、第２エアギャップ構造Ｇ２である。

【0115】

一般的に、半導体構造は、セルアレイ領域Ｒ１、及び、セルアレイ領域Ｒ１の少なくとも片側に位置する周辺回路領域Ｒ２を有することを理解できる。ここで、セルアレイ領域Ｒ１は、半導体構造内のセルアレイを形成するための領域、例えば、メモリセルアレイを形成するための領域である。ＤＲＡＭでは、メモリセルアレイにおける任意のメモリセルは、トランジスタ及びストレージキャパシタを有する。周辺回路領域Ｒ２は、セルアレイ領域Ｒ１の少なくとも片側に位置し、例えば、サイド側又は周側に位置する。周辺回路領域Ｒ２は、半導体構造における周辺回路を形成するための領域である。ＤＲＡＭでは、周辺回路は、複数のトランジスタ及び他の電子要素（キャパシタ、抵抗等）を設計の要求に応じて接続することにより、特定の機能を実現することができる。

【0116】

説明の便宜上で、セルアレイ領域Ｒ１内に位置するトランジスタを、セルトランジスタとして定義でき、周辺回路領域Ｒ２に位置するトランジスタを、周辺トランジスタとして定義できる。それに対応して、前述した第１ゲート構造２Ａは、セルトランジスタのゲート構造であり得、第２ゲート構造２Ｂは、周辺トランジスタのゲート構造であり得る。

【0117】

続いて図１３を参照すると、いくつかの実施例では、基板１に平行な方向における第１エアギャップ構造Ｇ１と第２エアギャップ構造Ｇ２の幅は同じである。即ち、Ｗ１＝Ｗ２であり、ここで、Ｗ１は、第１エアギャップ構造Ｇ１の基板１に平行な方向の幅であり、Ｗ２は、第２エアギャップ構造Ｇ２の基板１に平行な方向の幅である。このようにして、製造プロセスを簡略化し、同時に異なる領域内のトランジスタデバイスに対応する寄生容量のサイズを一致に保持するために、第１エアギャップ構造Ｇ１及び第２エアギャップ構造Ｇ２は、同期で形成され得る。

【0118】

続いて図１３を参照すると、別のいくつかの例示では、第１エアギャップ構造Ｇ１の基板１に平行な方向の幅Ｗ１は、第２エアギャップ構造Ｇ２の基板１に平行な方向の幅Ｗ２より小さい。このようにして、第１エアギャップ構造Ｇ１及び第２エアギャップ構造Ｇ２は、同期に又は段階的に形成され得るため、異なる領域内のトランジスタデバイスに対して、第１エアギャップ構造Ｇ１及び第２エアギャップ構造Ｇ２が異なるサイズをそれぞれ採用するように制御し、更に対応する寄生容量のサイズを制御する。

【0119】

例えば、寄生容量の容量値Ｃの計算式は、Ｃ＝εＳ／ｄであり、ここで、εは誘電率であり、Ｓは等価電極板との間の相対面積であり、ｄは等価電極板との間の距離である。このように、ゲート構造２の設置位置を結合して、ゲート構造２は、電極板に等価する場合、等価電極板との間の距離は、それらの基板１に平行な方向の距離である。本発明の実施例では、第１エアギャップ構造Ｇ１及び第２エアギャップ構造Ｇ２の基板１に平行な方向の幅を制御することにより、誘電率εを対応して制御でき、更に、寄生容量の容量値への制御を実現する。このようにして、セルアレイ領域Ｒ１及び周辺回路領域Ｒ２内のトランジスタデバイスの寄生容量を均衡させて、両者を一致させることができる。それにより、セルアレイ領域Ｒ１及び周辺回路領域Ｒ２内のトランジスタデバイスを、所定のターンオンスピード比によってターンオンするように制御し得、寄生容量のサイズの不一致による半導体構造デバイスの性能への影響の出現を抑制する。

【0120】

以上に記載された実施例の各技術的特徴は、任意に組み合わせることができ、説明を簡潔にするために、上記の実施例の各技術的特徴のすべての可能な組み合わせについては説明されていないが、これらの技術的特徴の組み合わせに矛盾がない限り、すべて本明細書の範囲に含まれると見なすべきである。

【0121】

以上に記載された実施例は、本発明のいくつかの実施形態のみを表し、それらの説明は、より具体的かつ詳細であるが、本発明の保護範囲を限定するものとして解釈されるべきではない。当業者にとって、本発明の原理から逸脱することなく、いくつかの改善または修正を加えることもでき、これらの改善及び修正も本発明の保護範囲と見なされるべきであることに留意されたい。したがって、本発明の保護範囲は、添付の特許請求の範囲を基準とすべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】