特許 7629148 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2025-02-03

(45)【発行日】2025-02-12

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/60 20060101AFI20250204BHJP

   H10D 30/66 20250101ALI20250204BHJP

   H10D 84/80 20250101ALI20250204BHJP

   H10D 84/83 20250101ALI20250204BHJP

【ＦＩ】

H01L21/60 311S

H01L21/92 602J

H01L21/92 602Q

H01L21/92 602R

H10D30/66 102E

H10D30/66 102G

H10D30/66 103Q

H10D30/66 201C

H10D84/80 202A

H10D84/83 A

【請求項の数】 15

(21)【出願番号】P 2024562919

(86)(22)【出願日】2023-12-19

(86)【国際出願番号】 JP2023045572

【審査請求日】2024-10-23

(31)【優先権主張番号】63/491,332

(32)【優先日】2023-03-21

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】520133916

【氏名又は名称】ヌヴォトンテクノロジージャパン株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】中村 浩尚

(72)【発明者】

【氏名】木村 晃

(72)【発明者】

【氏名】江口 宗博

(72)【発明者】

【氏名】油井 隆

【審査官】安田 雅彦

(56)【参考文献】

【文献】特開２０１９－１２９３０８（ＪＰ，Ａ）

【文献】国際公開第２０１９／２４４３８４（ＷＯ，Ａ１）

【文献】特開２００９－２６６９７２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／６０

Ｈ１０Ｄ ３０／６６

Ｈ１０Ｄ ８４／４０

Ｈ１０Ｄ ８４／８０－８０／８３

Ｈ１０Ｄ ３０／０１

Ｈ１０Ｄ １２／００－１２／０１

(57)【特許請求の範囲】

【請求項1】

フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
前記半導体装置は、前記半導体装置の平面視において、第１の方向に長辺が延伸し、第２の方向に短辺が延伸する長方形の半導体チップを備え、
前記半導体チップは、
半導体基板を有する半導体層と、
前記平面視において、前記半導体チップを面積で二等分する一方である第１の領域の前記半導体層に形成された第１の縦型ＭＯＳトランジスタと、他方である第２の領域の前記半導体層に形成された第２の縦型ＭＯＳトランジスタとを備え、
前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
前記第１の領域と前記第２の領域との境界線は、前記第２の方向に延伸する線分であり、
前記第１の縦型ＭＯＳトランジスタは、前記第１の領域における前記半導体チップの上面に、第１のゲートパッドと、複数の第１のソースパッドとを備え、
前記第２の縦型ＭＯＳトランジスタは、前記第２の領域における前記半導体チップの上面に、第２のゲートパッドと、複数の第２のソースパッドとを備え、
前記平面視において、前記第１のゲートパッド、前記複数の第１のソースパッド、前記第２のゲートパッド、および、前記複数の第２のソースパッドは、直径３７８［μｍ］未満の円形であって、
前記半導体チップの上面に、前記平面視において、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドのうちの、４個以上２ｎｘ個以下のソースパッドが、それぞれの中心が前記第１の方向に直線状に並んで配置される複数の第１の列状配置領域と、前記複数の第１のソースパッド、または、前記複数の第２のソースパッドのうちの、２個以上ｎｙ個以下のソースパッドが、それぞれの中心が前記第２の方向に直線状に並んで配置される複数の第２の列状配置領域とが配置され、
前記平面視において、前記複数の第１の列状配置領域のそれぞれの幅は、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドの直径のうちの最大の直径と等しく、前記複数の第２の列状配置領域のそれぞれの幅は、当該第２の列状配置領域に配置された前記２個以上ｎｙ個以下のソースパッドの直径のうちの最大の直径と等しく、
前記平面視において、前記長辺の長さをＬｘ［μｍ］、前記短辺の長さをＬｙ［μｍ］、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドの直径のうちの最大の直径をｒｓ［μｍ］とすると、
ｎｘは、ｎｘ＜１／３×（Ｌｘ／ｒｓ－３）の関係が成立する最大の２以上の整数であり、
ｎｙは、ｎｙ＜２／３×（Ｌｙ／ｒｓ－１）の関係が成立する最大の２以上の整数であり、
前記平面視において、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドの最近接距離、ならびに、前記複数の第２の列状配置領域の最近接距離は、ｒｓ／２［μｍ］以上であり、前記第１のゲートパッドの直径、および、前記第２のゲートパッドの直径は、ｒｓ［μｍ］であり、
前記第１のゲートパッドは、前記平面視において、前記複数の第２の列状配置領域のうちの、前記第１の領域において前記境界線に最近接する第２の列状配置領域よりも、前記境界線から離れて配置され、
前記第２のゲートパッドは、前記平面視において、前記複数の第２の列状配置領域のうちの、前記第２の領域において前記境界線に最近接する第２の列状配置領域よりも、前記境界線から離れて配置され、
前記半導体装置は、さらに、前記第１のゲートパッド、前記複数の第１のソースパッド、前記第２のゲートパッド、および、前記複数の第２のソースパッドのそれぞれの真上の位置においてそれぞれに１対１で接触して接続された複数のボール型のバンプ電極を備える
半導体装置。

【請求項2】

前記平面視において、前記複数の第１の列状配置領域の最近接距離は、ｒｓ／２［μｍ］以上である
請求項１に記載の半導体装置。

【請求項3】

前記平面視において、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドの直径は、ｒｓ［μｍ］である
請求項１または請求項２に記載の半導体装置。

【請求項4】

前記平面視において、前記複数の第１の列状配置領域のそれぞれにおいて、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドの直径は、前記第１の領域において、前記境界線から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に減少し、前記第２の領域において、前記境界線から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に減少する
請求項１に記載の半導体装置。

【請求項5】

前記平面視において、前記複数の第１の列状配置領域のそれぞれにおいて、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドの最近接距離は、前記第１の領域において、前記境界線から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に増加し、前記第２の領域において、前記境界線から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に増加する
請求項４に記載の半導体装置。

【請求項6】

前記平面視において、前記複数の第２の列状配置領域のうち、前記境界線を挟んで最近接で対向する第２の列状配置領域のそれぞれにおいて、前記２個以上ｎｙ個以下のソースパッドの直径は、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドの直径のうちの最小の直径と等しい
請求項１に記載の半導体装置。

【請求項7】

前記平面視において、前記複数の第１の列状配置領域のそれぞれにおいて、前記複数のボール型のバンプ電極のうちの、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドのそれぞれの真上に位置するボール型のバンプ電極の、前記半導体チップの上面からの高さは、前記第１の領域において、前記境界線から最も離れたボール型のバンプ電極から、最も近いボール型のバンプ電極に向かう方向において、単調に増加し、前記第２の領域において、前記境界線から最も離れたボール型のバンプ電極から、最も近いボール型のバンプ電極に向かう方向において、単調に増加する
請求項１に記載の半導体装置。

【請求項8】

前記平面視において、前記複数の第１の列状配置領域のそれぞれにおいて、前記複数のボール型のバンプ電極のうちの、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドのそれぞれの真上に位置するボール型のバンプ電極の表面積は、前記第１の領域において、前記境界線から最も離れたボール型のバンプ電極から、最も近いボール型のバンプ電極に向かう方向において、単調に増加し、前記第２の領域において、前記境界線から最も離れたボール型のバンプ電極から、最も近いボール型のバンプ電極に向かう方向において、単調に増加する
請求項１に記載の半導体装置。

【請求項9】

前記平面視において、前記複数の第２の列状配置領域のうち、前記境界線を挟んで最近接で対向する第２の列状配置領域のそれぞれにおいて、前記２個以上ｎｙ個以下のソースパッドは、ｎｙ個である
請求項３に記載の半導体装置。

【請求項10】

前記平面視において、
前記第１のゲートパッドと、前記複数の第１のソースパッドのうち、前記第１のゲートパッドに最近接する第１のソースパッドとの距離は、ｒｓ［μｍ］以上であり、かつ、前記複数の第１のソースパッドの最近接距離よりも大きく、
前記第２のゲートパッドと、前記複数の第２のソースパッドのうち、前記第２のゲートパッドに最近接する第２のソースパッドとの距離は、ｒｓ［μｍ］以上であり、かつ、前記複数の第２のソースパッドの最近接距離よりも大きい
請求項９に記載の半導体装置。

【請求項11】

前記平面視において、
前記複数の第２の列状配置領域のそれぞれにおける、前記２個以上ｎｙ個以下のソースパッドのうちの、互いに隣接するソースパッド間の距離のうちの最長の距離である隣接最長距離は、前記第１の領域において、前記複数の第２の列状配置領域のうちの、前記境界線から最も離れた第２の列状配置領域から、最も近い第２の列状配置領域に向かう方向において単調に減少し、前記第２の領域において、前記複数の第２の列状配置領域のうちの、前記境界線から最も離れた第２の列状配置領域から、最も近い第２の列状配置領域に向かう方向において単調に減少し、
前記複数の第１の列状配置領域のそれぞれにおける、前記４個以上２ｎｘ個以下のソースパッドの数は、前記複数の第１の列状配置領域のうちの、（１）前記長辺のうちの一方の長辺までの距離の方が、他方の長辺までの距離よりも短い２以上の第１の列状配置領域については、前記一方の長辺に最も近い第１の列状配置領域から、最も遠い第１の列状配置領域に向かう方向において、単調に減少し、（２）前記他方の長辺までの距離の方が、前記一方の長辺までの距離よりも短い２以上の第１の列状配置領域については、前記他方の長辺に最も近い第１の列状配置領域から、最も遠い第１の列状配置領域に向かう方向において、単調に減少する
請求項１０に記載の半導体装置。

【請求項12】

前記平面視において、
前記複数の第１の列状配置領域のうちの、互いに隣接する第１の列状配置領域の一方の第１の列状配置領域における、前記４個以上２ｎｘ個以下のソースパッドのそれぞれの前記第２の方向における位置は、前記互いに隣接する第１の列状配置領域の他方の第１の列状配置領域における、前記４個以上２ｎｘ個以下のソースパッドのいずれの前記第２の方向における位置とも一致しない
請求項１に記載の半導体装置。

【請求項13】

ｒｓは、１９６以上２２６以下、または、２５０以上２８０以下である
請求項３に記載の半導体装置。

【請求項14】

前記平面視において、前記複数の第１の列状配置領域のそれぞれにおいて、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドのうち、前記第１の領域において前記境界線から最も離れたソースパッドの直径、および、前記第２の領域において前記境界線から最も離れたソースパッドの直径は、２５０［μｍ］以上２８０［μｍ］以下であり、前記第１の領域において前記境界線に最も近いソースパッドの直径、および、前記第２の領域において前記境界線に最も近いソースパッドの直径は、１９６［μｍ］以上２２６［μｍ］以下である
請求項４に記載の半導体装置。

【請求項15】

ｒｓは１５０よりも大きく、
前記複数のボール型のバンプ電極の、前記半導体チップの上面からの高さは、７０［μｍ］以上１３０［μｍ］以下であり、
前記複数のボール型のバンプ電極の、前記半導体チップの上面と平行な平面による断面積は、前記半導体チップの上面に近い方から遠い方へ向けて単調に減少する
請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

従来、半導体装置が知られている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０２１－００５７３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

近年、半導体チップを実装基板に実装し、半導体チップと実装基板との間にアンダーフィル材を充填するケースが増えている。

【0005】

そこで、本開示は、半導体チップを備える半導体装置であって、半導体装置を実装基板に実装した後で、半導体チップと実装基板との間にアンダーフィル材を充填することに適した半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、前記半導体装置は、前記半導体装置の平面視において、第１の方向に長辺が延伸し、第２の方向に短辺が延伸する長方形の半導体チップを備え、前記半導体チップは、半導体基板を有する半導体層と、前記平面視において、前記半導体チップを面積で二等分する一方である第１の領域の前記半導体層に形成された第１の縦型ＭＯＳトランジスタと、他方である第２の領域の前記半導体層に形成された第２の縦型ＭＯＳトランジスタとを備え、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記第１の領域と前記第２の領域との境界線は、前記第２の方向に延伸する線分であり、前記第１の縦型ＭＯＳトランジスタは、前記第１の領域における前記半導体チップの上面に、第１のゲートパッドと、複数の第１のソースパッドとを備え、前記第２の縦型ＭＯＳトランジスタは、前記第２の領域における前記半導体チップの上面に、第２のゲートパッドと、複数の第２のソースパッドとを備え、前記平面視において、前記第１のゲートパッド、前記複数の第１のソースパッド、前記第２のゲートパッド、および、前記複数の第２のソースパッドは、直径３７８［μｍ］未満の円形であって、前記半導体チップの上面に、前記平面視において、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドのうちの、４個以上２ｎｘ個以下のソースパッドが、それぞれの中心が前記第１の方向に直線状に並んで配置される複数の第１の列状配置領域と、前記複数の第１のソースパッド、または、前記複数の第２のソースパッドのうちの、２個以上ｎｙ個以下のソースパッドが、それぞれの中心が前記第２の方向に直線状に並んで配置される複数の第２の列状配置領域とが配置され、前記平面視において、前記複数の第１の列状配置領域のそれぞれの幅は、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドの直径のうちの最大の直径と等しく、前記複数の第２の列状配置領域のそれぞれの幅は、当該第２の列状配置領域に配置された前記２個以上ｎｙ個以下のソースパッドの直径のうちの最大の直径と等しく、前記平面視において、前記長辺の長さをＬｘ［μｍ］、前記短辺の長さをＬｙ［μｍ］、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドの直径のうちの最大の直径をｒｓ［μｍ］とすると、ｎｘは、ｎｘ＜１／３×（Ｌｘ／ｒｓ－３）の関係が成立する最大の２以上の整数であり、ｎｙは、ｎｙ＜２／３×（Ｌｙ／ｒｓ－１）の関係が成立する最大の２以上の整数であり、前記平面視において、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドの最近接距離、ならびに、前記複数の第２の列状配置領域の最近接距離は、ｒｓ／２［μｍ］以上であり、前記第１のゲートパッドの直径、および、前記第２のゲートパッドの直径は、ｒｓ［μｍ］であり、前記第１のゲートパッドは、前記平面視において、前記複数の第２の列状配置領域のうちの、前記第１の領域において前記境界線に最近接する第２の列状配置領域よりも、前記境界線から離れて配置され、前記第２のゲートパッドは、前記平面視において、前記複数の第２の列状配置領域のうちの、前記第２の領域において前記境界線に最近接する第２の列状配置領域よりも、前記境界線から離れて配置され、前記半導体装置は、さらに、前記第１のゲートパッド、前記複数の第１のソースパッド、前記第２のゲートパッド、および、前記複数の第２のソースパッドのそれぞれの真上の位置においてそれぞれに１対１で接触して接続された複数のボール型のバンプ電極を備える。

【発明の効果】

【0007】

本開示の一態様に係る半導体装置によると、半導体装置を実装基板に実装した後で、半導体チップと実装基板との間にアンダーフィル材を充填することに適した半導体装置が提供される。

【図面の簡単な説明】

【0008】

【図1】図１は、実施の形態に係る半導体装置の構造の一例を示す斜視図である。

【図2】図２は、実施の形態に係る半導体装置が実施の形態に係る実装基板に実装されている様子の一例を模式的に示す断面図である。

【図3】図３は、実施の形態に係る半導体装置の構造の一例を示す平面図である。

【図4】図４は、実施の形態に係る半導体装置の構造の一例を示す断面図である。

【図5】図５は、実施の形態に係る半導体チップの典型例の平面図である。

【図6】図６は、実施の形態に係るパッドの直径と、実施の形態に係る熱処理後のボール型のバンプ電極の高さとの関係を示す模式図である。

【図7A】図７Ａは、実施の形態に係る、第１のゲートパッドと複数の第１のソースパッドとの位置関係の一例、および、第２のゲートパッドと複数の第２のソースパッドとの位置関係の一例を示す平面図である。

【図7B】図７Ｂは、実施の形態に係る、第１のゲートパッドと複数の第１のソースパッドとの位置関係の一例、および、第２のゲートパッドと複数の第２のソースパッドとの位置関係の一例を示す平面図である。

【図8】図８は、実施の形態に係る第２の列状配置領域における、ソースパッドの隣接最長距離を示す平面図である。

【図9A】図９Ａは、実施の形態に係る熱処理後のボール型のバンプ電極の断面の一例を示す断面図である。

【図9B】図９Ｂは、実施の形態に係る熱処理後のボール型のバンプ電極の断面の一例を示す断面図である。

【図10】図１０は、実施の形態に係る、パッドの直径と、熱処理後のボール型のバンプ電極の高さと、熱処理前のボール型のバンプ電極の直径との関係を示す一覧表である。

【図11A】図１１Ａは、実施の形態に係る、ソースパッドの直径と、第２の列状配置領域に配置可能なソースパッドの個数との関係を示す折れ線グラフである。

【図11B】図１１Ｂは、実施の形態に係る、ソースパッドの直径と、半導体チップの上面の面積に対する、ソースパッドの総面積の占有率との関係を示す折れ線グラフである。

【図12】図１２は、実施の形態に係る半導体装置の構造の他の一例を示す平面図である。

【図13】図１３は、実施の形態に係る半導体装置の構造の他の一例を示す平面図である。

【図14】図１４は、実施の形態に係る半導体装置の構造の他の一例を示す平面図である。

【発明を実施するための形態】

【0009】

（本開示の一態様を得るに至った経緯）
従来、リチウムイオン電池の過充電保護、または／および、過放電保護の目的で使用される、ドレインを共有するデュアル構成の縦型ＭＯＳトランジスタからなる半導体チップが知られている。

【0010】

このような半導体チップには、比較的大きな電流が流れる。このため、半導体チップに流れる電流の電流経路の抵抗の低減、および、半導体チップの放熱性の向上が望まれる。

【0011】

一方で、上述したように、近年、半導体チップを実装基板に実装した後で、半導体チップと実装基板との間にアンダーフィル材を充填するケースが増えている。

【0012】

半導体チップと実装基板との間にアンダーフィル材を適切に充填するためには、半導体チップの実装面に、ボール型のバンプ電極を設置することが有効な施策となる。

【0013】

しかしながら、アンダーフィル材の浸透性を高めるために、ボール型のバンプ電極の間隔を広げると、半導体チップに流れる電流の電流経路の抵抗が大きくなり、また、半導体チップの放熱性が低下してしまう。逆に、半導体チップに流れる電流の電流経路の抵抗を低減するために、または／および、半導体チップの放熱性を向上させるために、ボール型のバンプ電極の間隔を狭めると、アンダーフィル材の浸透性が低下してしまう。

【0014】

そこで、発明者らは、ドレインを共有するデュアル構成の縦型ＭＯＳトランジスタからなる半導体チップを実装基板に実装した後の、アンダーフィル材の浸透を高めると共に、半導体チップに流れる電流の電流経路の高抵抗化を抑制し、半導体チップの放熱性の低下を抑制することができる半導体装置について、鋭意、実験、検討を行った。

【0015】

その結果、発明者らは、下記本開示に係る半導体装置に想到した。

【0016】

本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、前記半導体装置は、前記半導体装置の平面視において、第１の方向に長辺が延伸し、第２の方向に短辺が延伸する長方形の半導体チップを備え、前記半導体チップは、半導体基板を有する半導体層と、前記平面視において、前記半導体チップを面積で二等分する一方である第１の領域の前記半導体層に形成された第１の縦型ＭＯＳトランジスタと、他方である第２の領域の前記半導体層に形成された第２の縦型ＭＯＳトランジスタとを備え、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記第１の領域と前記第２の領域との境界線は、前記第２の方向に延伸する線分であり、前記第１の縦型ＭＯＳトランジスタは、前記第１の領域における前記半導体チップの上面に、第１のゲートパッドと、複数の第１のソースパッドとを備え、前記第２の縦型ＭＯＳトランジスタは、前記第２の領域における前記半導体チップの上面に、第２のゲートパッドと、複数の第２のソースパッドとを備え、前記平面視において、前記第１のゲートパッド、前記複数の第１のソースパッド、前記第２のゲートパッド、および、前記複数の第２のソースパッドは、直径３７８［μｍ］未満の円形であって、前記半導体チップの上面に、前記平面視において、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドのうちの、４個以上２ｎｘ個以下のソースパッドが、それぞれの中心が前記第１の方向に直線状に並んで配置される複数の第１の列状配置領域と、前記複数の第１のソースパッド、または、前記複数の第２のソースパッドのうちの、２個以上ｎｙ個以下のソースパッドが、それぞれの中心が前記第２の方向に直線状に並んで配置される複数の第２の列状配置領域とが配置され、前記平面視において、前記複数の第１の列状配置領域のそれぞれの幅は、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドの直径のうちの最大の直径と等しく、前記複数の第２の列状配置領域のそれぞれの幅は、当該第２の列状配置領域に配置された前記２個以上ｎｙ個以下のソースパッドの直径のうちの最大の直径と等しく、前記平面視において、前記長辺の長さをＬｘ［μｍ］、前記短辺の長さをＬｙ［μｍ］、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドの直径のうちの最大の直径をｒｓ［μｍ］とすると、ｎｘは、ｎｘ＜１／３×（Ｌｘ／ｒｓ－３）の関係が成立する最大の２以上の整数であり、ｎｙは、ｎｙ＜２／３×（Ｌｙ／ｒｓ－１）の関係が成立する最大の２以上の整数であり、前記平面視において、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドの最近接距離、ならびに、前記複数の第２の列状配置領域の最近接距離は、ｒｓ／２［μｍ］以上であり、前記第１のゲートパッドの直径、および、前記第２のゲートパッドの直径は、ｒｓ［μｍ］であり、前記第１のゲートパッドは、前記平面視において、前記複数の第２の列状配置領域のうちの、前記第１の領域において前記境界線に最近接する第２の列状配置領域よりも、前記境界線から離れて配置され、前記第２のゲートパッドは、前記平面視において、前記複数の第２の列状配置領域のうちの、前記第２の領域において前記境界線に最近接する第２の列状配置領域よりも、前記境界線から離れて配置され、前記半導体装置は、さらに、前記第１のゲートパッド、前記複数の第１のソースパッド、前記第２のゲートパッド、および、前記複数の第２のソースパッドのそれぞれの真上の位置においてそれぞれに１対１で接触して接続された複数のボール型のバンプ電極を備える。

【0017】

上記構成の半導体装置によると、半導体装置をフェイスダウンで実装基板に実装した状態において、半導体チップと実装基板との間に、第２の方向に延伸するストレートな隙間が確保される。これにより、これらストレートな隙間を通って、半導体チップと実装基板との間にアンダーフィル材を流し込むことができる。

【0018】

また、一般に、長方形状である半導体チップを備える半導体装置を、リフローによりフェイスダウンで実装基板に実装する場合には、リフロー時の熱により、半導体チップが、半導体チップの長辺方向である第１の方向に沿って中央部が実装基板から離れる方向に湾曲することがあることが知られている。

【0019】

これに対して、上記構成の半導体装置によると、確保されるストレートな隙間は、第１の方向に直交する第２の方向に延伸する。このため、例えば、半導体装置を実装基板に実装する際に、半導体チップが第１の方向に沿って中央部が実装基板から離れる方向に湾曲したとしても、第１の方向に直交する第２の方向に延伸するストレートな隙間を通って、半導体チップと実装基板との間にアンダーフィル材を流し込むことができる。

【0020】

このため、上記構成の半導体装置によると、半導体装置を実装基板に実装する際に、半導体チップが湾曲するかしないかに関わらず、アンダーフィル材の浸透を高めることができる。

【0021】

また、上記構成の半導体装置によると、複数の第１のソースパッドおよび複数の第２のソースパッドの真上に備える複数のボール型のバンプ電極を比較的多く確保することができる。

【0022】

このため、上記構成の半導体装置によると、半導体装置を実装基板に実装した後で、半導体チップに流れる電流の電流経路の高抵抗化を抑制すること、および、半導体チップの放熱性の低下を抑制することができる。

【0023】

このように、上記構成の半導体装置によると、半導体装置を実装基板に実装した後の、アンダーフィル材の浸透を高めると共に、半導体チップに流れる電流の電流経路の高抵抗化を抑制し、半導体チップの放熱性の低下を抑制することができる。

【0024】

したがって、上記構成の半導体装置によると、半導体装置を実装基板に実装した後で、半導体チップと実装基板との間にアンダーフィル材を充填することに適した半導体装置が提供される。

【0025】

また、前記平面視において、前記複数の第１の列状配置領域の最近接距離は、ｒｓ／２［μｍ］以上であるとしてもよい。

【0026】

これにより、半導体装置をフェイスダウンで実装基板に実装した状態において、半導体チップと実装基板との間に、さらに、第１の方向に延伸するストレートな隙間が確保される。

【0027】

したがって、半導体装置を実装基板に実装した後で、さらに、アンダーフィル材の浸透を高めることができる。

【0028】

また、前記平面視において、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドの直径は、ｒｓ［μｍ］であるとしてもよい。

【0029】

これにより、半導体装置をフェイスダウンで実装基板に実装した状態において、さらに、半導体チップに流れる電流の電流経路の高抵抗化を抑制し、半導体チップの放熱性の低下を抑制することができる。

【0030】

また、前記平面視において、前記複数の第１の列状配置領域のそれぞれにおいて、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドの直径は、前記第１の領域において、前記境界線から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に減少し、前記第２の領域において、前記境界線から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に減少するとしてもよい。

【0031】

一般に、ボール型のバンプ電極を円形のパッドの上に配置した状態で、ボール型のバンプ電極と円形のパッドとを接合させるために熱処理を行うと、熱処理後のボール型のバンプ電極の、半導体チップ表面からの高さは、円形のパッドの直径が減少すればするほど高くなる。

【0032】

このため、上記構成の半導体装置によると、半導体装置を実装基板に実装する際において、半導体チップが、第１の方向に沿って中央部が実装基板から離れる方向に湾曲する場合に、第１の方向と第２の方向とに直交する方向を第３の方向とすると、第１の列状配置領域のそれぞれにおいて、ソースパッドのそれぞれの真上の位置のボール型のバンプ電極の、第３の方向における最高点の位置を比較的揃えることができる。

【0033】

また、前記平面視において、前記複数の第１の列状配置領域のそれぞれにおいて、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドの最近接距離は、前記第１の領域において、前記境界線から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に増加し、前記第２の領域において、前記境界線から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に増加するとしてもよい。

【0034】

上述した通り、一般に、ボール型のバンプ電極を円形のパッドの上に配置した状態で、ボール型のバンプ電極と円形のパッドとを接合させるために熱処理を行うと、熱処理後のボール型のバンプ電極の、半導体チップ表面からの高さは、円形のパッドの直径が減少すればするほど高くなる。また、円形のパッドの中心間の距離が等しい場合には、円形のパッドの最近接距離は、円形のパッドの直径が減少すればするほど大きくなる。すなわち、この場合、ボール型のバンプ電極の、半導体チップ表面からの高さは、パッドの最近接距離が増加すればするほど高くなると言える。

【0035】

このため、上記構成の半導体装置によると、半導体装置を実装基板に実装する際において、半導体チップが、第１の方向に沿って中央部が実装基板から離れる方向に湾曲する場合に、第１の方向と第２の方向とに直交する方向を第３の方向とすると、第１の列状配置領域のそれぞれにおいて、ソースパッドのそれぞれの真上の位置のボール型のバンプ電極の、第３の方向における最高点の位置を比較的揃えることができる。

【0036】

また、前記平面視において、前記複数の第２の列状配置領域のうち、前記境界線を挟んで最近接で対向する第２の列状配置領域のそれぞれにおいて、前記２個以上ｎｙ個以下のソースパッドの直径は、前記複数の第１のソースパッド、および、前記複数の第２のソースパッドの直径のうちの最小の直径と等しいとしてもよい。

【0037】

上述した通り、一般に、ボール型のバンプ電極を円形のパッドの上に配置した状態で、ボール型のバンプ電極と円形のパッドとを接合させるために熱処理を行うと、熱処理後のボール型のバンプ電極の、半導体チップ表面からの高さは、円形のパッドの直径が減少すればするほど高くなる。

【0038】

このため、上記構成の半導体装置によると、半導体装置を実装基板に実装する際において、半導体チップが、第１の方向に沿って中央部が実装基板から離れる方向に湾曲する場合に、第１の方向と第２の方向とに直交する方向を第３の方向とすると、第１の列状配置領域のそれぞれにおいて、ソースパッドのそれぞれの真上の位置のボール型のバンプ電極の、第３の方向における最高点の位置を比較的揃えることができる。

【0039】

また、前記平面視において、前記複数の第１の列状配置領域のそれぞれにおいて、前記複数のボール型のバンプ電極のうちの、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドのそれぞれの真上に位置するボール型のバンプ電極の、前記半導体チップの上面からの高さは、前記第１の領域において、前記境界線から最も離れたボール型のバンプ電極から、最も近いボール型のバンプ電極に向かう方向において、単調に増加し、前記第２の領域において、前記境界線から最も離れたボール型のバンプ電極から、最も近いボール型のバンプ電極に向かう方向において、単調に増加するとしてもよい。

【0040】

これにより、半導体装置を実装基板に実装する際において、半導体チップが、第１の方向に沿って中央部が実装基板から離れる方向に湾曲する場合に、第１の方向と第２の方向とに直交する方向を第３の方向とすると、第１の列状配置領域のそれぞれにおいて、ソースパッドのそれぞれの真上の位置のボール型のバンプ電極の、第３の方向における最高点の位置を比較的揃えることができる。

【0041】

また、前記平面視において、前記複数の第１の列状配置領域のそれぞれにおいて、前記複数のボール型のバンプ電極のうちの、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドのそれぞれの真上に位置するボール型のバンプ電極の表面積は、前記第１の領域において、前記境界線から最も離れたボール型のバンプ電極から、最も近いボール型のバンプ電極に向かう方向において、単調に増加し、前記第２の領域において、前記境界線から最も離れたボール型のバンプ電極から、最も近いボール型のバンプ電極に向かう方向において、単調に増加するとしてもよい。

【0042】

上述した通り、一般に、ボール型のバンプ電極を円形のパッドの上に配置した状態で、ボール型のバンプ電極と円形のパッドとを接合させるために熱処理を行うと、熱処理後のボール型のバンプ電極の、半導体チップ表面からの高さは、円形のパッドの直径が減少すればするほど高くなる。また、一般に、ボール型のバンプ電極は、半導体チップ表面のからの高さが高くなるほど、その表面積が増加する。すなわち、ボール型のバンプ電極は、表面積が大きければ大きいほど、半導体チップ表面からの高さは高くなると言える。

【0043】

このため、上記構成の半導体装置によると、半導体装置を実装基板に実装する際において、半導体チップが、第１の方向に沿って中央部が実装基板から離れる方向に湾曲する場合に、第１の方向と第２の方向とに直交する方向を第３の方向とすると、第１の列状配置領域のそれぞれにおいて、ソースパッドのそれぞれの真上の位置のボール型のバンプ電極の、第３の方向における最高点の位置を比較的揃えることができる。

【0044】

また、前記平面視において、前記複数の第２の列状配置領域のうち、前記境界線を挟んで最近接で対向する第２の列状配置領域のそれぞれにおいて、前記２個以上ｎｙ個以下のソースパッドは、ｎｙ個であるとしてもよい。

【0045】

上記構成の半導体装置において、半導体チップに流れる電流の電流経路のうち、複数の第２の列状配置領域のうち、境界線を挟んで最近接で対向する第２の列状配置領域に配置されたソースパッドを介して半導体チップに流れる電流の電流経路が、半導体チップ内において最も短い。

【0046】

このため、上記構成のように、複数の第２の列状配置領域のうち、境界線を挟んで最近接で対向する第２の列状配置領域に配置されたソースパッドの個数を、２個以上ｎｙ個以下のうちの最大の個数であるｎｙとすることで、半導体装置を実装基板に実装した後で、半導体チップに流れる電流の電流経路の高抵抗化を抑制することができる。

【0047】

また、前記平面視において、前記第１のゲートパッドと、前記複数の第１のソースパッドのうち、前記第１のゲートパッドに最近接する第１のソースパッドとの距離は、ｒｓ［μｍ］以上であり、かつ、前記複数の第１のソースパッドの最近接距離よりも大きく、前記第２のゲートパッドと、前記複数の第２のソースパッドのうち、前記第２のゲートパッドに最近接する第２のソースパッドとの距離は、ｒｓ［μｍ］以上であり、かつ、前記複数の第２のソースパッドの最近接距離よりも大きいとしてもよい。

【0048】

これにより、第１のゲートパッドと複数の第１のソースパッドのいずれかとの短絡、および、第２のゲートパッドと複数の第２のソースパッドのいずれかとの短絡を抑制することができる。

【0049】

また、前記平面視において、前記複数の第２の列状配置領域のそれぞれにおける、前記２個以上ｎｙ個以下のソースパッドのうちの、互いに隣接するソースパッド間の距離のうちの最長の距離である隣接最長距離は、前記第１の領域において、前記複数の第２の列状配置領域のうちの、前記境界線から最も離れた第２の列状配置領域から、最も近い第２の列状配置領域に向かう方向において単調に減少し、前記第２の領域において、前記複数の第２の列状配置領域のうちの、前記境界線から最も離れた第２の列状配置領域から、最も近い第２の列状配置領域に向かう方向において単調に減少し、前記複数の第１の列状配置領域のそれぞれにおける、前記４個以上２ｎｘ個以下のソースパッドの数は、前記複数の第１の列状配置領域のうちの、（１）前記長辺のうちの一方の長辺までの距離の方が、他方の長辺までの距離よりも短い２以上の第１の列状配置領域については、前記一方の長辺に最も近い第１の列状配置領域から、最も遠い第１の列状配置領域に向かう方向において、単調に減少し、（２）前記他方の長辺までの距離の方が、前記一方の長辺までの距離よりも短い２以上の第１の列状配置領域については、前記他方の長辺に最も近い第１の列状配置領域から、最も遠い第１の列状配置領域に向かう方向において、単調に減少するとしてもよい。

【0050】

また、前記平面視において、前記複数の第１の列状配置領域のうちの、互いに隣接する第１の列状配置領域の一方の第１の列状配置領域における、前記４個以上２ｎｘ個以下のソースパッドのそれぞれの前記第２の方向における位置は、前記互いに隣接する第１の列状配置領域の他方の第１の列状配置領域における、前記４個以上２ｎｘ個以下のソースパッドのいずれの前記第２の方向における位置とも一致しないとしてもよい。

【0051】

また、ｒｓは、１９６以上２２６以下、または、２５０以上２８０以下であるとしてもよい。

【0052】

また、前記平面視において、前記複数の第１の列状配置領域のそれぞれにおいて、当該第１の列状配置領域に配置された前記４個以上２ｎｘ個以下のソースパッドのうち、前記第１の領域において前記境界線から最も離れたソースパッドの直径、および、前記第２の領域において前記境界線から最も離れたソースパッドの直径は、２５０［μｍ］以上２８０［μｍ］以下であり、前記第１の領域において前記境界線に最も近いソースパッドの直径、および、前記第２の領域において前記境界線に最も近いソースパッドの直径は、１９６［μｍ］以上２２６［μｍ］以下であるとしてもよい。

【0053】

また、ｒｓは１５０よりも大きく、前記複数のボール型のバンプ電極の、前記半導体チップの上面からの高さは、７０［μｍ］以上１３０［μｍ］以下であり、前記複数のボール型のバンプ電極の、前記半導体チップの上面と平行な平面による断面積は、前記半導体チップの上面に近い方から遠い方へ向けて単調に減少するとしてもよい。

【0054】

以下、本開示の一態様に係る半導体装置の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。

【0055】

本開示において、第１の要素と第２の要素との距離とは、第１の要素の外周上の任意の点と、第２の要素の外周上の任意の点との間の距離のうちの、最も短い距離のことをいう。

【0056】

また、本開示において、複数の要素間の最近接距離とは、複数の要素のうちの、全ての２つの要素の組み合わせのそれぞれにおける当該２つの要素間の距離のうちの、最も短い距離のことをいう。

【0057】

また、本開示において、単調に変化するとは、広義の単調増加する関数であるまたは広義の単調減少する関数であることを意味する。すなわち、広義の単調増加する関数とは、ｘ１＜ｘ２の場合にｆ（ｘ１）≦ｆ（ｘ２）となる関数ｆ（ｘ）のことを言い、広義の単調減少する関数とは、ｘ１＜ｘ２の場合にｆ（ｘ１）≧ｆ（ｘ２）となる関数ｆ（ｘ）のことをいう。

【0058】

（実施の形態）
＜半導体装置の構造＞
以下、実施の形態に係る半導体装置の構造について説明する。実施の形態に係る半導体装置は、ドレインを共有する２個の縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが形成されたデュアル構成の半導体チップと、複数のボール型のバンプ電極とを備える半導体デバイスである。上記２個の縦型ＭＯＳトランジスタは、例えば、いわゆるトレンチ型ＭＯＳトランジスタである。ここでは、上記２個の縦型ＭＯＳトランジスタが、いわゆるトレンチ型ＭＯＳトランジスタであるとして説明する。

【0059】

図１は、実施の形態に係る半導体装置１の構造の一例を示す斜視図である。図１に示すように、半導体装置１は、半導体チップ２と、半導体チップ２の上面に配置された複数のボール型のバンプ電極３とを備える。

【0060】

より具体的には、半導体装置１は、半導体チップ２の上面において、後述する第１のゲートパッド１１９、後述する複数の第１のソースパッド１１１、後述する第２のゲートパッド１２９、および、後述する複数の第２のソースパッド１２１のそれぞれの真上の位置においてそれぞれに１対１で接触して接続された、すなわち、接合された複数のボール型のバンプ電極３を備える。

【0061】

複数のボール型のバンプ電極３は、例えば、はんだボール材を熱処理して形成される。

【0062】

図２は、半導体装置１が実装基板５００に実装されている様子の一例を模式的に示す断面図である。図２に示すように、半導体装置１は、実装基板５００にフェイスダウン実装される。

【0063】

図２に示すように、半導体装置１が半導体チップ２の上面に複数のボール型のバンプ電極３を備えることにより、半導体装置１が実装基板５００に実装された状態において半導体チップ２と実装基板５００との間に隙間が確保される。このため、半導体装置１が実装基板５００に実装された状態において、半導体チップ２と実装基板５００との間に、アンダーフィル材を浸透させることができる。

【0064】

図３は、半導体装置１の構造の一例を示す平面図である。但し、図３は、複数のボール型のバンプ電極３の図示を省略した図面となっている。このため、図３は、半導体チップ２の平面図でもある。

【0065】

図３に示すように、半導体チップ２は、半導体装置１の平面視において、すなわち、半導体チップ２の平面視において、第１の方向（図３中のＸ軸方向）に長辺が延伸し、第２の方向（図３中のＹ軸方向）に短辺が延伸する長方形である。

【0066】

図４は、半導体装置１の構造の一例を示す断面図である。図４は、図３のＩ－Ｉにおける切断面を示す。

【0067】

図３、図４に示すように、半導体チップ２は、金属層３０と、半導体層４０と、酸化膜３４と、保護膜３５と、半導体チップ２の平面視において半導体チップ２を面積で二等分する一方である第１の領域Ａ１の半導体層４０に形成された第１の縦型ＭＯＳトランジスタ１０と、他方である第２の領域Ａ２の半導体層４０に形成された第２の縦型ＭＯＳトランジスタ２０とを備える。

【0068】

ここで、半導体装置１の平面視において、第１の領域Ａ１と第２の領域Ａ２との境界線９０は、第２の方向（図３中のＹ軸方向）に延伸する線分である。

【0069】

境界線９０とは、第１のソース電極１１の部分１３と、第２のソース電極２１の部分２３との間隔の中央位置をたどる仮想線と捉えてよい。また、有限の幅となるが、当該間隔そのものと捉えてよい。当該間隔の場合であっても、肉眼あるいは低倍率での外観では線として認識することができる。

【0070】

また、ここで、第１の縦型ＭＯＳトランジスタ１０は、第１の領域Ａ１に、第１のソース電極１１と、図３、図４において図示されない第１のゲート電極１９（後述する図５において図示される）とを備え、第２の縦型ＭＯＳトランジスタ２０は、第２の領域Ａ２に、第２のソース電極２１と、図３、図４において図示されない第２のゲート電極２９（後述する図５において図示される）とを備える。

【0071】

また、ここで、第１の縦型ＭＯＳトランジスタ１０は、第１の領域Ａ１における半導体チップ２の上面に、第１のゲートパッド１１９と、複数の第１のソースパッド１１１とを備え、第２の縦型ＭＯＳトランジスタ２０は、第２の領域Ａ２における半導体チップ２の上面に、第２のゲートパッド１２９と、複数の第２のソースパッド１２１とを備える。

【0072】

また、ここで、半導体装置１の平面視において、第１のゲートパッド１１９と、複数の第１のソースパッド１１１と、第２のゲートパッド１２９と、複数の第２のソースパッド１２１とは、直径３７８［μｍ］未満の円形である。

【0073】

本開示においては、半導体チップ２は、金属層３０を備えるとして説明をするが、半導体チップ２は、必ずしも金属層３０を備える構成に限定される必要はない。

【0074】

半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層されて構成される。

【0075】

半導体基板３２は、半導体層４０の下面側に配置され、第１導電型の不純物を含むシリコンからなる。

【0076】

低濃度不純物層３３は、半導体層４０の上面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。

【0077】

酸化膜３４は、半導体層４０の上面に配置され、低濃度不純物層３３に接触して形成される。

【0078】

保護膜３５は、第１の縦型ＭＯＳトランジスタ１０の上面、および、第２の縦型ＭＯＳトランジスタ２０の上面を被覆する保護膜であって、複数の開口部を有する。

【0079】

ここで、保護膜３５が、第１の縦型ＭＯＳトランジスタ１０の上面、および、第２の縦型ＭＯＳトランジスタ２０の上面を被覆するとは、半導体層４０の平面視において、開口部を除く半導体チップ２のほぼ全面で保護膜３５が製膜されている状態のことをいう。ここで、半導体チップ２のほぼ全面とは、半導体チップ２をウェーハからダイシングして切り出す際のダイシングマージンとして確保されたウェーハの領域のうち、ダイシング後の半導体チップ２の四辺にわずかに残った外周領域を除く、半導体チップ２の全面のことをいう。このため、この外周領域では、例外的に酸化膜３４が半導体チップ２の上面に露出している。

【0080】

また、本開示でいう保護膜３５の開口部とは、半導体装置１の平面視において、開口部の外周の全長が保護膜３５で閉じている形状のことをいう。このため、半導体装置１の平面視において、開口部の外周の一部が、上記例外的に酸化膜３４が半導体チップ２の上面に露出している外周領域と重複する形状は、本開示でいう保護膜３５の開口部には該当しない。

【0081】

金属層３０は、半導体基板３２の下面に接触して形成され、銀、銅、ニッケル、または、これらの合金からなってもよいし、電極として機能することが可能な、導電率の良好な金属材料からなってもよい。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。

【0082】

第１の領域Ａ１の低濃度不純物層３３には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１のゲート導体１５、第１のゲート絶縁膜１６、および、第１導電型の不純物を含む第１のソース領域１４が形成されている。

【0083】

第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。

【0084】

第１のゲート導体１５は、図３、図４において図示されない第１のゲート電極１９（後述する図５において図示される）に、図３、図４において図示されない第１のゲート配線６１（後述する図５において図示される）を介して電気的に接続される。

【0085】

部分１２は、ボール型のバンプ電極３に接触して接続される、すなわち、ボール型のバンプ電極３に接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の上面には、金などのめっきが施されてもよい。

【0086】

部分１２の上面には、保護膜３５の複数の開口部のそれぞれを介して半導体チップ２の上面に露出する複数の露出部を有している。これら複数の露出部のそれぞれが、複数の第１のソースパッド１１１に該当する。すなわち、複数の第１のソースパッド１１１のそれぞれは、部分１２の複数の露出部のそれぞれである。

【0087】

部分１３は、部分１２と第１のソース領域１４および第１のボディ領域１８とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。

【0088】

また、図３、図４において図示されない第１のゲート電極１９（後述する図５において図示される）の上面には、保護膜３５の開口部を介して半導体チップ２の上面に露出する露出部を有している。この露出部が第１のゲートパッド１１９に該当する。すなわち、第１のゲートパッド１１９は、図３、図４において図示されない第１のゲート電極１９（後述する図５において図示される）の露出部である。

【0089】

第２の領域Ａ２の低濃度不純物層３３には、第１導電型と異なる第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。

【0090】

第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。

【0091】

第２のゲート導体２５は、図３、図４において図示されない第２のゲート電極２９（後述する図５において図示される）に、図３、図４において図示されない第２のゲート配線６２（後述する図５において図示される）を介して電気的に接続される。

【0092】

部分２２は、ボール型のバンプ電極３に接触して接続される、すなわち、ボール型のバンプ電極３に接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の上面には、金などのめっきが施されてもよい。

【0093】

部分２２の上面には、保護膜３５の複数の開口部のそれぞれを介して半導体チップ２の上面に露出する複数の露出部を有している。これら複数の露出部のそれぞれが、複数の第２のソースパッド１２１に該当する。すなわち、複数の第２のソースパッド１２１のそれぞれは、部分２２の複数の露出部のそれぞれである。

【0094】

部分２３は、部分２２と第２のソース領域２４および第２のボディ領域２８とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。

【0095】

また、図３、図４において図示されない第２のゲート電極２９（後述する図５において図示される）の上面には、保護膜３５の開口部を介して半導体チップ２の上面に露出する露出部を有している。この露出部が第２のゲートパッド１２９に該当する。すなわち、第２のゲートパッド１２９は、図３、図４において図示されない第２のゲート電極２９（後述する図５において図示される）の露出部である。

【0096】

第１の縦型ＭＯＳトランジスタ１０および第２の縦型ＭＯＳトランジスタ２０の上記構成により、低濃度不純物層３３の一部と半導体基板３２とは、第１の縦型ＭＯＳトランジスタ１０の第１のドレイン領域、および、第２の縦型ＭＯＳトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。すなわち、半導体基板３２は、第１の縦型ＭＯＳトランジスタ１０および第２の縦型ＭＯＳトランジスタ２０の共通ドレイン領域として機能する。

【0097】

半導体チップ２において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８、および、第２のボディ領域２８はＰ型半導体であってもよい。

【0098】

また、半導体チップ２において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８、および、第２のボディ領域２８はＮ型半導体であってもよい。

【0099】

本開示においては、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０とが、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタであるとして説明する。

【0100】

また、本開示においては、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０とが同様であるとして説明する。さらに言えば、本開示においては、第１の縦型ＭＯＳトランジスタ１０の構造と第２の縦型ＭＯＳトランジスタ２０の構造とが、半導体装置１の平面視において、境界線９０を対称軸とする線対称の関係にあるとして説明する。

【0101】

図３に示すように、半導体チップ２の上面に、半導体装置１の平面視において、複数の第１のソースパッド１１１、および、複数の第２のソースパッド１２１のうちの、４個以上２ｎｘ（ｎｘの定義については後述、図３に示す例では、ｎｘは４）個以下のソースパッドが、それぞれの中心が第１の方向に直線状に並んで配置される複数の第１の列状配置領域７１（図３中の第１の列状配置領域７１Ａ～第１の列状配置領域７１Ｅに対応）と、複数の第１のソースパッド１１１、または、複数の第２のソースパッド１２１のうちの、２個以上ｎｙ（ｎｙの定義については後述、図３に示す例では、ｎｙは４）個以下のソースパッドが、それぞれの中心が第２の方向に直線状に並んで配置される複数の第２の列状配置領域７２（図３中の第２の列状配置領域７２Ａ～第２の列状配置領域７２Ｈに対応）とが配置される。

【0102】

ここで、半導体装置１の平面視において、複数の第１の列状配置領域７１のそれぞれの幅は、当該第１の列状配置領域７１に配置されたソースパッドの直径のうちの最大の直径と等しく、複数の第２の列状配置領域７２のそれぞれの幅は、当該第２の列状配置領域７２に配置されたソースパッドの直径のうちの最大の直径と等しい。

【0103】

また、ここで、半導体装置１の平面視において、半導体チップ２の長辺の長さをＬｘ［μｍ］、短辺の長さをＬｙ［μｍ］、複数の第１のソースパッド１１１、および、複数の第２のソースパッド１２１の直径のうちの最大の直径をｒｓ［μｍ］とすると、ｎｘは、ｎｘ＜１／３×（Ｌｘ／ｒｓ－３）の関係が成立する最大の２以上の整数であり、ｎｙは、ｎｙ＜２／３×（Ｌｙ／ｒｓ－１）の関係が成立する最大の２以上の整数である。

【0104】

また、ここで、半導体装置１の平面視において、複数の第１のソースパッド１１１、および、複数の第２のソースパッド１２１の最近接距離、ならびに、複数の第２の列状配置領域７２の最近接距離は、ｒｓ／２［μｍ］以上であり、第１のゲートパッド１１９の直径、および、第２のゲートパッド１２９の直径は、ｒｓ［μｍ］である。

【0105】

また、ここで、半導体装置１の平面視において、第１のゲートパッド１１９は、第１の領域Ａ１において境界線９０に最近接する第２の列状配置領域７２よりも、境界線９０から離れて配置され、第２のゲートパッド１２９は、第２の領域Ａ２において境界線９０に最近接する第２の列状配置領域７２よりも、境界線９０から離れて配置される。

【0106】

＜半導体チップの典型例＞
以下、半導体チップ２の典型例について説明する。

【0107】

図５は、半導体チップ２の典型例の平面図である。図５において、第１のソース電極１１、第１のゲート電極１９、第１のゲート配線６１、第２のソース電極２１、第２のゲート電極２９、および、第２のゲート配線６２は、あたかも半導体チップ２の外部から視認することができるかの如く図示しているが、実際には、これらの構成要素を、半導体チップ２の外部から直接視認することはできない。

【0108】

図５に示すように、半導体チップ２は、典型的には、半導体装置１の平面視において、全てのパッドの直径が、同一の２００［μｍ］であるとしてもよい。ここで、パッドとは、第１のゲートパッド１１９、複数の第１のソースパッド１１１、第２のゲートパッド１２９、および、複数の第２のソースパッド１２１のことをいう。

【0109】

また、半導体チップ２は、典型的には、半導体装置１の平面視において、長辺が３４００［μｍ］であり、短辺が１９６０［μｍ］であるとしてもよい。

【0110】

また、半導体チップ２は、典型的には、複数の第１の列状配置領域７１が５個であり、複数の第２の列状配置領域７２が８個であるとしてもよい。

【0111】

また、半導体チップ２は、典型例には、全てのソースパッドが、複数の第１の列状配置領域７１のうちのいずれか一つに配置され、かつ、複数の第２の列状配置領域７２のうちのいずれか一つに配置されるとしてもよい。ここで、ソースパッドとは、複数の第１のソースパッド１１１、および、複数の第２のソースパッド１２１のことをいう。

【0112】

また、半導体チップ２は、典型例には、各第１の列状配置領域７１に配置されるソースパッドの個数が、４個以上８個以下であり、各第２の列状配置領域７２に配置されるソースパッドの個数が、２個以上５個以下であるとしてもよい。

【0113】

また、半導体チップ２は、典型的には、半導体装置１の平面視において、複数の第１の列状配置領域７１の最近接距離は、１５０［μｍ］であり、複数の第２の列状配置領域７２の最近接距離は、１５０［μｍ］であるとしてもよい。

【0114】

＜考察＞
以下、上記構成の半導体チップ２の構造について、図２～図４を参照しながら考察する。

【0115】

ボール型のバンプ電極３は、ボール型のバンプ電極３をパッドに接合させるための熱処理工程、および／または、実装基板への実装時において、半導体装置１の平面視において、パッドの外周から、最大でパッドの直径の１／４のはみ出し量のはみ出しが生じる可能性がある。このため、ボール型のバンプ電極３に熱処理を行ったとしても、互いに隣接するパッドの真上に位置するボール型のバンプ電極３同士が接触しないためには、パッドの配置位置は、このはみ出し量を加味して決定する必要がある。

【0116】

以下では、説明を必要以上に複雑なものとしないため、全てのソースパッドの直径が等しい、すなわち、最大の直径ｒｓ［μｍ］であるとして説明する。

【0117】

互いに隣接するソースパッドの双方において、それぞれの真上に位置するボール型のバンプ電極３からはみ出し量ｒｓ／４［μｍ］のはみ出しがあったとしても、それらボール型のバンプ電極３が接触しないようにするためには、互いに隣接するソースパッド間の距離は、（ｒｓ／４）×２＝ｒｓ／２［μｍ］以上あればよい。

【0118】

互いに隣接するパッドの真上に位置するボール型のバンプ電極３同士が接触しなければ、アンダーフィル材の浸透が阻害されない。

【0119】

特に、互いに隣接する第２の列状配置領域７２の距離がｒｓ／２［μｍ］となることで、半導体チップ２と実装基板５００との間に、第２の方向に延伸するストレートな隙間が確保される。これにより、これらストレートな隙間を通って、半導体チップ２と実装基板５００との間にアンダーフィル材を流し込むことができる。

【0120】

半導体チップ２の長辺とボール型のバンプ電極３との間の距離は、第２の方向に沿ってボール型のバンプ電極３が半導体チップ２の外部に流動してしまうことを避けるために、ｒｓ／２［μｍ］以上あることが望ましい。さらに、先ほど述べた通り、ボール型のバンプ電極３は、ボール型のバンプ電極３をパッドに接合させるための熱処理工程、および／または、実装基板への実装時において、半導体装置１の平面視において、パッドの外周から、最大でパッドの直径の１／４のはみ出し量のはみ出しが生じる可能性があるため、半導体チップ２の長辺と、その近傍に位置するソースパッドとの距離は、ｒｓ／２＋ｒｓ／４＝ｒｓ×３／４［μｍ］以上であることが望ましい。

【0121】

これらのことから、第２の列状配置領域７２において最大限に配置できるソースパッドの個数ｎｙは、Ｌｙ－ｎｙ×ｒｓ≧（ｒｓ／２）×（ｎｙ－１）＋ｒｓ×（３／４）×２の式が成立する最大の整数であればよいことがわかる。

【0122】

すなわち、ｎｙは、ｎｙ＜２／３×（Ｌｙ／ｒｓ－１）の関係が成立する最大の整数であればよいことがわかる。

【0123】

長方形状である半導体チップ２を備える半導体装置１を、リフローによりフェイスダウンで実装基板５００に実装する場合には、リフロー時の熱により、半導体チップ２が、半導体チップ２の長辺方向である第１の方向に沿って中央部が実装基板５００から離れる方向に湾曲することがあることが知られている。

【0124】

このため、半導体チップ２の短辺とボール型のバンプ電極３との間の距離は、第１の方向に沿ってボール型のバンプ電極３が半導体チップ２の外部に流動してしまうことを避けるためにｒｓ×３／４［μｍ］以上あることが望ましい。

【0125】

また、半導体チップ２の中央部では、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０との短絡を防ぐために、境界線９０とボール型のバンプ電極３との間の距離は、ｒｓ×３／４［μｍ］以上あることが望ましい。

【0126】

さらに、前述した通り、ボール型のバンプ電極３は、ボール型のバンプ電極３をパッドに接合させるための熱処理工程、および／または実装基板への実装時において、半導体装置１の平面視において、パッドの外周から、最大でパッドの直径の１／４のはみ出しが生じる可能性があるため、半導体チップ２の短辺と、その近傍に位置するソースパッドとの距離は、ｒｓ×３／４＋ｒｓ／４＝ｒｓ［μｍ］以上であることが望ましい。

【0127】

同様に、境界線９０と、その近傍に位置するソースパッドとの距離は、ｒｓ×３／４＋ｒｓ／４＝ｒｓ［μｍ］以上であることが望ましい。

【0128】

これらのことから、第１の列状配置領域７１において、第１の縦型ＭＯＳトランジスタ１０の範囲だけを見たとき、最大限に配置できるソースパッド個数をｎｘとすると、ｎｘは、Ｌｘ／２－ｎｘ×ｒｓ≧（ｒｓ／２）×（ｎｘ－１）＋ｒｓ×２の式が成立する最大の整数であればよいことがわかる。

【0129】

第１の列状配置領域７１において最大限に配置できるソースパッドの個数は、ｎｘの２倍になるので、ｎｘ＜１／３×（Ｌｘ／ｒｓ－３）の関係が成立する最大の整数ｎｘの２倍であればよいことがわかる。

【0130】

半導体装置１の平面視において、境界線９０を挟んで最近接で対向する２つの第２の列状配置領域７２に挟まれる領域は、第１の縦型ＭＯＳトランジスタ１０と第２の縦型ＭＯＳトランジスタ２０とが対向する対向領域であって、半導体チップ２に流れる電流の電流経路において、電流密度が最も高まる領域である。

【0131】

このため、この対向領域には、なるべく流れる電流を阻害する要因となるものを配置しないことが望ましい。

【0132】

したがって、半導体装置１の平面視において、第１のゲートパッド１１９は、第１の領域Ａ１において境界線９０に最近接する第２の列状配置領域７２よりも、境界線９０から離れて配置されることが望ましく、第２のゲートパッド１２９は、第２の領域Ａ２において境界線９０に最近接する第２の列状配置領域７２よりも、境界線９０から離れて配置されることが望ましい。

【0133】

上記構成の半導体装置１によると、半導体装置１をフェイスダウンで実装基板５００に実装した状態において、半導体チップ２と実装基板５００との間に、第２の方向に延伸するストレートな隙間が確保される。これにより、これらストレートな隙間を通って、半導体チップ２と実装基板５００との間にアンダーフィル材を流し込むことができる。

【0134】

また、一般に、半導体装置１の平面視において長方形状である半導体チップ２を備える半導体装置１を、リフローによりフェイスダウンで実装基板５００に実装する場合には、リフロー時の熱により、半導体チップ２が、半導体チップ２の長辺方向である第１の方向（図３中のＸ軸方向）に沿って中央部が実装基板５００から離れる方向に湾曲することがあることが知られている。

【0135】

これに対して、上記構成の半導体装置１によると、確保されるストレートな隙間は、第１の方向に直交する第２の方向（図３中のＹ軸方向）に延伸する。このため、例えば、半導体装置１を実装基板５００に実装する際に、半導体チップ２が第１の方向に沿って中央部が実装基板５００から離れる方向に湾曲したとしても、第１の方向に直交する第２の方向に延伸するストレートな隙間を通って、半導体チップ２と実装基板５００との間にアンダーフィル材を流し込むことができる。

【0136】

このため、上記構成の半導体装置１によると、半導体装置１を実装基板５００に実装する際に、半導体チップ２が湾曲するかしないかに関わらず、アンダーフィル材の浸透を高めることができる。

【0137】

また、上記構成の半導体装置１によると、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１の真上に備える複数のボール型のバンプ電極３を比較的多く、あるいは、可能な限り多く確保することができる。

【0138】

このため、上記構成の半導体装置１によると、半導体装置１を実装基板５００に実装した後で、半導体チップ２に流れる電流の電流経路の高抵抗化を抑制すること、および、半導体チップ２の放熱性の低下を抑制することができる。

【0139】

このように、上記構成の半導体装置１によると、半導体装置１を実装基板５００に実装した後の、アンダーフィル材の浸透を高めると共に、半導体チップ２に流れる電流の電流経路の高抵抗化を抑制し、半導体チップ２の放熱性の低下を抑制することができる。

【0140】

したがって、上記構成の半導体装置１によると、半導体装置１を実装基板５００に実装した後で、半導体チップ２と実装基板５００との間にアンダーフィル材を充填することに適した半導体装置が提供される。

【0141】

また、半導体装置１の平面視において、複数の第１の列状配置領域７１の最近接距離は、ｒｓ／２［μｍ］以上であるとしてもよい。

【0142】

これにより、半導体装置１をフェイスダウンで実装基板５００に実装した状態において、半導体チップ２と実装基板５００との間に、さらに、第１の方向に延伸するストレートな隙間が確保される。

【0143】

また、半導体装置１の平面視において、複数の第１のソースパッド１１１、および、複数の第２のソースパッド１２１の直径は、ｒｓ［μｍ］であるとしてもよい。

【0144】

これにより、半導体装置１をフェイスダウンで実装基板５００に実装した状態において、さらに、半導体チップ２に流れる電流の電流経路の高抵抗化を抑制し、半導体チップ２の放熱性の低下を抑制することができる。

【0145】

図６は、第１の方向（図６中のＸ軸方向）と第２の方向（図６中のＹ軸方向）とに直交する方向を第３の方向（図６中のＺ軸方向）とする場合において、パッド（図６中の第１のゲートパッド１１９、複数の第１のソースパッド１１１、第２のゲートパッド１２９、および、複数の第２のソースパッド１２１）の直径と、熱処理後のボール型のバンプ電極３の、半導体チップ２表面からの第３の方向における高さとの関係を示す模式図である。

【0146】

一般に、ボール型のバンプ電極３を形成するために使用するはんだボール材は、大きさの同じものを使用する。このため、熱処理を行うことでパッドの上面にボール型のバンプ電極３を接触して接続させる場合には、ボール型のバンプ電極３の、半導体チップ２表面からの高さは、パッドの直径が減少すればするほど高くなる。

【0147】

したがって、図６に示すように、半導体チップ２が第１の方向に沿って中央部が実装基板５００から離れる方向に湾曲する場合には、パッドの直径を、境界線９０からの距離が近ければ近い程小さくしておくことで、熱処理後のボール型のバンプ電極３の、第３の方向における最高点の位置を比較的揃えることができる。

【0148】

すなわち、複数の第１の列状配置領域７１のそれぞれにおいて、当該第１の列状配置領域７１に配置されたソースパッドの直径は、第１の領域Ａ１において、境界線９０から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に減少し、第２の領域Ａ２において、境界線９０から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に減少するとしてもよい。

【0149】

これにより、第１の列状配置領域７１のそれぞれにおいて、ソースパッドのそれぞれの真上の位置のボール型のバンプ電極３の、第３の方向における最高点の位置を比較的揃えることができる。

【0150】

ソースパッドの中心間の距離が等しい場合には、ソースパッドの最近接距離は、ソースパッドの直径が減少すればするほど大きくなる。すなわち、この場合、ソースパッドの直径は、ソースパッドの最近接距離が大きくなればなるほど小さくなる。

【0151】

このため、複数の第１の列状配置領域７１のそれぞれにおいて、当該第１の列状配置領域７１に配置されたソースパッドの最近接距離は、第１の領域Ａ１において、境界線９０から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に増加し、第２の領域Ａ２において、境界線９０から最も離れたソースパッドから、最も近いソースパッドに向かう方向において、単調に増加するとしてもよい。

【0152】

これにより、第１の列状配置領域７１のそれぞれにおいて、ソースパッドのそれぞれの真上の位置のボール型のバンプ電極３の、第３の方向における最高点の位置を比較的揃えることができる。

【0153】

また、境界線９０を挟んで最近接で対向する第２の列状配置領域７２のそれぞれにおいて、ソースパッドの直径は、複数の第１のソースパッド１１１、および、複数の第２のソースパッド１２１の直径のうちの最小の直径と等しいとしてもよい。

【0154】

これにより、第１の列状配置領域７１のそれぞれにおいて、ソースパッドのそれぞれの真上の位置のボール型のバンプ電極３の、第３の方向における最高点の位置を比較的揃えることができる。

【0155】

また、複数の第１の列状配置領域７１のそれぞれにおいて、当該第１の列状配置領域７１に配置されたソースパッドのそれぞれの真上に位置するボール型のバンプ電極３の、半導体チップ２の上面からの高さは、第１の領域Ａ１において、境界線９０から最も離れたボール型のバンプ電極３から、最も近いボール型のバンプ電極３に向かう方向において、単調に増加し、第２の領域Ａ２において、境界線９０から最も離れたボール型のバンプ電極３から、最も近いボール型のバンプ電極３に向かう方向において、単調に増加するとしてもよい。

【0156】

これにより、第１の列状配置領域７１のそれぞれにおいて、ソースパッドのそれぞれの真上の位置のボール型のバンプ電極３の、第３の方向における最高点の位置を比較的揃えることができる。

【0157】

一般に、ボール型のバンプ電極３の、半導体チップ２表面からの高さが高くなるほど、その表面積が増加する。すなわち、ボール型のバンプ電極３は、表面積が大きければ大きいほど、半導体チップ２表面からの高さは高くなる。

【0158】

このため、複数の第１の列状配置領域７１のそれぞれにおいて、当該第１の列状配置領域７１に配置されたソースパッドのそれぞれの真上に位置するボール型のバンプ電極３の表面積は、第１の領域Ａ１において、境界線９０から最も離れたボール型のバンプ電極３から、最も近いボール型のバンプ電極３に向かう方向において、単調に増加し、第２の領域Ａ２において、境界線９０から最も離れたボール型のバンプ電極３から、最も近いボール型のバンプ電極３に向かう方向において、単調に増加するとしてもよい。

【0159】

これにより、第１の列状配置領域７１のそれぞれにおいて、ソースパッドのそれぞれの真上の位置のボール型のバンプ電極３の、第３の方向における最高点の位置を比較的揃えることができる。

【0160】

また、半導体装置１において、境界線９０を挟んで最近接で対向する第２の列状配置領域７２に配置されたソースパッドを介して半導体チップ２に流れる電流が、半導体チップ２に流れる電流のうちで、半導体チップ２内における電流の流れる距離が最も小さくなる。

【0161】

このため、境界線９０を挟んで最近接で対向する第２の列状配置領域７２のそれぞれにおいて、ソースパッドはｎｙ個であるとしてもよい。すなわち、境界線９０を挟んで最近接で対向する第２の列状配置領域７２のそれぞれにおいて、ソースパッドの個数を、２個以上ｎｙ個以下のうちの最大の個数であるｎｙとしてもよい。

【0162】

これにより、半導体装置１を実装基板５００に実装した後で、半導体チップ２に流れる電流の電流経路の高抵抗化を抑制することができる。

【0163】

図７Ａ、図７Ｂは、第１のゲートパッド１１９と複数の第１のソースパッド１１１との位置関係の一例、および、第２のゲートパッド１２９と複数の第２のソースパッド１２１との位置関係の一例を示す平面図である。

【0164】

図７Ａ、図７Ｂに示すように、第１のゲートパッド１１９と、第１のゲートパッド１１９に最近接する第１のソースパッド１１１との距離は、ｒｓ［μｍ］以上であり、かつ、複数の第１のソースパッド１１１の最近接距離よりも大きく、第２のゲートパッド１２９と、第２のゲートパッド１２９に最近接する第２のソースパッド１２１との距離は、ｒｓ［μｍ］以上であり、かつ、複数の第２のソースパッド１２１の最近接距離よりも大きいとしてもよい。

【0165】

これにより、第１のゲートパッドと複数の第１のソースパッドのいずれかとの短絡、および、第２のゲートパッドと複数の第２のソースパッドのいずれかとの短絡を抑制することができる。

【0166】

図８は、第２の列状配置領域７２における、互いに隣接するソースパッド間の距離のうちの最長の距離である隣接最長距離を示す平面図である。

【0167】

図８に示すように、複数の第２の列状配置領域７２における隣接最長距離は、第１の領域Ａ１において、境界線９０から最も離れた第２の列状配置領域７２から、最も近い第２の列状配置領域７２に向かう方向において単調に減少し、第２の領域Ａ２において、境界線９０から最も離れた第２の列状配置領域７２から、最も近い第２の列状配置領域７２に向かう方向において単調に減少し、複数の第１の列状配置領域７１のそれぞれにおけるソースパッドの数は、（１）半導体チップ２の一方の長辺までの距離の方が、他方の長辺までの距離よりも短い２以上の第１の列状配置領域７１については、一方の長辺に最も近い第１の列状配置領域７１から、最も遠い第１の列状配置領域７１に向かう方向において、単調に減少し、（２）他方の長辺までの距離の方が、一方の長辺までの距離よりも短い２以上の第１の列状配置領域７１については、他方の長辺に最も近い第１の列状配置領域７１から、最も遠い第１の列状配置領域７１に向かう方向において、単調に減少するとしてもよい。

【0168】

さらには、図８に示すように、複数の第１の列状配置領域７１のそれぞれにおいて、最近接する半導体チップ２の長辺からの距離が１列ずつ遠くなるにつれて、当該第１の列状配置領域７１に配置されるソースパッドの個数が２個ずつ減少するとしてもよい。

【0169】

これにより、図８に示す位置に第１のゲートパッド１１９および第２のゲートパッド１２９を配置することで、第１のゲートパッド１１９と複数の第１のソースパッド１１１のいずれかとの短絡、および、第２のゲートパッド１２９と複数の第２のソースパッド１２１のいずれかとの短絡を抑制することができる。

【0170】

図９Ａ、図９Ｂは、熱処理を行うことでパッドの上面にボール型のバンプ電極３を接触して接続させた場合における、熱処理後のボール型のバンプ電極３の断面の一例を示す断面図である。

【0171】

図９Ａは、ボール型のバンプ電極３の、半導体チップ２の上面と平行な平面による断面積が、半導体チップ２の上面に近い方から遠い方へ向けて単調に減少する場合における断面図である。

【0172】

ここでは、図９Ａに示される形状のボール型のバンプ電極３のことを、ドーム状バンプ電極とも称する。

【0173】

図９Ｂは、ボール型のバンプ電極３の、半導体チップ２の上面と平行な平面による断面積が、半導体チップ２の上面に近い方から遠い方へ向けて、一旦単調に増加した後において単調に減少する場合における断面図である。

【0174】

ここでは、図９Ｂに示される形状のボール型のバンプ電極３のことを、非ドーム状バンプ電極とも称する。本開示では、ドーム状バンプ電極も非ドーム状バンプ電極も、共に、ボール型のバンプ電極３である。

【0175】

半導体装置１の製造上の困難を回避するためには、ボール型のバンプ電極３は、ドーム状バンプ電極であることが好ましいことがある。

【0176】

特に、熱処理を行うことでパッドの上面にボール型のバンプ電極３を接触して接続させた後の工程において、半導体チップ２の上面に水溶性の膜を形成する場合には、ボール型のバンプ電極３が、非ドーム状バンプ電極であるときには、水溶性の膜の形成が困難になることが知られている。

【0177】

また、半導体装置１が実装基板５００に実装された状態における、半導体チップ２と実装基板５００との間のアンダーフィル材の浸透性を確保する観点からは、熱処理後のボール型のバンプ電極３の、半導体チップ２の上面からの高さが、７０［μｍ］以上１３０［μｍ］以下であることが望ましい。

【0178】

熱処理を行うことでパッドの上面にボール型のバンプ電極３を接触して接続させた場合におけるパッドの半径をｒ［μｍ］とし、熱処理前のはんだボール材の半径をＲ［μｍ］とすると、熱処理後のボール型のバンプ電極３の、半導体チップ２の上面からの高さＨ［μｍ］は、次の（式１）により表されることが知られている。

【0179】

【数1】

（式１）

【0180】

図１０は、（式１）により求められる、パッドの直径（＝２ｒ）が、それぞれ、１５０［μｍ］、２００［μｍ］、２５０［μｍ］、および、３００［μｍ］である場合において、熱処理後のボール型のバンプ電極３の高さ（＝Ｈ）を、７０［μｍ］、１００［μｍ］、および、１３０［μｍ］とするために必要となる、熱処理前のはんだボール材の直径（＝２Ｒ）の値［μｍ］を示す一覧表である。

【0181】

図１０に示されるように、パッドの直径が１５０［μｍ］である場合において、熱処理後のボール型のバンプ電極３の高さを１３０［μｍ］とするために必要となる、熱処理前のはんだボール材の直径は、１６４［μｍ］となる。すなわち、この場合には、熱処理後のボール型のバンプ電極３が非ドーム状バンプ電極になってしまう。

【0182】

このため、熱処理後のボール型のバンプ電極３がドーム状バンプ電極である範囲において、熱処理後のボール型のバンプ電極３の、半導体チップ２の上面からの高さを、７０［μｍ］以上１３０［μｍ］以下の所望の高さとするためには、パッドの直径は、１５０［μｍ］よりも大きくする必要がある。

【0183】

したがって、ｒｓは１５０よりも大きく、複数のボール型のバンプ電極３の、半導体チップ２の上面からの高さは、７０［μｍ］以上１３０［μｍ］以下であり、複数のボール型のバンプ電極３の、半導体チップ２の上面と平行な平面による断面積は、半導体チップ２の上面に近い方から遠い方へ向けて単調に減少するとしてもよい。

【0184】

また、半導体チップ２が、半導体チップ２の長辺方向である第１の方向に沿って中央部が実装基板５００から離れる方向に湾曲する場合には、その反り量は、３０［μｍ］になることがあることが知られている。

【0185】

このため、このような場合において、半導体チップ２の短辺付近に位置するパッドの真上に配置されるボール型のバンプ電極３の高さを１００［μｍ］にするときには、境界線９０付近に位置するパッドの真上に配置されるボールの高さを１３０［μｍ］になるように、予め、パッドの直径を調整しておくことが望ましい。

【0186】

このため、このような場合には、図１０の矢印に示されるように、半導体チップ２の短辺付近に位置するパッドの直径を２５０［μｍ］程度とし、境界線９０付近に位置するパッドの直径を、２００［μｍ］程度と調整しておくことが望ましい。

【0187】

さらには、半導体チップ２の反り量に応じて、パッドの直径が、第１の方向において徐々に適切な値に変化するように調整しておくことが望ましい。

【0188】

図１１Ａは、半導体チップ２の長辺の長さＬｘが３４００［μｍ］であり、短辺の長さＬｙが１９６０［μｍ］であり、全てのソースパッドの直径がｒｓ１［μｍ］で揃っている場合における、ソースパッドの直径ｒｓ１［μｍ］と、第２の列状配置領域７２に配置可能なソースパッドの個数ｎｙ１［個］との関係を示す折れ線グラフである。

【0189】

図１１Ａに示すように、１つの第２の列状配置領域７２に配置可能なソースパッドの個数は、ソースパッドの直径に応じて、段階的に変化する。

【0190】

図１１Ａに示すように、ソースパッドの直径が３７８［μｍ］以上になると、１つの第２の列状配置領域７２にソースパッドを１個しか配置することができなくなる。すなわち、第２の方向に列状にソースパッドを配置することができなくなる。このため、ソースパッドの直径は、３７８［μｍ］未満であることが望ましい。

【0191】

また、前述した通り、ソースパッドの直径は、１５０［μｍ］より大きくする必要がある。

【0192】

図１１Ｂは、半導体チップ２の長辺の長さＬｘが３４００［μｍ］であり、短辺の長さＬｙが１９６０［μｍ］であり、全てのソースパッドの直径がｒｓ１［μｍ］で揃っている場合における、ソースパッドの直径ｒｓ１［μｍ］と、半導体チップ２の上面の面積に対する、半導体チップ２のソースパッドの総面積の占有率［％］との関係を示す折れ線グラフである。

【0193】

半導体チップ２に流れる電流の電流経路の高抵抗化を抑制するため、および、半導体チップ２の放熱性の低下を抑制するためには、半導体チップ２の上面の表面積に対する、半導体チップ２のソースパッドの総面積の占有率は、大きければ大きいほど望ましい。

【0194】

したがって、ソースパッドの直径は、図１１Ｂに示すように、半導体チップ２の上面の表面積に対する、半導体チップ２のソースパッドの総面積の占有率が極大となる２２６［μｍ］または２８０［μｍ］であることが望ましい。

【0195】

一方で、半導体チップ２を実際に製造する場合には、ソースパッドの直径は、製造バラツキにより、±１５［μｍ］程度のバラツキが生じる。したがって、この製造バラツキを考慮して、ソースパッドの直径は、製造バラツキが発生したとしても２２６［μｍ］を超えない、または、２８０［μｍ］を超えないように、１９６［μｍ］以上２２６［μｍ］以下、または、２５０［μｍ］以上２８０［μｍ］以下であることが望ましい。

【0196】

さらには、半導体チップ２が第１の方向に沿って中央部が実装基板５００から離れる方向に湾曲する可能性を考慮して、複数の第１の列状配置領域７１のそれぞれにおいて、当該第１の列状配置領域７１に配置されたソースパッドのうち、第１の領域Ａ１において境界線９０から最も離れたソースパッドの直径、および、第２の領域Ａ２において境界線９０から最も離れたソースパッドの直径は、２５０［μｍ］以上２８０［μｍ］以下であり、第１の領域Ａ１において境界線９０に最も近いソースパッドの直径、および、第２の領域Ａ２において境界線９０に最も近いソースパッドの直径は、１９６［μｍ］以上２２６［μｍ］以下であるとしてもよい。

【0197】

図１２は、半導体装置１の構造の他の一例を示す平面図である。但し、図１２は、複数のボール型のバンプ電極３の図示を省略した図面となっている。このため、図１２は、半導体チップ２の平面図でもある。

【0198】

図１２に示すように、半導体装置１の平面視において、第１のゲートパッド１１９および第２のゲートパッド１２９は、第２の列状配置領域７２に配置されていなくてもよい。

【0199】

また、半導体装置１の平面視において、個々のソースパッドの最近接距離がｒｓ／２［μｍ］以上であれば、第１の列状配置領域７１の最近接距離は、ｒｓ／２［μｍ］未満であってもよい。

【0200】

また、半導体装置１の平面視において、複数の第１の列状配置領域７１のうちの、互いに隣接する第１の列状配置領域７１の一方の第１の列状配置領域７１におけるソースパッドのそれぞれの第２の方向（図１２中のＹ軸方向）における位置は、互いに隣接する第１の列状配置領域７１の他方の第１の列状配置領域７１におけるソースパッドのいずれの第２の方向における位置とも一致しないとしてもよい。

【0201】

また、半導体装置１の平面視において、第１の列状配置領域７１に配置されないソースパッドが存在していてもよい。すなわち、図１２に示すように、半導体装置１の平面視において、例えば、黒塗りされているソースパッドのように、４個より少ない２個のソースパッドが、それぞれの中心が第１の方向（図１２中のＸ軸方向）に直線状に並んで配置されるソースパッドが存在してもよい。

【0202】

図１３は、半導体装置１の構造の他の一例を示す平面図である。但し、図１３は、複数のボール型のバンプ電極３の図示を省略した図面となっている。このため、図１３は、半導体チップ２の平面図でもある。

【0203】

図１３に示すように、半導体装置１の平面視において、個々のソースパッドの最近接距離がｒｓ／２［μｍ］以上であれば、複数の第１の列状配置領域７１のうちの、互いに隣接する第１の列状配置領域７１の一方の第１の列状配置領域７１と他方の第１の列状配置領域７１とが重複していてもよい。

【0204】

また、半導体装置１の平面視において、同一の第２の列状配置領域７２内において、互いに隣接するソースパッド間の最近接距離は同一でなくてもよい。すなわち、図１３に示すように、半導体装置１の平面視において、例えば、黒塗りされているソースパッド間の最近接距離は、それら黒塗りされているソースパッドを含む第２の列状配置領域７２において、他の互いに隣接するソースパッド間の最近接距離よりも長くてもよい。

【0205】

図１４は、半導体装置１の構造の他の一例を示す平面図である。但し、図１４は、複数のボール型のバンプ電極３の図示を省略した図面となっている。このため、図１４は、半導体チップ２の平面図でもある。

【0206】

図１４に示すように、半導体装置１の平面視において、第２の列状配置領域７２の最近接距離は、ｒｓ／２［μｍ］と等しくてもよい。

【0207】

（補足）
以上、本開示の一態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態に施したものや、異なる変形例における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。

【産業上の利用可能性】

【0208】

本開示は、半導体装置等に広く利用可能である。

【符号の説明】

【0209】

１ 半導体装置
２ 半導体チップ
３ ボール型のバンプ電極
１０ 第１の縦型ＭＯＳトランジスタ
１１ 第１のソース電極
１２、１３、２２、２３ 部分
１４ 第１のソース領域
１５ 第１のゲート導体
１６ 第１のゲート絶縁膜
１８ 第１のボディ領域
１９ 第１のゲート電極
２０ 第２の縦型ＭＯＳトランジスタ
２１ 第２のソース電極
２４ 第２のソース領域
２５ 第２のゲート導体
２６ 第２のゲート絶縁膜
２８ 第２のボディ領域
２９ 第２のゲート電極
３０ 金属層
３２ 半導体基板
３３ 低濃度不純物層
３４ 酸化膜
３５ 保護膜
４０ 半導体層
６１ 第１のゲート配線
６２ 第２のゲート配線
７１、７１Ａ、７１Ｂ、７１Ｃ、７１Ｄ、７１Ｅ 第１の列状配置領域
７２、７２Ａ、７２Ｂ、７２Ｃ、７２Ｄ、７２Ｅ、７２Ｆ、７２Ｇ、７２Ｈ 第２の列状配置領域
９０ 境界線
１１１ 第１のソースパッド
１１９ 第１のゲートパッド
１２１ 第２のソースパッド
１２９ 第２のゲートパッド
５００ 実装基板
Ａ１ 第１の領域
Ａ２ 第２の領域

【要約】

半導体装置（１）は、第１の方向に長辺が延伸し第２の方向に短辺が延伸する長方形の半導体チップ（２）を備え、半導体チップ（２）は、第１のゲートパッド（１１９）と複数の第１のソースパッド（１１１）とを備える第１の縦型ＭＯＳトランジスタ（１０）と、第２のゲートパッド（１２９）と複数の第２のソースパッド（１２１）とを備える第２の縦型ＭＯＳトランジスタ（２０）とを備え、半導体チップ（２）の上面に、ソースパッドが第１の方向に直線状に並んで配置される複数の第１の列状配置領域（７１）と、ソースパッドが第２の方向に直線状に並んで配置される複数の第２の列状配置領域（７２）とが形成され、半導体装置（１）は、さらに、第１のゲートパッド（１１９）、複数の第１のソースパッド（１１１）、第２のゲートパッド（１２９）、および、複数の第２のソースパッド（１２１）のそれぞれに接続する複数のボール型のバンプ電極（３）を備える。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8】

【図9A】

【図9B】

【図10】

【図11A】

【図11B】

【図12】

【図13】

【図14】