特許 7629280 セラミック電子部品およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-04

(45)【発行日】2025-02-13

(54)【発明の名称】セラミック電子部品およびその製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20250205BHJP

【ＦＩ】

H01G4/30 201K

H01G4/30 201C

H01G4/30 201M

H01G4/30 311F

H01G4/30 512

H01G4/30 513

H01G4/30 517

【請求項の数】 17

(21)【出願番号】P 2020121926

(22)【出願日】2020-07-16

(65)【公開番号】P2022018664

(43)【公開日】2022-01-27

【審査請求日】2023-06-13

(73)【特許権者】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】110004370

【氏名又は名称】弁理士法人片山特許事務所

(72)【発明者】

【氏名】福田 隼也

(72)【発明者】

【氏名】木下 不器男

(72)【発明者】

【氏名】岩井 大輔

【審査官】鈴木 駿平

(56)【参考文献】

【文献】特開２０１６－０７２４８６（ＪＰ，Ａ）

【文献】特開２０１４－０３６２１９（ＪＰ，Ａ）

【文献】特開平１０－３１２９３３（ＪＰ，Ａ）

【文献】特開２０１６－１４３７６４（ＪＰ，Ａ）

【文献】特開２０１６－１４９４８７（ＪＰ，Ａ）

【文献】特開２０１３－１６５１７８（ＪＰ，Ａ）

【文献】特開２０１４－１８３１８６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｇ ４／００－４／２２４

Ｈ０１Ｇ ４／２５５－４／４０

Ｈ０１Ｇ １３／００－１３／０６

(57)【特許請求の範囲】

【請求項1】

セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層され、略直方体形状を有し、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成された積層構造と、積層方向において前記積層構造の上面および下面に設けられたカバー層と、を有する積層チップと、
前記２端面から前記積層チップの少なくともいずれかの側面にかけて形成された１対の外部電極と、を備え、
前記積層チップの短手方向の幅に対する前記積層方向における厚みの割合は、０．７以下であり、
異なる外部電極に接続された隣接する内部電極層同士が対向する容量領域の前記積層方向における厚みは、前記カバー層の少なくとも一方の前記積層方向における厚みの２．２倍以上かつ４．１倍以下であり、
前記容量領域の前記積層方向の厚みに対して複数の前記内部電極層の前記積層方向の合計厚みが占める割合は、１２％以上かつ６０％以下である、
ことを特徴とするセラミック電子部品。

【請求項2】

前記容量領域の前記積層方向の厚みに対して複数の前記内部電極層の前記積層方向の合計厚みが占める割合は、２０％以上かつ３２％以下である、
請求項１に記載のセラミック電子部品。

【請求項3】

前記容量領域の前記積層方向における厚みは、前記カバー層の少なくとも一方の前記積層方向における厚みの２．３倍以上かつ４．１倍以下である請求項１または請求項２に記載のセラミック電子部品。

【請求項4】

前記容量領域の前記積層方向における厚みは、前記カバー層の少なくとも一方の前記積層方向における厚みの３．０倍以上かつ４．１倍以下である請求項１または請求項２に記載のセラミック電子部品。

【請求項5】

前記容量領域の前記積層方向における厚みは、前記カバー層の少なくとも一方の前記積層方向における厚みの３．５倍以上かつ４．１倍以下である請求項１または請求項２に記載のセラミック電子部品。

【請求項6】

前記容量領域の前記積層方向における厚み１０μｍあたりの前記内部電極層の積層数が１層以上１０層以下である、
ことを特徴とする請求項１から請求項５のいずれか一項に記載のセラミック電子部品。

【請求項7】

前記内部電極層の総数に対する、前記２端面の対向方向における前記内部電極層と前記外部電極との間の距離が１．５μｍ以下である内部電極層の数の比率が８０％以上である、
ことを特徴とする請求項１から請求項６のいずれか一項に記載のセラミック電子部品。

【請求項8】

前記積層チップの前記積層方向における厚みは、０．１１０ｍｍ以下である、
ことを特徴とする請求項１から請求項７のいずれか１項記載のセラミック電子部品。

【請求項9】

前記積層チップの前記積層方向における厚みは、０．０６ｍｍ以下である、
ことを特徴とする請求項１から請求項８のいずれか１項記載のセラミック電子部品。

【請求項10】

セラミック誘電体層グリーンシートと、内部電極層形成用導電ペーストと、を交互に積層し、最外層をカバーシートとし、積層された複数の内部電極層形成用導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成する工程と、
前記セラミック積層体の前記２端面から、前記セラミック積層体の少なくともいずれかの側面にかけて金属ペーストを塗布する工程と、
前記金属ペーストと前記セラミック積層体とを焼成し、誘電体層と、内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に前記２端面に露出するように形成された積層構造と、前記積層構造の積層方向の上面及び下面に設けられたカバー層と、を備える積層チップと、前記２端面から前記積層チップの少なくともいずれかの側面にかけて形成された１対の外部電極と、を得る工程と
を含み、
前記積層チップの短手方向の幅に対する前記積層方向における厚みの割合が０．７以下となり、異なる外部電極に接続された隣接する内部電極層同士が対向する容量領域の前記積層方向における厚みが、前記カバー層の少なくとも一方の前記積層方向における厚みの２．２倍以上かつ４．１倍以下となり、前記容量領域の前記積層方向の厚みに対して複数の前記内部電極層の前記積層方向の合計厚みが占める割合が、１２％以上かつ６０％以下となるよう、前記形成する工程において、隣接する前記内部電極層形成用導電ペーストの間の前記セラミック誘電体層グリーンシートの厚みを調整する、
ことを特徴とするセラミック電子部品の製造方法。

【請求項11】

前記容量領域の前記積層方向における厚みが、前記カバー層の少なくとも一方の前記積層方向における厚みの２．３倍以上かつ４．１倍以下となるよう、前記形成する工程において、隣接する前記内部電極層形成用導電ペーストの間の前記セラミック誘電体層グリーンシートの厚みを調整する請求項１０に記載のセラミック電子部品の製造方法。

【請求項12】

前記容量領域の前記積層方向における厚みが、前記カバー層の少なくとも一方の前記積層方向における厚みの３．０倍以上かつ４．１倍以下となるよう、前記形成する工程において、隣接する前記内部電極層形成用導電ペーストの間の前記セラミック誘電体層グリーンシートの厚みを調整する請求項１０に記載のセラミック電子部品の製造方法。

【請求項13】

前記容量領域の前記積層方向における厚みが、前記カバー層の少なくとも一方の前記積層方向における厚みの３．５倍以上かつ４．１倍以下となるよう、前記形成する工程において、隣接する前記内部電極層形成用導電ペーストの間の前記セラミック誘電体層グリーンシートの厚みを調整する請求項１０に記載のセラミック電子部品の製造方法。

【請求項14】

セラミック誘電体層グリーンシートと、内部電極層形成用導電ペーストと、を交互に積層し、最外層をカバーシートとし、積層された複数の内部電極層形成用導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成する工程と、
前記セラミック積層体を焼成し、誘電体層と、内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に前記２端面に露出するように形成された積層構造と、前記積層構造の積層方向の上面及び下面に設けられたカバー層と、を備える積層チップを得る工程と、
前記積層チップの前記２端面から、前記積層チップの少なくともいずれかの側面にかけて金属ペーストを塗布する工程と、
前記金属ペーストを焼き付けて外部電極を形成する工程と、
を含み、
前記積層チップの短手方向の幅に対する前記積層方向における厚みの割合が０．７以下となり、異なる外部電極に接続された隣接する内部電極層同士が対向する容量領域の前記積層方向における厚みが、前記カバー層の少なくとも一方の前記積層方向における厚みの２．２倍以上かつ４．１倍以下となり、前記容量領域の前記積層方向の厚みに対して複数の前記内部電極層の前記積層方向の合計厚みが占める割合が、１２％以上かつ６０％以下となるよう、前記形成する工程において、隣接する前記内部電極層形成用導電ペーストの間の前記セラミック誘電体層グリーンシートの厚みを調整する、
ことを特徴とするセラミック電子部品の製造方法。

【請求項15】

前記容量領域の前記積層方向における厚みが、前記カバー層の少なくとも一方の前記積層方向における厚みの２．３倍以上かつ４．１倍以下となるよう、前記形成する工程において、隣接する前記内部電極層形成用導電ペーストの間の前記セラミック誘電体層グリーンシートの厚みを調整する請求項１４に記載のセラミック電子部品の製造方法。

【請求項16】

前記容量領域の前記積層方向における厚みが、前記カバー層の少なくとも一方の前記積層方向における厚みの３．０倍以上かつ４．１倍以下となるよう、前記形成する工程において、隣接する前記内部電極層形成用導電ペーストの間の前記セラミック誘電体層グリーンシートの厚みを調整する請求項１４に記載のセラミック電子部品の製造方法。

【請求項17】

前記容量領域の前記積層方向における厚みが、前記カバー層の少なくとも一方の前記積層方向における厚みの３．５倍以上かつ４．１倍以下となるよう、前記形成する工程において、隣接する前記内部電極層形成用導電ペーストの間の前記セラミック誘電体層グリーンシートの厚みを調整する請求項１４に記載のセラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セラミック電子部品およびその製造方法に関する。

【背景技術】

【0002】

積層セラミックコンデンサ等のセラミック電子部品は、例えば、誘電体層と内部電極層とが交互に積層され、積層された複数の内部電極層が交互に対向する２端面に露出するように形成された積層チップと、対向する２端面から積層チップの少なくともいずれかの側面にかけて形成された１対の外部電極と、を有する。例えば、積層セラミックコンデンサでは、内部電極層と外部電極との間の電気的接続の良否が静電容量に影響を与える（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００６－８６４００号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

電子回路の高密度化及び高集積化に伴う実装空間の不足により、積層セラミックコンデンサ等のセラミック電子部品は、小型化、特に低背化が求められている。低背の積層セラミックコンデンサでは、内部電極層の積層数が、通常の積層セラミックコンデンサよりも少ないため、内部電極層と外部電極との間の電気的な接続不良がその容量に大きく影響する。

【0005】

本発明は、上記課題に鑑みなされたものであり、内部電極層と外部電極との間の電気的接続の信頼性を向上させることができるセラミック電子部品およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係るセラミック電子部品は、セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層され、略直方体形状を有し、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成された積層構造と、積層方向において前記積層構造の上面および下面に設けられたカバー層と、を有する積層チップと、前記２端面から前記積層チップの少なくともいずれかの側面にかけて形成された１対の外部電極と、を備え、前記積層チップの短手方向の幅に対する前記積層方向における厚みの割合は、０．７以下であり、異なる外部電極に接続された隣接する内部電極層同士が対向する容量領域の前記積層方向における厚みは、前記カバー層の少なくとも一方の前記積層方向における厚みの２．２倍以上かつ４．１倍以下であり、前記容量領域の前記積層方向の厚みに対して複数の前記内部電極層の前記積層方向の合計厚みが占める割合は、１２％以上かつ６０％以下である、ことを特徴とする。

【0007】

上記セラミック電子部品において、前記容量領域の前記積層方向における厚み１０μｍあたりの前記内部電極層の積層数が１層以上１０層以下であるとしてもよい。

【0008】

上記セラミック電子部品において、前記内部電極層の総数に対する、前記２端面の対向方向における前記内部電極層と前記外部電極との間の距離が１．５μｍ以下である内部電極層の数の比率が８０％以上であるとしてもよい。

【0009】

上記セラミック電子部品において、前記積層チップの前記積層方向における厚みは、０．１１０ｍｍ以下であるとしてもよい。

【0010】

上記セラミック電子部品において、前記積層チップの前記積層方向における厚みは、０．０６ｍｍ以下であるとしてもよい。

【0011】

本発明に係るセラミック電子部品の製造方法は、セラミック誘電体層グリーンシートと、内部電極層形成用導電ペーストと、を交互に積層し、最外層をカバーシートとし、積層された複数の内部電極層形成用導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成する工程と、前記セラミック積層体の前記２端面から、前記セラミック積層体の少なくともいずれかの側面にかけて金属ペーストを塗布する工程と、前記金属ペーストと前記セラミック積層体とを焼成し、誘電体層と、内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に前記２端面に露出するように形成された積層構造と、前記積層構造の積層方向の上面及び下面に設けられたカバー層と、を備える積層チップと、前記２端面から前記積層チップの少なくともいずれかの側面にかけて形成された１対の外部電極と、を得る工程と、を含み、前記積層チップの短手方向の幅に対する前記積層方向における厚みの割合が０．７以下となり、異なる外部電極に接続された隣接する内部電極層同士が対向する容量領域の前記積層方向における厚みが、前記カバー層の少なくとも一方の前記積層方向における厚みの２．２倍以上かつ４．１倍以下となり、前記容量領域の前記積層方向の厚みに対して複数の前記内部電極層の前記積層方向の合計厚みが占める割合が、１２％以上かつ６０％以下となるよう、前記形成する工程において、隣接する前記内部電極層形成用導電ペーストの間の前記セラミック誘電体層グリーンシートの厚みを調整する、ことを特徴とする。

【0012】

本発明に係るセラミック電子部品の製造方法は、セラミック誘電体層グリーンシートと、内部電極層形成用導電ペーストと、を交互に積層し、最外層をカバーシートとし、積層された複数の内部電極層形成用導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成する工程と、前記セラミック積層体を焼成し、誘電体層と、内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に前記２端面に露出するように形成された積層構造と、前記積層構造の積層方向の上面及び下面に設けられたカバー層と、を備える積層チップを得る工程と、前記積層チップの前記２端面から、前記積層チップの少なくともいずれかの側面にかけて金属ペーストを塗布する工程と、前記金属ペーストを焼き付けて外部電極を形成する工程と、を含み、前記積層チップの短手方向の幅に対する前記積層方向における厚みの割合が０．７以下となり、異なる外部電極に接続された隣接する内部電極層同士が対向する容量領域の前記積層方向における厚みが、前記カバー層の少なくとも一方の前記積層方向における厚みの２．２倍以上かつ４．１倍以下となり、前記容量領域の前記積層方向の厚みに対して複数の前記内部電極層の前記積層方向の合計厚みが占める割合が、１２％以上かつ６０％以下となるよう、前記形成する工程において、隣接する前記内部電極層形成用導電ペーストの間の前記セラミック誘電体層グリーンシートの厚みを調整する、ことを特徴とする。

【発明の効果】

【0013】

本発明によれば、内部電極層と外部電極との間の電気的接続の信頼性を向上させることができるセラミック電子部品およびその製造方法を提供することができる。

【図面の簡単な説明】

【0014】

【図1】図１（Ａ）は、積層セラミックコンデンサの部分断面斜視図であり、図１（Ｂ）は、積層セラミックコンデンサを積層方向の上面から見た図である。

【図2】図２は、図１（Ｂ）のＡ－Ａ線断面図である。

【図3】図３は、図１（Ｂ）のＢ－Ｂ線断面図である。

【図4】図４は、図１（Ｂ）のＡ－Ａ線断面図であり、各部の厚みについて説明するための図である。

【図5】図５（Ａ）は、内部電極層を１０層積層した積層セラミックコンデンサの断面図であり、図５（Ｂ）及び図５（Ｃ）は、内部電極層を６層積層した積層セラミックコンデンサの断面図である。

【図6】図６（Ａ）は、図２のＣ－Ｃ線断面図であり、図６（Ｂ）は、内部電極層と外部電極との間の距離について説明するための図である。

【図7】図７は、積層セラミックコンデンサの製造方法のフローを例示する図である。

【図8】図８（Ａ）及び図８（Ｂ）は積層工程を例示する図である。

【図9】図９は、積層工程を例示する図である。

【図10】図１０は、積層工程を例示する図である。

【図11】図１１は、積層セラミックコンデンサの製造方法のフローの別例を例示する図である。

【発明を実施するための形態】

【0015】

以下、図面を参照しつつ、実施形態について説明する。

【0016】

（実施形態）
図１（Ａ）は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図であり、図１（Ｂ）は、積層セラミックコンデンサを積層方向の上面から見た図である。図２は、図１（Ｂ）のＡ－Ａ線断面図である。図３は、図１（Ｂ）のＢ－Ｂ線断面図である。図１（Ａ）～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。

【0017】

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、卑金属材料を含む内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層構造において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。

【0018】

積層セラミックコンデンサ１００の積層チップ１０の短手方向の幅（図３のＷ参照）に対する積層方向の厚み（高さ）（図３のＴ参照）の割合は、０．７以下である。具体的には、積層セラミックコンデンサ１００のサイズは、例えば、長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．１１ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．０６ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．２ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．２ｍｍであるが、これらのサイズに限定されるものではない。

【0019】

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。内部電極層１２の平均厚みは、例えば、１μｍ以下である。誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。

【0020】

外部電極２０ａ，２０ｂは、Ｃｕ，Ｎｉ，Ａｌ（アルミニウム），Ｚｎ（亜鉛），Ａｇ，Ａｕ，Ｐｄ，Ｐｔなどの金属、またはこれらの２以上の合金（例えば、ＣｕとＮｉとの合金）を主成分とする。

【0021】

図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該電気容量を生じる領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された隣接する内部電極層１２同士が対向する領域である。

【0022】

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン領域１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン領域１５である。すなわち、エンドマージン１５領域は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン領域１５は、電気容量を生じない領域である。

【0023】

図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン領域１６と称する。すなわち、サイドマージン領域１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。サイドマージン１６領域も、電気容量を生じない領域である。

【0024】

本実施形態に係る積層セラミックコンデンサ１００では、図４に示すように、容量領域１４の積層方向における厚みをＴａとし、カバー層１３の一方の積層方向の厚みをＴｃ１とし、カバー層１３の他方の積層方向の厚みＴｃ２とした場合に、容量領域１４の積層方向における厚みＴａが、カバー層１３の少なくとも一方の積層方向における厚み（Ｔｃ１又はＴｃ２）の２．２倍以上である。なお、容量領域１４の積層方向における厚みＴａ及びカバー層１３の積層方向の厚みＴｃ１，Ｔｃ２は、積層チップ１０の長さ方向（２端面の対向方向）及び幅方向（２側面の対向方向）の中央部において計測すればよい。これにより、内部電極層１２と外部電極２０ａ，２０ｂとの電気的接続の信頼性を向上させることができる。この点について、詳細に説明する。

【0025】

図５（Ａ）は、内部電極層１２を１０層積層した積層セラミックコンデンサ１００Ａの断面図であり、図５（Ｂ）及び図５（Ｃ）は、内部電極層１２を６層積層した積層セラミックコンデンサ１００Ｂ及び１００Ｃの断面図である。図５（Ａ）～図５（Ｃ）の断面は、図１のＡ－Ａ線断面に相当する。積層セラミックコンデンサ１００Ａ～１００Ｃの積層チップ１０の積層方向の厚みＴは同一である。

【0026】

図５（Ｂ）に示す積層セラミックコンデンサ１００Ｂでは、隣接する内部電極層１２同士の間の誘電体層１１の厚みＴｄ２が、図５（Ａ）の積層セラミックコンデンサ１００Ａにおける誘電体層１１の厚みＴｄ１と同じになっており、容量領域１４の積層方向における厚みＴａは、カバー層１３の少なくとも一方の積層方向における厚みＴｃ１，Ｔｃ２の２．２倍未満となっている。一方、図５（Ｃ）に示す積層セラミックコンデンサ１００Ｃでは、隣接する内部電極層１２同士の間の誘電体層１１の厚みＴｄ３が、図５（Ａ）の積層セラミックコンデンサ１００Ａにおける誘電体層１１の厚みＴｄ１よりも大きくなっている。このため、図５（Ｃ）の積層セラミックコンデンサ１００Ｃでは、容量領域１４の積層方向における厚みＴａは、カバー層１３の少なくとも一方の積層方向における厚みＴｃ１，Ｔｃ２の２．２倍以上となっている。

【0027】

内部電極層１２の積層数が少ない場合に、内部電極層１０間の誘電体層１１の厚みを変えずに内部電極層１２と誘電体層１１とを積層すると、図５（Ｂ）のように、容量領域１４が積層チップ１０の中央部に局在することとなる。この場合、焼成時に、内部電極層１２を形成する金属導電ペーストと誘電体層１１を形成する誘電体グリーンシートとが交互に積層された積層部分と、カバー層１３を形成するカバーシートと、の間の収縮差によって積層チップ１０の端面の形状が不整となり、内部電極層１２と外部電極２０ａ，２０ｂとが電気的に接続されず、静電容量の低下（容量抜け）が生じる可能性が高くなる。

【0028】

一方、本実施形態に係る積層セラミックコンデンサ１００では、積層チップ１０の短手方向の幅に対する積層方向における厚みの割合が０．７以下のいわゆる低背品において、容量領域１４の積層方向における厚みＴａは、カバー層１３の少なくとも一方の積層方向における厚みＴｃ１，Ｔｃ２の２．２倍以上となっている。これにより、積層部分とカバーシートとの間の収縮差によって積層チップ１０の端面の形状が不整となることを抑制できる。そのため、内部電極層１２と外部電極２０ａ，２０ｂとの間の電気的接続の信頼性を向上することができる。

【0029】

なお、内部電極層１２と外部電極２０ａ，２０ｂとの間の電気的接続の信頼性をさらに向上する観点から、積層チップ１０の容量領域１４の積層方向における厚みＴａを、カバー層１３の少なくとも一方の積層方向における厚み（Ｔｃ１，Ｔｃ２）の３．０倍以上とすることが好ましく、３．５倍以上とすることがより好ましい。

【0030】

同様な観点から、容量領域１４の積層方向の厚みに対して内部電極層１２の積層方向の厚み（各内部電極層１２の厚みの合計）が占める割合は、１２％以上が好ましく、１６％以上がより好ましく、２０％以上がさらに好ましい。一方で、容量領域とカバーシートとの収縮差の観点から、容量領域１４の積層方向の厚みに対して内部電極層１２の積層方向の厚みが占める割合は、６０％以下が好ましく、４０％以下がより好ましく、３２％以下がさらに好ましい。

【0031】

また、抗折強度の観点から、容量領域１４の積層方向の厚み１０μｍあたりの内部電極層１２の積層数は、１層以上が好ましく、２層以上がより好ましい。一方で、容量領域とカバーシートとの収縮差の観点から、容量領域１４の積層方向の厚み１０μｍあたりの内部電極層１２の積層数は、１０層以下が好ましく、５層以下がさらに好ましい。

【0032】

また、低背化の観点から、積層チップ１０の積層方向における厚みは、０．１１０ｍｍ以下が好ましく、０．０６ｍｍ以下がより好ましい。

【0033】

図６（Ａ）は、図２のＣ－Ｃ線断面図である。図６（Ａ）に示すように、内部電極層１２には、外部電極２０ｂ（又は、外部電極２０ａ）に接触していない部分が存在する場合がある。

【0034】

図６（Ｂ）は、図６（Ａ）のＤ－Ｄ線断面図である。ここで、ある断面における、積層チップ１０の２端面の対向方向（以後、対向方向と記載する）での内部電極層１２と外部電極２０ｂ（又は２０ａ）との間の距離をＤ１とする。内部電極層１２と外部電極２０ａ，２０ｂとが接触している場合、Ｄ１＝０となる。ここで、ある断面において内部電極層１２が外部電極２０ａ，２０ｂと接触していなくとも、Ｄ１が１．５μｍ以下である場合、内部電極層１２は他の断面において外部電極２０ａ，２０ｂと接触していると考えられる（図５（Ａ）参照）。そのため、ある断面において、対向方向における内部電極層１２と外部電極２０ａ，２０ｂとの間の距離Ｄ１が１．５μｍ以下である場合、内部電極層１２と外部電極２０ａ，２０ｂとは電気的に接続しているとみなせる。本実施形態における積層セラミックコンデンサ１００では、内部電極層１２の総数Ｎａｌｌに対する、対向方向における内部電極層１２と外部電極２０ａ，２０ｂとの間の距離Ｄ１が１．５μｍ以下である内部電極層１２の数Ｎの比率（Ｎ／Ｎａｌｌ）が、８０％以上となっている。

【0035】

次に、実施形態に係る積層セラミックコンデンサ１００の製造方法について説明する。図７は、実施形態に係る積層セラミックコンデンサ１００の製造方法を示すフローチャートである。

【0036】

（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体材料は、誘電体層１１の主成分セラミックを含む。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ_３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ_３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ_３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。

【0037】

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ（ジルコニウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｖ（バナジウム）、Ｃｒ（クロム）、希土類元素の酸化物、並びに、Ｃｏ（コバルト）、Ｎｉ、Ｌｉ（リチウム）、Ｂ（ホウ素）、Ｎａ（ナトリウム）、Ｋ（カリウム）およびＳｉ（ケイ素）の酸化物もしくはガラスが挙げられる。

【0038】

次に、エンドマージン領域１５およびサイドマージン領域１６を形成するためのマージン材料を用意する。マージン材料は、エンドマージン領域１５およびサイドマージン領域１６の主成分セラミックを含む。主成分セラミックとして、例えば、ＢａＴｉＯ_３粉を作製する。ＢａＴｉＯ_３粉は、誘電体材料と同様の手順により作製することができる。得られたＢａＴｉＯ_３粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ、Ｃａ、Ｓｒ、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、希土類元素の酸化物、並びに、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫおよびＳｉの酸化物もしくはガラスが挙げられる。

【0039】

次に、カバー層１３を形成するためのカバー材料を用意する。カバー材料は、カバー層１３の主成分セラミックを含む。主成分セラミックとして、例えば、ＢａＴｉＯ_３粉を作製する。ＢａＴｉＯ_３粉は、誘電体材料と同様の手順により作製することができる。得られたＢａＴｉＯ_３粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ、Ｃａ、Ｓｒ、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、希土類元素の酸化物、並びに、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫおよびＳｉの酸化物もしくはガラスが挙げられる。なお、カバー材料として、上述したマージン材料を用いてもよい。

【0040】

（積層工程）
次に、原料粉末作製工程で得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシート５１を塗工して乾燥させる。

【0041】

次に、図８（Ａ）で例示するように、誘電体グリーンシート５１の表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層用の第１パターン５２を配置する。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。

【0042】

次に、原料粉末作製工程で得られたマージン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、ロールミルにて混練して逆パターン層１７用のマージンペーストを得る。図８（Ａ）で例示するように、誘電体グリーンシート５１上において、第１パターン５２が印刷されていない周辺領域にマージンペーストを印刷することで第２パターン５３を配置し、第１パターン５２との段差を埋める。

【0043】

その後、図８（Ｂ）で例示するように、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第１パターン５２および第２パターン５３を積層していく。例えば、第１パターン５２の積層数を６～３０層とする。このとき、隣接する第１パターン５２の間の誘電体グリーンシート５１の厚みを調整して、焼成後の積層チップ１０の短手方向の幅に対する積層方向における厚み（高さ）の割合が０．７以下となり、容量領域１４の積層方向における厚みＴａは、カバー層１３の少なくとも一方の積層方向における厚み（Ｔｃ１，Ｔｃ２）の２．２倍以上となるようにする。具体的には、隣接する第１パターン５２の間に配置する誘電体グリーンシート５１の積層数を調整する。

【0044】

次に、原料粉末作製工程で得られたカバー材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み１０μｍ以下の帯状のカバーシート５４を塗工して乾燥させる。図９で例示するように、積層された誘電体グリーンシート５１の上下にカバーシート５４を所定数（例えば２～１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば０．４ｍｍ×０．２ｍｍ）にカットし、その後に外部電極２０ａ，２０ｂとなる金属導電ペーストを、カットした積層体の両側面にディップ法等で塗布して乾燥させる。これにより、セラミック積層体が得られる。なお、所定数のカバーシート５４を積層して圧着してから、積層された誘電体グリーンシート５１の上下に貼り付けてもよい。

【0045】

サイドマージン領域は、上記積層部分の側面に貼り付けまたは塗布してもよい。具体的には、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第１パターン５２および第２パターン５３を積層する。例えば、第１パターン５２の積層数を６～３０層とする。このとき、隣接する第１パターン５２の間の誘電体グリーンシート５１の厚みを調整して、積層チップ１０の積層方向における厚みＴに対する容量領域１４の積層方向における厚みＴaの割合が０．５以上となるようにする。具体的には、隣接する第１パターン５２の間に配置する誘電体グリーンシート５１の積層数を調整する。

【0046】

次に、上下にカバー層１３となるカバーシート５４を積層し、圧着する。その後、得られた積層体を、所定寸法にカットして、内部電極層１２のパターンが１つおきに露出する２端面と、全ての内部電極層１２のパターンが露出する２側面とを有する積層体を形成する。次に、図１０に示すように、積層体の側面に、サイドマージンペーストで形成したシート５５を貼り付ける、またはサイドマージンペーストを塗布することで、サイドマージン領域を形成してもよい。サイドマージンペーストには、マージンペーストを用いることができる。

【0047】

（焼成工程）
このようにして得られたセラミック積層体を、Ｎ_２雰囲気で脱バインダ処理した後に外部電極２０ａ，２０ｂの下地となるＮｉペーストをディップ法で塗布し、酸素分圧１０^－５～１０^－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成する。

【0048】

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。

【0049】

（めっき処理工程）
その後、めっき処理により、外部電極２０ａ，２０ｂに、Ｃｕ，Ｎｉ，Ｓｎ等の金属コーティングを行ってもよい。

【0050】

以上詳細に説明したように、本実施形態に係る製造方法では、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第１パターン５２および第２パターン５３を積層し、隣接する第１パターン５２の間の誘電体グリーンシート５１の厚みを調整して、焼成によって得られる積層チップ１０の短手方向の幅に対する積層方向における厚みの割合が０．７以下となり、異なる外部電極に接続された隣接する内部電極層同士が対向する容量領域の前記積層方向における厚みが、前記カバー層の少なくとも一方の前記積層方向における厚みの２．２倍以上となるようにする。これにより、焼成時に、第１パターン５２と誘電体グリーンシート５１とが交互に積層された積層部分と、カバーシート５４と、の間の収縮差によって積層チップ１０の端面の形状が不整となることを抑制することができる。そのため、内部電極層１２と外部電極２０ａ，２０ｂとの電気的接続の信頼性を向上することができる。

【0051】

なお、上記製造方法では、セラミック積層体に外部電極２０ａ，２０ｂの下地となるＮｉペーストをディップ法で塗布し焼成していたが、図１１に示すように、セラミック積層体を焼成した後、得られた積層チップの端面に外部電極２０ａ，２０ｂの下地となる金属導電ペーストをディップ法で塗布し焼き付けてもよい。

【0052】

なお、上記各実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。

【実施例】

【0053】

実施形態に係る積層セラミックコンデンサを作製し、内部電極層１２と外部電極２０ａ，２０ｂの電気的接続について調べた。

【0054】

チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕してマージン材料を得た。チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕してカバー材料を得た。

【0055】

誘電体材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にて誘電体グリーンシート５１を作製した。得られた誘電体グリーンシート５１に金属導電ペーストの第１パターン５２を印刷した。第１パターン５２の厚みは、０．８μｍとした。第１パターン５２を印刷した誘電体グリーンシート５１の上に第１パターン５２を印刷していない誘電体グリーンシート５１を所定数積層し、その上に、第１パターン５２の位置が交互にずれるように、第１パターン５２が印刷された誘電体グリーンシート５１を重ねた。これを繰り返し、第１パターン５２を１６層積層した積層構造を得た。

【0056】

第１パターン５２間に積層する誘電体グリーンシート５１の数を変えることで、カバー層１３の積層方向における厚み（Ｔｃ１，Ｔｃ２）に対する容量領域１４の積層方向における厚みＴａの割合を変えた。カバー材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にてカバーシート５４を作製した。その後、重ねた誘電体グリーンシート５１の上下に、カバーシート５４を積層して熱圧着し、積層体を作成した。カバーシート５４の積層方向の厚みは、積層チップ１０の積層方向の厚みがサンプル間で同一となるように調整した。

【0057】

その後、所定チップ寸法にカットした積層体に、金属フィラー、ガラス成分、バインダ、および溶剤を含む外部電極形成用導電ペーストを塗布し、乾燥させ、焼成を行うことで積層チップを作製した。

【0058】

（実施例１～３）
表１に示すように、実施例１では、焼成後の積層チップ１０の積層方向における厚みＴは１１０μｍであり、カバー層１３の積層方向における厚みＴｃ１，Ｔｃ２は２６μｍであり、容量領域１４の積層方向における厚みＴａは５８μｍであった。各内部電極層１２の積層方向における厚みは０．８μｍであり、各誘電体層１１の積層方向における厚みは１．０μｍであった。

【0059】

実施例２では、積層チップ１０の積層方向における厚みＴは１１０μｍであり、カバー層１３の積層方向における厚みＴｃ１，Ｔｃ２は２２μｍであり、容量領域１４の積層方向における厚みＴａは６６μｍであった。各内部電極層１２の厚み及び各誘電体層１１の厚みはそれぞれ、実施例１と同じであった。

【0060】

実施例３では、積層チップ１０の積層方向における厚みＴは１１０μｍであり、カバー層１３の積層方向における厚みＴｃ１，ＴＣ２は２０μｍであり、容量領域１４の積層方向における厚みＴａは７０μｍであった。各内部電極層１２の厚み及び各誘電体層１１の厚みはそれぞれ、実施例１と同じであった。

【0061】

（実施例４～６）
実施例４では、積層チップ１０の積層方向における厚みＴは６５μｍであり、カバー層１３の積層方向における厚みＴｃ１，Ｔｃ２は１５μｍであり、容量領域１４の積層方向における厚みＴａは３５μｍであった。各内部電極層１２の積層方向における厚みは０．８μｍであり、各誘電体層１１の積層方向における厚みは２．０μｍであった。

【0062】

実施例５では、積層チップ１０の積層方向における厚みＴは６４μｍであり、カバー層１３の積層方向における厚みＴｃ１，Ｔｃ２はそれぞれ１５μｍ、１０μｍであり、容量領域１４の積層方向における厚みＴａは３８μｍであった。各内部電極層１２の厚み及び各誘電体層１１の厚みはそれぞれ、実施例４と同じであった。

【0063】

実施例６では、積層チップ１０の積層方向における厚みＴは６１μｍであり、カバー層１３の積層方向における厚みＴｃ１，Ｔｃ２は１０μｍであり、容量領域１４の積層方向における厚みＴａは４１μｍであった。各内部電極層１２の厚み及び各誘電体層１１の厚みはそれぞれ、実施例４と同じであった。

【0064】

（比較例１）
比較例１では、積層チップ１０の積層方向における厚みＴは１１０μｍであり、カバー層１３の積層方向における厚みＴｃ１，ＴＣ２は３０μｍであり、容量領域１４の積層方向における厚みＴａは５０μｍであった。各内部電極層１２の厚み及び各誘電体層１１の厚みはそれぞれ、実施例１と同じであった。

【0065】

（比較例２及び３）
比較例２では、積層チップ１０の積層方向における厚みＴは６０μｍであり、カバー層１３の積層方向における厚みＴｃ１，Ｔｃ２は１８μｍであり、容量領域１４の積層方向における厚みＴａは２４μｍであった。各内部電極層１２の厚み及び各誘電体層１１の厚みはそれぞれ、実施例４と同じであった。

【0066】

比較例３では、積層チップ１０の積層方向における厚みＴは６０μｍであり、カバー層１３の積層方向における厚みＴｃ１，Ｔｃ２は２０μｍであり、容量領域１４の積層方向における厚みＴａは２０μｍであった。各内部電極層１２の厚み及び各誘電体層１１の厚みはそれぞれ、実施例４と同じであった。

【0067】

（接続率）
作製した積層セラミックコンデンサのチップ中央部を断面研磨した後、ＳＥＭ観察を行い、チップの端面の対向方向における内部電極層１２と外部電極２０ａ，２０ｂとの間の距離Ｄ１を各内部電極層１２について測定した。距離Ｄ１が１．５μｍ以下の場合、当該内部電極層１２は外部電極２０ａ，２０ｂと電気的に接続していると判定し、内部電極層１２の総数に対する外部電極２０ａ，２０ｂと接続している内部電極層１２（内部電極層１２と外部電極２０ａ、２０ｂとの間の距離Ｄ１が１．５μｍ以下である内部電極層１２）の数の割合を、接続率として算出した。

【0068】

表１に各結果を示す。比較例１～３ではそれぞれ、接続率が６０％、５０％，３０％と低かった。これは、容量領域１４の積層方向における厚みＴａが、カバー層１３の積層方向における厚みＴｃ１，Ｔｃ２の２．２倍未満であったため、カバー層１３と容量領域１４との間の収縮差によって、積層チップ１０の端面が不整となり、接続率が低下したためと考えられる。

【0069】

一方、実施例１～６では、接続率が８０％以上となった。これは、容量領域１４の積層方向における厚みＴａが、カバー層１３の積層方向における厚みＴｃ１，Ｔｃ２の２．２倍以上としたため、カバー層１３と容量領域１４との間の収縮差によって積層チップ１０の端面が不整となることを抑制できたからだと考えられる。このように、容量領域１４の積層方向における厚みＴａが、カバー層１３の積層方向における厚みＴｃ１，Ｔｃ２の２．２倍以上とすることで、内部電極層１２と外部電極２０ａ，２０ｂとの間の電気的接続の信頼性を向上できることがわかった。

【表1】

【0070】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0071】

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン領域
１６ サイドマージン領域
２０ａ，２０ｂ 外部電極
５１ 誘電体グリーンシート
５２ 第１パターン
５３ 第２パターン
５４ カバーシート
１００ 積層セラミックコンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】